KR102528386B1 - 반도체 소자 - Google Patents

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Abstract

실시예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 반도체 구조물은 상기 제1전극이 배치되는 제1상부면, 상기 제2전극이 배치되는 제2상부면, 및 상기 제1상부면과 상기 제2상부면 사이에 배치되는 경사면을 포함하고, 상기 반도체 구조물의 바닥면에서 상기 제2상부면까지의 제1최소높이와 상기 반도체 구조물의 바닥면에서 상기 제1상부면까지의 제2최소높이의 비는 1:0.6 내지 1:0.95인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
최근에는 발광 다이오드의 크기를 마이크로 사이즈로 제작하여 디스플레이의 픽셀로 사용하는 기술에 대한 연구가 진행되고 있다.
그러나, 이러한 마이크로 사이즈의 발광 다이오드는 크기가 매우 작으므로 충격에 약한 문제가 있다. 특히 발광 다이오드의 식각면이 벽개면(Cleavage Plane)과 일치하거나, 메사 각도가 큰 경우 작은 충격에도 쉽게 파손되는 문제가 있다.
또한, 발광 다이오드의 단차가 큰 경우, 칩을 전사하는 과정에서 칩의 위치 또는 수평이 틀어는 문제가 있다.
실시예는 외부 충격에 강한 반도체 소자를 제공한다.
실시예는 전사시 위치가 틀어지지 않는 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 반도체 구조물은 상기 제1전극이 배치되는 제1상부면, 상기 제2전극이 배치되는 제2상부면, 및 상기 제1상부면과 상기 제2상부면 사이에 배치되는 경사면을 포함하고, 상기 반도체 구조물의 바닥면에서 상기 제2상부면까지의 제1최소높이와 상기 반도체 구조물의 바닥면에서 상기 제1상부면까지의 제2최소높이의 비는 1:0.6 내지 1:0.95일 수 있다.
실시예에 따르면, 외부 충격에 강한 반도체 소자를 제작할 수 있다.
또한, 전사시 위치가 틀어지지 않는 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 일 실시예에 따른 반도체 소자의 단면도이고,
도 2는 도 1의 평면도이고,
도 3 및 도 4는 반도체 소자를 전사하는 과정에서 위치가 틀어진 상태를 보여주는 도면이고,
도 5는 본 발명의 일 실시 예에 따라 경사면의 각도가 줄어든 반도체 소자의 단면도이고,
도 6은 도 5의 평면도이고,
도 7a 내지 도 7f는 본 발명의 실시예에 따른 반도체 소자의 제조 단계를 보여주는 도면이고,
도 8a 내지 도 8e는 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도이고,
도 9a는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이고,
도 10은 사파이어 기판의 결정 방향을 보여주는 도면이고,
도 11은 반도체 구조물의 결정 방향을 보여주는 도면이고,
도 12는 메사 식각이 결정 방향을 따라 이루어진 복수 개의 반도체 소자를 보여주는 도면이고,
도 13은 도 12의 A 부분 확대도이고,
도 14은 도 13의 측면도이고,
도 15는 메사 식각 방향이 결정 방향과 어긋나게 제작된 반도체 소자를 보여주는 도면이고,
도 16는 도 15의 제1변형예이고,
도 17은 도 15의 제2변형예이다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 실시예에 따른 반도체 소자 패키지는 마이크로 사이즈 또는 나노 사이즈의 반도체 소자를 포함할 수 있다. 여기서, 소형의 반도체 소자는 반도체 소자의 구조적 크기를 지칭할 수 있다. 그리고 소형의 반도체 소자는 사이즈가 1㎛ 내지 100㎛일 수 있다. 또한, 실시예에 따른 반도체 소자는 사이즈가 30㎛ 내지 60㎛일 수 있으나, 반드시 이에 한정하는 것은 아니다. 또한, 실시예의 기술적 특징 또는 양상은 더 작은 크기의 스케일로 반도체 소자에 적용될 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 단면도이고, 도 2는 도 1의 평면도이다.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자(10)는 기판, 반도체 구조물(120), 제1 전극(131), 제2 전극(132) 및 절연층(141)을 포함할 수 있다.
반도체 구조물(120)은 제1 도전형 반도체층(121), 활성층(122), 제2 도전형 반도체층(123)을 포함할 수 있다. 반도체 구조물(120)은 제1-1 방향(X1축 방향)으로 제1 도전형 반도체층(121), 활성층(122), 제2 도전형 반도체층(123)이 순서대로 적층된 구조일 수 있다.
반도체 구조물(120)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(121)에 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으나, 이에 한정하지 않는다. 제1 도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제1 도전형 반도체층(121)은 n형 질화물 반도체층일 수 있다.
제1 도전형 반도체층(121)의 제1-1 방향(X1축 방향)으로 두께는 3.0㎛ 내지 6.0㎛일 수 있으나 반드시 이에 한정되는 것은 아니다.
활성층(122)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 또한, 활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다.
활성층(122)의 제1-1 방향(X1축 방향)으로 두께는 100㎚ 내지 180㎚일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니며, 반도체 소자(10)의 사이즈에 따라 다양하게 변경될 수 있다.
활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다. 활성층은 가시광 파장대의 광을 생성할 수 있다. 예시적으로 활성층은 청색, 녹색, 및 적색 중 어느 하나의 파장대의 광을 출력할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 활성층(122)은 자외선 파장대의 광 또는 적외선 파장대의 광을 생성할 수도 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 배치될 수 있다. 제2 도전형 반도체층(123)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(123)은 제1-1 방향(X1축 방향)으로 두께는 250㎚ 내지 350㎚일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니다.
제1 전극(131)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 여기서, 제1 도전형 반도체층(121)은 식각에 의해 일부 노출될 수 있다. 그리고 제1 전극(131)은 식각에 의해 노출된 제1 도전형 반도체층(121) 상에 배치될 수 있다.
제1 전극(131)은 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(123) 상에 배치될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
제1 전극(131)과 제2 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 제1 전극(131)과 제2 전극(132)은 ITO(indium tin oxide)일 수 있으나 이에 한정하지 않는다.
제1 전극(131)과 제2 전극(132)의 두께는 40㎚ 내지 70㎚일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 전극(131)과 제2 전극(132)의 두께는 서로 상이할 수도 있고, 서로 다른 조성을 가질 수 있다.
절연층(141)은 반도체 구조물의 상부면과 측면 상에 배치될 수 있다. 절층은은 제1 전극(131) 및 제2 전극(132)의 일부를 노출시키는 홀(H1, H2)을 포함할 수 있다.
절연층(141)은 반도체 구조물(120)과 외부 사이를 전기적으로 절연할 수 있다. 절연층(141)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정하지 않는다.
실시 예에 따른 반도체 구조물(120)의 상면(S1, S2, S3)은 제1 전극(131)이 배치되는 제1상부면(S1), 제2 전극(132)이 배치되는 제2상부면(S2), 및 제1상부면(S1)과 제2상부면(S2) 사이에 배치되는 경사면(S3)을 포함할 수 있다.
제1상부면(S1)은 제1 도전형 반도체층(121)이 노출되는 면으로 정의할 수 있고, 제2상부면(S2)은 제2 도전형 반도체층(123)의 상면으로 정의할 수 있다. 또한, 경사면(S3)은 메사 식각에 의해 형성되어 제1상부면(S1)과 제2상부면(S2) 사이에 배치되는 경사 영역으로 정의할 수 있다.
경사면(S3)이 가상의 수평면과 이루는 제1각도(θ2)는 20°내지 70°일 수 있다. 제1각도(θ2)가 20°보다 작은 경우에는 제2상부면(S2)의 면적이 줄어들어 광 출력이 저하될 수 있다. 또한, 제1각도(θ2)가 70°보다 커지는 경우에는 경사 각도가 높아져 외부 충격에 의한 파손 위험이 커질 수 있다. 이에 대해서는 후술한다.
반도체 구조물(120)의 측면이 수평면과 이루는 제2각도(θ1)는 70°내지 90°일 수 있다. 제2각도(θ1)가 70°보다 작은 경우 제2상부면(S2)의 면적이 줄어들어 광 출력이 저하될 수 있다.
제2상부면(S2)은 식각된 두께만큼 제1상부면(S1)보다 높아질 수 있다. 즉, 식각이 깊어질수록 제1상부면(S1)과 제2상부면(S2)의 높이 차(d3)는 커질 수 있다.
제1상부면(S1)과 제2상부면(S2)의 높이 차(d3)가 2 ㎛보다 큰 경우, 도 3 및 도 4와 같이 전사 과정에서 칩의 수평이 틀어질 수 있다. 전사 과정은 칩을 성장 기판에서 옮기는 작업을 의미할 수 있다. 즉, 단차가 커질수록 칩은 수평을 유지하기 어려워질 수 있다.
다시 도 1을 참조하면, 반도체 구조물(120)의 바닥면(B1)에서 제2상부면(S2)까지의 제1최소높이(d1)와 반도체 구조물(120)의 바닥면(B1)에서 제1상부면(S1)까지의 제2최소높이(d2)의 비(d1:d2)는 1:0.6 내지 1:0.95일 수 있다.
높이의 비(d1:d2)가 1:0.6 보다 작은 경우 단차가 커져 전사 공정시 불량률이 높아질 수 있으며, 높이의 비가 1:0.95보다 작은 경우 메사 식각 깊이가 낮아져 부분적으로 제1 도전형 반도체층(121)이 노출되지 않을 수 있다.
반도체 구조물(120)의 바닥면에서 제2상부면(S2)까지의 제1최소높이(d1)는 5㎛ 내지 8㎛일 수 있다. 즉, 제1최소높이(d1)는 반도체 구조물(120) 의 전체 두께일 수 있다. 반도체 구조물(120)의 바닥면에서 제1상부면(S1)까지의 제2최소높이(d2)는 3.0㎛ 내지 7.6㎛일 수 있다.
이때, 제1최소높이(d1)와 제2최소높이(d2)의 차(d3)는 350㎚이상 2.0㎛이하일 수 있다. 높이차(d3)가 2.0㎛ 보다 큰 경우 반도체 소자의 전사시 틀어짐이 발생하여 원하는 위치에 반도체 소자를 전사하기 어려운 문제가 있다. 또한, 높이차(d3)가 350nm보다 작은 경우 부분적으로 제1 도전형 반도체층(121)이 노출되지 않을 수 있다.
제1최소높이(d1)와 제2최소높이(d2)의 차(d3)가 1.0㎛ 이하인 경우, 반도체 구조물의 상면이 거의 평탄해져 전사가 더욱 용이해지고 크랙 발생이 억제될 수 있다. 예시적으로, 제1최소높이(d1)와 제2최소높이(d2)의 차(d3)는 0.6㎛±0.2㎛일 수 있으나 반드시 이에 한정하지 않는다.
도 2를 참조하면, 실시 예에 따른 반도체 소자는 평면상에서 장측면(S4)과 단측면(S5)을 가질 수 있다. 즉, 실시 예에 따른 반도체 소자는 직사각형 형상을 가질 수 있다. 장측면(S4)은 30㎛ 내지 60㎛의 길이를 가질 수 있고, 단측면(S5)은 8㎛ 내지 35㎛의 길이를 가질 수 있다. 예시적으로 장측면(S4)은 45㎛±5㎛의 길이를 가질 수 있고, 단측면(S5)은 21㎛±5㎛의 길이를 가질 수 있으나 반드시 이에 한정하지 않는다.
도 5는 본 발명의 일 실시 예에 따라 경사면의 각도가 줄어든 반도체 소자의 단면도이고, 도 6은 도 5의 평면도이다.
도 5 및 도 6을 참조하면, 경사면(S3)이 가상의 수평면과 이루는 제1각도(θ2)는 20°내지 50°일 수 있다. 제1각도(θ2)가 20°보다 큰 경우에는 경사면(S3)의 폭이 줄어들어 상대적으로 제2상부면(S2)의 면적이 증가할 수 있다. 따라서, 광 출력이 개선될 수 있다.
또한, 제1각도(θ2)가 50°보다 작아지는 경우에는 외부 충격에 의해 경사면(S3)에 크랙이 발생하는 문제를 개선할 수 있다. 예시적으로 경사면(S3)이 발광소자의 결정 방향과 평행한 경우 크랙이 발생할 확률이 높다. 그러나, 실시 예에 따르면 경사면(S3)의 각도를 50°이하로 낮추면 크랙 발생 확률을 낮출 수 있다.
도 7a 내지 도 7f는 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이다.
도 7a를 참조하면, 성장 기판(1) 상에 반도체 구조물(120)을 성장할 수 있다.
성장 기판(1)은 사파이어(Al2O3), GaAs, SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 가시광을 투과시키는 재질이면 특별히 한정하지는 않는다.
성장 기판(1) 상에 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 순서대로 형성할 수 있다. 반도체 구조물(120)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
도 7b를 참조하면, 반도체 구조물(120)을 메사 식각할 수 있다. 메사 식각은 제1 도전형 반도체층(121)의 일부까지 이루어질 수 있다. 메사 식각의 각도는 20°내지 50°일 수 있다. 여기서, 도 1 및 도 5에서 설명한 제1 경사각(θ2)은 메사 식각 각도에 의해 형성되는 각도일 수 있다.
도 7c 및 도 7d를 참조하면, 제2 전극(132)은 제2 도전형 반도체층(123) 상에 형성되고 제1 전극(131)은 제1 도전형 반도체층(121) 상에 형성될 수 있다. 제1전극(131)과 제2 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
도 7e를 참조하면, 반도체 소자는 에칭을 통해 기판 상에서 하나의 반도체 소자로 분리될 수 있다. 즉, 에칭을 통해 복수 개의 반도체 소자로 각각 아이솔레이션될 수 있다.
이 때, 에칭 각도에 의해 반도체 소자의 외곽면의 기울기가 조절될 수 있다. 그리고 앞서 설명한 제2 경사각(θ1)은 에칭 각도에 의해 형성되는 각도일 수 있다. 제2 경사각(θ1)은 70°내지 90°일 수 있다. 제2 경사각(θ1)이 70°보다 작은 경우에는 제2 전극(132)의 면적이 작아져 동작 전압이 상승할 수 있다. 또한, 제2 경사각(θ1)이 90°보다 큰 경우 레이저 리프트 오프(Laser Lift Off, LLO)에 의하여 성장 기판(1)에서 반도체 구조물(120)을 분리할 때, 반도체 구조물(120)에 크랙이 발생하여 반도체 소자의 신뢰성에 문제가 발생할 수 있다.
예컨대, 제2 경사각(θ1)이 작을수록 반도체 구조물(120) 하부의 제1 도전형 반도체층(121)은 가장자리의 두께가 점차 얇아질 수 있다. 이로 인해, 성장 기판(1)으로부터 반도체 구조물(120)이 분리되면서 제1 도전형 반도체층(121)의 가장자리에 크랙이 발생하는 문제가 존재한다.
또한, 제2 경사각(θ1)은 제1 경사각(θ2)보다 클 수 있다. 그리고 에칭은 반도체 구조물(120) 하부까지 이루어질 수 있다. 이로써, 반도체 구조물(120)에서 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)은 상기 에칭에 의해 동일한 식각면 및 경사각을 가질 수 있다.
도 7f를 참조하면, 복수 개의 반도체 소자 상에는 절연층(141)이 배치될 수 있다. 구체적으로 절연층(141)은 반도체 구조물(120)의 측면과 상면, 제1 전극(131) 및 제2 전극(132) 상에 배치될 수 있다.
도 8a 내지 8e는 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도이다.
도 8a 내지 도 8e를 참조하면, 일 실시예에 따른 디스플레이 장치 제조 방법은 성장 기판(1) 상에 배치된 복수 개의 반도체 소자를 포함하는 반도체 소자에 선택적으로 레이저를 조사하여 기판으로부터 반도체 소자를 분리하고, 분리된 반도체 소자를 패널 기판(300)에 배치하는 것을 포함할 수 있다.
여기서 반도체 소자는 제1 도전형 반도체층, 제1 도전형 반도체층 상에 배치되는 활성층, 활성층 상에 배치되는 제2 도전형 반도체층, 제1 도전형 반도체층 상에 배치되는 제1 전극, 제2 도전형 반도체층 상에 배치되는 제2 전극 및 반도체 구조물을 덮는 절연층을 포함할 수 있다.
먼저, 도 8a를 참조하면, 성장 기판은 앞서 도 7a 내지 도 7f에서 설명한 성장 기판(1)과 동일할 수 있다. 그리고 복수 개의 반도체 소자가 성장 기판 상에 배치될 수 있다.
예컨대, 복수 개의 반도체 소자는 제1 반도체 소자(10-1), 제2 반도체 소자(10-2), 제3 반도체 소자(10-3) 및 제4 반도체 소자(10-4)를 포함할 수 있다. 다만, 이러한 개수에 한정되는 것은 아니며 반도체 소자는 다양한 개수를 가질 수 있다.
도 8b를 참조하면, 복수 개의 반도체 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 반도체 소자를 반송 기구(210)를 이용하여 성장 기판으로 분리할 수 있다. 반송 기구(210)는 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다. 예시적으로, 반송틀(212)은 요철구조로, 반도체 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있다. 다만, 이러한 형상에 한정되는 것은 아니다.
도 8c를 참조하면, 선택된 반도체 소자 하부에 레이저를 조사하여 선택된 반도체 소자를 성장 기판(1)으로부터 분리할 수 있다. 이 때, 반송 기구(210)는 상부로 이동하며, 반송 기구(210)의 이동을 따라 반도체 소자도 이동할 수 있다. 예컨대, 성장 기판(10)에서 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3)이 배치된 영역 하부에 레이저를 조사하여 성장 기판(10)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이를 분리할 수 있다. 이에 한정되는 것은 아니며, 뿐만 아니라, 한번에 하나의 반도체 소자를 분리하도록 반송 기구(210)가 접합층(211)이 하나의 반도체 소자와 접합하도록 형성될 수 있다.
예컨대, 성장 기판(10)으로부터 반도체 소자를 분리하는 방법은 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off:　LLO)이 적용될 수 있다. 이 때, 레이저 리프트 오프(laser lift-off:　LLO)에 의해 반도체 소자 사이에 물리적 손상이 발생하는 것을 방지 하기 위해, 반도체 소자와 성장 기판(10) 사이에 보호층(미도시됨)이 배치될 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.
또한, 성장 기판(10)으로 분리되는 반도체 소자는 소정의 이격 간격을 가질 수 있다. 앞서 설명한 바와 같이, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)가 성장 기판으로부터 분리되고, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)의 이격 거리와 동일한 이격 거리를 갖는 제2 반도체 소자(10-2)와 제4 반도체 소자(10-4)가 동일한 방식으로 분리될 수 있다. 이로써, 동일한 이격 거리를 갖는 반도체 소자가 디스플레이 패널로 전사될 수 있다.
이때, 전술한 바와 같이 반도체 소자의 단차가 큰 경우, 접합층(211)에 접합시 위치가 틀어질 수 있다. 또는 상면의 일부는 접합층에 접합되지 않을 수도 있다. 따라서, 전술한 바와 같이 도 1의 제1상부면(S1)과 제2상부면(S2)의 높이 차(d3)는 2um보다 작게 설정될 수 있다.
도 8d를 참조하면, 선택된 반도체 소자를 패널 기판(300) 상에 배치할 수 있다. 예컨대, 제1 반도체 소자(10-1), 제3 반도체 소자(10-3)을 패널 기판(300) 상에 배치할 수 있다.
구체적으로, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층(310) 상에 배치될 수 있다. 이에, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층과 접할할 수 있다. 이러한 방식을 통해, 이격된 간격을 갖는 반도체 소자를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다.
그리고 제1 접합층(211)과 선택된 반도체 소자를 분리하기 위해 레이저가 조사될 수 있다. 예컨대, 반송 기구(210) 상부로 레이저가 조사되면 제1 접합층(211)과 선택된 반도체 소자가 물리적으로 분리될 수 있다. 제1 접합층(211)은 레이저 조사시 점착성을 잃는 다양한 고분자 재질을 포함할 수 있다.
도 8e를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다.
도 9는 다른 실시예에 따른 반도체 소자의 단면도이다.
도 9를 참조하면, 다른 실시예에 따른 반도체 소자(200)는 예컨대 적색 광을 생성하는 반도체 소자일 수 있다. 이에, 이하에서 설명하는 각 층의 구조는 도 1과 상이할 수 있으나, 두께에 대한 X축 방향 및 Y축 방향은 동일하게 적용한다.
반도체 소자(200)는 희생층(220), 희생층(220) 상에 배치되는 결합층(230), 제1 도전형 반도체층(241), 활성층(243), 제2 도전형 반도체층(244), 제1 도전형 반도체층(241)과 연결되는 제1 전극(251), 제2 도전형 반도체층(244)과 연결되는 제2 전극(252)을 포함할 수 있다.
희생층(220)은 기판(미도시됨) 상에 배치될 수 있다. 희생층(220)은 반도체 장치를 디스플레이 장치로 전사하면서 제거될 수 있다. 예컨대, 반도체 장치가 디스플레이 장치로 전사되는 경우 희생층(220)은 전사 시 조사되는 레이저에 의해 분리될 수 있다. 이 때, 희생층(220)은 조사된 레이저의 파장에서 분리되도록 형성될 수 있다. 레이저의 파장은 532㎚ 또는 1064㎚일 수 있다.
희생층(220)은 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 희생층(220)은 SOG 박막(Spin on Glass)인 경우, 실리케이트 또는 실릭산 타입일 수 있다. 희생층(220)은 SOD(Spin On Dielectrics) 박막인 경우, silicate, siloxane, methyl silsequioxane(MSQ), hydrogen silsequioxane(HSQ), MQS + HSQ, perhydrosilazane(TCPS) 또는 polysilazane, ITO, Ti를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
희생층(220)은 E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
결합층(230)은 희생층(220) 상에 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 희생층(220) 하부에 배치될 수도 있다. 결합층(230)은 Si, C, O, N 및 H 중 어느 하나를 포함할 수 있으며, 예컨대 결합층(230)은 레진, SiO2를 포함할 수 있다.
희생층(220)과 결합층(230)은 앞서 설명한 바와 같이 전사를 위한 층이며, 높은 파장의 레이저를 조사하여 레이저 리프트 오프(LLO, Laser Lift Off)를 수행하여 반도체 소자를 디스플레이 패널로 전사하는 경우에 제거될 수도 있다.
결합층(230)의 두께는 1.8㎛ 내지 2.2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 Y축 방향의 길이일 수 있다.
반도체 구조물(240)은 결합층(230) 상에 배치될 수 있다.
반도체 구조물(240)은 제1 도전형 반도체층(241), 제2-2 도전형 반도체층(244b) 및 제1 도전형 반도체층(241)과 제2-2 도전형 반도체층(244b) 사이에 배치되는 활성층(243)을 포함할 수 있다.
제1 도전형 반도체층(241)은 결합층(230) 상에 배치될 수 있다. 제1 도전형 반도체층(241)의 두께는 1.8㎛ 내지 2.2㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 제1 도전형 반도체층(241)은 전술한 구성이 그대로 적용될 수 있다.
제1 클래드층(242)은 제1 도전형 반도체층(241) 상에 배치될 수 있다. 제1 클래드층(242)은 제1 도전형 반도체층(241)과 활성층(243) 사이에 배치될 수 있다. 제1 클래드층(242)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(242)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다.
제1 클래드층(242)의 두께는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
활성층(243)은 제1 클래드층(242) 상에 배치될 수 있다. 활성층(243)은 제1 도전형 반도체층(241)과 제2-2 도전형 반도체층(244b) 사이에 배치될 수 있다. 활성층(243)은 적색 파장을 가지는 빛을 생성할 수 있다. 활성층(243)의 두께는 0.54㎛ 내지 0.66㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 제1 클래드층(242)에서 전자가 냉각되어 활성층(243)은 더 많은 발광재결합(Radiation Recombination)을 발생시킬 수 있다.
제2 도전형 반도체층(244)은 활성층(243) 상에 배치될 수 있다. 제2 도전형 반도체층(244)은 제2-1 도전형 반도체층(244a)과 제2-2 도전형 반도체층(244b)을 포함할 수 있다.
제2-1 도전형 반도체층(244a)은 활성층(243) 상에 배치될 수 있다. 제2-2 도전형 반도체층(244b)은 제2-1 도전형 반도체층(244a) 상에 배치될 수 있다.
제2-1 도전형 반도체층(244a)은 TSBR, P-AllnP를 포함할 수 있다. 제2-1 도전형 반도체층(244a)의 두께는 0.57㎛ 내지 0.70㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2-1 도전형 반도체층(244a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(244a)은 p형 반도체층일 수 있다.
제2-2 도전형 반도체층(244b)은 제2-1 도전형 반도체층(244a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(244b)은 p형 GaP 계열층을 포함할 수 있다.
제2-2 도전형 반도체층(244b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.
예를 들어, 제2-2 도전형 반도체층(244b)에는 약 10X10-18 농도의 Mg이 도핑될 수 있으나, 이에 한정되지 않는다.
또한, 제2-2 도전형 반도체층(244b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있다.
제2-2 도전형 반도체층(244b)의 두께(d12)는 0.9㎛ 내지 1.1㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2 전극(252)은 제2-2 도전형 반도체층(244b) 상에 배치될 수 있다. 제2 전극(252)은 제2-2 도전형 반도체층(244b)과 전기적으로 연결될 수 있다.
이때, 반도체 구조물(120)의 바닥면에서 제2상부면(S2)까지의 제1최소높이(d1)와 반도체 구조물(120)의 바닥면에서 제1상부면(S1)까지의 제2최소높이(d2)의 비는 1:0.6 내지 1:0.95일 수 있다.
반도체 구조물(120)의 바닥면에서 제2상부면(S2)까지의 제1최소높이(d1)는 5㎛ 내지 8㎛일 수 있다. 즉, 제1최소높이(d1)는 반도체 구조물(120) 의 전체 두께일 수 있다.
반도체 구조물(120)의 바닥면에서 제1상부면(S1)까지의 제2최소높이(d2)는 3.0㎛ 내지 7.6㎛일 수 있다. 이때, 제1최소높이(d1)와 제2최소높이(d2)의 차(d3)는 2.0㎛이하일 수 있다. 높이 차가 2.0um 보다 큰 경우 반도체 소자의 전사시 틀어짐이 발생하여 원하는 위치에 반도체 소자를 전사하기 어려운 문제가 있다. 제1최소높이(d1)와 제2최소높이(d2)의 차(d3)가 1.0㎛ 이하인 경우 반도체 구조물의 상면이 거의 평탄해져 전사가 용이해지고 크랙 발생이 억제될 수 있다.
도 10은 성장 기판의 결정 방향을 보여주는 도면이고, 도 11은 반도체 구조물의 결정 방향을 보여주는 도면이다.
도 10을 참조하면, 성장 기판(1)은 육방정계(HCP) 결정 구조를 가질 수 있다. 예시적으로 성장 기판은 사파이어 기판일 수 있다. 육방정계 결정 구조는 복수 개의 결정 방향(Crystal Orientation)을 갖고 있으며 이러한 결정 방향(D1)을 따라 성장한 면 은 크랙에 취약할 수 있다. 여기서 결정 방향이란 육방정계 결정 구조에서 서로 마주보는 꼭지점을 연결한 선일 수 있다.
도 11을 참조하면, GaN 박막은 사파이어 기판(1)의 축에서 30도 회전하여 성장할 수 있다. 이러한 회전은 격자 부정합 때문일 수 있다. 따라서, 결정 방향(D1) 역시 사파이어 기판(1)에 비해 30도 회전하게 된다. 만약, GaN 박막의 식각면이 이러한 결정 방향(D1)을 따라 형성된 경우 쉽게 크랙이 전파될 수 있다.
도 12는 메사 식각이 결정 방향을 따라 이루어진 복수 개의 반도체 소자를 보여주는 도면이고, 도 13은 도 12의 A 부분 확대도이고, 도 14은 도 13의 측면도이다.
도 12를 참조하면, 사파이어 기판(1) 상에 형성된 반도체 구조물(120)을 아이솔레이션하여 복수 개의 반도체 소자(10)를 제작할 수 있다. 이때, 제1 전극(131)을 제1 도전형 반도체층상에 배치하기 위해 제1 도전형 반도체층의 일부 영역까지 메사 식각할 수 있다. 구체적인 반도체 소자(10) 제조 방법은 도 7a 내지 도 7f와 동일할 수 있다.
도 13 및 도 14을 참조하면, 반도체 소자(10)는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 및 활성층(122)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(121)이 노출된 영역에 배치되는 제1 전극(131), 및 제2 도전형 반도체층(123) 상에 배치되는 제2 전극(132)을 포함한다. 각 구성은 도 1에서 설명한 내용이 그대로 적용될 수 있다.
제1 도전형 반도체층(121)을 노출시키기 위해 메사 식각하는 과정에서 반도체 구조물의 상면은 제1 전극(131)이 배치되는 제1상부면(S1), 제2 전극(132)이 배치되는 제2상부면(S2), 및 제1상부면(S1)과 제2상부면(S2) 사이에 배치된 경사면(S3)이 형성될 수 있다. 전술한 바와 같이 제1 경사각은 20도 내지 50도일 수 있다.
이때, 경사면(S3)과 제1상부면(S1)이 만나는 경계선(P1)의 연장 방향이 반도체 구조물(120)의 결정 방향(D1)과 수평하게 제작된 경우 반도체 소자(10)를 전사하는 과정에서 연장 방향으로 크랙이 발생할 수 있다. 즉, 경사면(S3)이 결정격자의 A-면(벽개면)을 갖는 경우 쉽게 크랙이 발생하므로 LLO 공정 후 칩이 쉽게 파손되는 문제가 있다. 도 13 및 도 14에서 경사면(S3)은 Y방향으로 연장되므로 결정 방향(D1)과 수평하므로 쉽게 크랙(R1)이 발생할 수 있다.
도 15는 메사 식각 방향이 반도체 구조물의 결정 방향과 어긋나게 제작된 반도체 소자를 보여주는 도면이고, 도 16은 도 15의 제1변형예이고, 도 17은 도 15의 제2변형예이다.
도 15를 참조하면, 실시 예에 따른 반도체 소자(10)는 활성층(122)의 경계선(P1)의 연장 방향이 결정 방향(D1)과 어긋나게 배치될 수 있다. 예시적으로 경계선(P1)의 연장 방향(X 방향)은 결정 방향(D1)과 수직한 법선(D2)과 일치할 수 있다. 즉, 경계선(P1)의 연장 방향은 결정 방향(D1)과 수직을 이룰 수 있다. 따라서, 경계선(P1)은 육방정계 결정 격자의 M-면을 가질 수 있다. 따라서, 크랙의 발생이 억제될 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고 도 16 및 도 17과 같이 경계선(P1)의 연장 방향은 복수 개의 결정 방향(D1)과 모두 교차하도록 배치될 수 있다. 예시적으로 경계선(P1)의 연장 방향은 이웃한 2 개의 결정 방향(D11, D12)을 이등분하는 법선(D2)과 -10도 내지 +10도의 각도 차를 가질 수 있다. 법선(D2)과의 각도 차이가 -10도 보다 작거나 +10도 보다 커지는 경우에는 결정 방향(D1)에 가까워져 크랙이 발생할 위험이 커질 수 있다.
도 18은 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
도 18을 참조하면, 실시예로 반도체 소자를 포함하는 디스플레이 장치는 제2 패널 기판(410), 구동 박막 트랜지스터(T2), 평탄화층(430), 공통전극(CE), 화소전극(AE) 및 반도체 소자를 포함할 수 있다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
구동 박막 트랜지스터는 구동 소자로, 반도체 소자와 전기적으로 연결되어 반도체 소자를 구동할 수 있다.
게이트 전극(GE)은 게이트 라인과 함께 형성될 수 있다. 이러한, 게이트 전극(GE)은 게이트 절연층(440)로 덮일 수 있다.
게이트 절연층(440)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(440) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있으나, 이에 한정되지 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것일 수 있다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 타측 상에 형성된다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성될 수 있다.
평탄화막은 제2 패널 기판(410) 상의 전면(全面)에 배치될 수 있다. 평탄화막의 내부에 구동 박막 트랜지스터(T2)가 배치될 수 있다. 일 예에 따른 평탄화막은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질을 포함할 수 있으나, 이에 한정되지 않는다.
그루브(450)는 소정의 발광 영역으로, 반도체 소자가 배치될 수 있다. 여기서, 발광 영역은 디스플레이 장치에서 회로 영역을 제외한 나머지 영역으로 정의될 수 있다.
그루브(450)는 평탄화층(430)에서 오목하게 형성될 수 있다, 다만, 이에 한정되지 않는다.
반도체 소자는 그루브(450)에 배치될 수 있다. 반도체 소자의 제 1 및 제 2 전극은 디스플레이 장치의 회로(미도시됨)와 연결될 수 있다.
반도체 소자는 접착층(420)을 통해 그루브(450)에 접착될 수 있다. 여기서, 접착층(420)은 상기 제2 접합층일 수 있으나, 이에 한정하지 않는다.
반도체 소자의 제 2 전극(132)은 화소전극(AE)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결될 수 있다. 그리고 반도체 소자의 제1 전극(131)은 공통전극(CE)을 통해 공통 전원 라인(CL)에 연결될 수 있다.
제 1 및 제 2 전극(131, 132)은 서로 단차질 수 있으며, 제 1 및 제 2 전극(131, 132) 중 상대적으로 낮은 위치에 있는 전극(131)은 평탄화층(430)의 상면과 동일한 수평 선상에 위치할 수 있다. 다만, 이에 한정되지 않는다.
화소전극(AE)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 반도체 소자의 제2 전극을 전기적으로 연결할 수 있다.
공통전극(CE)은 공통 전원 라인(CL)과 반도체 소자의 제1 전극을 전기적으로 연결할 수 있다.
화소전극(AE)과 공통전극(CE)은 각각 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 물질을 포함할 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 반도체 소자는 해상도에 맞게 복수로 배열되고 연결될 수 있다.
또한, 디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예는 반도체 소자를 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.
실시 예는 직진성이 우수한 발광소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예에 따른 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자는 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 소자를 포함하는 광원 모듈을 포함할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극; 및
    상기 반도체 구조물, 상기 제1 전극 및 상기 제2 전극을 덮는 절연층을 포함하고,
    상기 반도체 구조물은 상기 제1전극이 배치되는 제1상부면, 상기 제2전극이 배치되는 제2상부면, 및 상기 제1상부면과 상기 제2상부면 사이에 배치되는 경사면을 포함하고,
    상기 반도체 구조물의 바닥면에서 상기 제2상부면까지의 제1최소높이와 상기 반도체 구조물의 바닥면에서 상기 제1상부면까지의 제2최소높이의 비는 1:0.6 내지 1:0.95이고,
    상기 제1최소높이와 상기 제2최소높이의 차는 1㎛ 보다 작고,
    상기 절연층은 상기 반도체 구조물의 측면을 전체적으로 덮고,
    상기 반도체 구조물은 상기 제1 도전형 반도체층의 하부에 배치되는 희생층을 포함하고, 상기 절연층은 상기 희생층의 측면까지 연장되고,
    상기 희생층은 산화물 박막 또는 질화물 박막을 포함하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 경사면이 수평면과 이루는 제1각도는 상기 반도체 구조물의 측면과 상기 수평면이 이루는 제2각도보다 작은 반도체 소자.
  4. 제3항에 있어서,
    상기 제1각도는 20° 내지 50°인 반도체 소자.
  5. 제3항에 있어서,
    상기 제2각도는 70° 내지 90° 인 반도체 소자.
  6. 제3항에 있어서,
    상기 경사면과 상기 제1상부면이 만나는 경계선은 평면상에서 상기 반도체 구조물의 복수 개의 결정 방향과 교차하는 반도체 소자.
  7. 제6항에 있어서,
    상기 경계선은 이웃한 2 개의 결정 방향을 이등분하는 법선과 -10도 내지 +10도의 각도 차를 갖는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층 상에 배치되는 절연층을 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 반도체 구조물은 평면상 장측면과 단측면을 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 반도체 구조물의 측면 및 상면 상에 배치되고, 상기 제1전극과 상기 제2전극을 노출하는 홀을 포함하는 반도체 소자.
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