WO2022019705A2 - 발광 소자, 이의 제조 방법 및 표시 장치 - Google Patents

발광 소자, 이의 제조 방법 및 표시 장치 Download PDF

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강혜림
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Definitions

  • the present invention relates to a light emitting device, a method for manufacturing the same, and a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a light emitting device in which damage to an electrode layer is minimized and a method of manufacturing the light emitting device.
  • Another object of the present invention is to provide a display device having improved luminance including the light emitting element.
  • a light emitting device is disposed between a first semiconductor layer doped with an n-type dopant, a second semiconductor layer doped with a p-type dopant, and the first semiconductor layer and the second semiconductor layer a light emitting layer, an electrode layer disposed on the second semiconductor layer, an insulating structure disposed on the electrode layer and having a maximum diameter smaller than the diameter of the electrode layer, and side surfaces of the first semiconductor layer, the light emitting layer, and the second semiconductor layer and an insulating film disposed to surround it.
  • the insulating structure may include a lower surface in contact with the electrode layer and a side inclined with respect to the lower surface, and the diameter of the insulating structure may decrease from the lower surface to the upper end.
  • the height of the insulating structure may be in a range of 500 nm to 1 ⁇ m.
  • the maximum diameter of the insulating structure may be in the range of 100 nm to 500 nm.
  • the insulating structure may include a first portion having a slanted side surface and having a maximum width of the insulation structure, and a second portion connected to a lower end of the first portion and having a width smaller than the maximum width of the first portion. .
  • the insulating structure includes at least one of silicon oxide, silicon nitride, and silicon oxynitride
  • the insulating film includes at least one of silicon oxide, silicon nitride, silicon oxynitride, aluminum nitride, aluminum oxide, titanium oxide, zirconium oxide, and hafnium oxide. It may be a single layer or multiple layers including any one.
  • the thickness of the insulating layer may be in a range of 10 nm to 200 nm.
  • a method of manufacturing a light emitting device includes forming a semiconductor structure including a plurality of semiconductor layers on a target substrate, forming a mask layer on the semiconductor structure, and the semiconductor structure etching in a direction perpendicular to the upper surface of the target substrate and forming device rods including an insulating structure formed by a portion of the mask layer and the plurality of semiconductor layers, an insulating film surrounding a portion of a side surface of the device rod and separating the device rods on which the insulating layer is formed from the target substrate.
  • the forming of the mask layer may include forming an insulating mask layer on the semiconductor structure, and a metal pattern layer including a plurality of patterns spaced apart from each other on the insulating mask layer, wherein the insulating structure includes the
  • the insulating mask layer may be formed by etching.
  • the forming of the device rods may include: etching the insulating mask layer along the metal pattern layer to form a hard mask layer; and etching the semiconductor structure along the hard mask layer. performing the steps and etching the etched semiconductor structure along the hard mask layer to form the device rods including the insulating structure may include performing a second etching step.
  • the first etching step may include a dry etching process
  • the second etching step may include a wet etching process
  • the semiconductor structure may have a side surface that is etched and exposed by the first etching step is inclined, and the semiconductor layers of the device rod may have side surfaces perpendicular to the target substrate.
  • the device rod may include a first semiconductor layer doped with an n-type dopant, a second semiconductor layer doped with a p-type dopant, a light emitting layer disposed between the first semiconductor layer and the second semiconductor layer, and the second semiconductor layer It may include an electrode layer disposed thereon, the insulating structure may be formed on the electrode layer, and the insulating film may surround side surfaces of the first semiconductor layer, the light emitting layer, the second semiconductor layer, and the electrode layer.
  • the insulating structure may have a shape in which the side surface is inclined so that the diameter decreases from the lower surface to the upper end.
  • a display device includes a first substrate, a first electrode disposed on the first substrate, a second electrode spaced apart from the first electrode, and disposed on the first substrate, the display device comprising: a first insulating layer partially covering the first electrode and the second electrode, a plurality of first insulating layers disposed on the first insulating layer, and first and second ends disposed on the first electrode and the second electrode, respectively light emitting elements, and a first contact electrode in electrical contact with the first electrode and the first end of the plurality of light emitting elements, and a first contact electrode in electrical contact with the second electrode and the second end of the plurality of light emitting elements and a second contact electrode, wherein the light emitting device includes a first semiconductor layer doped with an n-type dopant, a second semiconductor layer doped with a p-type dopant, and disposed between the first semiconductor layer and the second semiconductor layer.
  • a light emitting layer an electrode layer disposed on the second semiconductor layer, an insulating structure disposed on the electrode layer and having a maximum diameter smaller than the diameter of the electrode layer, and side surfaces of the first semiconductor layer, the light emitting layer, and the second semiconductor layer an insulating film disposed to surround the
  • the insulating structure may include a lower surface in contact with the electrode layer and a side inclined with respect to the lower surface, and the diameter of the insulating structure may decrease from the lower surface to the upper end.
  • the insulating structure may include at least one of silicon oxide, silicon nitride, and silicon oxynitride.
  • a first contact surface in which the first contact electrode and a portion of an upper surface of the electrode layer contact, a second contact surface in which a portion of the first contact electrode and a side surface of the insulating structure contact, and the second contact electrode and the first semiconductor layer A lower surface may further include a third contact surface, wherein an area of the first contact surface may be smaller than an area of the third contact surface.
  • a space may be formed between the insulating structure and the first insulating layer of each of the plurality of light emitting devices, and the electrode layer may include an upper surface in contact with the space but not in contact with the first contact electrode.
  • a light emitting device includes an insulating structure in which a mask layer remains during a manufacturing process.
  • a chemical treatment process for removing the insulating structure is omitted, and damage to the electrode layer is minimized, so that luminous efficiency and luminance can be improved.
  • the amount of light emitted per each sub-pixel may be increased by including the light emitting element.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIG. 2 .
  • FIG. 4 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 5 is a view of the light emitting device of FIG. 4 as viewed from above.
  • FIG. 6 is a cross-sectional view of the light emitting device of FIG. 4 .
  • FIG. 7 is an enlarged view of part A of FIG. 3 .
  • FIG 8 is a view showing one end surface of the light emitting device and the contact surface of the first contact electrode.
  • FIG. 9 is a schematic diagram illustrating a propagation path of light emitted from a light emitting device included in a display device according to an exemplary embodiment.
  • FIG. 10 is a flowchart illustrating a method of manufacturing a light emitting device according to an exemplary embodiment.
  • 11 to 18 are views sequentially illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • 19 is a schematic diagram of a light emitting device according to another embodiment.
  • FIG. 20 is a cross-sectional view of the light emitting device of FIG. 19 .
  • 21 is a cross-sectional view of a light emitting device according to another embodiment.
  • Elements or layers are referred to as “on” of another element or layer, including cases in which another layer or other element is interposed immediately on or in the middle of another element.
  • those referred to as “Below”, “Left” and “Right” refer to cases where they are interposed immediately adjacent to other elements or interposed other layers or other materials in the middle.
  • Like reference numerals refer to like elements throughout.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • a television that provides a display screen, a laptop computer, a monitor, a billboard, the Internet of Things, a mobile phone, a smart phone, a tablet PC (Personal Computer), an electronic watch, a smart watch, a watch phone, a head mounted display, a mobile communication terminal,
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game console, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto. If the same technical idea is applicable, it may also be applied to other display panels.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 . In FIG. 1 , the display device 10 and the display area DPA having a horizontal long rectangular shape are illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular shape or a square shape in plan view, but is not limited thereto.
  • the pixel PX may have a rhombus shape with each side inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a PENTILE TM type.
  • each of the pixels PX may include one or more light emitting devices 30 emitting light in a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed in each non-display area NDA, or external devices may be mounted thereon.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • each of the plurality of pixels PX may include sub-pixels PXn, where n is an integer of 1 to 3 .
  • one pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • the present invention is not limited thereto.
  • each of the sub-pixels PXn may emit light of the same color.
  • the pixel PX includes three sub-pixels PXn in FIG. 2 , the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn.
  • Each of the sub-pixels PXn of the display device 10 may include an emission area EMA and a non-emission area (not shown).
  • the light emitting area EMA is an area in which the light emitting device 30 is disposed and light of a specific wavelength band is emitted, and in the non-emission area, the light emitting device 30 is not disposed and the light emitted from the light emitting device 30 does not reach. Therefore, it may be an area from which light is not emitted.
  • the light emitting region may include a region in which the light emitting device 30 is disposed, and a region adjacent to the light emitting device 30 , from which light emitted from the light emitting device 30 is emitted.
  • the light emitting region may also include a region in which light emitted from the light emitting device 30 is reflected or refracted by other members to be emitted.
  • the plurality of light emitting devices 30 may be disposed in each sub-pixel PXn, and may form a light emitting area including an area in which they are disposed and an area adjacent thereto.
  • each sub-pixel PXn may include a cutout area CBA disposed in the non-emission area.
  • the cut area CBA may be disposed on one side of the light emitting area EMA in the second direction DR2 .
  • the cutout area CBA may be disposed between the emission areas EMA of the sub-pixels PXn adjacent in the second direction DR2 .
  • the light emitting area EMA and the cutout area CBA may be arranged in the display area DPA of the display device 10 .
  • the light-emitting areas EMA and the cut-out areas CBA are each repeatedly arranged in the first direction DR1 , and the light-emitting areas EMA and the cut-out areas CBA are alternately arranged in the second direction DR2 .
  • a distance between the cut-out areas CBA in the first direction DR1 may be smaller than a distance between the cut-out areas CBA in the first direction DR1 of the light emitting area EMA.
  • a second bank BNL2 is disposed between the cutout areas CBA and the light emitting area EMA, and an interval therebetween may vary according to a width of the second bank BNL2 . Since the light emitting device 30 is not disposed in the cutout area CBA, light is not emitted, but some of the electrodes 21 and 22 disposed in each sub-pixel PXn may be disposed. The electrodes 21 and 22 disposed in each sub-pixel PXn may be disposed to be separated from each other in the cut-out area CBA.
  • FIG. 3 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIG. 2 .
  • FIG. 3 illustrates a cross-section crossing both ends of the light emitting device 30 disposed in the first sub-pixel PX1 of FIG. 2 .
  • the display device 10 may include a first substrate 11 , and a semiconductor layer, a plurality of conductive layers, and a plurality of insulating layers disposed on the first substrate 11 . have.
  • the semiconductor layer, the conductive layer, and the insulating layer may constitute a circuit layer and a light emitting device layer of the display device 10 , respectively.
  • the first substrate 11 may be an insulating substrate.
  • the first substrate 11 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate 11 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the light blocking layer BML may be disposed on the first substrate 11 .
  • the light blocking layer BML is disposed to overlap the active layer ACT1 of the first transistor T1 .
  • the light blocking layer BML may include a light-blocking material to prevent light from being incident on the active layer ACT1 of the first transistor.
  • the light blocking layer BML may be formed of an opaque metal material that blocks light transmission, but is not limited thereto. In some embodiments, the light blocking layer BML may be omitted.
  • the buffer layer 12 may be entirely disposed on the first substrate 11 .
  • the buffer layer 12 may be disposed to cover the light blocking layer BML and the upper surface of the first substrate 11 .
  • the buffer layer 12 is formed on the first substrate 11 to protect the first transistor T1 of the pixel PX from moisture penetrating through the first substrate 11, which is vulnerable to moisture permeation, and has a surface planarization function. can be done
  • the active layer ACT1 is disposed on the buffer layer 12 .
  • the active layer ACT1 may be disposed to partially overlap with the gate electrode G1 of the first conductive layer, which will be described later.
  • FIG. 3 illustrates only the first transistor T1 among the transistors included in the sub-pixel PXn of the display device 10
  • the present invention is not limited thereto.
  • the display device 10 may include a larger number of transistors.
  • the display device 10 may include two or three transistors by including one or more transistors in addition to the first transistor T1 for each sub-pixel PXn.
  • the active layer ACT1 may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like. When the active layer ACT1 includes an oxide semiconductor, it may include a plurality of conductive regions and a channel region therebetween.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor may include indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium oxide (IGO), and indium zinc tin oxide (Indium Zinc Tin Oxide).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IGO indium gallium oxide
  • IGO indium zinc tin oxide
  • IZTO Indium Gallium Tin Oxide
  • IGTO Indium Gallium Tin Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IGZTO Indium Gallium Zinc Tin Oxide
  • the active layer ACT1 may include polycrystalline silicon.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the conductive regions of the active layer ACT1 may be doped regions each doped with impurities.
  • the first gate insulating layer 13 is disposed on the active layer ACT1 and the buffer layer 12 .
  • the first gate insulating layer 13 may be disposed to completely cover the active layer ACT1 and the buffer layer 12 .
  • the first gate insulating layer 13 may function as a gate insulating layer of each transistor.
  • the first conductive layer is disposed on the first gate insulating layer 13 .
  • the first conductive layer may include the gate electrode G1 of the first transistor T1 and the first capacitance electrode CSE1 of the storage capacitor.
  • the gate electrode G1 may be disposed to overlap the channel region ACTc of the active layer ACT1 in the thickness direction.
  • the first capacitor electrode CSE1 may be disposed to overlap with a second capacitor electrode CSE2 to be described later in the thickness direction.
  • the first capacitor electrode CSE1 may be integrated with the gate electrode G1 and electrically connected thereto.
  • the first capacitor electrode CSE1 may be disposed to overlap the second capacitor electrode CSE2 in a thickness direction, and a storage capacitor may be formed therebetween.
  • the first interlayer insulating layer 15 is disposed on the first conductive layer.
  • the first interlayer insulating layer 15 may function as an insulating film between the first conductive layer and other layers disposed thereon.
  • the first interlayer insulating layer 15 may be disposed to cover the first conductive layer to protect it.
  • a second conductive layer is disposed on the first interlayer insulating layer 15 .
  • the second conductive layer may include a first source electrode S1 and a first drain electrode D1 of the first transistor T1 , a data line DTL, and a second capacitor electrode CSE2 .
  • the first source electrode S1 and the first drain electrode D1 of the first transistor T1 are connected to the active layer ( Each of the doped regions of ACT1) may be in contact. Also, the first source electrode S1 of the first transistor T1 may contact the light blocking layer BML through another contact hole.
  • the data line DTL may apply a data signal to another transistor (not shown) included in the display device 10 .
  • the data line DTL may be electrically connected to source/drain electrodes of another transistor to transmit a signal applied from the data line DTL.
  • the second capacitor electrode CSE2 is disposed to overlap the first capacitor electrode CSE1 in the thickness direction.
  • the second capacitance electrode CSE2 may be integrated with the first source electrode S1 and electrically connected thereto.
  • the second interlayer insulating layer 17 is disposed on the second conductive layer.
  • the second interlayer insulating layer 17 may function as an insulating film between the second conductive layer and other layers disposed thereon.
  • the second interlayer insulating layer 17 may cover the second conductive layer and function to protect the second conductive layer.
  • a third conductive layer is disposed on the second interlayer insulating layer 17 .
  • the third conductive layer may include a first voltage line VL1 , a second voltage line VL2 , and a first conductive pattern CDP.
  • a high potential voltage (or a first power voltage) supplied to the first transistor T1 is applied to the first voltage line VL1
  • a low potential voltage supplied to the second electrode 22 is applied to the second voltage line VL2 .
  • a potential voltage (or a second power supply voltage) may be applied.
  • an alignment signal necessary for aligning the light emitting device 30 may be applied to the second voltage line VL2 during the manufacturing process of the display device 10 .
  • the first conductive pattern CDP may be electrically connected to the second capacitor electrode CSE2 through a contact hole formed in the second interlayer insulating layer 17 .
  • the second capacitor electrode CSE2 may be integrated with the first source electrode S1 of the first transistor T1 , and the first conductive pattern CDP may be electrically connected to the first source electrode S1 .
  • the first conductive pattern CDP also contacts the first electrode 21 to be described later, and the first transistor T1 applies the first power voltage applied from the first voltage line VL1 to the first conductive pattern CDP. through the first electrode 21 .
  • the third conductive layer includes one second voltage line VL2 and one first voltage line VL1 , the present invention is not limited thereto.
  • the third conductive layer may include a greater number of first voltage lines VL1 and second voltage lines VL2 .
  • the above-described buffer layer 12 , first gate insulating layer 13 , first interlayer insulating layer 15 , and second interlayer insulating layer 17 may be formed of a plurality of inorganic layers alternately stacked.
  • the buffer layer 12 , the first gate insulating layer 13 , the first interlayer insulating layer 15 , and the second interlayer insulating layer 17 are silicon oxide (SiO x ), silicon nitride (Silicon). Nitride, SiN x ), silicon oxynitride (Silicon Oxynitride, SiO x N y ) It may be formed as a double layer stacked with an inorganic layer including at least one or a multilayer stacked alternately.
  • the buffer layer 12 , the first gate insulating layer 13 , the first interlayer insulating layer 15 , and the second interlayer insulating layer 17 may be formed of one inorganic layer including the above materials.
  • the first planarization layer 19 is disposed on the third conductive layer.
  • the first planarization layer 19 may include an organic insulating material, for example, an organic material such as polyimide (PI), and may perform a surface planarization function.
  • PI polyimide
  • the first banks BNL1 , the plurality of electrodes 21 and 22 , the light emitting device 30 , the plurality of contact electrodes CNE1 and CNE2 , and the second bank BNL2 are formed on the first planarization layer 19 .
  • a plurality of insulating layers PAS1 , PAS2 , and PAS3 may be disposed on the first planarization layer 19 .
  • the first banks BNL1 may be directly disposed on the first planarization layer 19 .
  • One first bank BNL1 may have a predetermined width in each sub-pixel PXn and may have a shape extending in the second direction DR2 .
  • the first bank BNL1 may not extend to another sub-pixel PXn neighboring in the second direction DR2 and may be disposed in the emission area EMA.
  • the plurality of first banks BNL1 may be disposed to be spaced apart from each other in the first direction DR1 .
  • a plurality of first banks BNL1 may be disposed in one sub-pixel PXn.
  • first banks BNL1 may be disposed in each sub-pixel PXn to form a linear pattern in the display area DPA, but the present invention is not limited thereto.
  • the number of the first banks BNL1 may vary depending on the number of electrodes 21 and 22 and the arrangement of the light emitting devices 30 or may have different shapes to form an island-like pattern.
  • the first bank BNL1 may have a structure in which at least a portion protrudes from the top surface of the first planarization layer 19 .
  • the protruding portion of the first bank BNL1 may have an inclined side surface, and the light emitted from the light emitting device 30 is reflected from the electrodes 21 and 22 disposed on the first bank BNL1 to form the first first bank BNL1 . It may be emitted in an upper direction of the planarization layer 19 .
  • the first bank BNL1 may provide a region in which the light emitting device 30 is disposed and may also function as a reflective wall to reflect light emitted from the light emitting device 30 in an upward direction.
  • the side surface of the first bank BNL1 may be inclined in a linear shape, but is not limited thereto, and the first bank BNL1 may have a semi-circle or semi-elliptical shape with a curved outer surface.
  • the first banks BNL1 may include, but are not limited to, an organic insulating material such as polyimide, and the first bank BNL1 may be omitted.
  • the plurality of electrodes 21 and 22 have a shape extending in one direction and are disposed in each sub-pixel PXn.
  • the plurality of electrodes 21 and 22 may extend in the second direction DR2 and may be disposed to be spaced apart from each other in the first direction DR1 .
  • a first electrode 21 and a second electrode 22 spaced apart from the first electrode 21 in the first direction DR1 may be disposed in one sub-pixel PXn.
  • the present invention is not limited thereto, and the positions of the electrodes 21 and 22 disposed in each sub-pixel PXn may vary depending on the number or the number of light emitting devices 30 disposed in each sub-pixel PXn. can
  • the first electrode 21 and the second electrode 22 are disposed in the light-emitting area EMA of each sub-pixel PXn, and a portion of the first electrode 21 and the second electrode 22 overlaps the light-emitting area EMA and overlaps the second bank BNL2 in the thickness direction. can be arranged to do so.
  • the plurality of electrodes 21 and 22 extend in the second direction DR2 in the sub-pixel PXn, and in the cut-out area CBA, are connected to the electrodes 21 and 22 of the other sub-pixel PXn in the second direction. (DR2) can be spaced apart.
  • the first electrode 21 and the second electrode 22 extend in the second direction DR2 in the sub-pixel PXn, respectively.
  • the first electrode 21 and the second electrode 22 may be separated from the other electrodes 21 and 22 in the cut-out area CBA.
  • the cutout area CBA is disposed between the emission areas EMA of the sub-pixel PXn adjacent in the second direction DR2 .
  • the first electrode 21 and the second electrode 22 are the other first and second electrodes 21 and 22 disposed in the sub-pixels PXn adjacent in the second direction DR2 in the cut-out area CBA. ) can be separated from
  • the present invention is not limited thereto.
  • Electrodes 21 and 22 are not separated for each sub-pixel PXn and are disposed to extend beyond the neighboring sub-pixel PXn in the second direction DR2 , or the first electrode 21 or the second electrode 22 . ), only one electrode may be separated.
  • the electrodes 21 and 22 may be disposed as electrode lines extending in the second direction DR2 , and may be formed to be separated from each other in a subsequent process after the light emitting devices 30 are disposed.
  • the electrode line may be used to generate an electric field in the sub-pixel PXn to align the light emitting device 30 during the manufacturing process of the display device 10 .
  • the light emitting devices 30 are sprayed onto the electrode lines through an inkjet printing process, and when ink including the light emitting device 30 is sprayed onto the electrode lines, an alignment signal is applied to the electrode lines to apply an electric field to create
  • the light emitting device 30 dispersed in the ink may be disposed on the electrodes 21 and 22 by receiving a dielectrophoretic force by the generated electric field. After disposing the light emitting devices 30 , a part of the electrode line may be separated to form a plurality of separated electrodes 21 and 22 for each sub-pixel PXn.
  • the plurality of electrodes 21 and 22 may be electrically connected to the third conductive layer so that a signal for emitting light of the light emitting device 30 may be applied.
  • the first electrode 21 may contact the first conductive pattern CDP through the first contact hole CT1 penetrating the lower first planarization layer 19 .
  • the second voltage line VL2 may be in contact with the second contact hole CT2 passing through the first planarization layer 19 under the second electrode 22 .
  • the first electrode 21 is electrically connected to the first transistor T1 through the first conductive pattern CDP to apply a first power voltage
  • the second electrode 22 is connected to the second voltage line VL2 and It may be electrically connected to apply a second power voltage.
  • the plurality of electrodes 21 and 22 may be electrically connected to the light emitting device 30 .
  • Each of the electrodes 21 and 22 may be electrically connected to both ends of the light emitting device 30 through contact electrodes CNE1 and CNE2 to be described later, and transmit an electrical signal applied from the third conductive layer to the light emitting device 30 . can transmit Since the electrodes 21 and 22 are separately disposed for each sub-pixel PXn, the light emitting devices 30 of different sub-pixels PXn may emit light individually.
  • each of the contact holes CT1 and CT2 may be located in the light emitting area EMA surrounded by the second bank BNL2 .
  • the electrodes 21 and 22 disposed in each sub-pixel PXn may be disposed on a plurality of first banks BNL1 spaced apart from each other. Each of the electrodes 21 and 22 may be disposed on one side of the first bank BNL1 in the first direction DR1 and disposed on an inclined side surface of the first bank BNL1 . In an embodiment, a width measured in the first direction DR1 of the plurality of electrodes 21 and 22 may be smaller than a width measured in the first direction DR1 of the first bank BNL1 . Each of the electrodes 21 and 22 may be disposed to cover at least one side surface of the first bank BNL1 to reflect light emitted from the light emitting device 30 . However, the present invention is not limited thereto. Each of the electrodes 21 and 22 may be formed to have a width greater than that of the first bank BNL1 to cover both inclined side surfaces of the first bank BNL1 .
  • an interval between the plurality of electrodes 21 and 22 in the first direction DR1 may be smaller than an interval between the first banks BNL1 .
  • At least a portion of each of the electrodes 21 and 22 may be directly disposed on the first planarization layer 19 so that they may be disposed on the same plane.
  • Each of the electrodes 21 and 22 may include a conductive material having high reflectance.
  • each of the electrodes 21 and 22 is a material with high reflectivity and includes a metal such as silver (Ag), copper (Cu), aluminum (Al), or aluminum (Al), nickel (Ni), lanthanum ( La) and the like may be an alloy containing.
  • Each of the electrodes 21 and 22 may reflect light emitted from the light emitting device 30 and traveling to the side surface of the first bank BNL1 in an upper direction of each sub-pixel PXn.
  • each of the electrodes 21 and 22 may further include a transparent conductive material.
  • each of the electrodes 21 and 22 may include a material such as ITO, IZO, ITZO, or the like.
  • each of the electrodes 21 and 22 may have a structure in which one or more layers of a transparent conductive material and a metal layer having high reflectivity are stacked, or may be formed as a single layer including them.
  • each of the electrodes 21 and 22 may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the first insulating layer PAS1 is disposed on the plurality of electrodes 21 and 22 and the first bank BNL1 .
  • the first insulating layer PAS1 is disposed to cover the first banks BNL1 and the first electrode 21 and the second electrode 22 , and a portion of the upper surface of the first electrode 21 and the second electrode 22 . may be disposed to be exposed.
  • An opening OP exposing an upper surface of a portion disposed on the first bank BNL1 among the upper surfaces of each of the electrodes 21 and 22 may be formed in the first insulating layer PAS1, and the contact electrode CNE1, The CNE2 may contact the electrodes 21 and 22 through the opening OP.
  • a step may be formed between the first electrode 21 and the second electrode 22 so that a portion of the upper surface of the first insulating layer PAS1 is recessed.
  • a step difference may be formed therebetween.
  • the first insulating layer PAS1 may protect the first electrode 21 and the second electrode 22 and may insulate them from each other. Also, it is possible to prevent the light emitting device 30 disposed on the first insulating layer PAS1 from being damaged by direct contact with other members.
  • the second bank BNL2 may be disposed on the first insulating layer PAS1 .
  • the second bank BNL2 may be disposed in a lattice pattern including portions extending in the first and second directions DR1 and DR2 in plan view.
  • the second bank BNL2 is disposed across the boundary of each sub-pixel PXn to distinguish neighboring sub-pixels PXn.
  • the second bank BNL2 is disposed to surround the emission area EMA and the cutout area CBA disposed in each sub-pixel PXn to distinguish them.
  • a portion disposed between the emission areas EMA may have a greater width than a portion disposed between the cut-out areas CBA.
  • a distance between the cutout areas CBA may be smaller than a distance between the light emitting areas EMA.
  • the present invention is not limited thereto.
  • the portion disposed between the light emitting areas EMA may have a smaller width than the portion disposed between the cutout areas CBA, and the cutout area ( The spacing between the CBAs may be greater than the spacing between the light emitting areas EMA.
  • the second bank BNL2 may be formed to have a greater height than the first bank BNL1 .
  • the second bank BNL2 prevents ink from overflowing into the adjacent sub-pixels PXn in the inkjet printing process of the manufacturing process of the display device 10 , so that the different light emitting devices 30 are dispersed in different sub-pixels PXn. They can be separated so that they do not mix with each other.
  • the second bank BNL2 may include polyimide like the first bank BNL1 , but is not limited thereto.
  • the light emitting device 30 may be disposed on the first insulating layer PAS1 .
  • the plurality of light emitting devices 30 may be disposed to be spaced apart from each other along the second direction DR2 in which the respective electrodes 21 and 22 extend, and may be aligned substantially parallel to each other.
  • the light emitting device 30 may have a shape extending in one direction, and the direction in which each of the electrodes 21 and 22 extends and the direction in which the light emitting device 30 extends may be arranged to be substantially perpendicular.
  • the light emitting device 30 may be disposed obliquely in a direction in which each of the electrodes 21 and 22 extends.
  • the light emitting device 30 may include semiconductor layers doped with different conductivity types.
  • the light emitting device 30 may include a plurality of semiconductor layers and may be oriented so that one end thereof faces a specific direction according to a direction of an electric field generated on the electrodes 21 and 22 .
  • the light emitting device 30 may include a light emitting layer (shown in FIG. 4 ) to emit light in a specific wavelength band.
  • the light emitting devices 30 disposed in each sub-pixel PXn may emit light of different wavelength bands depending on the material constituting the light emitting layer 36 . However, the present invention is not limited thereto.
  • the light emitting devices 30 disposed in each sub-pixel PXn may emit light of the same color.
  • a plurality of layers may be disposed in a direction perpendicular to the top surface of the first substrate 11 .
  • the light emitting device 30 of the display device 10 is disposed so that one extended direction is parallel to the first substrate 11 , and a plurality of semiconductor layers included in the light emitting device 30 are disposed on the upper surface of the first substrate 11 . may be sequentially disposed along a direction parallel to the However, the present invention is not limited thereto. In some cases, when the light emitting device 30 has a different structure, the plurality of layers may be disposed in a direction perpendicular to the first substrate 11 .
  • the light emitting device 30 may be disposed on each of the electrodes 21 and 22 between the first banks BNL1 .
  • the light emitting device 30 may be disposed such that one end is placed on the first electrode 21 and the other end is placed on the second electrode 22 .
  • the extended length of the light emitting element 30 is longer than the interval between the first electrode 21 and the second electrode 22, and both ends of the light emitting element 30 are respectively formed with the first electrode 21 and the second electrode ( 22) can be disposed on.
  • Both ends of the light emitting device 30 may contact the contact electrodes CNE1 and CNE2, respectively.
  • the exposed semiconductor layer and/or electrode layer Reference numeral 37 may contact the contact electrodes CNE1 and CNE2.
  • the present invention is not limited thereto.
  • at least a partial region of the insulating layer 38 may be removed, and the insulating layer 38 may be removed to partially expose side surfaces of both ends of the semiconductor layers. The exposed side surfaces of the semiconductor layer may directly contact the contact electrodes CNE1 and CNE2.
  • the light emitting device 30 may include a structure (shown in FIG. 4 ) formed on one end surface.
  • the light emitting device 30 may have a shape extending in one direction, and may include a first end and a second end opposite thereto along the extending direction.
  • the light emitting element 30 may be disposed such that the first end and the second end are respectively disposed on the first electrode 21 and the second electrode 22 , and the first end and the second end of the light emitting element 30 .
  • each side surface may contact the first contact electrode CNE1 and the second contact electrode CNE2, respectively.
  • the insulating structure 39 of the light emitting device 30 may be formed at the first end.
  • the first contact electrode CNE1 may contact the side surface of the first end together with the insulating structure 39 .
  • the second contact electrode CNE2 may contact a side surface of the second end.
  • the second insulating layer PAS2 may be partially disposed on the first insulating layer PAS1 and the light emitting device 30 .
  • the second insulating layer PAS2 is disposed to partially cover the outer surface of the light emitting device 30 so as not to cover one end and the other end of the light emitting device 30 .
  • the second insulating layer PAS2 may be disposed on the first bank BNL1 and the second bank BNL2 .
  • the second insulating layer PAS2 is disposed on the first insulating layer PAS1 and the second bank BNL2 including the light emitting device 30 in the light emitting area EMA, both ends of the light emitting device 30 and
  • the electrodes 21 and 22 may be disposed to expose a portion of the first insulating layer PAS1 disposed together.
  • the shape of the second insulating layer PAS2 is completely disposed on the first insulating layer PAS1 and the second bank BNL2 during the manufacturing process of the display device 10 , and then both ends of the light emitting device 30 are formed. It may be formed by a process of removing to expose.
  • a portion of the second insulating layer PAS2 disposed on the light emitting device 30 is disposed to extend in the second direction DR2 on the first insulating layer PAS1 in a plan view, so that in each sub-pixel PXn, it is linear or An island-like pattern can be formed.
  • the second insulating layer PAS2 may protect the light emitting device 30 and may fix the light emitting device 30 in the manufacturing process of the display device 10 .
  • the second insulating layer PAS2 may be disposed to fill a space between the light emitting device 30 and the lower first insulating layer PAS1 .
  • a plurality of contact electrodes CNE1 and CNE2 and a third insulating layer PAS3 may be disposed on the second insulating layer PAS2 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 of the contact electrodes CNE1 and CNE2 may be disposed on a portion of the first electrode 21 and the second electrode 22 , respectively.
  • the first contact electrode CNE1 is disposed on the first electrode 21
  • the second contact electrode CNE2 is disposed on the second electrode 22
  • Each of CNE2 may have a shape extending in the second direction DR2 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be spaced apart from each other in the first direction DR1 , and they form a linear pattern within the emission area EMA of each sub-pixel PXn. can do.
  • the plurality of contact electrodes CNE1 and CNE2 may be in electrical contact with the light emitting device 30 and the electrodes 21 and 22 , respectively.
  • the light emitting device 30 has a semiconductor layer exposed on both end surfaces in the extending direction, and the first contact electrode CNE1 and the second contact electrode CNE2 have a light emitting device 30 on the exposed end surface of the semiconductor layer. can be contacted with One end of the light emitting device 30 is electrically connected to the first electrode 21 through the first contact electrode CNE1, and the other end is electrically connected to the second electrode 22 through the second contact electrode CNE2. can be connected to
  • first contact electrode CNE1 and one second contact electrode CNE2 are disposed in one sub-pixel PXn, the present invention is not limited thereto.
  • the number of the first contact electrodes CNE1 and the second contact electrodes CNE2 may vary according to the number of the first electrodes 21 and the second electrodes 22 disposed in each sub-pixel PXn.
  • the contact electrodes CNE1 and CNE2 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrodes CNE1 and CNE2 may include a transparent conductive material, and light emitted from the light emitting device 30 may pass through the contact electrodes CNE1 and CNE2 to travel toward the electrodes 21 and 22 .
  • the present invention is not limited thereto.
  • the third insulating layer PAS3 may also be disposed on the second insulating layer PAS2 including the first contact electrode CNE1 except for a region where the second contact electrode CNE2 is disposed.
  • the third insulating layer PAS3 may be entirely disposed on the second contact electrode CNE2 and the second insulating layer PAS2 except for a region where the first contact electrode CNE1 is disposed.
  • the third insulating layer PAS3 may insulate the first contact electrode CNE1 and the second contact electrode CNE2 so that they do not directly contact each other.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed on different layers.
  • a part of the second contact electrode CNE2 may be directly disposed on the second insulating layer PAS2
  • a part of the first contact electrode CNE1 may be disposed directly on the third insulating layer PAS3 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 in a region where the second insulating layer PAS2 and the third insulating layer PAS3 are not disposed and both ends of the light emitting device 30 are exposed. It may be directly disposed on the first insulating layer PAS1.
  • the third insulating layer PAS3 may be disposed between the first contact electrode CNE1 and the second contact electrode CNE2 to insulate them from each other, but as described above, the third insulating layer PAS3 may be omitted. .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed on the same layer.
  • an insulating layer covering the second insulating layer PAS2 , the third insulating layer PAS3 , and the contact electrodes CNE1 and CNE2 may be further disposed.
  • the insulating layer may be completely disposed on the first substrate 11 to protect the members disposed thereon from an external environment.
  • first insulating layer PAS1 , second insulating layer PAS2 , and third insulating layer PAS3 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 may include silicon oxide (SiO x ), silicon nitride (SiN x ), and silicon oxynitride (SiO x N).
  • y ), aluminum oxide (AlO x ), aluminum nitride (AlN x ), and the like may include an inorganic insulating material.
  • organic insulating materials such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin , silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, and the like.
  • the present invention is not limited thereto.
  • FIG. 4 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 5 is a view of the light emitting device of FIG. 4 as viewed from above.
  • 6 is a cross-sectional view of the light emitting device of FIG. 4 .
  • 4 shows semiconductor layers surrounded by the insulating film 38 of the light emitting device 30 by removing a part of the insulating film 38 to show the semiconductor layers therein.
  • the light emitting device 30 may be a light emitting diode (Light Emitting diode), and specifically, the light emitting device 30 has a size of a micro-meter to a nano-meter unit, and is an inorganic material. It may be a light emitting diode.
  • the inorganic light emitting diode may be aligned between the two electrodes in which polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device 30 may be aligned between the electrodes by an electric field formed on the two electrodes.
  • the light emitting device 30 may have a shape extending in one direction.
  • the light emitting device 30 may have a shape such as a cylinder, a rod, a wire, or a tube.
  • the shape of the light emitting device 30 is not limited thereto, and has a shape of a polygonal prism such as a cube, a cuboid, or a hexagonal prism, or a light emitting device such as having a shape extending in one direction and having an outer surface partially inclined ( 30) may have various forms.
  • a plurality of semiconductors included in the light emitting device 30 to be described later may have a structure in which they are sequentially disposed or stacked along the one direction.
  • the light emitting device 30 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may emit an electric signal applied from an external power source to emit light in a specific wavelength band.
  • the light emitting device 30 includes a first semiconductor layer 31 , a second semiconductor layer 32 , a light emitting layer 36 , an electrode layer 37 , an insulating film 38 , and an insulating structure 39 . ) may be included.
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 is Al x Ga y In 1-xy N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y) and a semiconductor material having a chemical formula of ⁇ 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 31 may be doped with an n-type dopant, and the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 31 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 31 may be in a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 32 is disposed on the light emitting layer 36 to be described later.
  • the second semiconductor layer 32 may be a p-type semiconductor, and when the light emitting device 30 emits light in a blue or green wavelength band, the second semiconductor layer 32 may be Al x Ga y In 1-xy N(0). It may include a semiconductor material having a chemical formula of ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). For example, it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 32 may be doped with a p-type dopant, and the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the second semiconductor layer 32 may be p-GaN doped with p-type Mg.
  • the length of the second semiconductor layer 32 may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • FIG. 4 illustrates that the first semiconductor layer 31 and the second semiconductor layer 32 are configured as one layer, the present invention is not limited thereto.
  • the first semiconductor layer 31 and the second semiconductor layer 32 may further include a larger number of layers, for example, a clad layer or a TSBR (Tensile strain barrier reducing) layer. may be
  • the light emitting layer 36 is disposed between the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material having a single or multiple quantum well structure.
  • the light emitting layer 36 may include a material having a multi-quantum well structure, it may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 emits light in a blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the quantum layer may include a material such as AlGaN or AlGaInN
  • the well layer may include a material such as GaN or AlInN.
  • the light emitting layer 36 includes AlGaInN as the quantum layer and AlInN as the well layer.
  • the light emitting layer 36 emits blue light having a central wavelength band in the range of 450 nm to 495 nm. can do.
  • the present invention is not limited thereto, and the light emitting layer 36 may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the light emitting layer 36 is not limited to the light of the blue wavelength band, and in some cases, the light of the red and green wavelength bands may be emitted.
  • the length of the light emitting layer 36 may have a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the light emitting layer 36 may be emitted not only from the longitudinal outer surface of the light emitting device 30 , but also from both sides.
  • the light emitted from the light emitting layer 36 is not limited in directionality in one direction.
  • the electrode layer 37 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 30 may include at least one electrode layer 37 . 4 illustrates that the light emitting device 30 includes one electrode layer 37, but is not limited thereto. In some cases, the light emitting device 30 may include a larger number of electrode layers 37 or may be omitted. The description of the light emitting device 30, which will be described later, may be equally applied even if the number of electrode layers 37 is different or includes other structures.
  • the electrode layer 37 may reduce resistance between the light emitting device 30 and the electrode or contact electrode when the light emitting device 30 is electrically connected to an electrode or a contact electrode in the display device 10 .
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO, IZO, and ITZO.
  • the electrode layer 37 may include a semiconductor material doped with n-type or p-type. However, the present invention is not limited thereto.
  • the insulating film 38 is disposed to surround outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating layer 38 may be disposed to surround at least the outer surface of the light emitting layer 36 , and may extend in one direction in which the light emitting device 30 extends.
  • the insulating layer 38 may function to protect the members.
  • the insulating layer 38 may be formed to surround side surfaces of the members, and both ends of the light emitting device 30 in the longitudinal direction may be exposed.
  • the insulating layer 38 extends in the longitudinal direction of the light emitting device 30 and is formed to cover from the first semiconductor layer 31 to the side surface of the electrode layer 37 , but is not limited thereto.
  • the insulating layer 38 may cover only the outer surface of a portion of the semiconductor layer including the light emitting layer 36 , or cover only a portion of the outer surface of the electrode layer 37 so that the outer surface of each electrode layer 37 is partially exposed.
  • the insulating layer 38 may be formed to have a rounded upper surface in cross-section in a region adjacent to at least one end of the light emitting device 30 .
  • the thickness WB of the insulating layer 38 may have a range of 10 nm to 1.0 ⁇ m, but is not limited thereto.
  • the thickness WB of the insulating layer 38 may be in a range of 10 nm to 200 nm.
  • the thickness WB of the insulating layer 38 may be 40 nm to 120 nm.
  • the insulating film 38 is formed of materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (AlN x ), aluminum oxide ( AlO x ), titanium oxide (TiO x ), zirconium oxide (ZrO x ), hafnium oxide (HfO x ), and the like may be included.
  • the insulating film 38 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (AlN x ), aluminum oxide (AlO x ), titanium oxide ( TiO x ), zirconium oxide (ZrO x ), and hafnium oxide (HfO x ) It may be a single layer or multiple layers including at least one. Accordingly, it is possible to prevent an electrical short circuit that may occur when the light emitting layer 36 is in direct contact with an electrode through which an electrical signal is transmitted to the light emitting device 30 . In addition, since the light emitting device 30 includes the insulating film 38 to protect the outer surface of the light emitting device 30 , a decrease in luminous efficiency can be prevented.
  • the outer surface of the insulating film 38 may be surface-treated.
  • the light emitting device 30 may be sprayed onto the electrode in a state of being dispersed in ink to be aligned.
  • the surface of the insulating layer 38 may be treated with hydrophobicity or hydrophilicity.
  • the outer surface of the insulating layer 38 may be surface-treated with a material such as stearic acid or 2,3-naphthalene dicarboxylic acid.
  • the light emitting device 30 may include an insulating structure 39 disposed on the electrode layer 37 .
  • the insulating structure 39 may be disposed such that a top surface of the electrode layer 37 is partially exposed.
  • the maximum diameter WC of the insulating structure 39 may be smaller than the diameter of the electrode layer 37 , and a portion in which the insulating structure 39 is not disposed may be exposed on the upper surface of the electrode layer 37 .
  • the insulating structure 39 may have a maximum diameter WC at a lower surface in contact with the upper surface of the electrode layer 37 , and may have a shape in which the diameter decreases in the height direction.
  • the structure 39 may have a cone shape or a rod shape having a lower end having a larger diameter than an upper end in which the side surface is inclined in cross-sectional view.
  • the maximum diameter WC of the insulating structure 39 may range from 100 nm to 500 nm, and the height HC may have a range from 500 nm to 1 ⁇ m, but is not limited thereto.
  • the insulating structure 39 of the light emitting device 30 is an insulating material, and may include any one of silicon oxide (SiO x ), silicon nitride (SiN x ), and silicon oxynitride (SiO x N y ).
  • the electrode layer 37 of the light emitting device 30 is in contact with the first contact electrode CNE1 and is electrically connected to the first electrode 21 of the display device 10 , and an insulating structure ( 39) may be in contact with the first contact electrode CNE1 but not electrically connected thereto.
  • the insulating structure 39 has a maximum diameter WC such that the upper surface of the electrode layer 37 is partially exposed so that the first contact electrode CNE1 can smoothly contact the exposed upper surface of the electrode layer 37 . may be smaller than the diameter of
  • the light emitting device 30 may be manufactured by forming a plurality of semiconductor layers on a target substrate by an epitaxial growth method, and then etching the semiconductor layers in a direction perpendicular to the top surface of the target substrate. The process of etching the grown semiconductor layers may be performed by forming a mask layer on the semiconductor layer and then dry or wet etching the semiconductor layers along the pattern of the mask layer.
  • the light emitting device 30 includes an electrode layer 37 made of a material such as ITO on the second semiconductor layer 32 , and a mask layer formed to etch the grown semiconductor layers is formed on the electrode layer 37 . is placed on After the grown semiconductor layers are etched, a chemical treatment process for removing the material of the mask layer remaining on the electrode layer 37 is performed.
  • the etchant used in the chemical treatment process may damage ITO, which is a material constituting the electrode layer 37 , which is the electrode layer 37 in contact with the contact electrodes CNE1 and CNE2 in the display device 10 .
  • the damage may cause a decrease in optical efficiency or luminance of the light emitting device 30 .
  • the process of removing the mask layer remaining after etching the semiconductor layers grown in the manufacturing process may be omitted, and the material of the mask layer remaining on the electrode layer 37 is the light emitting device ( 30) of the insulating structure 39 may be formed.
  • the insulating structure 39 is disposed on the electrode layer 37 as a separate member, forms a physical boundary therewith, and may have a shape protruding from the upper surface of the electrode layer 37 .
  • the light emitting device A sufficient contact area between the electrode layer 37 of 30 ) and the contact electrodes CNE1 and CNE2 may be secured.
  • FIG. 7 is an enlarged view of part A of FIG. 3 .
  • 8 is a view illustrating a contact surface between a first end of a light emitting device and a first contact electrode. 8 is a view of the upper surface of the electrode layer 37 of the light emitting device 30 , and schematically shows contact surfaces SA1 and SA2 where the first contact electrode CNE1 and the light emitting device 30 contact each other.
  • the light emitting device 30 is It may include a first end at which the electrode layer 37 and the insulating structure 39 are located, and a second end at which the lower end of the first semiconductor layer 31 is located as an opposite end.
  • the light emitting device 30 is arranged so that the extending direction is parallel to the upper surface of the first substrate 11 , a first end is placed on the first electrode 21 and a second end is on the second electrode 22 .
  • the first end and the second end of the light emitting device 30 may contact the first contact electrode CNE1 and the second contact electrode CNE2 , respectively.
  • the first contact electrode CNE1 does not contact the entire upper surface of the electrode layer 37 , but a portion contacts the insulating structure 39 . . Since no other member is disposed on the lower surface of the first semiconductor layer 31 , the entire lower surface of the first semiconductor layer 31 of the second contact electrode CNE2 may be in contact.
  • a second contact surface SA2 in contact with 39 and a third contact surface SA3 in contact between the second contact electrode CNE2 and the lower surface of the first semiconductor layer 31 may be included.
  • the first contact electrode CNE1 includes the light emitting device 30 disposed on the electrodes 21 and 22 , and forms a second insulating layer PAS2 , a second contact electrode CNE2 , and a third insulating layer PAS3 . It can be formed after As the insulating structure 39 is disposed at the first end of the light emitting device 30 exposed without the second insulating layer PAS2 and the third insulating layer PAS3 being disposed, the light emitting device 30 is disposed in a cross-sectional view A space PS may be formed between the first insulating layer PAS1 and the insulating structure 39 .
  • the first contact electrode CNE1 partially surrounds the first end of the light emitting device 30 and the outer surface of the insulating structure 39 , and includes the electrode layer 37 , the insulating structure 39 and the insulating layer 38 of the light emitting device 30 . can come into contact with
  • the upper surface of the electrode layer 37 is a portion covered by the insulating structure 39 among the portions where the insulating structure 39 is not disposed. may be in contact with the first contact electrode CNE1 except for .
  • the light emitting device 30 includes the insulating structure 39 disposed on the electrode layer 37 , the first contact electrode CNE1 and the first end of the light emitting device 30 are electrically connected to the first contact electrode ( The maximum diameter WC of the insulating structure 39 may be adjusted in order to secure a sufficient area for the first contact surface SA1 in which the CNE1 and the electrode layer 37 contact each other.
  • the second contact surface SA2 in which the first contact electrode CNE1 and the insulating structure 39 are in contact is formed on an upper side surface in a cross-sectional view among the side surfaces of the insulating structure 39 , and the first contact electrode CNE1 is the insulating structure 39 . (39) It wraps around the side, but may not come into contact with the side of the lower part of the cross-sectional view.
  • the second contact surface SA2 may be formed on only half of the inclined side surfaces of the insulating structure 39 and may not be formed on the other part. have.
  • a portion positioned below the insulating structure 39 in a cross-sectional view does not contact the first contact electrode CNE1. It may not be Since the lower space PS covered by the insulating structure 39 is formed between the insulating structure 39 and the first insulating layer PAS1 of the light emitting device 30 , the upper surface of the electrode layer 37 of the light emitting device 30 and A portion of the side surface of the insulating structure 39 may include a portion that does not contact the first contact electrode CNE1 .
  • a non-contact surface NS1 that does not contact the first contact electrode CNE1 is formed on a portion of the exposed upper surface of the electrode layer 37 that comes into contact with the lower space PS of the insulating structure 39 , and the insulation A portion of the side surface of the structure 39 may not contact the first contact electrode CNE1.
  • the first contact electrode CNE1 is not disposed in the lower space PS between the first insulating layer PAS1 and the insulating structure 39 , but the present invention is not limited thereto.
  • some materials constituting the first contact electrode CNE1 may be formed in the space PS at the lower end of the insulating structure 39 .
  • at least a portion of the insulating structure 39 of the light emitting device 30 in contact with the lower space PS may include a non-contact surface NS1 that does not contact the first contact electrode CNE1. .
  • the first contact surface SA1 is formed over a portion of the upper surface of the insulating film 38 in addition to a portion of the upper surface of the electrode layer 37 .
  • the non-contact surface NS1 may be formed over a portion of the upper surface of the insulating layer 38 .
  • the third contact surface SA3 may have a larger area than the first contact surface SA1 .
  • the second contact electrode CNE2 entirely contacts the lower surface of the first semiconductor layer 31 , and may also contact the lower surface and side surfaces of the insulating layer 38 .
  • the insulating structure 39 includes an insulating material unlike the electrode layer 37 , the insulating structure 39 and the electrode layer 37 may have different refractive indices. Accordingly, among the light generated by the light emitting device 30 , the light emitted to the upper surface of the electrode layer 37 may be dispersed or scattered by the insulating structure 39 .
  • FIG. 9 is a schematic diagram illustrating a propagation path of light emitted from a light emitting device included in a display device according to an exemplary embodiment.
  • the light generated in the light emitting layer 36 of the light emitting device 30 may pass through the first semiconductor layer 31 and the second semiconductor layer 32 and be emitted from both ends of the light emitting device 30 .
  • some of the first light L1 emitted to the first end through the second semiconductor layer 32 and the electrode layer 37 may be emitted through the insulating structure 39 .
  • the second light L2 passing through the first semiconductor layer 31 may be emitted to the second end without passing through the insulating structure 39 .
  • the second light L2 may be reflected from the second electrode 22 disposed on one side of the first bank BNL1 in an upper direction of the first substrate 11 .
  • the electrode layer 37 includes a transparent conductive material and the insulating structure 39 includes an insulating material
  • a refractive index difference may occur therebetween.
  • a refractive index difference may occur between the first contact electrode CNE1 and the insulating structure 39 due to different materials.
  • a propagation path of the first light L1 may be changed while being refracted at the interface between the electrode layer 37 and the insulating structure 39 and at the interface between the insulating structure 39 and the first contact electrode CNE1 .
  • the light refracted by the insulating structure 39 is applied to the first bank BNL1 .
  • the display device 10 may have improved light output efficiency.
  • light generated in the light emitting layer 36 may be scattered depending on the material and crystal structure of the insulating structure 39 .
  • the light emitting device 30 may have a length h of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m excluding the insulating structure 39, and preferably have a length of 3 ⁇ m to 5 ⁇ m.
  • the stacked length of the first semiconductor layer 31 , the light emitting layer 36 , the second semiconductor layer 32 , and the electrode layer 37 may have the above-described range.
  • the diameter WA of the light emitting device 30 may be in the range of 30 nm to 700 nm, and the aspect ratio of the light emitting device 30 may be 1.2 to 100.
  • the plurality of light emitting devices 30 included in the display device 10 may have different diameters according to a difference in composition of the light emitting layer 36 .
  • the diameter of the light emitting device 30 may have a range of about 500 nm.
  • FIG. 10 is a flowchart illustrating a method of manufacturing a light emitting device according to an exemplary embodiment.
  • the method of manufacturing the light emitting device 30 includes forming a semiconductor structure on a target substrate ( S100 ), forming a mask layer on the semiconductor structure ( S200 ), and a semiconductor structure It may include the step of forming the device rod by etching (S300) and the step of forming an insulating film on the side of the device rod and separating it from the target substrate (S400).
  • the light emitting device 30 may be manufactured by growing a plurality of semiconductor layers on a target substrate by an epitaxial growth method, and etching the semiconductor layers in a direction perpendicular to the top surface of the target substrate. In the process of etching the semiconductor structure formed by growing the semiconductor layers, device rods spaced apart from each other are formed using a mask layer. In this case, the material of the mask layer may remain on the device rods to form insulating structures 39 .
  • 11 to 18 are views sequentially illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • the base substrate 110 may include a sapphire substrate (Al 2 O 3 ) and a transparent substrate such as glass.
  • the present invention is not limited thereto, and may be formed of a conductive substrate such as GaN, SiC, ZnO, Si, GaP, and GaAs.
  • a case in which the base substrate 110 is a sapphire substrate (Al 2 O 3 ) will be described as an example.
  • the thickness of the base substrate 110 is not particularly limited, but as an example, the thickness of the base substrate 110 may be in a range of 400 ⁇ m to 1500 ⁇ m.
  • Semiconductor layers are formed on the base substrate 110 .
  • the semiconductor layers grown by the epitaxial method may be formed by growing a seed crystal.
  • the method of forming the semiconductor layer includes electron beam deposition, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), and dual thermal deposition (Dual).
  • -type thermal evaporation), sputtering, metal-organic chemical vapor deposition (MOCVD), etc. may be used, and preferably, it may be formed by metal-organic chemical vapor deposition (MOCVD).
  • the precursor material for forming the semiconductor layer is not limited thereto.
  • the precursor material may include a metal precursor including an alkyl group such as a methyl group or an ethyl group.
  • the metal precursor may be a compound such as trimethyl gallium (Ga(CH 3 ) 3 ), trimethyl aluminum (Al(CH 3 ) 3 ), triethyl phosphate ((C 2 H 5 ) 3 PO 4 ), but is not limited thereto. does not
  • the semiconductor layers may be formed through a deposition process using the metal precursor and the non-metal precursor.
  • a method of forming the semiconductor layer, process conditions, etc. will be omitted and described, and the order of the method of manufacturing the light emitting device 30 and the stacked structure will be described in detail.
  • a buffer material layer 120 is formed on the base substrate 110 .
  • the drawing shows that the buffer material layer 120 is stacked one more layer, the present invention is not limited thereto, and a plurality of layers may be formed.
  • the buffer material layer 120 may be disposed to reduce a lattice constant difference between the first semiconductor material layer 310 and the base substrate 110 formed thereon.
  • the buffer material layer 120 may include an undoped semiconductor, and may include substantially the same material as that of the first semiconductor material layer 310 , but not doped with n-type or p-type.
  • the buffer material layer 120 may be at least one of undoped InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, but is not limited thereto.
  • the buffer material layer 120 may be omitted depending on the base substrate 110 .
  • the buffer material layer 120 including an undoped semiconductor is formed on the base substrate 110 will be described as an example.
  • a semiconductor structure 300 is formed on a target substrate 100 .
  • the semiconductor structure 300 may include a first semiconductor material layer 310 , a light emitting material layer 360 , a second semiconductor material layer 320 , and an electrode material layer 370 .
  • the plurality of material layers included in the semiconductor structure 300 may be formed by performing a conventional process as described above, and the plurality of layers included in the semiconductor structure 300 may be formed by the light emitting device 30 according to an embodiment. may correspond to each layer included in the . These may include the same materials as the first semiconductor layer 31 , the light emitting layer 36 , the second semiconductor layer 32 , and the electrode layer 37 of the light emitting device 30 , respectively.
  • the semiconductor structure 300 is etched to form device rods spaced apart from each other.
  • the etching of the semiconductor structure 300 includes forming the mask layer 400 on the semiconductor structure 300 , and etching the semiconductor structure 300 along the mask layer 400 .
  • An etching process and a second etching process performed after the first etching process may be included.
  • a mask layer 400 is formed on the semiconductor structure 300 .
  • the mask layer 400 may include an insulating mask layer 410 disposed on the electrode material layer 370 and a metal pattern layer 420 disposed on the insulating mask layer 410 .
  • the metal pattern layer 420 may include a plurality of spaced apart patterns, and the insulating mask layer 410 and the semiconductor structures 300 may be etched along the spaced space therebetween.
  • the patterns of the metal pattern layer 420 may have the same diameter or width. Since a portion of the semiconductor structure 300 that is not etched by overlapping a portion on which the metal pattern layer 420 is disposed forms a device rod ROD, the diameter of the patterns of the metal pattern layer 420 is substantially equal to that of the light emitting device. It may be the same as the diameter of the electrode layer 37 of (30). As the plurality of patterns of the metal pattern layer 420 have the same diameter or width, the light emitting devices 30 may also have substantially the same diameter.
  • the insulating mask layer 410 may include an insulating material, and the metal pattern layer 420 may include a metal material.
  • the insulating mask layer 410 may be made of silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiO x N y ).
  • the thickness of the insulating mask layer 410 may be in a range of 1.0 ⁇ m to 2.0 ⁇ m, but is not limited thereto.
  • the metal pattern layer 420 may include a metal such as chromium (Cr) and may have a thickness in a range of 30 nm to 150 nm, but is not limited thereto.
  • the insulating mask layer 410 and the semiconductor structure 300 along the metal pattern layer 420 of the mask layer 400 are perpendicular to the upper surface of the target substrate 100 .
  • a first etching process (1 st etching) of etching in the direction is performed, and a second etching process (2 nd etching) is performed after the first etching process (1 st etching).
  • a first etching process (1 st etching) and a second etching process (2 nd etching) of the semiconductor structure 300 are dry etching method, wet etching method, reactive ion etching (RIE), inductively coupled plasma reactivity
  • the ion etching method Inductively coupled plasma reactive ion etching, ICP-RIE
  • ICP-RIE Inductively coupled plasma reactive ion etching
  • the etching etchant may be Cl 2 or O 2 .
  • the present invention is not limited thereto.
  • the first etching step of etching the semiconductor structure (300) (1 st etching) may be a dry etching process, and then a second etching process (etching 2 nd) is a wet etching process is performed.
  • a first etching process (1 st etching) the insulating mask layer 410 and the semiconductor structures 300 in portions where the patterns of the metal pattern layer 420 are spaced apart may be etched.
  • the insulating mask layer 410 may be partially etched along the metal pattern layer 420 to form the hard mask layer 390 , and the metal pattern layer 420 is removed together in the etching process of the insulating mask layer 410 .
  • the hard mask layer 390 may have a shape that increases in width from an upper surface to a lower surface.
  • First there is the shape of the first etching process (1 st etching) mask layer 410 is isolated according to the process conditions may vary, overeating so that the sides of the hard mask layer 390 is formed perpendicular to the upper surface of the semiconductor structure 300 each If not over-etched, the shape of the hard mask layer 390 may be similar to that illustrated in FIG. 14 . However, the present invention is not limited thereto.
  • the hard mask layer 390 may serve as a mask for etching the semiconductor structure 300 , and the width of the lower surface of the hard mask layer 390 is a device rod formed by etching the semiconductor structure 300 . may be equal to the diameter of
  • a first etching process (1 st etching) over a distance along the hard mask layer 390 is etched away and the semiconductor structure 300.
  • the semiconductor structures 300 may be etched at intervals in which the hard mask layer 390 is spaced apart, and may have a shape in which the width increases from the top to the bottom, similar to the hard mask layer 390 .
  • the semiconductor structure 300 is etched, and etching the remaining semiconductor layers are its side it can have a slanted shape.
  • the semiconductor structure 300 is etched and the remaining semiconductor layers are the side can be a second etching process (etching nd 2) carried out so vertically formed on the top surface of the target substrate 100.
  • the insulating mask layer 410 and the semiconductor structure 300 may be etched by a continuous etching process, but is not limited thereto.
  • a first etching process (1 st etching) is performed in the step to follow the insulating mask layer 410, a part etched in a hard mask layer (390) and then, the hard mask layer 390 to form the etching the semiconductor structure 300 it could be
  • a second etching process by performing a (2 nd etching) to form a hard mask layer 390, device load (ROD) and forming an insulating structure (39), by etching the oblique sides of the semiconductor layer by etching a portion .
  • a hole is formed in the semiconductor structure 300 by a first etching process (1 st etching) and a second etching process (2 nd etching), and each layer of the semiconductor structure 300 is first formed by an etching process
  • a device rod ROD including the semiconductor layer 31 , the emission layer 36 , the second semiconductor layer 32 , and the electrode layer 37 may be formed.
  • the device rods ROD may be spaced apart from each other with a hole therebetween.
  • the buffer material layer 120 of the target substrate 100 may be partially exposed in the hole in which the device rods are spaced apart.
  • Hard mask layer 390 can be formed an insulating structure (39) by reducing its diameter and height, by means of a second etching process (etching 2 nd).
  • etching 2 nd a second etching process
  • the second etching process (2 nd etching) is performed by a wet etching process, the type and concentration of the etchant (etchant), a process time, so that the hard mask layer 390 to form an insulating structure (39) can be adjusted.
  • the insulating structure 39 remaining on the electrode layer 37 of the device rod ROD may be a residue of the hard mask layer 390 serving as a mask for etching the semiconductor structure 300 .
  • the method of manufacturing the light emitting device 30 according to the present embodiment includes a process of removing the insulating structure 39 that is the residue of the insulating mask layer 410 after an etching process for forming the device rod ROD. This may be omitted.
  • the etchant treatment process for removing the insulating structure 39 is omitted, damage to the electrode layer 37 can be prevented, and in the display device 10 , the first contact electrode ( Seamless electrical connection with CNE1) is possible.
  • the insulating structure 39 may remain on the electrode layer 37 of the finally manufactured light emitting device 30 without being removed, and the light emitting device 30 disposed in the display device 10 may include the insulating structure ( 39) may form contact surfaces with the above-described first contact electrode CNE1.
  • a second etching process (2 nd etching) by adjusting the process conditions of the first contact electrode (CNE1) and the light-emitting electrode layer 37, the insulating structure (39 having about the size of it can be brought into contact with a sufficient area of the element 30 ) can be formed.
  • the light emitting device 30 according to an exemplary embodiment prevents damage to the electrode layer 37 due to a chemical treatment process and enables smooth contact with the first contact electrode CNE1, so that light efficiency and luminance can be improved.
  • the washing process may be performed for 5 to 10 minutes, and the drying process may be performed for 1 to 5 minutes.
  • the present invention is not limited thereto.
  • an insulating layer 38 partially surrounding the side surface of the device rod ROD on which the insulating structure 39 is formed is formed.
  • an insulating film 380 is formed on the outer surfaces of the insulating structure 39 and the element rod ROD, and then, one end of the element rod ROD, for example, the upper surface of the electrode layer 37 . This may be formed by performing exposure a third etching process ( '3 rd etching' of FIG. 17) for partially removing the insulating film 380 so that the.
  • the insulating film 380 is an insulating material formed on the outer surface of the element rod ROD, and may be formed using a method of coating or immersing an insulating material on the outer surface of the element rod ROD etched vertically.
  • the present invention is not limited thereto.
  • the insulating film 380 may be formed by atomic layer deposition (ALD) or chemical vapor deposition (CVD).
  • the insulating film 380 may also be formed on the target substrate 100 exposed at the side surface and upper surface of the device rod ROD, and in a region where the device rod ROD is spaced apart.
  • a process such as dry etching or etch-back, which is anisotropic etching, may be performed.
  • the upper surface of the insulating film 380 is removed to expose the electrode layer 37 and the insulating structure 39 , and in this process, the electrode layer 37 may also be partially removed.
  • the thickness of the electrode layer 37 of the light emitting device 30 finally manufactured may be smaller than the thickness of the electrode material layer 370 formed during the manufacturing process. Also, in the case of the insulating structure 39 , the size of the finally manufactured light emitting device 30 may be reduced.
  • an outer surface of the insulating layer 38 may be partially curved in a region surrounding the electrode layer 37 .
  • the process of partially removing the insulating film 380 not only the upper surface of the insulating film 380 but also the side surfaces of the insulating film 380 are partially removed, so the insulating film 38 surrounding the plurality of layers is formed with the end surface partially etched. can be In particular, as the upper surface of the insulating film 380 is removed, the outer surface of the insulating film 38 adjacent to the electrode layer 37 in the light emitting device 30 may be partially removed.
  • the light emitting device 30 is manufactured by separating the device rod ROD on which the insulating structure 39 and the insulating film 38 are formed from the target substrate 100 .
  • the shape and material of the light emitting element 30 are not limited to FIG. 4 .
  • the light emitting device 30 may include a greater number of layers or have other shapes.
  • FIG. 19 is a schematic diagram of a light emitting device according to another embodiment.
  • 20 is a cross-sectional view of the light emitting device of FIG. 19 .
  • FIG. 20 is a cross-sectional view of the light emitting device 30_1 of FIG. 19 taken in the longitudinal direction, and shows a stack of a plurality of semiconductor layers.
  • a light emitting device 30_1 includes a third semiconductor layer 33_1, a light emitting layer 36_1 and a second semiconductor layer 33_1 disposed between the first semiconductor layer 31_1 and the light emitting layer 36_1.
  • a fourth semiconductor layer 34_1 and a fifth semiconductor layer 35_1 disposed between the two semiconductor layers 32_1 may be further included.
  • the plurality of semiconductor layers 33_1 , 34_1 and 35_1 and the plurality of electrode layers 37A_1 and 37B_1 are further disposed, and the light emitting layer 36_1 contains other elements according to the embodiment of FIG. 4 .
  • the light emitting layer 36_1 contains other elements according to the embodiment of FIG. 4 .
  • the light emitting layer 36 includes nitrogen (N) to emit blue or green light.
  • the light emitting device 30_1 of FIG. 19 may be a semiconductor in which the light emitting layer 36_1 and other semiconductor layers each include phosphorus (P).
  • the light emitting device 30_1 according to an embodiment may emit red light having a central wavelength band in a range of 620 nm to 750 nm.
  • the central wavelength band of red light is not limited to the above-described range, and includes all wavelength ranges that can be recognized as red in the present technical field.
  • the first semiconductor layer 31_1 is an n-type semiconductor layer made of a semiconductor material having a chemical formula of In x Al y Ga 1-xy P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). may include
  • the first semiconductor layer 31_1 may be any one or more of InAlGaP, GaP, AlGaP, InGaP, AlP, and InP doped with n-type.
  • the first semiconductor layer 31_1 may be n-AlGaInP doped with n-type Si.
  • the second semiconductor layer 32_1 is a p-type semiconductor layer made of a semiconductor material having a chemical formula of In x Al y Ga 1-xy P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). may include
  • the second semiconductor layer 32_1 may be any one or more of InAlGaP, GaP, AlGaNP, InGaP, AlP, and InP doped with p-type.
  • the second semiconductor layer 32_1 may be p-GaP doped with p-type Mg.
  • the emission layer 36_1 may be disposed between the first semiconductor layer 31_1 and the second semiconductor layer 32_1 .
  • the light emitting layer 36_1 may include a material having a single or multiple quantum well structure to emit light in a specific wavelength band.
  • the quantum layer may include AlGaP or AlInGaP
  • the well layer may include a material such as GaP or AlInP.
  • the emission layer 36_1 may include AlGaInP as a quantum layer and AlInP as a well layer to emit red light having a central wavelength band of 620 nm to 750 nm.
  • the light emitting device 30_1 of FIG. 19 may include a clad layer disposed adjacent to the light emitting layer 36_1. As shown in the drawing, the third semiconductor layer 33_1 and the fourth semiconductor layer 34_1 disposed between the first semiconductor layer 31_1 and the second semiconductor layer 32_1 above and below the emission layer 36_1 are clad. It can be a layer.
  • the third semiconductor layer 33_1 may be disposed between the first semiconductor layer 31_1 and the emission layer 36_1 .
  • the third semiconductor layer 33_1 may be an n-type semiconductor like the first semiconductor layer 31_1 , and the third semiconductor layer 33_1 is In x Al y Ga 1-xy P (0 ⁇ x ⁇ 1,0 ⁇ It may include a semiconductor material having a chemical formula of y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the first semiconductor layer 31_1 may be n-AlGaInP
  • the third semiconductor layer 33_1 may be n-AlInP.
  • the present invention is not limited thereto.
  • the fourth semiconductor layer 34_1 may be disposed between the emission layer 36_1 and the second semiconductor layer 32_1 .
  • the fourth semiconductor layer 34_1 may be a p-type semiconductor like the second semiconductor layer 32_1, and the fourth semiconductor layer 34_1 is In x Al y Ga 1-xy P (0 ⁇ x ⁇ 1,0 ⁇ It may include a semiconductor material having a chemical formula of y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the second semiconductor layer 32_1 may be p-GaP
  • the fourth semiconductor layer 34_1 may be p-AlInP.
  • the fifth semiconductor layer 35_1 may be disposed between the fourth semiconductor layer 34_1 and the second semiconductor layer 32_1 .
  • the fifth semiconductor layer 35_1 may be a p-type doped semiconductor like the second semiconductor layer 32_1 and the fourth semiconductor layer 34_1 .
  • the fifth semiconductor layer 35_1 may reduce a difference in lattice constant between the fourth semiconductor layer 34_1 and the second semiconductor layer 32_1 .
  • the fifth semiconductor layer 35_1 may be a TSBR (tensile strain barrier reducing) layer.
  • the fifth semiconductor layer 35_1 may include, but is not limited to, p-GaInP, p-AlInP, p-AlGaInP, or the like.
  • the third semiconductor layer 33_1 , the fourth semiconductor layer 34_1 , and the fifth semiconductor layer 35_1 may have a length in a range of 0.08 ⁇ m to 0.25 ⁇ m, but are not limited thereto.
  • the first electrode layer 37A_1 and the second electrode layer 37B_1 may be disposed on one surface of the first semiconductor layer 31_1 and the second semiconductor layer 32_1 , respectively.
  • the first electrode layer 37A_1 may be disposed on a lower surface of the first semiconductor layer 31_1
  • the second electrode layer 37B_1 may be disposed on an upper surface of the second semiconductor layer 32_1 .
  • the present invention is not limited thereto, and at least one of the first electrode layer 37A_1 and the second electrode layer 37B_1 may be omitted.
  • the first electrode layer 37A_1 may not be disposed on the lower surface of the first semiconductor layer 31_1 , and only one second electrode layer 37B_1 may be disposed on the upper surface of the second semiconductor layer 32_1 . have.
  • the light emitting device 30_1 may include a larger number of semiconductor layers to emit red light.
  • the insulating structure 39_1 may be disposed on the second electrode layer 37B_1 .
  • the light emitting device 30_1 according to the present embodiment may also be manufactured by stacking a plurality of semiconductor layers to form the semiconductor structure 300 and etching the semiconductor structure 300 .
  • the second electrode layer 37B_1 may be formed on the second semiconductor layer 32_1 after sequentially stacking a plurality of semiconductor layers starting from the first semiconductor layer 31_1 .
  • the semiconductor structure 300 is etched by forming the mask layer 400 for etching the semiconductor structure 300
  • the insulating structure 39_1 may be formed on the second electrode layer 37B_1 .
  • the first electrode layer 37A_1 may be formed on the lower surface of the first semiconductor layer 31_1 after the device rods RODs on which the insulating structure 39_1 is formed are separated from the target substrate 100 . Accordingly, although the light emitting device 30_1 according to the present embodiment includes a larger number of semiconductor layers, the insulating structure 39_1 may be disposed only on the second electrode layer 37B_1 on the second semiconductor layer 32_1. have.
  • 21 is a cross-sectional view of a light emitting device according to another embodiment.
  • the light emitting device 30_2 may include an insulating structure 39_2 having an undercut UC formed at a lower end thereof.
  • the insulating structure 39_2 may include a first portion 39A having an inclined side surface, and a second portion 39B connected to the lower end of the first portion 39A to form an undercut UC.
  • the insulating structure 39_2 may be formed by partially etching the mask layer 390 through a wet etching process.
  • a mask layer 390 with an inclined side is formed.
  • An undercut by an etchant may be formed at the lower end, that is, a portion directly disposed on the electrode layer 37 .
  • the insulating structure 39_2 is disposed to expose a portion of the upper surface of the electrode layer 37 , but the shape of the insulating structure 39_2 may be different from that of the embodiment of FIG. 6 by the undercut UC formed by a wet process.
  • the insulating structure 39_2 may include a first portion 39A, which is a portion having a maximum width WC, and a second portion 39B, a portion having a smaller width and disposed on the electrode layer 37 .
  • the maximum width WC of the insulating structure 39_2 is not the lower surface disposed directly on the electrode layer 37 , but the maximum width WC at a portion spaced apart from the electrode layer 37 by a predetermined distance.
  • the side surface of the second portion 39B may be recessed inward from the lower end of the first portion 39A, and may have a relatively small width due to the undercut UC formed in the wet etching process.
  • the maximum width WC may be smaller than that of the embodiment of FIG. 6 .
  • the light emitting device 30_2 according to the present embodiment may include an insulating structure 39_2 in which an undercut UC is formed by a wet etching process of the mask layer 390 . Even if the shape of the insulating structure 39_2 is changed, the top surface of the electrode layer 37 may be partially exposed, and in the display device 10 , one end of the light emitting device 30_2 or the top surface of the electrode layer 37 is a contact electrode ( CNE1, CNE2).

Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 n형 도펀트로 도핑된 제1 반도체층, p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제2 반도체층 상에 배치된 전극층, 상기 전극층 상에 배치되고 최대 직경이 상기 전극층의 직경보다 작은 절연 구조체 및 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층의 측면을 둘러싸도록 배치된 절연막을 포함한다.

Description

발광 소자, 이의 제조 방법 및 표시 장치
본 발명은 발광 소자, 이의 제조 방법 및 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 전극층의 손상이 최소화된 발광 소자 및 발광 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기 발광 소자를 포함하여 휘도가 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 n형 도펀트로 도핑된 제1 반도체층, p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제2 반도체층 상에 배치된 전극층, 상기 전극층 상에 배치되고 최대 직경이 상기 전극층의 직경보다 작은 절연 구조체 및 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층의 측면을 둘러싸도록 배치된 절연막을 포함한다.
상기 절연 구조체는 상기 전극층과 접촉하는 하면, 및 상기 하면에 대하여 경사진 측면을 포함하고, 상기 절연 구조체의 직경은 상기 하면으로부터 상단부로 갈수록 작아질 수 있다.
상기 절연 구조체의 높이는 500nm 내지 1㎛의 범위를 가질 수 있다.
상기 절연 구조체의 최대 직경은 100nm 내지 500nm의 범위를 가질 수 있다.
상기 절연 구조체는 측면이 경사지게 형성되고 상기 절연 구조체의 최대 폭을 갖는 제1 부분 및 상기 제1 부분의 하단부에 연결되어 상기 제1 부분의 최대 폭보다 작은 폭을 갖는 제2 부분을 포함할 수 있다.
상기 절연 구조체는 산화실리콘, 질화실리콘 및 산질화실리콘 중 적어도 어느 하나를 포함하고, 상기 절연막은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 질화알루미늄, 산화알루미늄, 산화티타늄, 산화지르코늄 및 산화하프늄 중 적어도 어느 하나를 포함하는 단일층 또는 다중층일 수 있다.
상기 절연막의 두께는 10nm 내지 200nm의 범위를 가질 수 있다.
상기 제1 반도체층과 상기 발광층 사이에 배치된 제3 반도체층, 상기 제2 반도체층과 상기 발광층 사이에 배치된 제4 반도체층 및 상기 제2 반도체층과 상기 제4 반도체층 사이에 배치된 제5 반도체층을 더 포함하고, 상기 절연막은 상기 제3 반도체층, 상기 제4 반도체층 및 상기 제5 반도체층의 측면에 더 형성될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 대상 기판 상에 복수의 반도체층들을 포함하는 반도체 구조물을 형성하는 단계, 상기 반도체 구조물 상에 마스크층을 형성하는 단계, 상기 반도체 구조물을 상기 대상 기판의 상면에 수직한 방향으로 식각하고 상기 마스크층의 일부에 의해 형성된 절연 구조체와 상기 복수의 반도체층들을 포함하는 소자 로드들을 형성하는 단계, 상기 소자 로드의 측면 중 일부를 둘러싸는 절연막을 형성하는 단계, 및 상기 절연막이 형성된 소자 로드들을 상기 대상 기판으로부터 분리하는 단계를 포함한다.
상기 마스크층을 형성하는 단계는, 상기 반도체 구조물 상에 절연 마스크층을 형성하는 단계, 및 상기 절연 마스크층 상에 서로 이격된 복수의 패턴들을 포함하는 금속 패턴층을 포함하고, 상기 절연 구조체는 상기 절연 마스크층이 식각되어 형성될 수 있다.
상기 소자 로드들을 형성하는 단계는, 상기 금속 패턴층을 따라 상기 절연 마스크층을 식각하여 하드 마스크층을 형성하는 단계, 및 상기 하드 마스크층을 따라 상기 반도체 구조물을 식각하는 단계를 포함하는 제1 식각 단계를 수행하는 단계 및 상기 하드 마스크층을 따라 상기 식각된 반도체 구조물을 식각하여 상기 절연 구조체를 포함하는 상기 소자 로드들을 형성하는 단계를 포함하는 제2 식각 단계를 수행하는 단계를 포함할 수 있다.
상기 제1 식각 단계는 건식 식각 공정을 포함하고, 상기 제2 식각 단계는 습식 식각 공정을 포함할 수 있다.
상기 반도체 구조물은 상기 제1 식각 단계에 의해 식각되어 노출된 측면이 경사진 형상을 갖고, 상기 소자 로드의 상기 반도체층들은 상기 대상 기판에 수직한 측면을 가질 수 있다.
상기 소자 로드는, n형 도펀트로 도핑된 제1 반도체층, p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 및 상기 제2 반도체층 상에 배치된 전극층을 포함하고, 상기 절연 구조체는 상기 전극층 상에 형성되고, 상기 절연막은 상기 제1 반도체층, 상기 발광층, 상기 제2 반도체층 및 상기 전극층의 측면을 둘러쌀 수 있다.
상기 절연 구조체는 하면으로부터 상단부로 갈수록 직경이 작아지도록 측면이 경사진 형상을 가질 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 제1 전극 및 상기 제1 전극과 이격된 제2 전극, 상기 제1 기판 상에 배치되고 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮는 제1 절연층, 상기 제1 절연층 상에 배치되고 제1 단부 및 제2 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 및 상기 제1 전극 및 상기 복수의 발광 소자의 상기 제1 단부와 전기적으로 접촉하는 제1 접촉 전극, 및 상기 제2 전극 및 상기 복수의 발광 소자의 상기 제2 단부와 전기적으로 접촉하는 제2 접촉 전극을 포함하고, 상기 발광 소자는, n형 도펀트로 도핑된 제1 반도체층, p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 상기 제2 반도체층 상에 배치된 전극층, 상기 전극층 상에 배치되고 최대 직경이 상기 전극층의 직경보다 작은 절연 구조체, 및 상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층의 측면을 둘러싸도록 배치된 절연막을 포함한다.
상기 절연 구조체는 상기 전극층과 접촉하는 하면, 및 상기 하면에 대하여 경사진 측면을 포함하고, 상기 절연 구조체의 직경은 상기 하면으로부터 상단부로 갈수록 작아질 수 있다.
상기 절연 구조체는 산화실리콘, 질화실리콘 및 산질화실리콘 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 접촉 전극과 상기 전극층 상면 일부가 접촉하는 제1 접촉면, 상기 제1 접촉 전극과 상기 절연 구조체의 측면 중 일부가 접촉하는 제2 접촉면, 및 상기 제2 접촉 전극과 상기 제1 반도체층의 하면이 접촉하는 제3 접촉면을 더 포함하고, 상기 제1 접촉면의 면적은 상기 제3 접촉면의 면적보다 작을 수 있다.
상기 복수의 발광 소자들 각각의 상기 절연 구조체와 상기 제1 절연층 사이의 공간이 형성되고, 상기 전극층은 상기 공간에 맞닿되 상기 제1 접촉 전극과 접촉하지 않는 상면을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 제조 공정 중 마스크층이 남아 형성된 절연 구조체를 포함한다. 발광 소자는 절연 구조체를 제거하기 위한 화학 처리 공정이 생략되고, 전극층 손상이 최소화되어 발광 효율 및 휘도가 향상될 수 있다.
또한, 일 실시예에 따른 표시 장치는 상기 발광 소자를 포함하여 각 서브 화소 당 발광량이 증가할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다.
도 5는 도 4의 발광 소자를 상부에서 바라본 도면이다.
도 6은 도 4의 발광 소자의 단면도이다.
도 7은 도 3의 A부분의 확대도이다.
도 8은 발광 소자의 일 단부면과 제1 접촉 전극의 접촉면을 표시한 도면이다.
도 9는 일 실시예에 따른 표시 장치에 포함된 발광 소자에서 방출된 광의 진행 경로를 나타내는 개략도이다.
도 10은 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 순서도이다.
도 11 내지 도 18은 일 실시예에 따른 발광 소자의 제조 공정을 순서대로 나타낸 도면들이다.
도 19는 다른 실시예에 따른 발광 소자의 개략도이다.
도 20은 도 19의 발광 소자의 단면도이다.
도 21은 또 다른 실시예에 따른 발광 소자의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니다. 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니다. 화소(PX)는 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 PENTILETM 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 서브 화소(PXn, n은 1 내지 3의 정수)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
다만, 이에 제한되지 않는다. 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 3은 도 2의 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2 및 도 3을 참조하면, 표시 장치(10)는 제1 기판(11), 및 제1 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
차광층(BML)은 제1 기판(11) 상에 배치될 수 있다. 차광층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 제1 기판(11) 상에 전면적으로 배치될 수 있다. 예를 들어, 버퍼층(12)은 차광층(BML)과 제1 기판(11)의 상면을 덮도록 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)를 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
액티브층(ACT1)은 버퍼층(12) 상에 배치된다. 액티브층(ACT1)은 후술하는 제1 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도 3에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
액티브층(ACT1)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 액티브층(ACT1)이 산화물 반도체를 포함하는 경우 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 등일 수 있다.
몇몇 실시예에서, 액티브층(ACT1)은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 액티브층(ACT1) 및 버퍼층(12)상에 배치된다. 예를 들어, 제1 게이트 절연층(13)은 액티브층(ACT1)과 버퍼층(12)을 전면적으로 덮도록 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제1 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE1)은 후술하는 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 용량 전극(CSE1)은 게이트 전극(G1)과 일체화되어 전기적으로 연결될 수 있다. 제1 용량 전극(CSE1)은 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 층간 절연층(15)은 제1 도전층 상에 배치된다. 제1 층간 절연층(15)은 제1 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제2 도전층은 제1 층간 절연층(15) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 데이터 라인(DTL), 및 제2 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(15)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 차광층(BML)과 접촉할 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 전기적으로 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 전기적으로 연결될 수 있다.
제2 층간 절연층(17)은 제2 도전층 상에 배치된다. 제2 층간 절연층(17)은 제2 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제2 도전층을 덮으며 제2 도전층을 보호하는 기능을 수행할 수 있다.
제3 도전층은 제2 층간 절연층(17) 상에 배치된다. 제3 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제2 용량 전극(CSE2)과 전기적으로 연결될 수 있다. 제2 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제3 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제3 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
상술한 버퍼층(12), 제1 게이트 절연층(13), 제1 층간 절연층(15), 및 제2 층간 절연층(17)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12), 제1 게이트 절연층(13), 제1 층간 절연층(15) 및 제2 층간 절연층(17)은 산화실리콘(Silicon Oxide, SiOx), 질화실리콘(Silicon Nitride, SiNx), 산질화실리콘(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 버퍼층(12), 제1 게이트 절연층(13), 제1 층간 절연층(15), 및 제2 층간 절연층(17)은 상기 재료들을 포함하는 하나의 무기층으로 이루어질 수도 있다.
제1 평탄화층(19)은 제3 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 뱅크(BNL1)들, 복수의 전극(21, 22)들, 발광 소자(30), 복수의 접촉 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)는 제1 평탄화층(19) 상에 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
제1 뱅크(BNL1)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 하나의 제1 뱅크(BNL1)는 각 서브 화소(PXn) 내에서 일정 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 뱅크(BNL1)는 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않으며 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다.
하나의 서브 화소(PXn)에는 복수의 제1 뱅크(BNL1)들이 배치될 수 있다. 도면에서는 각 서브 화소(PXn)마다 2개의 제1 뱅크(BNL1)들이 배치되어 표시 영역(DPA)에서 선형의 패턴을 형성한 것이 예시되어 있으나, 이에 제한되지 않는다. 제1 뱅크(BNL1)의 수는 전극(21, 22)의 수 및 발광 소자(30)들의 배치에 따라 달라지거나, 그 형상이 달라져 섬형의 패턴을 형성할 수도 있다.
제1 뱅크(BNL1)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않으며, 제1 뱅크(BNL1)는 생략될 수 있다.
복수의 전극(21, 22)들은 일 방향으로 연장된 형상을 갖고 각 서브 화소(PXn)마다 배치된다. 복수의 전극(21, 22)들은 제2 방향(DR2)으로 연장되어 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다. 예를 들어, 하나의 서브 화소(PXn)에는 제1 전극(21) 및 이와 제1 방향(DR1)으로 이격된 제2 전극(22)이 배치될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)에 배치되는 전극(21, 22)들은 그 개수, 또는 각 서브 화소(PXn)에 배치된 발광 소자(30)들의 수에 따라 배치되는 위치가 달라질 수 있다.
제1 전극(21)과 제2 전극(22)은 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되고, 일부분은 발광 영역(EMA)을 넘어 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치될 수 있다. 복수의 전극(21, 22)들은 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 서브 화소(PXn)의 전극(21, 22)들과 제2 방향(DR2)으로 이격될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된다. 제1 전극(21)과 제2 전극(22)은 절단부 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치된다. 제1 전극(21) 및 제2 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않는다. 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
이러한 전극(21, 22)의 배치는 제2 방향(DR2)으로 연장된 전극 라인으로 형성되었다가 발광 소자(30)들을 배치한 뒤 후속 공정에서 서로 분리되어 형성될 수 있다. 상기 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 예를 들어, 발광 소자(30)들은 잉크젯 프린팅 공정을 통해 전극 라인들 상에 분사되고, 전극 라인들 상에 발광 소자(30)를 포함하는 잉크가 분사되면 전극 라인들에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 생성된 전계에 의해 유전영동힘을 받아 전극(21, 22)들 상에 배치될 수 있다. 발광 소자(30)들을 배치시킨 뒤에는 전극 라인 일부를 분리하여 각 서브 화소(PXn)마다 분리된 복수의 전극(21, 22)들을 형성할 수 있다.
복수의 전극(21, 22)들은 제3 도전층과 전기적으로 연결되어 발광 소자(30)를 발광하기 위한 신호가 인가될 수 있다. 제1 전극(21)은 그 하부의 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)의 그 하부의 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(21)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(22)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
또한, 복수의 전극(21, 22)은 발광 소자(30)와 전기적으로 연결될 수 있다. 각 전극(21, 22)들은 후술하는 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)의 양 단부와 전기적으로 연결될 수 있고, 제3 도전층으로부터 인가되는 전기 신호를 발광 소자(30)에 전달할 수 있다. 각 전극(21, 22)들은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(30)들은 개별적으로 발광할 수 있다.
도면에서는 제1 컨택홀(CT1)과 제2 컨택홀(CT2)이 제2 뱅크(BNL2)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 각 컨택홀(CT1, CT2)들은 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)에 위치할 수도 있다.
각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 각각 서로 이격된 복수의 제1 뱅크(BNL1)들 상에 배치될 수 있다. 각 전극(21, 22)들은 제1 뱅크(BNL1)들의 제1 방향(DR1) 일 측 상에 배치되어 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(21, 22)들의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크(BNL1)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 각 전극(21, 22)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(30)에서 방출된 광을 반사시킬 수 있다. 다만, 이에 제한되지 않는다. 각 전극(21, 22)들은 제1 뱅크(BNL1)보다 큰 폭을 갖도록 형성되어 제1 뱅크(BNL1)의 경사진 양 측면을 모두 덮을 수도 있다.
또한, 복수의 전극(21, 22)들이 제1 방향(DR1)으로 이격된 간격은 제1 뱅크(BNL1)들 사이의 간격보다 좁을 수 있다. 각 전극(21, 22)들은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 복수의 전극(21, 22)들 및 제1 뱅크(BNL1) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들 및 제1 전극(21)과 제2 전극(22)들을 덮도록 배치되되, 제1 전극(21)과 제2 전극(22) 상면 일부가 노출되도록 배치될 수 있다. 제1 절연층(PAS1)에는 각 전극(21, 22)들의 상면 중, 제1 뱅크(BNL1) 상에 배치된 부분의 상면을 노출하는 개구부(OP)가 형성될 수 있고, 접촉 전극(CNE1, CNE2)들은 개구부(OP)를 통해 전극(21, 22)들과 접촉할 수 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다. 다만, 이에 제한되지 않는다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 작은 폭을 가질 수 있고, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 클 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않는다. 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(30)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(30)는 복수의 반도체층들을 포함하여 전극(21, 22) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(30)는 발광층(도 4에 도시)을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(30)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않는다. 각 서브 화소(PXn)에 배치된 발광 소자(30)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(30)는 제1 기판(11)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 연장된 일 방향이 제1 기판(11)과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 기판(11)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(30)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(11)에 수직한 방향으로 배치될 수도 있다.
또한, 발광 소자(30)는 제1 뱅크(BNL1)들 사이에서 각 전극(21, 22) 상에 배치될 수 있다. 예를 들어 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다.
발광 소자(30)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 4에 도시)이 형성되지 않고 반도체층 또는 전극층(도 4에 도시) 일부가 노출되기 때문에, 상기 노출된 반도체층 및/또는 전극층(37)은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
일 실시예에 따른 발광 소자(30)는 일 단부면에 형성된 구조체(도 4에 도시)를 포함할 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 갖고, 연장된 방향을 따라 제1 단부 및 그 반대편 제2 단부를 포함할 수 있다. 발광 소자(30)는 제1 단부 및 제2 단부가 각각 제1 전극(21) 및 제2 전극(22) 상에 놓이도록 배치될 수 있고, 발광 소자(30)의 제1 단부 및 제2 단부는 단면도 상 각 측면들이 각각 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과 접촉할 수 있다. 발광 소자(30)의 절연 구조체(39)는 제1 단부에 형성될 수 있다. 절연 구조체(39)가 형성된 제1 단부에서는 제1 접촉 전극(CNE1)이 절연 구조체(39)와 함께 제1 단부 측면과 접촉할 수 있다. 절연 구조체(39)가 형성되지 않은 제2 단부에서는 제2 접촉 전극(CNE2)이 제2 단부 측면에 접촉할 수 있다. 발광 소자(30)와 접촉 전극(CNE1, CNE2)들 간의 접촉 관계는 다른 도면을 참조하여 후술하기로 한다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 발광 소자(30) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(30)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 또한, 제2 절연층(PAS2)은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2) 상에도 배치될 수 있다. 제2 절연층(PAS2)은 발광 영역(EMA)에서 발광 소자(30)를 포함하여 제1 절연층(PAS1) 및 제2 뱅크(BNL2) 상에 배치되되, 발광 소자(30)의 양 단부와 함께 전극(21, 22)들이 배치된 제1 절연층(PAS1) 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 및 제2 뱅크(BNL2) 상에 전면적으로 배치되었다가 발광 소자(30)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2) 중 발광 소자(30) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(30)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다. 접촉 전극(CNE1, CNE2)의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(21)과 제2 전극(22) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(21) 상에 배치되고, 제2 접촉 전극(CNE2)은 제2 전극(22) 상에 배치되며, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30) 및 전극(21, 22)들과 전기적으로 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상기 반도체층이 노출된 단부면에서 발광 소자(30)와 접촉할 수 있다. 발광 소자(30)의 일 단부는 제1 접촉 전극(CNE1)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(CNE2)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(30)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(PAS3)은 제2 접촉 전극(CNE2)이 배치된 영역을 제외하고 제1 접촉 전극(CNE1)을 포함하여 제2 절연층(PAS2) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)이 배치된 영역을 제외하고 제2 접촉 전극(CNE2)과 제2 절연층(PAS2) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 다른 층에 배치될 수 있다. 제2 접촉 전극(CNE2)은 일부분이 제2 절연층(PAS2) 상에 직접 배치되고, 제1 접촉 전극(CNE1)은 일부분이 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 다만, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제2 절연층(PAS2)과 제3 절연층(PAS3)이 배치되지 않고 발광 소자(30)의 양 단부가 노출된 영역에서는 제1 절연층(PAS1) 상에 직접 배치될 수도 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이에 제3 절연층(PAS3)이 배치되어 이들을 상호 절연시킬 수 있으나, 상술한 바와 같이 제3 절연층(PAS3)은 생략될 수도 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 동일한 층에 배치될 수 있다.
한편, 도면에는 도시하지 않았으나, 제2 절연층(PAS2), 제3 절연층(PAS3), 및 접촉 전극(CNE1, CNE2)들 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(11) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy), 산화 알루미늄(AlOx), 질화알루미늄(AlNx)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로서, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 4는 일 실시예에 따른 발광 소자의 개략도이다. 도 5는 도 4의 발광 소자를 상부에서 바라본 도면이다. 도 6은 도 4의 발광 소자의 단면도이다. 도 4는 발광 소자(30)의 절연막(38)에 의해 둘러싸인 반도체층들을 도시하기 위해, 절연막(38) 일부를 제거하여 그 내부의 반도체층들을 도시하고 있다.
발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 내지 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 4 내지 도 6을 참조하면, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37), 절연막(38) 및 절연 구조체(39)를 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 4에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 4에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께(WB)는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 절연막(38)의 두께(WB)는 10nm 내지 200nm의 범위를 가질 수 있다. 바람직하게는 절연막(38)의 두께(WB)는 40nm 내지 120nm일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 산화티타늄(TiOx), 산화지르코늄(ZrOx), 산화하프늄(HfOx) 등을 포함할 수 있다. 예를 들어, 절연막(38)은 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 산화티타늄(TiOx), 산화지르코늄(ZrOx), 및 산화하프늄(HfOx) 중 적어도 어느 하나를 포함하는 단일층 또는 다중층일 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 발광 소자(30)는 절연막(38)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
일 실시예에 따른 발광 소자(30)는 전극층(37) 상에 배치된 절연 구조체(39)를 포함할 수 있다. 절연 구조체(39)는 전극층(37)의 상면이 부분적으로 노출되도록 배치될 수 있다. 예를 들어, 절연 구조체(39)의 최대 직경(WC)은 전극층(37)의 직경보다 작을 수 있고, 전극층(37)의 상면은 절연 구조체(39)가 배치되지 않은 부분이 노출될 수 있다. 절연 구조체(39)는 전극층(37)의 상면과 맞닿는 하면이 최대 직경(WC)을 가질 수 있고, 높이 방향으로 갈수록 그 직경이 작아지는 형상을 가질 수 있다. 구조체(39)는 단면도 상 측면이 경사지게 형성되어 원뿔, 또는 하단부가 상단부보다 큰 직경을 갖는 로드 형상을 가질 수 있다. 몇몇 실시예에서, 절연 구조체(39)의 최대 직경(WC)은 100nm 내지 500nm의 범위를 가질 수 있고, 그 높이(HC)는 500nm 내지 1㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
일 실시예에서, 발광 소자(30)의 절연 구조체(39)는 절연성 물질로서, 산화실리콘(SiOx), 질화실리콘(SiNx) 및 산질화실리콘(SiOxNy) 중 어느 하나를 포함할 수 있다. 발광 소자(30)의 전극층(37)은 제1 접촉 전극(CNE1)과 접촉하여 표시 장치(10)의 제1 전극(21)과 전기적으로 연결되는데, 전극층(37) 상에 배치된 절연 구조체(39)는 제1 접촉 전극(CNE1)과 접촉하되 이와 전기적으로 연결되지 않을 수 있다. 제1 접촉 전극(CNE1)이 노출된 전극층(37)의 상면과 원활하게 접촉할 수 있도록 절연 구조체(39)는 전극층(37)의 상면이 부분적으로 노출되도록 최대 직경(WC)이 전극층(37)의 직경보다 작을 수 있다.
발광 소자(30)는 복수의 반도체층들을 대상 기판 상에서 에피택셜(Epitaxial) 성장법으로 형성한 후, 이를 대상 기판의 상면에 수직한 방향으로 식각하는 공정을 통해 제조될 수 있다. 성장된 반도체층들을 식각하는 공정은 반도체층 상에 마스크층을 형성한 뒤, 마스크층의 패턴을 따라 반도체층들을 건식 또는 습식 식각하는 공정으로 수행될 수 있다. 발광 소자(30)는 제2 반도체층(32) 상에 ITO와 같은 재료로 이루어진 전극층(37)을 포함하고, 성장된 반도체층들을 식각하기 위해 형성되는 마스크층은 전극층(37)을 이루는 층 상에 배치된다. 성장된 반도체층들을 식각한 뒤에는 전극층(37) 상에 남은 마스크층의 재료를 제거하기 위한 화학 처리 공정이 수행된다. 상기 화학 처리 공정에 사용되는 에천트(Etchant)는 전극층(37)을 이루는 재료인 ITO를 손상시킬 수 있는데, 이는 표시 장치(10)에서 접촉 전극(CNE1, CNE2)과 접촉하는 전극층(37)이 손상됨에 따른 발광 소자(30)의 광 효율 또는 휘도 저하를 유발할 수 있다.
일 실시예에 따른 발광 소자(30)는 제조 공정에서 성장된 반도체층들을 식각한 뒤 남은 마스크층을 제거하는 공정이 생략될 수 있고, 전극층(37) 상에 남은 마스크층의 재료는 발광 소자(30)의 절연 구조체(39)를 형성할 수 있다. 절연 구조체(39)는 별도의 부재로서 전극층(37) 상에 배치되며, 그와 물리적 경계를 형성하며 전극층(37)의 상면으로부터 돌출된 형상을 가질 수 있다. 성장된 반도체층들을 식각할 때, 공정 시간 및 에천트(Etchant)의 종류 및 농도 등을 조절함으로써, 전극층(37)의 상면 일부를 노출하도록 식각 공정을 수행하면 표시 장치(10)에서 발광 소자(30)의 전극층(37)과 접촉 전극(CNE1, CNE2)간 충분한 접촉 면적을 확보할 수 있다.
도 7은 도 3의 A부분의 확대도이다. 도 8은 발광 소자의 제1 단부와 제1 접촉 전극의 접촉면을 표시한 도면이다. 도 8에서는 발광 소자(30)의 전극층(37) 상면을 바라본 도면으로서, 제1 접촉 전극(CNE1)과 발광 소자(30)가 접촉하는 접촉면(SA1, SA2)들을 개략적으로 도시하고 있다.
도 3 및 도 6에 더하여 도 7 및 도 8을 참조하여 발광 소자(30)의 양 단부와 접촉 전극(CNE1, CNE2)들 간의 접촉 관계에 대하여 설명하면, 상술한 바와 같이 발광 소자(30)는 전극층(37)과 절연 구조체(39)가 위치한 제1 단부와 그 반대편 단부로 제1 반도체층(31)의 하단부가 위치한 제2 단부를 포함할 수 있다. 발광 소자(30)는 연장된 방향이 제1 기판(11)의 상면에 평행하도록 배치되며, 제1 단부가 제1 전극(21) 상에 놓이고 제2 단부는 제2 전극(22) 상에 놓일 수 있다. 또한, 발광 소자(30)의 제1 단부 및 제2 단부는 각각 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)에 접촉할 수 있다. 발광 소자(30)의 전극층(37) 상에 절연 구조체(39)가 배치됨에 따라 제1 접촉 전극(CNE1)은 전극층(37)의 상면 전체와 접촉하지 못하고 일부는 절연 구조체(39)와 접촉한다. 제1 반도체층(31)의 하면에는 다른 부재가 배치되지 않으므로 제2 접촉 전극(CNE2)의 제1 반도체층(31)의 하면 전체와 접촉할 수 있다.
일 실시예에서, 표시 장치(10)는 제1 접촉 전극(CNE1)과 발광 소자(30)의 전극층(37) 상면이 접촉하는 제1 접촉면(SA1), 제1 접촉 전극(CNE1)과 절연 구조체(39)가 접촉하는 제2 접촉면(SA2) 및 제2 접촉 전극(CNE2)과 제1 반도체층(31)의 하면이 접촉하는 제3 접촉면(SA3)을 포함할 수 있다.
제1 접촉 전극(CNE1)은 발광 소자(30)를 전극(21, 22)들 상에 배치하고 제2 절연층(PAS2), 제2 접촉 전극(CNE2) 및 제3 절연층(PAS3)을 형성한 뒤에 형성될 수 있다. 제2 절연층(PAS2) 및 제3 절연층(PAS3)이 배치되지 않고 노출된 발광 소자(30)의 제1 단부에는 절연 구조체(39)가 배치됨에 따라, 단면도 상 발광 소자(30)가 배치된 제1 절연층(PAS1)과 절연 구조체(39) 사이에는 공간(PS)이 생길 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(30)의 제1 단부 및 절연 구조체(39)의 외면을 부분적으로 감싸며 발광 소자(30)의 전극층(37), 절연 구조체(39) 및 절연막(38)과 접촉할 수 있다.
제1 접촉 전극(CNE1)이 발광 소자(30)의 제1 단부를 감싸도록 배치됨에 따라, 전극층(37)의 상면은 절연 구조체(39)가 배치되지 않는 부분 중 절연 구조체(39)에 가려진 부분을 제외하고 제1 접촉 전극(CNE1)과 접촉할 수 있다. 발광 소자(30)가 전극층(37) 상에 배치된 절연 구조체(39)를 포함하더라도, 제1 접촉 전극(CNE1)과 발광 소자(30)의 제1 단부가 전기적으로 연결되도록 제1 접촉 전극(CNE1)과 전극층(37)이 접촉하는 제1 접촉면(SA1)이 충분한 면적을 확보하기 위해 절연 구조체(39)의 최대 직경(WC)이 조절될 수 있다.
제1 접촉 전극(CNE1)과 절연 구조체(39)가 접촉하는 제2 접촉면(SA2)은 절연 구조체(39)의 측면 중 단면도 상 상부의 측면에 형성되고, 제1 접촉 전극(CNE1)은 절연 구조체(39)의 측면을 감싸되, 단면도 상 하부의 측면과는 접촉하지 않을 수 있다. 절연 구조체(39)가 원뿔의 형상을 갖고 경사진 측면을 가짐에 따라, 제2 접촉면(SA2)은 절연 구조체(39)의 경사진 측면 중 절반에만 형성될 수 있고, 다른 부분에는 형성되지 않을 수 있다.
절연 구조체(39)의 측면 중 제1 절연층(PAS1)과 마주보는 측면과 전극층(37)의 상면 중 단면도 상 절연 구조체(39)의 하부에 위치한 부분은 제1 접촉 전극(CNE1)과 접촉하지 않을 수 있다. 발광 소자(30)의 절연 구조체(39)와 제1 절연층(PAS1) 사이에는 절연 구조체(39)에 의해 가려진 하부 공간(PS)이 형성되므로, 발광 소자(30)의 전극층(37) 상면과 절연 구조체(39) 측면 일부는 제1 접촉 전극(CNE1)과 접촉하지 않는 부분을 포함할 수 있다. 일 실시예에서, 전극층(37)의 노출된 상면 중 절연 구조체(39)의 하부 공간(PS)에 맞닿는 부분은 제1 접촉 전극(CNE1)과 접촉하지 않는 비접촉면(NS1)이 형성되고, 절연 구조체(39)의 측면 중 일부분도 제1 접촉 전극(CNE1)과 접촉하지 않을 수 있다. 도면에서는 제1 절연층(PAS1)과 절연 구조체(39) 사이의 하부 공간(PS)에는 제1 접촉 전극(CNE1)이 배치되지 않는 것이 예시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)의 형성 공정에서 제1 접촉 전극(CNE1)을 이루는 일부의 재료들이 절연 구조체(39) 하단부의 공간(PS)에 형성될 수도 있다. 일 실시예에서, 발광 소자(30)의 절연 구조체(39)는 하부 공간(PS)에 맞닿는 부분 중 적어도 일부분은 제1 접촉 전극(CNE1)과 접촉하지 않는 비접촉면(NS1)을 포함할 수 있다.
한편, 발광 소자(30)의 상면에는 전극층(37)과 더불어 절연막(38)의 상면도 노출되므로, 제1 접촉면(SA1)은 전극층(37) 상면 일부에 더하여 절연막(38) 상면 일부에 걸쳐 형성될 수 있다. 이와 유사하게 비접촉면(NS1)의 경우에도 절연막(38) 상면 일부에 걸쳐 형성될 수 있다.
발광 소자(30)의 절연 구조체(39)는 제1 반도체층(31)의 하면에는 배치되지 않으므로, 발광 소자(30)의 제1 반도체층(31)과 제2 접촉 전극(CNE2)이 접촉하는 제3 접촉면(SA3)은 제1 접촉면(SA1)보다 넓은 면적을 가질 수 있다. 제2 접촉 전극(CNE2)은 제1 반도체층(31)의 하면에 전면적으로 접촉하며, 절연막(38)의 하면 및 측면과도 접촉할 수 있다.
한편, 발광 소자(30)의 발광층(36)에서 생성된 광은 발광 소자(30)의 양 단부면을 통해 방출될 수 있다. 절연 구조체(39)는 전극층(37)과 달리 절연성 물질을 포함하므로, 절연 구조체(39)와 전극층(37)은 서로 다른 굴절률을 가질 수 있다. 이에 따라, 발광 소자(30)에서 생성된 광 중 전극층(37) 상면으로 방출되는 광들은 절연 구조체(39)에 의해 분산 또는 산란될 수 있다.
도 9는 일 실시예에 따른 표시 장치에 포함된 발광 소자에서 방출된 광의 진행 경로를 나타내는 개략도이다.
도 9를 참조하면, 발광 소자(30)의 발광층(36)에서 생성된 광은 제1 반도체층(31) 및 제2 반도체층(32)을 지나 발광 소자(30)의 양 단부에서 방출될 수 있다. 상기 광들 중, 제2 반도체층(32) 및 전극층(37)을 지나 제1 단부로 방출된 제1 광(L1) 중 일부는 절연 구조체(39)를 통해 방출될 수 있다. 반면, 제1 반도체층(31)을 지나는 제2 광(L2)은 절연 구조체(39)를 통과하지 않고 제2 단부로 방출될 수 있다. 제2 광(L2)은 제1 뱅크(BNL1)의 일 측면 상에 배치된 제2 전극(22)에서 제1 기판(11)의 상부 방향으로 반사될 수 있다.
전극층(37)은 투명성 도전성 물질을 포함하고, 절연 구조체(39)는 절연성 물질을 포함함에 따라, 이들 사이에는 굴절률 차이가 생길 수 있다. 또한, 제1 접촉 전극(CNE1)과 절연 구조체(39) 사이에도 서로 다른 재료에 의한 굴절률 차이가 발생할 수 있다. 제1 광(L1)은 전극층(37)과 절연 구조체(39) 사이의 계면, 및 절연 구조체(39)와 제1 접촉 전극(CNE1) 사이의 계면에서 굴절되면서 진행 경로가 달라질 수 있다. 특히, 발광 소자(30)의 제1 단부에서 방출된 광이 제1 뱅크(BNL1) 상의 제1 전극(21)으로 향할 때, 절연 구조체(39)에서 굴절된 상기 광들은 제1 뱅크(BNL1)의 상단부에 가까운 제1 전극(21)을 향할 수 있다. 이에 따라, 제1 전극(21)에서 반사된 제1 광(L1)들 중 제1 기판(11)의 상부 방향으로 향하는 광의 광량이 증가할 수 있고, 표시 장치(10)는 출광 효율이 개선될 수 있다. 또한, 경우에 따라서 절연 구조체(39)의 재료 및 결정 구조에 따라 발광층(36)에서 생성된 광들이 산란될 수도 있다.
한편, 발광 소자(30)는 절연 구조체(39)를 제외한 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)드리 적층된 길이가 상술한 범위를 가질 수 있다. 또한, 발광 소자(30)의 직경(WA)은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않는다. 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 참조하여 일 실시예에 따른 발광 소자(30)의 제조 공정에 대하여 설명하기로 한다.
도 10은 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 순서도이다.
도 10을 참조하면, 일 실시예에 따른 발광 소자(30)의 제조 방법은 대상 기판 상에 반도체 구조물을 형성하는 단계(S100), 반도체 구조물 상에 마스크층을 형성하는 단계(S200), 반도체 구조물을 식각하여 소자 로드를 형성하는 단계(S300) 및 소자 로드의 측면에 절연막을 형성하고 대상 기판에서 분리하는 단계(S400)를 포함할 수 있다. 상술한 바와 같이, 발광 소자(30)는 대상 기판 상에 에피택셜 성장법으로 복수의 반도체층들을 성장시키고, 이를 대상 기판의 상면에 수직한 방향으로 식각하는 공정을 통해 제조할 수 있다. 반도체층들이 성장되어 형성된 반도체 구조물을 식각하는 공정은 마스크층을 이용하여 서로 이격된 소자 로드들을 형성하는 데, 이때 소자 로드들 상에는 마스크층의 재료가 남아 절연 구조체(39)들이 형성될 수 있다.
이하, 다른 도면들을 참조하여 발광 소자(30)의 제조 공정에 대하여 순서대로 설명하기로 한다.
도 11 내지 도 18은 일 실시예에 따른 발광 소자의 제조 공정을 순서대로 나타낸 도면들이다.
먼저, 도 11을 참조하면, 베이스 기판(110) 및 베이스 기판(110) 상에 형성된 버퍼 물질층(120)을 포함하는 대상 기판(100)을 준비한다. 베이스 기판(110)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(110)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다. 베이스 기판(110)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(110)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(110) 상에는 반도체층들이 형성된다. 에피택셜법에 의해 성장되는 반도체층들은 시드(Seed) 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다.
다만, 반도체층을 형성하기 위한 전구체 물질은 이에 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체를 포함할 수 있다. 상기 금속 전구체는 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 반도체층들은 상기 금속 전구체 및 비금속 전구체를 이용한 증착 공정을 통해 형성될 수 있다. 이하에서는, 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(30)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(110) 상에는 버퍼 물질층(120)이 형성된다. 도면에서는 버퍼 물질층(120)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(120)은 그 위에 형성되는 제1 반도체 물질층(310)과 베이스 기판(110)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(120)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체 물질층(310)과 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 버퍼 물질층(120)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(120)은 베이스 기판(110)에 따라 생략될 수도 있다. 이하에서는, 베이스 기판(110) 상에 언도프드 반도체를 포함하는 버퍼 물질층(120)이 형성된 경우를 예시하여 설명하기로 한다.
도 12를 참조하면, 대상 기판(100) 상에 반도체 구조물(300)을 형성한다. 반도체 구조물(300)은 제1 반도체 물질층(310), 발광 물질층(360), 제2 반도체 물질층(320) 및 전극물질층(370)을 포함할 수 있다. 반도체 구조물(300)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있고, 반도체 구조물(300)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자(30)에 포함된 각 층들에 대응될 수 있다. 이들은 각각 발광 소자(30)의 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)과 동일한 물질들을 포함할 수 있다.
도 13 내지 도 15를 참조하면, 반도체 구조물(300)을 식각하여 서로 이격된 소자 로드(ROD)들를 형성한다. 일 실시예에 따르면, 반도체 구조물(300)을 식각하는 단계는 반도체 구조물(300) 상에 마스크층(400)을 형성하는 단계, 마스크층(400)을 따라 반도체 구조물(300)을 식각하는 제1 식각 공정, 및 제1 식각 공정에 이어 수행되는 제2 식각 공정을 포함할 수 있다.
도 13에 도시된 바와 같이, 반도체 구조물(300) 상에 마스크층(400)을 형성한다. 마스크층(400)은 전극물질층(370) 상에 배치된 절연 마스크층(410)과 절연 마스크층(410) 상에 배치된 금속 패턴층(420)을 포함할 수 있다. 금속 패턴층(420)은 복수의 이격된 패턴들을 포함할 수 있고, 이들이 이격된 공간을 따라 절연 마스크층(410) 및 반도체 구조물(300)들이 식각될 수 있다. 몇몇 실시예에서 금속 패턴층(420)의 패턴들은 서로 동일한 직경 또는 폭을 가질 수 있다. 반도체 구조물(300) 중 금속 패턴층(420)이 배치된 부분과 중첩하여 식각되지 않는 부분은 소자 로드(ROD)를 형성하기 때문에, 금속 패턴층(420)의 패턴들이 갖는 직경은 실질적으로 발광 소자(30)의 전극층(37)이 갖는 직경과 동일할 수 있다. 금속 패턴층(420)의 복수의 패턴들이 동일한 직경 또는 폭을 가짐에 따라 발광 소자(30)들도 실질적으로 동일한 직경을 가질 수 있다.
절연 마스크층(410)은 절연성 물질을 포함하고, 금속 패턴층(420)은 금속 재료를 포함할 수 있다. 예를 들어, 절연 마스크층(410)은 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy) 등일 수 있다. 절연 마스크층(410)의 두께는 1.0㎛ 내지 2.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 금속 패턴층(420)은 크롬(Cr)과 같은 금속을 포함할 수 있으며, 그 두께는 30nm 내지 150nm의 범위를 가질 수 있으나, 이에 제한되지 않는다.
이어, 도 14 및 도 15에 도시된 바와 같이, 마스크층(400)의 금속 패턴층(420)을 따라 절연 마스크층(410)과 반도체 구조물(300)을 대상 기판(100)의 상면에 수직한 방향으로 식각하는 제1 식각 공정(1st etching)과, 제1 식각 공정(1st etching)에 이어 제2 식각 공정(2nd etching)을 수행한다.
반도체 구조물(300)을 제1 식각 공정(1st etching)과 제2 식각 공정(2nd etching)은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등으로 수행될 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에 따르면, 반도체 구조물(300)을 식각하는 제1 식각 공정(1st etching)은 건식 식각 공정이고, 이어서 수행되는 제2 식각 공정(2nd etching)은 습식 식각 공정일 수 있다. 제1 식각 공정(1st etching)에서 금속 패턴층(420)의 패턴들이 이격된 부분의 절연 마스크층(410)과 반도체 구조물(300)들이 식각될 수 있다. 절연 마스크층(410)은 금속 패턴층(420)을 따라 일부분이 식각되면서 하드 마스크층(390)을 형성할 수 있고, 금속 패턴층(420)은 절연 마스크층(410)의 식각 공정에서 함께 제거될 수 있다.
하드 마스크층(390)은 상면으로부터 하면으로 갈수록 폭이 증가하는 형상을 가질 수 있다. 제1 식각 공정(1st etching)의 공정 조건에 따라 절연 마스크층(410)의 형상이 달라질 수 있는데, 하드 마스크층(390)의 측면이 반도체 구조물(300)의 상면에 수직하게 형성되도록 과식각(Over-etch)하지 않는다면, 하드 마스크층(390)의 형상은 도 14에 예시된 바와 유사할 수 있다. 다만, 이에 제한되지 않는다. 하드 마스크층(390)은 반도체 구조물(300)을 식각하기 위한 마스크의 역할을 할 수 있고, 하드 마스크층(390)의 하면의 폭은 반도체 구조물(300)을 식각하여 형성되는 소자 로드(ROD)의 직경과 동일할 수 있다.
제1 식각 공정(1st etching)을 통해 하드 마스크층(390)이 이격된 간격을 따라 반도체 구조물(300)을 식각한다. 반도체 구조물(300)들은 하드 마스크층(390)이 이격된 간격이 식각될 수 있고, 하드 마스크층(390)과 유사하게 상면으로부터 하면으로 갈수록 그 폭이 증가하는 형상을 가질 수 있다. 제1 식각 공정(1st etching)을 통해 반도체 구조물(300)이 식각되면, 식각되고 남은 반도체층들은 그 측면이 경사진 형상을 가질 수 있다. 반도체 구조물(300)이 식각되고 남은 반도체층들은 그 측면이 대상 기판(100)의 상면에 수직하게 형성되도록 제2 식각 공정(2nd etching)이 수행될 수 있다.
한편, 절연 마스크층(410)과 반도체 구조물(300)은 연속적인 식각 공정에 의해 식각될 수 있으나, 이에 제한되지 않는다. 제1 식각 공정(1st etching)은 절연 마스크층(410)을 일부 식각하여 하드 마스크층(390)을 형성한 뒤, 하드 마스크층(390)을 따라 반도체 구조물(300)을 식각하는 공정으로 수행될 수도 있다.
이어, 제2 식각 공정(2nd etching)을 수행하여 하드 마스크층(390) 일부를 식각함으로써 절연 구조체(39)를 형성하고, 반도체층들의 경사진 측면을 식각하여 소자 로드(ROD)를 형성한다. 반도체 구조물(300)은 제1 식각 공정(1st etching) 및 제2 식각 공정(2nd etching)에 의해 홀(hole)이 형성되고, 반도체 구조물(300)의 각 층들은 식각 공정에 의해 제1 반도체층(31), 발광층(36), 제2 반도체층(32) 및 전극층(37)을 포함하는 소자 로드(ROD)를 형성할 수 있다. 소자 로드(ROD)들은 홀(hole)을 사이에 두고 서로 이격될 수 있다. 소자 로드(ROD)들이 이격된 홀(hole)에는 대상 기판(100)의 버퍼 물질층(120)이 일부 노출될 수 있다.
반도체 구조물(300)이 일부 식각되고 남은 부분들은 습식 식각 공정인 제2 식각 공정(2nd etching)에 의해 경사진 측면이 수직하게 식각될 수 있다. 하드 마스크층(390)도 제2 식각 공정(2nd etching)에 의해 그 직경 및 높이가 줄어들어 절연 구조체(39)를 형성할 수 있다. 예를 들어, 제2 식각 공정(2nd etching)은 습식 식각 공정으로 수행되고, 하드 마스크층(390)이 절연 구조체(39)를 형성할 수 있도록 공정 시간, 에천트(etchant)의 종류 및 농도가 조절될 수 있다. 소자 로드(ROD)의 전극층(37) 상에 남은 절연 구조체(39)는 반도체 구조물(300)을 식각하기 위한 마스크의 역할을 하는 하드 마스크층(390)의 잔유물일 수 있다. 제2 식각 공정(2nd etching) 후에 남은 절연 구조체(39)를 완전하게 제거하기 위해, 별도의 에천트(Etchant)를 처리하면 ITO와 같은 재료를 포함한 전극층(37)의 표면이 손상될 수 있다. 이를 방지하기 위해, 본 실시예에 따른 발광 소자(30)의 제조 방법은 소자 로드(ROD)를 형성하기 위한 식각 공정 후, 절연 마스크층(410)의 잔유물인 절연 구조체(39)를 제거하는 공정이 생략될 수 있다. 일 실시예에 따른 발광 소자(30)는 절연 구조체(39) 제거를 위한 에천트 처리 공정이 생략되므로, 전극층(37)의 손상이 방지될 수 있고, 표시 장치(10)에서 제1 접촉 전극(CNE1)과 원활한 전기적 연결이 가능하다.
일 실시예에 따르면, 최종 제조된 발광 소자(30)의 전극층(37) 상에는 절연 구조체(39)가 제거되지 않고 남을 수 있고, 표시 장치(10)에 배치된 발광 소자(30)는 절연 구조체(39)가 상술한 제1 접촉 전극(CNE1)과의 접촉면들을 형성할 수 있다. 제2 식각 공정(2nd etching)의 공정 조건을 조절함으로써 제1 접촉 전극(CNE1)과 발광 소자(30)의 전극층(37)이 충분한 면적으로 접촉할 수 있을 정도의 크기를 갖는 절연 구조체(39)를 형성할 수 있다. 일 실시예에 따른 발광 소자(30)는 화학 처리 공정에 의한 전극층(37) 손상을 방지하면서 제1 접촉 전극(CNE1)과의 원활한 접촉이 가능하여 광 효율 및 휘도가 향상될 수 있다.
도면으로 도시하지 않았으나, 습식 식각 공정인 제2 식각 공정(2nd etching)이 완료되면, 제조된 절연 구조체(39) 및 소자 로드(ROD)들을 세척하는 공정 및 건조하는 공정이 수행될 수 있다. 몇몇 실시예에서, 상기 세척 공정은 5분 내지 10분간 수행되고, 상기 건조 공정은 1분 내지 5분 동안 수행될 수 있다. 다만, 이에 제한되지 않는다.
도 16 및 도 17을 참조하면, 절연 구조체(39)가 형성된 소자 로드(ROD)의 측면을 부분적으로 둘러싸는 절연막(38)을 형성한다. 절연막(38)을 형성하는 공정은 절연 구조체(39) 및 소자 로드(ROD)의 외면에 절연피막(380)을 형성한 뒤, 소자 로드(ROD)의 일 단부, 예를 들어 전극층(37) 상면이 노출되도록 절연피막(380)을 부분적으로 제거하는 제3 식각 공정(도 17의 '3rd etching')을 수행하여 형성될 수 있다.
절연피막(380)은 소자 로드(ROD)의 외면에 형성되는 절연물질로서, 수직으로 식각된 소자 로드(ROD)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연피막(380)은 원자층 증착법(Atomic layer depsotion, ALD), 또는 화학 기상 증착법(CVD)으로 형성될 수 있다.
절연피막(380)은 소자 로드(ROD)의 측면, 상면 및 소자 로드(ROD)가 이격된 영역에서 노출된 대상 기판(100) 상에도 형성될 수 있다. 절연피막(380)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 도면에서는 절연피막(380)의 상부면이 제거되어 전극층(37) 및 절연 구조체(39)가 노출되고, 이 과정에서 전극층(37)도 부분적으로 제거될 수 있다. 발광 소자(30)는 제조 공정 중에 형성되는 전극물질층(370)의 두께보다 최종적으로 제조된 발광 소자(30)의 전극층(37)의 두께가 더 작을 수 있다. 또한, 절연 구조체(39)의 경우에도 최종적으로 제조된 발광 소자(30)에서 그 크기가 작아질 수도 있다.
도면에서는 전극층(37)의 상면이 부분적으로 노출되고, 절연막(38)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 절연막(38)은 전극층(37)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다. 절연피막(380)을 부분적으로 제거하는 공정에서, 절연피막(380)의 상부면뿐만 아니라 측면도 부분적으로 제거됨에 따라, 복수의 층들을 둘러싸는 절연막(38)은 단부면이 일부 식각된 상태로 형성될 수 있다. 특히, 절연피막(380)의 상부면을 제거함에 따라 발광 소자(30)에서 전극층(37)과 인접한 절연막(38)의 외면이 부분적으로 제거된 상태로 형성될 수 있다.
마지막으로, 도 18에 도시된 바와 같이, 절연 구조체(39) 및 절연막(38)이 형성된 소자 로드(ROD)를 대상 기판(100)으로부터 분리하여 발광 소자(30)를 제조한다.
한편, 발광 소자(30)는 그 형상 및 재료가 도 4에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(30)는 더 많은 수의 층들을 포함하거나, 다른 형상을 가질 수도 있다.
도 19는 다른 실시예에 따른 발광 소자의 개략도이다. 도 20은 도 19의 발광 소자의 단면도이다. 도 20은 도 19의 발광 소자(30_1)를 길이 방향으로 자른 단면으로서, 복수의 반도체층들이 적층된 것을 도시하고 있다.
도 19 및 도 20을 참조하면, 일 실시예에 따른 발광 소자(30_1)는 제1 반도체층(31_1)과 발광층(36_1) 사이에 배치된 제3 반도체층(33_1), 발광층(36_1)과 제2 반도체층(32_1) 사이에 배치된 제4 반도체층(34_1) 및 제5 반도체층(35_1)을 더 포함할 수 있다. 도 19의 발광 소자(30_1)는 복수의 반도체층(33_1, 34_1, 35_1) 및 복수의 전극층(37A_1, 37B_1)들이 더 배치되고, 발광층(36_1)이 다른 원소를 함유하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
도 4의 발광 소자(30)는 발광층(36)이 질소(N)를 포함하여 청색(Blue) 또는 녹색(Green)의 광을 방출할 수 있다. 반면에, 도 19의 발광 소자(30_1)는 발광층(36_1) 및 다른 반도체층들이 각각 인(P)을 포함하는 반도체일 수 있다. 일 실시예에 따른 발광 소자(30_1)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
제1 반도체층(31_1)은 n형 반도체층으로 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 제1 반도체층(31_1)은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제1 반도체층(31_1)은 n형 Si로 도핑된 n-AlGaInP일 수 있다.
제2 반도체층(32_1)은 p형 반도체층으로 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 제2 반도체층(32_1)은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제2 반도체층(32_1)은 p형 Mg로 도핑된 p-GaP일 수 있다.
발광층(36_1)은 제1 반도체층(31_1)과 제2 반도체층(32_1) 사이에 배치될 수 있다. 발광층(36_1)은 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광층(36_1)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36_1)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색광을 방출할 수 있다.
도 19의 발광 소자(30_1)는 발광층(36_1)과 인접하여 배치되는 클래드층(Clad layer)을 포함할 수 있다. 도면에 도시된 바와 같이, 발광층(36_1)의 상하에서 제1 반도체층(31_1) 및 제2 반도체층(32_1) 사이에 배치된 제3 반도체층(33_1)과 제4 반도체층(34_1)은 클래드층일 수 있다.
제3 반도체층(33_1)은 제1 반도체층(31_1)과 발광층(36_1) 사이에 배치될 수 있다. 제3 반도체층(33_1)은 제1 반도체층(31_1)과 같이 n형 반도체일 수 있으며, 제3 반도체층(33_1)은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31_1)은 n-AlGaInP이고, 제3 반도체층(33_1)은 n-AlInP일 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 반도체층(34_1)은 발광층(36_1)과 제2 반도체층(32_1) 사이에 배치될 수 있다. 제4 반도체층(34_1)은 제2 반도체층(32_1)과 같이 p형 반도체일 수 있으며, 제4 반도체층(34_1)은 InxAlyGa1-x-yP(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32_1)은 p-GaP이고, 제4 반도체층(34_1)은 p-AlInP 일 수 있다.
제5 반도체층(35_1)은 제4 반도체층(34_1)과 제2 반도체층(32_1) 사이에 배치될 수 있다. 제5 반도체층(35_1)은 제2 반도체층(32_1) 및 제4 반도체층(34_1)과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(35_1)은 제4 반도체층(34_1)과 제2 반도체층(32_1) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 제5 반도체층(35_1)은 TSBR(Tensile strain barrier reducing)층일 수 있다. 예를 들어, 제5 반도체층(35_1)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 제3 반도체층(33_1), 제4 반도체층(34_1) 및 제5 반도체층(35_1)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극층(37A_1)과 제2 전극층(37B_1)은 각각 제1 반도체층(31_1) 및 제2 반도체층(32_1)의 일 면 상에 배치될 수 있다. 제1 전극층(37A_1)은 제1 반도체층(31_1)의 하면에 배치되고, 제2 전극층(37B_1)은 제2 반도체층(32_1)의 상면에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 전극층(37A_1) 및 제2 전극층(37B_1) 중 적어도 어느 하나는 생략될 수 있다. 예를 들어 발광 소자(30_1)는 제1 반도체층(31_1) 하면에 제1 전극층(37A_1)이 배치되지 않고, 제2 반도체층(32_1) 상면에 하나의 제2 전극층(37B_1)만이 배치될 수도 있다. 일 실시예에 따른 발광 소자(30_1)는 더 많은 수의 반도체층들을 포함하여 적색의 광을 발광할 수 있다.
절연 구조체(39_1)는 제2 전극층(37B_1) 상에 배치될 수 있다. 본 실시예에 따른 발광 소자(30_1)도 복수의 반도체층들을 적층하여 반도체 구조물(300)을 형성하고 이를 식각하는 공정을 통해 제조될 수 있다. 제2 전극층(37B_1)은 제1 반도체층(31_1)부터 시작하여 복수의 반도체층들을 순차 적층한 뒤, 제2 반도체층(32_1) 상에 형성될 수 있다. 반도체 구조물(300)을 식각하기 위한 마스크층(400)을 형성하여 반도체 구조물(300)을 식각하면 제2 전극층(37B_1) 상에 절연 구조체(39_1)가 형성될 수 있다. 제1 전극층(37A_1)의 경우, 절연 구조체(39_1)가 형성된 소자 로드(ROD)들을 대상 기판(100)에서 분리한 후에 제1 반도체층(31_1)의 하면에 형성될 수 있다. 이에 따라, 본 실시예에 따른 발광 소자(30_1)는 더 많은 수의 반도체층들을 포함하더라도, 절연 구조체(39_1)는 제2 반도체층(32_1) 상부의 제2 전극층(37B_1) 상에만 배치될 수 있다.
도 21은 또 다른 실시예에 따른 발광 소자의 단면도이다.
도 21을 참조하면, 일 실시예에 따른 발광 소자(30_2)는 하단부에 언더컷(Under cut, UC)이 형성된 절연 구조체(39_2)를 포함할 수 있다. 절연 구조체(39_2)는 측면이 경사진 형상을 갖는 제1 부분(39A)과, 상기 제1 부분(39A)의 하단부에 연결되어 언더컷(UC)이 형성된 부분인 제2 부분(39B)을 포함할 수 있다.
발광 소자(30_2)의 제조 공정 중, 습식 식각 공정을 통해 마스크층(390)을 일부 식각하여 절연 구조체(39_2)를 형성할 수 있다. 금속 패턴층(420)을 따라 절연 마스크층(410)을 패터닝하면, 측면이 경사진 마스크층(390)이 형성되는데, 전극층(37) 상면을 노출하기 위한 습식 식각 공정에서 마스크층(390)의 하단부, 즉 전극층(37) 상에 직접 배치된 부분에는 에천트에 의한 언더컷이 형성될 수 있다. 절연 구조체(39_2)는 전극층(37)의 상면 일부를 노출하며 배치되나, 습식 공정에 의하여 형성된 언더컷(UC)에 의해 그 형상이 도 6의 실시예와 달라질 수 있다.
예를 들어, 절연 구조체(39_2)는 최대 폭(WC)을 갖는 부분인 제1 부분(39A)과 그보다 작은 폭을 갖고 전극층(37) 상에 배치된 부분인 제2 부분(39B)을 포함할 수 있다. 도 6의 실시예와 달리, 절연 구조체(39_2)의 최대 폭(WC)은 전극층(37) 상에 직접 배치된 하면이 아닌, 전극층(37)으로부터 일정 간격 이격된 부분에서 최대 폭(WC)을 가질 수 있다. 제2 부분(39B)의 측면은 제1 부분(39A)의 하단부로부터 내측으로 함몰될 수 있고, 습식 식각 공정에서 형성된 언더컷(UC)에 의해 비교적 작은 폭을 가질 수 있다.
또한, 발광 소자(30_2)는 절연 구조체(39_2)가 하단부에 언더컷(UC)이 형성됨에 따라, 그 최대 폭(WC)은 도 6의 실시예보다 작아질 수 있다. 본 실시예에 따른 발광 소자(30_2)는 마스크층(390)의 습식 식각 공정에 의해 언더컷(UC)이 형성된 절연 구조체(39_2)를 포함할 수 있다. 절연 구조체(39_2)의 형상이 달라지더라도, 전극층(37)의 상면은 일부 노출될 수 있고, 표시 장치(10)에서 발광 소자(30_2)의 일 단부, 또는 전극층(37) 상면은 접촉 전극(CNE1, CNE2) 중 어느 하나와 접촉할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. n형 도펀트로 도핑된 제1 반도체층;
    p형 도펀트로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층;
    상기 제2 반도체층 상에 배치된 전극층;
    상기 전극층 상에 배치되고 최대 직경이 상기 전극층의 직경보다 작은 절연 구조체; 및
    상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층의 측면을 둘러싸도록 배치된 절연막을 포함하는 발광 소자.
  2. 제1 항에 있어서,
    상기 절연 구조체는 상기 전극층과 접촉하는 하면, 및 상기 하면에 대하여 경사진 측면을 포함하고,
    상기 절연 구조체의 직경은 상기 하면으로부터 상단부로 갈수록 작아지는 발광 소자.
  3. 제2 항에 있어서,
    상기 절연 구조체의 높이는 500nm 내지 1㎛의 범위를 갖는 발광 소자.
  4. 제2 항에 있어서,
    상기 절연 구조체의 최대 직경은 100nm 내지 500nm의 범위를 갖는 발광 소자.
  5. 제1 항에 있어서,
    상기 절연 구조체는 측면이 경사지게 형성되고 상기 절연 구조체의 최대 폭을 갖는 제1 부분 및 상기 제1 부분의 하단부에 연결되어 상기 제1 부분의 최대 폭보다 작은 폭을 갖는 제2 부분을 포함하는 발광 소자.
  6. 제2 항에 있어서,
    상기 절연 구조체는 산화실리콘, 질화실리콘 및 산질화실리콘 중 적어도 어느 하나를 포함하고,
    상기 절연막은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 질화알루미늄, 산화알루미늄, 산화티타늄, 산화지르코늄 및 산화하프늄 중 적어도 어느 하나를 포함하는 단일층 또는 다중층인 발광 소자.
  7. 제6 항에 있어서,
    상기 절연막의 두께는 10nm 내지 200nm의 범위를 갖는 발광 소자.
  8. 제2 항에 있어서,
    상기 제1 반도체층과 상기 발광층 사이에 배치된 제3 반도체층, 상기 제2 반도체층과 상기 발광층 사이에 배치된 제4 반도체층 및 상기 제2 반도체층과 상기 제4 반도체층 사이에 배치된 제5 반도체층을 더 포함하고,
    상기 절연막은 상기 제3 반도체층, 상기 제4 반도체층 및 상기 제5 반도체층의 측면에 더 형성된 발광 소자.
  9. 대상 기판 상에 복수의 반도체층들을 포함하는 반도체 구조물을 형성하는 단계;
    상기 반도체 구조물 상에 마스크층을 형성하는 단계;
    상기 반도체 구조물을 상기 대상 기판의 상면에 수직한 방향으로 식각하고 상기 마스크층의 일부에 의해 형성된 절연 구조체와 상기 복수의 반도체층들을 포함하는 소자 로드들을 형성하는 단계;
    상기 소자 로드의 측면 중 일부를 둘러싸는 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 소자 로드들을 상기 대상 기판으로부터 분리하는 단계를 포함하는 발광 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 마스크층을 형성하는 단계는
    상기 반도체 구조물 상에 절연 마스크층을 형성하는 단계; 및
    상기 절연 마스크층 상에 서로 이격된 복수의 패턴들을 포함하는 금속 패턴층을 포함하고,
    상기 절연 구조체는 상기 절연 마스크층이 식각되어 형성된 발광 소자의 제조 방법.
  11. 제10 항에 있어서,
    상기 소자 로드들을 형성하는 단계는,
    상기 금속 패턴층을 따라 상기 절연 마스크층을 식각하여 하드 마스크층을 형성하는 단계, 및 상기 하드 마스크층을 따라 상기 반도체 구조물을 식각하는 단계를 포함하는 제1 식각 단계를 수행하는 단계 및
    상기 하드 마스크층을 따라 상기 식각된 반도체 구조물을 식각하여 상기 절연 구조체를 포함하는 상기 소자 로드들을 형성하는 단계를 포함하는 제2 식각 단계를 수행하는 단계를 포함하는 발광 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 식각 단계는 건식 식각 공정을 포함하고, 상기 제2 식각 단계는 습식 식각 공정을 포함하는 발광 소자의 제조 방법.
  13. 제11 항에 있어서,
    상기 반도체 구조물은 상기 제1 식각 단계에 의해 식각되어 노출된 측면이 경사진 형상을 갖고,
    상기 소자 로드의 상기 반도체층들은 상기 대상 기판에 수직한 측면을 갖는 발광 소자의 제조 방법.
  14. 제9 항에 있어서,
    상기 소자 로드는,
    n형 도펀트로 도핑된 제1 반도체층, p형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층, 및 상기 제2 반도체층 상에 배치된 전극층을 포함하고,
    상기 절연 구조체는 상기 전극층 상에 형성되고,
    상기 절연막은 상기 제1 반도체층, 상기 발광층, 상기 제2 반도체층 및 상기 전극층의 측면을 둘러싸는 발광 소자의 제조 방법.
  15. 제13 항에 있어서,
    상기 절연 구조체는 하면으로부터 상단부로 갈수록 직경이 작아지도록 측면이 경사진 형상을 갖는 발광 소자의 제조 방법.
  16. 제1 기판;
    상기 제1 기판 상에 배치된 제1 전극 및 상기 제1 전극과 이격된 제2 전극;
    상기 제1 기판 상에 배치되고 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮는 제1 절연층;
    상기 제1 절연층 상에 배치되고 제1 단부 및 제2 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들; 및
    상기 제1 전극 및 상기 복수의 발광 소자의 상기 제1 단부와 전기적으로 접촉하는 제1 접촉 전극, 및 상기 제2 전극 및 상기 복수의 발광 소자의 상기 제2 단부와 전기적으로 접촉하는 제2 접촉 전극을 포함하고,
    상기 발광 소자는,
    n형 도펀트로 도핑된 제1 반도체층;
    p형 도펀트로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 발광층;
    상기 제2 반도체층 상에 배치된 전극층;
    상기 전극층 상에 배치되고 최대 직경이 상기 전극층의 직경보다 작은 절연 구조체; 및
    상기 제1 반도체층, 상기 발광층, 및 상기 제2 반도체층의 측면을 둘러싸도록 배치된 절연막을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 절연 구조체는 상기 전극층과 접촉하는 하면, 및 상기 하면에 대하여 경사진 측면을 포함하고,
    상기 절연 구조체의 직경은 상기 하면으로부터 상단부로 갈수록 작아지는 표시 장치.
  18. 제17 항에 있어서,
    상기 절연 구조체는 산화실리콘, 질화실리콘 및 산질화실리콘 중 적어도 어느 하나를 포함하는 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 접촉 전극과 상기 전극층 상면 일부가 접촉하는 제1 접촉면,
    상기 제1 접촉 전극과 상기 절연 구조체의 측면 중 일부가 접촉하는 제2 접촉면, 및
    상기 제2 접촉 전극과 상기 제1 반도체층의 하면이 접촉하는 제3 접촉면을 더 포함하고,
    상기 제1 접촉면의 면적은 상기 제3 접촉면의 면적보다 작은 표시 장치.
  20. 제19 항에 있어서,
    상기 복수의 발광 소자들 각각의 상기 절연 구조체와 상기 제1 절연층 사이의 공간이 형성되고,
    상기 전극층은 상기 공간에 맞닿되 상기 제1 접촉 전극과 접촉하지 않는 상면을 포함하는 표시 장치.
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