WO2021054551A1 - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

발광 소자 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
WO2021054551A1
WO2021054551A1 PCT/KR2020/002785 KR2020002785W WO2021054551A1 WO 2021054551 A1 WO2021054551 A1 WO 2021054551A1 KR 2020002785 W KR2020002785 W KR 2020002785W WO 2021054551 A1 WO2021054551 A1 WO 2021054551A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
layer
light emitting
insulating layer
emitting device
Prior art date
Application number
PCT/KR2020/002785
Other languages
English (en)
French (fr)
Inventor
안문정
조성찬
박후근
유철종
강혜림
김동균
이동언
조현민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to US17/636,218 priority Critical patent/US20220376144A1/en
Priority to EP20866681.8A priority patent/EP4033545A4/en
Priority to CN202080059597.0A priority patent/CN114342095A/zh
Publication of WO2021054551A1 publication Critical patent/WO2021054551A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/951—Supplying the plurality of semiconductor or solid-state bodies
    • H01L2224/95101—Supplying the plurality of semiconductor or solid-state bodies in a liquid medium
    • H01L2224/95102—Supplying the plurality of semiconductor or solid-state bodies in a liquid medium being a colloidal droplet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95121—Active alignment, i.e. by apparatus steering
    • H01L2224/95133—Active alignment, i.e. by apparatus steering by applying an electromagnetic field
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H01L33/325—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen characterised by the doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a light emitting device and a display device including the same.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device that displays an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • a light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • an inorganic material as a fluorescent material Inorganic light-emitting diodes.
  • An inorganic light emitting diode using an inorganic semiconductor as a fluorescent material has durability even in a high temperature environment, and has an advantage of having high efficiency of blue light compared to an organic light emitting diode.
  • a transfer method using a dielectrophoresis (DEP) method has been developed. Accordingly, research on inorganic light emitting diodes having superior durability and efficiency compared to organic light emitting diodes is ongoing.
  • An object to be solved by the present invention is to provide a light emitting device in which an active layer is protected, including an electrode layer and an insulating film having a thick thickness.
  • an object to be solved by the present invention is to provide a display device including the light emitting device and having improved light emission reliability.
  • a light emitting device includes a first semiconductor layer doped with a first polarity; A second semiconductor layer doped with a second polarity different from the first polarity; An active layer disposed between the first semiconductor layer and the second semiconductor layer; And an insulating film disposed to surround at least an outer surface of the active layer and extending in a first direction in which the first semiconductor layer, the active layer, and the second semiconductor layer are stacked, and a first among the insulating films surrounding the active layer.
  • the thickness of the portion ranges from 10% to 16% of the diameter of the active layer.
  • the diameter of the active layer may range from 500 nm to 600 nm, and the thickness of the first portion of the insulating layer may range from 60 nm to 80 nm.
  • the insulating layer may further include a second portion connected to the second portion and disposed to cover a partial side area of the second semiconductor layer, and a thickness of the second portion may be thinner than a thickness of the first portion.
  • the insulating layer may have a thickness of at least 20 nm or more surrounding an interface between the active layer and the second semiconductor layer.
  • the first portion may have a curved outer surface such that a thickness decreases in the first direction.
  • An electrode layer disposed on the second semiconductor layer may be further included, and a thickness of the electrode layer may be greater than a thickness of the second semiconductor layer.
  • the thickness of the electrode layer may have a range of 20 nm to 200 nm.
  • the insulating layer may be disposed to surround a side surface of the electrode layer.
  • the insulating layer may be disposed so as to surround a portion of the side surface of the electrode layer, and the upper surface and the side portion of the electrode layer may be exposed.
  • the insulating layer may further include a third portion connected to the first portion and surrounding a partial side area of the electrode layer, and a thickness of the third portion may be smaller than a thickness of the first portion.
  • the third portion may have a curved outer surface such that a thickness decreases along the first direction.
  • a display device for solving the above problem includes: a substrate; A first electrode disposed on the substrate and a second electrode spaced apart from the first electrode; At least one light emitting device disposed between the first electrode and the second electrode and electrically connected to the first electrode and the second electrode; A first insulating layer disposed under the light emitting element between the first electrode and the second electrode; And a second insulating layer disposed on the light emitting device and exposing one end and the other end of the light emitting device, wherein the light emitting device includes: a first semiconductor layer doped with a first polarity; A second semiconductor layer doped with a second polarity different from the first polarity; An active layer disposed between the first semiconductor layer and the second semiconductor layer; And an insulating layer disposed to surround at least an outer surface of the active layer and extending in a first direction in which the first semiconductor layer, the active layer, and the second semiconductor layer are stacked, wherein the insulating layer includes the active layer to emit light.
  • a first contact electrode in contact with the first electrode and the one end of the light-emitting device, and a second contact electrode in contact with the second electrode and the other end of the light-emitting device may be further included.
  • the light emitting device further includes an electrode layer disposed on the second semiconductor layer and having a thickness thicker than that of the second semiconductor layer, wherein the first contact electrode is in contact with a first portion of the electrode layer and the insulating layer, and the first contact electrode The second contact electrode may contact the first semiconductor layer and the third portion of the insulating layer.
  • the first portion of the insulating layer may be disposed to surround a portion of a side surface of the electrode layer, and a top surface and a portion of the side surface of the electrode layer may be exposed.
  • the first contact electrode may contact a portion of an upper surface and a side surface of the electrode layer.
  • the first portion of the insulating layer may have a curved outer surface such that a thickness decreases along the first direction.
  • a first thickness measured at an interface between the second semiconductor layer and the electrode layer and a second thickness measured at an interface between the second semiconductor layer and the active layer may satisfy Equation 1 below.
  • ⁇ c arctan((W2'-W1')/D) ⁇ 70°
  • the' ⁇ c' is an inclination angle of the inclined outer surface of the first portion of the insulating layer
  • the'W1' is a thickness measured at the interface between the electrode layer and the second semiconductor layer among the first portions of the insulating layer.
  • the'W2' is a thickness measured at an interface between the second semiconductor layer and the active layer among the first portions of the insulating layer
  • 'D' is the thickness of the second semiconductor layer.
  • the second thickness may be 20 nm or more, and a thickness of a portion of the first portion surrounding the active layer may be 40 nm or more.
  • the thickness of the electrode layer may have a range of 20 nm to 200 nm.
  • the thickness of the second portion may have a range of 10% to 16% of the diameter of the active layer.
  • the diameter of the active layer may range from 500 nm to 600 nm, and the thickness of the second portion of the insulating layer may range from 60 nm to 80 nm.
  • a first diameter measured at a second portion of the insulating layer may be larger than a second diameter measured at a first portion of the insulating layer and a third diameter measured at a third portion of the insulating layer.
  • a light emitting device includes an electrode layer having a thickness greater than that of the second semiconductor layer, and an insulating film having a thickness of a portion surrounding the active layer of a predetermined level or more.
  • the light emitting device can prevent the electrode layer from being removed during the manufacturing process, and can safely protect the active layer even if the insulating layer is partially etched.
  • a display device including the light emitting device may improve light emission efficiency and light emission reliability.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic plan view of one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a plan view illustrating one sub-pixel of FIG. 2.
  • FIG. 4 is a cross-sectional view taken along lines Xa-Xa', Xb-Xb', and Xc-Xc' of FIG. 3.
  • FIG. 5 is a schematic diagram of a light emitting device according to an exemplary embodiment.
  • FIG. 6 is a schematic cross-sectional view of a light emitting device according to an exemplary embodiment.
  • FIG. 7 is an enlarged view of the QA portion of FIG. 4.
  • FIG. 8 is a cross-sectional view illustrating a part of a display device according to an exemplary embodiment.
  • 9 to 14 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • 15 to 19 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • 20 is a schematic cross-sectional view of a light emitting device according to an exemplary embodiment.
  • 21 is a cross-sectional view illustrating a part of a manufacturing process of the light emitting device of FIG. 20.
  • FIG. 22 is a cross-sectional view illustrating a part of a display device including the light emitting element of FIG. 20.
  • FIG. 23 is a schematic cross-sectional view of a light emitting device according to an exemplary embodiment.
  • FIG. 24 is a cross-sectional view illustrating a part of a display device including the light emitting element of FIG. 23.
  • 25 is a plan view illustrating one sub-pixel of a display device according to an exemplary embodiment.
  • 26 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving picture or a still image.
  • the display device 10 may refer to all electronic devices that provide a display screen. For example, televisions, notebooks, monitors, billboards, Internet of Things, mobile phones, smart phones, tablet PCs (Personal Computers), electronic watches, smart watches, watch phones, head mounted displays, mobile communication terminals that provide display screens, An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation device, a game machine, a digital camera, a camcorder, and the like may be included in the display device 10.
  • PMP portable multimedia player
  • the display device 10 includes a display panel that provides a display screen.
  • Examples of the display panel include an LED display panel, an organic light emitting display panel, a quantum dot emission display panel, a plasma display panel, and a field emission display panel.
  • a display panel a case in which an LED display panel is applied is exemplified, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long horizontal rectangle, a long vertical rectangle, a square, a square with a round corner (vertex), other polygons, and circles.
  • the shape of the display area DA of the display device 10 may also be similar to the overall shape of the display device 10. In FIG. 1, a display device 10 and a display area DA having an elongated rectangular shape are illustrated.
  • the display device 10 may include a display area DA and a non-display area NDA.
  • the display area DA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which the screen is not displayed.
  • the display area DA may be referred to as an active area
  • the non-display area NDA may be referred to as an inactive area.
  • the display area DA may generally occupy the center of the display device 10.
  • the display area DA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangle or a square in a plane, but is not limited thereto, and each side may be a rhombus shape inclined in one direction.
  • Each of the pixels PX may include one or more light-emitting elements 300 that emit light of a specific wavelength band to display a specific color.
  • FIG. 2 is a schematic plan view of one pixel of a display device according to an exemplary embodiment.
  • 3 is a plan view illustrating one sub-pixel of FIG. 2.
  • each of the plurality of pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each sub-pixel PXn may emit light of the same color.
  • FIG. 2 illustrates that the pixel PX includes three sub-pixels PXn, the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn.
  • Each sub-pixel PXn of the display device 10 may include an area defined as a light emitting area EMA.
  • the first sub-pixel PX1 is the first emission area EMA1
  • the second sub-pixel PX2 is the second emission area EMA2
  • the third sub-pixel PX3 is the third emission area EMA2.
  • the light-emitting area EMA may be defined as an area in which light of a specific wavelength band is emitted by disposing the light-emitting element 300 included in the display device 10.
  • the light emitting device 300 includes an active layer 330, and the active layer 330 may emit light of a specific wavelength band without direction.
  • Light emitted from the active layer 330 of the light-emitting device 300 may also be emitted in a lateral direction of the light-emitting device 300, including the direction of both ends of the light-emitting device 300.
  • the light-emitting area EMA of each sub-pixel PXn includes an area in which the light-emitting element 300 is disposed, and is a region adjacent to the light-emitting element 300 and includes a region in which light emitted from the light-emitting element 300 is emitted. can do. Further, the present invention is not limited thereto, and the light emitting area EMA may include a region in which light emitted from the light emitting device 300 is reflected or refracted by another member to be emitted.
  • the plurality of light-emitting devices 300 may be disposed in each sub-pixel PXn, and may form a light-emitting area EMA including an area in which they are disposed and an area adjacent thereto.
  • each sub-pixel PXn of the display device 10 may include a non-emission area defined as an area other than the emission area EMA.
  • the non-emission area may be a region in which the light emitting device 300 is not disposed and the light emitted from the light emitting device 300 does not reach and thus does not emit light.
  • Each sub-pixel PXn of the display device 10 may include a plurality of electrodes 210 and 220, a light emitting element 300, a plurality of contact electrodes 260, and a plurality of external banks 430.
  • the display device 10 includes a plurality of internal banks ('410' and '420' of FIG. 4) and a plurality of insulating layers ('510' and '520' of FIG. 4 ). , '530', '550') may be further included.
  • the plurality of electrodes 210 and 220 may include a first electrode 210 and a second electrode 220.
  • the first electrode 210 and the second electrode 220 extend in the first direction DR1 and are disposed in the first direction DR1 in the electrode stem portions 210S and 220S and the electrode stem portions 210S and 220S, respectively. It may include at least one electrode branch portion 210B and 220B extending and branching in the second direction DR2, which is a direction intersecting with each other.
  • the first electrode 210 extends in the first direction DR1 and is branched from the first electrode stem 210S and the first electrode stem 210S and extends in the second direction DR2. It may include a first electrode branch portion 210B.
  • Both ends of the first electrode stem 210S of an arbitrary pixel are spaced apart between each sub-pixel PXn and are terminated, but the adjacent sub-pixels in the same row (e.g., adjacent in the first direction DR1).
  • the first electrode stem portion 210S may be disposed on substantially the same straight line. Since both ends of the first electrode stem portions 210S disposed in each sub-pixel PXn are spaced apart from each other, different electric signals may be applied to each of the first electrode branch portions 210B.
  • the first electrode branch portion 210B is branched from at least a portion of the first electrode stem portion 210S and is disposed to extend in the second direction DR2, and the second electrode branch portion 210B is disposed to face the first electrode stem portion 210S. It may be terminated in a state spaced apart from the electrode stem part 220S.
  • the second electrode 220 extends in the first direction DR1 and is spaced apart from the first electrode stem portion 210S and in the second direction DR2 to face the second electrode stem portion 220S and the second electrode stem portion.
  • a second electrode branch 220B branched at 220S and extending in the second direction DR2 may be included.
  • the second electrode stem portion 220S may be connected to the second electrode stem portion 220S of another sub-pixel PXn whose other end portion is adjacent in the first direction DR1. That is, unlike the first electrode stem portion 210S, the second electrode stem portion 220S may extend in the first direction DR1 and may be disposed to cross each of the sub-pixels PXn.
  • the second electrode stem 220S crossing each sub-pixel PXn is formed at the outer portion of the display area DA where each pixel PX or the sub-pixels PXn is disposed, or in the non-display area NDA. It can be connected to a portion extending in the direction.
  • the second electrode branch portion 220B may be spaced apart from and opposite to the first electrode branch portion 210B, and may be terminated while being spaced apart from the first electrode stem portion 210S.
  • the second electrode branch portion 220B may be connected to the second electrode stem portion 220S, and an end portion in an extended direction may be disposed in the sub-pixel PXn in a state spaced apart from the first electrode stem portion 210S. .
  • the first electrode 210 and the second electrode 220 are each formed through a contact hole, for example, a first electrode contact hole CNTD and a second electrode contact hole CNTS. It may be electrically connected to the conductive layer of'PAL').
  • a first electrode contact hole CNTD is formed for each first electrode stem 210S of each sub-pixel PXn
  • a second electrode contact hole CNTS is It is shown that only one is formed in the second electrode stem portion 220S.
  • the present invention is not limited thereto, and in some cases, the second electrode contact hole CNTS may also be formed for each sub-pixel PXn.
  • the plurality of electrodes 210 and 220 may be electrically connected to the light emitting devices 300 and may receive a predetermined voltage so that the light emitting device 300 emits light of a specific wavelength range. In addition, at least a portion of each of the electrodes 210 and 220 may be used to form an electric field in the sub-pixel PXn to align the light emitting device 300.
  • the first electrode 210 may be a pixel electrode separated for each sub-pixel PXn, and the second electrode 220 may be a common electrode commonly connected along each sub-pixel PXn.
  • One of the first electrode 210 and the second electrode 220 may be an anode electrode of the light emitting device 300, and the other may be a cathode electrode of the light emitting device 300.
  • first electrode branch portions 210B are disposed in each sub-pixel PXn, and one second electrode branch portion 220B is disposed therebetween, but is not limited thereto.
  • the first electrode 210 and the second electrode 220 may have a shape extending in the second direction DR2 by omitting the electrode stem portions 210S and 220S.
  • the first electrode 210 and the second electrode 220 do not necessarily have only a shape extending in one direction, and may be disposed in various structures.
  • the first electrode 210 and the second electrode 220 may have a partially curved or bent shape, and one electrode may be disposed to surround the other electrode.
  • the first electrode 210 and the second electrode 220 are at least partially spaced apart from each other to face each other, so that if a space in which the light emitting element 300 is disposed is formed therebetween, the structure or shape in which they are disposed will not be particularly limited. I can.
  • the outer bank 430 may be disposed at a boundary between each sub-pixel PXn.
  • the outer bank 430 may extend in the second direction DR2 and may be disposed at the boundary of the sub-pixels PXn arranged in the first direction DR1.
  • Each end portion of the plurality of first electrode stem portions 210S may be spaced apart from each other with respect to the external bank 430 to end.
  • the present invention is not limited thereto, and the external bank 430 may be disposed at the boundary of the sub-pixels PXn extending in the first direction DR1 and arranged in the second direction DR2.
  • the outer bank 430 may be formed simultaneously in one process by including the same material as the inner banks 410 and 420 to be described later.
  • the light emitting device 300 may be disposed between the first electrode 210 and the second electrode 220. One end of the light emitting device 300 may be electrically connected to the first electrode 210 and the other end may be electrically connected to the second electrode 220. The light emitting device 300 may be electrically connected to the first electrode 210 and the second electrode 220 through the contact electrode 260, respectively.
  • the plurality of light emitting devices 300 are disposed to be spaced apart from each other and may be substantially aligned in parallel with each other.
  • the interval at which the light emitting devices 300 are separated is not particularly limited.
  • a plurality of light-emitting devices 300 may be arranged adjacent to each other to form a group, and other plurality of light-emitting devices 300 may be grouped in a state spaced apart at a predetermined interval, and have non-uniform density but oriented in one direction. Can also be aligned.
  • the light emitting device 300 has a shape extending in one direction, and the direction in which each electrode, for example, the first electrode branch portion 210B and the second electrode branch portion 220B, is extended and the light emitting element
  • the direction in which 300 extends may be substantially vertical.
  • the present invention is not limited thereto, and the light emitting device 300 may be disposed at an angle without being perpendicular to the direction in which the first electrode branch portion 210B and the second electrode branch portion 220B extend.
  • the light emitting device 300 may include an active layer 330 including different materials to emit light of different wavelength bands to the outside.
  • the display device 10 may include light-emitting elements 300 that emit light of different wavelength bands.
  • the light-emitting element 300 of the first sub-pixel PX1 has a center wavelength band.
  • the light emitting device 300 of the second sub-pixel PX2 emits a second light L2 having a second wavelength of the center wavelength band.
  • the light emitting device 300 of the third sub-pixel PX3 may include an active layer 330 that emits third light L3 having a third wavelength in a center wavelength band. .
  • the first light L1 is emitted from the first sub-pixel PX1, the second light L2 is emitted from the second sub-pixel PX2, and the third light L1 is emitted from the third sub-pixel PX3. L3) can be emitted.
  • the first light L1 is blue light having a center wavelength band ranging from 450 nm to 495 nm
  • the second light L2 is green light having a center wavelength band ranging from 495 nm to 570 nm
  • the third light (L3) may be red light having a central wavelength band ranging from 620 nm to 752 nm.
  • each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 may include the same type of light emitting device 300 to emit light of substantially the same color. have.
  • the light emitting device 300 may include a semiconductor core and an insulating layer (“380” in FIG. 5) surrounding the semiconductor core.
  • the semiconductor core may include a plurality of semiconductor layers (“310” and “320” in FIG. 5) and an active layer (“330” in FIG. 5) disposed therebetween.
  • One end of the light-emitting element 300 is electrically connected to the first electrode 210, and the other end is electrically connected to the second electrode 220 to receive an electric signal, and light emission from the electric signal.
  • the device 300 may generate light in the active layer 330 and emit it to the outside.
  • the insulating layer 380 surrounding the semiconductor core of the light emitting device 300 may be disposed so as to surround at least the outer surface of the active layer 330 to protect it.
  • the light emitting device 300 includes an insulating layer 380 having a thickness of a certain level or more, and an active layer of the light emitting device 300 during the manufacturing process of the light emitting device 300 and the manufacturing process of the display device 10 It is possible to prevent the 330 from being damaged and improve device reliability.
  • the semiconductor core of the light emitting device 300 may further include an electrode layer ('370' in FIG. 5) disposed on the second semiconductor layer 320, and the light emitting device 300 is formed through the electrode layer 370. It may be electrically connected to the first electrode 210 or the second electrode 220.
  • the light-emitting device 300 according to an embodiment includes an electrode layer 370 having a thickness of a certain level or more to prevent the electrode layer 370 of the light-emitting device 300 from being removed during the manufacturing process of the light-emitting device 300 Thus, the device efficiency can be improved. A detailed description of this will be described later with reference to other drawings.
  • the plurality of contact electrodes 260 may have at least a partial region extending in one direction.
  • the plurality of contact electrodes 260 may contact the light emitting device 300 and the electrodes 210 and 220, respectively, and the light emitting devices 300 may be connected to the first electrode 210 and the second electrode through the contact electrode 260.
  • An electric signal may be transmitted from the electrode 220.
  • the contact electrode 260 may include a first contact electrode 261 and a second contact electrode 262.
  • the first and second contact electrodes 261 and 262 may be disposed on the first and second electrode branches 210B and 220B, respectively.
  • the first contact electrode 261 is disposed on the first electrode 210 or the first electrode branch 210B to extend in the second direction DR2 and may contact one end of the light emitting element 300. have.
  • the second contact electrode 262 is spaced apart from the first contact electrode 261 in the first direction DR1 and is disposed on the second electrode 220 or the second electrode branch 220B to be disposed in the second direction ( DR2) and may contact the other end of the light emitting device 300.
  • the first contact electrode 261 and the second contact electrode 262 may contact the first electrode 210 and the second electrode 220 exposed through the opening of the second insulating layer 520.
  • the light emitting device 300 may be electrically connected to the first electrode 210 and the second electrode 220 through the first contact electrode 261 and the second contact electrode 262.
  • the first contact electrode 261 and the second contact electrode 262 have a width measured in one direction, respectively, the first electrode 210 and the second electrode 220, or the first electrode branch ( 210B) and the second electrode branch 220B may be larger than the measured width in the one direction.
  • the first and second contact electrodes 261 and 262 are side portions of the first and second electrodes 210 and 220, or the first and second electrode branches 210B and 220B. Can be arranged to cover them.
  • the present invention is not limited thereto, and in some cases, the first and second contact electrodes 261 and 262 are disposed to cover only one side of the first and second electrode branches 210B and 220B. It could be.
  • first contact electrodes 261 and one second contact electrode 262 are disposed in one sub-pixel PXn, but the present invention is not limited thereto.
  • the number of the first and second contact electrodes 261 and 262 is the first electrode 210 and the second electrode 220 disposed in each sub-pixel PXn, or the first electrode branch 210B. And the number of second electrode branches 220B.
  • the display device 10 further includes a circuit element layer PAL positioned under each of the electrodes 210 and 220 and a plurality of insulating layers disposed thereon. can do.
  • a stacked structure of the display device 10 will be described in detail with reference to FIG. 4.
  • FIG. 4 is a cross-sectional view taken along lines Xa-Xa', Xb-Xb', and Xc-Xc' of FIG. 3.
  • 4 illustrates only a cross section of the first sub-pixel PX1, the same may be applied to the other pixel PX or the sub-pixel PXn.
  • 4 is a cross-sectional view illustrating one end and the other end of the light emitting device 300 disposed in the first sub-pixel PX1.
  • the display device 10 may include a circuit element layer PAL and an emission layer EML.
  • the circuit element layer PAL includes the substrate 110, the buffer layer 115, the light blocking layer BML, the conductive wirings 191 and 192, the first and second transistors 120 and 140, and the like, and the emission layer EML ) May include a plurality of electrodes 210 and 220, a light emitting element 300, a plurality of contact electrodes 261 and 262, and a plurality of insulating layers 510, 520, 530, 550, and the like described above.
  • the substrate 110 may be an insulating substrate.
  • the substrate 110 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate 110 may be a rigid substrate, but may be a flexible substrate capable of bending, folding, rolling, or the like.
  • the light blocking layer BML may be disposed on the substrate 110.
  • the light blocking layer BML may include a first light blocking layer BML1 and a second light blocking layer BML2.
  • the first light blocking layer BML1 may be electrically connected to the first source electrode 123 of the first transistor 120 to be described later.
  • the second light blocking layer BML2 may be electrically connected to the second source electrode 143 of the second transistor 140.
  • the first light blocking layer BML1 and the second light blocking layer BML2 overlap with the first active material layer 126 of the first transistor 120 and the second active material layer 146 of the second transistor 140, respectively Are arranged to be.
  • the first and second light blocking layers BML1 and BML2 may include a light blocking material to prevent light from entering the first and second active material layers 126 and 146.
  • the first and second light blocking layers BML1 and BML2 may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto, and in some cases, the light blocking layer BML may be omitted.
  • the buffer layer 115 is disposed on the light blocking layer BML and the substrate 110.
  • the buffer layer 115 may be disposed to cover the entire substrate 110 including the light blocking layer BML.
  • the buffer layer 115 may prevent diffusion of impurity ions, prevent penetration of moisture or outside air, and may perform a surface planarization function.
  • the buffer layer 115 may insulate the light blocking layer BML and the first and second active material layers 126 and 146 from each other.
  • a semiconductor layer is disposed on the buffer layer 115.
  • the semiconductor layer may include a first active material layer 126 of the first transistor 120, a second active material layer 146 of the second transistor 140, and an auxiliary layer 163.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, oxide semiconductor, or the like.
  • the first active material layer 126 may include a first doped region 126a, a second doped region 126b, and a first channel region 126c.
  • the first channel region 126c may be disposed between the first doped region 126a and the second doped region 126b.
  • the second active material layer 146 may include a third doped region 146a, a fourth doped region 146b, and a second channel region 146c.
  • the second channel region 146c may be disposed between the third doped region 146a and the fourth doped region 146b.
  • the first active material layer 126 and the second active material layer 146 may include polycrystalline silicon. Polycrystalline silicon can be formed by crystallizing amorphous silicon.
  • the crystallization method examples include RTA (Rapid thermal annealing) method, SPC (Solid phase crystallization) method, ELA (Excimer laser annealing) method, MILC (Metal induced crystallization) method, SLS (Sequential lateral solidification) method, etc. , but is not limited thereto.
  • the first active material layer 126 and the second active material layer 146 may include single crystal silicon, low-temperature polycrystalline silicon, amorphous silicon, or the like.
  • the first doped region 126a, the second doped region 126b, the third doped region 146a, and the fourth doped region 146b are formed of the first active material layer 126 and the second active material layer 146. Some regions may be regions doped with impurities. However, it is not limited thereto.
  • the first active material layer 126 and the second active material layer 146 are not necessarily limited to those described above.
  • the first active material layer 126 and the second active material layer 146 may include an oxide semiconductor.
  • the first doped region 126a and the third doped region 146a may be a first conductive region
  • the second doped region 126b and the fourth doped region 146b are second conductive regions. I can.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is Indium-Tin Oxide (ITO), Indium-Zinc Oxide (IZO), Indium-Galium Oxide (IGO), Indium- Indium-Zinc-Tin Oxide (IZTO), Indium-Galium-Tin Oxide (IGTO), Indium-Galium-Zinc-Tin Oxide, IGZTO) or the like.
  • ITO Indium-Tin Oxide
  • IZO Indium-Zinc Oxide
  • IGO Indium-Galium Oxide
  • IZTO Indium-Indium-Zinc-Tin Oxide
  • IGTO Indium-Galium-Zinc-Tin Oxide
  • IGZTO Indium-Galium-Zinc-Tin Oxide
  • a first gate insulating layer 150 is disposed on the semiconductor layer.
  • the first gate insulating layer 150 may be disposed to cover the buffer layer 115 entirely including a semiconductor layer.
  • the first gate insulating layer 150 may function as a gate insulating layer of the first and second transistors 120 and 140.
  • a first conductive layer is disposed on the first gate insulating layer 150.
  • the first conductive layer is a first gate electrode 121 disposed on the first active material layer 126 of the first transistor 120 on the first gate insulating layer 150 and a second active layer of the second transistor 140
  • a second gate electrode 141 disposed on the material layer 146 and a wiring pattern 161 disposed on the auxiliary layer 163 may be included.
  • the first gate electrode 121 overlaps the first channel region 126c of the first active material layer 126, and the second gate electrode 141 is the second channel region ( 146c).
  • An interlayer insulating layer 170 is disposed on the first conductive layer.
  • the interlayer insulating layer 170 may function as an insulating layer between the first conductive layer and other layers disposed thereon.
  • the interlayer insulating layer 170 may include an organic insulating material and may perform a surface planarization function.
  • a second conductive layer is disposed on the interlayer insulating layer 170.
  • the second conductive layer includes a first source electrode 123 and a first drain electrode 124 of the first transistor 120, and a second source electrode 143 and a second drain electrode 144 of the second transistor 140. , And a power electrode 162 disposed on the wiring pattern 161.
  • the first source electrode 123 and the first drain electrode 124 are formed in a first doped region of the first active material layer 126 through a contact hole penetrating the interlayer insulating layer 170 and the first gate insulating layer 150. 126a) and the second doped region 126b, respectively.
  • the second source electrode 143 and the second drain electrode 144 are formed in a third doped region of the second active material layer 146 through a contact hole penetrating through the interlayer insulating layer 170 and the first gate insulating layer 150. 146a) and the fourth doped region 146b, respectively.
  • the first source electrode 123 and the second source electrode 143 may be electrically connected to the first light blocking layer BML1 and the second light blocking layer BML2, respectively, through another contact hole.
  • a passivation layer 180 may be disposed on the second conductive layer.
  • the passivation layer 180 may be disposed to cover the second conductive layer and may be entirely disposed on the interlayer insulating layer 170. That is, the passivation layer 180 may be disposed to cover the first source electrode 123, the first drain electrode 124, the second source electrode 143, and the second drain electrode 144.
  • a conductive wiring layer may be disposed on the passivation layer 180.
  • the conductive wiring layer includes a first conductive wiring 191 and a second conductive wiring 192, which may be electrically connected to the first source electrode 123 and the power electrode 162 of the first transistor 120, respectively.
  • the conductive wiring layer is also electrically connected to the first electrode 210 and the second electrode 220 of the emission layer EML, and transmits electric signals applied from the first transistor 120 and the power electrode 162 to each electrode 210, 220).
  • a first insulating layer 510 is disposed on the conductive wiring layer.
  • the first insulating layer 510 may include an organic insulating material and may perform a surface planarization function.
  • a plurality of internal banks 410 and 420, an external bank (“430” in FIG. 4 ), a plurality of electrodes 210 and 220, and a light emitting element 300 may be disposed on the first insulating layer 510.
  • the outer bank 430 may extend in the first direction DR1 or the second direction DR2 and may be disposed at the boundary of the sub-pixels PXn. That is, the outer bank 430 may divide the boundary of each sub-pixel PXn.
  • the external bank 430 uses an inkjet printing device to spray the dispersed ink. It can perform the function of preventing overrun.
  • the external bank 430 may separate the different light emitting devices 300 from different sub-pixels PXn so that the dispersed inks are not mixed with each other. However, it is not limited thereto.
  • the plurality of internal banks 410 and 420 may be disposed to be spaced apart from each other in each sub-pixel PXn.
  • the plurality of internal banks 410 and 420 may include a first internal bank 410 and a second internal bank 420 disposed adjacent to the center of each sub-pixel PXn.
  • the first internal bank 410 and the second internal bank 420 are disposed to face each other.
  • the first electrode 210 may be disposed on the first inner bank 410 and the second electrode 220 may be disposed on the second inner bank 420. 3 and 4, it will be understood that a first electrode branch 210B is disposed on the first internal bank 410 and a second electrode branch 220B is disposed on the second internal bank 420. I can.
  • the first internal bank 410 and the second internal bank 420 are disposed to extend in the second direction DR2 within each sub-pixel PXn like the first electrode 210 and the second electrode 220. I can. Although not shown in the drawing, the first internal bank 410 and the second internal bank 420 may extend in the second direction DR2 and extend toward the neighboring sub-pixel PXn in the second direction DR2. have. However, the present invention is not limited thereto, and the first internal bank 410 and the second internal bank 420 may be disposed for each sub-pixel PXn to form a pattern on the front surface of the display device 10.
  • the first inner bank 410 and the second inner bank 420 may have a structure in which at least a portion of the first insulating layer 510 protrudes.
  • the first inner bank 410 and the second inner bank 420 may protrude upward based on a plane on which the light emitting element 300 is disposed, and at least a portion of the protruded portion may have an inclined portion.
  • the protruding shapes of the first inner bank 410 and the second inner bank 420 are not particularly limited. Since the inner banks 410 and 420 protrude from the first insulating layer 510 and have an inclined side, the light emitted from the light emitting element 300 is reflected from the inclined side of the inner banks 410 and 420 Can be.
  • the electrodes 210 and 220 disposed on the inner banks 410 and 420 contain a material having a high reflectance, the light emitted from the light emitting device 300 is It may be reflected from the electrodes 210 and 220 positioned on the inclined side and proceed to the upper direction of the first insulating layer 510.
  • the outer bank 430 divides the adjacent sub-pixels PXn and at the same time performs a function of preventing ink from overflowing into the adjacent sub-pixels PXn in the inkjet process, while the inner banks 410 and 420
  • Each of the sub-pixels PXn may have a structure protruding from the sub-pixel PXn, thereby performing a function of a reflective partition wall reflecting light emitted from the light emitting device 300 toward the top of the first insulating layer 510.
  • the plurality of inner banks 410 and 420 and the outer bank 430 may include polyimide (PI), but are not limited thereto.
  • the plurality of electrodes 210 and 220 may be disposed on the first insulating layer 510 and the internal banks 410 and 420.
  • each of the electrodes 210 and 220 includes electrode stem portions 210S and 220S and electrode branch portions 210B and 220B.
  • Line Xa-Xa' of FIG. 3 represents the first electrode stem portion 210S
  • line Xb-Xb' of FIG. 3 represents the first electrode branch portion 210B and the second electrode branch portion 220B
  • the Xc-Xc' line is a line that crosses the second electrode stem 220S. That is, the first electrode 210 disposed in the area Xa-Xa′ of FIG.
  • each electrode stem portion 210S and 220S and each electrode branch portion 210B and 220B may form a first electrode 210 and a second electrode 220.
  • the first electrode 210 and the second electrode 220 are partially disposed on the first insulating layer 510 and some areas are disposed on the first inner bank 410 and the second inner bank 420 Can be. That is, the widths of the first electrode 210 and the second electrode 220 may be larger than the widths of the inner banks 410 and 420. A portion of the lower surfaces of the first electrode 210 and the second electrode 220 may contact the first insulating layer 510, and another portion may contact the internal banks 410 and 420.
  • first electrode stem 210S and the second electrode stem 220S extending in the first direction DR1 of the first electrode 210 and the second electrode 220 It may partially overlap with the bank 410 and the second internal bank 420.
  • the present invention is not limited thereto, and the first electrode stem portion 210S and the second electrode stem portion 220S may not overlap the first inner bank 410 and the second inner bank 420.
  • a first electrode contact hole CNDT may be formed in the first electrode stem 210S of the first electrode 210 to penetrate the first insulating layer 510 to expose a part of the first conductive wire 191. .
  • the first electrode 210 may contact the first conductive wiring 191 through the first electrode contact hole CNTD, and the first electrode 210 may be a first source electrode 123 of the first transistor 120. ) And can receive electrical signals.
  • a second electrode contact hole CNTS may be formed in the second electrode stem 220S of the second electrode 220 to penetrate the first insulating layer 510 and expose a part of the second conductive wire 192. .
  • the second electrode 220 may contact the second conductive wire 192 through the second electrode contact hole CNTS, and the second electrode 220 is electrically connected to the power electrode 162 to transmit an electric signal. You can receive it.
  • Partial regions of the first electrode 210 and the second electrode 220 for example, the first electrode branch portion 210B and the second electrode branch portion 220B, respectively, the first internal bank 410 and the second internal It may be disposed to cover the bank 420.
  • the first electrode 210 and the second electrode 220 may be spaced apart from each other and disposed to face each other, and a plurality of light emitting devices 300 may be disposed therebetween.
  • each of the electrodes 210 and 220 may include a transparent conductive material.
  • each of the electrodes 210 and 220 may include a material such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), and Indium Tin-Zinc Oxide (ITZO), but is not limited thereto.
  • each of the electrodes 210 and 220 may include a conductive material having high reflectivity.
  • each of the electrodes 210 and 220 may include a metal such as silver (Ag), copper (Cu), or aluminum (Al) as a material having a high reflectance. In this case, light incident on each of the electrodes 210 and 220 may be reflected to be emitted in the upper direction of each sub-pixel PXn.
  • the electrodes 210 and 220 may have a structure in which one or more layers of a transparent conductive material and a metal layer having a high reflectivity are stacked, respectively, or may be formed as a single layer including them.
  • each of the electrodes 210 and 220 has a stacked structure of ITO/silver (Ag)/ITO/IZO, or an alloy containing aluminum (Al), nickel (Ni), lanthanum (La), etc. Can be However, it is not limited thereto.
  • the second insulating layer 520 is disposed on the first insulating layer 510, the first electrode 210, and the second electrode 220.
  • the second insulating layer 520 is disposed to partially cover the first electrode 210 and the second electrode 220.
  • the second insulating layer 520 is disposed so as to cover most of the upper surfaces of the first electrode 210 and the second electrode 220, and an opening exposing a portion of the first electrode 210 and the second electrode 220 ( Not shown) may be formed.
  • the opening of the second insulating layer 520 may be positioned so that relatively flat top surfaces of the first electrode 210 and the second electrode 220 are exposed.
  • a step difference may be formed between the first electrode 210 and the second electrode 220 so that a portion of the upper surface of the second insulating layer 520 is depressed.
  • the second insulating layer 520 includes an inorganic insulating material, and the second insulating layer 520 disposed to cover the first electrode 210 and the second electrode 220 is disposed below. A portion of the upper surface may be depressed due to a step formed by the electrodes 210 and 220.
  • the light emitting device 300 disposed on the second insulating layer 520 between the first electrode 210 and the second electrode 220 may form an empty space between the recessed upper surface of the second insulating layer 520. I can.
  • the light emitting device 300 may be disposed to be partially spaced apart from the upper surface of the second insulating layer 520, and a material forming the third insulating layer 530 to be described later may be filled in the space.
  • the second insulating layer 520 may include a flat top surface such that the light emitting device 300 is disposed.
  • the upper surface may extend in one direction toward the first electrode 210 and the second electrode 220 and may end on the inclined side surfaces of the first electrode 210 and the second electrode 220. That is, the second insulating layer 520 may be disposed in a region where each of the electrodes 210 and 220 overlaps the inclined side surfaces of the first and second internal banks 410 and 420.
  • the contact electrode 260 to be described later makes contact with the exposed regions of the first electrode 210 and the second electrode 220 and smoothly with the end of the light emitting element 300 on the flat upper surface of the second insulating layer 520. I can contact you.
  • the second insulating layer 520 may protect the first electrode 210 and the second electrode 220 and insulate them from each other. In addition, it is possible to prevent the light emitting device 300 disposed on the second insulating layer 520 from being damaged by direct contact with other members.
  • the shape and structure of the second insulating layer 520 are not limited thereto.
  • the light emitting device 300 may be disposed on the second insulating layer 520 between the electrodes 210 and 220.
  • at least one light emitting device 300 may be disposed on the second insulating layer 520 disposed between the respective electrode branches 210B and 220B.
  • the present invention is not limited thereto, and although not shown in the drawing, at least some of the light emitting devices 300 disposed in each sub-pixel PXn may be disposed in a region other than between the respective electrode branches 210B and 220B.
  • the light emitting device 300 may be disposed so that a partial region overlaps the electrodes 210 and 220.
  • the light emitting device 300 may be disposed on each end of the first electrode branch portion 210B and the second electrode branch portion 220B facing each other.
  • a plurality of layers may be disposed in a horizontal direction on the first insulating layer 510.
  • the light emitting device 300 of the display device 10 may have a shape extending in one direction, and may have a structure in which a plurality of semiconductor layers are sequentially disposed in one direction.
  • a first semiconductor layer 310, an active layer 330, a second semiconductor layer 320, and an electrode layer 370 are sequentially disposed along one direction, and an insulating film 380 is formed on an outer surface thereof. I can surround it.
  • the light-emitting element 300 disposed in the display device 10 is disposed so that one extended direction is parallel to the first insulating layer 510, and a plurality of semiconductor layers included in the light-emitting element 300 is a first insulating layer ( It may be sequentially disposed along a direction parallel to the upper surface of the 510. However, it is not limited thereto. In some cases, when the light emitting device 300 has a different structure, a plurality of layers may be disposed in a direction perpendicular to the first insulating layer 510.
  • one end of the light emitting device 300 may contact the first contact electrode 261 and the other end may contact the second contact electrode 262.
  • the first contact electrode 261 and the second contact to be described later are in the exposed area. It may come into contact with the electrode 262.
  • at least a portion of the insulating layer 380 may be removed from the light emitting device 300, and the insulating layer 380 may be removed to partially expose both end surfaces of the light emitting device 300.
  • the insulating layer 380 may be partially removed.
  • the exposed side of the light emitting device 300 may contact the first contact electrode 261 and the second contact electrode 262.
  • the third insulating layer 530 may be partially disposed on the light emitting device 300 disposed between the first electrode 210 and the second electrode 220.
  • the third insulating layer 530 is disposed to partially cover the outer surface of the light emitting element 300 to protect the light emitting element 300 and at the same time fix the light emitting element 300 during the manufacturing process of the display device 10 You can also do
  • the third insulating layer 530 is disposed on the light emitting device 300, and one end and the other end of the light emitting device 300 may be exposed.
  • the light emitting device 300 may have one exposed end and the other end in contact with the contact electrode 260 and receive an electric signal from each of the electrodes 210 and 220.
  • the shape of the third insulating layer 530 may be formed by a patterning process using a material forming the third insulating layer 530 using a conventional mask process.
  • the mask for forming the third insulating layer 530 has a width narrower than the length of the light emitting device 300, and the material forming the third insulating layer 530 is patterned to expose both ends of the light emitting device 300. I can. However, it is not limited thereto.
  • the materials of the third insulating layer 530 may be disposed between the lower surface of the light emitting device 300 and the second insulating layer 520.
  • the third insulating layer 530 may be formed to fill a space between the second insulating layer 520 and the light emitting element 300 formed during the manufacturing process of the display device 10. Accordingly, the third insulating layer 530 may be formed to surround the outer surface of the light emitting device 300. However, it is not limited thereto.
  • the third insulating layer 530 may be disposed to extend in the second direction DR2 between the first electrode branch portion 210B and the second electrode branch portion 220B on a plane.
  • the third insulating layer 530 may have a planar island shape or a linear shape on the first insulating layer 510.
  • the first and second contact electrodes 261 and 262 are disposed on the electrodes 210 and 220 and the third insulating layer 530, respectively.
  • a third insulating layer 530 is disposed between the first contact electrode 261 and the second contact electrode 262, and the third insulating layer 530 includes the first contact electrode 261 and the second contact electrode 262. ) Can be insulated from each other so that they do not come into direct contact.
  • the first contact electrode 261 and the second contact electrode 262 may contact at least one end of the light emitting element 300, and the first contact electrode 261 and the second contact electrode 262 ) May be electrically connected to the first electrode 210 or the second electrode 220 to receive an electric signal.
  • the first contact electrode 261 may contact the exposed area of the first electrode 210 on the first internal bank 410, and the second contact electrode 262 is formed on the second inner bank 420.
  • the exposed area of the electrode 220 may be in contact.
  • the first and second contact electrodes 261 and 262 may transmit electrical signals transmitted from the respective electrodes 210 and 220 to the light emitting device 300.
  • the contact electrode 260 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like. However, it is not limited thereto.
  • the passivation layer 550 may be disposed on the contact electrode 260 and the third insulating layer 530.
  • the passivation layer 550 may function to protect members disposed on the first insulating layer 510 from an external environment.
  • first insulating layer 510, second insulating layer 520, third insulating layer 530, and passivation layer 550 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer 510, the second insulating layer 520, the third insulating layer 530, and the passivation layer 550 are silicon oxide (SiOx), silicon nitride (SiNx), and silicon acid.
  • Inorganic insulating materials such as nitride (SiOxNy), aluminum oxide (Al 2 O 3 ), and aluminum nitride (AlN) may be included.
  • the first insulating layer 510, the second insulating layer 520, the third insulating layer 530, and the passivation layer 550 are organic insulating materials, such as acrylic resin, epoxy resin, phenol resin, polyamide resin, Polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin, silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate -It may contain polycarbonate synthetic resin, etc. However, it is not limited thereto.
  • the display device 10 may include a light emitting device 300 including an electrode layer 370 and an insulating layer 380 having a thickness of a predetermined level or higher.
  • the light emitting device 300 may prevent the active layer 330 from being damaged or the electrode layer 370 from being removed during the manufacturing process of the light emitting device 300 and the manufacturing process of the display device 10, and The luminous efficiency and luminous reliability of the device 300 may be improved.
  • a light emitting device 300 according to an exemplary embodiment will be described in detail with reference to other drawings.
  • 5 is a schematic diagram of a light emitting device according to an exemplary embodiment.
  • 6 is a schematic cross-sectional view of a light emitting device according to an exemplary embodiment.
  • the light-emitting device 300 may be a light-emitting diode, and specifically, the light-emitting device 300 has a size in a micrometer or nanometer unit, and is an inorganic material. It may be a light emitting diode. Inorganic light emitting diodes may be aligned between the two electrodes that form a polarity when an electric field is formed in a specific direction between two electrodes facing each other. The light emitting device 300 may be aligned between the electrodes by an electric field formed on the two electrodes.
  • the light emitting device 300 may have a shape extending in one direction.
  • the light emitting device 300 may have a shape such as a rod, a wire, or a tube.
  • the light emitting device 300 may be cylindrical or rod-shaped.
  • the shape of the light-emitting element 300 is not limited thereto, and has a shape of a polygonal column such as a regular cube, a rectangular parallelepiped, or a hexagonal column, or extends in one direction but has a partially inclined outer surface. 300) can have a variety of forms.
  • a plurality of semiconductors included in the light emitting device 300 to be described later may have a structure that is sequentially disposed or stacked along the one direction.
  • the light emitting device 300 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may receive an electric signal applied from an external power source and emit it as light in a specific wavelength band.
  • the light emitting device 300 may emit light in a specific wavelength band.
  • the active layer 330 may emit blue light having a central wavelength band ranging from 450 nm to 495 nm.
  • the center wavelength band of blue light is not limited to the above-described range, and includes all wavelength ranges that can be recognized as blue in the art.
  • light emitted from the active layer 330 of the light emitting device 300 is not limited thereto, and green light having a center wavelength band in the range of 495 nm to 570 nm or green light having a center wavelength band in the range of 620 nm to 750 nm. It may be red light.
  • a light emitting device 300 that emits blue light will be described as an example.
  • the light emitting device 300 may include a semiconductor core and an insulating layer 380 surrounding it, and the semiconductor core of the light emitting device 300 includes a first semiconductor layer 310, A second semiconductor layer 320 and an active layer 330 may be included.
  • the light emitting device 300 may further include an electrode layer 370 disposed on one surface of the first semiconductor layer 310 or the second semiconductor layer 320.
  • the first semiconductor layer 310 may be an n-type semiconductor.
  • the first semiconductor layer 310 when the light emitting device 300 emits light in a blue wavelength band, the first semiconductor layer 310 is AlxGayIn1-x-yN (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the formula 1).
  • it may be any one or more of n-type doped AlGaInN, GaN, AlGaN, InGaN, AlN, and InN.
  • the first semiconductor layer 310 may be doped with an n-type dopant.
  • the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 310 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 310 may range from 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 320 is disposed on the active layer 330 to be described later.
  • the second semiconductor layer 320 may be a p-type semiconductor.
  • the second semiconductor layer 320 when the light emitting device 300 emits light in a blue or green wavelength band, the second semiconductor layer 320 is AlxGayIn1-x-yN (0 ⁇ A semiconductor material having a formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1) may be included.
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 320 may be doped with a p-type dopant.
  • the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the second semiconductor layer 320 may be p-GaN doped with p-type Mg.
  • the length of the second semiconductor layer 320 may range from 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the first semiconductor layer 310 and the second semiconductor layer 320 are configured as one layer, but the present invention is not limited thereto. According to some embodiments, depending on the material of the active layer 330, the first semiconductor layer 310 and the second semiconductor layer 320 may have a larger number of layers, such as a clad layer or a tensile strain barrier reducing (TSBR). It may further include a layer. This will be described later with reference to other drawings.
  • TSBR tensile strain barrier reducing
  • the active layer 330 is disposed between the first semiconductor layer 310 and the second semiconductor layer 320.
  • the active layer 330 may include a material having a single or multiple quantum well structure.
  • the active layer 330 includes a material having a multiple quantum well structure, a plurality of quantum layers and well layers may be alternately stacked with each other.
  • the active layer 330 may emit light by combining an electron-hole pair according to an electric signal applied through the first semiconductor layer 310 and the second semiconductor layer 320.
  • the active layer 330 when the active layer 330 emits light in a blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the active layer 330 when the active layer 330 has a structure in which quantum layers and well layers are alternately stacked in a multiple quantum well structure, the quantum layer may include a material such as AlGaN or AlGaInN, and the well layer may include a material such as GaN or AlInN.
  • the active layer 330 includes AlGaInN as a quantum layer and AlInN as a well layer, and as described above, the active layer 330 is blue light having a center wavelength band in the range of 450 nm to 495 nm. Can emit
  • the active layer 330 may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, or a wavelength band of emitted light.
  • Other Group 3 to Group 5 semiconductor materials may be included according to the present invention.
  • the light emitted by the active layer 330 is not limited to light in the blue wavelength band, and in some cases, light in the red and green wavelength bands may be emitted.
  • the length of the active layer 330 may range from 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the active layer 330 may be emitted not only to the outer surface of the light emitting device 300 in the longitudinal direction, but also to both side surfaces.
  • the light emitted from the active layer 330 is not limited in directionality in one direction.
  • the electrode layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 300 may include at least one electrode layer 370. 6 illustrates that the light emitting device 300 includes one electrode layer 370, but is not limited thereto. In some cases, the light emitting device 300 may include or be omitted in a larger number of electrode layers 370. The description of the light emitting device 300 to be described later may be equally applied even if the number of electrode layers 370 is changed or other structures are further included.
  • the electrode layer 370 may reduce resistance between the light emitting element 300 and the electrode or contact electrode.
  • the electrode layer 370 may include a conductive metal.
  • the electrode layer 370 is aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), and ITZO ( Indium Tin-Zinc Oxide) may contain at least any one.
  • the electrode layer 370 may include a semiconductor material doped with n-type or p-type.
  • the electrode layer 370 may include the same material or different materials, but is not limited thereto.
  • the electrode layer 370 may be partially etched during a manufacturing process. As will be described later, in the process of forming the insulating layer 380, the electrode layer 370 may be partially etched to have a thickness smaller than the initial thickness. In the light emitting device 300, in order to prevent the electrode layer 370 from being etched away during the process, the electrode layer 370 may have a thickness of a certain level or more. The light emitting device 300 according to an embodiment may have a thickness of the electrode layer 370 in the range of 20 nm to 200 nm, or 100 nm to 200 nm.
  • the electrode layer 370 When the electrode layer 370 has a thickness thinner than 20 nm, the electrode layer 370 may be etched and removed during the process of forming the insulating layer 380, or a contact failure with the second semiconductor layer 320 may occur. On the other hand, when the thickness of the electrode layer 370 is 200 nm or more, the light generated from the active layer 330 is absorbed by the electrode layer 370, so that the optical characteristics of the light emitting device 300 may be reduced. To prevent this, the electrode layer 370 of the light emitting device 300 may have a thickness of 20 nm or more, preferably in a range of 100 nm to 200 nm.
  • the transmittance of light generated by the active layer 330 may vary according to the thickness of the electrode layer 370.
  • the light emitting device 300 according to an exemplary embodiment may have a transmittance of a certain level or higher, including the electrode layer 370 having a thickness in the above-described range.
  • the electrode layer 370 may have a transmittance of 65% or more, or 70% or more for light having a center wavelength band of about 450 nm.
  • the light emitting device 300 may minimize a change in transmittance according to the thickness. That is, if the electrode layer 370 has a thickness of 20 nm to 200 nm, or 100 nm to 200 nm, the change in transmittance for light having a center wavelength band of 450 nm may be about 3% or about 1%. Accordingly, the light emitting device 300 prevents the electrode layer 370 from being removed during the manufacturing process of the display device 10 by adjusting the thickness of the electrode layer 370, and has a transmittance of a certain level or more, Device efficiency can be improved.
  • the electrode layer 370 of the light emitting device 300 may have a thickness greater than that of the second semiconductor layer 320. As the thickness of the electrode layer 370 increases, the electrode layer 370 may smoothly contact the second semiconductor layer 320 or the first contact electrode 261. To this end, in some cases, the electrode layer 370 of the light emitting device 300 may be formed thicker than the second semiconductor layer 320. However, it is not limited thereto.
  • the insulating layer 380 is disposed to surround the outer surfaces of the above-described semiconductor core and electrode layer.
  • the insulating layer 380 may be disposed to surround at least an outer surface of the active layer 330, and may extend in one direction in which the light emitting device 300 extends.
  • the insulating layer 380 may function to protect the members.
  • the insulating layer 380 may be formed to surround side surfaces of the members, and both ends of the light emitting device 300 in the longitudinal direction may be exposed.
  • the insulating layer 380 is formed to extend in the longitudinal direction of the light emitting device 300 to cover from the first semiconductor layer 310 to the side surface of the electrode layer 370, but is not limited thereto.
  • the insulating layer 380 may cover only the outer surface of some of the semiconductor layers including the active layer 330, or may partially expose the outer surface of each electrode layer 370 by covering only a part of the outer surface of the electrode layer 370.
  • the insulating layer 380 may be formed to have a rounded top surface in cross section in a region adjacent to at least one end of the light emitting device 300.
  • the insulating layer 380 is a material having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlN), It may include aluminum oxide (Aluminum oxide, Al 2 O 3 ), and the like. Accordingly, an electrical short that may occur when the active layer 330 directly contacts an electrode through which an electrical signal is transmitted to the light emitting device 300 may be prevented. In addition, since the insulating layer 380 protects the outer surface of the light emitting device 300 including the active layer 330, it is possible to prevent a decrease in luminous efficiency.
  • the outer surface of the insulating layer 380 may be surface-treated.
  • the light emitting device 300 may be sprayed onto the electrode in a state dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 380 may be hydrophobic or hydrophilic.
  • the light emitting device 300 may have a length of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device 300 may be in the range of 300 nm to 700 nm, and the aspect ratio of the light emitting device 300 may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices 300 included in the display device 10 may have different diameters according to a composition difference of the active layer 330.
  • the diameter of the light emitting device 300 may have a range of about 500 nm.
  • the insulating layer 380 may include at least the active layer 330 to protect the semiconductor core of the light emitting device 300. As described above, during the manufacturing process of the light emitting device 300 and the manufacturing process of the display device 10, the insulating layer 380 may be partially etched to decrease the thickness. When the insulating layer 380 has a thin thickness, the insulating layer 380 may be etched away during the manufacturing process, or the semiconductor core, particularly the active layer 330 may be damaged. To prevent this, the insulating layer 380 of the light emitting device 300 according to an exemplary embodiment may have a thickness of a certain level or higher.
  • the light emitting device 300 may have a thickness of the insulating layer 380 in the range of 10 nm to 1.0 ⁇ m, or 20 nm to 80 nm, preferably 60 nm to 80 nm.
  • the insulating layer 380 may have a thickness within the above-described range and may be disposed to surround at least the outer surface of the active layer 330. Through this, even if the insulating layer 380 is partially etched during the manufacturing process of the light emitting device 300 and the manufacturing process of the display device 10, the insulating layer 380 remains on the outer surface of the active layer 330 to protect the insulating layer 380.
  • the insulating layer 380 is disposed so as to surround the entire outer surface of the semiconductor core including the active layer 330, and is disposed so as to surround the first semiconductor layer 310 and the electrode layer 370 to the side surfaces.
  • the present invention is not limited thereto, and the insulating layer 380 is not disposed on the light emitting device 300 and a part of the outer surface of the semiconductor core may be exposed.
  • the diameter of the semiconductor core and the thickness of the insulating layer 380 in the light emitting device 300 may have a specific relationship.
  • the thickness of the insulating layer 380 may be in a range of 10% to 16% of the diameter of the semiconductor core.
  • the semiconductor core, in particular, the active layer 330 may be protected.
  • the insulating layer 380 is disposed along the outer surface of the semiconductor core, but the thickness may not be uniform.
  • the insulating layer 380 may have different thicknesses on the outer surfaces of the first semiconductor layer 310, the active layer 330, the second semiconductor layer 320, and the electrode layer 370, respectively. This may be that the insulating layer 380 is etched during the manufacturing process of the light emitting device 300 or partially etched after the light emitting device 300 is disposed on the display device 10 to have a different thickness depending on the location.
  • FIG. 7 is an enlarged view of the QA portion of FIG. 4.
  • the light emitting device 300 may be disposed on the second insulating layer 520 between the first electrode 210 and the second electrode 220.
  • the light emitting device 300 may include one side that is a lower surface and the other side that is an upper surface of the outer surface of the insulating layer 380.
  • the one side may be in contact with the second insulating layer 520 and the third insulating layer 530 disposed under the light emitting device 300, and the other side may be a second insulating layer disposed above the light emitting device 300.
  • the insulating layer 530 and the contact electrode 260 may be in contact.
  • One side of the lower surface of the light emitting device 300 is in contact with the second insulating layer 520, and in a space filled with the third insulating layer 530 by partially depressing the second insulating layer 520, the third insulating layer Can contact 530.
  • the one side surface is a lower surface of the light emitting device 300 in cross section and may not be etched during the manufacturing process of the display device 10. Accordingly, the surfaces where the second insulating layer 520 and the third insulating layer 530 contact each other may form a flat surface.
  • the other side of the light emitting device 300 which is an upper surface of the cross section, may be partially etched in an etching process performed before the process of forming the contact electrode 260.
  • the insulating layer 380 may be etched in a region in contact with the contact electrode 260 except for a portion in contact with the third insulating layer 530 on the other side.
  • the display device 10 according to an exemplary embodiment may include a region in which the insulating layer 380 of the light emitting element 300 has a partially different thickness.
  • the other side is a first surface (S1) in contact with the first contact electrode 261, a second surface (S2) in contact with the second contact electrode 262, and a third in contact with the third insulating layer 530.
  • the insulating layer 380 may have a relatively thin thickness, and the third surface S3
  • the insulating layer 380 may not be etched by contacting the silver third insulating layer 530. Accordingly, the insulating layer 380 may have a thickness thinner than a region where the third surface S3 is located in a region where the first surface S1 and the second surface S2 are located.
  • the thickness of the insulating layer 380 of the above-described light emitting device 300 may be a thickness of a region where the third surface S3 is positioned. That is, the light emitting element 300 of the display device 10 has a thickness in the range of 60 nm to 80 nm in a region in which the third surface S3 is located in the insulating film 380 or in a region in contact with the third insulating layer 530. Can have. On the other hand, in a region in which the first and second surfaces S1 and S2 are located, or in a region in contact with the first and second contact electrodes 261 and 262, the thickness may have a range of 40 nm to 60 nm. I can.
  • the light emitting device 300 disposed between the first electrode 210 and the second electrode 220 may have different diameters according to positions. That is, the light emitting device 300 may have different diameters measured in the other direction perpendicular to the one extending direction.
  • a first diameter Da which is a diameter measured in the other direction in the region where the third surface S3 is located, is a second diameter where the second surface S2 is located ( It may be larger than the third diameter Dc where Db) and the first surface S1 are located.
  • the first diameter (Da), the second diameter (Db), and the third diameter (Dc) are determined as the insulating layer 380 is partially etched during the manufacturing process of the display device 10 or the manufacturing process of the light emitting device 300. They can have different values.
  • the light emitting device 300 has a 3-1 diameter (Dc1) and a second semiconductor layer measured at the interface between the active layer 330 and the second semiconductor layer 320 in the region where the first surface S1 is located.
  • the 3-2th diameter Dc2 measured at the interface between 320 and the electrode layer 370 may be further defined.
  • the 3-1 diameter Dc1 and the 3-2 diameter Dc2 are shown to be the same, but the present invention is not limited thereto.
  • the 3-1th diameter Dc1 and the 3-2nd diameter Dc2 may have different values, and the insulating layer 380 may be formed to have an inclined outer surface in cross section. For a description of this, reference is made to other embodiments.
  • the insulating layer 380 of the light emitting device 300 may have a range of 60 nm to 80 nm, but at least some regions may have a thickness of 40 nm or more and 60 nm or less.
  • the region surrounding the active layer 330 may have a thickness of 40 nm or more even if partially etched during the manufacturing process, and the active layer 330 of the light emitting device 300 is It can prevent exposure.
  • the insulating layer 380 is formed to have a thickness of a certain level or higher during the manufacturing process of the light emitting element 300, the light emitting element 300 disposed on the display device 10 may be formed in the active layer 330 even if the insulating layer 380 is partially etched. Can be protected. Through this, luminous efficiency and luminous reliability of the light-emitting device 300 may be improved.
  • the display device 10 may include a greater number of insulating layers. According to an embodiment, the display device 10 may further include a fourth insulating layer 540 disposed to protect the first contact electrode 261.
  • FIG. 8 is a cross-sectional view illustrating a part of a display device according to an exemplary embodiment.
  • the display device 10 may further include a fourth insulating layer 540 disposed on the first contact electrode 261.
  • the display device 10 according to the present exemplary embodiment further includes a fourth insulating layer 540 and at least a part of the second contact electrode 262 is disposed on the fourth insulating layer 540.
  • overlapping descriptions will be omitted, and descriptions will be made focusing on differences.
  • the display device 10 of FIG. 8 is disposed on the first contact electrode 261 and includes a fourth insulating layer 540 that electrically insulates the first contact electrode 261 and the second contact electrode 262 from each other.
  • Can include.
  • the fourth insulating layer 540 is disposed to cover the first contact electrode 261, but does not overlap with a partial area of the light emitting device 300 so that the light emitting device 300 can be connected to the second contact electrode 262.
  • the fourth insulating layer 540 may partially contact the first contact electrode 261 and the third insulating layer 530 on the upper surface of the third insulating layer 530.
  • the fourth insulating layer 540 may be disposed on the third insulating layer 530 to cover one end of the first contact electrode 261. Accordingly, the fourth insulating layer 540 may protect the first contact electrode 261 and electrically insulate it from the second contact electrode 262.
  • a side surface of the fourth insulating layer 540 in a direction in which the second contact electrode 262 is disposed may be aligned with one side surface of the third insulating layer 530.
  • the fourth insulating layer 540 may include an inorganic insulating material like the second insulating layer 520.
  • the first contact electrode 261 may be disposed between the first electrode 210 and the fourth insulating layer 540, and the second contact electrode 262 may be disposed on the fourth insulating layer 540.
  • the second contact electrode 262 may partially contact the second insulating layer 520, the third insulating layer 530, the fourth insulating layer 540, the second electrode 220, and the light emitting element 300. have.
  • One end of the second contact electrode 262 in the direction in which the first electrode 210 is disposed may be disposed on the fourth insulating layer 540.
  • the passivation layer 550 may be disposed on the fourth insulating layer 540 and the second contact electrode 262 and may be disposed to protect them. Hereinafter, redundant descriptions will be omitted.
  • 9 to 14 are cross-sectional views illustrating a manufacturing process of a light emitting device according to an exemplary embodiment.
  • the base substrate 1100 may include a sapphire substrate (Al 2 O 3 ) and a transparent substrate such as glass.
  • the present invention is not limited thereto, and may be formed of a conductive substrate such as GaN, SiC, ZnO, Si, GaP, and GaAs.
  • a case where the base substrate 1100 is a sapphire substrate (Al 2 O 3 ) will be described.
  • the thickness of the base substrate 1100 is not particularly limited, but for example, the base substrate 1100 may have a thickness ranging from 400 ⁇ m to 1500 ⁇ m.
  • a plurality of semiconductor layers are formed on the base substrate 1100.
  • a plurality of semiconductor layers grown by an epitaxial method may be formed by growing a seed crystal.
  • the method of forming the semiconductor layer includes electron beam deposition, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), and dual thermal evaporation (Dual -type thermal evaporation), sputtering, metal-organic chemical vapor deposition (Metal organic chemical vapor deposition, MOCVD), and the like, and preferably, metal-organic chemical vapor deposition (MOCVD).
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • PLD plasma laser deposition
  • dual thermal evaporation Dual evaporation
  • sputtering metal-organic chemical vapor deposition
  • MOCVD metal-organic chemical vapor deposition
  • MOCVD metal-organic chemical vapor deposition
  • MOCVD metal-organic chemical vapor deposition
  • the precursor material for forming a plurality of semiconductor layers is not particularly limited within a range that can be normally selected to form a target material.
  • the precursor material may be a metal precursor including an alkyl group such as a methyl group or an ethyl group.
  • it may be a compound such as trimethyl gallium (Ga(CH 3 ) 3 ), trimethyl aluminum (Al(CH 3 ) 3 ), triethyl phosphate ((C 2 H 5 ) 3 PO 4 ), but is not limited thereto. Does not.
  • a method of forming a plurality of semiconductor layers, a process condition, etc. will be omitted and described, and a sequence and a stacked structure of a method of manufacturing the light emitting device 300 will be described in detail.
  • a buffer material layer 1200 is formed on the base substrate 1100. Although the drawing shows that one layer of the buffer material layer 1200 is stacked, it is not limited thereto, and a plurality of layers may be formed.
  • the buffer material layer 1200 may be disposed to reduce a difference in lattice constant between the first semiconductor 3100 and the base substrate 1100.
  • the buffer material layer 1200 may include an undoped semiconductor, and may include substantially the same material as the first semiconductor 3100, but may be a material that is not doped with n-type or p-type. .
  • the buffer material layer 1200 may be at least one of undoped InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, but is not limited thereto.
  • the buffer material layer 1200 may be omitted depending on the base substrate 1100.
  • the buffer material layer 1200 including an undoped semiconductor is formed on the base substrate 1100 will be described.
  • the semiconductor structure 3000 may include a first semiconductor 3100, an active layer 3300, a second semiconductor 3200, and an electrode material layer 3700.
  • the plurality of material layers included in the semiconductor structure 3000 may be formed by performing a conventional process as described above, and the plurality of layers included in the semiconductor structure 3000 may be the light emitting device 300 according to an exemplary embodiment. It may correspond to each of the layers included in the. That is, these may include the same materials as the first semiconductor layer 310, the active layer 330, the second semiconductor layer 320, and the electrode layer 370 of the light emitting device 300, respectively.
  • the semiconductor structure 3000 is etched to form a semiconductor core 3000 ′ spaced apart from each other.
  • the semiconductor structure 3000 may be etched by a conventional method.
  • the semiconductor structure 3000 may be etched by forming an etching mask layer thereon and etching the semiconductor structure 3000 along the etching mask layer in a direction perpendicular to the lower substrate 1000. .
  • the process of etching the semiconductor structure 3000 is dry etching, wet etching, reactive ion etching (RIE), inductively coupled plasma reactive ion etching (ICP). -RIE), etc.
  • RIE reactive ion etching
  • ICP inductively coupled plasma reactive ion etching
  • -RIE inductively coupled plasma reactive ion etching
  • anisotropic etching is possible, so it may be suitable for vertical etching.
  • the etching etchant may be Cl 2 or O 2. However, it is not limited thereto.
  • the semiconductor structure 3000 may be etched by using a dry etching method and a wet etching method. For example, first, etching in the depth direction may be performed by a dry etching method, and then a sidewall may be etched through a wet etching method, which is an isotropic etching method, to lie on a plane perpendicular to the surface.
  • a device rod ROD including an insulating layer 380 partially surrounding the outer surface of the semiconductor core 3000 ′ is formed.
  • the insulating film 380 forms an insulating film 3800 surrounding the outer surface of the semiconductor core 3000 ′, and then one end of the semiconductor core 3000 ′, for example, an electrode layer ( 370) It may be formed by partially removing the insulating film 3800 so that the upper surface is exposed ('1 st etch' in FIG. 12).
  • the insulating film 3800 is an insulating material formed on the outer surface of the semiconductor core 3000 ′, and may be formed by applying or immersing an insulating material on the outer surface of the vertically etched semiconductor core 3000 ′. .
  • the insulating film 3800 may be formed by atomic layer deposition (ALD).
  • the insulating film 3800 may also be formed on the side surface and the upper surface of the semiconductor core 3000 ′, and on the lower substrate 1000 exposed in a region where the semiconductor core 3000 ′ is spaced apart.
  • a process such as dry etching or etchback, which is anisotropic etching, may be performed.
  • the upper surface of the insulating film 3800 is removed to expose the electrode layer 370, and in this process, the electrode layer 370 may also be partially removed. That is, the thickness of the electrode layer 370 of the light emitting device 300 finally manufactured may be smaller than the thickness of the electrode material layer 3700 formed during the manufacturing process of the light emitting device 300.
  • the thickness of the electrode layer 370 of the light emitting device 300 may be 20 nm to 200 nm, or 100 nm to 200 nm, the thickness of the electrode material layer 3700 may be 200 nm or more. However, it is not limited thereto.
  • an outer surface of the insulating layer 380 may be formed to be partially curved in a region surrounding the electrode layer 370.
  • the process of partially removing the insulating film 3800 not only the top surface but also the side surfaces of the insulating film 3800 are partially removed, so that the insulating film 380 surrounding the plurality of layers is formed with the end surface partially etched. Can be.
  • the outer surface of the insulating film 380 adjacent to the electrode layer 370 in the light emitting device 300 may be partially removed.
  • the device rod ROD on which the insulating layer 380 is formed is separated from the lower substrate 1000 to manufacture the light emitting device 300.
  • the light emitting device 300 may be manufactured through the process described above.
  • the light emitting device 300 manufactured in this way is disposed between the first electrode 210 and the second electrode 220, and a third insulating layer 530 and a contact electrode 260 are disposed thereon to provide a display device ( 10) can be prepared.
  • a manufacturing process of the display device 10 will be described with further reference to other drawings.
  • 15 to 19 are cross-sectional views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • the first electrode 210 and the second electrode 220 disposed on the 410 and the second internal bank 420, respectively, and a second insulating material layer covering the first electrode 210 and the second electrode 220 Prepare (520').
  • the second insulating layer 520 ′ may be partially patterned in a subsequent process to form the second insulating layer 520 of the display device 10.
  • the above members may be formed by performing a conventional mask process and patterning a metal, inorganic material, or organic material.
  • the ink 900 including the light emitting element 300 is sprayed onto the first electrode 210 and the second electrode 220.
  • the ink 900 may include a solvent 910 and a light emitting device 300 dispersed in the solvent 910.
  • the light emitting device 300 may be sprayed onto the electrodes 210 and 220 in a state dispersed in the solvent 910, and the first electrode 210 and the second electrode 220 are applied by an electric signal applied in a subsequent process. Can be arranged in between.
  • an electric field is generated on the ink 900 including the light emitting element 300 by applying an electric signal to the first electrode 210 and the second electrode 220.
  • the light emitting device 300 may receive a dielectrophoretic force by an electric field, and may be seated between the first electrode 210 and the second electrode 220 while changing the orientation direction and position.
  • the solvent 910 of the ink 900 is removed.
  • the light emitting device 300 is disposed between the first electrode 210 and the second electrode 220, and a plurality of light emitting devices 300 are seated between the first electrode 210 and the second electrode 220 As they become, they can be aligned with a specific orientation direction.
  • a third insulating material layer 530 ′ is formed to cover the second insulating material layer 520 ′ and the light emitting device 300, and patterned to form a third insulating layer 530.
  • the third insulating layer 530 ′ may be partially patterned by an etching process (2 nd etch) to form the third insulating layer 530.
  • the etching process (2 nd etch) of the third insulating material layer 530 ′ the outer surface of the light emitting device 300 may be partially exposed, and the insulating layer 380 may be partially etched.
  • a portion of the insulating layer 380 where the third insulating layer 530 is not disposed and is exposed, for example, a region in which the first and second surfaces S1 and S2 of FIG. 7 are located is the third insulating layer. It may have a thickness thinner than that of the third surface S3 which is a portion in contact with the 530.
  • the second insulating layer 520 is formed by patterning the second insulating layer 520 ′, and the first and second contact electrodes 261 and 262 and the passivation layer 550 are formed. ) May be formed to manufacture the display device 10.
  • the light emitting device 300 and the display device 10 may be manufactured.
  • the electrode layer 370 of the light-emitting element 300 is in the manufacturing process of the light-emitting element 300
  • the insulating film 380 of the light-emitting element 300 is in the manufacturing process of the light-emitting element 300 and the display device 10. It may be partially etched to make the thickness thinner.
  • the light emitting device 300 according to the embodiment includes the electrode layer 370 and the insulating layer 380 having a thickness of a certain level or more, thereby protecting the active layer 330 and simultaneously protecting the electrode layer 370 and the second semiconductor layer 320. ) Can be in contact smoothly. Accordingly, the light emitting element 300 included in the display device 10 can secure excellent light emission efficiency and light emission reliability.
  • the light emitting device 300 and the display device 10 according to various embodiments will be described.
  • 20 is a schematic cross-sectional view of a light emitting device according to an exemplary embodiment.
  • an upper surface or an end surface of the insulating layer 380_1 may have a partially inclined shape, and may include regions having different thicknesses.
  • the light emitting device 300_1 of FIG. 20 is different from the light emitting device 300 of FIG. 6 in that the end surface of the insulating layer 380_1 has an inclined shape.
  • the arrangement and structure of the electrode layer 370, the first semiconductor layer 310, and the active layer 330 are the same as those of FIG. 6, overlapping descriptions will be omitted and the differences will be mainly described below.
  • the insulating layer 380_1 is disposed so that a portion of the semiconductor core, for example, the side surface of the electrode layer 370_1 is exposed, and the end surface of the portion of the insulating layer 380_1 to which the electrode layer 370_1 is exposed is partially It can have an inclined shape.
  • the electrode layer 370_1 includes a first exposed surface 370S1 exposed without an insulating layer 380_1 among the outer surfaces and a second exposed surface 370S2 that is the other surface facing the second semiconductor layer 320_1. Can include.
  • the first exposed surface 370S1 and the second exposed surface 370S2 are each exposed surface without the insulating layer 380_1 disposed thereon, and are exposed in the process of etching the insulating layer 3800 during the manufacturing process of the light emitting device 300_1. Can be. In the case of the light emitting device 300 of FIG. 6, only the top surface of the electrode layer 370 is exposed in the process of etching the insulating film 3800, whereas the light emitting device 300_1 of FIG. 20 is the first exposure of the electrode layer 370_1. The surface 370S1 may also be exposed at the same time.
  • the side surface of the electrode layer 370_1 may include a region in contact with the insulating layer 380_1 and the first exposed surface 370S1 exposed without the insulating layer 380_1 disposed thereon.
  • the insulating layer 380_1 may include a first portion 380S1 and a second portion 380S2.
  • the insulating layer 380_1 is formed to expose the first exposed surface 370S1 of the electrode layer 370_1, and the first portion 380S1 is connected to the first exposed surface 370S1 and formed to be curved so that the outer surface has an inclined shape. Can be. That is, according to an exemplary embodiment, the thickness of the first portion 380S1 of the insulating layer 380_1 may decrease toward one direction in which the light emitting element 300_1 extends.
  • the second portion 380S2 may be connected to the first portion 380S1 to form a flat outer surface.
  • the first part 380S1 is disposed to surround a part of the electrode layer 370_1 and the second semiconductor layer 320_1, and the second part 380S2 is disposed to surround the active layer 330_1 and the first semiconductor layer 310_1 Can be.
  • the present invention is not limited thereto, and the first portion 380S1 having an inclined outer surface may be disposed to surround a portion of the active layer 330_1.
  • the insulating layer 380_1 may include portions having different thicknesses, for example, a first portion 380S1 and a second portion 380S2. As described above, the insulating layer 380_1 may have a thickness of at least a certain level to protect the active layer 330_1, and the second portion 380S2 of the insulating layer 380_1 is a portion surrounding the active layer 330_1, The outer surface may have a thicker thickness than the first portion 380S1 having an inclined shape.
  • the insulating layer 380_1 of the light emitting device 300_1 has a third thickness W3 that is a thickness of the second portion 380S2 surrounding the active layer 330_1 and a first portion 380S1 whose outer surface is inclined. Can be greater than the thickness of
  • the first portion 380S1 includes a first thickness W1, which is a thickness measured at an interface between the electrode layer 370_1 and the second semiconductor layer 320_1, and an interface between the second semiconductor layer 320_1 and the active layer 330_1.
  • the second thickness W2, which is the thickness measured at may be different from each other.
  • the first thickness W1 of the portion adjacent to the exposed first exposed surface 370S1 of the electrode layer 370_1 of the first portion 380S1 is 2 may be smaller than the thickness W2, and the third thickness W3 may be greater than the first thickness W1 and the second thickness W2.
  • the insulating layer 380_1 has a third thickness W3 of the second portion 380S2 in a range of 60 nm to 80 nm, and the first thickness of the first portion 380S1 having an inclined shape. (W1) and the second thickness W2 may be thinner than the third thickness W3.
  • W1 and the second thickness W2 may be thinner than the third thickness W3.
  • This shape of the light-emitting device 300_1 may be formed by simultaneously etching the upper surface of the insulating film 380_1 when the insulating film 3800 is etched during the manufacturing process of the light-emitting device 300_1.
  • 21 is a cross-sectional view illustrating a part of a manufacturing process of the light emitting device of FIG. 20.
  • the insulating film 3800 is partially removed so that the upper surface of the electrode layer 370_1 may be exposed.
  • the process of partially removing the insulating film 3800 may be performed by etching in a direction perpendicular to the lower substrate 1000.
  • the side surface of the insulating film 3800 may be partially etched.
  • the insulating layer 380_1 may be etched to form a first portion 380S1 having an inclined outer surface.
  • the insulating layer 380_1 of the light emitting device 300_1 may be partially etched during the manufacturing process of the display device 10 to decrease the thickness.
  • the thickness relationship between the first thickness W1, the second thickness W2, and the third thickness W3 of the insulating layer 380_1 may be different.
  • FIG. 22 is a cross-sectional view illustrating a part of a display device including the light emitting element of FIG. 20.
  • the light emitting device 300 is the light emitting device 300_1 of FIG. 20 in the embodiment of FIG. 7. That is, in the embodiment of FIG. 22, as the insulating layer 380_1 of the light emitting element 300_1 includes the first portion 380S1 having an inclined shape, the first contact electrode 261 and the insulating layer 380_1 are The shape of the first surface S1 in contact may be different.
  • overlapping descriptions will be omitted, and descriptions will be made focusing on differences.
  • the light emitting device 300_1 may include one side that is an upper and lower surface and the other side that is an upper and lower surface. The one side may contact the second insulating layer 520 and the third insulating layer 530.
  • the light emitting device 300_1 according to an exemplary embodiment includes a first portion 380S1 in which the insulating layer 380_1 forms an inclined outer surface, and the electrode layer 370_1 includes an exposed second exposed surface 370S2. Accordingly, one side of the light emitting device 300_1 may be partially spaced apart from the second insulating layer 520.
  • the first portion 380S1 of the insulating layer 380_1 and the second exposed surface 370S2 of the electrode layer 370_1 include a second insulating layer 520 and Can be separated.
  • the other side of the light emitting device 300_1 may contact the first contact electrode 261, the third insulating layer 530, and the second contact electrode 262. Of the other side surfaces, except for the first surface S1 in contact with the first contact electrode 261, contact with the second surface S2 and the third insulating layer 530 in contact with the second contact electrode 262
  • the third surface S3 is substantially the same as the embodiment of FIG. 7.
  • the first surface S1 may be positioned over the first portion 380S1 forming an inclined outer surface of the insulating layer 380_1 and the exposed second exposed surface 370S2 of the electrode layer 370_1.
  • the first contact electrode 261 may contact the second exposed surface 370S2 of the electrode layer 370_1 and the first portion 380S1 of the insulating layer 380_1, and the first surface ( S1) may be formed to be partially inclined or curved.
  • the display device 10 may include a region in which the insulating layer 380 of the light emitting element 300 has a partially different thickness.
  • the insulating layer 380_1 may have a thickness thinner than a region in which the first surface S1 and the second surface S2 are located than a region in which the third surface S3 is located.
  • the light emitting device 300_1 of FIG. 20 has an outer surface in which the insulating film 380_1 is inclined at the first portion 380S1, and the first thickness W1 measured at the interface between the electrode layer 370_1 and the second semiconductor layer 320_1 May be thinner than the second thickness W2 measured at the interface of the active layer 330_1 of the second semiconductor layer 320_1.
  • the first portion 380S1 of the insulating layer 380_1 may be partially etched, and the first thickness W1 ′ and the second thickness W2 ′ may become thinner.
  • the region where the third surface S3 in contact with the third insulating layer 530 is positioned is not etched, and the third thickness W3', which is the thickness measured in the region, is constant. Can be maintained. That is, the third thickness W3 ′ may be thicker than the first thickness W1 ′ and the second thickness W2 ′.
  • the insulating layer 380_1 of the light emitting device 300_1 may have a first thickness W1 ′ that is thinner than a second thickness W2 ′ as the first portion 380S1 has an inclined outer surface.
  • the light emitting device 300_1 may have different diameters depending on the location.
  • a first diameter Da which is a diameter measured in the other direction in a region where the third surface S3 is located
  • a second diameter where the second surface S2 is located It may be larger than the third diameter Dc where Db) and the first surface S1 are located.
  • the 3-1 diameter Dc1 measured at the interface between the active layer 330_1 and the second semiconductor layer 320_1 is the second semiconductor layer. It may be larger than the 3-2th diameter Dc2 measured at the interface between 320_1 and the electrode layer 370_1.
  • the first thickness W1 ′ and the second thickness W2 ′ in the first portion 380S1 of the insulating layer 380_1 may satisfy Equation 1 below.
  • ⁇ c arctan((W2'-W1')/D) ⁇ 70°
  • the insulating layer 380_1 of the light emitting device 300_1 has a thickness of a predetermined level or higher to protect the active layer 330_1 and is disposed to surround at least the active layer 330_1. Even if the insulating layer 380_1 is partially etched, the light emitting element 300_1 disposed on the display device 10 may be disposed so as to cover the active layer 330_1 to protect it. As shown in FIG. 22, the light emitting device 300_1 includes a first portion 380S1 in which an insulating layer 380_1 is formed with an inclined outer surface, and the active layer 330_1 is a first portion 380S1 of the insulating layer 380_1. And can be positioned to overlap.
  • the first part 380S1 may have a minimum thickness in a region overlapping the active layer 330_1, and an inclination angle ⁇ c of the inclined outer surface may be defined. have.
  • the inclination angle ⁇ c of the first portion 380S1 may be measured based on the second semiconductor layer 320_1 so that the insulating layer 380_1 may protect the active layer 330_1.
  • the insulating layer 380_1 in the light emitting element 300_1 of the display device 10, the insulating layer 380_1 has an inclination angle ⁇ c of 70° or less and a second thickness W2' of 40 nm or more. I can.
  • the active layer 330_1 It can have a thickness sufficient to protect it.
  • the light emitting element 300_1 disposed in the display device 10 has a thickness (second thickness, W2') of 40 nm or more of the insulating film 380_1 surrounding the active layer 330_1, and the second semiconductor layer 320_1
  • the inclination angle ⁇ c has a range of 70° or less based on )
  • the light emitting device 300_1 may prevent damage to the active layer 330_1.
  • the display device 10 may include the light emitting element 300_1 to improve light emission efficiency and light emission reliability.
  • the first thicknesses W1 and W1 ′ measured at the interface between the second semiconductor layer 320 and the electrode layer 370 may have a value of 0 nm or more. That is, in the light emitting device 300 according to the exemplary embodiment, the insulating layer 380 may not be disposed at the interface between the electrode layer 370 and the second semiconductor layer 320.
  • 23 is a schematic cross-sectional view of a light emitting device according to an exemplary embodiment.
  • 24 is a cross-sectional view illustrating a part of a display device including the light emitting element of FIG. 23.
  • the electrode layer 370_2 may include a first exposed surface 370S1 and a second exposed surface 370S2, and the second semiconductor layer 320_2 may further include a third exposed surface 320S3.
  • the insulating layer 380_2 includes a first portion 380S1 connected to the third exposed surface 320S3 and having an inclined outer surface, and a second portion 380S2 connected to the first portion 380S1 and forming a flat surface. It may include.
  • the first portion 380S1 of the insulating layer 380_2 is disposed to partially overlap only the second semiconductor layer 320_2, so that the second semiconductor layer 320_2 may be partially exposed.
  • This embodiment is different from the embodiment of FIG. 20 in that the side surface of the second semiconductor layer 320_2 is further exposed.
  • the insulating layer 380_2 of the light emitting device 300_2 has a second thickness W2 that is the thickness of the first portion 380S1 and the thickness of the second portion 380S2 is smaller than the third thickness W3 and the first portion 380S1 ), the thickness measured at the interface between the electrode layer 370_2 and the second semiconductor layer 320_2 may be 0 nm.
  • other descriptions are the same as those described above with reference to the embodiment of FIG. 20, and detailed descriptions will be omitted.
  • the light emitting device 300_2 may include one side that is an upper and lower surface and the other side that is an upper and upper surface. The one side may contact the second insulating layer 520 and the third insulating layer 530.
  • the electrode layer 370_2 may include an exposed second exposed surface 370S2
  • the second semiconductor layer 320_2 may include a partially exposed third exposed surface 320S3. have. Accordingly, one side of the light emitting device 300_2 may be partially spaced apart from the second insulating layer 520.
  • the first portion 380S1 of the insulating layer 380_2, the second exposed surface 370S2 of the electrode layer 370_2, and the second semiconductor layer 320_2 may be spaced apart from the second insulating layer 520.
  • the other side of the light emitting device 300_2 may contact the first contact electrode 261, the third insulating layer 530, and the second contact electrode 262.
  • the third surface S3 is substantially the same as the embodiment of FIG. 20.
  • the first surface S1 is formed of the first portion 380S1 forming an inclined outer surface of the insulating layer 380_2, the exposed second exposed surface 370S2 of the electrode layer 370_2, and the second semiconductor layer 320_2. It may be located over the exposed third exposed surface 320S3.
  • the first contact electrode 261 is formed of the third exposed surface 320S3 of the second semiconductor layer 320_2, the second exposed surface 370S2 of the electrode layer 370_2, and the insulating layer 380_2.
  • the first portion 380S1 may be in contact, and the first surface S1 may be formed to be partially inclined or curved.
  • the insulating layer 380_2 has an inclined outer surface at the first portion 380S1 and the second semiconductor layer 320_2 is partially exposed, the second semiconductor layer 320_2 and the The insulating layer 380_2 is not disposed at the interface of the electrode layer 370_2, and a second thickness W2 of the insulating layer 380_2 may be defined at the interface between the second semiconductor layer 320_2 and the active layer 330_2.
  • the first portion 380S1 of the insulating layer 380_2 may be partially etched, and the second thickness W2 ′ may become thinner.
  • the region where the third surface S3 in contact with the third insulating layer 530 is positioned is not etched, and the third thickness W3', which is the thickness measured in the region, is constant. Can be maintained. That is, the third thickness W3 ′ may be thicker than the second thickness W2 ′.
  • the second thickness W2 ′ may have a range of at least 40 nm or more in order to protect the active layer 330_2 of the light emitting device 300_2. Accordingly, the light-emitting element 300_2 may prevent damage to the active layer 330_2, and the display device 10 may improve light-emitting efficiency and light-emitting reliability.
  • the electrode stem portions 210S and 220S extending in the first direction DR1 may be omitted for the first electrode 210 and the second electrode 220.
  • 25 is a plan view illustrating one sub-pixel of a display device according to an exemplary embodiment.
  • a first electrode 210_3 and a second electrode 220_3 may extend in one direction, that is, in a second direction DR2.
  • electrode stem portions 210S and 220S extending in the first direction DR1 may be omitted.
  • the display device 10_3 of FIG. 25 is different from the display device 10 of FIG. 3 in that the electrode stem portions 210S and 220S are omitted and one second electrode 220_3 is further included.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the plurality of first electrodes 210_3 and the second electrodes 220_3 may extend in the second direction DR2 within each sub-pixel PXn.
  • the external bank 430 may also extend in the second direction DR2.
  • the second electrode 220_3 and the external bank 430 may also extend to other sub-pixels PXn adjacent in the second direction DR2. Accordingly, each of the sub-pixels PXn adjacent in the second direction DR2 may receive the same electric signal from the second electrode 220_3.
  • a second electrode contact hole CNTS may be disposed for each second electrode 220_3.
  • the second electrode 220 may be electrically connected to the power electrode 162 of the circuit element layer PAL through the second electrode contact hole CNTS positioned for each sub-pixel PXn.
  • a second electrode contact hole CNTS is formed in each of the two second electrodes 220_3, but is not limited thereto.
  • the first electrode 210_3 may extend in the second direction DR2 but may end at the boundary of each sub-pixel PXn.
  • Each of the sub-pixels PXn adjacent in the second direction DR2 includes a first electrode 210_3 spaced apart from each other, and they may receive different electrical signals through the first electrode contact hole CNTD. .
  • the shape of the first electrode 210_3 may be formed by extending and disposing in the second direction DR2 and then disconnecting at the boundary of the adjacent sub-pixel PXn during the manufacturing process of the display device 10.
  • the light emitting devices 300 may be connected in parallel.
  • some electrodes 210_3 and 220_3 are not electrically connected to the circuit element layer PAL through electrode contact holes CNTD and CNTS, but are disposed as a floating electrode. It could be.
  • only electrodes located on the outer side can receive electrical signals through the electrode contact holes CNTD and CNTS, and the electrodes 210_3 and 220_3 disposed between them are It may not receive an electrical signal directly.
  • the light emitting elements 300 disposed therebetween may be partially connected in series in addition to parallel connection.
  • the outer bank 430 may be disposed at the boundary of the sub-pixels PXn adjacent in the first direction DR1 to extend in the second direction DR2.
  • the external bank 430 may be disposed at the boundary of the sub-pixels PXn adjacent in the second direction DR2 and may extend in the first direction DR1.
  • the description of the external bank 430 is the same as described above with reference to FIG. 3.
  • the first contact electrode 261_3 and the second contact electrode 262_3 included in the display device 10_3 of FIG. 25 are substantially the same as the display device 10 of FIG. 3.
  • FIG. 25 it is shown that two first electrodes 210_3 and two second electrodes 220_3 are disposed, and they are alternately spaced apart from each other.
  • the present invention is not limited thereto, and some electrodes may be omitted or a larger number of electrodes may be disposed in the display device 10_3.
  • the display device 10 may not have a shape in which the first electrode 210 and the second electrode 220 necessarily extend in one direction.
  • the shape of the first electrode 210 and the second electrode 220 of the display device 10 is not particularly limited as long as they are spaced apart from each other so as to provide a space in which the light emitting elements 300 are disposed.
  • 26 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • At least a portion of the first electrode 210_4 and the second electrode 220_4 of the display device 10_4 has a curved shape, and the curvature of the first electrode 210_4 is The region may be spaced apart from and opposite to the curved region of the second electrode 220_4.
  • the display device 10_4 of FIG. 26 is different from the display device 10 of FIG. 2 in that the first electrode 210_4 and the second electrode 220_4 have different shapes.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the first electrode 210_4 of the display device 10_4 of FIG. 26 may include a plurality of holes HOL.
  • the first electrode 210_4 may include a first hole HOL1, a second hole HOL2, and a third hole HOL3 arranged along the second direction DR2. have.
  • the present invention is not limited thereto, and the first electrode 210_4 may include a larger number of holes HOL, a smaller number, or only one hole HOL.
  • a description will be made by illustrating that the first electrode 210_4 includes the first hole HOL1, the second hole HOL2, and the third hole HOL3.
  • each of the first hole HOL1, the second hole HOL2, and the third hole HOL3 may have a circular planar shape.
  • the first electrode 210_4 may include a curved region formed by each of the holes HOL, and may face the second electrode 220_4 in the curved region.
  • this is exemplary and is not limited thereto.
  • Each of the first hole HOL1, the second hole HOL2, and the third hole HOL3 is not limited in shape as long as it can provide a space in which the second electrode 220_4 is disposed, as described later, For example, it may have a planar shape such as an ellipse, a polygon of a rectangle or more.
  • a plurality of second electrodes 220_4 may be disposed in each sub-pixel PXn.
  • three second electrodes 220_4 may be disposed corresponding to the first to third holes HOL1, HOL2, and HOL3 of the first electrode 210_4.
  • the second electrode 220_4 may be positioned in each of the first to third holes HOL1, HOL2, and HOL3, and may be surrounded by the first electrode 210_4.
  • the holes HOL of the first electrode 210_4 have a curved outer surface
  • the second electrodes 220_4 correspondingly disposed within the hole HOL of the first electrode 210_4 are external surfaces. It may have this curved shape and may face the first electrode 210_4 while being spaced apart.
  • the first electrode 210_4 may include holes HOL having a circular shape in plan view
  • the second electrode 220_4 may have a circular shape in plan view.
  • the first electrode 210_4 may face the curved surface of the region in which the hole HOL is formed is spaced apart from the curved outer surface of the second electrode 220_4.
  • the first electrode 210_4 may be disposed to surround the outer surface of the second electrode 220_4.
  • the light emitting devices 300 may be disposed between the first electrode 210_4 and the second electrode 220_4.
  • the display device 10_4 according to the present exemplary embodiment includes a second electrode 220_4 having a circular shape and a first electrode 210_4 disposed to surround the second electrode 220_4, and the plurality of light emitting devices 300 are second electrodes. It can be arranged along the curved outer surface of (220_4).
  • the light-emitting elements 300 have a shape extending in one direction, the light-emitting elements 300 arranged along the curved outer surface of the second electrode 220_4 in each sub-pixel PXn are extended.
  • the directions may be arranged to face different directions.
  • Each of the sub-pixels PXn may have various emission directions depending on the direction in which the extended direction of the light emitting device 300 is directed.
  • the first electrode 210_4 and the second electrode 220_4 are arranged to have a curved shape, so that the light emitting elements 300 disposed therebetween face different directions. It is disposed, and the side visibility of the display device 10_4 may be improved.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층 및 적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고, 상기 절연막 중 상기 활성층을 둘러싸는 제1 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 갖는다.

Description

발광 소자 및 이를 포함하는 표시 장치
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 두께가 두꺼운 전극층과 절연막을 포함하여 활성층이 보호되는 발광 소자를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기 발광 소자를 포함하여 발광 신뢰도가 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 극성으로 도핑된 제1 반도체층; 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및 적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고, 상기 절연막 중 상기 활성층을 둘러싸는 제1 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 갖는다.
상기 활성층의 직경은 500nm 내지 600nm의 범위를 갖고, 상기 절연막의 제1 부분의 두께는 60nm 내지 80nm의 범위를 가질 수 있다.
상기 절연막은 상기 제2 부분과 연결되고 상기 제2 반도체층의 측면 일부 영역을 덮도록 배치된 제2 부분을 더 포함하고, 상기 제2 부분의 두께는 상기 제1 부분의 두께보다 얇을 수 있다.
상기 절연막은 상기 활성층과 상기 제2 반도체층의 계면을 둘러싸는 부분의 두께가 적어도 20nm 이상일 수 있다.
상기 제1 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 가질 수 있다.
상기 제2 반도체층 상에 배치된 전극층을 더 포함하고, 상기 전극층의 두께는 상기 제2 반도체층의 두께보다 클 수 있다.
상기 전극층의 두께는 20nm 내지 200nm의 범위를 가질 수 있다.
상기 절연막은 상기 전극층의 측면을 둘러싸도록 배치될 수 있다.
상기 절연막은 상기 전극층의 측면 일부를 둘러싸도록 배치되고, 상기 전극층은 상면과 측면 일부가 노출될 수 있다.
상기 절연막은 상기 제1 부분과 연결되고 상기 전극층의 측면 일부 영역을 둘러싸는 제3 부분을 더 포함하고, 상기 제3 부분의 두께는 상기 제1 부분의 두께보다 작을 수 있다.
상기 제3 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 가질 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치된 제1 전극 및 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자; 상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자의 하부에 배치된 제1 절연층; 및 상기 발광 소자 상에 배치되되 상기 발광 소자의 일 단부 및 타 단부를 노출하는 제2 절연층을 포함하고, 상기 발광 소자는, 제1 극성으로 도핑된 제1 반도체층; 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및 적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고, 상기 절연막은 상기 활성층을 포함하여 상기 발광 소자의 일 단부를 둘러싸는 제1 부분, 상기 제2 절연층과 접촉하는 제2 부분 및 상기 발광 소자의 타 단부를 둘러싸는 제3 부분을 포함하며, 상기 제2 부분의 두께는 상기 제1 부분 및 상기 제3 부분보다 두껍다.
상기 제1 전극 및 상기 발광 소자의 상기 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자의 상기 타 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자는 상기 제2 반도체층 상에 배치되고 상기 제2 반도체층보다 두꺼운 두께를 갖는 전극층을 더 포함하고, 상기 제1 접촉 전극은 상기 전극층 및 상기 절연막의 제1 부분과 접촉하고, 상기 제2 접촉 전극은 상기 제1 반도체층 및 상기 절연막의 제3 부분과 접촉할 수 있다.
상기 절연막의 상기 제1 부분은 상기 전극층의 측면 일부를 둘러싸도록 배치되고, 상기 전극층은 상면과 측면 일부가 노출될 수 있다.
상기 제1 접촉 전극은 상기 전극층의 상면 및 측면 일부와 접촉할 수 있다.
상기 절연막의 상기 제1 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 가질 수 있다.
상기 제1 부분은 상기 제2 반도체층과 상기 전극층의 계면에서 측정된 제1 두께와 상기 제2 반도체층과 상기 활성층의 계면에서 측정된 제2 두께가 하기 식 1을 만족할 수 있다.
[식 1]
Θc = arctan((W2'-W1')/D) ≤70°
(여기서, 상기 'Θc'는 상기 절연막의 제1 부분의 경사진 외면이 갖는 경사각이고, 상기 'W1'은 상기 절연막의 제1 부분 중 상기 전극층과 상기 제2 반도체층의 계면에서 측정된 두께이고, 상기 'W2'는 상기 절연막의 제1 부분 중 상기 제2 반도체층과 상기 활성층의 계면에서 측정된 두께이고, 상기 'D'는 상기 제2 반도체층의 두께이다.)
상기 제2 두께는 20nm 이상이고, 상기 제1 부분 중 상기 활성층을 둘러싸는 부분의 두께는 40nm 이상일 수 있다.
상기 전극층의 두께는 20nm 내지 200nm의 범위를 가질 수 있다.
상기 제2 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 가질 수 있다.
상기 활성층의 직경은 500nm 내지 600nm의 범위를 갖고, 상기 절연막의 제2 부분의 두께는 60nm 내지 80nm의 범위를 가질 수 있다.
상기 발광 소자는 상기 절연막의 제2 부분에서 측정된 제1 직경이 상기 절연막의 제1 부분에서 측정된 제2 직경 및 상기 절연막의 제3 부분에서 측정된 제3 직경보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 두께가 제2 반도체층보다 두꺼운 전극층과, 활성층을 둘러싸는 부분의 두께가 일정 수준 이상인 절연막을 포함한다. 발광 소자는 전극층이 제조 공정 중 제거되는 것을 방지할 수 있고, 절연막이 일부 식각되더라도 활성층을 안전하게 보호할 수 있다.
이에 따라, 상기 발광 소자를 포함하는 표시 장치는 발광 효율 및 발광 신뢰도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 개략적인 평면도이다.
도 3은 도 2의 일 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Xa-Xa’선, Xb-Xb’선 및 Xc-Xc’선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 6은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 7은 도 4의 QA 부분의 확대도이다.
도 8은 일 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 9 내지 도 14는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
도 15 내지 도 19는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 20은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 21은 도 20의 발광 소자의 제조 공정 중 일부를 나타내는 단면도이다.
도 22는 도 20의 발광 소자를 포함하는 표시 장치의 일부를 나타내는 단면도이다.
도 23은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 24는 도 23의 발광 소자를 포함하는 표시 장치의 일부를 나타내는 단면도이다.
도 25는 일 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 26은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다. 표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 개략적인 평면도이다. 도 3은 도 2의 일 서브 화소를 나타내는 평면도이다.
도 2 및 도 3을 참조하면, 복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(10)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(300)는 활성층(330)을 포함하고, 활성층(330)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(300)의 활성층(330)에서 방출된 광들은 발광 소자(300)의 양 단부 방향을 포함하여, 발광 소자(300)의 측면 방향으로도 방출될 수 있다. 각 서브 화소(PXn)의 발광 영역(EMA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 또한, 이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
표시 장치(10)의 각 서브 화소(PXn)는 복수의 전극(210, 220), 발광 소자(300), 복수의 접촉 전극(260), 및 복수의 외부 뱅크(430)를 포함할 수 있다. 또한, 도 2 및 도 3에 도시되지 않았으나, 표시 장치(10)는 복수의 내부 뱅크(도 4의 '410', '420') 및 복수의 절연층(도 4의 '510', '520', '530', '550')을 더 포함할 수 있다.
복수의 전극(210, 220)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210)과 제2 전극(220)은 각각 제1 방향(DR1)으로 연장되어 배치되는 전극 줄기부(210S, 220S)와 전극 줄기부(210S, 220S)에서 제1 방향(DR1)과 교차하는 방향인 제2 방향(DR2)으로 연장되어 분지되는 적어도 하나의 전극 가지부(210B, 220B)를 포함할 수 있다.
제1 전극(210)은 제1 방향(DR1)으로 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S)는 양 단이 각 서브 화소(PXn) 사이에서 이격되어 종지하되, 동일 행(예컨대, 제1 방향(DR1)으로 인접한)에서 이웃하는 서브 화소의 제1 전극 줄기부(210S)와 실질적으로 동일 직선 상에 놓일 수 있다. 각 서브 화소(PXn)에 배치되는 제1 전극 줄기부(210S)들은 양 단이 상호 이격됨으로써 각 제1 전극 가지부(210B)에 서로 다른 전기 신호를 인가할 수 있다.
제1 전극 가지부(210B)는 제1 전극 줄기부(210S)의 적어도 일부에서 분지되고 제2 방향(DR2)으로 연장되어 배치되되, 제1 전극 줄기부(210S)와 대향하여 배치된 제2 전극 줄기부(220S)와 이격된 상태에서 종지할 수 있다.
제2 전극(220)은 제1 방향(DR1)으로 연장되어 제1 전극 줄기부(210S)와 제2 방향(DR2)으로 이격되어 대향하는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 분지되고 제2 방향(DR2)으로 연장된 제2 전극 가지부(220B)를 포함할 수 있다. 제2 전극 줄기부(220S)는 타 단부가 제1 방향(DR1)으로 인접한 다른 서브 화소(PXn)의 제2 전극 줄기부(220S)와 연결될 수 있다. 즉, 제2 전극 줄기부(220S)는 제1 전극 줄기부(210S)와 달리 제1 방향(DR1)으로 연장되어 각 서브 화소(PXn)들을 가로지르도록 배치될 수 있다. 각 서브 화소(PXn)를 가로지르는 제2 전극 줄기부(220S)는 각 화소(PX) 또는 서브 화소(PXn)들이 배치된 표시 영역(DA)의 외곽부, 또는 비표시 영역(NDA)에서 일 방향으로 연장된 부분과 연결될 수 있다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)와 이격되어 대향하고, 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 제2 전극 가지부(220B)는 제2 전극 줄기부(220S)와 연결되고, 연장된 방향의 단부는 제1 전극 줄기부(210S)와 이격된 상태로 서브 화소(PXn) 내에 배치될 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 컨택홀, 예컨대 제1 전극 컨택홀(CNTD) 및 제2 전극 컨택홀(CNTS)을 통해 표시 장치(10)의 회로소자층(도 4의 'PAL')의 도전층과 전기적으로 연결될 수 있다. 도면에는 제1 전극 컨택홀(CNTD)은 각 서브 화소(PXn)의 제1 전극 줄기부(210S)마다 형성되고, 제2 전극 컨택홀(CNTS)은 각 서브 화소(PXn)들을 가로지르는 하나의 제2 전극 줄기부(220S)에 하나만이 형성된 것을 도시하고 있다. 다만, 이에 제한되지 않으며, 경우에 따라서는 제2 전극 컨택홀(CNTS)의 경우에도 각 서브 화소(PXn) 마다 형성될 수 있다.
복수의 전극(210, 220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 특정 파장대의 광을 방출하도록 소정의 전압을 인가 받을 수 있다. 또한, 각 전극(210, 220)의 적어도 일부는 발광 소자(300)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수 있다.
예시적인 실시예에서, 제1 전극(210)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(220)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
도면에서는 각 서브 화소(PXn)에 두 개의 제1 전극 가지부(210B)가 배치되고, 그 사이에 하나의 제2 전극 가지부(220B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 제1 전극(210)과 제2 전극(220)은 경우에 따라서 전극 줄기부(210S, 220S)가 생략되고 제2 방향(DR2)으로 연장된 형상을 가질 수도 있다. 또한, 제1 전극(210)과 제2 전극(220)은 반드시 일 방향으로 연장된 형상만을 갖지 않고, 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 서로 이격되어 대향함으로써, 그 사이에 발광 소자(300)가 배치될 공간이 형성된다면 이들이 배치되는 구조나 형상은 특별히 제한되지 않을 수 있다.
외부 뱅크(430)는 각 서브 화소(PXn)간의 경계에 배치될 수 있다. 외부 뱅크(430)는 제2 방향(DR2)으로 연장되어 제1 방향(DR1)으로 배열된 서브 화소(PXn)들의 경계에 배치될 수 있다. 복수의 제1 전극 줄기부(210S)는 각 단부가 외부 뱅크(430)를 기준으로 서로 이격되어 종지할 수 있다. 다만 이에 제한되지 않으며, 외부 뱅크(430)는 제1 방향(DR1)으로 연장되어 제2 방향(DR2)으로 배열된 서브 화소(PXn)들의 경계에도 배치될 수 있다. 외부 뱅크(430)는 후술할 내부 뱅크(410, 420)들과 동일한 재료를 포함하여 하나의 공정에서 동시에 형성될 수 있다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부가 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 접촉 전극(260)을 통해 각각 제1 전극(210)과 제2 전극(220)에 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다. 또한, 예시적인 실시예에서 발광 소자(300)는 일 방향으로 연장된 형상을 가지며, 각 전극, 예컨대 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 연장된 방향과 발광 소자(300)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(300)는 서로 다른 물질을 포함하는 활성층(330)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 일 실시예에 따른 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(300)들을 포함할 수 있다.. 제1 서브 화소(PX1)의 발광 소자(300)는 중심 파장대역이 제1 파장인 제1 광(L1)을 방출하는 활성층(330)을 포함하고, 제2 서브 화소(PX2)의 발광 소자(300)는 중심 파장대역이 제2 파장인 제2 광(L2)을 방출하는 활성층(330)을 포함하고, 제3 서브 화소(PX3)의 발광 소자(300)는 는 중심 파장대역이 제3 파장인 제3 광(L3)을 방출하는 활성층(330)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1)에서는 제1 광(L1)이 출사되고, 제2 서브 화소(PX2)에서는 제2 광(L2)이 출사되고, 제3 서브 화소(PX3)에서는 제3 광(L3)이 출사될 수 있다. 몇몇 실시예에서, 제1 광(L1)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광이고, 제2 광(L2)은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색광이고, 제3 광(L3)은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색광 일 수 있다.
다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 동일한 종류의 발광 소자(300)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
한편, 일 실시예에 따른 발광 소자(300)는 반도체 코어와, 이를 둘러싸는 절연막(도 5의 '380')을 포함할 수 있다. 반도체 코어는 복수의 반도체층(도 5의 '310', '320')과 이들 사이에 배치된 활성층(도 5의 '330')을 포함할 수 있다. 발광 소자(300)는 일 단부는 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 전극(220)과 전기적으로 연결되어 전기 신호를 전달 받을 수 있고, 상기 전기 신호를 전달 받은 발광 소자(300)는 활성층(330)에서 광이 생성되어 이를 외부로 방출시킬 수 있다. 발광 소자(300)의 반도체 코어를 둘러싸는 절연막(380)은 적어도 활성층(330)의 외면을 둘러싸도록 배치되어 이를 보호할 수 있다. 일 실시예에 따른 발광 소자(300)는 일정 수준 이상의 두께를 갖는 절연막(380)을 포함하여, 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중 발광 소자(300)의 활성층(330)이 손상되는 것을 방지하고 소자 신뢰도를 향상시킬 수 있다.
또한, 발광 소자(300)의 반도체 코어는 제2 반도체층(320) 상에 배치되는 전극층(도 5의 '370')을 더 포함할 수 있고, 발광 소자(300)는 전극층(370)을 통해 제1 전극(210) 또는 제2 전극(220)과 전기적으로 연결될 수 있다. 여기서 일 실시예에 따른 발광 소자(300)는 일정 수준 이상의 두께를 갖는 전극층(370)을 포함하여, 발광 소자(300)의 제조 공정 중 발광 소자(300)의 전극층(370)이 제거되는 것을 방지하여 소자 효율을 향상시킬 수 있다. 이에 대한 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
복수의 접촉 전극(260)들은 적어도 일부 영역이 일 방향으로 연장된 형상을 가질 수 있다. 복수의 접촉 전극(260)들은 각각 발광 소자(300) 및 전극(210, 220)들과 접촉할 수 있고, 발광 소자(300)들은 접촉 전극(260)을 통해 제1 전극(210)과 제2 전극(220)으로부터 전기 신호를 전달 받을 수 있다.
접촉 전극(260)은 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 포함할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에 배치될 수 있다.
제1 접촉 전극(261)은 제1 전극(210), 또는 제1 전극 가지부(210B) 상에 배치되어 제2 방향(DR2)으로 연장되고, 발광 소자(300)의 일 단부와 접촉할 수 있다. 제2 접촉 전극(262)은 제1 접촉 전극(261)과 제1 방향(DR1)으로 이격되고, 제2 전극(220), 또는 제2 전극 가지부(220B) 상에 배치되어 제2 방향(DR2)으로 연장되며, 발광 소자(300)의 타 단부와 접촉할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 절연층(520)의 개구부를 통해 노출된 제1 전극(210) 및 제2 전극(220)과 접촉할 수 있다. 발광 소자(300)는 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 통해 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 일 방향으로 측정된 폭이 각각 제1 전극(210)과 제2 전극(220), 또는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 상기 일 방향으로 측정된 폭보다 클 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210)과 제2 전극(220), 또는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 측부들을 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 일 측부만을 덮도록 배치될 수도 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 접촉 전극(261)과 하나의 제2 접촉 전극(262)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(261)과 제2 접촉 전극(262)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220), 또는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 수에 따라 달라질 수 있다.
한편, 도 2 및 도 3에 도시되지 않았으나, 표시 장치(10)는 각 전극(210, 220)의 하부에 위치하는 회로소자층(PAL)과, 그 상부에 배치되는 복수의 절연층들을 더 포함할 수 있다. 이하에서는 도 4를 참조하여 표시 장치(10)의 적층 구조에 대하여 자세히 설명하도록 한다.
도 4는 도 3의 Xa-Xa'선, Xb-Xb'선 및 Xc-Xc'선을 따라 자른 단면도이다.
도 4는 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 4는 제1 서브 화소(PX1)에 배치된 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다.
도 2 및 도 3을 결부하여 도 4를 참조하면, 표시 장치(10)는 회로소자층(PAL)과 발광층(EML)을 포함할 수 있다. 회로소자층(PAL)은 기판(110), 버퍼층(115), 차광층(BML), 도전 배선(191, 192), 제1 및 제2 트랜지스터(120, 140) 등을 포함하고, 발광층(EML)은 상술한 복수의 전극(210, 220), 발광 소자(300), 복수의 접촉 전극(261, 262) 및 복수의 절연층(510, 520, 530, 550) 등을 포함할 수 있다.
구체적으로 설명하면, 기판(110)은 절연 기판일 수 있다. 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML)은 기판(110) 상에 배치될 수 있다. 차광층(BML)은 제1 차광층(BML1) 및 제2 차광층(BML2)을 포함할 수 있다. 제1 차광층(BML1)은 후술하는 제1 트랜지스터(120)의 제1 소스 전극(123)과 전기적으로 연결될 수 있다. 제2 차광층(BML2)은 제2 트랜지스터(140)의 제2 소스 전극(143)과 전기적으로 연결될 수 있다.
제1 차광층(BML1)과 제2 차광층(BML2)은 각각 제1 트랜지스터(120)의 제1 활성물질층(126) 및 제2 트랜지스터(140)의 제2 활성물질층(146)과 중첩하도록 배치된다. 제1 및 제2 차광층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(126, 146)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 차광층(BML1, BML2)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(115)은 차광층(BML)과 기판(110) 상에 배치된다. 버퍼층(115)은 차광층(BML)을 포함하여 기판(110)을 전면적으로 덮도록 배치될 수 있다. 버퍼층(115)은 불순물 이온이 확산되는 것을 방지하고 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 또한, 버퍼층(115)은 차광층(BML)과 제1 및 제2 활성물질층(126, 146)을 상호 절연시킬 수 있다.
버퍼층(115) 상에는 반도체층이 배치된다. 반도체층은 제1 트랜지스터(120)의 제1 활성물질층(126), 제2 트랜지스터(140)의 제2 활성물질층(146) 및 보조층(163)을 포함할 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다.
제1 활성물질층(126)은 제1 도핑 영역(126a), 제2 도핑 영역(126b) 및 제1 채널 영역(126c)을 포함할 수 있다. 제1 채널 영역(126c)은 제1 도핑 영역(126a)과 제2 도핑 영역(126b) 사이에 배치될 수 있다. 제2 활성물질층(146)은 제3 도핑 영역(146a), 제4 도핑 영역(146b) 및 제2 채널 영역(146c)을 포함할 수 있다. 제2 채널 영역(146c)은 제3 도핑 영역(146a)과 제4 도핑 영역(146b) 사이에 배치될 수 있다. 제1 활성물질층(126) 및 제2 활성물질층(146)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 활성물질층(126) 및 제2 활성물질층(146)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 제1 도핑 영역(126a), 제2 도핑 영역(126b), 제3 도핑 영역(146a) 및 제4 도핑 영역(146b)은 제1 활성물질층(126) 및 제2 활성물질층(146)의 일부 영역이 불순물로 도핑된 영역일 수 있다. 다만, 이에 제한되지 않는다.
다만, 제1 활성물질층(126) 및 제2 활성물질층(146)이 반드시 상술한 바에 제한되는 것은 아니다. 예시적인 실시예에서, 제1 활성물질층(126) 및 제2 활성물질층(146)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 도핑 영역(126a)과 제3 도핑 영역(146a)은 제1 도체화 영역일 수 있고, 제2 도핑 영역(126b)과 제4 도핑 영역(146b)은 제2 도체화 영역일 수 있다. 제1 활성물질층(126) 및 제2 활성물질층(146)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Galium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
반도체층 상에는 제1 게이트 절연막(150)이 배치된다. 제1 게이트 절연막(150)은 반도체층을 포함하여 버퍼층(115)을 전면적으로 덮도록 배치될 수 있다. 제1 게이트 절연막(150)은 제1 및 제2 트랜지스터(120, 140)의 게이트 절연막으로 기능할 수 있다.
제1 게이트 절연막(150) 상에는 제1 도전층이 배치된다. 제1 도전층은 제1 게이트 절연막(150) 상에서 제1 트랜지스터(120)의 제1 활성물질층(126) 상에 배치된 제1 게이트 전극(121), 제2 트랜지스터(140)의 제2 활성물질층(146) 상에 배치된 제2 게이트 전극(141) 및 보조층(163) 상에 배치된 배선 패턴(161)을 포함할 수 있다. 제1 게이트 전극(121)은 제1 활성물질층(126)의 제1 채널 영역(126c)과 중첩하고, 제2 게이트 전극(141)은 제2 활성물질층(146)의 제2 채널 영역(146c)과 중첩할 수 있다.
제1 도전층 상에는 층간절연막(170)이 배치된다. 층간절연막(170)은 제1 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 층간절연막(170)은 유기 절연 물질을 포함하고 표면 평탄화 기능을 수행할 수도 있다.
층간절연막(170) 상에는 제2 도전층이 배치된다. 제2 도전층은 제1 트랜지스터(120)의 제1 소스 전극(123)과 제1 드레인 전극(124), 제2 트랜지스터(140)의 제2 소스 전극(143)과 제2 드레인 전극(144), 및 배선 패턴(161) 상부에 배치된 전원 전극(162)을 포함한다.
제1 소스 전극(123)과 제1 드레인 전극(124)은 층간절연막(170)과 제1 게이트 절연막(150)을 관통하는 컨택홀을 통해 제1 활성물질층(126)의 제1 도핑 영역(126a) 및 제2 도핑 영역(126b)과 각각 접촉될 수 있다. 제2 소스 전극(143)과 제2 드레인 전극(144)은 층간절연막(170)과 제1 게이트 절연막(150)을 관통하는 컨택홀을 통해 제2 활성물질층(146)의 제3 도핑 영역(146a) 및 제4 도핑 영역(146b)과 각각 접촉될 수 있다. 또한, 제1 소스 전극(123)과 제2 소스 전극(143)은 또 다른 컨택홀을 통해 각각 제1 차광층(BML1) 및 제2 차광층(BML2)과 전기적으로 연결될 수 있다.
제2 도전층 상에는 보호막(180)이 배치될 수 있다. 보호막(180)은 제2 도전층을 덮도록 배치되어 층간절연막(170) 상에 전면적으로 배치될 수 있다. 즉, 보호막(180)은 제1 소스 전극(123), 제1 드레인 전극(124), 제2 소스 전극(143) 및 제2 드레인 전극(144)을 덮도록 배치될 수 있다.
보호막(180) 상에는 도전 배선층이 배치될 수 있다. 도전 배선층은 제1 도전 배선(191) 및 제2 도전 배선(192)을 포함하고, 이들은 각각 제1 트랜지스터(120)의 제1 소스 전극(123) 및 전원 전극(162)과 전기적으로 연결될 수 있다. 도전 배선층은 발광층(EML)의 제1 전극(210) 및 제2 전극(220)과도 전기적으로 연결되고, 제1 트랜지스터(120) 및 전원 전극(162)으로부터 인가되는 전기 신호를 각 전극(210, 220)에 전달할 수 있다.
도전 배선층 상에는 제1 절연층(510)이 배치된다. 제1 절연층(510)은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 절연층(510) 상에는 복수의 내부 뱅크(410, 420) 및 외부 뱅크(도 4의 '430'), 복수의 전극(210, 220) 및 발광 소자(300)가 배치될 수 있다.
상술한 바와 같이, 외부 뱅크(430)는 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장되어 서브 화소(PXn)들의 경계에 배치될 수 있다. 즉, 외부 뱅크(430)는 각 서브 화소(PXn)의 경계를 구분할 수 있다.
도면에 도시되지 않았으나, 외부 뱅크(430)는 표시 장치(10)의 제조 시, 잉크젯 프린팅 장치를 이용하여 발광 소자(300)가 분산된 잉크를 분사할 때 잉크가 서브 화소(PXn)의 경계를 넘는 것을 방지하는 기능을 수행할 수 있다. 외부 뱅크(430)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(300)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 다만, 이에 제한되는 것은 아니다.
복수의 내부 뱅크(410, 420)는 각 서브 화소(PXn) 내에서 서로 이격되어 배치될 수 있다. 복수의 내부 뱅크(410, 420)는 각 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)를 포함할 수 있다.
제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 서로 대향하도록 배치된다. 제1 내부 뱅크(410) 상에는 제1 전극(210)이, 제2 내부 뱅크(420) 상에는 제2 전극(220)이 배치될 수 있다. 도 3 및 도 4를 결부하여 참조하면 제1 내부 뱅크(410) 상에는 제1 전극 가지부(210B)가, 제2 내부 뱅크(420) 상에는 제2 전극 가지부(220B)가 배치된 것으로 이해될 수 있다.
제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 전극(210) 및 제2 전극(220)과 같이 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 도면으로 도시하지 않았으나, 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)를 향해 연장될 수 있다. 다만, 이에 제한되지 않으며, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 각 서브 화소(PXn) 마다 배치되어 표시 장치(10) 전면에 있어서 패턴을 이룰 수 있다.
제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 제1 절연층(510)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)의 돌출된 형상은 특별히 제한되지 않는다. 내부 뱅크(410, 420)는 제1 절연층(510)을 기준으로 돌출되어 경사진 측면을 갖기 때문에, 발광 소자(300)에서 방출된 광이 내부 뱅크(410, 420)의 경사진 측면에서 반사될 수 있다. 후술할 바와 같이, 내부 뱅크(410, 420) 상에 배치되는 전극(210, 220)들이 반사율이 높은 재료를 포함하는 경우, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 경사진 측면 상에 위치하는 전극(210, 220)에서 반사되어 제1 절연층(510)의 상부 방향으로 진행할 수 있다.
다시 말해, 외부 뱅크(430)는 이웃하는 서브 화소(PXn)들을 구분함과 동시에 잉크젯 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행하는 반면, 내부 뱅크(410, 420)들은 각 서브 화소(PXn) 내에서 돌출된 구조를 가짐으로써 발광 소자(300)에서 방출된 광을 제1 절연층(510)의 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수 있다. 다만, 이에 제한되는 것은 아니다. 한편, 복수의 내부 뱅크(410, 420) 및 외부 뱅크(430)들은 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(210, 220)은 제1 절연층(510) 및 내부 뱅크(410, 420) 상에 배치될 수 있다. 상술한 바와 같이, 각 전극(210, 220)은 전극 줄기부(210S, 220S)와 전극 가지부(210B, 220B)를 포함한다. 도 3의 Xa-Xa'선은 제1 전극 줄기부(210S)를, 도 3의 Xb-Xb'선은 제1 전극 가지부(210B)와 제2 전극 가지부(220B)를, 도 3의 Xc-Xc'선은 제2 전극 줄기부(220S)를 가로지르는 선이다. 즉, 도 4의 Xa-Xa' 영역에 배치된 제1 전극(210)은 제1 전극 줄기부(210S)이고, 도 4의 Xb-Xb' 영역에 배치된 제1 전극(210) 및 제2 전극(220)은 각각 제1 전극 가지부(210B) 및 제2 전극 가지부(220B)이고, 도 4의 Xc-Xc' 영역에 배치된 제2 전극(220)은 제2 전극 줄기부(220S)인 것으로 이해될 수 있다. 각 전극 줄기부(210S, 220S)와 각 전극 가지부(210B, 220B)는 제1 전극(210) 및 제2 전극(220)을 이룰 수 있다.
제1 전극(210)과 제2 전극(220)은 일부 영역은 제1 절연층(510) 상에 배치되고, 일부 영역은 제1 내부 뱅크(410) 및 제2 내부 뱅크(420) 상에 배치될 수 있다. 즉, 제1 전극(210)과 제2 전극(220)의 폭은 내부 뱅크(410, 420)의 폭보다 클 수 있다. 제1 전극(210)과 제2 전극(220)의 하면의 일부는 제1 절연층(510)과 접촉하고, 다른 일부는 내부 뱅크(410, 420)와 접촉할 수 있다.
도면으로 도시하지 않았으나, 제1 전극(210) 및 제2 전극(220)의 제1 방향(DR1)으로 연장된 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)와 부분적으로 중첩할 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)와 중첩하지 않을 수도 있다.
제1 전극(210)의 제1 전극 줄기부(210S)에는 제1 절연층(510)을 관통하여 제1 도전 배선(191) 일부를 노출하는 제1 전극 컨택홀(CNDT)이 형성될 수 있다. 제1 전극(210)은 제1 전극 컨택홀(CNTD)을 통해 제1 도전 배선(191)과 접촉할 수 있고, 제1 전극(210)은 제1 트랜지스터(120)의 제1 소스 전극(123)과 전기적으로 연결되어 전기 신호를 전달 받을 수 있다.
제2 전극(220)의 제2 전극 줄기부(220S)에는 제1 절연층(510)을 관통하여 제2 도전 배선(192) 일부를 노출하는 제2 전극 컨택홀(CNTS)이 형성될 수 있다. 제2 전극(220)은 제2 전극 컨택홀(CNTS)을 통해 제2 도전 배선(192)과 접촉할 수 있고, 제2 전극(220)은 전원 전극(162)과 전기적으로 연결되어 전기 신호를 전달 받을 수 있다.
제1 전극(210)과 제2 전극(220)의 일부 영역, 예를 들어 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 각각 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)를 덮도록 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 서로 이격되어 대향하도록 배치되고, 이들 사이에는 복수의 발광 소자(300)들이 배치될 수 있다.
각 전극(210, 220)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(210, 220)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(210, 220)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(210, 220)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(210, 220)으로 입사되는 광을 반사시켜 각 서브 화소(PXn)의 상부 방향으로 출사시킬 수도 있다.
또한, 전극(210, 220)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(210, 220)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 절연층(520)은 제1 절연층(510), 제1 전극(210) 및 제2 전극(220) 상에 배치된다. 제2 절연층(520)은 제1 전극(210) 및 제2 전극(220)을 부분적으로 덮도록 배치된다. 제2 절연층(520)은 제1 전극(210)과 제2 전극(220)의 상면을 대부분 덮도록 배치되되, 제1 전극(210)과 제2 전극(220)의 일부를 노출시키는 개구부(미도시)가 형성될 수 있다. 제2 절연층(520)의 개구부는 제1 전극(210)과 제2 전극(220)의 비교적 평탄한 상면이 노출되도록 위치할 수 있다.
예시적인 실시예에서, 제2 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 몇몇 실시예에서, 제2 절연층(520)은 무기물 절연성 물질을 포함하고, 제1 전극(210)과 제2 전극(220)을 덮도록 배치된 제2 절연층(520)은 하부에 배치되는 전극(210, 220)이 형성하는 단차에 의해 상면의 일부가 함몰될 수 있다. 제1 전극(210)과 제2 전극(220) 사이에서 제2 절연층(520) 상에 배치되는 발광 소자(300)는 제2 절연층(520)의 함몰된 상면 사이에서 빈 공간을 형성할 수 있다. 발광 소자(300)는 제2 절연층(520)의 상면과 부분적으로 이격된 상태로 배치될 수 있고, 후술하는 제3 절연층(530)을 이루는 재료가 상기 공간에 채워질 수도 있다.
다만, 이에 제한되지 않는다. 제2 절연층(520)은 발광 소자(300)가 배치되도록 평탄한 상면을 포함할 수 있다. 상기 상면은 제1 전극(210)과 제2 전극(220)을 향해 일 방향으로 연장되어 제1 전극(210)과 제2 전극(220)의 경사진 측면 상에서 종지할 수 있다. 즉, 제2 절연층(520)은 각 전극(210, 220)이 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 경사진 측면과 중첩하는 영역에 배치될 수 있다. 후술하는 접촉 전극(260)은 제1 전극(210) 및 제2 전극(220)의 노출된 영역과 접촉하고, 제2 절연층(520)의 평탄한 상면에서 발광 소자(300)의 단부와 원활하게 접촉할 수 있다.
제2 절연층(520)은 제1 전극(210)과 제2 전극(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제2 절연층(520) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제2 절연층(520)의 형상 및 구조는 이에 제한되지 않는다.
발광 소자(300)는 각 전극(210, 220) 사이에서 제2 절연층(520) 상에 배치될 수 있다. 예시적으로, 발광 소자(300)는 각 전극 가지부(210B, 220B) 사이에 배치된 제2 절연층(520) 상에 적어도 하나 배치될 수 있다. 다만, 이에 제한되지 않으며, 도면에 도시되지 않았으나 각 서브 화소(PXn) 내에 배치된 발광 소자(300)들 중 적어도 일부는 각 전극 가지부(210B, 220B) 사이 이외의 영역에 배치될 수도 있다. 또한 발광 소자(300)는 일부 영역이 전극(210, 220)과 중첩하도록 배치될 수 있다. 발광 소자(300)는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 서로 대향하는 각 단부 상에 배치될 수 있다.
발광 소자(300)는 제1 절연층(510)에 수평한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따른 표시 장치(10)의 발광 소자(300)는 일 방향으로 연장된 형상을 갖고, 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 발광 소자(300)는 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)이 일 방향을 따라 순차적으로 배치되고, 이들의 외면을 절연막(380)이 둘러쌀 수 있다. 표시 장치(10)에 배치된 발광 소자(300)는 연장된 일 방향이 제1 절연층(510)과 평행하도록 배치되고, 발광 소자(300)에 포함된 복수의 반도체층들은 제1 절연층(510)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 제1 절연층(510)에 수직한 방향으로 배치될 수도 있다.
또한, 발광 소자(300)의 일 단부는 제1 접촉 전극(261)과 접촉하고, 타 단부는 제2 접촉 전극(262)과 접촉할 수 있다. 일 실시예에 따르면, 발광 소자(300)는 연장된 일 방향측 단부면에는 절연막(380)이 형성되지 않고 노출되기 때문에, 상기 노출된 영역에서 후술하는 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 절연막(380) 중 적어도 일부 영역이 제거되고, 절연막(380)이 제거되어 발광 소자(300)의 양 단부 측면이 부분적으로 노출될 수 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(300)의 외면을 덮는 제3 절연층(530)을 형성하는 단계에서 절연막(380)은 부분적으로 제거될 수 있다. 발광 소자(300)의 노출된 측면은 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수 있다. 다만, 이에 제한되지 않는다.
제3 절연층(530)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300) 상에 부분적으로 배치될 수 있다. 제3 절연층(530)은 발광 소자(300)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(300)를 보호함과 동시에 표시 장치(10)의 제조 공정 중 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다. 일 실시예에 따르면, 제3 절연층(530)은 발광 소자(300) 상에 배치되되, 발광 소자(300)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(300)는 노출된 일 단부 및 타 단부가 접촉 전극(260)과 접촉하며, 각 전극(210, 220)으로부터 전기 신호를 전달 받을 수 있다. 이러한 제3 절연층(530)의 형상은 통상적인 마스크 공정을 이용하여 제3 절연층(530)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제3 절연층(530)을 형성하기 위한 마스크는 발광 소자(300)의 길이보다 좁은 폭을 갖고, 제3 절연층(530)을 이루는 재료가 패터닝되어 발광 소자(300)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 예시적인 실시예에서, 제3 절연층(530)의 재료 중 일부는 발광 소자(300)의 하면과 제2 절연층(520) 사이에 배치될 수도 있다. 제3 절연층(530)은 표시 장치(10)의 제조 공정 중에 형성된 제2 절연층(520)과 발광 소자(300) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제3 절연층(530)은 발광 소자(300)의 외면을 감싸도록 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제3 절연층(530)은 평면상 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 일 예로, 제3 절연층(530)은 제1 절연층(510) 상에서 평면상 섬형 또는 선형의 형상을 가질 수 있다.
제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 전극(210, 220) 및 제3 절연층(530) 상에 배치된다. 제1 접촉 전극(261)과 제2 접촉 전극(262) 사이에는 제3 절연층(530)이 배치되고, 제3 절연층(530)은 제1 접촉 전극(261)과 제2 접촉 전극(262)이 직접 접촉하지 않도록 상호 절연시킬 수 있다.
상술한 바와 같이, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 발광 소자(300)의 적어도 일 단부와 접촉할 수 있으며, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210) 또는 제2 전극(220)과 전기적으로 연결되어 전기 신호를 인가 받을 수 있다.
제1 접촉 전극(261)은 제1 내부 뱅크(410) 상에서 제1 전극(210)의 노출된 영역과 접촉할 수 있고, 제2 접촉 전극(262)은 제2 내부 뱅크(420) 상에서 제2 전극(220)의 노출된 영역과 접촉할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각 전극(210, 220)으로부터 전달되는 전기 신호를 발광 소자(300)에 전달할 수 있다.
접촉 전극(260)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(550)은 접촉 전극(260) 및 제3 절연층(530) 상에 배치될 수 있다. 패시베이션층(550)은 제1 절연층(510) 상에 배치되는 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al 2O 3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또한, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 일 실시예에 따른 표시 장치(10)는 일정 수준 이상의 두께를 갖는 전극층(370) 및 절연막(380)을 포함하는 발광 소자(300)를 포함할 수 있다. 일 실시예에 따른 발광 소자(300)는 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중 활성층(330)이 손상되거나 전극층(370)이 제거되는 것을 방지할 수 있고, 발광 소자(300)의 발광 효율 및 발광 신뢰도를 향상시킬 수 있다. 이하에서는 다른 도면을 참조하여 일 실시예에 따른 발광 소자(300)에 대하여 구체적으로 설명하기로 한다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다. 도 6은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(300)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달 받고, 이를 특정 파장대의 광으로 방출할 수 있다.
일 실시예에 따른 발광 소자(300)는 특정 파장대의 광을 방출할 수 있다. 예시적인 실시예에서, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다. 다만, 청색(Blue) 광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 청색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다. 또한, 발광 소자(300)의 활성층(330)에서 방출되는 광은 이에 제한되지 않고, 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색(Green)광 또는 중심 파장대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)광일 수도 있다. 이하에서는 청색(blue)광을 방출하는 발광 소자(300)를 예시하여 설명하기로 한다.
도 5 및 도 6을 참조하면 참조하면, 발광 소자(300)는 반도체 코어와 이를 둘러싸는 절연막(380)을 포함할 수 있고, 발광 소자(300)의 반도체 코어는 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)을 포함할 수 있다. 또한, 일 실시예에 따른 발광 소자(300)는 제1 반도체층(310) 또는 제2 반도체층(320)의 일 면 상에 배치되는 전극층(370)을 더 포함할 수 있다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 후술하는 활성층(330) 상에 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 6에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(300)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
한편, 발광 소자(300)는 제조 공정 중 전극층(370)이 일부 식각될 수 있다. 후술할 바와 같이, 절연막(380)을 형성하는 공정에서 전극층(370)은 일부 식각되어 최초의 두께보다 얇아진 두께를 가질 수 있다. 발광 소자(300)는 상기 공정 중 전극층(370)이 식각되어 제거되는 것을 방지하기 위해, 전극층(370)이 일정 수준 이상의 두께를 가질 수 있다. 일 실시예에 따른 발광 소자(300)는 전극층(370)의 두께가 20nm 내지 200nm, 또는 100nm 내지 200nm의 범위를 가질 수 있다. 전극층(370)이 20nm보다 얇은 두께를 가질 경우, 절연막(380) 형성 공정에서 전극층(370)이 식각되어 제거되거나, 제2 반도체층(320)과의 접촉 불량이 발생할 수 있다. 반면, 전극층(370)의 두께가 200nm 이상일 경우, 활성층(330)에서 생성된 광이 전극층(370)에 흡수되어 발광 소자(300)의 광학 특성이 감소할 수 있다. 이를 방지하기 위해 발광 소자(300)의 전극층(370)은 두께가 20nm 이상, 바람직하게는 100nm 내지 200nm의 범위를 가질 수 있다.
한편, 발광 소자(300)는 활성층(330)에서 생성된 광이 양 단부면, 예를 들어 전극층(370)의 상면 또는 제1 반도체층(310)의 하면을 통해 방출될 수 있다. 여기서, 전극층(370)은 두께에 따라 활성층(330)에서 생성된 광의 투과율이 달라질 수 있다. 다만, 일 실시예에 따른 발광 소자(300)는 상술한 범위의 두께를 갖는 전극층(370)을 포함하여 일정 수준 이상의 투과율을 가질 수 있다. 일 예로, 활성층(330)이 중심 파장대역이 450nm 내외의 청색광을 생성하는 경우, 전극층(370)은 중심 파장대역이 450nm 내외의 광에 대하여 65% 이상, 또는 70% 이상의 투과율을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
나아가, 발광 소자(300)는 전극층(370)이 상술한 범위 내의 두께를 가짐에 따라 두께에 따른 투과율의 변화를 최소화할 수 있다. 즉, 전극층(370)이 20nm 내지 200nm, 또는 100nm 내지 200nm의 두께를 갖는다면, 중심 파장대역이 450nm 내외의 광에 대하여 투과율의 변화는 3% 내외, 또는 1% 내외일 수 있다. 이에 따라 발광 소자(300)는 전극층(370)의 두께를 조절하여 표시 장치(10)의 제조 공정 중 전극층(370)이 제거되는 것을 방지함과 동시에, 일정 수준 이상의 투과율을 가짐에 따라 발광 특성 및 소자 효율을 향상시킬 수 있다.
또한, 몇몇 실시예에서, 발광 소자(300)의 전극층(370)은 제2 반도체층(320)보다 두꺼운 두께를 가질 수 있다. 전극층(370)의 두께가 두꺼워 짐에 따라 전극층(370)은 제2 반도체층(320) 또는 제1 접촉 전극(261)과 원활하게 접촉할 수 있다. 이를 위해 경우에 따라서는 발광 소자(300)의 전극층(370)은 제2 반도체층(320)보다 두껍게 형성될 수도 있다. 다만, 이에 제한되지 않는다.
절연막(380)은 상술한 반도체 코어 및 전극층의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 반도체층(310)으로부터 전극층(370)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성층(330)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(370) 외면의 일부만 커버하여 각 전극층(370)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(380)은 발광 소자(300)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al 2O 3) 등을 포함할 수 있다. 이에 따라 활성층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(300)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(300)들은 활성층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 절연막(380)은 적어도 활성층(330)을 포함하여 발광 소자(300)의 반도체 코어를 보호하는 기능을 수행할 수 있다. 상술한 바와 같이, 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중 절연막(380)은 부분적으로 식각되어 두께가 얇아질 수 있다. 절연막(380)이 얇은 두께를 갖는 경우, 절연막(380)이 제조 공정 중에 식각되어 제거되거나 반도체 코어, 특히 활성층(330)이 손상될 수도 있다. 이를 방지하기 위해, 일 실시예에 따른 발광 소자(300)의 절연막(380)은 일정 수준 이상의 두께를 가질 수 있다.
일 실시예에 따른 발광 소자(300)는 절연막(380)의 두께가 10nm 내지 1.0㎛, 또는 20nm 내지 80nm, 바람직하게는 60nm 내지 80nm의 범위를 가질 수 있다. 절연막(380)은 상술한 범위 내의 두께를 갖고 적어도 활성층(330)의 외면을 둘러싸도록 배치될 수 있다. 이를 통해 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중에 절연막(380)이 부분적으로 식각되더라도 활성층(330)의 외면에는 절연막(380)이 남게되어 이를 보호할 수 있다. 한편, 도면에서는 절연막(380)이 활성층(330)을 포함하여 반도체 코어 외면 전체를 둘러싸도록 배치되어, 제1 반도체층(310)과 전극층(370)의 측면까지 둘러싸도록 배치된 것이 도시되어 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 절연막(380)이 배치되지 않고 반도체 코어의 일부 외면이 노출될 수도 있다.
절연막(380)이 상술한 범위의 두께를 가짐에 따라, 발광 소자(300)는 반도체 코어의 직경과 절연막(380)의 두께는 특정 관계에 있을 수 있다. 예를 들어, 발광 소자(300)는 절연막(380)의 두께가 반도체 코어의 직경 대비 10% 내지 16%의 범위 내에 있을 수 있다. 절연막(380)이 상술한 범위 내의 두께를 가짐에 따라 반도체 코어, 특히 활성층(330)을 보호할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 반도체 코어의 외면을 따라 배치되되, 두께가 균일하지 않을 수도 있다. 절연막(380)은 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)의 외면에서 각각 서로 다른 두께를 가질 수도 있다. 이는 발광 소자(300)의 제조 공정 중에 절연막(380)이 식각되거나, 발광 소자(300)가 표시 장치(10)에 배치된 후에 부분적으로 식각되어 위치에 따라 다른 두께를 갖게 된 것일 수도 있다.
도 7은 도 4의 QA 부분의 확대도이다.
도 7은 표시 장치(10)에서 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300)를 나타내는 단면을 확대한 도면이다. 도 7을 참조하면, 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에서 제2 절연층(520) 상에 배치될 수 있다. 발광 소자(300)는 절연막(380)의 외면 중, 단면상 하부면인 일 측면과 상부면인 타 측면을 포함할 수 있다. 상기 일 측면은 발광 소자(300)의 하부에 배치된 제2 절연층(520) 및 제3 절연층(530)과 접촉할 수 있고, 상기 타 측면은 발광 소자(300)의 상부에 배치된 제3 절연층(530) 및 접촉 전극(260)과 접촉할 수 있다.
발광 소자(300)의 하부면인 일 측면은 제2 절연층(520)과 접촉하고, 제2 절연층(520)이 부분적으로 함몰되어 제3 절연층(530)이 채워진 공간에서는 제3 절연층(530)과 접촉할 수 있다. 상기 일 측면은 단면 상 발광 소자(300)의 하부 면으로 표시 장치(10)의 제조 공정 중 식각되지 않을 수 있다. 이에 따라 제2 절연층(520) 및 제3 절연층(530)이 접촉하는 면은 평탄한 면을 형성할 수 있다.
반면, 발광 소자(300)는 단면 상 상부면인 타 측면은 접촉 전극(260)을 형성하는 공정 전에 수행되는 식각공정에서 부분적으로 식각될 수 있다. 상기 타 측면은 제3 절연층(530)과 접촉하는 부분을 제외하고 접촉 전극(260)과 접촉하는 영역에서는 절연막(380)이 식각될 수 있다. 일 실시예에 따른 표시 장치(10)는 발광 소자(300)의 절연막(380)이 부분적으로 다른 두께를 갖는 영역을 포함할 수 있다. 상기 타 측면은 제1 접촉 전극(261)과 접촉하는 제1 면(S1), 제2 접촉 전극(262)과 접촉하는 제2 면(S2) 및 제3 절연층(530)과 접촉하는 제3 면(S3)을 포함할 수 있다. 상기 타 측면 중 제1 면(S1)과 제2 면(S2)은 접촉 전극(260)을 형성하는 공정 전에 일부 식각되어 절연막(380)이 비교적 얇은 두께를 가질 수 있고, 제3 면(S3)은 제3 절연층(530)과 접촉하여 절연막(380)이 식각되지 않을 수 있다. 이에 따라, 절연막(380)은 제1 면(S1)과 제2 면(S2)이 위치하는 영역에서 제3 면(S3)이 위치하는 영역보다 얇은 두께를 가질 수 있다.
상술한 발광 소자(300)의 절연막(380)이 갖는 두께는 제3 면(S3)이 위치하는 영역의 두께일 수 있다. 즉, 표시 장치(10)의 발광 소자(300)는 절연막(380) 중에서 제3 면(S3)이 위치하는 영역, 또는 제3 절연층(530)과 접촉하는 영역에서 두께가 60nm 내지 80nm의 범위를 가질 수 있다. 반면, 제1 면(S1) 및 제2 면(S2)이 위치하는 영역, 또는 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉하는 영역에서는 두께가 40nm 내지 60nm의 범위를 가질 수 있다.
이에 따라, 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300)는 위치에 따라 서로 다른 직경을 가질 수 있다. 즉, 발광 소자(300)는 연장된 일 방향에 수직한 타 방향으로 측정된 직경이 서로 다를 수 있다. 예를 들어, 발광 소자(300)는 제3 면(S3)이 위치하는 영역에서 상기 타 방향으로 측정된 직경인 제1 직경(Da)이, 제2 면(S2)이 위치하는 제2 직경(Db) 및 제1 면(S1)이 위치하는 제3 직경(Dc)보다 클 수 있다. 제1 직경(Da), 제2 직경(Db) 및 제3 직경(Dc)은 표시 장치(10)의 제조 공정, 또는 발광 소자(300)의 제조 공정 중 절연막(380)이 부분적으로 식각됨에 따라 서로 다른 값을 갖게 될 수 있다.
또한, 발광 소자(300)는 제1 면(S1)이 위치하는 영역에서, 활성층(330)과 제2 반도체층(320)의 계면에서 측정된 제3-1 직경(Dc1)과 제2 반도체층(320) 및 전극층(370)의 계면에서 측정된 제3-2 직경(Dc2)이 더 정의될 수 있다. 도면에서는 제3-1 직경(Dc1)과 제3-2 직경(Dc2)이 동일한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제3-1 직경(Dc1)과 제3-2 직경(Dc2)은 서로 다른 값을 갖고, 절연막(380)은 단면상 외면이 경사지도록 형성될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
절연막(380) 중에서 제1 면(S1)이 위치하는 영역, 또는 제1 접촉 전극(261)과 접촉하는 영역은 활성층(330)을 둘러싸는 영역으로써 일정 수준 이상의 두께를 가질 수 있다. 일 실시예에 따른 발광 소자(300)의 절연막(380)은 60nm 내지 80nm의 범위를 갖되, 적어도 일부 영역이 40nm 이상, 60nm 이하의 두께를 가질 수 있다. 절연막(380) 중에서 제1 면(S1)이 위치하는 영역, 특히 활성층(330)을 둘러싸는 영역에서는 제조 공정 중 일부 식각되더라도 두께가 40nm 이상일 수 있고, 발광 소자(300)의 활성층(330)이 노출되는 것을 방지할 수 있다. 발광 소자(300)의 제조 공정 중에서 절연막(380)이 일정 수준 이상의 두께를 갖도록 형성됨에 따라, 표시 장치(10)에 배치된 발광 소자(300)는 절연막(380)이 일부 식각되더라도 활성층(330)을 보호할 수 있다. 이를 통해 발광 소자(300)의 발광 효율 및 발광 신뢰성이 향상될 수 있다.
한편, 표시 장치(10)는 더 많은 수의 절연층을 포함할 수 있다. 일 실시예에 따르면, 표시 장치(10)는 제1 접촉 전극(261)을 보호하도록 배치되는 제4 절연층(540)을 더 포함할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 8을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 접촉 전극(261) 상에 배치된 제4 절연층(540)을 더 포함할 수 있다. 본 실시예에 따른 표시 장치(10)는 제4 절연층(540)을 더 포함하여 제2 접촉 전극(262)의 적어도 일부가 제4 절연층(540) 상에 배치된 점에서 도 4의 표시 장치(10)와 차이점이 있다. 이하에서는 중복되는 설명은 생략하고, 차이점을 중심으로 서술하기로 한다.
도 8의 표시 장치(10)는 제1 접촉 전극(261) 상에 배치되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시키는 제4 절연층(540)을 포함할 수 있다. 제4 절연층(540)은 제1 접촉 전극(261)을 덮도록 배치되되, 발광 소자(300)가 제2 접촉 전극(262)과 연결될 수 있도록 발광 소자(300)의 일부 영역에는 중첩되지 않도록 배치될 수 있다. 제4 절연층(540)은 제3 절연층(530)의 상면에서 제1 접촉 전극(261) 및 제3 절연층(530)과 부분적으로 접촉할 수 있다. 제4 절연층(540)은 제3 절연층(530)의 상에서 제1 접촉 전극(261)의 일 단부를 커버하도록 배치될 수 있다. 이에 따라 제4 절연층(540)은 제1 접촉 전극(261)을 보호함과 동시에, 이를 제2 접촉 전극(262)과 전기적으로 절연시킬 수 있다.
제4 절연층(540)의 제2 접촉 전극(262)이 배치된 방향의 측면은 제3 절연층(530)의 일 측면과 정렬될 수 있다. 다만, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제4 절연층(540)은 제2 절연층(520)과 같이 무기물 절연성 물질을 포함할 수 있다.
제1 접촉 전극(261)은 제1 전극(210)과 제4 절연층(540) 사이에 배치되고, 제2 접촉 전극(262)은 제4 절연층(540) 상에 배치될 수 있다. 제2 접촉 전극(262)은 부분적으로 제2 절연층(520), 제3 절연층(530), 제4 절연층(540), 제2 전극(220) 및 발광 소자(300)와 접촉할 수 있다. 제2 접촉 전극(262)의 제1 전극(210)이 배치된 방향의 일 단부는 제4 절연층(540) 상에 배치될 수 있다.
패시베이션층(550)은 제4 절연층(540) 및 제2 접촉 전극(262) 상에 배치되어, 이들을 보호하도록 배치될 수 있다. 이하, 중복되는 설명은 생략한다.
이하에서는 일 실시예에 따른 발광 소자(300)의 제조 공정에 대하여 설명하기로 한다.
도 9 내지 도 14는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
먼저, 도 9를 참조하면, 베이스 기판(1100) 및 베이스 기판(1100) 상에 형성된 버퍼 물질층(1200)을 포함하는 하부기판(1000)을 준비한다. 베이스 기판(1100)은 사파이어 기판(Al 2O 3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(1100)이 사파이어 기판(Al 2O 3)인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(1100) 상에는 복수의 반도체층들이 형성된다. 에피택셜법에 의해 성장되는 복수의 반도체층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
복수의 반도체층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH 3) 3), 트리메틸 알루미늄(Al(CH 3) 3), 트리에틸 인산염((C 2H 5) 3PO 4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(1100) 상에는 버퍼 물질층(1200)이 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(1200)은 제1 반도체(3100)와 베이스 기판(1100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체(3100)와 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(1200)은 베이스 기판(1100)에 따라 생략될 수도 있다. 이하에서는, 베이스 기판(1100) 상에 언도프드 반도체를 포함하는 버퍼 물질층(1200)이 형성된 경우를 예시하여 설명하기로 한다.
다음으로, 도 10을 참조하면, 하부 기판(1000) 상에 반도체 구조물(3000)을 형성한다. 반도체 구조물(3000)은 제1 반도체(3100), 활성층(3300), 제2 반도체(3200) 및 전극물질층(3700)을 포함할 수 있다. 반도체 구조물(3000)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있고, 반도체 구조물(3000)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자(300)에 포함된 각 층들에 대응될 수 있다. 즉, 이들은 각각 발광 소자(300)의 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)과 동일한 물질들을 포함할 수 있다.
이어, 도 11을 참조하면, 반도체 구조물(3000)을 식각하여 서로 이격된 반도체 코어(3000')를 형성한다. 반도체 구조물(3000)은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 반도체 구조물(3000)은 그 상부에 식각 마스크층을 형성하고, 반도체 구조물(3000)을 식각 마스크층을 따라 하부 기판(1000)에 수직한 방향으로 식각하는 방법에 의해 식각될 수 있다.
예를 들어, 반도체 구조물(3000)을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl 2 또는 O 2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체 구조물(3000)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
다음으로, 반도체 코어(3000')의 외면을 부분적으로 둘러싸는 절연막(380)을 포함하는 소자 로드(ROD)를 형성한다.
도 12 및 도 13을 참조하면, 절연막(380)은 반도체 코어(3000')의 외면을 둘러싸는 절연피막(3800)을 형성한 뒤, 반도체 코어(3000')의 일 단부, 예를 들어 전극층(370) 상면이 노출되도록 절연피막(3800)을 부분적으로 제거함으로써 형성될 수 있다(도 12의 '1 st etch').
절연피막(3800)은 반도체 코어(3000')의 외면에 형성되는 절연물질로서, 수직으로 식각된 반도체 코어(3000')의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연피막(3800)은 원자층 증착법(Atomic layer depsotion, ALD)으로 형성될 수 있다.
절연피막(3800)은 반도체 코어(3000')의 측면, 상면 및 반도체 코어(3000')가 이격된 영역에서 노출된 하부 기판(1000) 상에도 형성될 수 있다. 절연피막(3800)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 도면에서는 절연피막(3800)의 상부면이 제거되어 전극층(370)이 노출되고, 이 과정에서 전극층(370)도 부분적으로 제거될 수 있다. 즉, 발광 소자(300)는 제조 공정 중에 형성되는 전극물질층(3700)의 두께보다 최종적으로 제조된 발광 소자(300)의 전극층(370)의 두께가 더 작을 수 있다. 상술한 바와 같이, 일 실시예에 따른 발광 소자(300)의 전극층(370)의 두께는 20nm 내지 200nm, 또는 100nm 내지 200nm일 수 있으므로, 전극물질층(3700)의 두께는 200nm 이상일 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 도면에서는 전극층(370)의 상면이 노출되고, 절연막(380)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 절연막(380)은 전극층(370)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다. 절연피막(3800)을 부분적으로 제거하는 공정에서, 절연피막(3800)의 상부면 뿐만 아니라 측면도 부분적으로 제거됨에 따라, 복수의 층들을 둘러싸는 절연막(380)은 단부면이 일부 식각된 상태로 형성될 수 있다. 특히, 절연피막(3800)의 상부면을 제거함에 따라 발광 소자(300)에서 전극층(370)과 인접한 절연막(380)의 외면이 부분적으로 제거된 상태로 형성될 수 있다.
마지막으로, 도 14에 도시된 바와 같이, 절연막(380)이 형성된 소자 로드(ROD)를 하부 기판(1000)으로부터 분리하여 발광 소자(300)를 제조한다.
이상에서 설명한 공정을 통해 일 실시예에 따른 발광 소자(300)를 제조할 수 있다. 이렇게 제조된 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 배치되고, 그 상부에 제3 절연층(530) 및 접촉 전극(260) 등을 배치하여 표시 장치(10)를 제조할 수 있다. 이어, 다른 도면을 더 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 15 내지 도 19는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
먼저, 도 15를 참조하면, 제1 절연층(510), 제1 절연층(510) 상에 서로 이격되어 배치되는 제1 내부 뱅크(410) 및 제2 내부 뱅크(420), 제1 내부 뱅크(410) 및 제2 내부 뱅크(420) 상에 각각 배치되는 제1 전극(210) 및 제2 전극(220), 및 제1 전극(210)과 제2 전극(220)을 덮는 제2 절연물층(520’)을 준비한다. 제2 절연물층(520’)은 후속 공정에서 일부 패터닝되어 표시 장치(10)의 제2 절연층(520)을 이룰 수 있다. 상기의 부재들은 통상적인 마스크 공정을 수행하여 금속, 무기물 또는 유기물 등을 패터닝함으로써 형성될 수 있다.
이어, 제1 전극(210)과 제2 전극(220) 상에 발광 소자(300)를 포함하는 잉크(900)를 분사한다. 잉크(900)는 용매(910) 및 용매(910) 내에 분산된 발광 소자(300)를 포함할 수 있다. 발광 소자(300)는 용매(910) 내에 분산된 상태로 전극(210, 220) 상에 분사될 수 있고, 후속 공정에서 인가되는 전기 신호에 의해 제1 전극(210)과 제2 전극(220) 사이에 정렬될 수 있다.
다음으로 도 16을 참조하면, 제1 전극(210)과 제2 전극(220)에 전기 신호를 인가하여 발광 소자(300)를 포함하는 잉크(900) 상에 전계를 생성한다. 발광 소자(300)는 전계에 의해 유전영동힘을 전달 받고, 배향 방향 및 위치가 바뀌면서 제1 전극(210)과 제2 전극(220) 사이에 안착될 수 있다.
이어, 도 17을 참조하면, 잉크(900)의 용매(910)를 제거한다. 이를 통해 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 배치되고, 복수의 발광 소자(300)들이 제1 전극(210)과 제2 전극(220) 사이에 안착됨에 따라 이들은 특정 배향 방향을 갖고 정렬될 수 있다.
이어, 도 18 및 도 19를 참조하면, 제2 절연물층(520') 및 발광 소자(300)를 덮도록 제3 절연물층(530')을 형성하고, 이를 패터닝하여 제3 절연층(530)을 형성한다(도 18의 '2 nd etch'). 제3 절연물층(530')은 식각 공정(2 nd etch)에 의해 부분적으로 패터닝되어 제3 절연층(530)을 형성할 수 있다. 제3 절연물층(530')의 식각 공정(2 nd etch)에서 발광 소자(300)의 외면이 부분적으로 노출될 수 있고, 여기서 절연막(380)이 부분적으로 식각될 수 있다. 이에 따라 절연막(380) 중 제3 절연층(530)이 배치되지 않고 노출된 부분, 예를 들어 도 7의 제1 면(S1) 및 제2 면(S2)이 위치하는 영역은 제3 절연층(530)과 접촉하는 부분인 제3 면(S3)보다 얇은 두께를 갖게 될 수 있다.
이후, 도면으로 도시하지 않았으나 제2 절연물층(520’)을 패터닝하여 제2 절연층(520)을 형성하고, 제1 접촉 전극(261) 및 제2 접촉 전극(262), 및 패시베이션층(550)을 형성하여 표시 장치(10)를 제조할 수 있다.
이상에서 설명한 바에 따라 일 실시예에 따른 발광 소자(300) 및 표시 장치(10)를 제조할 수 있다. 발광 소자(300)의 전극층(370)은 발광 소자(300)의 제조 공정 중에서, 발광 소자(300)의 절연막(380)은 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중에서 부분적으로 식각되어 두께가 얇아질 수 있다. 일 실시예에 따른 발광 소자(300)는 일정 수준 이상의 두께를 갖는 전극층(370) 및 절연막(380)을 포함함에 따라 활성층(330)을 보호함과 동시에 전극층(370)과 제2 반도체층(320)이 원활하게 접촉할 수 있다. 이에 따라 표시 장치(10)에 포함된 발광 소자(300)는 우수한 발광 효율 및 발광 신뢰성을 확보할 수 있다.
이하에서는 다양한 실시예에 따른 발광 소자(300) 및 표시 장치(10)에 대하여 설명하기로 한다.
도 20은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 20을 참조하면, 일 실시예에 따른 발광 소자(300_1)는 절연막(380_1)의 상면 또는 단부면이 부분적으로 경사진 형상을 갖고, 두께가 서로 다른 영역을 포함할 수 있다. 도 20의 발광 소자(300_1)는 절연막(380_1)의 단부면이 경사진 형상을 갖는 점에서 도 6의 발광 소자(300)와 차이가 있다. 그 외에 전극층(370), 제1 반도체층(310), 활성층(330) 등의 배치 및 구조는 도 6과 동일하므로, 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
일 실시예에 따르면, 절연막(380_1)은 반도체 코어 중 일부, 예를 들어 전극층(370_1)의 측면이 노출되도록 배치되고, 절연막(380_1) 중 전극층(370_1)이 노출된 부분의 단부면은 부분적으로 경사진 형상을 가질 수 있다. 전극층(370_1)은 외면 중 절연막(380_1)이 배치되지 않고 노출된 제1 노출면(370S1) 및 제2 반도체층(320_1)과 접촉하는 일 면과 대향하는 타 면인 제2 노출면(370S2)을 포함할 수 있다. 제1 노출면(370S1)과 제2 노출면(370S2)은 각각 절연막(380_1)이 배치되지 않고 노출된 면으로써, 발광 소자(300_1)의 제조 공정 중 절연피막(3800)을 식각하는 공정에서 노출될 수 있다. 도 6의 발광 소자(300)의 경우, 절연피막(3800)을 식각하는 공정에서 전극층(370)의 상면만이 노출되는 반면, 도 20의 발광 소자(300_1)는 전극층(370_1)의 제1 노출면(370S1)도 동시에 노출될 수 있다. 한편, 도면에 도시된 바와 같이, 전극층(370_1)은 측면이 모두 노출되지 않으며, 부분적으로 노출됨에 따라 일부 영역은 절연막(380_1)과 접촉할 수 있다. 즉, 전극층(370_1)의 측면은 절연막(380_1)과 접촉하는 영역과 절연막(380_1)이 배치되지 않고 노출된 제1 노출면(370S1)을 포함할 수 있다.
절연막(380_1)은 제1 부분(380S1) 및 제2 부분(380S2)을 포함할 수 있다. 절연막(380_1)은 전극층(370_1)의 제1 노출면(370S1)이 노출되도록 형성되고, 제1 부분(380S1)은 제1 노출면(370S1)과 연결되며 외면이 경사진 형상을 갖도록 곡률지게 형성될 수 있다. 즉, 일 실시예에 따르면 절연막(380_1)의 제1 부분(380S1)은 발광 소자(300_1)가 연장된 일 방향으로 갈수록 두께가 감소할 수 있다. 제2 부분(380S2)은 제1 부분(380S1)과 연결되어 외면이 평탄한 면을 형성할 수 있다. 제1 부분(380S1)은 전극층(370_1)의 일부, 제2 반도체층(320_1)을 둘러싸도록 배치되고, 제2 부분(380S2)은 활성층(330_1) 및 제1 반도체층(310_1)을 둘러싸도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 외면이 경사진 형상을 갖는 제1 부분(380S1)이 활성층(330_1)의 일부를 둘러싸도록 배치될 수도 있다.
본 실시예의 발광 소자(300_1)는 절연막(380_1)이 두께가 서로 다른 부분, 예를 들어 제1 부분(380S1)과 제2 부분(380S2)을 포함할 수 있다. 상술한 바와 같이, 절연막(380_1)은 적어도 활성층(330_1)을 보호하기 위해 일정 수준 이상의 두께를 가질 수 있는데, 절연막(380_1) 중 제2 부분(380S2)은 활성층(330_1)을 둘러싸는 부분으로, 외면이 경사진 형상을 갖는 제1 부분(380S1)보다 두꺼운 두께를 가질 수 있다.
일 실시예에 따르면, 발광 소자(300_1)의 절연막(380_1)은 활성층(330_1)을 둘러싸는 제2 부분(380S2)은 두께인 제3 두께(W3)가 외면이 경사진 제1 부분(380S1)의 두께보다 클 수 있다. 또한, 제1 부분(380S1)은 전극층(370_1)과 제2 반도체층(320_1)의 계면에서 측정된 두께인 제1 두께(W1)와, 제2 반도체층(320_1)과 활성층(330_1)의 계면에서 측정된 두께인 제2 두께(W2)가 서로 다를 수 있다. 외면이 경사지게 형성됨에 따라, 제1 부분(380S1) 중 전극층(370_1)의 노출된 제1 노출면(370S1)과 인접한 부분의 제1 두께(W1)는 제2 부분(380S2)과 인접한 부분의 제2 두께(W2)보다 작을 수 있고, 제3 두께(W3)는 제1 두께(W1) 및 제2 두께(W2)보다 클 수 있다. 예시적인 실시예에서, 절연막(380_1)은 제2 부분(380S2)의 제3 두께(W3)가 60nm 내지 80nm의 범위를 갖고, 외면이 경사진 형상을 갖는 제1 부분(380S1)의 제1 두께(W1) 및 제2 두께(W2)는 제3 두께(W3)보다 얇을 수 있다. 다만, 이에 제한되지 않는다.
발광 소자(300_1)의 이러한 형상은 발광 소자(300_1)의 제조 공정 중 절연피막(3800)을 식각할 때 절연막(380_1)의 상부면도 동시에 식각됨으로써 형성된 것일 수 있다.
도 21은 도 20의 발광 소자의 제조 공정 중 일부를 나타내는 단면도이다.
도 21을 참조하면, 발광 소자(300_1)의 제조 공정에서 절연피막(3800)이 부분적으로 제거되어 전극층(370_1)의 상면이 노출될 수 있다. 절연피막(3800)을 부분적으로 제거하는 공정은 하부 기판(1000)에 수직한 방향으로 식각하는 방법으로 수행될 수 있는데, 여기서 절연피막(3800)은 측면이 부분적으로 식각될 수 있다. 이를 통해 형성된 발광 소자(300_1)는 절연막(380_1)이 식각되어 외면이 경사진 형상을 갖는 제1 부분(380S1)이 형성될 수 있다.
한편, 상술한 바와 같이, 발광 소자(300_1)의 절연막(380_1)은 표시 장치(10)의 제조 공정 중 부분적으로 식각되어 두께가 얇아질 수 있다. 이 경우, 절연막(380_1)은 제1 두께(W1), 제2 두께(W2) 및 제3 두께(W3)의 두께관계가 달라질 수 있다.
도 22는 도 20의 발광 소자를 포함하는 표시 장치의 일부를 나타내는 단면도이다.
도 22는 도 20의 발광 소자(300_1)를 포함하는 표시 장치(10)의 발광 소자(300_1)의 양 단부를 가로지르는 단면을 도시하고 있다. 본 실시예는 도 7의 실시예에서 발광 소자(300)가 도 20의 발광 소자(300_1)인 점에서 차이가 있다. 즉, 도 22의 실시예는 발광 소자(300_1)의 절연막(380_1)이 외면이 경사진 형상을 갖는 제1 부분(380S1)을 포함함에 따라, 제1 접촉 전극(261)과 절연막(380_1)이 접촉하는 제1 면(S1)의 형상이 달라질 수 있다. 이하에서는 중복되는 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
도 22를 참조하면, 발광 소자(300_1)는 단면 상 하부면인 일 측면과 상부면인 타 측면을 포함할 수 있다. 상기 일 측면은 제2 절연층(520) 및 제3 절연층(530)과 접촉할 수 있다. 일 실시예에 따른 발광 소자(300_1)는 절연막(380_1)이 경사진 외면을 형성하는 제1 부분(380S1)을 포함하고 전극층(370_1)은 노출된 제2 노출면(370S2)을 포함한다. 이에 따라, 발광 소자(300_1)의 일 측면은 부분적으로 제2 절연층(520)과 이격될 수 있다. 도면에 도시된 바와 같이, 발광 소자(300_1)의 일 측면 중, 절연막(380_1)의 제1 부분(380S1)과 전극층(370_1)의 제2 노출면(370S2)은 제2 절연층(520)과 이격될 수 있다.
발광 소자(300_1)의 상기 타 측면은 제1 접촉 전극(261), 제3 절연층(530) 및 제2 접촉 전극(262)과 접촉할 수 있다. 상기 타 측면 중 제1 접촉 전극(261)과 접촉하는 제1 면(S1)을 제외하고, 제2 접촉 전극(262)과 접촉하는 제2 면(S2) 및 제3 절연층(530)과 접촉하는 제3 면(S3)은 실질적으로 도 7의 실시예와 동일하다. 반면, 제1 면(S1)은 절연막(380_1)의 경사진 외면을 형성하는 제1 부분(380S1) 및 전극층(370_1)의 노출된 제2 노출면(370S2)에 걸쳐 위치할 수 있다. 즉, 일 실시예에 따르면, 제1 접촉 전극(261)은 전극층(370_1)의 제2 노출면(370S2) 및 절연막(380_1)의 제1 부분(380S1)과 접촉할 수 있고, 제1 면(S1)은 부분적으로 경사지거나 곡률지게 형성될 수 있다.
또한, 상술한 바와 같이, 표시 장치(10)는 발광 소자(300)의 절연막(380)이 부분적으로 다른 두께를 갖는 영역을 포함할 수 있다. 절연막(380_1)은 제1 면(S1)과 제2 면(S2)이 위치하는 영역에서 제3 면(S3)이 위치하는 영역보다 얇은 두께를 가질 수 있다. 도 20의 발광 소자(300_1)는 절연막(380_1)이 제1 부분(380S1)에서 경사진 외면을 갖고, 전극층(370_1)과 제2 반도체층(320_1)의 계면에서 측정된 제1 두께(W1)가 제2 반도체층(320_1)의 활성층(330_1)의 계면에서 측정된 제2 두께(W2)보다 얇을 수 있다.
표시 장치(10)에 제조 공정 중, 절연막(380_1)의 제1 부분(380S1)은 일부 식각되고, 제1 두께(W1')와 제2 두께(W2')는 더 얇아질 수 있다. 반면, 절연막(380_1) 중, 제3 절연층(530)과 접촉하는 제3 면(S3)이 위치하는 영역은 식각되지 않고, 상기 영역에서 측정된 두께인 제3 두께(W3')는 일정하게 유지될 수 있다. 즉, 제3 두께(W3')는 제1 두께(W1') 및 제2 두께(W2')보다 두꺼울 수 있다. 또한, 발광 소자(300_1)의 절연막(380_1)은 제1 부분(380S1)이 경사진 외면을 가짐에 따라, 제1 두께(W1')는 제2 두께(W2')보다 얇을 수 있다.
이에 따라, 발광 소자(300_1)는 위치에 따라 서로 다른 직경을 가질 수 있다. 예를 들어, 발광 소자(300_1)는 제3 면(S3)이 위치하는 영역에서 상기 타 방향으로 측정된 직경인 제1 직경(Da)이, 제2 면(S2)이 위치하는 제2 직경(Db) 및 제1 면(S1)이 위치하는 제3 직경(Dc)보다 클 수 있다. 또한, 발광 소자(300_1)는 제1 면(S1)이 위치하는 영역에서, 활성층(330_1)과 제2 반도체층(320_1)의 계면에서 측정된 제3-1 직경(Dc1)이 제2 반도체층(320_1) 및 전극층(370_1)의 계면에서 측정된 제3-2 직경(Dc2)보다 클 수 있다. 다만, 이에 제한되지 않는다.
한편, 일 실시예에 따르면 절연막(380_1)의 제1 부분(380S1)에서 제1 두께(W1')와 제2 두께(W2')는 아래의 식 1을 만족할 수 있다.
[식 1]
Θc = arctan((W2'-W1')/D) ≤70°
(여기서, 상기 'Θc'는 절연막(380_1)의 경사진 외면이 갖는 경사각이고, 상기 'W1''은 절연막(380_1) 중 전극층(370_1)과 제2 반도체층(320_1)의 계면에서 측정된 두께이고, 상기 'W2''는 절연막(380_1) 중 제2 반도체층(320_1)과 활성층(330_1)의 계면에서 측정된 두께이고, 상기 'D'는 제2 반도체층(320_1)의 두께이다.)
상술한 바와 같이, 발광 소자(300_1)의 절연막(380_1)은 활성층(330_1)을 보호하기 위해 일정 수준 이상의 두께를 갖고 적어도 활성층(330_1)을 둘러싸도록 배치된다. 표시 장치(10)에 배치된 발광 소자(300_1)는 절연막(380_1)이 일부 식각되더라도 활성층(330_1)은 덮도록 배치되어 이를 보호할 수 있다. 도 22에 도시된 바와 같이, 발광 소자(300_1)는 절연막(380_1)이 경사진 외면이 형성된 제1 부분(380S1)을 포함하고, 활성층(330_1)은 절연막(380_1) 중 제1 부분(380S1)과 중첩하도록 위치할 수 있다.
여기서, 제1 부분(380S1)은 활성층(330_1)을 원활하게 보호하기 위해, 활성층(330_1)과 중첩하는 영역에서 최소한의 두께를 가질 수 있고, 경사진 외면이 갖는 경사각(Θc)이 정의될 수 있다. 특히, 절연막(380_1)이 활성층(330_1)을 보호할 수 있도록 제2 반도체층(320_1)을 기준으로 제1 부분(380S1)의 경사각(Θc)이 측정될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 발광 소자(300_1)는 절연막(380_1)은 제1 부분(380S1)의 경사각(Θc)이 70°이하이고, 제2 두께(W2')가 40nm 이상일 수 있다. 발광 소자(300_1)의 절연막(380_1)은 상술한 범위의 두께를 갖고, 발광 소자(300_1)의 제조 공정 중 일부 식각되어 경사진 외면을 갖는 제1 부분(380S1)이 형성되더라도, 활성층(330_1)을 보호하기에 충분한 두께를 가질 수 있다. 특히, 표시 장치(10)에 배치된 발광 소자(300_1)가 활성층(330_1)을 둘러싸는 절연막(380_1)의 두께(제2 두께, W2')가 40nm 이상의 범위를 갖고, 제2 반도체층(320_1)을 기준으로 경사각(Θc)이 70°이하의 범위를 가짐에 따라 발광 소자(300_1)는 활성층(330_1)의 손상을 방지할 수 있다. 이를 통해 표시 장치(10)는 발광 소자(300_1)를 포함하여 발광 효율 및 발광 신뢰도가 개선될 수 있다.
한편, 절연막(380) 중 제2 반도체층(320)과 전극층(370)의 계면에서 측정된 제1 두께(W1, W1')는 0nm 이상의 값을 가질 수 있다. 즉, 일 실시예에 따른 발광 소자(300)는 절연막(380)이 전극층(370)과 제2 반도체층(320)의 계면에 배치되지 않을 수도 있다.
도 23은 일 실시예에 따른 발광 소자의 개략적인 단면도이다. 도 24는 도 23의 발광 소자를 포함하는 표시 장치의 일부를 나타내는 단면도이다.
도 23을 참조하면, 일 실시예에 따른 발광 소자(300_2)는 전극층(370_2)의 측면이 모두 노출되고, 제2 반도체층(320_2)의 측면도 일부 노출될 수 있다. 이에 따라, 전극층(370_2)은 제1 노출면(370S1) 및 제2 노출면(370S2)을 포함하고, 제2 반도체층(320_2)도 제3 노출면(320S3)을 더 포함할 수 있다. 절연막(380_2)은 제3 노출면(320S3)과 연결되고 경사진 외면이 형성된 제1 부분(380S1)과, 제1 부분(380S1)과 연결되고 외면이 평탄한 면을 형성하는 제2 부분(380S2)을 포함할 수 있다. 절연막(380_2)의 제1 부분(380S1)이 제2 반도체층(320_2)과만 일부 중첩하도록 배치되어, 제2 반도체층(320_2)은 부분적으로 노출될 수 있다. 본 실시예는 제2 반도체층(320_2)의 측면이 더 노출된 점에서 도 20의 실시예와 차이가 있다. 발광 소자(300_2)의 절연막(380_2)은 제1 부분(380S1)의 두께인 제2 두께(W2)가 제2 부분(380S2)의 두께는 제3 두께(W3)보다 작고, 제1 부분(380S1) 중에서 전극층(370_2)과 제2 반도체층(320_2)의 계면에서 측정된 두께는 0nm일 수 있다. 그 외, 다른 설명은 도 20의 실시예를 참조하여 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
도 24를 참조하면, 발광 소자(300_2)는 단면 상 하부면인 일 측면과 상부면인 타 측면을 포함할 수 있다. 상기 일 측면은 제2 절연층(520) 및 제3 절연층(530)과 접촉할 수 있다. 일 실시예에 따른 발광 소자(300_2)는 전극층(370_2)은 노출된 제2 노출면(370S2)을 포함하고 제2 반도체층(320_2)은 일부 노출된 제3 노출면(320S3)을 포함할 수 있다. 이에 따라, 발광 소자(300_2)의 일 측면은 부분적으로 제2 절연층(520)과 이격될 수 있다. 도면에 도시된 바와 같이, 발광 소자(300_2)의 일 측면 중, 절연막(380_2)의 제1 부분(380S1)과 전극층(370_2)의 제2 노출면(370S2) 및 제2 반도체층(320_2)의 제3 노출면(320S3)은 제2 절연층(520)과 이격될 수 있다.
발광 소자(300_2)의 상기 타 측면은 제1 접촉 전극(261), 제3 절연층(530) 및 제2 접촉 전극(262)과 접촉할 수 있다. 상기 타 측면 중 제1 접촉 전극(261)과 접촉하는 제1 면(S1)을 제외하고, 제2 접촉 전극(262)과 접촉하는 제2 면(S2) 및 제3 절연층(530)과 접촉하는 제3 면(S3)은 실질적으로 도 20의 실시예와 동일하다. 반면, 제1 면(S1)은 절연막(380_2)의 경사진 외면을 형성하는 제1 부분(380S1), 전극층(370_2)의 노출된 제2 노출면(370S2) 및 제2 반도체층(320_2)의 노출된 제3 노출면(320S3)에 걸쳐 위치할 수 있다. 즉, 일 실시예에 따르면, 제1 접촉 전극(261)은 제2 반도체층(320_2)의 제3 노출면(320S3), 전극층(370_2)의 제2 노출면(370S2) 및 절연막(380_2)의 제1 부분(380S1)과 접촉할 수 있고, 제1 면(S1)은 부분적으로 경사지거나 곡률지게 형성될 수 있다.
또한, 도 23의 발광 소자(300_2)는 절연막(380_2)이 제1 부분(380S1)에서 경사진 외면을 갖고 제2 반도체층(320_2)이 부분적으로 노출됨에 따라, 제2 반도체층(320_2)과 전극층(370_2)의 계면에는 절연막(380_2)이 배치되지 않고, 제2 반도체층(320_2)과 활성층(330_2)의 계면에서 절연막(380_2)의 제2 두께(W2)가 정의될 수 있다.
표시 장치(10)에 제조 공정 중, 절연막(380_2)의 제1 부분(380S1)은 일부 식각되고, 제2 두께(W2')는 더 얇아질 수 있다. 반면, 절연막(380_2) 중, 제3 절연층(530)과 접촉하는 제3 면(S3)이 위치하는 영역은 식각되지 않고, 상기 영역에서 측정된 두께인 제3 두께(W3')는 일정하게 유지될 수 있다. 즉, 제3 두께(W3')는 제2 두께(W2')보다 두꺼울 수 있다. 다만, 제2 두께(W2')는 발광 소자(300_2)의 활성층(330_2)을 보호하기 위해, 적어도 40nm 이상의 범위를 가질 수 있다. 이에 따라, 발광 소자(300_2)는 활성층(330_2)의 손상을 방지할 수 있고, 표시 장치(10)는 발광 효율 및 발광 신뢰도가 개선될 수 있다.
한편, 몇몇 실시예에 따르면 제1 전극(210)과 제2 전극(220)은 제1 방향(DR1)으로 연장된 전극 줄기부(210S, 220S)가 생략될 수 있다.
도 25는 일 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 25를 참조하면, 표시 장치(10_3)는 제1 전극(210_3)과 제2 전극(220_3)이 일 방향, 즉 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전극(210_3)과 제2 전극(220_3)은 제1 방향(DR1)으로 연장된 전극 줄기부(210S, 220S)들이 생략될 수 있다. 도 25의 표시 장치(10_3)는 전극 줄기부(210S, 220S)가 생략되고 하나의 제2 전극(220_3)을 더 포함하는 점에서 도 3의 표시 장치(10)와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 25에 도시된 바와 같이, 복수의 제1 전극(210_3)과 제2 전극(220_3)은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장될 수 있다. 외부 뱅크(430)의 경우에도 제2 방향(DR2)으로 연장될 수 있다. 제2 전극(220_3)과 외부 뱅크(430)는 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)에도 연장될 수 있다. 이에 따라 제2 방향(DR2)으로 이웃하는 각 서브 화소(PXn)들은 제2 전극(220_3)으로부터 동일한 전기 신호를 전달 받을 수 있다.
도 3의 표시 장치(10)와 달리, 도 25의 표시 장치(10_3)는 제2 전극(220_3) 마다 제2 전극 컨택홀(CNTS)이 배치될 수 있다. 각 서브 화소(PXn) 마다 위치하는 제2 전극 컨택홀(CNTS)을 통해 제2 전극(220)은 회로소자층(PAL)의 전원 전극(162)과 전기적으로 연결될 수 있다. 도면에서는 2개의 제2 전극(220_3) 각각 제2 전극 컨택홀(CNTS)이 형성된 것이 도시되어 있으나, 이에 제한되지 않는다.
반면에, 제1 전극(210_3)은 제2 방향(DR2)으로 연장되되 각 서브 화소(PXn)의 경계에서 종지할 수 있다. 제2 방향(DR2)으로 이웃하는 각 서브 화소(PXn)들은 서로 이격된 제1 전극(210_3)을 각각 포함하고, 이들은 제1 전극 컨택홀(CNTD)을 통해 서로 다른 전기 신호를 전달 받을 수 있다. 이러한 제1 전극(210_3)의 형상은 제2 방향(DR2)으로 연장되어 배치되었다가 표시 장치(10)의 제조 공정 중 이웃하는 서브 화소(PXn)의 경계에서 단선됨으로써 형성된 것일 수 있다. 도 25의 실시예는 하나의 제1 전극(210_3)과 하나의 제2 전극(220_3) 사이의 발광 소자(300)들과, 다른 제1 전극(210_3)과 다른 제2 전극(220_3) 사이의 발광 소자(300)들이 병렬 연결을 이룰 수 있다.
한편, 도 25의 표시 장치(10_3)는 일부 전극(210_3, 220_3)이 전극 컨택홀(CNTD, CNTS)을 통해 회로소자층(PAL)과 전기적으로 연결되지 않고, 플로팅 전극(Floating electrode)으로 배치될 수도 있다. 예를 들어, 복수의 전극(210_3, 220_3)들 중 외곽부에 위치한 전극들만 전극 컨택홀(CNTD, CNTS)을 통해 전기 신호를 전달 받을 수 있고, 이들 사이에 배치된 전극(210_3, 220_3)들은 전기 신호를 직접 전달받지 않을 수도 있다. 이 경우, 제2 전극(220_3)들 중 일부, 예를 들어 서로 다른 제1 전극(210_3) 사이에 배치된 제2 전극(220_3)은 제2 방향(DR2)으로 연장되되, 다른 서브 화소(PXn)에 배치되지 않도록 제1 전극(210_3)과 같이 각 서브 화소(PXn)의 경계에서 종지할 수 있다. 복수의 전극(210_3, 220_3)들 중 일부가 플로팅 전극인 경우, 이들 사이에 배치된 발광 소자(300)들은 병렬 연결에 더하여 부분적으로 직렬 연결을 이룰 수도 있다. 외부 뱅크(430)는 제1 방향(DR1)으로 이웃한 서브 화소(PXn)들의 경계에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 도면에 도시하지 않았으나, 외부 뱅크(430)는 제2 방향(DR2)으로 이웃한 서브 화소(PXn)들의 경계에 배치되어 제1 방향(DR1)으로 연장될 수도 있다. 외부 뱅크(430)에 대한 설명은 도 3을 참조하여 상술한 바와 동일하다. 또한, 도 25의 표시 장치(10_3)에 포함된 제1 접촉 전극(261_3) 및 제2 접촉 전극(262_3)은 실질적으로 도 3의 표시 장치(10)와 동일하다.
도 25에서는 2개의 제1 전극(210_3)과 2개의 제2 전극(220_3)이 배치되고, 이들이 서로 교번적으로 이격된 것이 도시되어 있다. 다만, 이에 제한되지 않고 표시 장치(10_3)는 일부 전극들이 생략되거나 더 많은 수의 전극이 배치될 수 있다.
한편, 표시 장치(10)는 제1 전극(210) 및 제2 전극(220)이 반드시 일 방향으로 연장된 형상을 갖지 않을 수도 있다. 표시 장치(10)의 제1 전극(210) 및 제2 전극(220)은 발광 소자(300)들이 배치되는 공간을 제공하도록 서로 이격되어 배치된다면 그 형상은 특별히 제한되지 않는다.
도 26은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 26을 참조하면, 일 실시예에 따른 표시 장치(10_4)의 제1 전극(210_4) 및 제2 전극(220_4)은 적어도 일부 영역이 곡률진 형상을 갖고, 제1 전극(210_4)의 곡률진 영역은 제2 전극(220_4)의 곡률진 영역과 서로 이격되어 대향할 수 있다. 도 26의 따른 표시 장치(10_4)는 제1 전극(210_4)과 제2 전극(220_4)의 형상이 다른 점에서 도 2의 표시 장치(10)와 차이점이 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 26의 표시 장치(10_4)의 제1 전극(210_4)은 복수의 홀(HOL)들을 포함할 수 있다. 일 예로, 도면에 도시된 바와 같이 제1 전극(210_4)은 제2 방향(DR2)을 따라 배열된 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며 제1 전극(210_4)은 더 많은 수의 홀(HOL)을 포함하거나 더 적은 수, 또는 하나의 홀(HOL)만을 포함할 수도 있다. 이하에서는 제1 전극(210_4)이 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3)을 포함하는 것을 예시하여 설명하기로 한다.
예시적인 실시예에서, 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3) 각각은 원형의 평면 형상을 가질 수 있다. 이에 따라, 제1 전극(210_4)은 각 홀(HOL)들에 의해 형성된 곡률진 영역을 포함할 수 있고, 상기 곡률진 영역에서 제2 전극(220_4)과 대향할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다. 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3) 각각은 후술할 바와 같이 제2 전극(220_4)이 배치되는 공간을 제공할 수 있다면, 그 형상이 제한되는 것은 아니며, 예를 들어, 타원, 사각형 이상의 다각형 등의 평면 형상을 가질 수도 있다.
제2 전극(220_4)은 각 서브 화소(PXn) 내에 복수 개가 배치될 수 있다. 예를 들어, 각 서브 화소(PXn)에서는 제1 전극(210_4)의 제1 내지 제3 홀들(HOL1, HOL2, HOL3)에 대응하여 3개의 제2 전극(220_4)이 배치될 수 있다. 제2 전극(220_4)은 제1 내지 제3 홀들(HOL1, HOL2, HOL3) 내에 각각 위치하여 제1 전극(210_4)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, 제1 전극(210_4)의 홀(HOL)들은 외면이 곡률진 형상을 갖고, 제1 전극(210_4)의 홀(HOL) 내에 대응하여 배치된 제2 전극(220_4)들은 외면이 곡률진 형상을 갖고 제1 전극(210_4)과 이격되어 대향할 수 있다. 도 26에 도시된 바와 같이, 제1 전극(210_4)은 평면상 원형의 형상을 갖는 홀(HOL)들을 포함하고, 제2 전극(220_4)은 평면상 원형의 형상을 가질 수 있다. 제1 전극(210_4)은 홀(HOL)이 형성된 영역의 곡률진 면이 제2 전극(220_4)의 곡률진 외면과 이격되어 대향할 수 있다. 일 예로, 제1 전극(210_4)은 제2 전극(220_4)의 외면을 둘러싸도록 배치될 수 있다.
상술한 바와 같이, 발광 소자(300)들은 제1 전극(210_4)과 제2 전극(220_4) 사이에 배치될 수 있다. 본 실시예에 따른 표시 장치(10_4)는 원형의 형상을 갖는 제2 전극(220_4)과, 이를 둘러싸도록 배치된 제1 전극(210_4)을 포함하고, 복수의 발광 소자(300)들은 제2 전극(220_4)의 곡률진 외면을 따라 배열될 수 있다. 상술한 바와 같이 발광 소자(300)들은 일 방향으로 연장된 형상을 가지므로, 각 서브 화소(PXn) 내에서 제2 전극(220_4)의 곡률진 외면을 따라 배열되는 발광 소자(300)들은 연장된 방향이 서로 다른 방향을 향하도록 배치될 수 있다. 각 서브 화소(PXn)들은 발광 소자(300)의 연장된 방향이 향하는 방향에 따라 다양한 출광 방향을 가질 수 있다. 본 실시예에 따른 표시 장치(10_4)는 제1 전극(210_4)과 제2 전극(220_4)이 곡률진 형상을 갖도록 배치됨으로써, 이들 사이에 배치된 발광 소자(300)들은 서로 다른 방향을 향하도록 배치되고, 표시 장치(10_4)의 측면 시인성을 향상시킬 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (23)

  1. 제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및
    적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고,
    상기 절연막 중 상기 활성층을 둘러싸는 제1 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 갖는 발광 소자.
  2. 제1 항에 있어서,
    상기 활성층의 직경은 500nm 내지 600nm의 범위를 갖고, 상기 절연막의 제1 부분의 두께는 60nm 내지 80nm의 범위를 갖는 발광 소자.
  3. 제2 항에 있어서,
    상기 절연막은 상기 제1 부분과 연결되고 상기 제2 반도체층의 측면 일부 영역을 덮도록 배치된 제2 부분을 더 포함하고,
    상기 제2 부분의 두께는 상기 제1 부분의 두께보다 얇은 발광 소자.
  4. 제3 항에 있어서,
    상기 절연막은 상기 활성층과 상기 제2 반도체층의 계면을 둘러싸는 부분의 두께가 적어도 20nm 이상인 발광 소자.
  5. 제4 항에 있어서,
    상기 제2 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 갖는 발광 소자.
  6. 제1 항에 있어서,
    상기 제2 반도체층 상에 배치된 전극층을 더 포함하고, 상기 전극층의 두께는 상기 제2 반도체층의 두께보다 큰 발광 소자.
  7. 제6 항에 있어서,
    상기 전극층의 두께는 20nm 내지 200nm의 범위를 갖는 발광 소자.
  8. 제6 항에 있어서,
    상기 절연막은 상기 전극층의 측면을 둘러싸도록 배치된 발광 소자.
  9. 제6 항에 있어서,
    상기 절연막은 상기 전극층의 측면 일부를 둘러싸도록 배치되고, 상기 전극층은 상면과 측면 일부가 노출된 발광 소자.
  10. 제9 항에 있어서,
    상기 절연막은 상기 제1 부분과 연결되고 상기 전극층의 측면 일부 영역을 둘러싸는 제3 부분을 더 포함하고,
    상기 제3 부분의 두께는 상기 제1 부분의 두께보다 작은 발광 소자.
  11. 제10 항에 있어서,
    상기 제3 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 갖는 발광 소자.
  12. 기판;
    상기 기판 상에 배치된 제1 전극 및 상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자;
    상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자의 하부에 배치된 제1 절연층; 및
    상기 발광 소자 상에 배치되되 상기 발광 소자의 일 단부 및 타 단부를 노출하는 제2 절연층을 포함하고,
    상기 발광 소자는,
    제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및
    적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고,
    상기 절연막 중 상기 제2 절연층과 접촉하는 제2 부분, 상기 활성층을 포함하여 상기 발광 소자의 일 단부를 둘러싸는 제1 부분 및 상기 발광 소자의 타 단부를 둘러싸는 제3 부분을 포함하며,
    상기 제2 부분의 두께는 상기 제1 부분 및 상기 제3 부분보다 두꺼운 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 상기 일 단부와 접촉하는 제1 접촉 전극 및
    상기 제2 전극 및 상기 발광 소자의 상기 타 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자는 상기 제2 반도체층 상에 배치되고 상기 제2 반도체층보다 두꺼운 두께를 갖는 전극층을 더 포함하고,
    상기 제1 접촉 전극은 상기 전극층 및 상기 절연막의 제1 부분과 접촉하고, 상기 제2 접촉 전극은 상기 제1 반도체층 및 상기 절연막의 제3 부분과 접촉하는 표시 장치.
  15. 제14 항에 있어서,
    상기 절연막의 상기 제1 부분은 상기 전극층의 측면 일부를 둘러싸도록 배치되고,
    상기 전극층은 상면과 측면 일부가 노출된 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 접촉 전극은 상기 전극층의 상면 및 측면 일부와 접촉하는 표시 장치.
  17. 제14 항에 있어서,
    상기 절연막의 상기 제1 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 갖는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 부분은 상기 제2 반도체층과 상기 전극층의 계면에서 측정된 제1 두께와 상기 제2 반도체층과 상기 활성층의 계면에서 측정된 제2 두께가 하기 식 1을 만족하는 표시 장치.
    [식 1]
    Θc = arctan((W2'-W1')/D) ≤70°
    (여기서, 상기 'Θc'는 상기 절연막의 제1 부분의 경사진 외면이 갖는 경사각이고,
    상기 'W1'은 상기 절연막의 제1 부분 중 상기 전극층과 상기 제2 반도체층의 계면에서 측정된 두께이고,
    상기 'W2'는 상기 절연막의 제1 부분 중 상기 제2 반도체층과 상기 활성층의 계면에서 측정된 두께이고,
    상기 'D'는 상기 제2 반도체층의 두께이다.)
  19. 제18 항에 있어서,
    상기 제2 두께는 20nm 이상이고, 상기 제1 부분 중 상기 활성층을 둘러싸는 부분의 두께는 40nm 이상인 표시 장치.
  20. 제14 항에 있어서,
    상기 전극층의 두께는 20nm 내지 200nm의 범위를 갖는 표시 장치.
  21. 제12 항에 있어서,
    상기 제2 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 갖는 표시 장치.
  22. 제21 항에 있어서,
    상기 활성층의 직경은 500nm 내지 600nm의 범위를 갖고, 상기 절연막의 제2 부분의 두께는 60nm 내지 80nm의 범위를 갖는 표시 장치.
  23. 제22 항에 있어서,
    상기 발광 소자는 상기 절연막의 제2 부분에서 측정된 제1 직경이 상기 절연막의 제1 부분에서 측정된 제2 직경 및 상기 절연막의 제3 부분에서 측정된 제3 직경보다 큰 표시 장치.
PCT/KR2020/002785 2019-09-16 2020-02-27 발광 소자 및 이를 포함하는 표시 장치 WO2021054551A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/636,218 US20220376144A1 (en) 2019-09-16 2020-02-27 Light-emitting diode and display device comprising same
EP20866681.8A EP4033545A4 (en) 2019-09-16 2020-02-27 LIGHT EMITTING DIODE AND DISPLAY DEVICE THEREOF
CN202080059597.0A CN114342095A (zh) 2019-09-16 2020-02-27 发光二极管和包括该发光二极管的显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190113759A KR20210032618A (ko) 2019-09-16 2019-09-16 발광 소자 및 이를 포함하는 표시 장치
KR10-2019-0113759 2019-09-16

Publications (1)

Publication Number Publication Date
WO2021054551A1 true WO2021054551A1 (ko) 2021-03-25

Family

ID=74884689

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/002785 WO2021054551A1 (ko) 2019-09-16 2020-02-27 발광 소자 및 이를 포함하는 표시 장치

Country Status (5)

Country Link
US (1) US20220376144A1 (ko)
EP (1) EP4033545A4 (ko)
KR (1) KR20210032618A (ko)
CN (1) CN114342095A (ko)
WO (1) WO2021054551A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230066350A1 (en) * 2021-09-01 2023-03-02 Samsung Display Co., Ltd. Light emitting element and display device including the same
EP4207319A1 (en) * 2022-01-04 2023-07-05 Samsung Display Co., Ltd. Semiconductor light emitting diode

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210054323A (ko) * 2019-11-05 2021-05-13 엘지디스플레이 주식회사 스트레쳐블 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090090812A (ko) * 2008-02-22 2009-08-26 한국산업기술대학교산학협력단 측부 반사판을 갖는 수직구조 질화갈륨계 ｌｅｄ 소자 및그 제조방법
JP2011205060A (ja) * 2010-03-05 2011-10-13 Sharp Corp 発光装置の製造方法
WO2015005654A1 (ko) * 2013-07-09 2015-01-15 피에스아이 주식회사 초소형 led 를 포함하는 디스플레이 및 이의 제조방법
KR20180007376A (ko) * 2016-07-12 2018-01-23 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR20180071465A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 발광장치 및 그의 제조방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090090812A (ko) * 2008-02-22 2009-08-26 한국산업기술대학교산학협력단 측부 반사판을 갖는 수직구조 질화갈륨계 ｌｅｄ 소자 및그 제조방법
JP2011205060A (ja) * 2010-03-05 2011-10-13 Sharp Corp 発光装置の製造方法
WO2015005654A1 (ko) * 2013-07-09 2015-01-15 피에스아이 주식회사 초소형 led 를 포함하는 디스플레이 및 이의 제조방법
KR20180007376A (ko) * 2016-07-12 2018-01-23 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR20180071465A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 발광장치 및 그의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230066350A1 (en) * 2021-09-01 2023-03-02 Samsung Display Co., Ltd. Light emitting element and display device including the same
EP4207319A1 (en) * 2022-01-04 2023-07-05 Samsung Display Co., Ltd. Semiconductor light emitting diode

Also Published As

Publication number Publication date
EP4033545A4 (en) 2023-10-25
KR20210032618A (ko) 2021-03-25
US20220376144A1 (en) 2022-11-24
CN114342095A (zh) 2022-04-12
EP4033545A1 (en) 2022-07-27

Similar Documents

Publication Publication Date Title
WO2020036271A1 (ko) 발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치
WO2021049725A1 (ko) 발광 소자, 이의 제조 방법 및 이를 포함하는 표시 장치
WO2020111452A1 (ko) 표시 장치
WO2021040162A1 (ko) 발광 소자, 이의 제조 방법 및 이를 포함하는 표시 장치
WO2020027397A1 (ko) 발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치
WO2021054551A1 (ko) 발광 소자 및 이를 포함하는 표시 장치
WO2021162180A1 (ko) 표시 장치
WO2020060002A1 (ko) 표시 장치 및 이의 제조 방법
WO2021125704A1 (ko) 표시 장치
WO2021241937A1 (ko) 표시 장치 및 이의 제조 방법
WO2020004713A1 (ko) 표시 장치
WO2021235689A1 (ko) 표시 장치
WO2021242074A1 (ko) 표시 장치
WO2020091171A1 (ko) 발광 소자 구조물 및 발광 소자의 제조방법
WO2021091062A1 (ko) 표시 장치
WO2021066287A1 (ko) 표시 장치 및 이의 제조 방법
WO2021002599A1 (ko) 발광 소자, 이의 제조 방법 및 표시 장치
WO2022164168A1 (ko) 발광 소자, 발광 소자를 포함하는 발광 소자 유닛, 및 표시 장치
WO2021118182A1 (ko) 발광 소자 및 이를 포함하는 표시 장치
WO2021246572A1 (ko) 발광 소자, 이의 제조 방법 및 표시 장치
WO2022045698A1 (ko) 표시 장치
WO2021215585A1 (ko) 표시 장치
WO2023033427A1 (ko) 발광 소자 및 이를 포함하는 표시 장치
WO2023003320A1 (ko) 표시 장치
WO2022050512A1 (ko) 발광 소자, 발광 소자의 제조 방법 및 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20866681

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2020866681

Country of ref document: EP

Effective date: 20220419