KR20210032618A - 발광 소자 및 이를 포함하는 표시 장치 - Google Patents

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KR20210032618A
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조성찬
박후근
유철종
강혜림
김동균
이동언
조현민
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Abstract

발광 소자 및 이를 포함하는 표시 장치가 제공된다. 발광 소자는 제1 극성으로 도핑된 제1 반도체층, 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층 및 적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고, 상기 절연막 중 상기 활성층을 둘러싸는 제1 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 갖는다.

Description

발광 소자 및 이를 포함하는 표시 장치{Light emitting element and display device comprising the same}
본 발명은 발광 소자 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 두께가 두꺼운 전극층과 절연막을 포함하여 활성층이 보호되는 발광 소자를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기 발광 소자를 포함하여 발광 신뢰도가 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 제1 극성으로 도핑된 제1 반도체층; 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및 적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고, 상기 절연막 중 상기 활성층을 둘러싸는 제1 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 갖는다.
상기 활성층의 직경은 500nm 내지 600nm의 범위를 갖고, 상기 절연막의 제1 부분의 두께는 60nm 내지 80nm의 범위를 가질 수 있다.
상기 절연막은 상기 제2 부분과 연결되고 상기 제2 반도체층의 측면 일부 영역을 덮도록 배치된 제2 부분을 더 포함하고, 상기 제2 부분의 두께는 상기 제1 부분의 두께보다 얇을 수 있다.
상기 절연막은 상기 활성층과 상기 제2 반도체층의 계면을 둘러싸는 부분의 두께가 적어도 20nm 이상일 수 있다.
상기 제1 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 가질 수 있다.
상기 제2 반도체층 상에 배치된 전극층을 더 포함하고, 상기 전극층의 두께는 상기 제2 반도체층의 두께보다 클 수 있다.
상기 전극층의 두께는 20nm 내지 200nm의 범위를 가질 수 있다.
상기 절연막은 상기 전극층의 측면을 둘러싸도록 배치될 수 있다.
상기 절연막은 상기 전극층의 측면 일부를 둘러싸도록 배치되고, 상기 전극층은 상면과 측면 일부가 노출될 수 있다.
상기 절연막은 상기 제1 부분과 연결되고 상기 전극층의 측면 일부 영역을 둘러싸는 제3 부분을 더 포함하고, 상기 제3 부분의 두께는 상기 제1 부분의 두께보다 작을 수 있다.
상기 제3 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 가질 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치된 제1 전극 및 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자; 상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자의 하부에 배치된 제1 절연층; 및 상기 발광 소자 상에 배치되되 상기 발광 소자의 일 단부 및 타 단부를 노출하는 제2 절연층을 포함하고, 상기 발광 소자는, 제1 극성으로 도핑된 제1 반도체층; 상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및 적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고, 상기 절연막은 상기 활성층을 포함하여 상기 발광 소자의 일 단부를 둘러싸는 제1 부분, 상기 제2 절연층과 접촉하는 제2 부분 및 상기 발광 소자의 타 단부를 둘러싸는 제3 부분을 포함하며, 상기 제2 부분의 두께는 상기 제1 부분 및 상기 제3 부분보다 두껍다.
상기 제1 전극 및 상기 발광 소자의 상기 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 및 상기 발광 소자의 상기 타 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 발광 소자는 상기 제2 반도체층 상에 배치되고 상기 제2 반도체층보다 두꺼운 두께를 갖는 전극층을 더 포함하고, 상기 제1 접촉 전극은 상기 전극층 및 상기 절연막의 제1 부분과 접촉하고, 상기 제2 접촉 전극은 상기 제1 반도체층 및 상기 절연막의 제3 부분과 접촉할 수 있다.
상기 절연막의 상기 제1 부분은 상기 전극층의 측면 일부를 둘러싸도록 배치되고, 상기 전극층은 상면과 측면 일부가 노출될 수 있다.
상기 제1 접촉 전극은 상기 전극층의 상면 및 측면 일부와 접촉할 수 있다.
상기 절연막의 상기 제1 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 가질 수 있다.
상기 제1 부분은 상기 제2 반도체층과 상기 전극층의 계면에서 측정된 제1 두께와 상기 제2 반도체층과 상기 활성층의 계면에서 측정된 제2 두께가 하기 식 1을 만족할 수 있다.
[식 1]
Θc = arctan((W2'-W1')/D) ≤70°
(여기서, 상기 'Θc'는 상기 절연막의 제1 부분의 경사진 외면이 갖는 경사각이고, 상기 'W1'은 상기 절연막의 제1 부분 중 상기 전극층과 상기 제2 반도체층의 계면에서 측정된 두께이고, 상기 'W2'는 상기 절연막의 제1 부분 중 상기 제2 반도체층과 상기 활성층의 계면에서 측정된 두께이고, 상기 'D'는 상기 제2 반도체층의 두께이다.)
상기 제2 두께는 20nm 이상이고, 상기 제1 부분 중 상기 활성층을 둘러싸는 부분의 두께는 40nm 이상일 수 있다.
상기 전극층의 두께는 20nm 내지 200nm의 범위를 가질 수 있다.
상기 제2 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 가질 수 있다.
상기 활성층의 직경은 500nm 내지 600nm의 범위를 갖고, 상기 절연막의 제2 부분의 두께는 60nm 내지 80nm의 범위를 가질 수 있다.
상기 발광 소자는 상기 절연막의 제2 부분에서 측정된 제1 직경이 상기 절연막의 제1 부분에서 측정된 제2 직경 및 상기 절연막의 제3 부분에서 측정된 제3 직경보다 클 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 두께가 제2 반도체층보다 두꺼운 전극층과, 활성층을 둘러싸는 부분의 두께가 일정 수준 이상인 절연막을 포함한다. 발광 소자는 전극층이 제조 공정 중 제거되는 것을 방지할 수 있고, 절연막이 일부 식각되더라도 활성층을 안전하게 보호할 수 있다.
이에 따라, 상기 발광 소자를 포함하는 표시 장치는 발광 효율 및 발광 신뢰도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 개략적인 평면도이다.
도 3은 도 2의 일 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Xa-Xa’선, Xb-Xb’선 및 Xc-Xc’선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 6은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 7은 도 4의 QA 부분의 확대도이다.
도 8은 일 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 9 내지 도 14는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
도 15 내지 도 19는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 20은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 21은 도 20의 발광 소자의 제조 공정 중 일부를 나타내는 단면도이다.
도 22는 도 20의 발광 소자를 포함하는 표시 장치의 일부를 나타내는 단면도이다.
도 23은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 24는 도 23의 발광 소자를 포함하는 표시 장치의 일부를 나타내는 단면도이다.
도 25는 일 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 26은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다.
표시 영역(DA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다. 표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 개략적인 평면도이다. 도 3은 도 2의 일 서브 화소를 나타내는 평면도이다.
도 2 및 도 3을 참조하면, 복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(10)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(300)는 활성층(330)을 포함하고, 활성층(330)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(300)의 활성층(330)에서 방출된 광들은 발광 소자(300)의 양 단부 방향을 포함하여, 발광 소자(300)의 측면 방향으로도 방출될 수 있다. 각 서브 화소(PXn)의 발광 영역(EMA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 또한, 이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
표시 장치(10)의 각 서브 화소(PXn)는 복수의 전극(210, 220), 발광 소자(300), 복수의 접촉 전극(260), 및 복수의 외부 뱅크(430)를 포함할 수 있다. 또한, 도 2 및 도 3에 도시되지 않았으나, 표시 장치(10)는 복수의 내부 뱅크(도 4의 '410', '420') 및 복수의 절연층(도 4의 '510', '520', '530', '550')을 더 포함할 수 있다.
복수의 전극(210, 220)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210)과 제2 전극(220)은 각각 제1 방향(DR1)으로 연장되어 배치되는 전극 줄기부(210S, 220S)와 전극 줄기부(210S, 220S)에서 제1 방향(DR1)과 교차하는 방향인 제2 방향(DR2)으로 연장되어 분지되는 적어도 하나의 전극 가지부(210B, 220B)를 포함할 수 있다.
제1 전극(210)은 제1 방향(DR1)으로 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S)는 양 단이 각 서브 화소(PXn) 사이에서 이격되어 종지하되, 동일 행(예컨대, 제1 방향(DR1)으로 인접한)에서 이웃하는 서브 화소의 제1 전극 줄기부(210S)와 실질적으로 동일 직선 상에 놓일 수 있다. 각 서브 화소(PXn)에 배치되는 제1 전극 줄기부(210S)들은 양 단이 상호 이격됨으로써 각 제1 전극 가지부(210B)에 서로 다른 전기 신호를 인가할 수 있다.
제1 전극 가지부(210B)는 제1 전극 줄기부(210S)의 적어도 일부에서 분지되고 제2 방향(DR2)으로 연장되어 배치되되, 제1 전극 줄기부(210S)와 대향하여 배치된 제2 전극 줄기부(220S)와 이격된 상태에서 종지할 수 있다.
제2 전극(220)은 제1 방향(DR1)으로 연장되어 제1 전극 줄기부(210S)와 제2 방향(DR2)으로 이격되어 대향하는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 분지되고 제2 방향(DR2)으로 연장된 제2 전극 가지부(220B)를 포함할 수 있다. 제2 전극 줄기부(220S)는 타 단부가 제1 방향(DR1)으로 인접한 다른 서브 화소(PXn)의 제2 전극 줄기부(220S)와 연결될 수 있다. 즉, 제2 전극 줄기부(220S)는 제1 전극 줄기부(210S)와 달리 제1 방향(DR1)으로 연장되어 각 서브 화소(PXn)들을 가로지르도록 배치될 수 있다. 각 서브 화소(PXn)를 가로지르는 제2 전극 줄기부(220S)는 각 화소(PX) 또는 서브 화소(PXn)들이 배치된 표시 영역(DA)의 외곽부, 또는 비표시 영역(NDA)에서 일 방향으로 연장된 부분과 연결될 수 있다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)와 이격되어 대향하고, 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 제2 전극 가지부(220B)는 제2 전극 줄기부(220S)와 연결되고, 연장된 방향의 단부는 제1 전극 줄기부(210S)와 이격된 상태로 서브 화소(PXn) 내에 배치될 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 컨택홀, 예컨대 제1 전극 컨택홀(CNTD) 및 제2 전극 컨택홀(CNTS)을 통해 표시 장치(10)의 회로소자층(도 4의 'PAL')의 도전층과 전기적으로 연결될 수 있다. 도면에는 제1 전극 컨택홀(CNTD)은 각 서브 화소(PXn)의 제1 전극 줄기부(210S)마다 형성되고, 제2 전극 컨택홀(CNTS)은 각 서브 화소(PXn)들을 가로지르는 하나의 제2 전극 줄기부(220S)에 하나만이 형성된 것을 도시하고 있다. 다만, 이에 제한되지 않으며, 경우에 따라서는 제2 전극 컨택홀(CNTS)의 경우에도 각 서브 화소(PXn) 마다 형성될 수 있다.
복수의 전극(210, 220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 특정 파장대의 광을 방출하도록 소정의 전압을 인가 받을 수 있다. 또한, 각 전극(210, 220)의 적어도 일부는 발광 소자(300)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수 있다.
예시적인 실시예에서, 제1 전극(210)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(220)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
도면에서는 각 서브 화소(PXn)에 두 개의 제1 전극 가지부(210B)가 배치되고, 그 사이에 하나의 제2 전극 가지부(220B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 제1 전극(210)과 제2 전극(220)은 경우에 따라서 전극 줄기부(210S, 220S)가 생략되고 제2 방향(DR2)으로 연장된 형상을 가질 수도 있다. 또한, 제1 전극(210)과 제2 전극(220)은 반드시 일 방향으로 연장된 형상만을 갖지 않고, 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 서로 이격되어 대향함으로써, 그 사이에 발광 소자(300)가 배치될 공간이 형성된다면 이들이 배치되는 구조나 형상은 특별히 제한되지 않을 수 있다.
외부 뱅크(430)는 각 서브 화소(PXn)간의 경계에 배치될 수 있다. 외부 뱅크(430)는 제2 방향(DR2)으로 연장되어 제1 방향(DR1)으로 배열된 서브 화소(PXn)들의 경계에 배치될 수 있다. 복수의 제1 전극 줄기부(210S)는 각 단부가 외부 뱅크(430)를 기준으로 서로 이격되어 종지할 수 있다. 다만 이에 제한되지 않으며, 외부 뱅크(430)는 제1 방향(DR1)으로 연장되어 제2 방향(DR2)으로 배열된 서브 화소(PXn)들의 경계에도 배치될 수 있다. 외부 뱅크(430)는 후술할 내부 뱅크(410, 420)들과 동일한 재료를 포함하여 하나의 공정에서 동시에 형성될 수 있다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부가 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 접촉 전극(260)을 통해 각각 제1 전극(210)과 제2 전극(220)에 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다. 또한, 예시적인 실시예에서 발광 소자(300)는 일 방향으로 연장된 형상을 가지며, 각 전극, 예컨대 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 연장된 방향과 발광 소자(300)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(300)는 서로 다른 물질을 포함하는 활성층(330)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 일 실시예에 따른 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(300)들을 포함할 수 있다.. 제1 서브 화소(PX1)의 발광 소자(300)는 중심 파장대역이 제1 파장인 제1 광(L1)을 방출하는 활성층(330)을 포함하고, 제2 서브 화소(PX2)의 발광 소자(300)는 중심 파장대역이 제2 파장인 제2 광(L2)을 방출하는 활성층(330)을 포함하고, 제3 서브 화소(PX3)의 발광 소자(300)는 는 중심 파장대역이 제3 파장인 제3 광(L3)을 방출하는 활성층(330)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1)에서는 제1 광(L1)이 출사되고, 제2 서브 화소(PX2)에서는 제2 광(L2)이 출사되고, 제3 서브 화소(PX3)에서는 제3 광(L3)이 출사될 수 있다. 몇몇 실시예에서, 제1 광(L1)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광이고, 제2 광(L2)은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색광이고, 제3 광(L3)은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색광 일 수 있다.
다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 동일한 종류의 발광 소자(300)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
한편, 일 실시예에 따른 발광 소자(300)는 반도체 코어와, 이를 둘러싸는 절연막(도 5의 '380')을 포함할 수 있다. 반도체 코어는 복수의 반도체층(도 5의 '310', '320')과 이들 사이에 배치된 활성층(도 5의 '330')을 포함할 수 있다. 발광 소자(300)는 일 단부는 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 전극(220)과 전기적으로 연결되어 전기 신호를 전달 받을 수 있고, 상기 전기 신호를 전달 받은 발광 소자(300)는 활성층(330)에서 광이 생성되어 이를 외부로 방출시킬 수 있다. 발광 소자(300)의 반도체 코어를 둘러싸는 절연막(380)은 적어도 활성층(330)의 외면을 둘러싸도록 배치되어 이를 보호할 수 있다. 일 실시예에 따른 발광 소자(300)는 일정 수준 이상의 두께를 갖는 절연막(380)을 포함하여, 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중 발광 소자(300)의 활성층(330)이 손상되는 것을 방지하고 소자 신뢰도를 향상시킬 수 있다.
또한, 발광 소자(300)의 반도체 코어는 제2 반도체층(320) 상에 배치되는 전극층(도 5의 '370')을 더 포함할 수 있고, 발광 소자(300)는 전극층(370)을 통해 제1 전극(210) 또는 제2 전극(220)과 전기적으로 연결될 수 있다. 여기서 일 실시예에 따른 발광 소자(300)는 일정 수준 이상의 두께를 갖는 전극층(370)을 포함하여, 발광 소자(300)의 제조 공정 중 발광 소자(300)의 전극층(370)이 제거되는 것을 방지하여 소자 효율을 향상시킬 수 있다. 이에 대한 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
복수의 접촉 전극(260)들은 적어도 일부 영역이 일 방향으로 연장된 형상을 가질 수 있다. 복수의 접촉 전극(260)들은 각각 발광 소자(300) 및 전극(210, 220)들과 접촉할 수 있고, 발광 소자(300)들은 접촉 전극(260)을 통해 제1 전극(210)과 제2 전극(220)으로부터 전기 신호를 전달 받을 수 있다.
접촉 전극(260)은 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 포함할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에 배치될 수 있다.
제1 접촉 전극(261)은 제1 전극(210), 또는 제1 전극 가지부(210B) 상에 배치되어 제2 방향(DR2)으로 연장되고, 발광 소자(300)의 일 단부와 접촉할 수 있다. 제2 접촉 전극(262)은 제1 접촉 전극(261)과 제1 방향(DR1)으로 이격되고, 제2 전극(220), 또는 제2 전극 가지부(220B) 상에 배치되어 제2 방향(DR2)으로 연장되며, 발광 소자(300)의 타 단부와 접촉할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 절연층(520)의 개구부를 통해 노출된 제1 전극(210) 및 제2 전극(220)과 접촉할 수 있다. 발광 소자(300)는 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 통해 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 일 방향으로 측정된 폭이 각각 제1 전극(210)과 제2 전극(220), 또는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 상기 일 방향으로 측정된 폭보다 클 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210)과 제2 전극(220), 또는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 측부들을 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 일 측부만을 덮도록 배치될 수도 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 접촉 전극(261)과 하나의 제2 접촉 전극(262)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(261)과 제2 접촉 전극(262)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220), 또는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)의 수에 따라 달라질 수 있다.
한편, 도 2 및 도 3에 도시되지 않았으나, 표시 장치(10)는 각 전극(210, 220)의 하부에 위치하는 회로소자층(PAL)과, 그 상부에 배치되는 복수의 절연층들을 더 포함할 수 있다. 이하에서는 도 4를 참조하여 표시 장치(10)의 적층 구조에 대하여 자세히 설명하도록 한다.
도 4는 도 3의 Xa-Xa'선, Xb-Xb'선 및 Xc-Xc'선을 따라 자른 단면도이다.
도 4는 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 4는 제1 서브 화소(PX1)에 배치된 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다.
도 2 및 도 3을 결부하여 도 4를 참조하면, 표시 장치(10)는 회로소자층(PAL)과 발광층(EML)을 포함할 수 있다. 회로소자층(PAL)은 기판(110), 버퍼층(115), 차광층(BML), 도전 배선(191, 192), 제1 및 제2 트랜지스터(120, 140) 등을 포함하고, 발광층(EML)은 상술한 복수의 전극(210, 220), 발광 소자(300), 복수의 접촉 전극(261, 262) 및 복수의 절연층(510, 520, 530, 550) 등을 포함할 수 있다.
구체적으로 설명하면, 기판(110)은 절연 기판일 수 있다. 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML)은 기판(110) 상에 배치될 수 있다. 차광층(BML)은 제1 차광층(BML1) 및 제2 차광층(BML2)을 포함할 수 있다. 제1 차광층(BML1)은 후술하는 제1 트랜지스터(120)의 제1 소스 전극(123)과 전기적으로 연결될 수 있다. 제2 차광층(BML2)은 제2 트랜지스터(140)의 제2 소스 전극(143)과 전기적으로 연결될 수 있다.
제1 차광층(BML1)과 제2 차광층(BML2)은 각각 제1 트랜지스터(120)의 제1 활성물질층(126) 및 제2 트랜지스터(140)의 제2 활성물질층(146)과 중첩하도록 배치된다. 제1 및 제2 차광층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(126, 146)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 차광층(BML1, BML2)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(115)은 차광층(BML)과 기판(110) 상에 배치된다. 버퍼층(115)은 차광층(BML)을 포함하여 기판(110)을 전면적으로 덮도록 배치될 수 있다. 버퍼층(115)은 불순물 이온이 확산되는 것을 방지하고 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 또한, 버퍼층(115)은 차광층(BML)과 제1 및 제2 활성물질층(126, 146)을 상호 절연시킬 수 있다.
버퍼층(115) 상에는 반도체층이 배치된다. 반도체층은 제1 트랜지스터(120)의 제1 활성물질층(126), 제2 트랜지스터(140)의 제2 활성물질층(146) 및 보조층(163)을 포함할 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다.
제1 활성물질층(126)은 제1 도핑 영역(126a), 제2 도핑 영역(126b) 및 제1 채널 영역(126c)을 포함할 수 있다. 제1 채널 영역(126c)은 제1 도핑 영역(126a)과 제2 도핑 영역(126b) 사이에 배치될 수 있다. 제2 활성물질층(146)은 제3 도핑 영역(146a), 제4 도핑 영역(146b) 및 제2 채널 영역(146c)을 포함할 수 있다. 제2 채널 영역(146c)은 제3 도핑 영역(146a)과 제4 도핑 영역(146b) 사이에 배치될 수 있다. 제1 활성물질층(126) 및 제2 활성물질층(146)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 활성물질층(126) 및 제2 활성물질층(146)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 제1 도핑 영역(126a), 제2 도핑 영역(126b), 제3 도핑 영역(146a) 및 제4 도핑 영역(146b)은 제1 활성물질층(126) 및 제2 활성물질층(146)의 일부 영역이 불순물로 도핑된 영역일 수 있다. 다만, 이에 제한되지 않는다.
다만, 제1 활성물질층(126) 및 제2 활성물질층(146)이 반드시 상술한 바에 제한되는 것은 아니다. 예시적인 실시예에서, 제1 활성물질층(126) 및 제2 활성물질층(146)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 도핑 영역(126a)과 제3 도핑 영역(146a)은 제1 도체화 영역일 수 있고, 제2 도핑 영역(126b)과 제4 도핑 영역(146b)은 제2 도체화 영역일 수 있다. 제1 활성물질층(126) 및 제2 활성물질층(146)이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Galium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
반도체층 상에는 제1 게이트 절연막(150)이 배치된다. 제1 게이트 절연막(150)은 반도체층을 포함하여 버퍼층(115)을 전면적으로 덮도록 배치될 수 있다. 제1 게이트 절연막(150)은 제1 및 제2 트랜지스터(120, 140)의 게이트 절연막으로 기능할 수 있다.
제1 게이트 절연막(150) 상에는 제1 도전층이 배치된다. 제1 도전층은 제1 게이트 절연막(150) 상에서 제1 트랜지스터(120)의 제1 활성물질층(126) 상에 배치된 제1 게이트 전극(121), 제2 트랜지스터(140)의 제2 활성물질층(146) 상에 배치된 제2 게이트 전극(141) 및 보조층(163) 상에 배치된 배선 패턴(161)을 포함할 수 있다. 제1 게이트 전극(121)은 제1 활성물질층(126)의 제1 채널 영역(126c)과 중첩하고, 제2 게이트 전극(141)은 제2 활성물질층(146)의 제2 채널 영역(146c)과 중첩할 수 있다.
제1 도전층 상에는 층간절연막(170)이 배치된다. 층간절연막(170)은 제1 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 층간절연막(170)은 유기 절연 물질을 포함하고 표면 평탄화 기능을 수행할 수도 있다.
층간절연막(170) 상에는 제2 도전층이 배치된다. 제2 도전층은 제1 트랜지스터(120)의 제1 소스 전극(123)과 제1 드레인 전극(124), 제2 트랜지스터(140)의 제2 소스 전극(143)과 제2 드레인 전극(144), 및 배선 패턴(161) 상부에 배치된 전원 전극(162)을 포함한다.
제1 소스 전극(123)과 제1 드레인 전극(124)은 층간절연막(170)과 제1 게이트 절연막(150)을 관통하는 컨택홀을 통해 제1 활성물질층(126)의 제1 도핑 영역(126a) 및 제2 도핑 영역(126b)과 각각 접촉될 수 있다. 제2 소스 전극(143)과 제2 드레인 전극(144)은 층간절연막(170)과 제1 게이트 절연막(150)을 관통하는 컨택홀을 통해 제2 활성물질층(146)의 제3 도핑 영역(146a) 및 제4 도핑 영역(146b)과 각각 접촉될 수 있다. 또한, 제1 소스 전극(123)과 제2 소스 전극(143)은 또 다른 컨택홀을 통해 각각 제1 차광층(BML1) 및 제2 차광층(BML2)과 전기적으로 연결될 수 있다.
제2 도전층 상에는 보호막(180)이 배치될 수 있다. 보호막(180)은 제2 도전층을 덮도록 배치되어 층간절연막(170) 상에 전면적으로 배치될 수 있다. 즉, 보호막(180)은 제1 소스 전극(123), 제1 드레인 전극(124), 제2 소스 전극(143) 및 제2 드레인 전극(144)을 덮도록 배치될 수 있다.
보호막(180) 상에는 도전 배선층이 배치될 수 있다. 도전 배선층은 제1 도전 배선(191) 및 제2 도전 배선(192)을 포함하고, 이들은 각각 제1 트랜지스터(120)의 제1 소스 전극(123) 및 전원 전극(162)과 전기적으로 연결될 수 있다. 도전 배선층은 발광층(EML)의 제1 전극(210) 및 제2 전극(220)과도 전기적으로 연결되고, 제1 트랜지스터(120) 및 전원 전극(162)으로부터 인가되는 전기 신호를 각 전극(210, 220)에 전달할 수 있다.
도전 배선층 상에는 제1 절연층(510)이 배치된다. 제1 절연층(510)은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 절연층(510) 상에는 복수의 내부 뱅크(410, 420) 및 외부 뱅크(도 4의 '430'), 복수의 전극(210, 220) 및 발광 소자(300)가 배치될 수 있다.
상술한 바와 같이, 외부 뱅크(430)는 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장되어 서브 화소(PXn)들의 경계에 배치될 수 있다. 즉, 외부 뱅크(430)는 각 서브 화소(PXn)의 경계를 구분할 수 있다.
도면에 도시되지 않았으나, 외부 뱅크(430)는 표시 장치(10)의 제조 시, 잉크젯 프린팅 장치를 이용하여 발광 소자(300)가 분산된 잉크를 분사할 때 잉크가 서브 화소(PXn)의 경계를 넘는 것을 방지하는 기능을 수행할 수 있다. 외부 뱅크(430)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(300)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 다만, 이에 제한되는 것은 아니다.
복수의 내부 뱅크(410, 420)는 각 서브 화소(PXn) 내에서 서로 이격되어 배치될 수 있다. 복수의 내부 뱅크(410, 420)는 각 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)를 포함할 수 있다.
제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 서로 대향하도록 배치된다. 제1 내부 뱅크(410) 상에는 제1 전극(210)이, 제2 내부 뱅크(420) 상에는 제2 전극(220)이 배치될 수 있다. 도 3 및 도 4를 결부하여 참조하면 제1 내부 뱅크(410) 상에는 제1 전극 가지부(210B)가, 제2 내부 뱅크(420) 상에는 제2 전극 가지부(220B)가 배치된 것으로 이해될 수 있다.
제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 전극(210) 및 제2 전극(220)과 같이 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 도면으로 도시하지 않았으나, 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)를 향해 연장될 수 있다. 다만, 이에 제한되지 않으며, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 각 서브 화소(PXn) 마다 배치되어 표시 장치(10) 전면에 있어서 패턴을 이룰 수 있다.
제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 제1 절연층(510)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)는 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)의 돌출된 형상은 특별히 제한되지 않는다. 내부 뱅크(410, 420)는 제1 절연층(510)을 기준으로 돌출되어 경사진 측면을 갖기 때문에, 발광 소자(300)에서 방출된 광이 내부 뱅크(410, 420)의 경사진 측면에서 반사될 수 있다. 후술할 바와 같이, 내부 뱅크(410, 420) 상에 배치되는 전극(210, 220)들이 반사율이 높은 재료를 포함하는 경우, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 경사진 측면 상에 위치하는 전극(210, 220)에서 반사되어 제1 절연층(510)의 상부 방향으로 진행할 수 있다.
다시 말해, 외부 뱅크(430)는 이웃하는 서브 화소(PXn)들을 구분함과 동시에 잉크젯 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행하는 반면, 내부 뱅크(410, 420)들은 각 서브 화소(PXn) 내에서 돌출된 구조를 가짐으로써 발광 소자(300)에서 방출된 광을 제1 절연층(510)의 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수 있다. 다만, 이에 제한되는 것은 아니다. 한편, 복수의 내부 뱅크(410, 420) 및 외부 뱅크(430)들은 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(210, 220)은 제1 절연층(510) 및 내부 뱅크(410, 420) 상에 배치될 수 있다. 상술한 바와 같이, 각 전극(210, 220)은 전극 줄기부(210S, 220S)와 전극 가지부(210B, 220B)를 포함한다. 도 3의 Xa-Xa'선은 제1 전극 줄기부(210S)를, 도 3의 Xb-Xb'선은 제1 전극 가지부(210B)와 제2 전극 가지부(220B)를, 도 3의 Xc-Xc'선은 제2 전극 줄기부(220S)를 가로지르는 선이다. 즉, 도 4의 Xa-Xa' 영역에 배치된 제1 전극(210)은 제1 전극 줄기부(210S)이고, 도 4의 Xb-Xb' 영역에 배치된 제1 전극(210) 및 제2 전극(220)은 각각 제1 전극 가지부(210B) 및 제2 전극 가지부(220B)이고, 도 4의 Xc-Xc' 영역에 배치된 제2 전극(220)은 제2 전극 줄기부(220S)인 것으로 이해될 수 있다. 각 전극 줄기부(210S, 220S)와 각 전극 가지부(210B, 220B)는 제1 전극(210) 및 제2 전극(220)을 이룰 수 있다.
제1 전극(210)과 제2 전극(220)은 일부 영역은 제1 절연층(510) 상에 배치되고, 일부 영역은 제1 내부 뱅크(410) 및 제2 내부 뱅크(420) 상에 배치될 수 있다. 즉, 제1 전극(210)과 제2 전극(220)의 폭은 내부 뱅크(410, 420)의 폭보다 클 수 있다. 제1 전극(210)과 제2 전극(220)의 하면의 일부는 제1 절연층(510)과 접촉하고, 다른 일부는 내부 뱅크(410, 420)와 접촉할 수 있다.
도면으로 도시하지 않았으나, 제1 전극(210) 및 제2 전극(220)의 제1 방향(DR1)으로 연장된 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)와 부분적으로 중첩할 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)는 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)와 중첩하지 않을 수도 있다.
제1 전극(210)의 제1 전극 줄기부(210S)에는 제1 절연층(510)을 관통하여 제1 도전 배선(191) 일부를 노출하는 제1 전극 컨택홀(CNDT)이 형성될 수 있다. 제1 전극(210)은 제1 전극 컨택홀(CNTD)을 통해 제1 도전 배선(191)과 접촉할 수 있고, 제1 전극(210)은 제1 트랜지스터(120)의 제1 소스 전극(123)과 전기적으로 연결되어 전기 신호를 전달 받을 수 있다.
제2 전극(220)의 제2 전극 줄기부(220S)에는 제1 절연층(510)을 관통하여 제2 도전 배선(192) 일부를 노출하는 제2 전극 컨택홀(CNTS)이 형성될 수 있다. 제2 전극(220)은 제2 전극 컨택홀(CNTS)을 통해 제2 도전 배선(192)과 접촉할 수 있고, 제2 전극(220)은 전원 전극(162)과 전기적으로 연결되어 전기 신호를 전달 받을 수 있다.
제1 전극(210)과 제2 전극(220)의 일부 영역, 예를 들어 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 각각 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)를 덮도록 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 서로 이격되어 대향하도록 배치되고, 이들 사이에는 복수의 발광 소자(300)들이 배치될 수 있다.
각 전극(210, 220)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(210, 220)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(210, 220)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(210, 220)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(210, 220)으로 입사되는 광을 반사시켜 각 서브 화소(PXn)의 상부 방향으로 출사시킬 수도 있다.
또한, 전극(210, 220)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(210, 220)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 절연층(520)은 제1 절연층(510), 제1 전극(210) 및 제2 전극(220) 상에 배치된다. 제2 절연층(520)은 제1 전극(210) 및 제2 전극(220)을 부분적으로 덮도록 배치된다. 제2 절연층(520)은 제1 전극(210)과 제2 전극(220)의 상면을 대부분 덮도록 배치되되, 제1 전극(210)과 제2 전극(220)의 일부를 노출시키는 개구부(미도시)가 형성될 수 있다. 제2 절연층(520)의 개구부는 제1 전극(210)과 제2 전극(220)의 비교적 평탄한 상면이 노출되도록 위치할 수 있다.
예시적인 실시예에서, 제2 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 몇몇 실시예에서, 제2 절연층(520)은 무기물 절연성 물질을 포함하고, 제1 전극(210)과 제2 전극(220)을 덮도록 배치된 제2 절연층(520)은 하부에 배치되는 전극(210, 220)이 형성하는 단차에 의해 상면의 일부가 함몰될 수 있다. 제1 전극(210)과 제2 전극(220) 사이에서 제2 절연층(520) 상에 배치되는 발광 소자(300)는 제2 절연층(520)의 함몰된 상면 사이에서 빈 공간을 형성할 수 있다. 발광 소자(300)는 제2 절연층(520)의 상면과 부분적으로 이격된 상태로 배치될 수 있고, 후술하는 제3 절연층(530)을 이루는 재료가 상기 공간에 채워질 수도 있다.
다만, 이에 제한되지 않는다. 제2 절연층(520)은 발광 소자(300)가 배치되도록 평탄한 상면을 포함할 수 있다. 상기 상면은 제1 전극(210)과 제2 전극(220)을 향해 일 방향으로 연장되어 제1 전극(210)과 제2 전극(220)의 경사진 측면 상에서 종지할 수 있다. 즉, 제2 절연층(520)은 각 전극(210, 220)이 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 경사진 측면과 중첩하는 영역에 배치될 수 있다. 후술하는 접촉 전극(260)은 제1 전극(210) 및 제2 전극(220)의 노출된 영역과 접촉하고, 제2 절연층(520)의 평탄한 상면에서 발광 소자(300)의 단부와 원활하게 접촉할 수 있다.
제2 절연층(520)은 제1 전극(210)과 제2 전극(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제2 절연층(520) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제2 절연층(520)의 형상 및 구조는 이에 제한되지 않는다.
발광 소자(300)는 각 전극(210, 220) 사이에서 제2 절연층(520) 상에 배치될 수 있다. 예시적으로, 발광 소자(300)는 각 전극 가지부(210B, 220B) 사이에 배치된 제2 절연층(520) 상에 적어도 하나 배치될 수 있다. 다만, 이에 제한되지 않으며, 도면에 도시되지 않았으나 각 서브 화소(PXn) 내에 배치된 발광 소자(300)들 중 적어도 일부는 각 전극 가지부(210B, 220B) 사이 이외의 영역에 배치될 수도 있다. 또한 발광 소자(300)는 일부 영역이 전극(210, 220)과 중첩하도록 배치될 수 있다. 발광 소자(300)는 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 서로 대향하는 각 단부 상에 배치될 수 있다.
발광 소자(300)는 제1 절연층(510)에 수평한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따른 표시 장치(10)의 발광 소자(300)는 일 방향으로 연장된 형상을 갖고, 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 발광 소자(300)는 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)이 일 방향을 따라 순차적으로 배치되고, 이들의 외면을 절연막(380)이 둘러쌀 수 있다. 표시 장치(10)에 배치된 발광 소자(300)는 연장된 일 방향이 제1 절연층(510)과 평행하도록 배치되고, 발광 소자(300)에 포함된 복수의 반도체층들은 제1 절연층(510)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 제1 절연층(510)에 수직한 방향으로 배치될 수도 있다.
또한, 발광 소자(300)의 일 단부는 제1 접촉 전극(261)과 접촉하고, 타 단부는 제2 접촉 전극(262)과 접촉할 수 있다. 일 실시예에 따르면, 발광 소자(300)는 연장된 일 방향측 단부면에는 절연막(380)이 형성되지 않고 노출되기 때문에, 상기 노출된 영역에서 후술하는 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 절연막(380) 중 적어도 일부 영역이 제거되고, 절연막(380)이 제거되어 발광 소자(300)의 양 단부 측면이 부분적으로 노출될 수 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(300)의 외면을 덮는 제3 절연층(530)을 형성하는 단계에서 절연막(380)은 부분적으로 제거될 수 있다. 발광 소자(300)의 노출된 측면은 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수 있다. 다만, 이에 제한되지 않는다.
제3 절연층(530)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300) 상에 부분적으로 배치될 수 있다. 제3 절연층(530)은 발광 소자(300)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(300)를 보호함과 동시에 표시 장치(10)의 제조 공정 중 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다. 일 실시예에 따르면, 제3 절연층(530)은 발광 소자(300) 상에 배치되되, 발광 소자(300)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(300)는 노출된 일 단부 및 타 단부가 접촉 전극(260)과 접촉하며, 각 전극(210, 220)으로부터 전기 신호를 전달 받을 수 있다. 이러한 제3 절연층(530)의 형상은 통상적인 마스크 공정을 이용하여 제3 절연층(530)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제3 절연층(530)을 형성하기 위한 마스크는 발광 소자(300)의 길이보다 좁은 폭을 갖고, 제3 절연층(530)을 이루는 재료가 패터닝되어 발광 소자(300)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 예시적인 실시예에서, 제3 절연층(530)의 재료 중 일부는 발광 소자(300)의 하면과 제2 절연층(520) 사이에 배치될 수도 있다. 제3 절연층(530)은 표시 장치(10)의 제조 공정 중에 형성된 제2 절연층(520)과 발광 소자(300) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제3 절연층(530)은 발광 소자(300)의 외면을 감싸도록 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제3 절연층(530)은 평면상 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 일 예로, 제3 절연층(530)은 제1 절연층(510) 상에서 평면상 섬형 또는 선형의 형상을 가질 수 있다.
제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 전극(210, 220) 및 제3 절연층(530) 상에 배치된다. 제1 접촉 전극(261)과 제2 접촉 전극(262) 사이에는 제3 절연층(530)이 배치되고, 제3 절연층(530)은 제1 접촉 전극(261)과 제2 접촉 전극(262)이 직접 접촉하지 않도록 상호 절연시킬 수 있다.
상술한 바와 같이, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 발광 소자(300)의 적어도 일 단부와 접촉할 수 있으며, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210) 또는 제2 전극(220)과 전기적으로 연결되어 전기 신호를 인가 받을 수 있다.
제1 접촉 전극(261)은 제1 내부 뱅크(410) 상에서 제1 전극(210)의 노출된 영역과 접촉할 수 있고, 제2 접촉 전극(262)은 제2 내부 뱅크(420) 상에서 제2 전극(220)의 노출된 영역과 접촉할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각 전극(210, 220)으로부터 전달되는 전기 신호를 발광 소자(300)에 전달할 수 있다.
접촉 전극(260)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(550)은 접촉 전극(260) 및 제3 절연층(530) 상에 배치될 수 있다. 패시베이션층(550)은 제1 절연층(510) 상에 배치되는 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또한, 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 패시베이션층(550)은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 일 실시예에 따른 표시 장치(10)는 일정 수준 이상의 두께를 갖는 전극층(370) 및 절연막(380)을 포함하는 발광 소자(300)를 포함할 수 있다. 일 실시예에 따른 발광 소자(300)는 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중 활성층(330)이 손상되거나 전극층(370)이 제거되는 것을 방지할 수 있고, 발광 소자(300)의 발광 효율 및 발광 신뢰도를 향상시킬 수 있다. 이하에서는 다른 도면을 참조하여 일 실시예에 따른 발광 소자(300)에 대하여 구체적으로 설명하기로 한다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다. 도 6은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(300)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달 받고, 이를 특정 파장대의 광으로 방출할 수 있다.
일 실시예에 따른 발광 소자(300)는 특정 파장대의 광을 방출할 수 있다. 예시적인 실시예에서, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다. 다만, 청색(Blue) 광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 청색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다. 또한, 발광 소자(300)의 활성층(330)에서 방출되는 광은 이에 제한되지 않고, 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색(Green)광 또는 중심 파장대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)광일 수도 있다. 이하에서는 청색(blue)광을 방출하는 발광 소자(300)를 예시하여 설명하기로 한다.
도 5 및 도 6을 참조하면 참조하면, 발광 소자(300)는 반도체 코어와 이를 둘러싸는 절연막(380)을 포함할 수 있고, 발광 소자(300)의 반도체 코어는 제1 반도체층(310), 제2 반도체층(320) 및 활성층(330)을 포함할 수 있다. 또한, 일 실시예에 따른 발광 소자(300)는 제1 반도체층(310) 또는 제2 반도체층(320)의 일 면 상에 배치되는 전극층(370)을 더 포함할 수 있다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 후술하는 활성층(330) 상에 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 6에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(300)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
한편, 발광 소자(300)는 제조 공정 중 전극층(370)이 일부 식각될 수 있다. 후술할 바와 같이, 절연막(380)을 형성하는 공정에서 전극층(370)은 일부 식각되어 최초의 두께보다 얇아진 두께를 가질 수 있다. 발광 소자(300)는 상기 공정 중 전극층(370)이 식각되어 제거되는 것을 방지하기 위해, 전극층(370)이 일정 수준 이상의 두께를 가질 수 있다. 일 실시예에 따른 발광 소자(300)는 전극층(370)의 두께가 20nm 내지 200nm, 또는 100nm 내지 200nm의 범위를 가질 수 있다. 전극층(370)이 20nm보다 얇은 두께를 가질 경우, 절연막(380) 형성 공정에서 전극층(370)이 식각되어 제거되거나, 제2 반도체층(320)과의 접촉 불량이 발생할 수 있다. 반면, 전극층(370)의 두께가 200nm 이상일 경우, 활성층(330)에서 생성된 광이 전극층(370)에 흡수되어 발광 소자(300)의 광학 특성이 감소할 수 있다. 이를 방지하기 위해 발광 소자(300)의 전극층(370)은 두께가 20nm 이상, 바람직하게는 100nm 내지 200nm의 범위를 가질 수 있다.
한편, 발광 소자(300)는 활성층(330)에서 생성된 광이 양 단부면, 예를 들어 전극층(370)의 상면 또는 제1 반도체층(310)의 하면을 통해 방출될 수 있다. 여기서, 전극층(370)은 두께에 따라 활성층(330)에서 생성된 광의 투과율이 달라질 수 있다. 다만, 일 실시예에 따른 발광 소자(300)는 상술한 범위의 두께를 갖는 전극층(370)을 포함하여 일정 수준 이상의 투과율을 가질 수 있다. 일 예로, 활성층(330)이 중심 파장대역이 450nm 내외의 청색광을 생성하는 경우, 전극층(370)은 중심 파장대역이 450nm 내외의 광에 대하여 65% 이상, 또는 70% 이상의 투과율을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
나아가, 발광 소자(300)는 전극층(370)이 상술한 범위 내의 두께를 가짐에 따라 두께에 따른 투과율의 변화를 최소화할 수 있다. 즉, 전극층(370)이 20nm 내지 200nm, 또는 100nm 내지 200nm의 두께를 갖는다면, 중심 파장대역이 450nm 내외의 광에 대하여 투과율의 변화는 3% 내외, 또는 1% 내외일 수 있다. 이에 따라 발광 소자(300)는 전극층(370)의 두께를 조절하여 표시 장치(10)의 제조 공정 중 전극층(370)이 제거되는 것을 방지함과 동시에, 일정 수준 이상의 투과율을 가짐에 따라 발광 특성 및 소자 효율을 향상시킬 수 있다.
또한, 몇몇 실시예에서, 발광 소자(300)의 전극층(370)은 제2 반도체층(320)보다 두꺼운 두께를 가질 수 있다. 전극층(370)의 두께가 두꺼워 짐에 따라 전극층(370)은 제2 반도체층(320) 또는 제1 접촉 전극(261)과 원활하게 접촉할 수 있다. 이를 위해 경우에 따라서는 발광 소자(300)의 전극층(370)은 제2 반도체층(320)보다 두껍게 형성될 수도 있다. 다만, 이에 제한되지 않는다.
절연막(380)은 상술한 반도체 코어 및 전극층의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 반도체층(310)으로부터 전극층(370)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성층(330)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(370) 외면의 일부만 커버하여 각 전극층(370)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(380)은 발광 소자(300)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(300)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(300)들은 활성층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 절연막(380)은 적어도 활성층(330)을 포함하여 발광 소자(300)의 반도체 코어를 보호하는 기능을 수행할 수 있다. 상술한 바와 같이, 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중 절연막(380)은 부분적으로 식각되어 두께가 얇아질 수 있다. 절연막(380)이 얇은 두께를 갖는 경우, 절연막(380)이 제조 공정 중에 식각되어 제거되거나 반도체 코어, 특히 활성층(330)이 손상될 수도 있다. 이를 방지하기 위해, 일 실시예에 따른 발광 소자(300)의 절연막(380)은 일정 수준 이상의 두께를 가질 수 있다.
일 실시예에 따른 발광 소자(300)는 절연막(380)의 두께가 10nm 내지 1.0㎛, 또는 20nm 내지 80nm, 바람직하게는 60nm 내지 80nm의 범위를 가질 수 있다. 절연막(380)은 상술한 범위 내의 두께를 갖고 적어도 활성층(330)의 외면을 둘러싸도록 배치될 수 있다. 이를 통해 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중에 절연막(380)이 부분적으로 식각되더라도 활성층(330)의 외면에는 절연막(380)이 남게되어 이를 보호할 수 있다. 한편, 도면에서는 절연막(380)이 활성층(330)을 포함하여 반도체 코어 외면 전체를 둘러싸도록 배치되어, 제1 반도체층(310)과 전극층(370)의 측면까지 둘러싸도록 배치된 것이 도시되어 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 절연막(380)이 배치되지 않고 반도체 코어의 일부 외면이 노출될 수도 있다.
절연막(380)이 상술한 범위의 두께를 가짐에 따라, 발광 소자(300)는 반도체 코어의 직경과 절연막(380)의 두께는 특정 관계에 있을 수 있다. 예를 들어, 발광 소자(300)는 절연막(380)의 두께가 반도체 코어의 직경 대비 10% 내지 16%의 범위 내에 있을 수 있다. 절연막(380)이 상술한 범위 내의 두께를 가짐에 따라 반도체 코어, 특히 활성층(330)을 보호할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 반도체 코어의 외면을 따라 배치되되, 두께가 균일하지 않을 수도 있다. 절연막(380)은 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)의 외면에서 각각 서로 다른 두께를 가질 수도 있다. 이는 발광 소자(300)의 제조 공정 중에 절연막(380)이 식각되거나, 발광 소자(300)가 표시 장치(10)에 배치된 후에 부분적으로 식각되어 위치에 따라 다른 두께를 갖게 된 것일 수도 있다.
도 7은 도 4의 QA 부분의 확대도이다.
도 7은 표시 장치(10)에서 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300)를 나타내는 단면을 확대한 도면이다. 도 7을 참조하면, 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에서 제2 절연층(520) 상에 배치될 수 있다. 발광 소자(300)는 절연막(380)의 외면 중, 단면상 하부면인 일 측면과 상부면인 타 측면을 포함할 수 있다. 상기 일 측면은 발광 소자(300)의 하부에 배치된 제2 절연층(520) 및 제3 절연층(530)과 접촉할 수 있고, 상기 타 측면은 발광 소자(300)의 상부에 배치된 제3 절연층(530) 및 접촉 전극(260)과 접촉할 수 있다.
발광 소자(300)의 하부면인 일 측면은 제2 절연층(520)과 접촉하고, 제2 절연층(520)이 부분적으로 함몰되어 제3 절연층(530)이 채워진 공간에서는 제3 절연층(530)과 접촉할 수 있다. 상기 일 측면은 단면 상 발광 소자(300)의 하부 면으로 표시 장치(10)의 제조 공정 중 식각되지 않을 수 있다. 이에 따라 제2 절연층(520) 및 제3 절연층(530)이 접촉하는 면은 평탄한 면을 형성할 수 있다.
반면, 발광 소자(300)는 단면 상 상부면인 타 측면은 접촉 전극(260)을 형성하는 공정 전에 수행되는 식각공정에서 부분적으로 식각될 수 있다. 상기 타 측면은 제3 절연층(530)과 접촉하는 부분을 제외하고 접촉 전극(260)과 접촉하는 영역에서는 절연막(380)이 식각될 수 있다. 일 실시예에 따른 표시 장치(10)는 발광 소자(300)의 절연막(380)이 부분적으로 다른 두께를 갖는 영역을 포함할 수 있다. 상기 타 측면은 제1 접촉 전극(261)과 접촉하는 제1 면(S1), 제2 접촉 전극(262)과 접촉하는 제2 면(S2) 및 제3 절연층(530)과 접촉하는 제3 면(S3)을 포함할 수 있다. 상기 타 측면 중 제1 면(S1)과 제2 면(S2)은 접촉 전극(260)을 형성하는 공정 전에 일부 식각되어 절연막(380)이 비교적 얇은 두께를 가질 수 있고, 제3 면(S3)은 제3 절연층(530)과 접촉하여 절연막(380)이 식각되지 않을 수 있다. 이에 따라, 절연막(380)은 제1 면(S1)과 제2 면(S2)이 위치하는 영역에서 제3 면(S3)이 위치하는 영역보다 얇은 두께를 가질 수 있다.
상술한 발광 소자(300)의 절연막(380)이 갖는 두께는 제3 면(S3)이 위치하는 영역의 두께일 수 있다. 즉, 표시 장치(10)의 발광 소자(300)는 절연막(380) 중에서 제3 면(S3)이 위치하는 영역, 또는 제3 절연층(530)과 접촉하는 영역에서 두께가 60nm 내지 80nm의 범위를 가질 수 있다. 반면, 제1 면(S1) 및 제2 면(S2)이 위치하는 영역, 또는 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉하는 영역에서는 두께가 40nm 내지 60nm의 범위를 가질 수 있다.
이에 따라, 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300)는 위치에 따라 서로 다른 직경을 가질 수 있다. 즉, 발광 소자(300)는 연장된 일 방향에 수직한 타 방향으로 측정된 직경이 서로 다를 수 있다. 예를 들어, 발광 소자(300)는 제3 면(S3)이 위치하는 영역에서 상기 타 방향으로 측정된 직경인 제1 직경(Da)이, 제2 면(S2)이 위치하는 제2 직경(Db) 및 제1 면(S1)이 위치하는 제3 직경(Dc)보다 클 수 있다. 제1 직경(Da), 제2 직경(Db) 및 제3 직경(Dc)은 표시 장치(10)의 제조 공정, 또는 발광 소자(300)의 제조 공정 중 절연막(380)이 부분적으로 식각됨에 따라 서로 다른 값을 갖게 될 수 있다.
또한, 발광 소자(300)는 제1 면(S1)이 위치하는 영역에서, 활성층(330)과 제2 반도체층(320)의 계면에서 측정된 제3-1 직경(Dc1)과 제2 반도체층(320) 및 전극층(370)의 계면에서 측정된 제3-2 직경(Dc2)이 더 정의될 수 있다. 도면에서는 제3-1 직경(Dc1)과 제3-2 직경(Dc2)이 동일한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제3-1 직경(Dc1)과 제3-2 직경(Dc2)은 서로 다른 값을 갖고, 절연막(380)은 단면상 외면이 경사지도록 형성될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
절연막(380) 중에서 제1 면(S1)이 위치하는 영역, 또는 제1 접촉 전극(261)과 접촉하는 영역은 활성층(330)을 둘러싸는 영역으로써 일정 수준 이상의 두께를 가질 수 있다. 일 실시예에 따른 발광 소자(300)의 절연막(380)은 60nm 내지 80nm의 범위를 갖되, 적어도 일부 영역이 40nm 이상, 60nm 이하의 두께를 가질 수 있다. 절연막(380) 중에서 제1 면(S1)이 위치하는 영역, 특히 활성층(330)을 둘러싸는 영역에서는 제조 공정 중 일부 식각되더라도 두께가 40nm 이상일 수 있고, 발광 소자(300)의 활성층(330)이 노출되는 것을 방지할 수 있다. 발광 소자(300)의 제조 공정 중에서 절연막(380)이 일정 수준 이상의 두께를 갖도록 형성됨에 따라, 표시 장치(10)에 배치된 발광 소자(300)는 절연막(380)이 일부 식각되더라도 활성층(330)을 보호할 수 있다. 이를 통해 발광 소자(300)의 발광 효율 및 발광 신뢰성이 향상될 수 있다.
한편, 표시 장치(10)는 더 많은 수의 절연층을 포함할 수 있다. 일 실시예에 따르면, 표시 장치(10)는 제1 접촉 전극(261)을 보호하도록 배치되는 제4 절연층(540)을 더 포함할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 일부를 나타내는 단면도이다.
도 8을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 접촉 전극(261) 상에 배치된 제4 절연층(540)을 더 포함할 수 있다. 본 실시예에 따른 표시 장치(10)는 제4 절연층(540)을 더 포함하여 제2 접촉 전극(262)의 적어도 일부가 제4 절연층(540) 상에 배치된 점에서 도 4의 표시 장치(10)와 차이점이 있다. 이하에서는 중복되는 설명은 생략하고, 차이점을 중심으로 서술하기로 한다.
도 8의 표시 장치(10)는 제1 접촉 전극(261) 상에 배치되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 전기적으로 상호 절연시키는 제4 절연층(540)을 포함할 수 있다. 제4 절연층(540)은 제1 접촉 전극(261)을 덮도록 배치되되, 발광 소자(300)가 제2 접촉 전극(262)과 연결될 수 있도록 발광 소자(300)의 일부 영역에는 중첩되지 않도록 배치될 수 있다. 제4 절연층(540)은 제3 절연층(530)의 상면에서 제1 접촉 전극(261) 및 제3 절연층(530)과 부분적으로 접촉할 수 있다. 제4 절연층(540)은 제3 절연층(530)의 상에서 제1 접촉 전극(261)의 일 단부를 커버하도록 배치될 수 있다. 이에 따라 제4 절연층(540)은 제1 접촉 전극(261)을 보호함과 동시에, 이를 제2 접촉 전극(262)과 전기적으로 절연시킬 수 있다.
제4 절연층(540)의 제2 접촉 전극(262)이 배치된 방향의 측면은 제3 절연층(530)의 일 측면과 정렬될 수 있다. 다만, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제4 절연층(540)은 제2 절연층(520)과 같이 무기물 절연성 물질을 포함할 수 있다.
제1 접촉 전극(261)은 제1 전극(210)과 제4 절연층(540) 사이에 배치되고, 제2 접촉 전극(262)은 제4 절연층(540) 상에 배치될 수 있다. 제2 접촉 전극(262)은 부분적으로 제2 절연층(520), 제3 절연층(530), 제4 절연층(540), 제2 전극(220) 및 발광 소자(300)와 접촉할 수 있다. 제2 접촉 전극(262)의 제1 전극(210)이 배치된 방향의 일 단부는 제4 절연층(540) 상에 배치될 수 있다.
패시베이션층(550)은 제4 절연층(540) 및 제2 접촉 전극(262) 상에 배치되어, 이들을 보호하도록 배치될 수 있다. 이하, 중복되는 설명은 생략한다.
이하에서는 일 실시예에 따른 발광 소자(300)의 제조 공정에 대하여 설명하기로 한다.
도 9 내지 도 14는 일 실시예에 따른 발광 소자의 제조 공정을 나타내는 단면도들이다.
먼저, 도 9를 참조하면, 베이스 기판(1100) 및 베이스 기판(1100) 상에 형성된 버퍼 물질층(1200)을 포함하는 하부기판(1000)을 준비한다. 베이스 기판(1100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 이하에서는, 베이스 기판(1100)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
베이스 기판(1100) 상에는 복수의 반도체층들이 형성된다. 에피택셜법에 의해 성장되는 복수의 반도체층들은 시드 결정을 성장시켜 형성될 수 있다. 여기서, 반도체층을 형성하는 방법은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
복수의 반도체층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
베이스 기판(1100) 상에는 버퍼 물질층(1200)이 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 버퍼 물질층(1200)은 제1 반도체(3100)와 베이스 기판(1100)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 반도체(3100)와 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 또한, 버퍼 물질층(1200)은 베이스 기판(1100)에 따라 생략될 수도 있다. 이하에서는, 베이스 기판(1100) 상에 언도프드 반도체를 포함하는 버퍼 물질층(1200)이 형성된 경우를 예시하여 설명하기로 한다.
다음으로, 도 10을 참조하면, 하부 기판(1000) 상에 반도체 구조물(3000)을 형성한다. 반도체 구조물(3000)은 제1 반도체(3100), 활성층(3300), 제2 반도체(3200) 및 전극물질층(3700)을 포함할 수 있다. 반도체 구조물(3000)에 포함되는 복수의 물질층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있고, 반도체 구조물(3000)에 포함된 복수의 층들은 일 실시예에 따른 발광 소자(300)에 포함된 각 층들에 대응될 수 있다. 즉, 이들은 각각 발광 소자(300)의 제1 반도체층(310), 활성층(330), 제2 반도체층(320) 및 전극층(370)과 동일한 물질들을 포함할 수 있다.
이어, 도 11을 참조하면, 반도체 구조물(3000)을 식각하여 서로 이격된 반도체 코어(3000')를 형성한다. 반도체 구조물(3000)은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 반도체 구조물(3000)은 그 상부에 식각 마스크층을 형성하고, 반도체 구조물(3000)을 식각 마스크층을 따라 하부 기판(1000)에 수직한 방향으로 식각하는 방법에 의해 식각될 수 있다.
예를 들어, 반도체 구조물(3000)을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체 구조물(3000)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
다음으로, 반도체 코어(3000')의 외면을 부분적으로 둘러싸는 절연막(380)을 포함하는 소자 로드(ROD)를 형성한다.
도 12 및 도 13을 참조하면, 절연막(380)은 반도체 코어(3000')의 외면을 둘러싸는 절연피막(3800)을 형성한 뒤, 반도체 코어(3000')의 일 단부, 예를 들어 전극층(370) 상면이 노출되도록 절연피막(3800)을 부분적으로 제거함으로써 형성될 수 있다(도 12의 '1st etch').
절연피막(3800)은 반도체 코어(3000')의 외면에 형성되는 절연물질로서, 수직으로 식각된 반도체 코어(3000')의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연피막(3800)은 원자층 증착법(Atomic layer depsotion, ALD)으로 형성될 수 있다.
절연피막(3800)은 반도체 코어(3000')의 측면, 상면 및 반도체 코어(3000')가 이격된 영역에서 노출된 하부 기판(1000) 상에도 형성될 수 있다. 절연피막(3800)을 부분적으로 제거하는 공정은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 도면에서는 절연피막(3800)의 상부면이 제거되어 전극층(370)이 노출되고, 이 과정에서 전극층(370)도 부분적으로 제거될 수 있다. 즉, 발광 소자(300)는 제조 공정 중에 형성되는 전극물질층(3700)의 두께보다 최종적으로 제조된 발광 소자(300)의 전극층(370)의 두께가 더 작을 수 있다. 상술한 바와 같이, 일 실시예에 따른 발광 소자(300)의 전극층(370)의 두께는 20nm 내지 200nm, 또는 100nm 내지 200nm일 수 있으므로, 전극물질층(3700)의 두께는 200nm 이상일 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 도면에서는 전극층(370)의 상면이 노출되고, 절연막(380)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 절연막(380)은 전극층(370)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다. 절연피막(3800)을 부분적으로 제거하는 공정에서, 절연피막(3800)의 상부면 뿐만 아니라 측면도 부분적으로 제거됨에 따라, 복수의 층들을 둘러싸는 절연막(380)은 단부면이 일부 식각된 상태로 형성될 수 있다. 특히, 절연피막(3800)의 상부면을 제거함에 따라 발광 소자(300)에서 전극층(370)과 인접한 절연막(380)의 외면이 부분적으로 제거된 상태로 형성될 수 있다.
마지막으로, 도 18에 도시된 바와 같이, 절연막(380)이 형성된 소자 로드(ROD)를 하부 기판(1000)으로부터 분리하여 발광 소자(300)를 제조한다.
이상에서 설명한 공정을 통해 일 실시예에 따른 발광 소자(300)를 제조할 수 있다. 이렇게 제조된 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 배치되고, 그 상부에 제3 절연층(530) 및 접촉 전극(260) 등을 배치하여 표시 장치(10)를 제조할 수 있다. 이어, 다른 도면을 더 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 15 내지 도 19는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
먼저, 도 15를 참조하면, 제1 절연층(510), 제1 절연층(510) 상에 서로 이격되어 배치되는 제1 내부 뱅크(410) 및 제2 내부 뱅크(420), 제1 내부 뱅크(410) 및 제2 내부 뱅크(420) 상에 각각 배치되는 제1 전극(210) 및 제2 전극(220), 및 제1 전극(210)과 제2 전극(220)을 덮는 제2 절연물층(520’)을 준비한다. 제2 절연물층(520’)은 후속 공정에서 일부 패터닝되어 표시 장치(10)의 제2 절연층(520)을 이룰 수 있다. 상기의 부재들은 통상적인 마스크 공정을 수행하여 금속, 무기물 또는 유기물 등을 패터닝함으로써 형성될 수 있다.
이어, 제1 전극(210)과 제2 전극(220) 상에 발광 소자(300)를 포함하는 잉크(900)를 분사한다. 잉크(900)는 용매(910) 및 용매(910) 내에 분산된 발광 소자(300)를 포함할 수 있다. 발광 소자(300)는 용매(910) 내에 분산된 상태로 전극(210, 220) 상에 분사될 수 있고, 후속 공정에서 인가되는 전기 신호에 의해 제1 전극(210)과 제2 전극(220) 사이에 정렬될 수 있다.
다음으로 도 16을 참조하면, 제1 전극(210)과 제2 전극(220)에 전기 신호를 인가하여 발광 소자(300)를 포함하는 잉크(900) 상에 전계를 생성한다. 발광 소자(300)는 전계에 의해 유전영동힘을 전달 받고, 배향 방향 및 위치가 바뀌면서 제1 전극(210)과 제2 전극(220) 사이에 안착될 수 있다.
이어, 도 17을 참조하면, 잉크(900)의 용매(910)를 제거한다. 이를 통해 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 배치되고, 복수의 발광 소자(300)들이 제1 전극(210)과 제2 전극(220) 사이에 안착됨에 따라 이들은 특정 배향 방향을 갖고 정렬될 수 있다.
이어, 도 18 및 도 19를 참조하면, 제2 절연물층(520') 및 발광 소자(300)를 덮도록 제3 절연물층(530')을 형성하고, 이를 패터닝하여 제3 절연층(530)을 형성한다(도 18의 '2nd etch'). 제3 절연물층(530')은 식각 공정(2nd etch)에 의해 부분적으로 패터닝되어 제3 절연층(530)을 형성할 수 있다. 제3 절연물층(530')의 식각 공정(2nd etch)에서 발광 소자(300)의 외면이 부분적으로 노출될 수 있고, 여기서 절연막(380)이 부분적으로 식각될 수 있다. 이에 따라 절연막(380) 중 제3 절연층(530)이 배치되지 않고 노출된 부분, 예를 들어 도 7의 제1 면(S1) 및 제2 면(S2)이 위치하는 영역은 제3 절연층(530)과 접촉하는 부분인 제3 면(S3)보다 얇은 두께를 갖게 될 수 있다.
이후, 도면으로 도시하지 않았으나 제2 절연물층(520’)을 패터닝하여 제2 절연층(520)을 형성하고, 제1 접촉 전극(261) 및 제2 접촉 전극(262), 및 패시베이션층(550)을 형성하여 표시 장치(10)를 제조할 수 있다.
이상에서 설명한 바에 따라 일 실시예에 따른 발광 소자(300) 및 표시 장치(10)를 제조할 수 있다. 발광 소자(300)의 전극층(370)은 발광 소자(300)의 제조 공정 중에서, 발광 소자(300)의 절연막(380)은 발광 소자(300)의 제조 공정 및 표시 장치(10)의 제조 공정 중에서 부분적으로 식각되어 두께가 얇아질 수 있다. 일 실시예에 따른 발광 소자(300)는 일정 수준 이상의 두께를 갖는 전극층(370) 및 절연막(380)을 포함함에 따라 활성층(330)을 보호함과 동시에 전극층(370)과 제2 반도체층(320)이 원활하게 접촉할 수 있다. 이에 따라 표시 장치(10)에 포함된 발광 소자(300)는 우수한 발광 효율 및 발광 신뢰성을 확보할 수 있다.
이하에서는 다양한 실시예에 따른 발광 소자(300) 및 표시 장치(10)에 대하여 설명하기로 한다.
도 20은 일 실시예에 따른 발광 소자의 개략적인 단면도이다.
도 20을 참조하면, 일 실시예에 따른 발광 소자(300_1)는 절연막(380_1)의 상면 또는 단부면이 부분적으로 경사진 형상을 갖고, 두께가 서로 다른 영역을 포함할 수 있다. 도 20의 발광 소자(300_1)는 절연막(380_1)의 단부면이 경사진 형상을 갖는 점에서 도 6의 발광 소자(300)와 차이가 있다. 그 외에 전극층(370), 제1 반도체층(310), 활성층(330) 등의 배치 및 구조는 도 6과 동일하므로, 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
일 실시예에 따르면, 절연막(380_1)은 반도체 코어 중 일부, 예를 들어 전극층(370_1)의 측면이 노출되도록 배치되고, 절연막(380_1) 중 전극층(370_1)이 노출된 부분의 단부면은 부분적으로 경사진 형상을 가질 수 있다. 전극층(370_1)은 외면 중 절연막(380_1)이 배치되지 않고 노출된 제1 노출면(370S1) 및 제2 반도체층(320_1)과 접촉하는 일 면과 대향하는 타 면인 제2 노출면(370S2)을 포함할 수 있다. 제1 노출면(370S1)과 제2 노출면(370S2)은 각각 절연막(380_1)이 배치되지 않고 노출된 면으로써, 발광 소자(300_1)의 제조 공정 중 절연피막(3800)을 식각하는 공정에서 노출될 수 있다. 도 6의 발광 소자(300)의 경우, 절연피막(3800)을 식각하는 공정에서 전극층(370)의 상면만이 노출되는 반면, 도 20의 발광 소자(300_1)는 전극층(370_1)의 제1 노출면(370S1)도 동시에 노출될 수 있다. 한편, 도면에 도시된 바와 같이, 전극층(370_1)은 측면이 모두 노출되지 않으며, 부분적으로 노출됨에 따라 일부 영역은 절연막(380_1)과 접촉할 수 있다. 즉, 전극층(370_1)의 측면은 절연막(380_1)과 접촉하는 영역과 절연막(380_1)이 배치되지 않고 노출된 제1 노출면(370S1)을 포함할 수 있다.
절연막(380_1)은 제1 부분(380S1) 및 제2 부분(380S2)을 포함할 수 있다. 절연막(380_1)은 전극층(370_1)의 제1 노출면(370S1)이 노출되도록 형성되고, 제1 부분(380S1)은 제1 노출면(370S1)과 연결되며 외면이 경사진 형상을 갖도록 곡률지게 형성될 수 있다. 즉, 일 실시예에 따르면 절연막(380_1)의 제1 부분(380S1)은 발광 소자(300_1)가 연장된 일 방향으로 갈수록 두께가 감소할 수 있다. 제2 부분(380S2)은 제1 부분(380S1)과 연결되어 외면이 평탄한 면을 형성할 수 있다. 제1 부분(380S1)은 전극층(370_1)의 일부, 제2 반도체층(320_1)을 둘러싸도록 배치되고, 제2 부분(380S2)은 활성층(330_1) 및 제1 반도체층(310_1)을 둘러싸도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 외면이 경사진 형상을 갖는 제1 부분(380S1)이 활성층(330_1)의 일부를 둘러싸도록 배치될 수도 있다.
본 실시예의 발광 소자(300_1)는 절연막(380_1)이 두께가 서로 다른 부분, 예를 들어 제1 부분(380S1)과 제2 부분(380S2)을 포함할 수 있다. 상술한 바와 같이, 절연막(380_1)은 적어도 활성층(330_1)을 보호하기 위해 일정 수준 이상의 두께를 가질 수 있는데, 절연막(380_1) 중 제2 부분(380S2)은 활성층(330_1)을 둘러싸는 부분으로, 외면이 경사진 형상을 갖는 제1 부분(380S1)보다 두꺼운 두께를 가질 수 있다.
일 실시예에 따르면, 발광 소자(300_1)의 절연막(380_1)은 활성층(330_1)을 둘러싸는 제2 부분(380S2)은 두께인 제3 두께(W3)가 외면이 경사진 제1 부분(380S1)의 두께보다 클 수 있다. 또한, 제1 부분(380S1)은 전극층(370_1)과 제2 반도체층(320_1)의 계면에서 측정된 두께인 제1 두께(W1)와, 제2 반도체층(320_1)과 활성층(330_1)의 계면에서 측정된 두께인 제2 두께(W2)가 서로 다를 수 있다. 외면이 경사지게 형성됨에 따라, 제1 부분(380S1) 중 전극층(370_1)의 노출된 제1 노출면(370S1)과 인접한 부분의 제1 두께(W1)는 제2 부분(380S2)과 인접한 부분의 제2 두께(W2)보다 작을 수 있고, 제3 두께(W3)는 제1 두께(W1) 및 제2 두께(W2)보다 클 수 있다. 예시적인 실시예에서, 절연막(380_1)은 제2 부분(380S2)의 제3 두께(W3)가 60nm 내지 80nm의 범위를 갖고, 외면이 경사진 형상을 갖는 제1 부분(380S1)의 제1 두께(W1) 및 제2 두께(W2)는 제3 두께(W3)보다 얇을 수 있다. 다만, 이에 제한되지 않는다.
발광 소자(300_1)의 이러한 형상은 발광 소자(300_1)의 제조 공정 중 절연피막(3800)을 식각할 때 절연막(380_1)의 상부면도 동시에 식각됨으로써 형성된 것일 수 있다.
도 21은 도 20의 발광 소자의 제조 공정 중 일부를 나타내는 단면도이다.
도 21을 참조하면, 발광 소자(300_1)의 제조 공정에서 절연피막(3800)이 부분적으로 제거되어 전극층(370_1)의 상면이 노출될 수 있다. 절연피막(3800)을 부분적으로 제거하는 공정은 하부 기판(1000)에 수직한 방향으로 식각하는 방법으로 수행될 수 있는데, 여기서 절연피막(3800)은 측면이 부분적으로 식각될 수 있다. 이를 통해 형성된 발광 소자(300_1)는 절연막(380_1)이 식각되어 외면이 경사진 형상을 갖는 제1 부분(380S1)이 형성될 수 있다.
한편, 상술한 바와 같이, 발광 소자(300_1)의 절연막(380_1)은 표시 장치(10)의 제조 공정 중 부분적으로 식각되어 두께가 얇아질 수 있다. 이 경우, 절연막(380_1)은 제1 두께(W1), 제2 두께(W2) 및 제3 두께(W3)의 두께관계가 달라질 수 있다.
도 22는 도 20의 발광 소자를 포함하는 표시 장치의 일부를 나타내는 단면도이다.
도 22는 도 20의 발광 소자(300_1)를 포함하는 표시 장치(10)의 발광 소자(300_1)의 양 단부를 가로지르는 단면을 도시하고 있다. 본 실시예는 도 7의 실시예에서 발광 소자(300)가 도 20의 발광 소자(300_1)인 점에서 차이가 있다. 즉, 도 22의 실시예는 발광 소자(300_1)의 절연막(380_1)이 외면이 경사진 형상을 갖는 제1 부분(380S1)을 포함함에 따라, 제1 접촉 전극(261)과 절연막(380_1)이 접촉하는 제1 면(S1)의 형상이 달라질 수 있다. 이하에서는 중복되는 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
도 22를 참조하면, 발광 소자(300_1)는 단면 상 하부면인 일 측면과 상부면인 타 측면을 포함할 수 있다. 상기 일 측면은 제2 절연층(520) 및 제3 절연층(530)과 접촉할 수 있다. 일 실시예에 따른 발광 소자(300_1)는 절연막(380_1)이 경사진 외면을 형성하는 제1 부분(380S1)을 포함하고 전극층(370_1)은 노출된 제2 노출면(370S2)을 포함한다. 이에 따라, 발광 소자(300_1)의 일 측면은 부분적으로 제2 절연층(520)과 이격될 수 있다. 도면에 도시된 바와 같이, 발광 소자(300_1)의 일 측면 중, 절연막(380_1)의 제1 부분(380S1)과 전극층(370_1)의 제2 노출면(370S2)은 제2 절연층(520)과 이격될 수 있다.
발광 소자(300_1)의 상기 타 측면은 제1 접촉 전극(261), 제3 절연층(530) 및 제2 접촉 전극(262)과 접촉할 수 있다. 상기 타 측면 중 제1 접촉 전극(261)과 접촉하는 제1 면(S1)을 제외하고, 제2 접촉 전극(262)과 접촉하는 제2 면(S2) 및 제3 절연층(530)과 접촉하는 제3 면(S3)은 실질적으로 도 7의 실시예와 동일하다. 반면, 제1 면(S1)은 절연막(380_1)의 경사진 외면을 형성하는 제1 부분(380S1) 및 전극층(370_1)의 노출된 제2 노출면(370S2)에 걸쳐 위치할 수 있다. 즉, 일 실시예에 따르면, 제1 접촉 전극(261)은 전극층(370_1)의 제2 노출면(370S2) 및 절연막(380_1)의 제1 부분(380S1)과 접촉할 수 있고, 제1 면(S1)은 부분적으로 경사지거나 곡률지게 형성될 수 있다.
또한, 상술한 바와 같이, 표시 장치(10)는 발광 소자(300)의 절연막(380)이 부분적으로 다른 두께를 갖는 영역을 포함할 수 있다. 절연막(380_1)은 제1 면(S1)과 제2 면(S2)이 위치하는 영역에서 제3 면(S3)이 위치하는 영역보다 얇은 두께를 가질 수 있다. 도 20의 발광 소자(300_1)는 절연막(380_1)이 제1 부분(380S1)에서 경사진 외면을 갖고, 전극층(370_1)과 제2 반도체층(320_1)의 계면에서 측정된 제1 두께(W1)가 제2 반도체층(320_1)의 활성층(330_1)의 계면에서 측정된 제2 두께(W2)보다 얇을 수 있다.
표시 장치(10)에 제조 공정 중, 절연막(380_1)의 제1 부분(380S1)은 일부 식각되고, 제1 두께(W1')와 제2 두께(W2')는 더 얇아질 수 있다. 반면, 절연막(380_1) 중, 제3 절연층(530)과 접촉하는 제3 면(S3)이 위치하는 영역은 식각되지 않고, 상기 영역에서 측정된 두께인 제3 두께(W3')는 일정하게 유지될 수 있다. 즉, 제3 두께(W3')는 제1 두께(W1') 및 제2 두께(W2')보다 두꺼울 수 있다. 또한, 발광 소자(300_1)의 절연막(380_1)은 제1 부분(380S1)이 경사진 외면을 가짐에 따라, 제1 두께(W1')는 제2 두께(W2')보다 얇을 수 있다.
이에 따라, 발광 소자(300_1)는 위치에 따라 서로 다른 직경을 가질 수 있다. 예를 들어, 발광 소자(300_1)는 제3 면(S3)이 위치하는 영역에서 상기 타 방향으로 측정된 직경인 제1 직경(Da)이, 제2 면(S2)이 위치하는 제2 직경(Db) 및 제1 면(S1)이 위치하는 제3 직경(Dc)보다 클 수 있다. 또한, 발광 소자(300_1)는 제1 면(S1)이 위치하는 영역에서, 활성층(330_1)과 제2 반도체층(320_1)의 계면에서 측정된 제3-1 직경(Dc1)이 제2 반도체층(320_1) 및 전극층(370_1)의 계면에서 측정된 제3-2 직경(Dc2)보다 클 수 있다. 다만, 이에 제한되지 않는다.
한편, 일 실시예에 따르면 절연막(380_1)의 제1 부분(380S1)에서 제1 두께(W1')와 제2 두께(W2')는 아래의 식 1을 만족할 수 있다.
[식 1]
Θc = arctan((W2'-W1')/D) ≤70°
(여기서, 상기 'Θc'는 절연막(380_1)의 경사진 외면이 갖는 경사각이고, 상기 'W1''은 절연막(380_1) 중 전극층(370_1)과 제2 반도체층(320_1)의 계면에서 측정된 두께이고, 상기 'W2''는 절연막(380_1) 중 제2 반도체층(320_1)과 활성층(330_1)의 계면에서 측정된 두께이고, 상기 'D'는 제2 반도체층(320_1)의 두께이다.)
상술한 바와 같이, 발광 소자(300_1)의 절연막(380_1)은 활성층(330_1)을 보호하기 위해 일정 수준 이상의 두께를 갖고 적어도 활성층(330_1)을 둘러싸도록 배치된다. 표시 장치(10)에 배치된 발광 소자(300_1)는 절연막(380_1)이 일부 식각되더라도 활성층(330_1)은 덮도록 배치되어 이를 보호할 수 있다. 도 22에 도시된 바와 같이, 발광 소자(300_1)는 절연막(380_1)이 경사진 외면이 형성된 제1 부분(380S1)을 포함하고, 활성층(330_1)은 절연막(380_1) 중 제1 부분(380S1)과 중첩하도록 위치할 수 있다.
여기서, 제1 부분(380S1)은 활성층(330_1)을 원활하게 보호하기 위해, 활성층(330_1)과 중첩하는 영역에서 최소한의 두께를 가질 수 있고, 경사진 외면이 갖는 경사각(Θc)이 정의될 수 있다. 특히, 절연막(380_1)이 활성층(330_1)을 보호할 수 있도록 제2 반도체층(320_1)을 기준으로 제1 부분(380S1)의 경사각(Θc)이 측정될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 발광 소자(300_1)는 절연막(380_1)은 제1 부분(380S1)의 경사각(Θc)이 70°이하이고, 제2 두께(W2')가 40nm 이상일 수 있다. 발광 소자(300_1)의 절연막(380_1)은 상술한 범위의 두께를 갖고, 발광 소자(300_1)의 제조 공정 중 일부 식각되어 경사진 외면을 갖는 제1 부분(380S1)이 형성되더라도, 활성층(330_1)을 보호하기에 충분한 두께를 가질 수 있다. 특히, 표시 장치(10)에 배치된 발광 소자(300_1)가 활성층(330_1)을 둘러싸는 절연막(380_1)의 두께(제2 두께, W2')가 40nm 이상의 범위를 갖고, 제2 반도체층(320_1)을 기준으로 경사각(Θc)이 70°이하의 범위를 가짐에 따라 발광 소자(300_1)는 활성층(330_1)의 손상을 방지할 수 있다. 이를 통해 표시 장치(10)는 발광 소자(300_1)를 포함하여 발광 효율 및 발광 신뢰도가 개선될 수 있다.
한편, 절연막(380) 중 제2 반도체층(320)과 전극층(370)의 계면에서 측정된 제1 두께(W1, W1')는 0nm 이상의 값을 가질 수 있다. 즉, 일 실시예에 따른 발광 소자(300)는 절연막(380)이 전극층(370)과 제2 반도체층(320)의 계면에 배치되지 않을 수도 있다.
도 23은 일 실시예에 따른 발광 소자의 개략적인 단면도이다. 도 24는 도 23의 발광 소자를 포함하는 표시 장치의 일부를 나타내는 단면도이다.
도 23을 참조하면, 일 실시예에 따른 발광 소자(300_2)는 전극층(370_2)의 측면이 모두 노출되고, 제2 반도체층(320_2)의 측면도 일부 노출될 수 있다. 이에 따라, 전극층(370_2)은 제1 노출면(370S1) 및 제2 노출면(370S2)을 포함하고, 제2 반도체층(320_2)도 제3 노출면(320S3)을 더 포함할 수 있다. 절연막(380_2)은 제3 노출면(320S3)과 연결되고 경사진 외면이 형성된 제1 부분(380S1)과, 제1 부분(380S1)과 연결되고 외면이 평탄한 면을 형성하는 제2 부분(380S2)을 포함할 수 있다. 절연막(380_2)의 제1 부분(380S1)이 제2 반도체층(320_2)과만 일부 중첩하도록 배치되어, 제2 반도체층(320_2)은 부분적으로 노출될 수 있다. 본 실시예는 제2 반도체층(320_2)의 측면이 더 노출된 점에서 도 20의 실시예와 차이가 있다. 발광 소자(300_2)의 절연막(380_2)은 제1 부분(380S1)의 두께인 제2 두께(W2)가 제2 부분(380S2)의 두께는 제3 두께(W3)보다 작고, 제1 부분(380S1) 중에서 전극층(370_2)과 제2 반도체층(320_2)의 계면에서 측정된 두께는 0nm일 수 있다. 그 외, 다른 설명은 도 20의 실시예를 참조하여 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
도 24를 참조하면, 발광 소자(300_2)는 단면 상 하부면인 일 측면과 상부면인 타 측면을 포함할 수 있다. 상기 일 측면은 제2 절연층(520) 및 제3 절연층(530)과 접촉할 수 있다. 일 실시예에 따른 발광 소자(300_2)는 전극층(370_2)은 노출된 제2 노출면(370S2)을 포함하고 제2 반도체층(320_2)은 일부 노출된 제3 노출면(320S3)을 포함할 수 있다. 이에 따라, 발광 소자(300_2)의 일 측면은 부분적으로 제2 절연층(520)과 이격될 수 있다. 도면에 도시된 바와 같이, 발광 소자(300_2)의 일 측면 중, 절연막(380_2)의 제1 부분(380S1)과 전극층(370_2)의 제2 노출면(370S2) 및 제2 반도체층(320_2)의 제3 노출면(320S3)은 제2 절연층(520)과 이격될 수 있다.
발광 소자(300_2)의 상기 타 측면은 제1 접촉 전극(261), 제3 절연층(530) 및 제2 접촉 전극(262)과 접촉할 수 있다. 상기 타 측면 중 제1 접촉 전극(261)과 접촉하는 제1 면(S1)을 제외하고, 제2 접촉 전극(262)과 접촉하는 제2 면(S2) 및 제3 절연층(530)과 접촉하는 제3 면(S3)은 실질적으로 도 20의 실시예와 동일하다. 반면, 제1 면(S1)은 절연막(380_2)의 경사진 외면을 형성하는 제1 부분(380S1), 전극층(370_2)의 노출된 제2 노출면(370S2) 및 제2 반도체층(320_2)의 노출된 제3 노출면(320S3)에 걸쳐 위치할 수 있다. 즉, 일 실시예에 따르면, 제1 접촉 전극(261)은 제2 반도체층(320_2)의 제3 노출면(320S3), 전극층(370_2)의 제2 노출면(370S2) 및 절연막(380_2)의 제1 부분(380S1)과 접촉할 수 있고, 제1 면(S1)은 부분적으로 경사지거나 곡률지게 형성될 수 있다.
또한, 도 23의 발광 소자(300_2)는 절연막(380_2)이 제1 부분(380S1)에서 경사진 외면을 갖고 제2 반도체층(320_2)이 부분적으로 노출됨에 따라, 제2 반도체층(320_2)과 전극층(370_2)의 계면에는 절연막(380_2)이 배치되지 않고, 제2 반도체층(320_2)과 활성층(330_2)의 계면에서 절연막(380_2)의 제2 두께(W2)가 정의될 수 있다.
표시 장치(10)에 제조 공정 중, 절연막(380_2)의 제1 부분(380S1)은 일부 식각되고, 제2 두께(W2')는 더 얇아질 수 있다. 반면, 절연막(380_2) 중, 제3 절연층(530)과 접촉하는 제3 면(S3)이 위치하는 영역은 식각되지 않고, 상기 영역에서 측정된 두께인 제3 두께(W3')는 일정하게 유지될 수 있다. 즉, 제3 두께(W3')는 제2 두께(W2')보다 두꺼울 수 있다. 다만, 제2 두께(W2')는 발광 소자(300_2)의 활성층(330_2)을 보호하기 위해, 적어도 40nm 이상의 범위를 가질 수 있다. 이에 따라, 발광 소자(300_2)는 활성층(330_2)의 손상을 방지할 수 있고, 표시 장치(10)는 발광 효율 및 발광 신뢰도가 개선될 수 있다.
한편, 몇몇 실시예에 따르면 제1 전극(210)과 제2 전극(220)은 제1 방향(DR1)으로 연장된 전극 줄기부(210S, 220S)가 생략될 수 있다.
도 25는 일 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 25를 참조하면, 표시 장치(10_3)는 제1 전극(210_3)과 제2 전극(220_3)이 일 방향, 즉 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 전극(210_3)과 제2 전극(220_3)은 제1 방향(DR1)으로 연장된 전극 줄기부(210S, 220S)들이 생략될 수 있다. 도 25의 표시 장치(10_3)는 전극 줄기부(210S, 220S)가 생략되고 하나의 제2 전극(220_3)을 더 포함하는 점에서 도 3의 표시 장치(10)와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 25에 도시된 바와 같이, 복수의 제1 전극(210_3)과 제2 전극(220_3)은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장될 수 있다. 외부 뱅크(430)의 경우에도 제2 방향(DR2)으로 연장될 수 있다. 제2 전극(220_3)과 외부 뱅크(430)는 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)에도 연장될 수 있다. 이에 따라 제2 방향(DR2)으로 이웃하는 각 서브 화소(PXn)들은 제2 전극(220_3)으로부터 동일한 전기 신호를 전달 받을 수 있다.
도 3의 표시 장치(10)와 달리, 도 25의 표시 장치(10_3)는 제2 전극(220_3) 마다 제2 전극 컨택홀(CNTS)이 배치될 수 있다. 각 서브 화소(PXn) 마다 위치하는 제2 전극 컨택홀(CNTS)을 통해 제2 전극(220)은 회로소자층(PAL)의 전원 전극(162)과 전기적으로 연결될 수 있다. 도면에서는 2개의 제2 전극(220_3) 각각 제2 전극 컨택홀(CNTS)이 형성된 것이 도시되어 있으나, 이에 제한되지 않는다.
반면에, 제1 전극(210_3)은 제2 방향(DR2)으로 연장되되 각 서브 화소(PXn)의 경계에서 종지할 수 있다. 제2 방향(DR2)으로 이웃하는 각 서브 화소(PXn)들은 서로 이격된 제1 전극(210_3)을 각각 포함하고, 이들은 제1 전극 컨택홀(CNTD)을 통해 서로 다른 전기 신호를 전달 받을 수 있다. 이러한 제1 전극(210_3)의 형상은 제2 방향(DR2)으로 연장되어 배치되었다가 표시 장치(10)의 제조 공정 중 이웃하는 서브 화소(PXn)의 경계에서 단선됨으로써 형성된 것일 수 있다. 도 25의 실시예는 하나의 제1 전극(210_3)과 하나의 제2 전극(220_3) 사이의 발광 소자(300)들과, 다른 제1 전극(210_3)과 다른 제2 전극(220_3) 사이의 발광 소자(300)들이 병렬 연결을 이룰 수 있다.
한편, 도 25의 표시 장치(10_3)는 일부 전극(210_3, 220_3)이 전극 컨택홀(CNTD, CNTS)을 통해 회로소자층(PAL)과 전기적으로 연결되지 않고, 플로팅 전극(Floating electrode)으로 배치될 수도 있다. 예를 들어, 복수의 전극(210_3, 220_3)들 중 외곽부에 위치한 전극들만 전극 컨택홀(CNTD, CNTS)을 통해 전기 신호를 전달 받을 수 있고, 이들 사이에 배치된 전극(210_3, 220_3)들은 전기 신호를 직접 전달받지 않을 수도 있다. 이 경우, 제2 전극(220_3)들 중 일부, 예를 들어 서로 다른 제1 전극(210_3) 사이에 배치된 제2 전극(220_3)은 제2 방향(DR2)으로 연장되되, 다른 서브 화소(PXn)에 배치되지 않도록 제1 전극(210_3)과 같이 각 서브 화소(PXn)의 경계에서 종지할 수 있다. 복수의 전극(210_3, 220_3)들 중 일부가 플로팅 전극인 경우, 이들 사이에 배치된 발광 소자(300)들은 병렬 연결에 더하여 부분적으로 직렬 연결을 이룰 수도 있다. 외부 뱅크(430)는 제1 방향(DR1)으로 이웃한 서브 화소(PXn)들의 경계에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 도면에 도시하지 않았으나, 외부 뱅크(430)는 제2 방향(DR2)으로 이웃한 서브 화소(PXn)들의 경계에 배치되어 제1 방향(DR1)으로 연장될 수도 있다. 외부 뱅크(430)에 대한 설명은 도 3을 참조하여 상술한 바와 동일하다. 또한, 도 25의 표시 장치(10_3)에 포함된 제1 접촉 전극(261_3) 및 제2 접촉 전극(262_3)은 실질적으로 도 3의 표시 장치(10)와 동일하다.
도 25에서는 2개의 제1 전극(210_3)과 2개의 제2 전극(220_3)이 배치되고, 이들이 서로 교번적으로 이격된 것이 도시되어 있다. 다만, 이에 제한되지 않고 표시 장치(10_3)는 일부 전극들이 생략되거나 더 많은 수의 전극이 배치될 수 있다.
한편, 표시 장치(10)는 제1 전극(210) 및 제2 전극(220)이 반드시 일 방향으로 연장된 형상을 갖지 않을 수도 있다. 표시 장치(10)의 제1 전극(210) 및 제2 전극(220)은 발광 소자(300)들이 배치되는 공간을 제공하도록 서로 이격되어 배치된다면 그 형상은 특별히 제한되지 않는다.
도 26은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 26을 참조하면, 일 실시예에 따른 표시 장치(10_4)의 제1 전극(210_4) 및 제2 전극(220_4)은 적어도 일부 영역이 곡률진 형상을 갖고, 제1 전극(210_4)의 곡률진 영역은 제2 전극(220_4)의 곡률진 영역과 서로 이격되어 대향할 수 있다. 도 26의 따른 표시 장치(10_4)는 제1 전극(210_4)과 제2 전극(220_4)의 형상이 다른 점에서 도 2의 표시 장치(10)와 차이점이 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 26의 표시 장치(10_4)의 제1 전극(210_4)은 복수의 홀(HOL)들을 포함할 수 있다. 일 예로, 도면에 도시된 바와 같이 제1 전극(210_4)은 제2 방향(DR2)을 따라 배열된 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며 제1 전극(210_4)은 더 많은 수의 홀(HOL)을 포함하거나 더 적은 수, 또는 하나의 홀(HOL)만을 포함할 수도 있다. 이하에서는 제1 전극(210_4)이 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3)을 포함하는 것을 예시하여 설명하기로 한다.
예시적인 실시예에서, 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3) 각각은 원형의 평면 형상을 가질 수 있다. 이에 따라, 제1 전극(210_4)은 각 홀(HOL)들에 의해 형성된 곡률진 영역을 포함할 수 있고, 상기 곡률진 영역에서 제2 전극(220_4)과 대향할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다. 제1 홀(HOL1), 제2 홀(HOL2) 및 제3 홀(HOL3) 각각은 후술할 바와 같이 제2 전극(220_4)이 배치되는 공간을 제공할 수 있다면, 그 형상이 제한되는 것은 아니며, 예를 들어, 타원, 사각형 이상의 다각형 등의 평면 형상을 가질 수도 있다.
제2 전극(220_4)은 각 서브 화소(PXn) 내에 복수 개가 배치될 수 있다. 예를 들어, 각 서브 화소(PXn)에서는 제1 전극(210_4)의 제1 내지 제3 홀들(HOL1, HOL2, HOL3)에 대응하여 3개의 제2 전극(220_4)이 배치될 수 있다. 제2 전극(220_4)은 제1 내지 제3 홀들(HOL1, HOL2, HOL3) 내에 각각 위치하여 제1 전극(210_4)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, 제1 전극(210_4)의 홀(HOL)들은 외면이 곡률진 형상을 갖고, 제1 전극(210_4)의 홀(HOL) 내에 대응하여 배치된 제2 전극(220_4)들은 외면이 곡률진 형상을 갖고 제1 전극(210_4)과 이격되어 대향할 수 있다. 도 26에 도시된 바와 같이, 제1 전극(210_4)은 평면상 원형의 형상을 갖는 홀(HOL)들을 포함하고, 제2 전극(220_4)은 평면상 원형의 형상을 가질 수 있다. 제1 전극(210_4)은 홀(HOL)이 형성된 영역의 곡률진 면이 제2 전극(220_4)의 곡률진 외면과 이격되어 대향할 수 있다. 일 예로, 제1 전극(210_4)은 제2 전극(220_4)의 외면을 둘러싸도록 배치될 수 있다.
상술한 바와 같이, 발광 소자(300)들은 제1 전극(210_4)과 제2 전극(220_4) 사이에 배치될 수 있다. 본 실시예에 따른 표시 장치(10_4)는 원형의 형상을 갖는 제2 전극(220_4)과, 이를 둘러싸도록 배치된 제1 전극(210_4)을 포함하고, 복수의 발광 소자(300)들은 제2 전극(220_4)의 곡률진 외면을 따라 배열될 수 있다. 상술한 바와 같이 발광 소자(300)들은 일 방향으로 연장된 형상을 가지므로, 각 서브 화소(PXn) 내에서 제2 전극(220_4)의 곡률진 외면을 따라 배열되는 발광 소자(300)들은 연장된 방향이 서로 다른 방향을 향하도록 배치될 수 있다. 각 서브 화소(PXn)들은 발광 소자(300)의 연장된 방향이 향하는 방향에 따라 다양한 출광 방향을 가질 수 있다. 본 실시예에 따른 표시 장치(10_4)는 제1 전극(210_4)과 제2 전극(220_4)이 곡률진 형상을 갖도록 배치됨으로써, 이들 사이에 배치된 발광 소자(300)들은 서로 다른 방향을 향하도록 배치되고, 표시 장치(10_4)의 측면 시인성을 향상시킬 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
210: 제1 전극 220: 제2 전극
261: 제1 접촉 전극 262: 제2 접촉 전극
300: 발광 소자
301: 제1 발광 소자 302: 제2 발광 소자 303: 제3 발광 소자
310: 제1 반도체층 320: 제2 반도체층 330: 활성층
370: 전극층
380: 절연막
410: 제1 내부 뱅크 420: 제2 내부 뱅크
430: 외부 뱅크

Claims (23)

  1. 제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및
    적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고,
    상기 절연막 중 상기 활성층을 둘러싸는 제1 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 갖는 발광 소자.
  2. 제1 항에 있어서,
    상기 활성층의 직경은 500nm 내지 600nm의 범위를 갖고, 상기 절연막의 제1 부분의 두께는 60nm 내지 80nm의 범위를 갖는 발광 소자.
  3. 제2 항에 있어서,
    상기 절연막은 상기 제1 부분과 연결되고 상기 제2 반도체층의 측면 일부 영역을 덮도록 배치된 제2 부분을 더 포함하고,
    상기 제2 부분의 두께는 상기 제1 부분의 두께보다 얇은 발광 소자.
  4. 제3 항에 있어서,
    상기 절연막은 상기 활성층과 상기 제2 반도체층의 계면을 둘러싸는 부분의 두께가 적어도 20nm 이상인 발광 소자.
  5. 제4 항에 있어서,
    상기 제2 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 갖는 발광 소자.
  6. 제1 항에 있어서,
    상기 제2 반도체층 상에 배치된 전극층을 더 포함하고, 상기 전극층의 두께는 상기 제2 반도체층의 두께보다 큰 발광 소자.
  7. 제6 항에 있어서,
    상기 전극층의 두께는 20nm 내지 200nm의 범위를 갖는 발광 소자.
  8. 제6 항에 있어서,
    상기 절연막은 상기 전극층의 측면을 둘러싸도록 배치된 발광 소자.
  9. 제6 항에 있어서,
    상기 절연막은 상기 전극층의 측면 일부를 둘러싸도록 배치되고, 상기 전극층은 상면과 측면 일부가 노출된 발광 소자.
  10. 제9 항에 있어서,
    상기 절연막은 상기 제1 부분과 연결되고 상기 전극층의 측면 일부 영역을 둘러싸는 제3 부분을 더 포함하고,
    상기 제3 부분의 두께는 상기 제1 부분의 두께보다 작은 발광 소자.
  11. 제10 항에 있어서,
    상기 제3 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 갖는 발광 소자.
  12. 기판;
    상기 기판 상에 배치된 제1 전극 및 상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치되어 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 적어도 하나의 발광 소자;
    상기 제1 전극과 상기 제2 전극 사이에서 상기 발광 소자의 하부에 배치된 제1 절연층; 및
    상기 발광 소자 상에 배치되되 상기 발광 소자의 일 단부 및 타 단부를 노출하는 제2 절연층을 포함하고,
    상기 발광 소자는,
    제1 극성으로 도핑된 제1 반도체층;
    상기 제1 극성과 다른 제2 극성으로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및
    적어도 상기 활성층의 외면을 둘러싸도록 배치되고, 상기 제1 반도체층, 상기 활성층 및 상기 제2 반도체층이 적층된 제1 방향으로 연장된 절연막을 포함하고,
    상기 절연막 중 상기 제2 절연층과 접촉하는 제2 부분, 상기 활성층을 포함하여 상기 발광 소자의 일 단부를 둘러싸는 제1 부분 및 상기 발광 소자의 타 단부를 둘러싸는 제3 부분을 포함하며,
    상기 제2 부분의 두께는 상기 제1 부분 및 상기 제3 부분보다 두꺼운 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 상기 일 단부와 접촉하는 제1 접촉 전극 및
    상기 제2 전극 및 상기 발광 소자의 상기 타 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자는 상기 제2 반도체층 상에 배치되고 상기 제2 반도체층보다 두꺼운 두께를 갖는 전극층을 더 포함하고,
    상기 제1 접촉 전극은 상기 전극층 및 상기 절연막의 제1 부분과 접촉하고, 상기 제2 접촉 전극은 상기 제1 반도체층 및 상기 절연막의 제3 부분과 접촉하는 표시 장치.
  15. 제14 항에 있어서,
    상기 절연막의 상기 제1 부분은 상기 전극층의 측면 일부를 둘러싸도록 배치되고,
    상기 전극층은 상면과 측면 일부가 노출된 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 접촉 전극은 상기 전극층의 상면 및 측면 일부와 접촉하는 표시 장치.
  17. 제14 항에 있어서,
    상기 절연막의 상기 제1 부분은 상기 제1 방향에 따라 두께가 감소하도록 외면이 곡률진 형상을 갖는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 부분은 상기 제2 반도체층과 상기 전극층의 계면에서 측정된 제1 두께와 상기 제2 반도체층과 상기 활성층의 계면에서 측정된 제2 두께가 하기 식 1을 만족하는 표시 장치.
    [식 1]
    Θc = arctan((W2'-W1')/D) ≤70°
    (여기서, 상기 'Θc'는 상기 절연막의 제1 부분의 경사진 외면이 갖는 경사각이고,
    상기 'W1'은 상기 절연막의 제1 부분 중 상기 전극층과 상기 제2 반도체층의 계면에서 측정된 두께이고,
    상기 'W2'는 상기 절연막의 제1 부분 중 상기 제2 반도체층과 상기 활성층의 계면에서 측정된 두께이고,
    상기 'D'는 상기 제2 반도체층의 두께이다.)
  19. 제18 항에 있어서,
    상기 제2 두께는 20nm 이상이고, 상기 제1 부분 중 상기 활성층을 둘러싸는 부분의 두께는 40nm 이상인 표시 장치.
  20. 제14 항에 있어서,
    상기 전극층의 두께는 20nm 내지 200nm의 범위를 갖는 표시 장치.
  21. 제12 항에 있어서,
    상기 제2 부분의 두께는 상기 활성층의 직경 대비 10% 내지 16%의 범위를 갖는 표시 장치.
  22. 제21 항에 있어서,
    상기 활성층의 직경은 500nm 내지 600nm의 범위를 갖고, 상기 절연막의 제2 부분의 두께는 60nm 내지 80nm의 범위를 갖는 표시 장치.
  23. 제22 항에 있어서,
    상기 발광 소자는 상기 절연막의 제2 부분에서 측정된 제1 직경이 상기 절연막의 제1 부분에서 측정된 제2 직경 및 상기 절연막의 제3 부분에서 측정된 제3 직경보다 큰 표시 장치.
KR1020190113759A 2019-09-16 2019-09-16 발광 소자 및 이를 포함하는 표시 장치 KR20210032618A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270607B2 (en) * 2019-11-05 2022-03-08 Lg Display Co., Ltd. Stretchable display device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230105760A (ko) * 2022-01-04 2023-07-12 삼성디스플레이 주식회사 반도체 발광 소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100973259B1 (ko) * 2008-02-22 2010-08-02 한국산업기술대학교산학협력단 측부 반사판을 갖는 수직구조 질화갈륨계 ｌｅｄ 소자 및그 제조방법
JP4814394B2 (ja) * 2010-03-05 2011-11-16 シャープ株式会社 発光装置の製造方法
KR101436123B1 (ko) * 2013-07-09 2014-11-03 피에스아이 주식회사 초소형 led를 포함하는 디스플레이 및 이의 제조방법
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR20180071465A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270607B2 (en) * 2019-11-05 2022-03-08 Lg Display Co., Ltd. Stretchable display device

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