WO2021066287A1 - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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WO2021066287A1
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wiring
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display area
separation
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이원준
김철호
김홍보
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삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device and a method of manufacturing the same.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device that displays an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • a light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • an inorganic material as a fluorescent material Inorganic light-emitting diodes.
  • the problem to be solved by the present invention is a method of manufacturing a display device including a plurality of pixels including a light emitting element, and a method of manufacturing a display device that divides pixels disposed in different regions and arranges the light emitting elements for each region. To provide.
  • a display device for solving the above problem includes a substrate on which a display area and a non-display area surrounding the display area are defined, is disposed in the display area of the substrate, and includes a first electrode, a second electrode, and the A plurality of pixels including a plurality of light emitting devices electrically connected to the first electrode and the second electrode, and disposed in the display area and the non-display area of the substrate, and connected to at least some of the plurality of pixels
  • a first voltage line is included, and the first voltage line includes a first separation line and a second separation line separated from each other and disposed to be spaced apart from each other in the non-display area.
  • the display area includes a first display area and a second display area, and the first separation line is disposed in the non-display area and extends in a first direction.
  • a first wiring branch branched in two directions and disposed in the first display area, and the second separated wiring is disposed in the non-display area and extending in the first direction;
  • a second wiring branch portion branched from the wiring stem portion in the second direction and disposed in the second display area may be included.
  • the first wiring stem portion and the second wiring stem portion are disposed to be spaced apart from each other in the non-display area, and may further include a first switching transistor disposed between the first wiring stem portion and the second wiring stem portion. have.
  • a first source/drain electrode may be connected to the first separation line, and a second source/drain electrode may be connected to the second separation line.
  • the first switching transistor may be turned on in a driving mode of the display device and turned off in a manufacturing mode of the display device.
  • the first wiring branch is electrically connected to the second electrode of the pixel disposed in the first display area
  • the second wiring branch is electrically connected to the second electrode of the pixel disposed in the second display area. Can be connected to.
  • a second electrode wire disposed in the non-display area and extended in the second direction may be further included, and the plurality of pixels may be electrically connected to the second electrode wire by the second electrode extending in the second direction. have.
  • the second electrode wiring may include a plurality of wirings disposed to be separated from each other in the non-display area.
  • Separated wires of the second electrode wire may be electrically connected to the first switching transistor.
  • a first electrode wire disposed in the non-display area and extended in the first direction may be further included, and the first electrode disposed in each of the plurality of pixels may not be electrically connected to the first electrode wire.
  • the substrate further includes a pad area disposed in the non-display area, the first separation wiring is electrically connected to a first power pad disposed in the pad area, and the second separation wiring is disposed in the pad area It may be electrically connected to the second power pad.
  • a display device for solving the above problem includes a plurality of pixels including a first electrode, a second electrode, and a light emitting device disposed between the first electrode and the second electrode, and are disposed to be separated from each other.
  • a first voltage wire and a second split wire are included, and are disposed between the first voltage wire and the first split wire and the second split wire, and the first split wire and the second split wire are source/drain electrodes, respectively.
  • the first switching transistor is turned off, an alignment signal is applied to the first separation line, but the alignment signal is not applied to the second separation line, and the second electrode of the first type pixel
  • the alignment signal may be transmitted, but the alignment signal may not be transmitted to the second electrode of the second type pixel.
  • the first switching transistor is turned off, an alignment signal is applied to the second separation line, but the alignment signal is not applied to the first separation line, and the second electrode of the second type pixel
  • the alignment signal may be transmitted, but the alignment signal may not be transmitted to the second electrode of the first type pixel.
  • the first switching transistor is turned on, and a power voltage is applied to each of the first separation wiring and the second separation wiring to the second electrode of the first type pixel and the second electrode of the second type pixel.
  • Each of the power supply voltages may be transmitted.
  • a method of manufacturing a display device includes a substrate, a first voltage wiring disposed on the substrate, including a first separation wiring and a second separation wiring, to which a first alignment signal is applied, and Preparing a first electrode disposed on the substrate and to which a second alignment signal is applied and a second electrode electrically connected to the first voltage line, and applying the first alignment signal to the first separation line to Aligning a first light emitting device between the first electrode and the second electrode electrically connected to the first separation wiring, and applying the first alignment signal to the second separation wiring to separate the first electrode and the second And aligning the second light emitting device between the second electrode electrically connected to the wiring.
  • the substrate may include a first display area and a second display area, the first separation wiring is disposed in the first display area, and the second separation wiring is disposed in the second display area.
  • the first light-emitting device is aligned between the first electrode and the second electrode disposed in the first display area
  • the second light-emitting device includes the first electrode and the second electrode disposed in the second display area. It can be aligned between the electrodes.
  • the first separation wiring and the second separation wiring may be separated from each other and disposed to be spaced apart from each other, and a source/drain electrode may further include a first switching transistor electrically connected to the first separation wiring and the second separation wiring.
  • the first switching transistor may be turned off.
  • an alignment signal may be applied to each of different display areas using wires separated from each other. Accordingly, even if the display device includes a large number of pixels, an alignment signal having a uniform intensity can be applied to the entire pixels.
  • the display device includes switching transistors disposed between wires separated from each other, such that the switching transistor is turned off in a manufacturing mode of the display device and turned on in a driving mode.
  • the display device may apply a uniform power voltage to the entire surface of the display device including a switching transistor that maintains a turned-on state even if the power voltage is applied through the wires separated from each other.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic plan view illustrating wirings included in a display device according to an exemplary embodiment.
  • FIG. 3 is an equivalent circuit diagram of one pixel included in a display device according to an exemplary embodiment.
  • FIG. 4 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 5 is a layout diagram illustrating one sub-pixel of FIG. 4.
  • FIG. 6 is a cross-sectional view taken along lines Xa-Xa' and Xb-Xb' of FIG. 5.
  • FIG. 7 is a schematic diagram of a light emitting device according to an exemplary embodiment.
  • FIG. 8 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to an exemplary embodiment.
  • FIG. 9 is a schematic cross-sectional view of a portion Q of FIG. 8.
  • FIG. 10 is an equivalent circuit diagram of some sub-pixels of a display device according to an exemplary embodiment.
  • FIG. 11 is a plan view illustrating a step in a manufacturing process of a display device according to an exemplary embodiment.
  • FIGS. 12 and 13 are plan views illustrating a step in a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 14 and 15 are plan views illustrating one step in a manufacturing process of a display device according to an exemplary embodiment.
  • 16 is a schematic circuit diagram illustrating an operation of a first switching transistor in one step of FIGS. 14 and 15.
  • 17 is a plan view illustrating a step in a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 18 is a schematic circuit diagram illustrating an operation of a first switching transistor in a step of FIG. 17.
  • 19 is a plan view illustrating a step in a manufacturing process of a display device according to an exemplary embodiment.
  • 20 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to another exemplary embodiment.
  • 21 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to another exemplary embodiment.
  • FIG. 22 is a cross-sectional view illustrating a partial area of a display device according to another exemplary embodiment.
  • FIG. 23 is a schematic circuit diagram illustrating operations of a first switching transistor and a second switching transistor during a manufacturing process of the display device of FIG. 22.
  • 24 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to another exemplary embodiment.
  • 25 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to another exemplary embodiment.
  • 26 is a plan view illustrating one step in a manufacturing process of the display device of FIG. 25.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving picture or a still image.
  • the display device 10 may refer to all electronic devices that provide a display screen. For example, televisions, notebooks, monitors, billboards, Internet of Things, mobile phones, smart phones, tablet PCs (Personal Computers), electronic watches, smart watches, watch phones, head mounted displays, mobile communication terminals, An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation device, a game machine, a digital camera, a camcorder, and the like may be included in the display device 10.
  • PMP portable multimedia player
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • the display panel a case in which an inorganic light emitting diode display panel is applied is exemplified, but is not limited thereto, and if the same technical idea is applicable, it may be applied to other display panels.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long horizontal rectangle, a long vertical rectangle, a square, a square with a round corner (vertex), other polygons, and circles.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10. In FIG. 1, a display device 10 and a display area DPA having a rectangular shape having a long horizontal shape are illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which the screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as an inactive area.
  • the display area DPA may generally occupy the center of the display device 10.
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangle or a square in a plane, but is not limited thereto, and each side may have a rhombus shape in which each side is inclined in one direction.
  • Each of the pixels PX may be alternately arranged in a stripe type or a pentile type.
  • each of the pixels PX may include one or more light-emitting elements 300 that emit light of a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA has a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may form a bezel of the display device 10.
  • the non-display area NDA includes a first non-display area NDA1 located below the display area DPA, a second non-display area NDA2 located above the display area DPA, and a display area.
  • a third non-display area NDA3 positioned to the left of the DPA) and a fourth non-display area NDA4 positioned to the right of the display area DPA may be included.
  • Wires or circuit drivers included in the display device 10 may be disposed in each of the non-display areas NDA, or external devices EXD may be mounted.
  • FIG. 2 is a schematic plan view illustrating wirings included in a display device according to an exemplary embodiment.
  • the display device 10 may include a plurality of wires.
  • the plurality of wires may include a scan line SCL, a sensing line SSL, a data line DTL, a reference voltage line RVL, a first voltage line VSSL, and a second voltage line VDDL.
  • other wires may be further disposed in the display device 10.
  • the scan line SCL and the sensing line SSL may extend in the second direction DR2.
  • the scan line SCL and the sensing line SSL may be connected to the scan driver SDR.
  • the scan driver SDR may include a driving circuit.
  • the scan driver SDR may be disposed in the third non-display area NDA3 positioned at one side of the second direction DR2 of the display area DPA, but is not limited thereto.
  • the scan driver SDR is connected to the signal connection line CWL, and at least one end of the signal connection line CWL may be connected to an external device by forming a pad WPD_CW on the non-display area NDA.
  • the data line DTL and the reference voltage line RVL may extend in a first direction DR1 crossing the second direction DR2.
  • the reference voltage line RVL may further include a portion extending in the first direction DR1 and branched in the second direction DR2.
  • the first voltage line VSSL and the second voltage line VDDL may also include portions extending in the first direction DR1.
  • the first voltage line VSSL and the second voltage line VDDL may further include a portion extending in the second direction DR2. Accordingly, the first voltage line VSSL and the second voltage line VDDL may have a mesh structure. However, it is not limited thereto.
  • each of the pixels PX of the display device 10 includes at least one data line DTL, a reference voltage line RVL, a first voltage line VSSL, and a second voltage line VDDL. ) Can be accessed.
  • the data line DTL, the reference voltage line RVL, the first voltage line VSSL, and the second voltage line VDDL may be electrically connected to at least one wiring pad WPD.
  • Each wiring pad WPD may be disposed in the non-display area NDA.
  • the wiring pad WPD_DT (hereinafter, referred to as'data pad') of the data line DTL is a first non-display area NDA1 positioned at one side of the first direction DR1 of the display area DPA.
  • the wiring pad WPD_RV (hereinafter referred to as'reference voltage pad') of the reference voltage wiring (RVL) and the wiring pad (WPD_VSS, hereinafter referred to as the first power pad') of the first voltage wiring (VSSL) and a second voltage
  • the wiring pad WPD_VDD (hereinafter referred to as'second power pad') of the wiring VDDL may be disposed in the second non-display area NDA2 positioned on the other side of the first direction DR1 of the display area DPA. .
  • the data pad WPD_DT, the reference voltage pad WPD_RV, the first power pad WPD_VSS, and the second power pad WPD_VDD are all the same area, for example, a non-display area located above the display area DPA ( NDA).
  • the external device EXD may be mounted on the wiring pad WPD.
  • the external device EXD may be mounted on the wiring pad WPD through an anisotropic conductive film, ultrasonic bonding, or the like.
  • the first voltage line VSSL includes a plurality of voltage lines, and the voltage lines are disposed in the non-display area NDA to extend in the second direction DR2.
  • each may be disposed to cover only a partial area of the display area DPA. That is, a portion of the first voltage line VSSL extending in the second direction DR2 may be divided into two or more lines.
  • an alignment signal is applied only to some voltage lines of the first voltage line VSSL, and an electric field due to the alignment signal is formed only in the display area DPA covered by the voltage line. I can. Through this, the display device 10 may form an electric field having a uniform intensity in the display area DPA having a large area. A more detailed description of this will be described later with reference to other drawings.
  • Each pixel PX of the display device 10 includes a pixel driving circuit.
  • the above-described wirings may apply a driving signal to each pixel driving circuit while passing through or around each pixel PX.
  • the pixel driving circuit may include a transistor and a capacitor.
  • the number of transistors and capacitors of each pixel driving circuit may be variously modified.
  • the pixel driving circuit will be described by taking a 3T1C structure including three transistors and one capacitor as an example, but is not limited thereto, and various modified pixels (PX) such as 2T1C structure, 7T1C structure, 6T1C structure, etc. ) Structure may be applied.
  • FIG. 3 is an equivalent circuit diagram of one pixel included in a display device according to an exemplary embodiment.
  • each pixel PX of the display device includes three transistors TR1, TR2, and TR3 and one storage capacitor Cst in addition to the light emitting diode EL.
  • the light emitting diode EL emits light according to the current supplied through the first transistor TR1.
  • the light emitting diode EL includes a first electrode, a second electrode, and a light emitting device ('300' in FIG. 4) disposed therebetween.
  • the light emitting device 300 may emit light of a specific wavelength range by electric signals transmitted from the first electrode and the second electrode. A detailed description of this will be described later.
  • One end of the light emitting diode EL is connected to the first source/drain electrode of the first transistor TR1, and the other end is lower than the high potential voltage (second power supply voltage, VDD) of the second voltage line VDDL. It may be connected to a first voltage line VSSL to which a low potential voltage (first power voltage, VSS) is supplied.
  • the first transistor TR1 adjusts the current flowing from the second voltage line VDDL to which the first power voltage is supplied to the light emitting diode EL according to the voltage difference between the gate electrode and the source electrode.
  • the gate electrode of the first transistor TR1 is connected to the first source/drain electrode of the second transistor TR2, the first source/drain electrode is connected to the first electrode of the light emitting diode EL, and the second source
  • the /drain electrode may be connected to the second voltage line VDDL to which the second power voltage VDD is applied.
  • the second transistor TR2 is turned on by the scan signal of the scan line SCL to connect the data line DTL to the gate electrode of the first transistor TR1.
  • the gate electrode of the second transistor TR2 is connected to the scan line SCL, the first source/drain electrode is connected to the gate electrode of the first transistor TR1, and the second source/drain electrode is connected to the data line DTL. ) Can be connected.
  • the third transistor TR3 is turned on by the sensing signal of the sensing line SSL to connect the reference voltage line RVL to the first source/drain electrodes of the first transistor TR1.
  • the gate electrode of the third transistor TR3 is connected to the sensing line SSL, the first source/drain electrode is connected to the reference voltage line RVL, and the second source/drain electrode is connected to the first transistor TR1. It may be connected to the first source/drain electrode.
  • the first source/drain electrode of each of the first to third transistors TR1, TR2, and TR3 may be a source electrode, and the second source/drain electrode may be a drain electrode, but is not limited thereto, The opposite could be the case.
  • the capacitor Cst is formed between the gate electrode of the first transistor TR1 and the first source/drain electrodes.
  • the storage capacitor Cst stores a voltage difference between the gate voltage of the first transistor TR1 and the first source/drain voltage.
  • Each of the first to third transistors TR1, TR2, and TR3 may be formed as a thin film transistor.
  • the first to third transistors TR1, TR2, and TR3 have been mainly described as being formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto. That is, the first to third transistors TR1, TR2, and TR3 may be formed of P-type MOSFETs, or some of them may be formed of N-type MOSFETs, and some of them may be formed of P-type MOSFETs.
  • N-type MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • FIG. 4 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • 5 is a plan view illustrating one sub-pixel of FIG. 4.
  • 6 is a cross-sectional view taken along lines Xa-Xa' and Xb-Xb' of FIG. 5.
  • each of the plurality of pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each sub-pixel PXn may emit light of the same color.
  • FIG. 4 illustrates that the pixel PX includes three sub-pixels PXn, the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn.
  • Each sub-pixel PXn of the display device 10 may include an area defined as a light emitting area EMA.
  • the first sub-pixel PX1 is the first emission area EMA1
  • the second sub-pixel PX2 is the second emission area EMA2
  • the third sub-pixel PX3 is the third emission area EMA2.
  • the light-emitting area EMA may be defined as an area in which light of a specific wavelength band is emitted by disposing the light-emitting element 300 included in the display device 10.
  • the light emitting device 300 includes an active layer ('330' in FIG. 7), and the active layer 330 may emit light of a specific wavelength band without direction.
  • Light emitted from the active layer 330 of the light-emitting device 300 may also be emitted in a lateral direction of the light-emitting device 300, including the direction of both ends of the light-emitting device 300.
  • the light-emitting area EMA includes an area in which the light-emitting element 300 is disposed, and includes a region adjacent to the light-emitting element 300 and to which light emitted from the light-emitting element 300 is emitted.
  • the light emitting area EMA may also include an area in which light emitted from the light emitting device 300 is reflected or refracted by another member to be emitted.
  • the plurality of light-emitting devices 300 may be disposed in each sub-pixel PXn, and may form a light-emitting area EMA including an area in which they are disposed and an area adjacent thereto.
  • each sub-pixel PXn of the display device 10 may include a non-emission area defined as an area other than the emission area EMA.
  • the non-emission area may be a region in which the light emitting device 300 is not disposed and the light emitted from the light emitting device 300 does not reach and thus does not emit light.
  • 6 illustrates only a cross section of the first sub-pixel PX1 of FIG. 5, but the same may be applied to the other pixel PX or the sub-pixel PXn. 6 is a cross-sectional view illustrating one end and the other end of the light emitting device 300 disposed in the first sub-pixel PX1 of FIG. 5.
  • the display device 10 may include a circuit element layer and a display element layer disposed on the first substrate 110.
  • a semiconductor layer, a plurality of conductive layers, and a plurality of insulating layers are disposed on the first substrate 110, and these can constitute a circuit element layer and a display element layer, respectively.
  • the plurality of conductive layers are disposed under the first planarization layer 200 to form a first gate conductive layer, a second gate conductive layer, a first data conductive layer, a second data conductive layer, and a first An electrode and a contact electrode may be disposed on the planarization layer 200 to constitute the display device layer.
  • the plurality of insulating layers include the buffer layer 115, the first gate insulating layer 130, the first protective layer 150, the first interlayer insulating layer 170, the second interlayer insulating layer 180, and the first planarization layer ( 200), a first insulating layer 510, a second insulating layer 520, a third insulating layer 550, and the like.
  • the circuit element layer is a circuit element and a plurality of wirings for driving the light emitting element 300, and includes a first transistor 120, a second transistor 140, a conductive pattern 196, and a plurality of voltage wirings 191 and 193.
  • the display device layer may include a first electrode 210, a second electrode 220, a first contact electrode 261, a second contact electrode 262, and the like. have.
  • the first substrate 110 may be an insulating substrate.
  • the first substrate 110 may be made of an insulating material such as glass, quartz, or polymer resin. Further, the first substrate 110 may be a rigid substrate, but may be a flexible substrate capable of bending, folding, rolling, or the like.
  • the light blocking layers BML1 and BML2 may be disposed on the first substrate 110.
  • the light blocking layers BML1 and BML2 may include a first light blocking layer BML1 and a second light blocking layer BML2.
  • the first light blocking layer BML1 and the second light blocking layer BML2 overlap with the first active material layer 126 of the first transistor 120 and the second active material layer 146 of the second transistor 140, respectively Are arranged to do so.
  • the first and second light blocking layers BML1 and BML2 may include a light blocking material to prevent light from entering the first and second active material layers 126 and 146.
  • the first and second light blocking layers BML1 and BML2 may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto, and the light blocking layers BML1 and BML2 may be omitted in some cases.
  • the first light blocking layer BML1 is electrically connected to the first source/drain electrode 123 of the first transistor 120 to be described later
  • the second light blocking layer BML2 is a second transistor ( 140) may be electrically connected to the first source/drain electrode 143.
  • the buffer layer 115 may be entirely disposed on the first substrate 110 including the light blocking layers BML1 and BML2.
  • the buffer layer 115 is formed on the first substrate 110 to protect the transistors 120 and 140 of the pixel PX from moisture penetrating through the first substrate 110, which is vulnerable to moisture permeation, and has a surface planarization function. You can do it.
  • the buffer layer 115 may be formed of a plurality of inorganic layers that are alternately stacked.
  • the buffer layer 115 may be formed as a multilayer in which one or more inorganic layers of a silicon oxide layer (SiOx), a silicon nitride layer (SiNx), and a silicon oxynitride (SiON) are alternately stacked.
  • the semiconductor layer is disposed on the buffer layer 115.
  • the semiconductor layer may include a first active material layer 126 of the first transistor 120 and a second active material layer 146 of the second transistor 140. These may be disposed so as to partially overlap with the gate electrodes 121 and 141 of the first gate conductive layer, which will be described later.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, oxide semiconductor, or the like.
  • Polycrystalline silicon can be formed by crystallizing amorphous silicon. Examples of the crystallization method include RTA (Rapid thermal annealing) method, SPC (Solid phase crystallization) method, ELA (Excimer laser annealing) method, MILC (Metal induced crystallization) method, SLS (Sequential lateral solidification) method, etc. , But is not limited thereto.
  • the first active material layer 126 may include a first doped region 126a, a second doped region 126b, and a first channel region 126c.
  • the first channel region 126c may be disposed between the first doped region 126a and the second doped region 126b.
  • the second active material layer 146 may include a third doped region 146a, a fourth doped region 146b, and a second channel region 146c.
  • the second channel region 146c may be disposed between the third doped region 146a and the fourth doped region 146b.
  • the first doped region 126a, the second doped region 126b, the third doped region 146a, and the fourth doped region 146b are formed of the first active material layer 126 and the second active material layer 146. Some regions may be regions doped with impurities.
  • the first active material layer 126 and the second active material layer 146 may include an oxide semiconductor.
  • the doped regions of the first active material layer 126 and the second active material layer 146 may be conductive regions, respectively.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is Indium-Tin Oxide (ITO), Indium-Zinc Oxide (IZO), Indium-Gallium Oxide (IGO), Indium- Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Tin Oxide (IGTO), Indium-Gallium-Zinc-Tin Oxide, IGZTO) or the like.
  • ITO Indium-Tin Oxide
  • IZO Indium-Zinc Oxide
  • IGO Indium-Gallium Oxide
  • IZTO Indium-Gallium-Tin Oxide
  • IGTO Indium-Gallium-Zinc-Tin Oxide
  • IGZTO Indium-Gallium-Zin
  • the first gate insulating layer 130 is disposed on the semiconductor layer and the buffer layer 115.
  • the first gate insulating layer 130 may include a semiconductor layer and may be disposed on the buffer layer 115.
  • the first gate insulating layer 130 may function as a gate insulating layer of the first and second transistors 120 and 140.
  • the first gate insulating layer 130 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), or a stacked structure thereof.
  • the first gate conductive layer is disposed on the first gate insulating layer 130.
  • the first gate conductive layer may include a first gate electrode 121 of the first transistor 120 and a second gate electrode 141 of the second transistor 140.
  • the first gate electrode 121 is disposed to overlap at least a partial region of the first active material layer 126
  • the second gate electrode 141 is disposed to overlap at least a partial region of the second active material layer 146 do.
  • the first gate electrode 121 is disposed to overlap the first channel region 126c of the first active material layer 126 in the thickness direction
  • the second gate electrode 141 is a second active material layer It may be disposed to overlap the second channel region 146c of 146 in the thickness direction.
  • the first gate conductive layer is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be formed of a single layer or multiple layers made of an alloy of. However, it is not limited thereto.
  • the first protective layer 150 is disposed on the first gate conductive layer.
  • the first passivation layer 150 may be disposed to cover the first gate conductive layer to protect the first gate conductive layer.
  • the first protective layer 150 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), or a stacked structure thereof.
  • the second gate conductive layer is disposed on the first passivation layer 150.
  • the second gate conductive layer may include the first capacitive electrode 160 of the storage capacitor disposed so that at least a partial region overlaps the first gate electrode 121 in the thickness direction.
  • the first capacitive electrode 160 overlaps the first gate electrode 121 in the thickness direction with the first passivation layer 150 therebetween, and a storage capacitor may be formed therebetween.
  • the second gate conductive layer is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be formed of a single layer or multiple layers made of an alloy of. However, it is not limited thereto.
  • the first interlayer insulating layer 170 is disposed on the second gate conductive layer.
  • the first interlayer insulating layer 170 may function as an insulating layer between the second gate conductive layer and other layers disposed thereon.
  • the first interlayer insulating layer 170 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), or a stacked structure thereof.
  • the first data conductive layer is disposed on the first interlayer insulating layer 170.
  • the first gate conductive layer includes a first source/drain electrode 123 and a second source/drain electrode 124 of the first transistor 120, and a first source/drain electrode 143 of the second transistor 140.
  • a second source/drain electrode 144 may be included.
  • the first source/drain electrode 123 and the second source/drain electrode 124 of the first transistor 120 form a contact hole passing through the first interlayer insulating layer 170 and the first gate insulating layer 130. Through this, the first doped region 126a and the second doped region 126b of the first active material layer 126 may be contacted, respectively.
  • the first source/drain electrodes 143 and the second source/drain electrodes 144 of the second transistor 140 form a contact hole passing through the first interlayer insulating layer 170 and the first gate insulating layer 130. Through this, the third doped region 146a and the fourth doped region 146b of the second active material layer 146 may be contacted, respectively.
  • first source/drain electrode 123 of the first transistor 120 and the first source/drain electrode 143 of the second transistor 140 are each formed through another contact hole.
  • the second light blocking layer BML2 may be electrically connected.
  • the first source/drain electrodes 123 and 143 of the first transistor 120 and the second transistor 140 and the second source/drain electrodes 124 and 144 are different electrodes when one electrode is a source electrode.
  • Silver may be a drain electrode.
  • the present invention is not limited thereto, and when one of the first source/drain electrodes 123 and 143 and the second source/drain electrodes 124 and 144 is a drain electrode, the other electrode may be a source electrode.
  • the first data conductive layer is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be formed of a single layer or multiple layers made of an alloy of. However, it is not limited thereto.
  • the second interlayer insulating layer 180 may be disposed on the first data conductive layer.
  • the second interlayer insulating layer 180 covers the first data conductive layer and is entirely disposed on the first interlayer insulating layer 170, and may perform a function of protecting the first data conductive layer.
  • the second interlayer insulating layer 180 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), or a stacked structure thereof.
  • the second data conductive layer is disposed on the second interlayer insulating layer 180.
  • the second data conductive layer may include a first voltage line 191, a second voltage line 193, and a first conductive pattern 196.
  • the first voltage wiring 191 is applied with a low potential voltage (first power voltage, VSS) supplied to the second electrode 220, and the second voltage wiring 193 is a high voltage supplied to the first transistor 120.
  • the above voltage (second power supply voltage, VDD) may be applied.
  • the first voltage line 191 may be applied with an alignment signal required to align the light emitting device 300 during the manufacturing process of the display device 10 as described later.
  • the first conductive pattern 196 may be electrically connected to the first source/drain electrode 123 of the first transistor 120 through a contact hole formed in the second interlayer insulating layer 180.
  • the first conductive pattern 196 also contacts the first electrode 210 to be described later, and the first transistor 120 applies a second power voltage VDD applied from the second voltage line 193 to the first conductive pattern ( It may be transmitted to the first electrode 210 through 196.
  • the second data conductive layer includes one first voltage line 191 and one second voltage line 193, but is not limited thereto.
  • the second data conductive layer may include a greater number of first voltage wires 191 and second voltage wires 193.
  • the second data conductive layer is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be formed of a single layer or multiple layers made of an alloy of. However, it is not limited thereto.
  • the first planarization layer 200 is disposed on the second data conductive layer.
  • the first planarization layer 200 may include an organic insulating material and may perform a surface planarization function.
  • first planarization layer 200 On the first planarization layer 200, inner banks 410 and 420, a plurality of electrodes 210 and 220, an outer bank 450, a plurality of contact electrodes 261 and 262, and a light emitting element 300 are disposed. In addition, a plurality of insulating layers 510, 520, and 550 may be further disposed on the first planarization layer 200.
  • the inner banks 410 and 420 are directly disposed on the first planarization layer 200.
  • the internal banks 410 and 420 may include a first internal bank 410 and a second internal bank 420 disposed adjacent to the center of each pixel PX or sub-pixel PXn.
  • the first internal bank 410 and the second internal bank 420 may be disposed to face each other in a first direction DR1.
  • the first internal bank 410 and the second internal bank 420 extend in the second direction DR2, but do not extend to the neighboring sub-pixel PXn in the second direction DR2.
  • PXn can be spaced apart at the boundary between them and terminated.
  • the first internal bank 410 and the second internal bank 420 are disposed for each sub-pixel PXn to form a pattern on the front surface of the display device 10.
  • the inner banks 410 and 420 are disposed so as to face each other, so that a region in which the light emitting element 300 is disposed may be formed therebetween.
  • first internal bank 410 and one second internal bank 420 are disposed, but the present invention is not limited thereto. In some cases, a plurality of internal banks 410 and 420 may be disposed according to the number of electrodes 210 and 220 to be described later, or a larger number of other internal banks 410 and 420 may be further disposed.
  • first inner bank 410 and the second inner bank 420 may have a structure in which at least a portion of the second interlayer insulating layer 180 protrudes from the top surface.
  • the protruding portions of the first inner bank 410 and the second inner bank 420 may have inclined sides, and light emitted from the light emitting device 300 disposed between them is the inner banks 410 and 420 Can proceed towards the inclined side of
  • the electrodes 210 and 220 disposed on the inner banks 410 and 420 contain a material having a high reflectance, the light emitted from the light emitting device 300 is It may be reflected from the side and emitted toward the top of the first substrate 110.
  • the inner banks 410 and 420 may provide a region in which the light-emitting element 300 is disposed, and at the same time perform a function of a reflective partition wall that reflects light emitted from the light-emitting element 300 upward.
  • the internal banks 410 and 420 may include an organic insulating material such as polyimide (PI), but are not limited thereto.
  • the plurality of electrodes 210 and 220 are disposed on the inner banks 410 and 420 and the first planarization layer 200.
  • the plurality of electrodes 210 and 220 may include a first electrode 210 disposed on the first inner bank 410 and a second electrode 220 disposed on the second inner bank 420.
  • the first electrode 210 and the second electrode 220 extend in the first direction DR1 and are disposed in the second direction DR2 in the electrode stem portions 210S and 220S and the electrode stem portions 210S and 220S, respectively. It may include at least one electrode branch (210B, 220B) branched into.
  • the first electrode 210 extends in the first direction DR1 and is branched from the first electrode stem 210S and the first electrode stem 210S and extends in the second direction DR2. It may include a first electrode branch portion 210B.
  • Both ends of the first electrode stem 210S of an arbitrary pixel are spaced apart between each sub-pixel PXn and are terminated, but the adjacent sub-pixels in the same row (e.g., adjacent in the first direction DR1).
  • the first electrode stem portion 210S may be disposed on substantially the same straight line. Since both ends of the first electrode stem portions 210S disposed in each sub-pixel PXn are spaced apart from each other, electric signals may be independently transmitted to each of the first electrode branch portions 210B.
  • the first electrode branch portion 210B is branched from at least a portion of the first electrode stem portion 210S and is disposed to extend in the second direction DR2. However, the first electrode branch portion 210B may be terminated while being spaced apart from the second electrode stem portion 220S disposed to face the first electrode stem portion 210S.
  • the second electrode 220 is branched from the second electrode stem portion 220S and the second electrode stem portion 220S disposed to extend in the first direction DR1 and extends in the second direction DR2.
  • a second electrode branch 220B may be included.
  • the second electrode stem portion 220S is disposed to face the first electrode stem portion 210S, and the second electrode branch portion 220B is disposed to face the at least one first electrode branch portion 210B. I can.
  • the second electrode stem portion 220S may extend in the first direction DR1 and may be disposed to cross each of the sub-pixels PXn.
  • the second electrode stem 220S crossing each sub-pixel PXn is formed at an outer portion of the display area DPA in which each pixel PX or sub-pixels PXn is disposed, or in the non-display area NDA. It can be connected to a portion extending in the direction.
  • the second electrode branch portion 220B may be branched in the second direction DR2 from the second electrode stem portion 220S, but may be terminated while being spaced apart from the first electrode stem portion 210S.
  • the second electrode branch portion 220B is disposed to face the first electrode branch portion 210B and spaced apart, thereby forming a region in which the light emitting elements 300 are disposed therebetween.
  • the first electrode 210 and the second electrode 220 may be electrically connected to the first transistor TR1 and the first voltage line 191 or “VSSL” of FIG. 2, respectively.
  • the first electrode 210 contacts the conductive pattern 196 through the first electrode contact hole CNTD through the first electrode stem part 210S penetrating the first planarization layer 200, Through this, it may be electrically connected to the first source/drain electrode 123 of the first transistor TR1. Accordingly, the first electrodes 210 disposed in each sub-pixel PXn may independently receive electric signals from different first transistors TR1.
  • the second electrode 220 is a second electrode contact hole through which the second electrode stem portion 220S is connected, and a portion extending in one direction in an area other than the display area DPA passes through the first planarization layer 200
  • the first voltage wiring 191 may be contacted through (CNTD).
  • CNTD a first electrode contact hole CNTD is formed for each first electrode stem 210S of each sub-pixel PXn, and a second electrode contact hole CNTS is It is shown that only one is formed in the second electrode stem portion 220S.
  • the present invention is not limited thereto, and in some cases, the second electrode contact hole CNTS is also formed for each sub-pixel PXn, and the second electrodes 220 of each sub-pixel PXn each have a first voltage It may be electrically connected to the wiring 191.
  • first electrode branch portions 210B and one second electrode branch portion 220B are arranged for each sub-pixel PXn, but the present invention is not limited thereto.
  • the first electrode branch portions 210B and the second electrode branch portions 220B may be disposed in a larger or smaller number.
  • the first electrode 210 and the second electrode 220 disposed in each sub-pixel PXn may not necessarily have a shape extending in one direction, and the first electrode 210 and the second electrode 220 ) Can be arranged in various structures.
  • the first electrode 210 and the second electrode 220 may have a partially curved or bent shape, and one electrode may be disposed to surround the other electrode.
  • At least some regions of the first electrode 210 and the second electrode 220 are spaced apart from each other to face each other, so that if a region in which the light emitting element 300 is to be disposed is formed therebetween, the structure or shape in which they are disposed is not particularly limited. .
  • the first electrode 210 and the second electrode 220 are disposed on the first inner bank 410 and the second inner bank 420, respectively, and they may face each other in the first direction DR1.
  • a plurality of light emitting devices 300 are disposed between the first inner bank 410 and the second inner bank 420, and the light emitting device 300 is disposed between the first electrode 210 and the second electrode 220 At the same time, at least one end may be electrically connected to the first electrode 210 and the second electrode 220.
  • the first electrode 210 and the second electrode 220 may be formed to have a larger width than the first inner bank 410 and the second inner bank 420, respectively.
  • the first electrode 210 and the second electrode 220 may be disposed to cover outer surfaces of the first inner bank 410 and the second inner bank 420, respectively.
  • a first electrode 210 and a second electrode 220 are disposed on the side surfaces of the first and second internal banks 410 and 420, respectively, and as will be described later, the first electrode 210 and the second electrode The 220 may reflect light emitted from the light emitting device 300 including a material having a high reflectivity and traveling to the side surfaces of the first internal bank 410 and the second internal bank 420.
  • the interval between the first electrode 210 and the second electrode 220 may be narrower than the interval between the first internal bank 410 and the second internal bank 420.
  • at least a portion of the first electrode 210 and the second electrode 220 may be directly disposed on the first planarization layer 200.
  • the plurality of electrodes 210 and 220 may be electrically connected to the light emitting devices 300 and may receive a predetermined voltage so that the light emitting device 300 emits light.
  • the plurality of electrodes 210 and 220 are electrically connected to the light emitting element 300 through the contact electrodes 261 and 262 to be described later, and the electrical signals applied to the electrodes 210 and 220 are transmitted to the contact electrodes. It may be transmitted to the light emitting device 300 through 261 and 262.
  • the first electrode 210 may be a pixel electrode separated for each sub-pixel PXn, and the second electrode 220 may be a common electrode commonly connected along each sub-pixel PXn.
  • One of the first electrode 210 and the second electrode 220 may be an anode electrode of the light emitting device 300, and the other may be a cathode electrode of the light emitting device 300.
  • each of the electrodes 210 and 220 may be used to form an electric field in the sub-pixel PXn to align the light emitting device 300.
  • the light-emitting device 300 applies an alignment signal to the first electrode 210 and the second electrode 220 to form an electric field between the first electrode 210 and the second electrode 220. It may be disposed between 210 and the second electrode 220.
  • the light emitting element 300 is sprayed onto the first electrode 210 and the second electrode 220 in a state dispersed in a predetermined ink through an inkjet process, and the first electrode 210 and the second electrode are An alignment signal may be applied between the electrodes 220 to be aligned between them through a method of applying a dielectrophoretic force to the light emitting device 300.
  • each of the electrodes 210 and 220 may include a transparent conductive material.
  • each of the electrodes 210 and 220 may include a material such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), and Indium Tin-Zinc Oxide (ITZO), but is not limited thereto.
  • each of the electrodes 210 and 220 may include a conductive material having high reflectivity.
  • each of the electrodes 210 and 220 may include a metal such as silver (Ag), copper (Cu), or aluminum (Al) as a material having a high reflectance. In this case, light incident on each of the electrodes 210 and 220 may be reflected to be emitted in the upper direction of each sub-pixel PXn.
  • each of the electrodes 210 and 220 may have a structure in which one or more layers of a transparent conductive material and a metal layer having a high reflectivity are stacked, or may be formed as one layer including them.
  • each of the electrodes 210 and 220 has a stacked structure of ITO/silver (Ag)/ITO/IZO, or an alloy containing aluminum (Al), nickel (Ni), lanthanum (La), etc. Can be However, it is not limited thereto.
  • the first insulating layer 510 is disposed on the first planarization layer 200, the first electrode 210, and the second electrode 220.
  • the first insulating layer 510 is disposed on the opposite side of the inner banks 410 and 420 in addition to the area between the electrodes 210 and 220 or the inner banks 410 and 420 spaced apart from each other. Can be.
  • the first insulating layer 510 is disposed to partially cover the first electrode 210 and the second electrode 220.
  • the first insulating layer 510 is disposed entirely on the first planarization layer 200 including the first electrode 210 and the second electrode 220, 2 It may be arranged to expose a part of the upper surface of the electrode 220.
  • An opening (not shown) partially exposing the first electrode 210 and the second electrode 220 is formed in the first insulating layer 510, and one of the first electrode 210 and the second electrode 220 is formed. It may be arranged to cover only the side and the other side. Part of the portions of the first electrode 210 and the second electrode 220 disposed on the inner banks 410 and 420 may be exposed through the opening.
  • the first insulating layer 510 may protect the first electrode 210 and the second electrode 220 and insulate them from each other. In addition, it is possible to prevent the light emitting device 300 disposed on the first insulating layer 510 from being damaged by direct contact with other members.
  • the shape and structure of the first insulating layer 510 is not limited thereto.
  • a step may be formed in a portion of the upper surface of the first insulating layer 510 between the first electrode 210 and the second electrode 220.
  • the first insulating layer 510 includes an inorganic insulating material, and the first insulating layer 510 disposed to partially cover the first electrode 210 and the second electrode 220 is disposed under the first insulating layer 510.
  • a part of the upper surface may be stepped due to a step formed by the disposed electrodes 210 and 220. Accordingly, the light emitting device 300 disposed on the first insulating layer 510 between the first electrode 210 and the second electrode 220 may form an empty space between the top surfaces of the first insulating layer 510. I can.
  • the empty space may be filled with a material forming the second insulating layer 520 to be described later.
  • the external bank 450 may be disposed on the first insulating layer 510. 4 and 5, the outer bank 450 may be disposed at a boundary between each sub-pixel PXn.
  • the outer bank 450 is disposed to extend in at least the second direction DR2, and includes the inner banks 410 and 420 and a region in which the light emitting element 300 is disposed between the electrodes 210 and 220. It may be arranged to surround a portion of the 410 and 420 and the electrodes 210 and 220.
  • the outer bank 450 may further include a portion extending in the first direction DR1 to form a lattice pattern on the entire surface of the display area DPA.
  • the height of the outer bank 450 may be greater than the height of the inner banks 410 and 420.
  • the outer bank 450 separates the neighboring sub-pixels PXn and at the same time, during the manufacturing process of the display device 10, in the inkjet process for disposing the light emitting element 300 A function of preventing ink from overflowing to the adjacent sub-pixel PXn may be performed. That is, the external bank 450 may separate the different light emitting elements 300 for each of the sub-pixels PXn so that the dispersed inks are not mixed with each other.
  • the outer bank 450 may include polyimide (PI) like the inner banks 410 and 420, but is not limited thereto.
  • the light emitting device 300 may be disposed between the first electrode 210 and the second electrode 220 or between the first internal bank 410 and the second internal bank 420. One end of the light emitting device 300 may be electrically connected to the first electrode 210 and the other end may be electrically connected to the second electrode 220. The light emitting device 300 may be electrically connected to the first electrode 210 and the second electrode 220 through contact electrodes 261 and 262 to be described later, respectively.
  • the plurality of light emitting devices 300 are disposed to be spaced apart from each other and may be substantially aligned in parallel with each other.
  • the interval at which the light emitting devices 300 are separated is not particularly limited.
  • a plurality of light-emitting devices 300 may be arranged adjacent to each other to form a group, and other plurality of light-emitting devices 300 may be grouped in a state spaced apart by a predetermined interval, and are oriented in one direction with a non-uniform density. It can also be aligned.
  • the light-emitting element 300 has a shape extending in one direction, and the direction in which the electrodes 210 and 220 extend and the direction in which the light-emitting element 300 extends may be substantially vertical. have.
  • the present invention is not limited thereto, and the light emitting device 300 may be disposed at an angle without being perpendicular to the direction in which the electrodes 210 and 220 extend.
  • the light emitting device 300 may include an active layer 330 including different materials to emit light of different wavelength bands to the outside.
  • the display device 10 may include light-emitting elements 300 that emit light of different wavelength bands.
  • the light-emitting element 300 of the first sub-pixel PX1 includes an active layer 330 that emits light of a first color having a first wavelength in a center wavelength band
  • the light-emitting element 300 of the second sub-pixel PX2 Includes an active layer 330 that emits light of a second color having a second wavelength in the center wavelength band
  • the light emitting device 300 of the third sub-pixel PX3 includes a third wavelength band in which the center wavelength band is a third wavelength. It may include an active layer 330 that emits color light.
  • light of a first color is emitted from the first sub-pixel PX1
  • light of a second color is emitted from the second sub-pixel PX2
  • light of a third color is emitted from the third sub-pixel PX3.
  • light of the first color is blue light having a center wavelength band ranging from 450 nm to 495 nm
  • light of the second color is green light having a center wavelength band ranging from 495 nm to 570 nm
  • light of a third color Silver may be red light having a central wavelength band ranging from 620 nm to 752 nm.
  • each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 may include the same type of light emitting device 300 to emit light of substantially the same color. have.
  • the light emitting device 300 may be disposed on the first insulating layer 510 between the electrodes 210 and 220.
  • the light emitting device 300 may be disposed on the first insulating layer 510 disposed between the inner banks 410 and 420.
  • the light emitting device 300 may be disposed so that some regions overlap each of the electrodes 210 and 220 in the thickness direction.
  • One end of the light-emitting element 300 overlaps the first electrode 210 in the thickness direction and is placed on the first electrode 210, and the other end overlaps the second electrode 220 in the thickness direction to form a second electrode. It can be placed on 220.
  • the present invention is not limited thereto, and although not shown in the drawing, at least some of the light emitting devices 300 disposed in each sub-pixel PXn are areas other than the areas formed between the internal banks 410 and 420, for example, internal It may be disposed between the banks 410 and 420 and the external bank 450.
  • a plurality of layers may be disposed in a direction parallel to the top surface of the first substrate 110 or the first planarization layer 200.
  • the light emitting element 300 of the display device 10 may have a shape extending in one direction, and may have a structure in which a plurality of semiconductor layers are sequentially disposed in one direction.
  • the light emitting device 300 is disposed so that one extended direction is parallel to the first planarization layer 200, and a plurality of semiconductor layers included in the light emitting device 300 are parallel to the top surface of the first planarization layer 200 It can be arranged sequentially along the line. However, it is not limited thereto.
  • a plurality of layers may be disposed in a direction perpendicular to the first planarization layer 200. A more detailed description of the structure of the light emitting device 300 will be described later with reference to other drawings.
  • the second insulating layer 520 may be partially disposed on the light emitting device 300 disposed between the first electrode 210 and the second electrode 220.
  • the second insulating layer 520 is disposed to partially cover the outer surface of the light emitting element 300 to protect the light emitting element 300 and at the same time, the light emitting element 300 during the manufacturing process of the display device 10 Can also be fixed.
  • a portion of the second insulating layer 520 disposed on the light emitting element 300 may have a shape extending in the second direction DR2 between the first electrode 210 and the second electrode 220 on a plane.
  • the second insulating layer 520 may form a stripe-shaped or island-shaped pattern in each sub-pixel PXn.
  • the second insulating layer 520 is disposed on the light emitting device 300, and one end and the other end of the light emitting device 300 may be exposed. The exposed ends of the light emitting device 300 may contact the contact electrodes 261 and 262 described later.
  • the shape of the second insulating layer 520 may be formed by a patterning process using a material forming the second insulating layer 520 using a conventional mask process.
  • the mask for forming the second insulating layer 520 has a width narrower than the length of the light emitting device 300, and the material forming the second insulating layer 520 is patterned to expose both ends of the light emitting device 300. I can. However, it is not limited thereto.
  • the materials of the second insulating layer 520 may be disposed between the lower surface of the light emitting device 300 and the first insulating layer 510.
  • the second insulating layer 520 may be formed to fill a space between the first insulating layer 510 and the light emitting element 300 formed during the manufacturing process of the display device 10. Accordingly, the second insulating layer 520 may be formed to surround the outer surface of the light emitting device 300. However, it is not limited thereto.
  • a plurality of contact electrodes 261 and 262 may be disposed on the second insulating layer 520.
  • the plurality of contact electrodes 261 and 262 may have a shape extending in one direction.
  • the plurality of contact electrodes 261 and 262 may contact the light-emitting element 300 and the electrodes 210 and 220, respectively, and the light-emitting elements 300 may form the first electrode 210 through the contact electrodes 261 and 262.
  • the second electrode 220 may receive electric signals.
  • the contact electrodes 261 and 262 may include a first contact electrode 261 and a second contact electrode 262.
  • the first and second contact electrodes 261 and 262 may be disposed on partial regions of the first and second electrodes 210 and 220, respectively.
  • the first contact electrode 261 is disposed on the first electrode 210
  • the second contact electrode 262 is disposed on the second electrode 220
  • Each of the 262 may have a shape extending in the second direction DR2.
  • the first contact electrode 261 and the second contact electrode 262 may be spaced apart from each other on the second insulating layer 520 in the first direction DR1, and these may be formed in the light emitting area EMA of each sub-pixel PXn. ) Can form a stripe pattern.
  • the first contact electrode 261 and the second contact electrode 262 have a width measured in one direction, respectively, the first electrode 210 and the second electrode 220, or the second electrode branch ( 220B) may be larger than the measured width in one direction.
  • the first contact electrode 261 and the second contact electrode 262 contact one end and the other end of the light emitting device 300, respectively, and both sides of the first electrode 210 and the second electrode 220 It can be arranged to cover. As described above, a portion of the upper surface of the first electrode 210 and the second electrode 220 is exposed, and the first contact electrode 261 and the second contact electrode 262 are formed with the first electrode 210 and the second electrode. It may contact the exposed upper surface of the electrode 220.
  • the first contact electrode 261 contacts a portion of the first electrode 210 located on the first internal bank 410
  • the second contact electrode 262 is the second electrode 220. 2 It is possible to contact a portion located on the inner bank 420.
  • the present invention is not limited thereto, and in some cases, the widths of the first and second contact electrodes 261 and 262 are smaller than those of the first electrode 210 and the second electrode 220 to be exposed on the upper surface. It may be arranged to cover only a part.
  • the first contact electrode 261 and the second contact electrode 262 are disposed on the first electrode 210 and the second electrode 220, respectively, and at least a portion of the area is a first insulating layer. It is also disposed on the 510 and the light emitting device 300.
  • the light emitting device 300 has a semiconductor layer exposed on both end surfaces of the light emitting device 300 in an extended direction, and the first contact electrode 261 and the second contact electrode 262 are exposed to the light emitting device 300 at the end surfaces of the semiconductor layer exposed. Can be in contact with. However, it is not limited thereto. In some cases, side surfaces of both ends of the light emitting device 300 may be partially exposed. In the process of forming the second insulating layer 520 covering the outer surface of the light emitting element 300 during the manufacturing process of the display device 10, an insulating film surrounding the outer surface of the semiconductor layer of the light emitting element 300 ('380 in FIG. ') may be partially removed, and the exposed side surface of the light emitting device 300 may contact the first and second contact electrodes 261 and 262. One end of the light emitting device 300 is electrically connected to the first electrode 210 through the first contact electrode 261, and the other end is electrically connected to the second electrode 220 through the second contact electrode 262. Can be connected to.
  • first contact electrodes 261 and one second contact electrode 262 are disposed in one sub-pixel PXn, but the present invention is not limited thereto.
  • the number of first and second contact electrodes 261 and 262 may vary according to the number of first and second electrodes 210 and 220 disposed in each sub-pixel PXn.
  • Ends of the first and second contact electrodes 261 and 262 facing each other may be disposed on the second insulating layer 520, and the ends may be spaced apart on the second insulating layer 520.
  • another insulating layer may be further disposed between the first contact electrode 261 and the second contact electrode 262.
  • the insulating layer is disposed to cover the first contact electrode 261, so that the first contact electrode 261 and the second contact electrode 262 may be insulated from each other.
  • the contact electrodes 261 and 262 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like. However, it is not limited thereto.
  • the third insulating layer 550 may be entirely disposed on the first substrate 110.
  • the third insulating layer 550 may function to protect the external environment of members disposed on the first substrate 110.
  • first insulating layer 510, second insulating layer 520, and third insulating layer 550 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer 510, the second insulating layer 520, and the third insulating layer 550 are silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), Inorganic insulating materials such as aluminum oxide (Al2O3) and aluminum nitride (AlN) may be included.
  • the first insulating layer 510, the second insulating layer 520, and the third insulating layer 550 are organic insulating materials, such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated Polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin, silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, etc. It may include. However, it is not limited thereto.
  • the light emitting device 300 may be a light emitting diode (Light Emitting diode), specifically, the light emitting device 300 has a size of a micrometer (micro-meter) or a nanometer (nano-meter) unit, It may be made of an inorganic light emitting diode. Inorganic light emitting diodes may be aligned between the two electrodes that form a polarity when an electric field is formed in a specific direction between two electrodes facing each other. The light emitting device 300 may be aligned between the electrodes by an electric field formed on the two electrodes.
  • Light Emitting diode Light Emitting diode
  • the light emitting device 300 may have a shape extending in one direction.
  • the light emitting device 300 may have a shape such as a rod, a wire, or a tube.
  • the light emitting device 300 may be cylindrical or rod-shaped.
  • the shape of the light-emitting element 300 is not limited thereto, and has a shape of a polygonal column such as a regular cube, a rectangular parallelepiped, or a hexagonal column, or extends in one direction but has a partially inclined outer surface. 300) can have a variety of forms.
  • a plurality of semiconductors included in the light emitting device 300 to be described later may have a structure that is sequentially disposed or stacked along the one direction.
  • the light emitting device 300 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may receive an electric signal applied from an external power source and emit it as light in a specific wavelength band.
  • FIG. 7 is a schematic diagram of a light emitting device according to an exemplary embodiment.
  • the light emitting device 300 may include a first semiconductor layer 310, a second semiconductor layer 320, an active layer 330, an electrode layer 370, and an insulating layer 380.
  • the first semiconductor layer 310 may be an n-type semiconductor.
  • the first semiconductor layer 310 when the light emitting device 300 emits light in a blue wavelength band, the first semiconductor layer 310 is AlxGayIn1-x-yN (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the formula 1).
  • it may be any one or more of n-type doped AlGaInN, GaN, AlGaN, InGaN, AlN, and InN.
  • the first semiconductor layer 310 may be doped with an n-type dopant.
  • the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 310 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 310 may range from 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 320 is disposed on the active layer 330 to be described later.
  • the second semiconductor layer 320 may be a p-type semiconductor.
  • the second semiconductor layer 320 when the light emitting device 300 emits light in a blue or green wavelength band, the second semiconductor layer 320 is AlxGayIn1-x-yN (0 ⁇ A semiconductor material having a formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1) may be included.
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 320 may be doped with a p-type dopant.
  • the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like.
  • the second semiconductor layer 320 may be p-GaN doped with p-type Mg.
  • the length of the second semiconductor layer 320 may range from 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the first semiconductor layer 310 and the second semiconductor layer 320 are configured as one layer, but the present invention is not limited thereto. According to some embodiments, depending on the material of the active layer 330, the first semiconductor layer 310 and the second semiconductor layer 320 may have a larger number of layers, such as a clad layer or a tensile strain barrier reducing (TSBR). It may further include a layer. This will be described later with reference to other drawings.
  • TSBR tensile strain barrier reducing
  • the active layer 330 is disposed between the first semiconductor layer 310 and the second semiconductor layer 320.
  • the active layer 330 may include a material having a single or multiple quantum well structure.
  • the active layer 330 includes a material having a multiple quantum well structure, a plurality of quantum layers and well layers may be alternately stacked with each other.
  • the active layer 330 may emit light by combining an electron-hole pair according to an electric signal applied through the first semiconductor layer 310 and the second semiconductor layer 320.
  • the active layer 330 when the active layer 330 emits light in a blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the active layer 330 when the active layer 330 has a multi-quantum well structure in which quantum layers and well layers are alternately stacked, the quantum layer may include a material such as AlGaN or AlGaInN, and the well layer may include a material such as GaN or AlInN.
  • the active layer 330 includes AlGaInN as a quantum layer and AlInN as a well layer, and as described above, the active layer 330 is blue light having a center wavelength band in the range of 450 nm to 495 nm. Can emit
  • the active layer 330 may have a structure in which a semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, or a wavelength band of emitted light.
  • Other Group 3 to Group 5 semiconductor materials may be included according to the present invention.
  • the light emitted by the active layer 330 is not limited to light in the blue wavelength band, and in some cases, light in the red and green wavelength bands may be emitted.
  • the length of the active layer 330 may range from 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the active layer 330 may be emitted not only to the outer surface of the light emitting device 300 in the longitudinal direction, but also to both side surfaces.
  • the light emitted from the active layer 330 is not limited in directionality in one direction.
  • the electrode layer 370 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 300 may include at least one electrode layer 370. 7 illustrates that the light emitting device 300 includes one electrode layer 370, but is not limited thereto. In some cases, the light emitting device 300 may include or be omitted in a larger number of electrode layers 370. The description of the light emitting device 300 to be described later may be equally applied even if the number of electrode layers 370 is changed or other structures are further included.
  • the electrode layer 370 may reduce resistance between the light emitting device 300 and the electrode or the contact electrode.
  • the electrode layer 370 may include a conductive metal.
  • the electrode layer 370 is aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), and ITZO ( Indium Tin-Zinc Oxide) may contain at least any one.
  • the electrode layer 370 may include a semiconductor material doped with n-type or p-type. The electrode layer 370 may include the same material or different materials, but is not limited thereto.
  • the insulating layer 380 is disposed to surround the outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating layer 380 may be disposed to surround at least an outer surface of the active layer 330, and may extend in one direction in which the light emitting device 300 extends.
  • the insulating layer 380 may function to protect the members.
  • the insulating layer 380 may be formed to surround side surfaces of the members, and both ends of the light emitting device 300 in the longitudinal direction may be exposed.
  • the insulating layer 380 is formed to extend in the longitudinal direction of the light emitting device 300 to cover from the first semiconductor layer 310 to the side surface of the electrode layer 370, but is not limited thereto.
  • the insulating layer 380 may cover only the outer surface of some of the semiconductor layers including the active layer 330, or may partially expose the outer surface of each electrode layer 370 by covering only a part of the outer surface of the electrode layer 370.
  • the insulating layer 380 may be formed to have a rounded top surface in cross section in a region adjacent to at least one end of the light emitting device 300.
  • the thickness of the insulating layer 380 may range from 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 380 may be about 40 nm.
  • the insulating layer 380 is a material having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlN), It may include aluminum oxide (Al2O3), and the like. Accordingly, an electrical short that may occur when the active layer 330 directly contacts an electrode through which an electrical signal is transmitted to the light emitting device 300 may be prevented. In addition, since the insulating layer 380 protects the outer surface of the light emitting device 300 including the active layer 330, it is possible to prevent a decrease in luminous efficiency.
  • the outer surface of the insulating layer 380 may be surface-treated.
  • the light emitting device 300 may be sprayed onto the electrode in a state dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 380 may be hydrophobic or hydrophilic.
  • the light emitting device 300 may have a length h of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device 300 may be in the range of 300 nm to 700 nm, and the aspect ratio of the light emitting device 300 may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices 300 included in the display device 10 may have different diameters according to a composition difference of the active layer 330.
  • the diameter of the light emitting device 300 may have a range of about 500 nm.
  • the display device 10 includes a plurality of alignment wirings in which voltage wirings to which an alignment signal is applied, for example, a first voltage wiring VSSL are separated from each other, and wirings connected to the alignment wirings are arranged.
  • Alignment signals may be applied to the displayed display area DPA from different alignment pads.
  • the display area DPA has a large area and includes a large number of pixels PX or sub-pixels PXn
  • the light emitting elements The strength of the electric field for alignment of 300
  • an alignment signal applied for alignment of the light emitting device 300 is applied through different alignment wires in different display areas DPA, and an electric field of uniform intensity in front of each display area DPA Can be formed. Accordingly, the light-emitting elements 300 may be uniformly aligned for each pixel PX or sub-pixel PXn, and a heat generation problem of the electrodes 210 and 220 or wires that may be generated by the alignment signal may be solved. .
  • FIG. 8 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to an exemplary embodiment.
  • the first electrode 210, the second electrode 220, the first voltage line VSSL, and the pad area PDA are disposed in the display area DPA and the non-display area NDA.
  • the pads Only the pads ('WPD_VSS' and'WPD_GND' in FIG. 8) are shown. However, it is apparent that other members described above but not shown in the drawings may be disposed in the display area DPA, the non-display area NDA, and the pad area PDA.
  • the display area DPA may be divided into different display areas DPA according to positions.
  • the display area DPA includes a first display area DPA1 and a second display area DPA2, and these may be located on one side and the other side with respect to the display area DPA, respectively. have.
  • the first display area DPA1 and the second display area DPA2 substantially constitute one display area DPA, and are defined as areas separated from each other according to the arrangement of the first voltage wiring VSSL to be described later. It may have been.
  • a plurality of pixels PX and sub-pixels PXn are disposed in the first display area DPA1 and the second display area DPA2, respectively.
  • Each of the sub-pixels PXn includes the first electrode 210 and the second electrode 220 as described above, and the first electrode 210 and the second electrode 220 are respectively electrode stem portions 210S and 220S.
  • electrode branches 210B and 220B are respectively electrode branches 210B and 220B.
  • the first electrode stem 210S is spaced apart from the boundary of the adjacent sub-pixel PXn, while the second electrode stem 220S extends in the first direction DR1 and crosses the display area DPA. It may extend to the non-display area NDA. Descriptions of the first electrode branch portion 210B, the second electrode branch portion 220B, and other members are the same as described above.
  • the display device 10 may further include a first electrode wiring 210F and a second electrode wiring 220F disposed in the non-display area NDA.
  • the first electrode wiring 210F and the second electrode wiring 220F may extend in one direction and may be disposed in the non-display area NDA located at the outer portion of the display area DPA.
  • the first electrode wiring 210F and the second electrode wiring 220F extend in the second direction DR2 and are disposed on one side and the other side of the first direction DR1 of the display area DPA. I can. That is, the first electrode wiring 210F and the second electrode wiring 220F may be disposed to extend in the second direction DR2 between the display area DPA and the pad area PDA.
  • the electrode wirings 210F and 220F disposed above and below the display area DPA may have substantially the same structure. However, among the first electrode wiring 210F and the second electrode wiring 220F, wirings disposed on the other side of the first direction DR1 of the display area DPA may be omitted.
  • the electrode wirings 210F and 220F disposed on the upper side that is one side of the first direction DR1 of the display area DPA will be described in detail, and the electrode wirings 210F and 220F disposed on the other side of the first direction DR1 210F, 220F) will be omitted.
  • the first electrode wire 210F and the second electrode wire 220F may be wires to which an alignment signal is applied during a manufacturing process of the display device 10.
  • the first electrode wiring 210F is connected to the first electrode 210, for example, the first electrode stem 210S
  • the second electrode wiring 220F is a second electrode.
  • An alignment signal may be applied while being connected to the stem 220S.
  • the alignment signal is transmitted from each of the electrode wires 210F and 220F to each of the electrodes 210 and 220, and an electric field may be formed on the electrodes 210 and 220.
  • the second electrode stem 220S may extend in the first direction DR1 to cross the plurality of sub-pixels PXn and connect to the second electrode wiring 220F.
  • the first electrode stem 210S may be separated for each sub-pixel PXn. Accordingly, the first electrode 210 is separated from the first electrode wiring 210F, and the first electrode wiring 210F is a floating line disposed in the non-display area NDA of the display device 10. I can.
  • the first electrode wiring 210F one wiring is disposed in the non-display area NDA between the display area DPA and the pad area PDA, and the second electrode wiring 220F
  • Two or more wires of silver may be spaced apart from each other in the non-display area NDA between the display area DPA and the pad area PDA.
  • one wiring is disposed in the non-display area NDA, but extends from the first display area DPA1 to the second display area DPA2, and the second electrode wiring 220F ) May be disposed in the non-display area NDA, and may be disposed in areas corresponding to the first display area DPA1 and the second display area DPA2, respectively.
  • the second electrode wiring 220F may be disposed to be spaced apart from each other in a portion where a boundary between the first display area DPA1 and the second display area DPA2 is positioned (a'Q' portion in FIG. 8 ).
  • the first voltage line VSSL may be disposed in the display area DPA and the non-display area NDA.
  • the first voltage line VSSL is disposed in the non-display area NDA and extends in the second direction DR2, the wiring stem portions VSSL1_S and VSSL2_S, and the wiring stem portions VSSL1_S and VSSL2_S in the first direction DR1.
  • And disposed in the display area DPA may include wiring branches VSSL1_B and VSSL2_B.
  • the first voltage wiring VSSL is formed with the second electrode 220 in the wiring stem portions VSSL1_S and VSSL2_S disposed in the non-display area NDA or the wiring branch portions VSSL1_B and VSSL2_B disposed in the display area DPA. Can be electrically connected. As described above, the first voltage line VSSL may be applied with the first power voltage VSS, and an alignment signal may be applied during the manufacturing process of the display device 10.
  • the first voltage wiring VSSL includes a plurality of wirings similar to the second electrode wiring 220F, and they may be separated from each other in the non-display area NDA.
  • the first voltage wiring VSSL may include a first separation wiring VSSL1 and a second separation wiring VSSL2 separated from each other.
  • the first separation wiring VSSL1 is disposed in the first display area DPA1 and the non-display area NDA between the first display area DPA1 and the pad area PDA
  • the second separation wiring VSSL2 is 2 It may be disposed in the non-display area NDA between the display area DPA2 and the second display area DPA2 and the pad area PDA.
  • the first separation wiring VSSL1 is disposed between the first wiring branch portion VSSL1_B and the first display area DPA1 and the pad area PDA disposed in the first display area DPA1, and the first wiring branch portion ( A first wiring stem portion VSSL1_S connected to VSSL1_B may be included.
  • the second separation wiring VSSL2 is disposed between the second wiring branch portion VSSL2_B and the second display area DPA2 and the pad area PDA disposed in the second display area DPA2, and the second wiring branch portion ( A second wiring stem portion VSSL2_S connected to VSSL2_B may be included.
  • the first wiring stem VSSL1_S and the second wiring stem VSSL2_S are disposed in the non-display area NDA positioned above or below the first display area DPA1 and the second display area DPA2, respectively. do.
  • the first wiring stem VSSL1_S and the second wiring stem VSSL2_S are a portion of the non-display area NDA where the boundary between the first display area DPA1 and the second display area DPA2 is located (Fig. 8). It can be spaced apart from each other in the'Q' part).
  • the first wiring stem portion VSSL1_S and the second wiring stem portion VSSL2_S each have different power pads, for example, the 1-1 power pad WPD_VSS1 and the 1-2 power pad WPD_VSS2. Connected. Accordingly, the first separation wiring VSSL1 and the second separation wiring VSSL2 may each independently apply an electric signal.
  • the second electrode 220 may be electrically connected to the first voltage line VSSL.
  • the second electrode 220 and the first voltage wire VSSL may include a plurality of wires separated from each other, and the wires of the first display area DPA1 and the second display area DPA2 may be separated from each other. have. That is, the second electrodes 220 disposed in the first display area DPA1 are electrically connected only to the first separation line VSSL1 of the first voltage line VSSL, and are disposed in the second display area DPA2.
  • the second electrodes 220 may be electrically connected only to the second separation line VSSL2 of the first voltage line VSSL.
  • an alignment signal is applied to the first voltage line VSSL, which may be transmitted to the second electrode 220 connected to the first voltage line VSSL. Since the alignment signal is applied from the first power pads WPD_VSS1 and WPD_VSS2, which are different from the first separation wiring VSSL1 and the second separation wiring VSSL2 of the first voltage wiring VSSL, they are applied to the first display area DPA1. Alignment signals may be transmitted independently to the disposed second electrode 220 and the second electrode 220 disposed in the second display area DPA2.
  • the first electrode wiring 210F may be connected to the ground power pads WPD_GND1 and WPD_GND2 disposed in the pad area PDA. Even if the first electrode wiring 210F is partially connected to different pads, one wiring They can have the same potential as they are arranged. That is, during the manufacturing process of the display device 10, the same alignment signals may be applied to the first electrodes 210 disposed in the first display area DPA1 and the second display area DPA2, respectively.
  • the display device 10 includes a first voltage wiring VSSL and a second electrode wiring 220F including wirings separated from each other in the non-display area NDA, and displays different displays during a manufacturing process.
  • Alignment signals may be applied independently from each other in the area DPA. For example, in the first display area DPA1, the alignment signal is transmitted to the second electrode 220 through the first separation line VSSL1, and the second separation line VSSL2 is connected in the second display area DPA2. Through this, an alignment signal may be transmitted to the second electrode 220.
  • an alignment signal can be applied only to a partial display area DPA using one power pad, and the corresponding display area DPA An electric field of uniform intensity can be formed on the entire surface of ). A detailed description of this will be described later.
  • the first power voltage VSS applied to each display area DPA There may be a deviation in the potential of ).
  • the first power voltage VSS applied to the first display area DPA1 through the first separation line VSSL1 is the first power voltage applied to the second display area DPA2 through the second separation line VSSL2
  • a deviation from (VSS) may occur, and in this case, the intensity or quality of light displayed in each display area DPA may be different from each other.
  • the display device 10 is disposed in the non-display area NDA, and the source/drain electrodes are connected to the first separation wiring VSSL1 and the second separation wiring VSSL2. ) Can be included.
  • the first switching transistor ST1 is maintained in a turned-off state during the manufacturing process of the display device 10 and is maintained in a turned-on state during the driving of the display device 10.
  • the first switching transistor ST1 between the first separation line VSSL1 and the second separation line VSSL2 is turned on, the first display area DPA1 and the second display area ( The first power voltage VSS having a uniform potential may be applied to the DPA2).
  • FIG. 9 is a schematic cross-sectional view of a portion Q of FIG. 8. 10 is an equivalent circuit diagram of some sub-pixels of a display device according to an exemplary embodiment.
  • the display device 10 is disposed in the non-display area NDA, and the source/drain electrodes are connected to the first voltage line VSSL. ) Can be included.
  • the first switching transistor ST1 may have substantially the same structure as the second transistor TR2.
  • the first switching transistor ST1 includes a third active material layer 750, a third gate electrode 710, a first source/drain electrode 730, and a second source/drain electrode 740. do.
  • the structure of the first switching transistor ST1 is the same as described above through the second transistor TR2 except that the first switching transistor ST1 is disposed in the non-display area NDA.
  • the third gate electrode 710 of the first switching transistor ST1 may receive turn-on and turn-off signals from the gate voltage line VG connected to the scan driver SDR.
  • the first switching transistor ST1 may receive a turn-on signal from the gate voltage line VG while the display device 10 is being driven, and may apply a turn-off signal during a manufacturing process.
  • the first source/drain electrode 730 is electrically connected to the first separation wiring VSSL1 of the first voltage wiring VSSL, for example, the first wiring stem VSSL1_S.
  • the second source/drain electrode 740 may be electrically connected to the second separation line VSSL2 of the first voltage line VSSL, for example, the second line stem portion VSSL2_S.
  • the first separation wiring VSSL1 and the second separation wiring VSSL2 may be electrically connected to the second electrode wiring 220F in the non-display area NDA, respectively.
  • the first switching transistor ST1 may be turned off during the manufacturing process of the display device 10.
  • the alignment signal is transmitted only to the first separation line VSSL1
  • the alignment signal does not flow through the turned-off first switching transistor ST1.
  • the alignment signal is not applied to the second separation line VSSL2, and the alignment signal is not transmitted to the second electrode line 220F connected to the second separation line VSSL2.
  • the alignment signal is transmitted only to the second separation wiring VSSL2
  • the alignment signal does not flow through the turned-off first switching transistor ST1, but the second electrode wiring connected to the first separation wiring VSSL1. No alignment signal is transmitted to (220F).
  • the first switching transistor ST1 may receive a turn-off voltage from the gate voltage line VG connected to the scan driver SDR, or may receive a turn-off voltage from an external alignment signal applying device in some cases.
  • the scan driver SDR is not driven, and the first switching transistor ST1 may receive a separate turn-off voltage from an external device.
  • the first switching transistor ST1 is turned off, and the light emitting element ( 300) can be aligned.
  • Each of the separate wires VSSL1 and VSSL2 is connected to some of the second electrodes 220 disposed in the display area DPA, and may apply an alignment signal to only some of the connected second electrodes 220. Since the alignment signal is applied to the pixel (PX) or sub-pixel (PXn) that is far from one of the separation wirings (VSSL1, VSSL2), the distance from the separation wiring (VSSL1, VSSL2) is It is possible to prevent the intensity of the alignment signal applied to the distant pixel PX from being weakened.
  • an alignment signal having a uniform intensity may be applied over the entire surface of the display area DPA, and an electric field having a uniform intensity may be formed in each pixel PX. Further, it is possible to improve the alignment of the light emitting devices 300 disposed between the first electrode 210 and the second electrode 220 on the entire surface of the display area DPA.
  • the first switching transistor ST1 may be turned on while the display device 10 is being driven. Even if the first power voltage VSS is applied to the first and second separation lines VSSL1 and VSSL2, respectively, the first switching transistor ST1 disposed therebetween maintains a turned-on state, The first power voltage VSS applied through the separation line VSSL1 and the second separation line VSSL2, respectively, may have the same potential.
  • the display device 10 includes a first type pixel PXa and a second type pixel PXb electrically connected to the first switching transistor ST1 by the second electrode 220 of the light emitting device 300. ) Can be included.
  • the first type pixel PXa the other end of the first light emitting diode EL1 is connected to the first source/drain electrode of the first switching transistor ST1 and the first separation line VSSL1 of the first voltage line VSSL. Can be connected.
  • the second type pixel PXb the other end of the second light emitting diode EL2 is connected to the second source/drain electrode of the first switching transistor ST1 and the second separation line VSSL2 of the first voltage line VSSL. Can be connected.
  • the first light emitting diode EL1 may include a first electrode 210 and a second electrode 220 disposed on the first type pixel PXa, and a first light emitting device disposed therebetween, and may emit second light.
  • the diode EL2 may include a first electrode 210 and a second electrode 220 disposed on the second type pixel PXb, and a second light emitting device disposed therebetween.
  • the first type pixel PXa is a pixel PX or a sub-pixel connected to the first switching transistor ST1 at the other end of the light emitting diode EL.
  • the second type pixel PXb is a pixel PXn, and the other end of the light emitting diode EL is connected to the first switching transistor ST1 among the pixels disposed in the second display area DPA2. ) Or a sub-pixel PXn.
  • the first switching transistor ST1 may maintain a turned-on state. Even if the first power voltage VSS is applied to the first separation line VSSL1 and the second separation line VSSL2 of the first voltage line VSSL, the first type pixel PXa and the second type pixel PXb
  • the light emitting diodes EL1 and EL2 of) may have the same potential through the first switching transistor ST1 with the first power voltage VSS applied to the other end. Accordingly, it is possible to prevent a difference in brightness of a screen displayed in the first display area DPA1 and the second display area DPA2 of the display device 10.
  • a manufacturing process of the display device 10 will be described in detail with reference to other drawings.
  • a manufacturing process of the display device 10 will be described in detail, and members disposed on the display device 10, such as a first electrode 210, a second electrode 220, and a first voltage line (VSSL) Descriptions of the structure and arrangement of the lamps will be briefly described.
  • FIG. 11 is a plan view illustrating a step in a manufacturing process of a display device according to an exemplary embodiment.
  • a first substrate 110 and a first electrode 210, a second electrode 220, and a first voltage line VSSL formed on the first substrate 110 are prepared. It is the same as described above that the first transistor TR1, the second transistor TR2, and a plurality of insulating layers may be further disposed on the first substrate 110.
  • the first electrode stem portions 210S of each sub-pixel PXn are connected to each other, extend in the first direction DR1 to be connected to the first electrode wiring 210F. I can.
  • the first electrode 210 may be formed in a connected state in front of the display area DPA and the non-display area NDA. As will be described later, the first electrode stem part 210S is partially disconnected through a subsequent process, so that the first electrode stem part 210S is not connected to each sub-pixel PXn, but may remain as a floating wire. have.
  • the first electrode wiring 210F is disposed in the non-display area NDA to extend and cover the first display area DPA1 to the second display area DPA2, but is not limited thereto.
  • the first electrode wiring 210F may also include a plurality of separated wirings like the second electrode wiring 220F. For a description of this, reference is made to other embodiments.
  • FIG. 12 and 13 are plan views illustrating a step in a manufacturing process of a display device according to an exemplary embodiment. 13 is a schematic plan view of a first type pixel PXa disposed in the first display area DPA1 of FIG. 12.
  • ink Ink in which the light emitting elements 300 are dispersed is sprayed on the first electrode 210 and the second electrode 220 of the first display area DPA1.
  • the display device 10 may spray the light emitting element 300 onto the electrodes 210 and 220 using an inkjet printing method.
  • a plurality of light emitting devices 300 may be dispersed in the ink sprayed on the first electrode 210 and the second electrode 220, and as shown in FIG. 13, the light emitting devices 300 It can have a random orientation direction.
  • the light emitting devices 300 may be aligned between the first electrode 210 and the second electrode 220.
  • 14 and 15 are plan views illustrating one step in a manufacturing process of a display device according to an exemplary embodiment.
  • 15 is a schematic plan view of a first type pixel PXa disposed in the first display area DPA1 of FIG. 14.
  • the light emitting devices 300 are aligned by applying an alignment signal to the first electrode 210 and the second electrode 220.
  • the first electrode 210 is applied with a first alignment signal through the first electrode wiring 210F
  • the second electrode 220 is formed through the second electrode wiring 220F or the second electrode stem 220S.
  • 2 Alignment signal can be applied.
  • the second electrode wiring 220F or the second electrode stem portion 220S is electrically connected to the first separation wiring VSSL1 of the first voltage wiring VSSL, and is applied to the first separation wiring VSSL1.
  • the alignment signal may be transmitted to the second electrode 220.
  • the first electrode 210 may be grounded, and the second electrode 220 may be applied with an AC voltage.
  • the AC voltage may have a voltage of ⁇ (10 ⁇ 50) V and a frequency of 10 kHz to 1 MHz.
  • the first electrode 210 may be grounded through the ground power pad WPD_GND1 to which the first electrode wiring 210F is connected, and the second electrode 220 is a 1-1 power source to which the first separation wiring VSSL1 is connected. AC power may be applied through the pad WPD_VSS1.
  • the alignment signal applied to the first electrode 210 and the second electrode 220 may be applied through an external alignment signal applying device (not shown).
  • the ground power pads WPD_GND1 and WPD_GND2 and the first power pads WPD_VSS1 and WPD_VSS2 disposed in the pad area PDA of the display device 10 are the alignment pads EPD1 of the alignment signal applying device. EPD2) can be connected.
  • the first alignment pad EPD1 is connected to the first ground power pad WPD_GND1 and the 1-1 power pad WPD_VSSL1 connected to the first separation line VSSL1, and the second alignment pad EPD2 is separated by a second The second ground power pad WPD_GND2 and the 1-2 power pad WPD_VSSL2 connected to the wiring VSSL2 may be connected.
  • the first voltage line VSSL to which the alignment signal is applied includes separation lines VSSL1 and VSSL2 separated from each other, and independently transmits an alignment signal in a partial display area DPA. Can be approved.
  • the alignment signal applying device applies the alignment signal to only the first ground power pad WPD_GND1 and the 1-1 power pad WPD_VSS1 through the first alignment pad EPD1, the first display area
  • the alignment signal may be applied only to the first electrode 210 and the second electrode 220 disposed on the (DPA1).
  • the alignment signal applying device may apply an alignment signal in a specific range. When the intensity of the alignment signal is weak, the alignment signal having a uniform intensity may not be applied over the entire surface of the display area DPA.
  • an alignment signal having a uniform intensity is applied to at least the first display area DPA1, so that the first display area ( An electric field of sufficient intensity to align the light emitting devices 300 may be formed on the front surface of DPA1).
  • an electric field (“Ca” in FIG. 16) due to an electric field may be formed between them.
  • the light-emitting elements 300 dispersed in the ink (Ink) receive a dielectrophoretic force by the electric field (Ca) to change the orientation direction and position, and between the first electrode 210 and the second electrode 220 Can be placed on As shown in FIG. 15, the plurality of light emitting devices 300 may be aligned with a uniform orientation direction between the first electrode 210 and the second electrode 220.
  • the first switching transistor ST1 may maintain a turned-off state. Even if an AC voltage is applied to the first isolation line VSSL1, the AC voltage does not flow through the turned-off first switching transistor ST1, and thus the AC voltage may not be transmitted to the second isolation line VSSL2.
  • FIG. 16 is a schematic circuit diagram illustrating an operation of a first switching transistor in one step of FIGS. 14 and 15.
  • FIG. 16 shows some circuit diagrams of the first type pixel PXa and the second type pixel PXb, schematically illustrating that an electric field according to an alignment signal is formed in different types of pixels.
  • one end of the first light emitting diode EL1 of the first type pixel PXa and the second light emitting diode EL2 of the second type pixel PXb are grounded at the same time ('GND' in FIG. ) Can be.
  • the first electrodes 210 are in front of the display area DPA through the first electrode wiring 210F and may be connected to each other, and the first electrode 210 may be connected to each other through the first ground power pad WPD_GND1.
  • each of the first electrodes 210 disposed on the front surface of the display area DPA may be grounded (GND).
  • the alignment signal when the alignment signal is applied through the first separation line VSSL1 of the first type pixel PXa, the grounded first electrode 210 of the first type pixel PXa and the second electrode to which the alignment signal is applied An electric field (Ca) due to an electric field may be formed between the 220.
  • the light emitting elements 300 of the ink Ink sprayed on the first electrode 210 and the second electrode 220 may be aligned by the electric field Ca.
  • the alignment signal applied through the first separation line VSSL1 is not transmitted to the second electrode 220 of the second type pixel PXb through the first switching transistor ST1, the second type pixel ( PXb) does not form an electric field due to the electric field.
  • 17 is a plan view illustrating a step in a manufacturing process of a display device according to an exemplary embodiment.
  • 18 is a schematic circuit diagram illustrating an operation of a first switching transistor in a step of FIG. 17.
  • the ink in which the light emitting elements 300 are dispersed is sprayed on the first electrode 210 and the second electrode 220 of the second display area DPA2.
  • the alignment signal is applied to the first electrode 210 and the second separation line VSSL2.
  • the alignment signal is applied only through the second alignment pad (EPD2) of the alignment signal applying device, and alignment through the 1-2 power pad (WPD_VSS2) and the second ground power pad (WPD_GND2).
  • the signal can be applied.
  • an electric field is formed by the electric field in the pixels PX or sub-pixels PXn disposed in the second display area DPA2, and the light emitting devices 300 include the electrodes 210 of the second display area DPA2. 220). Description of this is the same as described above with reference to FIGS. 14 to 16.
  • 19 is a plan view illustrating a step in a manufacturing process of a display device according to an exemplary embodiment.
  • a process of disconnecting some of the first electrode stem portions 210S is performed.
  • a part of the first electrode stem 210S after aligning the light emitting elements 300 ('CB ') may be disconnected so that the first electrode 210 of each sub-pixel PXn may independently receive a driving signal.
  • the first electrode wiring 210F may be electrically disconnected from the first electrode stem portion 210S, and may remain as a floating wiring in the non-display area NDA.
  • the display device 10 may be manufactured by forming the second insulating layer 520, the contact electrodes 261 and 262, etc. disposed on the light emitting element 300.
  • 20 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to another exemplary embodiment.
  • a first voltage line VSSL and a second electrode line 220F may include a larger number of wires and may be separated from each other.
  • This embodiment is different from the embodiment of FIG. 8 in that the first voltage line VSSL and the second electrode line 220F can be further separated.
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the display area DPA includes a first display area DPA1, a second display area DPA2, and a third display area DPA3, and the second electrode wiring 220F is A plurality of wires separated from and spaced apart from a portion where the boundary of each display area DPA is located may be included.
  • the first voltage wiring VSSL may include a first separation wiring VSSL1, a second separation wiring VSSL2, and a third separation wiring VSSL3, and the wiring stem portions VSSL1_S, VSSL2_S, VSSL3_S are It may be spaced apart from each other in the same manner as the second electrode wiring 220F.
  • the alignment signal applied from the alignment signal applying device compared to the area of the display area DPA may be transmitted with a uniform intensity.
  • the area can be reduced.
  • the display device 10_1 can independently apply the alignment signal to each display area DPA by separating the first voltage line VSSL into a larger number of separation lines VSSL1, VSSL2, and VSSL3. have. Through this, even if the area of the display device 10_1 becomes larger, an alignment signal having a uniform intensity may be applied to some of the display areas DPA.
  • the first electrode wiring 210F is disconnected from the first electrode stem portion 210S during the manufacturing process of the display device 10 and is disposed in the non-display area NDA to remain as a floating wiring.
  • the first electrode wiring 210F may be grounded by being connected to the first ground power pad WPD_GND1 and the second ground power pad WPD_GND2.
  • the first electrode wiring 210F is similar to the second electrode wiring 220F and may include a plurality of wirings so that they may be separated from each other.
  • 21 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to another exemplary embodiment.
  • a first electrode wire 210F_2 includes a plurality of wires, and they may be disposed to be separated from each other.
  • the embodiment of FIG. 21 is different from the embodiment of FIG. 8 in that the first electrode wiring 210F_2 includes a plurality of separated wirings.
  • redundant descriptions will be omitted and will be described focusing on differences.
  • the display device 10_2 of FIG. 21 may be disposed in the non-display area NDA such that the first electrode wire 210F_2, which is an electrically floating wire, may be disposed as a plurality of separate wires. While the display device 10_2 is being driven, an electric signal may not be directly applied to the first electrode wiring 210F_2, but only the first electrodes 210 disposed in the display area DPA may be applied with the electric signal. Accordingly, the first electrode wiring 210F_2 is not interconnected by a single wiring as illustrated in FIG. 8, but may include a plurality of separated wiring lines as illustrated in FIG. 21.
  • the first electrode wiring 210F_2 includes a plurality of separated wirings during the manufacturing process of the display device 10_2, and each of them may be grounded.
  • the first electrode wiring 210F_2 includes a wiring disposed between the first display area DPA1 and the pad area PDA, and a wiring disposed between the second display area DPA2 and the pad area PDA, They may be disposed to be spaced apart from each other similar to the second electrode wiring 220F.
  • the first electrode wiring 210F_2 disposed between the first display area DPA1 and the pad area PDA may be connected to the first ground power pad WPD_GND1 to be grounded, and the second display area DPA2 and the pad
  • the first electrode wiring 210F_2 disposed between the areas PDA may be connected to the second ground power pad WPD_GND2 to be grounded. That is, while the display device 10_2 is being driven, since the first electrode wires 210F_2 are arranged as floating wires, they are not connected to one wire but may include separated wires. During the manufacturing process of the display device 10_2, Separated wires of the first electrode wire 210F_2 may be grounded from the ground power pads WPD_GND1 and WPD_GND2, respectively.
  • the first electrode wiring 210F_2 may be substantially disposed in the same shape as the second electrode wiring 220F_2.
  • the first electrode wiring 210F includes a plurality of separated wirings
  • a switching transistor may be further disposed between them.
  • FIG. 22 is a cross-sectional view illustrating a partial area of a display device according to another exemplary embodiment.
  • 23 is a schematic circuit diagram illustrating operations of a first switching transistor and a second switching transistor during a manufacturing process of the display device of FIG. 22.
  • the display device 10_3 illustrates a part of a cross section of a portion Q of FIG. 21 in the display device 10_3 according to another exemplary embodiment.
  • the display device 10_3 according to an exemplary embodiment includes a plurality of wires in which a first electrode wire 210F_3 is separated from each other, and further includes a second switching transistor ST2_3 disposed therebetween. can do.
  • This embodiment is different from the embodiment of FIG. 10 in that it further includes a second switching transistor ST2_3 disposed in the non-display area NDA and electrically connected to the first electrode wires 210F_3 separated from each other. .
  • overlapping descriptions will be omitted and descriptions will be made focusing on differences.
  • the first electrode wire 210F_3 may include a plurality of separated wires. Description of this is the same as described above.
  • the first electrode wires 210F_3 separated from each other may be electrically connected to the second switching transistor ST2_3, respectively.
  • the second switching transistor ST2_3 is disposed in the non-display area NDA, and source/drain electrodes may be connected to the second conductive pattern 197_3 and the third conductive pattern 198_3.
  • the second switching transistor ST2_3 may have substantially the same structure as the first switching transistor ST1.
  • the second switching transistor ST2_3 includes a fourth active material layer 850_3, a fourth gate electrode 810_3, a first source/drain electrode 830_3, and a second source/drain electrode 840_3. do.
  • the structure of the second switching transistor ST2_3 is the same as that of the first switching transistor ST1 except that the source/drain electrodes 830_3 and 840_3 are connected to the conductive patterns 197_3 and 198_3.
  • the second switching transistor ST2_3 has a turn-on or turn-off signal from the second gate voltage line VG2 connected to the scan driver SDR to which the fourth gate electrode 810_3 is the same as the first switching transistor ST1.
  • a turn-on voltage may be applied to the second gate voltage line VG2 while the display device 10 is being driven, and a turn-off voltage may be applied to the second gate voltage line VG2 during a manufacturing process.
  • a description thereof is the same as that of the first switching transistor ST1, and a detailed description thereof will be omitted.
  • the second data conductive layer may further include a second conductive pattern 197_3 and a third conductive pattern 198_3 disposed in the non-display area NDA and connected to the source/drain electrodes of the second switching transistor ST2_3. .
  • the second conductive pattern 197_3 is connected to the first source/drain electrode 830_3 of the second switching transistor ST2_3, and the third conductive pattern 198_3 is a second source/drain of the second switching transistor ST2_3. It may be connected to the electrode 840_3.
  • the second conductive pattern 197_3 and the third conductive pattern 198_3 may be connected to the first electrode wires 210F_3 separated from each other, respectively.
  • the second switching transistor ST2_3 is maintained in a turned off state during the manufacturing process of the display device 10, and the display device 10 It may be maintained in a turned-on state while driving.
  • the first electrode wiring 210F_3 is electrically connected to the first electrode 210 of the display area DPA.
  • an alignment signal is individually applied to the first display area DPA1 and the second display area DPA2 through the first separation line VSSL1 and the second separation line VSSL2, in the case of the first electrodes 210 Can also be individually grounded.
  • the first electrode wiring 210F_3 connected to the first ground power pad WPD_GND1 is grounded ('GND1' in FIG. 23)
  • the first electrode wiring 210F_3 connected to the second ground power pad WPD_GND2 In the case of, it may not be grounded or may be individually grounded through the second ground power pad WPD_GND2 ('GND2' in FIG. 23).
  • alignment signals may be individually applied to the first display area DPA1 and the second display area DPA2 through the separate separate wirings VSSL1 and VSSL2 and the first electrode wiring 210F_3, respectively, and each display The light emitting devices 300 may be independently aligned with the area DPA.
  • the second switching transistor ST2_3 may maintain a turned-on state.
  • the present invention is not limited thereto, and since the first electrode wiring 210F_3 may remain as a floating wiring, the second switching transistor ST2_3 may maintain a turned-off state even while the display device 10_3 is being driven.
  • the second electrode wire 220F does not include a plurality of separated wires, but may be connected by a single wire.
  • 24 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to another exemplary embodiment.
  • the display device 10_4 does not include a wire from which the second electrode wire 220F_4 is separated, but may be a single connected wire.
  • This embodiment is different from the embodiment of FIG. 8 in that the second electrode wiring 220F_4 is connected to one wiring.
  • redundant descriptions will be omitted and will be described focusing on differences.
  • the first voltage line VSSL to which the alignment signal is applied may be electrically connected to the second electrode line 220F_4 or the second electrode 220.
  • the first voltage line VSSL includes the first separation line VSSL1 and the second separation line VSSL2, and an alignment signal may be individually applied to each of the first and second separation lines VSSL2.
  • an alignment signal is applied to the first separation wiring VSSL1
  • a strong alignment signal is transmitted to the second electrode 220 and the second electrode wiring 220F_4 electrically connected at a position adjacent to the first separation wiring VSSL1.
  • the intensity of the alignment signal may be weakened by the resistance of the electrode or the wiring.
  • the alignment signal may not be applied to the second electrode 220 having a distant distance due to the resistance of the second electrode wiring 220F_4. Accordingly, the alignment signals may be individually applied to the second electrodes 220 by the first separation line VSSL1 and the second separation line VSSL2.
  • the display device 10_4 according to an exemplary embodiment individually applies an alignment signal to each of the first and second display areas DPA1 and DPA2 even if the second electrode wiring 220F_4 is not separated and is disposed as a single wiring. can do.
  • the second electrode 220 may be electrically connected to the first voltage line VSSL for each pixel PX or sub-pixel PXn through the second electrode contact hole CNTS.
  • the second electrode 220 may also include a second electrode stem 220S separated from each other for each pixel PX or sub-pixel PXn like the first electrode 210.
  • 25 is a schematic plan view illustrating an arrangement of electrodes and a first voltage line of a display device according to another exemplary embodiment.
  • 26 is a plan view illustrating one step in a manufacturing process of the display device of FIG. 25.
  • the second electrode stem portions 220S_5 of the second electrode 220_5 extend in one direction, but the boundary of each sub-pixel PXn. Can be placed spaced apart from each other.
  • the present exemplary embodiment is different from the exemplary embodiments of FIGS. 5 and 8 in that the second electrode stem portions 220S_5 separated from each other are disposed for each of the sub-pixels PXn.
  • redundant descriptions will be omitted and will be described focusing on differences.
  • the second electrode stem 220S_5 may be separated and disposed for each sub-pixel PXn.
  • the second electrode 220_5 has a structure substantially similar to the first electrode 210, and the first electrode 210 and the second electrode 220_5 disposed for each sub-pixel PXn are individually applied with an electric signal. Can be.
  • the second electrode contact hole CNTS_5 is formed in the second electrode stem portion 220S_5 disposed in each sub-pixel PXn, and the second electrode 220_5 is provided with a first voltage line VSSL for each sub-pixel PXn. ) And can be electrically connected.
  • the second electrode wiring 220F_5 disposed in the non-display area NDA may be a floating wiring like the first electrode wiring 210F.
  • the second electrode 220_5 may be disposed in a state in which the second electrode stem 220S_5 is separated during the manufacturing process of the display device 10_5. As shown in FIG. 26, the second electrode stem portion 220S_5 is disposed in a state separated from the boundary of each sub-pixel PXn, and the first voltage line VSSL through the second electrode contact hole CNTS_5 , Or may be electrically connected to the separate wires VSSL1 and VSSL2.
  • the alignment signal may be applied to each of the sub-pixels PXn to the second electrodes 220_5 disposed in the first display area DPA1.
  • the second electrodes 220_5 disposed in the second display area DPA2 are connected only to the second separation line VSSL2, the alignment signal may not be applied.
  • other descriptions are the same as described above.

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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의된 기판, 상기 기판의 상기 표시 영역에 배치되고, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극에 전기적으로 연결된 복수의 발광 소자를 포함하는 복수의 화소들 및 상기 기판의 상기 표시 영역 및 상기 비표시 영역에 배치되고, 상기 복수의 화소들 중 적어도 일부에 접속된 제1 전압 배선을 포함하고, 상기 제1 전압 배선은 서로 분리되어 상기 비표시 영역에서 상호 이격 배치된 제1 분리 배선 및 제2 분리 배선을 포함한다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자를 포함하는 복수의 화소들을 포함하는 표시 장치의 제조 방법으로써, 서로 다른 영역에 배치되는 화소들을 구분하여 각 영역별로 발광 소자들을 정렬시키는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의된 기판, 상기 기판의 상기 표시 영역에 배치되고, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극에 전기적으로 연결된 복수의 발광 소자를 포함하는 복수의 화소들 및 상기 기판의 상기 표시 영역 및 상기 비표시 영역에 배치되고, 상기 복수의 화소들 중 적어도 일부에 접속된 제1 전압 배선을 포함하고, 상기 제1 전압 배선은 서로 분리되어 상기 비표시 영역에서 상호 이격 배치된 제1 분리 배선 및 제2 분리 배선을 포함한다.
상기 표시 영역은 제1 표시 영역 및 제2 표시 영역을 포함하고, 상기 제1 분리 배선은 상기 비표시 영역에 배치되어 제1 방향으로 연장된 제1 배선 줄기부 및 상기 제1 배선 줄기부에서 제2 방향으로 분지되어 상기 제1 표시 영역에 배치된 제1 배선 가지부를 포함하고, 상기 제2 분리 배선은 상기 비표시 영역에 배치되어 상기 제1 방향으로 연장된 제2 배선 줄기부 및 상기 제2 배선 줄기부에서 상기 제2 방향으로 분지되어 상기 제2 표시 영역에 배치된 제2 배선 가지부를 포함할 수 있다.
상기 제1 배선 줄기부와 상기 제2 배선 줄기부는 상기 비표시 영역에서 서로 이격되어 배치되고, 상기 제1 배선 줄기부와 상기 제2 배선 줄기부 사이에 배치된 제1 스위칭 트랜지스터를 더 포함할 수 있다.
상기 제1 스위칭 트랜지스터는 제1 소스/드레인 전극이 상기 제1 분리 배선에 접속되고, 제2 소스/드레인 전극이 상기 제2 분리 배선에 접속될 수 있다.
상기 제1 스위칭 트랜지스터는 상기 표시 장치의 구동 모드에서 턴 온 되고, 상기 표시 장치의 제조 모드에서는 턴 오프 될 수 있다.
상기 제1 배선 가지부는 상기 제1 표시 영역에 배치된 상기 화소의 상기 제2 전극과 전기적으로 연결되고, 상기 제2 배선 가지부는 상기 제2 표시 영역에 배치된 상기 화소의 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 비표시 영역에 배치되고 상기 제2 방향으로 연장된 제2 전극 배선을 더 포함하고, 상기 복수의 화소들은 상기 제2 전극이 상기 제2 방향으로 연장되어 상기 제2 전극 배선에 전기적으로 연결될 수 있다.
상기 제2 전극 배선은 상기 비표시 영역에서 서로 분리되어 배치된 복수의 배선들을 포함할 수 있다.
상기 제2 전극 배선의 분리된 배선들은 상기 제1 스위칭 트랜지스터와 전기적으로 연결될 수 있다.
상기 비표시 영역에 배치되고 상기 제1 방향으로 연장된 제1 전극 배선을 더 포함하고, 상기 복수의 화소들 각각에 배치된 상기 제1 전극은 상기 제1 전극 배선과 전기적으로 연결되지 않을 수 있다.
상기 기판은 상기 비표시 영역에 배치된 패드 영역을 더 포함하고, 상기 제1 분리 배선은 상기 패드 영역에 배치된 제1 전원 패드와 전기적으로 연결되고, 상기 제2 분리 배선은 상기 패드 영역에 배치된 제2 전원 패드와 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하는 복수의 화소들, 서로 분리되어 배치된 제1 분리 배선 및 제2 분리 배선을 포함하고 제1 전압 배선 및 상기 제1 분리 배선과 상기 제2 분리 배선 사이에 배치되고, 상기 제1 분리 배선과 상기 제2 분리 배선이 각각 소스/드레인 전극에 접속된 제1 스위칭 트랜지스터를 포함하는 표시 장치로써, 상기 화소는 상기 제2 전극이 상기 제1 분리 배선에 접속된 제1 타입 화소 및 상기 제2 전극이 상기 제2 분리 배선에 접속된 제2 타입 화소를 포함한다.
제1 제조 모드에서 상기 제1 스위칭 트랜지스터는 턴 오프 되고, 상기 제1 분리 배선에 정렬 신호가 인가되되 상기 제2 분리 배선에는 상기 정렬 신호가 인가되지 않고, 상기 제1 타입 화소의 제2 전극에는 상기 정렬 신호가 전달되되 상기 제2 타입 화소의 제2 전극에는 상기 정렬 신호가 전달되지 않을 수 있다.
제2 제조 모드에서 상기 제1 스위칭 트랜지스터는 턴 오프 되고, 상기 제2 분리 배선에 정렬 신호가 인가되되 상기 제1 분리 배선에는 상기 정렬 신호가 인가되지 않고, 상기 제2 타입 화소의 제2 전극에는 상기 정렬 신호가 전달되되 상기 제1 타입 화소의 제2 전극에는 상기 정렬 신호가 전달되지 않을 수 있다.
구동 모드에서 상기 제1 스위칭 트랜지스터는 턴 온 되고 상기 제1 분리 배선과 상기 제2 분리 배선에 각각 전원 전압이 인가되어 상기 제1 타입 화소의 제2 전극과 상기 제2 타입 화소의 제2 전극에 각각 상기 전원 전압이 전달될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판, 상기 기판 상에 배치되고 제1 분리 배선과 제2 분리 배선을 포함하여 제1 정렬 신호가 인가되는 제1 전압 배선, 및 상기 기판 상에 배치되고 제2 정렬 신호가 인가되는 제1 전극 및 상기 제1 전압 배선과 전기적으로 연결된 제2 전극을 준비하는 단계, 상기 제1 분리 배선에 상기 제1 정렬 신호를 인가하여 상기 제1 전극 및 상기 제1 분리 배선과 전기적으로 연결된 상기 제2 전극 사이에 제1 발광 소자를 정렬하는 단계 및 상기 제2 분리 배선에 상기 제1 정렬 신호를 인가하여 상기 제1 전극 및 상기 제2 분리 배선과 전기적으로 연결된 상기 제2 전극 사이에 제2 발광 소자를 정렬하는 단계를 포함한다.
상기 기판은 제1 표시 영역 및 제2 표시 영역을 포함하고, 상기 제1 분리 배선은 상기 제1 표시 영역에 배치되고, 상기 제2 분리 배선은 상기 제2 표시 영역에 배치될 수 있다.
상기 제1 발광 소자는 상기 제1 표시 영역에 배치된 상기 제1 전극 및 상기 제2 전극 사이에 정렬되고, 상기 제2 발광 소자는 상기 제2 표시 영역에 배치된 상기 제1 전극 및 상기 제2 전극 사이에 정렬될 수 있다.
상기 제1 분리 배선과 상기 제2 분리 배선은 서로 분리되어 이격 배치되고, 소스/드레인 전극이 상기 제1 분리 배선 및 상기 제2 분리 배선과 전기적으로 연결된 제1 스위칭 트랜지스터를 더 포함할 수 있다.
상기 발광 소자를 정렬하는 단계에서 상기 제1 스위칭 트랜지스터는 턴 오프될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치의 제조 방법은 서로 다른 표시 영역마다 서로 분리된 배선들을 이용하여 각각 정렬 신호를 인가할 수 있다. 이에 따라 표시 장치가 많은 수의 화소들을 포함하더라도, 각 화소들 전반에 있어서 균일한 세기의 정렬 신호를 인가할 수 있다.
또한, 일 실시예에 따르면, 표시 장치는 서로 분리된 배선들 사이에 배치된 스위칭 트랜지스터를 포함하여, 표시 장치의 제조 모드에서는 스위칭 트랜지스터가 턴 오프 되고, 구동 모드에서는 턴 온 된다. 표시 장치는 서로 분리된 배선을 통해 전원 전압을 인가하더라도, 턴 온 상태를 유지하는 스위칭 트랜지스터를 포함하여 표시 장치 전면에 균일한 전원 전압을 인가할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 평면도이다.
도 3은 일 실시예에 따른 표시 장치에 포함된 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 도 4의 일 서브 화소를 나타내는 레이아웃도이다.
도 6은 도 5의 Xa-Xa'선 및 Xb-Xb'선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8은 일 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 9는 도 8의 Q부분의 개략적인 단면도이다.
도 10은 일 실시예에 따른 표시 장치의 일부 서브 화소들의 등가 회로도이다.
도 11은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
도 12 및 도 13은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도들이다.
도 14 및 도 15는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도들이다.
도 16은 도 14 및 도 15의 일 단계에서 제1 스위칭 트랜지스터의 동작을 나타내는 개략적인 회로도이다.
도 17은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
도 18은 도 17의 일 단계에서의 제1 스위칭 트랜지스터의 동작을 나타내는 개략적인 회로도이다.
도 19는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
도 20은 다른 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 21은 다른 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 22는 다른 실시예에 따른 표시 장치의 일부 영역을 나타내는 단면도이다.
도 23은 도 22의 표시 장치의 제조 공정 중 제1 스위칭 트랜지스터와 제2 스위칭 트랜지스터의 동작을 나타내는 개략적인 회로도이다.
도 24는 다른 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 25는 다른 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 26은 도 25의 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 기준으로 하측에 위치하는 제1 비표시 영역(NDA1), 표시 영역(DPA)의 상측에 위치하는 제2 비표시 영역(NDA2), 표시 영역(DPA)의 좌측에 위치하는 제3 비표시 영역(NDA3) 및 표시 영역(DPA)의 우측에 위치하는 제4 비표시 영역(NDA4)을 포함할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치(EXD)들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 평면도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 기준 전압 배선(RVL), 제1 전압 배선(VSSL) 및 제2 전압 배선(VDDL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제2 방향(DR2)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 위치하는 제3 비표시 영역(NDA3)에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 배선(RVL)은 제2 방향(DR2)과 교차하는 제1 방향(DR1)으로 연장될 수 있다. 또한, 기준 전압 배선(RVL)은 제1 방향(DR1)으로 연장된 부분에서 제2 방향(DR2)으로 분지된 부분을 더 포함할 수 있다. 제1 전압 배선(VSSL)과 제2 전압 배선(VDDL)도 제1 방향(DR1)으로 연장되는 부분을 포함할 수 있다. 또한, 제1 전압 배선(VSSL)과 제2 전압 배선(VDDL)은 제2 방향(DR2)으로 연장되는 부분을 더 포함할 수 있다. 이에 따라 제1 전압 배선(VSSL)과 제2 전압 배선(VDDL)은 메쉬 구조를 가질 수 있다. 다만, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 전압 배선(VSSL)과 제2 전압 배선(VDDL)은 제1 방향(DR1)으로 연장된 부분 중 표시 영역(DPA)의 하측에 위치한 부분은 생략될 수도 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 라인(DTL), 기준 전압 배선(RVL), 제1 전압 배선(VSSL) 및 제2 전압 배선(VDDL)에 접속될 수 있다.
데이터 라인(DTL), 기준 전압 배선(RVL), 제1 전압 배선(VSSL)과 제2 전압 배선(VDDL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 위치하는 제1 비표시 영역(NDA1)에 배치되고, 기준 전압 배선(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전압 배선(VSSL)의 배선 패드(WPD_VSS, 이하 제1 전원 패드')와 제2 전압 배선(VDDL)의 배선 패드(WPD_VDD, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제1 방향(DR1) 타 측에 위치하는 제2 비표시 영역(NDA2)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV), 제1 전원 패드(WPD_VSS) 및 제2 전원 패드(WPD_VDD)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(EXD)가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
한편, 도면에서는 제1 전압 배선(VSSL)의 제2 방향(DR2)으로 연장된 부분이 표시 영역(DPA)을 커버하도록 배치된 것이 도시되어 있다. 다만, 일 실시예에 따르면 표시 장치(10)는 제1 전압 배선(VSSL)이 복수의 전압 배선들을 포함하고, 상기 전압 배선들은 비표시 영역(NDA)에 배치되어 제2 방향(DR2)으로 연장되되 각각 표시 영역(DPA)의 일부 영역만을 커버하도록 배치될 수 있다. 즉, 제1 전압 배선(VSSL)의 제2 방향(DR2)으로 연장된 부분은 둘 이상의 배선으로 분리될 수 있다. 표시 장치(10)의 제조 공정 중, 제1 전압 배선(VSSL)의 일부 전압 배선들에만 정렬 신호가 인가되고, 상기 전압 배선이 커버하는 표시 영역(DPA)에만 상기 정렬 신호에 의한 전기장이 형성될 수 있다. 이를 통해 표시 장치(10)는 넓은 면적의 표시 영역(DPA)에 균일한 세기의 전기장을 형성할 수 있다. 이에 대한 보다 자세한 설명은 다른 도면들을 참조하여 후술하기로 한다.
표시 장치(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치에 포함된 일 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(TR1, TR2, TR3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(TR1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 발광 소자(도 4의 '300')을 포함한다. 발광 소자(300)는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(TR1)의 제1 소스/드레인 전극에 연결되고, 타 단은 제2 전압 배선(VDDL)의 고전위 전압(제2 전원 전압, VDD)보다 낮은 저전위 전압(제1 전원 전압, VSS)이 공급되는 제1 전압 배선(VSSL)에 연결될 수 있다.
제1 트랜지스터(TR1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제2 전압 배선(VDDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 제1 트랜지스터(TR1)의 게이트 전극은 제2 트랜지스터(TR2)의 제1 소스/드레인 전극에 연결되고, 제1 소스/드레인 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 제2 소스/드레인 전극은 제2 전원 전압(VDD)이 인가되는 제2 전압 배선(VDDL)에 연결될 수 있다.
제2 트랜지스터(TR2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(TR1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(TR2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 제1 트랜지스터(TR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(TR3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 배선(RVL)을 제1 트랜지스터(TR1)의 제1 소스/드레인 전극에 연결시킨다. 제3 트랜지스터(TR3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 배선(RVL)에 연결되며, 제2 소스/드레인 전극은 제1 트랜지스터(TR1)의 제1 소스/드레인 전극에 연결될 수 있다.
일 실시예에서, 제1 내지 제3 트랜지스터(TR1, TR2, TR3)들 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전극과 제1 소스/드레인 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전압과 제1 소스/드레인 전압의 차전압을 저장한다.
제1 내지 제3 트랜지스터(TR1, TR2, TR3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 제1 내지 제3 트랜지스터(TR1, TR2, TR3)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 트랜지스터(TR1, TR2, TR3)이 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 5는 도 4의 일 서브 화소를 나타내는 평면도이다. 도 6은 도 5의 Xa-Xa'선 및 Xb-Xb'선을 따라 자른 단면도이다.
도 4 내지 도 6을 참조하면, 복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 4에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 제1 서브 화소(PX1)는 제1 발광 영역(EMA1)을, 제2 서브 화소(PX2)는 제2 발광 영역(EMA2)을, 제3 서브 화소(PX3)는 제3 발광 영역(EMA2)을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(10)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(300)는 활성층(도 7의 '330')을 포함하고, 활성층(330)은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(300)의 활성층(330)에서 방출된 광들은 발광 소자(300)의 양 단부 방향을 포함하여, 발광 소자(300)의 측면 방향으로도 방출될 수 있다. 발광 영역(EMA)은 발광 소자(300)가 배치된 영역을 포함하여, 발광 소자(300)와 인접한 영역으로 발광 소자(300)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(300)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(300)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역을 포함할 수 있다. 비발광 영역은 발광 소자(300)가 배치되지 않고, 발광 소자(300)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
도 6은 도 5의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 6은 도 5의 제1 서브 화소(PX1)에 배치된 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다.
표시 장치(10)는 제1 기판(110) 상에 배치되는 회로 소자층과 표시 소자층을 포함할 수 있다. 제1 기판(110) 상에는 반도체층, 복수의 도전층, 및 복수의 절연층이 배치되고, 이들은 각각 회로 소자층과 표시 소자층을 구성할 수 있다. 복수의 도전층은 제1 평탄화층(200)의 하부에 배치되어 회로소자층을 구성하는 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층과, 제1 평탄화층(200) 상에 배치되어 표시소자층을 구성하는 전극 및 접촉 전극을 포함할 수 있다. 복수의 절연층은 버퍼층(115), 제1 게이트 절연층(130), 제1 보호층(150), 제1 층간 절연층(170), 제2 층간 절연층(180), 제1 평탄화층(200), 제1 절연층(510), 제2 절연층(520), 및 제3 절연층(550) 등을 포함할 수 있다.
회로소자층은 발광 소자(300)를 구동하기 위한 회로 소자와 복수의 배선들로써, 제1 트랜지스터(120), 제2 트랜지스터(140), 도전 패턴(196) 및 복수의 전압 배선(191, 193)을 포함하고, 표시소자층은 발광 소자(300)를 포함하여 제1 전극(210), 제2 전극(220), 제1 접촉 전극(261) 및 제2 접촉 전극(262)등을 포함할 수 있다.
제1 기판(110)은 절연 기판일 수 있다. 제1 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML1, BML2)은 제1 기판(110) 상에 배치될 수 있다. 차광층(BML1, BML2)은 제1 차광층(BML1) 및 제2 차광층(BML2)을 포함할 수 있다. 제1 차광층(BML1)과 제2 차광층(BML2)은 각각 제1 트랜지스터(120)의 제1 활성물질층(126) 및 제2 트랜지스터(140)의 제2 활성물질층(146)과 중첩하도록 배치된다. 제1 및 제2 차광층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(126, 146)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 차광층(BML1, BML2)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML1, BML2)은 생략될 수 있다. 도면에 도시되지 않았으나, 제1 차광층(BML1)은 후술하는 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 전기적으로 연결되고, 제2 차광층(BML2)은 제2 트랜지스터(140)의 제1 소스/드레인 전극(143)과 전기적으로 연결될 수 있다.
버퍼층(115)은 차광층(BML1, BML2)을 포함하여 제1 기판(110) 상에 전면적으로 배치될 수 있다. 버퍼층(115)은 투습에 취약한 제1 기판(110)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터(120, 140)들을 보호하기 위해 제1 기판(110) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(115)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(115)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(115) 상에 배치된다. 반도체층은 제1 트랜지스터(120)의 제1 활성물질층(126)과 제2 트랜지스터(140)의 제2 활성물질층(146)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(121, 141)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 활성물질층(126)은 제1 도핑 영역(126a), 제2 도핑 영역(126b) 및 제1 채널 영역(126c)을 포함할 수 있다. 제1 채널 영역(126c)은 제1 도핑 영역(126a)과 제2 도핑 영역(126b) 사이에 배치될 수 있다. 제2 활성물질층(146)은 제3 도핑 영역(146a), 제4 도핑 영역(146b) 및 제2 채널 영역(146c)을 포함할 수 있다. 제2 채널 영역(146c)은 제3 도핑 영역(146a)과 제4 도핑 영역(146b) 사이에 배치될 수 있다. 제1 도핑 영역(126a), 제2 도핑 영역(126b), 제3 도핑 영역(146a) 및 제4 도핑 영역(146b)은 제1 활성물질층(126) 및 제2 활성물질층(146)의 일부 영역이 불순물로 도핑된 영역일 수 있다.
예시적인 실시예에서, 제1 활성물질층(126) 및 제2 활성물질층(146)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 활성물질층(126)과 제2 활성물질층(146)의 도핑 영역은 각각 도체화 영역일 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(130)은 반도체층 및 버퍼층(115)상에 배치된다. 제1 게이트 절연층(130)은 반도체층을 포함하여, 버퍼층(115) 상에 배치될 수 있다. 제1 게이트 절연층(130)은 제1 및 제2 트랜지스터(120, 140)의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(130)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(130) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(120)의 제1 게이트 전극(121)과 제2 트랜지스터(140)의 제2 게이트 전극(141)을 포함할 수 있다. 제1 게이트 전극(121)은 제1 활성물질층(126)의 적어도 일부 영역과 중첩하도록 배치되고, 제2 게이트 전극(141)은 제2 활성물질층(146)의 적어도 일부 영역과 중첩하도록 배치된다. 예를 들어, 제1 게이트 전극(121)은 제1 활성물질층(126)의 제1 채널 영역(126c)과 두께 방향으로 중첩하도록 배치되고, 제2 게이트 전극(141)은 제2 활성물질층(146)의 제2 채널 영역(146c)과 두께 방향으로 중첩하도록 배치될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(150)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(150)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(150)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제2 게이트 도전층은 제1 보호층(150) 상에 배치된다. 제2 게이트 도전층은 적어도 일부 영역이 제1 게이트 전극(121)과 두께 방향으로 중첩하도록 배치된 스토리지 커패시터의 제1 용량 전극(160)을 포함할 수 있다. 제1 용량 전극(160)은 제1 보호층(150)을 사이에 두고 제1 게이트 전극(121)과 두께 방향으로 중첩하고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(170)은 제2 게이트 도전층 상에 배치된다. 제1 층간 절연층(170)은 제2 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(170)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(170) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 제2 소스/드레인 전극(124), 제2 트랜지스터(140)의 제1 소스/드레인 전극(143)과 제2 소스/드레인 전극(144)을 포함할 수 있다.
제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 제2 소스/드레인 전극(124)은 제1 층간 절연층(170)과 제1 게이트 절연층(130)을 관통하는 컨택홀을 통해 제1 활성물질층(126)의 제1 도핑 영역(126a) 및 제2 도핑 영역(126b)과 각각 접촉될 수 있다. 제2 트랜지스터(140)의 제1 소스/드레인 전극(143)과 제2 소스/드레인 전극(144)은 제1 층간 절연층(170)과 제1 게이트 절연층(130)을 관통하는 컨택홀을 통해 제2 활성물질층(146)의 제3 도핑 영역(146a) 및 제4 도핑 영역(146b)과 각각 접촉될 수 있다. 또한, 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 제2 트랜지스터(140)의 제1 소스/드레인 전극(143)은 또 다른 컨택홀을 통해 각각 제1 차광층(BML1) 및 제2 차광층(BML2)과 전기적으로 연결될 수 있다. 한편, 제1 트랜지스터(120)와 제2 트랜지스터(140)의 제1 소스/드레인 전극(123, 143) 및 제2 소스/드레인 전극(124, 144)은 어느 한 전극이 소스 전극인 경우 다른 전극은 드레인 전극일 수 있다. 다만 이에 제한되지 않고, 제1 소스/드레인 전극(123, 143) 및 제2 소스/드레인 전극(124, 144)은 어느 한 전극이 드레인 전극인 경우 다른 전극은 소스 전극일 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(180)은 제1 데이터 도전층 상에 배치될 수 있다. 제2 층간 절연층(180)은 제1 데이터 도전층을 덮으며 제1 층간 절연층(170) 상에 전면적으로 배치되고, 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(180)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(180) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(191), 제2 전압 배선(193) 및 제1 도전 패턴(196)을 포함할 수 있다. 제1 전압 배선(191)은 제2 전극(220)에 공급되는 저전위 전압(제1 전원 전압, VSS)이 인가되고, 제2 전압 배선(193)은 제1 트랜지스터(120)에 공급되는 고전위 전압(제2 전원 전압, VDD)이 인가될 수 있다. 제1 전압 배선(191)은 후술할 바와 같이 표시 장치(10)의 제조 공정 중, 발광 소자(300)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(196)은 제2 층간 절연층(180)에 형성된 컨택홀을 통해 제1 트랜지스터(120)의 제1 소스/드레인 전극(123)과 전기적으로 연결될 수 있다. 제1 도전 패턴(196)은 후술하는 제1 전극(210)과도 접촉하며, 제1 트랜지스터(120)는 제2 전압 배선(193)으로부터 인가되는 제2 전원 전압(VDD)을 제1 도전 패턴(196)을 통해 제1 전극(210)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제1 전압 배선(191)과 하나의 제2 전압 배선(193)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(191)과 제2 전압 배선(193)을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(200)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(200)은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(200) 상에는 내부 뱅크(410, 420), 복수의 전극(210, 220), 외부 뱅크(450), 복수의 접촉 전극(261, 262) 및 발광 소자(300)가 배치된다. 또한, 제1 평탄화층(200) 상에는 복수의 절연층(510, 520, 550)들이 더 배치될 수 있다.
내부 뱅크(410, 420)는 제1 평탄화층(200) 상에 직접 배치된다. 내부 뱅크(410, 420)는 각 화소(PX) 또는 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 내부 뱅크(410)와 제2 내부 뱅크(420)를 포함할 수 있다.
제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 또한, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 서브 화소(PXn)들 간의 경계에서 이격되어 종지할 수 있다. 이에 따라 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 각 서브 화소(PXn) 마다 배치되어 표시 장치(10)의 전면에 있어 패턴을 이룰 수 있다. 내부 뱅크(410, 420)는 서로 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)가 배치되는 영역을 형성할 수 있다. 도면에서는 하나의 제1 내부 뱅크(410)와 하나의 제2 내부 뱅크(420)가 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 경우에 따라서 후술하는 전극(210, 220)의 수에 따라 내부 뱅크(410, 420)는 각각 복수개 배치될 수 있고, 또는 더 많은 수의 다른 내부 뱅크(410, 420)들이 더 배치될 수도 있다.
또한, 제1 내부 뱅크(410)와 제2 내부 뱅크(420)는 제2 층간 절연층(180)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 돌출된 부분은 경사진 측면을 가질 수 있고, 이들 사이에 배치되는 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 경사진 측면을 향해 진행될 수 있다. 후술할 바와 같이, 내부 뱅크(410, 420) 상에 배치되는 전극(210, 220)들이 반사율이 높은 재료를 포함하는 경우, 발광 소자(300)에서 방출된 광은 내부 뱅크(410, 420)의 측면에서 반사되어, 제1 기판(110)의 상부 방향으로 출사될 수 있다. 즉, 내부 뱅크(410, 420)는 발광 소자(300)가 배치되는 영역을 제공함과 동시에 발광 소자(300)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 예시적인 실시예에서 내부 뱅크(410, 420)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(210, 220)은 내부 뱅크(410, 420)와 제1 평탄화층(200) 상에 배치된다. 복수의 전극(210, 220)은 제1 내부 뱅크(410) 상에 배치된 제1 전극(210)과 제2 내부 뱅크(420) 상에 배치된 제2 전극(220)을 포함할 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 방향(DR1)으로 연장되어 배치되는 전극 줄기부(210S, 220S)와 전극 줄기부(210S, 220S)에서 제2 방향(DR2)으로 분지되는 적어도 하나의 전극 가지부(210B, 220B)를 포함할 수 있다.
제1 전극(210)은 제1 방향(DR1)으로 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(210S)는 양 단이 각 서브 화소(PXn) 사이에서 이격되어 종지하되, 동일 행(예컨대, 제1 방향(DR1)으로 인접한)에서 이웃하는 서브 화소의 제1 전극 줄기부(210S)와 실질적으로 동일 직선 상에 놓일 수 있다. 각 서브 화소(PXn)에 배치되는 제1 전극 줄기부(210S)들은 양 단이 상호 이격됨으로써 각 제1 전극 가지부(210B)에 각각 독립적으로 전기 신호를 전달할 수 있다.
제1 전극 가지부(210B)는 제1 전극 줄기부(210S)의 적어도 일부에서 분지되고 제2 방향(DR2)으로 연장되어 배치된다. 다만, 제1 전극 가지부(210B)는 제1 전극 줄기부(210S)와 대향하여 배치된 제2 전극 줄기부(220S)와 이격된 상태에서 종지할 수 있다.
제2 전극(220)은 제1 방향(DR1)으로 연장되어 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다. 제2 전극 줄기부(220S)는 제1 전극 줄기부(210S)와 이격 대향하도록 배치되고, 제2 전극 가지부(220B)는 적어도 하나의 제1 전극 가지부(210B)와 이격 대향하도록 배치될 수 있다.
제2 전극 줄기부(220S)는 제1 전극 줄기부(210S)와 달리 제1 방향(DR1)으로 연장되어 각 서브 화소(PXn)들을 가로지르도록 배치될 수 있다. 각 서브 화소(PXn)를 가로지르는 제2 전극 줄기부(220S)는 각 화소(PX) 또는 서브 화소(PXn)들이 배치된 표시 영역(DPA)의 외곽부, 또는 비표시 영역(NDA)에서 일 방향으로 연장된 부분과 연결될 수 있다.
제2 전극 가지부(220B)는 제2 전극 줄기부(220S)로부터 제2 방향(DR2)으로 분지되되 제1 전극 줄기부(210S)와 이격된 상태에서 종지될 수 있다. 제2 전극 가지부(220B)는 제1 전극 가지부(210B)와 이격 대향하도록 배치됨으로써, 이들 사이에 발광 소자(300)들이 배치되는 영역을 형성할 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 트랜지스터(TR1) 및 제1 전압 배선(191, 또는 도 2의 'VSSL')과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(210)은 제1 전극 줄기부(210S)가 제1 평탄화층(200)을 관통하는 제1 전극 컨택홀(CNTD)을 통해 도전 패턴(196)과 접촉하고, 이를 통해 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(123)과 전기적으로 연결될 수 있다. 이에 따라 각 서브 화소(PXn)에 배치된 제1 전극(210)들은 서로 다른 제1 트랜지스터(TR1)들로부터 독립적으로 전기 신호를 전달 받을 수 있다. 제2 전극(220)은 제2 전극 줄기부(220S)가 연결되고, 표시 영역(DPA) 이외의 영역에서 일 방향으로 연장된 부분이 제1 평탄화층(200)을 관통하는 제2 전극 컨택홀(CNTD)을 통해 제1 전압 배선(191)과 접촉할 수 있다. 도면에는 제1 전극 컨택홀(CNTD)은 각 서브 화소(PXn)의 제1 전극 줄기부(210S)마다 형성되고, 제2 전극 컨택홀(CNTS)은 각 서브 화소(PXn)들을 가로지르는 하나의 제2 전극 줄기부(220S)에 하나만이 형성된 것을 도시하고 있다. 다만, 이에 제한되지 않으며, 경우에 따라서는 제2 전극 컨택홀(CNTS)의 경우에도 각 서브 화소(PXn) 마다 형성되고, 각 서브 화소(PXn)의 제2 전극(220)들이 각각 제1 전압 배선(191)과 전기적으로 연결될 수 있다.
도면에서는 각 서브 화소(PXn)마다 2개의 제1 전극 가지부(210B)와 하나의 제2 전극 가지부(220B)가 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제1 전극 가지부(210B)와 제2 전극 가지부(220B)는 더 많은 수 또는 더 적은 수로 배치될 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(210)과 제2 전극(220)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 서로 이격되어 대향함으로써, 그 사이에 발광 소자(300)가 배치될 영역이 형성된다면 이들이 배치되는 구조나 형상은 특별히 제한되지 않는다.
제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 상에 배치되고, 이들은 제1 방향(DR1)으로 이격 대향할 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에는 복수의 발광 소자(300)들이 배치되고, 발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이에 배치됨과 동시에 적어도 일 단부가 제1 전극(210) 및 제2 전극(220)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410) 및 제2 내부 뱅크(420)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(210)과 제2 전극(220)은 각각 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 외면을 덮도록 배치될 수 있다. 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 측면 상에는 제1 전극(210)과 제2 전극(220)이 각각 배치되고, 후술할 바와 같이 제1 전극(210)과 제2 전극(220)은 반사율이 높은 재료를 포함하여 발광 소자(300)에서 방출되어 제1 내부 뱅크(410)와 제2 내부 뱅크(420)의 측면으로 진행하는 광을 반사시킬 수 있다. 이에 따라, 제1 전극(210)과 제2 전극(220) 사이의 간격은 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(210)과 제2 전극(220)은 적어도 일부 영역이 제1 평탄화층(200) 상에 직접 배치될 수 있다.
또한, 복수의 전극(210, 220)들은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 광을 방출하도록 소정의 전압을 인가 받을 수 있다. 예를 들어, 복수의 전극(210, 220)들은 후술하는 접촉 전극(261, 262)을 통해 발광 소자(300)와 전기적으로 연결되고, 전극(210, 220)들로 인가된 전기 신호를 접촉 전극(261, 262)을 통해 발광 소자(300)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(210)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(220)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(210)과 제2 전극(220) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(210, 220)은 발광 소자(300)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(300)는 제1 전극(210)과 제2 전극(220)에 정렬 신호를 인가하여 제1 전극(210)과 제2 전극(220) 사이에 전기장을 형성하는 공정을 통해 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 후술할 바와 같이, 발광 소자(300)는 잉크젯 공정을 통해 소정의 잉크에 분산된 상태로 제1 전극(210)과 제2 전극(220) 상에 분사되고, 제1 전극(210)과 제2 전극(220) 사이에 정렬 신호를 인가하여 발광 소자(300)에 유전영동힘(Dielectrophoretic Force)을 인가하는 방법을 통해 이들 사이에 정렬될 수 있다.
한편, 각 전극(210, 220)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(210, 220)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(210, 220)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(210, 220)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(210, 220)으로 입사되는 광을 반사시켜 각 서브 화소(PXn)의 상부 방향으로 출사시킬 수도 있다.
이에 제한되지 않고, 각 전극(210, 220)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(210, 220)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 절연층(510)은 제1 평탄화층(200), 제1 전극(210) 및 제2 전극(220) 상에 배치된다. 제1 절연층(510)은 각 전극(210, 220)들, 또는 내부 뱅크(410, 420)들이 이격된 사이 영역에 더하여, 내부 뱅크(410, 420)를 중심으로 이들 사이 영역의 반대편에도 배치될 수 있다. 또한, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된다. 예를 들어, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 포함하여 제1 평탄화층(200) 상에 전면적으로 배치되되, 제1 전극(210)과 제2 전극(220)의 상면 일부를 노출하도록 배치될 수 있다. 제1 절연층(510)에는 제1 전극(210)과 제2 전극(220)을 부분적으로 노출시키는 개구부(미도시)가 형성되고, 제1 전극(210)과 제2 전극(220)의 일 측과 타 측만을 덮도록 배치될 수 있다. 제1 전극(210)과 제2 전극(220)은 상기 개구부에 의해 내부 뱅크(410, 420) 상에 배치된 부분 중 일부가 노출될 수 있다.
제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제1 절연층(510)의 형상 및 구조는 이에 제한되지 않는다.
예시적인 실시예에서, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220) 사이에서 상면 일부에 단차가 형성될 수 있다. 몇몇 실시예에서, 제1 절연층(510)은 무기물 절연성 물질을 포함하고, 제1 전극(210)과 제2 전극(220)을 부분적으로 덮도록 배치된 제1 절연층(510)은 하부에 배치되는 전극(210, 220)들이 형성하는 단차에 의해 상면의 일부가 단차질 수 있다. 이에 따라 제1 전극(210)과 제2 전극(220) 사이에서 제1 절연층(510) 상에 배치되는 발광 소자(300)는 제1 절연층(510)의 상면 사이에서 빈 공간을 형성할 수 있다. 상기 빈 공간은 후술하는 제2 절연층(520)을 이루는 재료에 의해 채워질 수도 있다.
한편, 도면에 도시되지 않았으나, 외부 뱅크(450)는 제1 절연층(510) 상에 배치될 수 있다. 도 4 및 도 5에 도시된 바와 같이, 외부 뱅크(450)는 각 서브 화소(PXn)들 간의 경계에 배치될 수 있다. 외부 뱅크(450)는 적어도 제2 방향(DR2)으로 연장되도록 배치되며, 내부 뱅크(410, 420) 및 전극(210, 220)들 사이에 발광 소자(300)가 배치되는 영역을 포함하여 내부 뱅크(410, 420)과 전극(210, 220)들의 일부를 둘러싸도록 배치될 수 있다. 또한, 외부 뱅크(450)는 제1 방향(DR1)으로 연장된 부분을 더 포함하여 표시 영역(DPA) 전면에 있어서 격자형 패턴을 형성할 수 있다.
일 실시예에 따르면, 외부 뱅크(450)의 높이는 내부 뱅크(410, 420)의 높이보다 클 수 있다. 내부 뱅크(410, 420)와 달리, 외부 뱅크(450)는 이웃하는 서브 화소(PXn)들을 구분함과 동시에 표시 장치(10)의 제조 공정 중, 발광 소자(300)를 배치하기 위한 잉크젯 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 즉, 외부 뱅크(450)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(300)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 외부 뱅크(450)는 내부 뱅크(410, 420)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(300)는 제1 전극(210)과 제2 전극(220) 사이, 또는 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 배치될 수 있다. 발광 소자(300)는 일 단부가 제1 전극(210)과 전기적으로 연결되고, 타 단부가 제2 전극(220)과 전기적으로 연결될 수 있다. 발광 소자(300)는 후술하는 접촉 전극(261, 262)을 통해 각각 제1 전극(210)과 제2 전극(220)에 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 갖고 일 방향으로 배향되어 정렬될 수도 있다. 또한, 예시적인 실시예에서 발광 소자(300)는 일 방향으로 연장된 형상을 가지며, 각 전극(210, 220)들이 연장된 방향과 발광 소자(300)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)는 각 전극(210, 220)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(300)는 서로 다른 물질을 포함하는 활성층(330)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 일 실시예에 따른 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(300)들을 포함할 수 있다. 제1 서브 화소(PX1)의 발광 소자(300)는 중심 파장대역이 제1 파장인 제1 색의 광을 방출하는 활성층(330)을 포함하고, 제2 서브 화소(PX2)의 발광 소자(300)는 중심 파장대역이 제2 파장인 제2 색의 광을 방출하는 활성층(330)을 포함하고, 제3 서브 화소(PX3)의 발광 소자(300)는 중심 파장대역이 제3 파장인 제3 색의 광을 방출하는 활성층(330)을 포함할 수 있다.
이에 따라 제1 서브 화소(PX1)에서는 제1 색의 광이 출사되고, 제2 서브 화소(PX2)에서는 제2 색의 광이 출사되고, 제3 서브 화소(PX3)에서는 제3 색의 광이 출사될 수 있다. 몇몇 실시예에서, 제1 색의 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광이고, 제2 색의 광은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색광이고, 제3 색의 광은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색광 일 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 동일한 종류의 발광 소자(300)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(300)는 각 전극(210, 220) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 예를 들어, 발광 소자(300)는 내부 뱅크(410, 420) 사이에 배치된 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(300)는 일부 영역이 각 전극(210, 220)과 두께 방향으로 중첩하도록 배치될 수 있다. 발광 소자(300)의 일 단부는 제1 전극(210)과 두께 방향으로 중첩하여 제1 전극(210) 상에 놓이고, 타 단부는 제2 전극(220)과 두께 방향으로 중첩하여 제2 전극(220) 상에 놓일 수 있다. 다만, 이에 제한되지 않으며, 도면에 도시되지 않았으나 각 서브 화소(PXn) 내에 배치된 발광 소자(300)들 중 적어도 일부는 내부 뱅크(410, 420) 사이에 형성된 영역 이외의 영역, 예를 들어 내부 뱅크(410, 420)와 외부 뱅크(450) 사이에 배치될 수도 있다.
발광 소자(300)는 제1 기판(110) 또는 제1 평탄화층(200)의 상면과 평행한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따른 표시 장치(10)의 발광 소자(300)는 일 방향으로 연장된 형상을 갖고, 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 발광 소자(300)는 연장된 일 방향이 제1 평탄화층(200)과 평행하도록 배치되고, 발광 소자(300)에 포함된 복수의 반도체층들은 제1 평탄화층(200)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(200)에 수직한 방향으로 배치될 수도 있다. 발광 소자(300)의 구조에 대한 보다 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
제2 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(300) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(520)은 발광 소자(300)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(300)를 보호함과 동시에 표시 장치(10)의 제조 공정 중 발광 소자(300)를 고정시킬 수도 있다. 제2 절연층(520) 중 발광 소자(300) 상에 배치된 부분은 평면상 제1 전극(210)과 제2 전극(220) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(520)은 각 서브 화소(PXn) 내에서 스트라이프형 또는 아일랜드형 패턴을 형성할 수 있다.
제2 절연층(520)은 발광 소자(300) 상에 배치되되, 발광 소자(300)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(300)의 노출된 단부는 후술하는 접촉 전극(261, 262)과 접촉할 수 있다. 이러한 제2 절연층(520)의 형상은 통상적인 마스크 공정을 이용하여 제2 절연층(520)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제2 절연층(520)을 형성하기 위한 마스크는 발광 소자(300)의 길이보다 좁은 폭을 갖고, 제2 절연층(520)을 이루는 재료가 패터닝되어 발광 소자(300)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 예시적인 실시예에서, 제2 절연층(520)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(510) 사이에 배치될 수도 있다. 제2 절연층(520)은 표시 장치(10)의 제조 공정 중에 형성된 제1 절연층(510)과 발광 소자(300) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제2 절연층(520)은 발광 소자(300)의 외면을 감싸도록 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제2 절연층(520) 상에는 복수의 접촉 전극(261, 262)이 배치될 수 있다.
도 4에 도시된 바와 같이, 복수의 접촉 전극(261, 262)들은 일 방향으로 연장된 형상을 가질 수 있다. 복수의 접촉 전극(261, 262)들은 각각 발광 소자(300) 및 전극(210, 220)들과 접촉할 수 있고, 발광 소자(300)들은 접촉 전극(261, 262)을 통해 제1 전극(210)과 제2 전극(220)으로부터 전기 신호를 전달 받을 수 있다.
접촉 전극(261, 262)은 제1 접촉 전극(261) 및 제2 접촉 전극(262)을 포함할 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극(210)과 제2 전극(220)의 일부 영역 상에 배치될 수 있다. 제1 접촉 전극(261)은 제1 전극(210) 상에 배치되고, 제2 접촉 전극(262)은 제2 전극(220) 상에 배치되며, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제2 절연층(520) 상에서 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 일 방향으로 측정된 폭이 각각 제1 전극(210)과 제2 전극(220), 또는 제2 전극 가지부(220B)의 상기 일 방향으로 측정된 폭보다 클 수 있다. 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 발광 소자(300)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(210)과 제2 전극(220)의 양 측면을 덮도록 배치될 수 있다. 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 상면 일부가 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 제1 전극(210)과 제2 전극(220)의 노출된 상면과 접촉할 수 있다. 예를 들어, 제1 접촉 전극(261)은 제1 전극(210) 중 제1 내부 뱅크(410) 상에 위치한 부분과 접촉하고, 제2 접촉 전극(262)은 제2 전극(220) 중 제2 내부 뱅크(420) 상에 위치한 부분과 접촉할 수 있다. 다만, 이에 제한되지 않고, 경우에 따라서 제1 접촉 전극(261) 및 제2 접촉 전극(262)은 그 폭이 제1 전극(210)과 제2 전극(220)보다 작게 형성되어 상면의 노출된 부분만을 덮도록 배치될 수도 있다.
도 6에 도시된 바와 같이 제1 접촉 전극(261)과 제2 접촉 전극(262)은 각각 제1 전극(210)과 제2 전극(220) 상에 배치되고, 적어도 일부 영역은 제1 절연층(510)과 발광 소자(300) 상에도 배치된다.
발광 소자(300)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(261)과 제2 접촉 전극(262)은 상기 반도체층이 노출된 단부면에서 발광 소자(300)와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 양 단부의 측면이 부분적으로 노출될 수도 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(300)의 외면을 덮는 제2 절연층(520)을 형성하는 공정에서 발광 소자(300)의 반도체층 외면을 둘러싸는 절연막(도 7의 '380')이 부분적으로 제거될 수 있고, 발광 소자(300)의 노출된 측면은 제1 접촉 전극(261) 및 제2 접촉 전극(262)과 접촉할 수도 있다. 발광 소자(300)의 일 단부는 제1 접촉 전극(261)을 통해 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(262)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 접촉 전극(261)과 하나의 제2 접촉 전극(262)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(261)과 제2 접촉 전극(262)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(210)과 제2 전극(220)의 수에 따라 달라질 수 있다.
제1 접촉 전극(261)과 제2 접촉 전극(262)은 서로 대향하는 각 단부들이 제2 절연층(520) 상에 배치되고, 상기 단부들은 제2 절연층(520) 상에서 이격될 수 있다. 다만, 이에 제한되지 않으며, 도면으로 도시하지 않았으나, 제1 접촉 전극(261)과 제2 접촉 전극(262) 사이에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 접촉 전극(261)을 덮도록 배치됨으로써, 제1 접촉 전극(261)과 제2 접촉 전극(262)을 상호 절연시킬 수 있다.
접촉 전극(261, 262)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(550)은 제1 기판(110) 상에 전면적으로 배치될 수 있다. 제3 절연층(550)은 제1 기판(110) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510), 제2 절연층(520), 및 제3 절연층(550) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(510), 제2 절연층(520), 및 제3 절연층(550)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또한, 제1 절연층(510), 제2 절연층(520), 및 제3 절연층(550)은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(300)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달 받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 7을 참조하면 참조하면, 발광 소자(300)는 제1 반도체층(310), 제2 반도체층(320), 활성층(330), 전극층(370) 및 절연막(380)을 포함할 수 있다.
제1 반도체층(310)은 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(310)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(310)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(310)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(320)은 후술하는 활성층(330) 상에 배치된다. 제2 반도체층(320)은 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(320)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(320)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(320)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(320)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(310)과 제2 반도체층(320)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 활성층(330)의 물질에 따라 제1 반도체층(310)과 제2 반도체층(320)은 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
활성층(330)은 제1 반도체층(310)과 제2 반도체층(320) 사이에 배치된다. 활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(330)은 제1 반도체층(310) 및 제2 반도체층(320)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(370)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(300)는 적어도 하나의 전극층(370)을 포함할 수 있다. 도 7에서는 발광 소자(300)가 하나의 전극층(370)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 전극층(370)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(370)은 발광 소자(300)가 전극(210, 220) 또는 접촉 전극(261, 262)과 전기적으로 연결될 때, 발광 소자(300)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 반도체층(310)으로부터 전극층(370)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성층(330)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(370) 외면의 일부만 커버하여 각 전극층(370)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(380)은 발광 소자(300)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm 내외일 수 있다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(10)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(300)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(300)들은 활성층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 상술한 바와 같이, 표시 장치(10)의 제조 공정 중 각 전극(210, 220)들에 정렬 신호가 인가되면 그 상부에 전기장이 형성된다. 발광 소자(300)들은 상기 전기장에 의해 유전영동힘을 전달 받아, 배향 방향 및 위치가 변하면서 각 전극(210, 220)들 사이에 정렬될 수 있다. 여기서, 각 전극(210, 220)들에 인가되는 정렬 신호는 비표시 영역(NDA)에 위치하는 패드 영역(PDA)에서 외부의 정렬 패드들로부터 인가될 수 있다. 일 실시예에 따르면, 표시 장치(10)는 정렬 신호가 인가되는 전압 배선, 예를 들어 제1 전압 배선(VSSL)이 서로 분리된 복수의 정렬 배선을 포함하고, 각 정렬 배선과 연결된 배선들이 배치된 표시 영역(DPA)은 서로 다른 정렬 패드로부터 정렬 신호가 인가될 수 있다. 표시 장치(10)는 표시 영역(DPA)의 면적이 커지고 많은 수의 화소(PX) 또는 서브 화소(PXn)들을 포함할 경우, 정렬 신호가 인가되는 정렬 패드로부터 거리가 먼 화소들에는 발광 소자(300)의 정렬을 위한 전기장의 세기가 약해질 수도 있다. 일 실시예에 따르면 발광 소자(300)의 정렬을 위해 인가되는 정렬 신호가 서로 다른 표시 영역(DPA)에서는 서로 다른 정렬 배선을 통해 인가되고, 각 표시 영역(DPA) 전면에 있어 균일한 세기의 전기장을 형성할 수 있다. 이에 따라 각 화소(PX) 또는 서브 화소(PXn)마다 발광 소자(300)들이 균일하게 정렬될 수 있고, 정렬 신호에 의해 발생할 수 있는 전극(210, 220) 또는 배선들의 발열 문제를 해소할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 8에서는 설명의 편의를 위해 표시 영역(DPA)과 비표시 영역(NDA)에 배치된 제1 전극(210), 제2 전극(220) 및 제1 전압 배선(VSSL)과, 패드 영역(PDA)에 배치된 패드(도 8의 'WPD_VSS', 'WPD_GND')들만 도시하였다. 다만, 상술하였으나 도면에 도시되지 않은 다른 부재들이 표시 영역(DPA), 비표시 영역(NDA) 및 패드 영역(PDA)에 배치될 수 있음은 자명하다.
도 8을 참조하면, 표시 영역(DPA)은 위치에 따라 서로 다른 표시 영역(DPA)으로 분리될 수 있다. 예를 들어, 표시 영역(DPA)은 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)을 포함하고, 이들은 각각 표시 영역(DPA)을 중심을 기준으로 일 측과 타 측에 위치할 수 있다. 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)은 실질적으로 하나의 표시 영역(DPA)을 구성하는 것으로, 후술하는 제1 전압 배선(VSSL)의 배치에 따라 서로 구분되는 영역들로 정의된 것일 수 있다.
제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)에는 각각 복수의 화소(PX) 및 서브 화소(PXn)들이 배치된다. 각 서브 화소(PXn)들은 상술한 바와 같이 제1 전극(210)과 제2 전극(220)을 포함하고, 제1 전극(210)과 제2 전극(220)은 각각 전극 줄기부(210S, 220S)와 전극 가지부(210B, 220B)를 포함할 수 있다. 제1 전극 줄기부(210S)는 이웃하는 서브 화소(PXn)의 경계에서 이격 배치되는 반면, 제2 전극 줄기부(220S)는 제1 방향(DR1)으로 연장되고, 표시 영역(DPA)을 넘어 비표시 영역(NDA)까지 연장될 수 있다. 제1 전극 가지부(210B)와 제2 전극 가지부(220B), 및 다른 부재들에 대한 설명은 상술한 바와 동일하다.
한편, 일 실시예에 따르면, 표시 장치(10)는 비표시 영역(NDA)에 배치된 제1 전극 배선(210F) 및 제2 전극 배선(220F)을 더 포함할 수 있다. 제1 전극 배선(210F)과 제2 전극 배선(220F)은 일 방향으로 연장되어 표시 영역(DPA)의 외곽부에 위치한 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 제1 전극 배선(210F)과 제2 전극 배선(220F)은 제2 방향(DR2)으로 연장되고, 표시 영역(DPA)의 제1 방향(DR1) 일 측 및 타 측에 배치될 수 있다. 즉, 제1 전극 배선(210F)과 제2 전극 배선(220F)은 표시 영역(DPA)과 패드 영역(PDA) 사이에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 표시 영역(DPA)의 상 측과 하 측에 배치된 전극 배선(210F, 220F)들은 실질적으로 동일한 구조를 가질 수 있다. 다만, 제1 전극 배선(210F)과 제2 전극 배선(220F) 중 표시 영역(DPA)의 제1 방향(DR1) 타 측에 배치된 배선들은 생략될 수도 있다. 이하에서는 표시 영역(DPA)의 제1 방향(DR1) 일 측인 상 측에 배치된 전극 배선(210F, 220F)에 대하여 자세히 설명하고, 제1 방향(DR1) 타 측인 하 측에 배치된 전극 배선(210F, 220F)에 대한 설명은 생략하기로 한다.
제1 전극 배선(210F)과 제2 전극 배선(220F)은 표시 장치(10)의 제조 공정 중 정렬 신호가 인가되는 배선일 수 있다. 표시 장치(10)의 제조 공정에서 제1 전극 배선(210F)은 제1 전극(210), 예를 들어 제1 전극 줄기부(210S)와 연결되고, 제2 전극 배선(220F)은 제2 전극 줄기부(220S)와 연결된 상태로 정렬 신호가 인가될 수 있다. 상기 정렬 신호는 각 전극 배선(210F, 220F)들로부터 각 전극(210, 220)들로 전달되고, 전극(210, 220)들 상에 전기장이 형성될 수 있다.
제2 전극 줄기부(220S)는 제1 방향(DR1)으로 연장되어 복수의 서브 화소(PXn)들을 가로질러 제2 전극 배선(220F)과 연결될 수 있다. 반면, 제1 전극 줄기부(210S)는 표시 장치(10)의 제조 공정 중 발광 소자(300)가 정렬되면 각 서브 화소(PXn)마다 분리될 수 있다. 이에 따라 제1 전극(210)은 제1 전극 배선(210F)과 분리되고, 제1 전극 배선(210F)은 표시 장치(10)의 비표시 영역(NDA)에 배치된 플로팅 배선(Floating line)일 수 있다.
한편, 일 실시예에 따르면, 제1 전극 배선(210F)은 하나의 배선이 표시 영역(DPA)과 패드 영역(PDA) 사이의 비표시 영역(NDA)에 배치되고, 제2 전극 배선(220F)은 둘 이상의 배선이 표시 영역(DPA)과 패드 영역(PDA) 사이의 비표시 영역(NDA)에서 서로 이격 배치될 수 있다. 예를 들어, 제1 전극 배선(210F)은 하나의 배선이 비표시 영역(NDA)에 배치되되 제1 표시 영역(DPA1)으로부터 제2 표시 영역(DPA2)까지 연장되고, 제2 전극 배선(220F)은 복수개의 배선이 비표시 영역(NDA)에 배치되되 각각 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)에 대응하는 영역에 배치될 수 있다. 제2 전극 배선(220F)은 복수개의 배선이 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)의 경계가 위치하는 부분(도 8의 'Q'부분)에서 서로 이격 배치될 수 있다.
제1 전압 배선(VSSL)은 표시 영역(DPA)과 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VSSL)은 비표시 영역(NDA)에 배치되어 제2 방향(DR2)으로 연장된 배선 줄기부(VSSL1_S, VSSL2_S)와, 배선 줄기부(VSSL1_S, VSSL2_S)에서 제1 방향(DR1)으로 분지되어 표시 영역(DPA)에 배치된 배선 가지부(VSSL1_B, VSSL2_B)를 포함할 수 있다. 제1 전압 배선(VSSL)은 비표시 영역(NDA)에 배치된 배선 줄기부(VSSL1_S, VSSL2_S) 또는 표시 영역(DPA)에 배치된 배선 가지부(VSSL1_B, VSSL2_B)에서 제2 전극(220)과 전기적으로 연결될 수 있다. 제1 전압 배선(VSSL)은 상술한 바와 같이 제1 전원 전압(VSS)이 인가될 수 있고, 표시 장치(10)의 제조 공정 중에는 정렬 신호가 인가될 수 있다.
제1 전압 배선(VSSL)은 제2 전극 배선(220F)과 동일하게 복수개의 배선을 포함하고, 이들은 비표시 영역(NDA)에서 서로 분리될 수 있다. 일 실시예에 따르면, 제1 전압 배선(VSSL)은 서로 분리된 제1 분리 배선(VSSL1) 및 제2 분리 배선(VSSL2)을 포함할 수 있다. 제1 분리 배선(VSSL1)은 제1 표시 영역(DPA1) 및 제1 표시 영역(DPA1)과 패드 영역(PDA) 사이의 비표시 영역(NDA)에 배치되고, 제2 분리 배선(VSSL2)은 제2 표시 영역(DPA2) 및 제2 표시 영역(DPA2)과 패드 영역(PDA) 사이의 비표시 영역(NDA)에 배치될 수 있다.
제1 분리 배선(VSSL1)은 제1 표시 영역(DPA1)에 배치된 제1 배선 가지부(VSSL1_B) 및 제1 표시 영역(DPA1)과 패드 영역(PDA) 사이에 배치되고 제1 배선 가지부(VSSL1_B)와 연결된 제1 배선 줄기부(VSSL1_S)를 포함할 수 있다. 제2 분리 배선(VSSL2)은 제2 표시 영역(DPA2)에 배치된 제2 배선 가지부(VSSL2_B) 및 제2 표시 영역(DPA2)과 패드 영역(PDA) 사이에 배치되고 제2 배선 가지부(VSSL2_B)와 연결된 제2 배선 줄기부(VSSL2_S)를 포함할 수 있다.
제1 배선 줄기부(VSSL1_S)와 제2 배선 줄기부(VSSL2_S)는 각각 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)의 상 측 또는 하 측에 위치한 비표시 영역(NDA)에 배치된다. 제1 배선 줄기부(VSSL1_S)와 제2 배선 줄기부(VSSL2_S)는 비표시 영역(NDA) 중 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)의 경계가 위치하는 부분(도 8의 'Q'부분)에서 서로 이격 배치될 수 있다. 또한, 제1 배선 줄기부(VSSL1_S)와 제2 배선 줄기부(VSSL2_S)는 각각 서로 다른 전원 패드들, 예를 들어 제1-1 전원 패드(WPD_VSS1)와 제1-2 전원 패드(WPD_VSS2)와 연결된다. 이에 따라, 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2)은 각각 독립적으로 전기 신호가 인가될 수 있다.
상술한 바와 같이, 제2 전극(220)은 제1 전압 배선(VSSL)과 전기적으로 연결될 수 있다. 다만, 제2 전극(220)과 제1 전압 배선(VSSL)은 각각 서로 분리된 복수개의 배선을 포함하여, 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)의 배선들은 상호 분리될 수 있다. 즉, 제1 표시 영역(DPA1)에 배치된 제2 전극(220)들은 제1 전압 배선(VSSL)의 제1 분리 배선(VSSL1)과만 전기적으로 연결되고, 제2 표시 영역(DPA2)에 배치된 제2 전극(220)들은 제1 전압 배선(VSSL)의 제2 분리 배선(VSSL2)과만 전기적으로 연결될 수 있다.
표시 장치(10)의 제조 공정 중, 제1 전압 배선(VSSL)은 정렬 신호가 인가되고, 이는 제1 전압 배선(VSSL)과 연결된 제2 전극(220)에 전달될 수 있다. 제1 전압 배선(VSSL)의 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2)이 서로 다른 제1 전원 패드(WPD_VSS1, WPD_VSS2)로부터 정렬 신호가 인가되므로, 제1 표시 영역(DPA1)에 배치된 제2 전극(220)과 제2 표시 영역(DPA2)에 배치된 제2 전극(220)들은 각각 독립적으로 정렬 신호가 전달될 수 있다.
반면, 제1 전극 배선(210F)은 패드 영역(PDA)에 배치된 접지 전원 패드(WPD_GND1, WPD_GND2)와 연결될 수 있고, 제1 전극 배선(210F)이 부분적으로 서로 다른 패드와 연결되더라도 하나의 배선으로 배치됨에 따라 동일한 전위를 가질 수 있다. 즉, 표시 장치(10)의 제조 공정 중, 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)에 배치된 제1 전극(210)들은 각각 동일한 정렬 신호가 인가될 수 있다.
일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에서 서로 분리된 배선들을 포함하는 제1 전압 배선(VSSL) 및 제2 전극 배선(220F)을 포함하여, 제조 공정 중 서로 다른 표시 영역(DPA)에서 각각 독립적으로 정렬 신호를 인가할 수 있다. 예를 들어, 제1 표시 영역(DPA1)에서는 제1 분리 배선(VSSL1)을 통해 제2 전극(220)에 정렬 신호를 전달하고, 제2 표시 영역(DPA2)에서는 제2 분리 배선(VSSL2)을 통해 제2 전극(220)에 정렬 신호를 전달할 수 있다. 표시 장치(10)가 많은 수의 화소(PX) 또는 서브 화소(PXn)를 포함하더라도, 하나의 전원 패드를 이용하여 일부 표시 영역(DPA)에만 정렬 신호를 인가할 수 있고, 해당 표시 영역(DPA)의 전면에 균일한 세기의 전기장을 형성할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
한편, 표시 장치(10)의 구동 중 제1 전압 배선(VSSL)의 분리 배선(VSSL1, VSSL2)들이 전기적으로 연결되지 않은 상태로 유지된다면 각 표시 영역(DPA)마다 인가되는 제1 전원 전압(VSS)의 전위에 편차가 생길 수도 있다. 제1 분리 배선(VSSL1)을 통해 제1 표시 영역(DPA1)에 인가된 제1 전원 전압(VSS)은 제2 분리 배선(VSSL2)을 통해 제2 표시 영역(DPA2)에 인가된 제1 전원 전압(VSS)과 편차가 생길 수 있고, 이 경우 각 표시 영역(DPA)에서 표시되는 광의 세기 또는 화질이 서로 다를 수 있다.
일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에 배치되고, 소스/드레인 전극이 제1 분리 배선(VSSL1) 및 제2 분리 배선(VSSL2)에 접속된 제1 스위칭 트랜지스터(ST1)를 포함할 수 있다. 제1 스위칭 트랜지스터(ST1)는 표시 장치(10)의 제조 공정 중에는 턴 오프 상태로 유지되고, 표시 장치(10)의 구동 중에는 턴 온 상태로 유지된다. 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2) 사이의 제1 스위칭 트랜지스터(ST1)가 턴 온되면, 표시 장치(10)의 구동 중 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)에는 균일한 전위의 제1 전원 전압(VSS)이 인가될 수 있다.
도 9는 도 8의 Q부분의 개략적인 단면도이다. 도 10은 일 실시예에 따른 표시 장치의 일부 서브 화소들의 등가 회로도이다.
먼저, 도 9를 참조하면, 일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에 배치되고, 소스/드레인 전극이 제1 전압 배선(VSSL)에 접속되는 제1 스위칭 트랜지스터(ST1)를 포함할 수 있다. 제1 스위칭 트랜지스터(ST1)는 실질적으로 제2 트랜지스터(TR2)와 동일한 구조를 가질 수 있다. 예를 들어, 제1 스위칭 트랜지스터(ST1)는 제3 활성물질층(750), 제3 게이트 전극(710), 제1 소스/드레인 전극(730) 및 제2 소스/드레인 전극(740)을 포함한다. 제1 스위칭 트랜지스터(ST1)는 비표시 영역(NDA)에 배치된 점을 제외하고는 그 구조가 제2 트랜지스터(TR2)를 통해 상술한 바와 동일하다.
한편, 도면으로 도시하지 않았으나, 제1 스위칭 트랜지스터(ST1)의 제3 게이트 전극(710)은 스캔 구동부(SDR)와 연결된 게이트 전압 라인(VG)으로부터 턴 온 및 턴 오프 신호를 인가 받을 수 있다. 제1 스위칭 트랜지스터(ST1)는 표시 장치(10)의 구동 중에는 게이트 전압 라인(VG)으로부터 턴 온 신호를 인가 받고, 제조 공정 중에는 턴 오프 신호가 인가될 수 있다.
제1 스위칭 트랜지스터(ST1)는 제1 소스/드레인 전극(730)이 제1 전압 배선(VSSL)의 제1 분리 배선(VSSL1), 예를 들어 제1 배선 줄기부(VSSL1_S)에 전기적으로 연결되고, 제2 소스/드레인 전극(740)은 제1 전압 배선(VSSL)의 제2 분리 배선(VSSL2), 예를 들어 제2 배선 줄기부(VSSL2_S)에 전기적으로 연결될 수 있다. 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2)은 각각 비표시 영역(NDA)에서 제2 전극 배선(220F)과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 제1 스위칭 트랜지스터(ST1)는 표시 장치(10)의 제조 공정 중 턴 오프될 수 있다. 제1 분리 배선(VSSL1)에만 정렬 신호가 전달되면, 상기 정렬 신호는 턴 오프된 제1 스위칭 트랜지스터(ST1)를 통해 흐르지 않는다. 이에 따라 제2 분리 배선(VSSL2)에는 정렬 신호가 인가되지 않고, 제2 분리 배선(VSSL2)과 연결된 제2 전극 배선(220F)에는 정렬 신호가 전달되지 않는다. 이와 동일하게, 제2 분리 배선(VSSL2)에만 정렬 신호가 전달되면, 상기 정렬 신호는 턴 오프된 제1 스위칭 트랜지스터(ST1)를 통해 흐르지 않고, 제1 분리 배선(VSSL1)과 연결된 제2 전극 배선(220F)에는 정렬 신호가 전달되지 않는다. 여기서, 제1 스위칭 트랜지스터(ST1)는 스캔 구동부(SDR)와 연결된 게이트 전압 라인(VG)으로부터 턴 오프 전압을 인가 받거나, 경우에 따라서 외부의 정렬 신호 인가 장치로부터 턴 오프 전압을 인가 받을 수도 있다. 표시 장치(10)의 제조 공정 중에는 스캔 구동부(SDR)가 구동하지 않고, 제1 스위칭 트랜지스터(ST1)는 외부 장치로부터 별도의 턴 오프 전압을 인가 받을 수도 있다. 다만, 이에 제한되지 않는다.
표시 장치(10)의 제조 공정 중에는 제1 스위칭 트랜지스터(ST1)가 턴 오프되고, 제1 분리 배선(VSSL1) 또는 제2 분리 배선(VSSL2)을 통해 각 표시 영역(DPA)에 독립적으로 발광 소자(300)들을 정렬시킬 수 있다. 각 분리 배선(VSSL1, VSSL2)들은 표시 영역(DPA)에 배치된 제2 전극(220)들 중 일부와 연결되고, 연결된 일부 제2 전극(220)들에만 정렬 신호를 인가할 수 있다. 어느 한 분리 배선(VSSL1, VSSL2)과 거리가 먼 화소(PX) 또는 서브 화소(PXn)는 다른 분리 배선(VSSL1, VSSL2)을 통해 정렬 신호가 인가되므로, 분리 배선(VSSL1, VSSL2)으로부터 거리가 먼 화소(PX)에 인가되는 정렬 신호의 세기가 약해지는 것을 방지할 수 있다. 이를 통해 표시 장치(10)의 제조 공정 중, 표시 영역(DPA) 전면에 있어서 균일한 세기의 정렬 신호를 인가할 수 있고, 각 화소(PX)에 균일한 세기의 전기장을 형성할 수 있다. 나아가, 표시 영역(DPA) 전면에 있어서 제1 전극(210)과 제2 전극(220) 사이에 배치되는 발광 소자(300)들의 정렬도를 향상시킬 수 있다.
또한, 일 실시예에 따르면, 제1 스위칭 트랜지스터(ST1)는 표시 장치(10)의 구동 중 턴 온될 수 있다. 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2)에 제1 전원 전압(VSS)이 각각 인가되더라도, 이들 사이에 배치된 제1 스위칭 트랜지스터(ST1)는 턴 온된 상태를 유지하고, 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2)을 통해 각각 인가된 제1 전원 전압(VSS)은 동일한 전위를 가질 수 있다.
도 10을 참조하면, 표시 장치(10)는 발광 소자(300)의 제2 전극(220)이 제1 스위칭 트랜지스터(ST1)와 전기적으로 연결된 제1 타입 화소(PXa)와 제2 타입 화소(PXb)를 포함할 수 있다. 제1 타입 화소(PXa)는 제1 발광 다이오드(EL1)의 타 단이 제1 스위칭 트랜지스터(ST1)의 제1 소스/드레인 전극 및 제1 전압 배선(VSSL)의 제1 분리 배선(VSSL1)에 접속될 수 있다. 제2 타입 화소(PXb)는 제2 발광 다이오드(EL2)의 타 단이 제1 스위칭 트랜지스터(ST1)의 제2 소스/드레인 전극 및 제1 전압 배선(VSSL)의 제2 분리 배선(VSSL2)에 접속될 수 있다. 제1 발광 다이오드(EL1)는 제1 타입 화소(PXa)에 배치된 제1 전극(210), 제2 전극(220) 및 이들 사이에 배치된 제1 발광 소자를 포함할 수 있고, 제2 발광 다이오드(EL2)는 제2 타입 화소(PXb)에 배치된 제1 전극(210), 제2 전극(220) 및 이들 사이에 배치된 제2 발광 소자를 포함할 수 있다. 일 예로, 제1 타입 화소(PXa)는 제1 표시 영역(DPA1)에 배치된 화소들 중, 발광 다이오드(EL)의 타 단이 제1 스위칭 트랜지스터(ST1)에 접속된 화소(PX) 또는 서브 화소(PXn)이고, 제2 타입 화소(PXb)는 제2 표시 영역(DPA2)에 배치된 화소들 중, 발광 다이오드(EL)의 타 단이 제1 스위칭 트랜지스터(ST1)에 접속된 화소(PX) 또는 서브 화소(PXn)일 수 있다.
표시 장치(10)의 구동 중에는 제1 스위칭 트랜지스터(ST1)가 턴 온 상태를 유지할 수 있다. 제1 전압 배선(VSSL)의 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2)에 각각 제1 전원 전압(VSS)이 인가되더라도, 제1 타입 화소(PXa)와 제2 타입 화소(PXb)의 발광 다이오드(EL1, EL2)는 타 단에 인가되는 제1 전원 전압(VSS)이 제1 스위칭 트랜지스터(ST1)를 통해 동일한 전위를 가질 수 있다. 이에 따라, 표시 장치(10)의 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)에서 표시되는 화면의 밝기에 편차가 생기는 것을 방지할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 자세히 설명하기로 한다. 이하에서는 표시 장치(10)의 제조 공정에 대하여 상세히 설명하도록 하며, 표시 장치(10)에 배치된 부재들, 예컨대 제1 전극(210), 제2 전극(220), 제1 전압 배선(VSSL) 등의 구조 및 배치에 대한 설명들은 간략히 설명하기로 한다.
도 11은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
먼저, 도 11을 참조하면, 제1 기판(110) 및 제1 기판(110) 상에 형성된 제1 전극(210), 제2 전극(220) 및 제1 전압 배선(VSSL)을 준비한다. 제1 기판(110) 상에는 상술한 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 복수의 절연층들이 더 배치될 수 있음은 상술한 바와 동일하다. 다만, 도 11의 제1 전극(210)은 각 서브 화소(PXn)의 제1 전극 줄기부(210S)들이 서로 연결되고, 제1 방향(DR1)으로 연장되어 제1 전극 배선(210F)과 연결될 수 있다. 표시 장치(10)의 제조 공정에서, 제1 전극(210)은 표시 영역(DPA) 및 비표시 영역(NDA) 전면에 있어 연결된 상태로 형성될 수 있다. 후술할 바와 같이, 이후의 후속 공정을 통해 제1 전극 줄기부(210S)가 부분적으로 단선되어 각 서브 화소(PXn) 마다 제1 전극 줄기부(210S)는 연결되지 않고, 플로팅 배선으로 남게될 수 있다.
한편, 도면에서는 제1 전극 배선(210F)이 비표시 영역(NDA)에 배치되어 제1 표시 영역(DPA1)으로부터 제2 표시 영역(DPA2)까지 연장되어 커버하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 전극 배선(210F)의 경우에도 제2 전극 배선(220F)과 같이 분리된 복수의 배선들을 포함할 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
도 12 및 도 13은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도들이다. 도 13은 도 12의 제1 표시 영역(DPA1)에 배치된 제1 타입 화소(PXa)의 개략적인 평면도이다.
이어 도 12 및 도 13을 참조하면, 제1 표시 영역(DPA1)의 제1 전극(210)과 제2 전극(220) 상에 발광 소자(300)들이 분산된 잉크(Ink)를 분사한다. 예시적인 실시예에서, 표시 장치(10)는 잉크젯 프린팅 공법을 이용하여 발광 소자(300)를 전극(210, 220)들 상에 분사할 수 있다. 제1 전극(210)과 제2 전극(220) 상에 분사된 잉크(Ink) 내에는 복수의 발광 소자(300)들이 분산될 수 있고, 도 13에 도시된 바와 같이, 발광 소자(300)들은 무작위의 배향 방향을 가질 수 있다. 이후의 공정에서 제1 전극(210)과 제2 전극(220)에 정렬 신호가 인가되면, 발광 소자(300)들은 제1 전극(210)과 제2 전극(220) 사이에 정렬될 수 있다.
도 14 및 도 15는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도들이다. 도 15는 도 14의 제1 표시 영역(DPA1)에 배치된 제1 타입 화소(PXa)의 개략적인 평면도이다.
다음으로, 도 14 및 도 15를 참조하면, 제1 전극(210)과 제2 전극(220)에 정렬 신호를 인가하여 발광 소자(300)들을 정렬시킨다. 제1 전극(210)은 제1 전극 배선(210F)을 통해 제1 정렬 신호가 인가되고, 제2 전극(220)은 제2 전극 배선(220F) 또는 제2 전극 줄기부(220S)를 통해 제2 정렬 신호가 인가될 수 있다. 제2 전극 배선(220F) 또는 제2 전극 줄기부(220S)는 제1 전압 배선(VSSL)의 제1 분리 배선(VSSL1)과 전기적으로 연결되고, 제1 분리 배선(VSSL1)으로 인가된 제2 정렬 신호는 제2 전극(220)으로 전달될 수 있다. 일 예로, 제1 전극(210)은 접지(Ground)되고, 제2 전극(220)은 교류 전압이 인가될 수 있다. 상기 교류 전압은 ±(10 ~50)V의 전압 및 10kHz 내지 1MHz의 주파수를 가질 수 있다. 제1 전극(210)은 제1 전극 배선(210F)이 연결된 접지 전원 패드(WPD_GND1)를 통해 접지될 수 있고, 제2 전극(220)은 제1 분리 배선(VSSL1)이 연결된 제1-1 전원 패드(WPD_VSS1)를 통해 교류 전원이 인가될 수 있다.
제1 전극(210) 및 제2 전극(220)에 인가되는 정렬 신호는 외부의 정렬 신호 인가 장치(미도시)를 통해 인가될 수 있다. 도면에 도시된 바와 같이, 표시 장치(10)의 패드 영역(PDA)에 배치된 접지 전원 패드(WPD_GND1, WPD_GND2)와 제1 전원 패드(WPD_VSS1, WPD_VSS2)는 정렬 신호 인가 장치의 정렬 패드(EPD1, EPD2)가 접속될 수 있다. 제1 정렬 패드(EPD1)는 제1 분리 배선(VSSL1)과 연결된 제1 접지 전원 패드(WPD_GND1) 및 제1-1 전원 패드(WPD_VSSL1)에 접속되고, 제2 정렬 패드(EPD2)는 제2 분리 배선(VSSL2)과 연결된 제2 접지 전원 패드(WPD_GND2) 및 제1-2 전원 패드(WPD_VSSL2)에 접속될 수 있다.
일 실시예에 따른 표시 장치(10)는 정렬 신호가 인가되는 제1 전압 배선(VSSL)이 서로 분리된 분리 배선(VSSL1, VSSL2)들을 포함하여, 일부 표시 영역(DPA)에 독립적으로 정렬 신호를 인가할 수 있다. 도면에 도시된 바와 같이, 정렬 신호 인가 장치가 제1 정렬 패드(EPD1)를 통해서 제1 접지 전원 패드(WPD_GND1)와 제1-1 전원 패드(WPD_VSS1)에만 정렬 신호를 인가하면, 제1 표시 영역(DPA1)에 배치된 제1 전극(210)과 제2 전극(220)에만 정렬 신호가 인가될 수 있다. 정렬 신호 인가 장치는 특정 범위의 정렬 신호를 인가할 수 있는데, 상기 정렬 신호의 세기가 약할 경우 표시 영역(DPA)의 전면에 있어서 균일한 세기의 정렬 신호가 인가되지 않을 수 있다. 다만, 표시 영역(DPA) 중 일부, 예를 들어 제1 표시 영역(DPA1)에만 정렬 신호를 인가함으로써, 적어도 제1 표시 영역(DPA1)에는 균일한 세기의 정렬 신호가 인가되어 제1 표시 영역(DPA1) 전면에 있어 발광 소자(300)들을 정렬시키기에 충분한 세기의 전기장이 형성될 수 있다.
제1 전극(210)과 제2 전극(220)에 정렬 신호가 인가되면, 이들 사이에는 전기장에 의한 전계(도 16의 'Ca')가 형성될 수 있다. 잉크(Ink)에 분산된 발광 소자(300)들은 상기 전계(Ca)에 의해 유전영동힘(Dielectrophoretic Force)을 받아 배향 방향 및 위치가 변하면서 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다. 도 15에 도시된 바와 같이, 복수의 발광 소자(300)들은 제1 전극(210)과 제2 전극(220) 사이에서 균일한 배향 방향을 갖고 정렬될 수 있다.
한편, 제1-1 전원 패드(WPD_VSS1)를 통해 교류 전압이 인가되는 동안 제1 스위칭 트랜지스터(ST1)는 턴 오프된 상태를 유지할 수 있다. 교류 전압이 제1 분리 배선(VSSL1)에 인가되더라도, 상기 교류 전압은 턴 오프된 제1 스위칭 트랜지스터(ST1)를 통해 흐르지 않으므로, 제2 분리 배선(VSSL2)에는 교류 전압이 전달되지 않을 수 있다.
도 16은 도 14 및 도 15의 일 단계에서 제1 스위칭 트랜지스터의 동작을 나타내는 개략적인 회로도이다. 도 16에서는 제1 타입 화소(PXa)와 제2 타입 화소(PXb)의 일부 회로도를 도시하여, 서로 다른 타입의 화소에 정렬 신호에 따른 전계가 형성되는 것을 개략적으로 도시하고 있다.
도 16을 참조하면, 제1 타입 화소(PXa)의 제1 발광 다이오드(EL1)와 제2 타입 화소(PXb)의 제2 발광 다이오드(EL2)는 일 단이 동시에 접지(도 16의 'GND')될 수 있다. 표시 장치(10)의 제조 공정 중 제1 전극(210)은 제1 전극 배선(210F)을 통해 표시 영역(DPA) 전면에 있어 서로 연결될 수 있고, 제1 접지 전원 패드(WPD_GND1)를 통해 제1 전극 배선(210F)이 접지되면 표시 영역(DPA) 전면에 배치된 제1 전극(210)들은 각각 접지(GND)될 수 있다.
반면, 제1 타입 화소(PXa)의 제1 분리 배선(VSSL1)을 통해 정렬 신호가 인가되면, 제1 타입 화소(PXa)의 접지된 제1 전극(210)과 정렬 신호가 인가된 제2 전극(220) 사이에 전기장에 의한 전계(Ca)가 형성될 수 있다. 제1 전극(210)과 제2 전극(220) 상에 분사된 잉크(Ink)의 발광 소자(300)는 전계(Ca)에 의해 정렬될 수 있다. 다만, 제1 분리 배선(VSSL1)을 통해 인가된 정렬 신호는 제1 스위칭 트랜지스터(ST1)를 통해 제2 타입 화소(PXb)의 제2 전극(220)으로 전달되지 못하므로, 제2 타입 화소(PXb)에는 전기장에 의한 전계가 형성되지 않는다.
도 17은 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다. 도 18은 도 17의 일 단계에서의 제1 스위칭 트랜지스터의 동작을 나타내는 개략적인 회로도이다.
다음으로, 도 17 및 도 18을 참조하면, 제2 표시 영역(DPA2)의 제1 전극(210)과 제2 전극(220) 상에 발광 소자(300)들이 분산된 잉크(Ink)를 분사하고, 제1 전극(210)과 제2 분리 배선(VSSL2)에 정렬 신호를 인가한다. 도면에 도시되지 않았으나, 본 단계에서는 정렬 신호 인가 장치의 제2 정렬 패드(EPD2)를 통해서만 정렬 신호가 인가되고, 제1-2 전원 패드(WPD_VSS2)와 제2 접지 전원 패드(WPD_GND2)를 통해서 정렬 신호가 인가될 수 있다. 이에 따라 제2 표시 영역(DPA2)에 배치된 화소(PX) 또는 서브 화소(PXn)들에 전기장에 의한 전계가 형성되고, 발광 소자(300)들은 제2 표시 영역(DPA2)의 전극(210, 220)들 사이에 정렬될 수 있다. 이에 대한 설명은 도 14 내지 도 16을 참조하여 상술한 바와 동일하다.
도 19는 일 실시예에 따른 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
다음으로, 도 19를 참조하면, 제1 전극 줄기부(210S)들의 일부를 단선하는 공정을 수행한다. 상술한 바와 같이, 제1 전극 줄기부(210S)는 각 서브 화소(PXn)들마다 분리되므로, 발광 소자(300)를 정렬시킨 뒤 제1 전극 줄기부(210S)의 일부(도 19의 'CB')를 단선하여 각 서브 화소(PXn)들의 제1 전극(210)이 독립적으로 구동 신호를 인가 받을 수 있다. 본 단계에서 제1 전극 배선(210F)은 제1 전극 줄기부(210S)와 전기적으로 단선되고, 비표시 영역(NDA)에서 플로팅 배선으로 남게될 수 있다.
이후, 도면으로 도시하지 않았으나 발광 소자(300) 상에 배치되는 제2 절연층(520), 접촉 전극(261, 262) 등을 형성하여 표시 장치(10)를 제조할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10) 및 이의 제조 공정의 다양한 실시예에 대하여 설명하기로 한다.
도 20은 다른 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제1 전압 배선(VSSL)과 제2 전극 배선(220F)이 더 많은 수의 배선들을 포함하여 이들이 상호 분리될 수 있다. 본 실시예는 제1 전압 배선(VSSL)과 제2 전극 배선(220F)이 더 분리될 수 있는 점에서 도 8의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 20의 표시 장치(10_1)는 표시 영역(DPA)이 제1 표시 영역(DPA1), 제2 표시 영역(DPA2) 및 제3 표시 영역(DPA3)을 포함하고, 제2 전극 배선(220F)은 각 표시 영역(DPA)들의 경계가 위치하는 부분에서 분리되어 이격된 복수의 배선들을 포함할 수 있다. 제1 전압 배선(VSSL)은 제1 분리 배선(VSSL1), 제2 분리 배선(VSSL2) 및 제3 분리 배선(VSSL3)을 포함할 수 있고, 이들의 배선 줄기부(VSSL1_S, VSSL2_S, VSSL3_S)들은 제2 전극 배선(220F)과 동일하게 상호 이격될 수 있다.
표시 장치(10_1)가 더 많은 수의 화소(PX)를 포함하여 더 큰 면적을 갖는 경우, 표시 영역(DPA)의 면적 대비 정렬 신호 인가 장치에서 인가되는 정렬 신호가 균일한 세기로 전달될 수 있는 면적이 작아질 수 있다. 이 경우, 표시 장치(10_1)는 제1 전압 배선(VSSL)을 더 많은 수의 분리 배선(VSSL1, VSSL2, VSSL3)들로 분리함으로써, 각 표시 영역(DPA) 마다 독립적으로 정렬 신호를 인가할 수 있다. 이를 통해, 표시 장치(10_1)의 면적이 더 커지더라도 일부의 표시 영역(DPA) 마다 균일한 세기의 정렬 신호를 인가할 수 있다.
한편, 제1 전극 배선(210F)의 경우, 표시 장치(10)의 제조 공정 중 제1 전극 줄기부(210S)와 단선되고, 비표시 영역(NDA)에 배치되어 플로팅 배선으로 남게 된다. 표시 장치(10)의 제조 공정 중에서도 제1 전극 배선(210F)은 제1 접지 전원 패드(WPD_GND1)와 제2 접지 전원 패드(WPD_GND2)에 연결되어 접지될 수 있다. 몇몇 실시예에서, 제1 전극 배선(210F)은 제2 전극 배선(220F)과 유사하여 복수의 배선들을 포함하여 이들이 상호 분리될 수 있다.
도 21은 다른 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제1 전극 배선(210F_2)이 복수개의 배선들을 포함하고, 이들은 서로 분리되어 배치될 수 있다. 도 21의 실시예는 제1 전극 배선(210F_2)이 분리된 복수개의 배선들을 포함하는 점에서 도 8의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 21의 표시 장치(10_2)는 비표시 영역(NDA)에 배치되어 전기적으로 플로팅 배선인 제1 전극 배선(210F_2)이 서로 분리된 복수개의 배선으로 배치될 수 있다. 표시 장치(10_2)의 구동 중에서는 제1 전극 배선(210F_2)에 직접적인 전기 신호가 인가되지 않고, 표시 영역(DPA)에 배치된 제1 전극(210)들에만 전기 신호가 인가될 수 있다. 이에 따라, 제1 전극 배선(210F_2)은 도 8에 도시된 바와 같이 하나의 배선으로 상호 연결되지 않고, 도 21과 같이 복수개의 분리된 배선을 포함할 수도 있다.
또한, 제1 전극 배선(210F_2)은 표시 장치(10_2)의 제조 공정 중에서도 분리된 복수개의 배선들을 포함하여, 이들은 각각 접지될 수 있다. 제1 전극 배선(210F_2)은 제1 표시 영역(DPA1)과 패드 영역(PDA) 사이에 배치된 배선과, 제2 표시 영역(DPA2) 및 패드 영역(PDA) 사이에 배치된 배선을 포함하고, 이들은 제2 전극 배선(220F)과 유사하게 상호 이격 배치될 수 있다. 제1 표시 영역(DPA1)과 패드 영역(PDA) 사이에 배치된 제1 전극 배선(210F_2)은 제1 접지 전원 패드(WPD_GND1)에 접속되어 접지될 수 있고, 제2 표시 영역(DPA2)과 패드 영역(PDA) 사이에 배치된 제1 전극 배선(210F_2)은 제2 접지 전원 패드(WPD_GND2)에 접속되어 접지될 수 있다. 즉, 표시 장치(10_2)의 구동 중에는 제1 전극 배선(210F_2)이 플로팅 배선으로 배치됨에 따라 이들이 하나의 배선으로 연결되지 않고 분리된 배선을 포함할 수 있고, 표시 장치(10_2)의 제조 공정 중에는 제1 전극 배선(210F_2)의 분리된 배선들이 각각 접지 전원 패드(WPD_GND1, WPD_GND2)로부터 접지될 수 있다. 본 실시예에서는 제1 전극 배선(210F_2)이 실질적으로 제2 전극 배선(220F_2)과 동일한 형상으로 배치될 수 있다.
한편, 제1 전극 배선(210F)이 분리된 복수개의 배선들을 포함하는 경우, 이들 사이에도 스위칭 트랜지스터가 더 배치될 수도 있다.
도 22는 다른 실시예에 따른 표시 장치의 일부 영역을 나타내는 단면도이다. 도 23은 도 22의 표시 장치의 제조 공정 중 제1 스위칭 트랜지스터와 제2 스위칭 트랜지스터의 동작을 나타내는 개략적인 회로도이다.
도 22는 다른 실시예에 따른 표시 장치(10_3)에서 도 21의 Q 부분의 단면 중 일부를 도시하고 있다. 도 22를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 전극 배선(210F_3)이 서로 분리된 복수개의 배선들을 포함하고, 이들 사이에 배치된 제2 스위칭 트랜지스터(ST2_3)를 더 포함할 수 있다. 본 실시예는 비표시 영역(NDA)에 배치되어 서로 분리된 제1 전극 배선(210F_3)들과 전기적으로 연결된 제2 스위칭 트랜지스터(ST2_3)를 더 포함하는 점에서 도 10의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 22의 표시 장치(10_3)는 도 21의 표시 장치(10_2)와 같이 제1 전극 배선(210F_3)이 복수개의 분리된 배선들을 포함할 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
서로 분리된 제1 전극 배선(210F_3)들은 각각 제2 스위칭 트랜지스터(ST2_3)와 전기적으로 연결될 수 있다. 제2 스위칭 트랜지스터(ST2_3)는 비표시 영역(NDA)에 배치되고, 소스/드레인 전극이 제2 도전 패턴(197_3) 및 제3 도전 패턴(198_3)에 접속될 수 있다. 제2 스위칭 트랜지스터(ST2_3)는 실질적으로 제1 스위칭 트랜지스터(ST1)와 동일한 구조를 가질 수 있다. 예를 들어, 제2 스위칭 트랜지스터(ST2_3)는 제4 활성물질층(850_3), 제4 게이트 전극(810_3), 제1 소스/드레인 전극(830_3) 및 제2 소스/드레인 전극(840_3)을 포함한다. 제2 스위칭 트랜지스터(ST2_3)는 소스/드레인 전극(830_3, 840_3)이 도전 패턴들(197_3, 198_3)들과 연결된 점을 제외하고는 그 구조가 제1 스위칭 트랜지스터(ST1)와 동일하다.
한편, 제2 스위칭 트랜지스터(ST2_3)는 제1 스위칭 트랜지스터(ST1)와 동일하게 제4 게이트 전극(810_3)이 스캔 구동부(SDR)와 연결된 제2 게이트 전압 라인(VG2)로부터 턴 온 또는 턴 오프 신호를 인가 받을 수 있다. 표시 장치(10)의 구동 중에는 제2 게이트 전압 라인(VG2)에 턴 온 전압이 인가되고, 제조 공정 중에는 제2 게이트 전압 라인(VG2)에 턴 오프 전압이 인가될 수 있다. 이에 대한 설명은 제1 스위칭 트랜지스터(ST1)의 경우와 동일한 바, 자세한 설명은 생략하기로 한다.
제2 데이터 도전층은 비표시 영역(NDA)에 배치되고 제2 스위칭 트랜지스터(ST2_3)의 소스/드레인 전극과 연결된 제2 도전 패턴(197_3)과 제3 도전 패턴(198_3)을 더 포함할 수 있다. 제2 도전 패턴(197_3)은 제2 스위칭 트랜지스터(ST2_3)의 제1 소스/드레인 전극(830_3)과 연결되고, 제3 도전 패턴(198_3)은 제2 스위칭 트랜지스터(ST2_3)의 제2 소스/드레인 전극(840_3)과 연결될 수 있다. 제2 도전 패턴(197_3)과 제3 도전 패턴(198_3)은 각각 서로 분리된 제1 전극 배선(210F_3)들과 연결될 수 있다.
도 23을 참조하면, 일 실시예에 따른 제2 스위칭 트랜지스터(ST2_3)는 제1 스위칭 트랜지스터(ST1)와 유사하게 표시 장치(10)의 제조 공정 중에는 턴 오프 상태로 유지되고, 표시 장치(10)의 구동 중에는 턴 온 상태로 유지될 수 있다. 표시 장치(10_3)의 제조 공정 중에는 제1 전극 배선(210F_3)이 표시 영역(DPA)의 제1 전극(210)과 전기적으로 연결된다. 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2)을 통해 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)에 개별적으로 정렬 신호가 인가될 때, 제1 전극(210)들의 경우에도 개별적으로 접지될 수 있다. 예를 들어, 제1 접지 전원 패드(WPD_GND1)와 연결된 제1 전극 배선(210F_3)이 접지 (도 23의 'GND1')되면, 제2 접지 전원 패드(WPD_GND2)와 연결된 제1 전극 배선(210F_3)의 경우 접지되지 않거나, 제2 접지 전원 패드(WPD_GND2)를 통해 개별적으로 접지될 수 있다(도 23의 'GND2'). 이에 따라 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)은 각각 분리된 분리 배선(VSSL1, VSSL2) 및 제1 전극 배선(210F_3)을 통해 개별적으로 정렬 신호가 인가될 수 있고, 각 표시 영역(DPA)에 독립적으로 발광 소자(300)들을 정렬시킬 수 있다.
또한, 도면으로 도시하지 않았으나, 표시 장치(10_3)의 구동 중, 제2 스위칭 트랜지스터(ST2_3)는 턴 온 상태를 유지할 수 있다. 다만, 이에 제한되지 않고 제1 전극 배선(210F_3)의 경우 플로팅 배선으로 남게될 수 있으므로, 제2 스위칭 트랜지스터(ST2_3)는 표시 장치(10_3)의 구동 중에도 턴 오프 상태를 유지할 수도 있다.
한편, 몇몇 실시예에서, 제2 전극 배선(220F)은 복수개의 분리된 배선을 포함하지 않고, 하나의 배선으로 연결될 수도 있다.
도 24는 다른 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 전극 배선(220F_4)이 분리된 배선을 포함하지 않고, 하나의 연결된 배선일 수 있다. 본 실시예는 제2 전극 배선(220F_4)이 연결된 하나의 배선인 점에서 도 8의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_4)의 제조 공정 중, 정렬 신호가 인가되는 제1 전압 배선(VSSL)은 제2 전극 배선(220F_4) 또는 제2 전극(220)과 전기적으로 연결될 수 있다. 제1 전압 배선(VSSL)은 제1 분리 배선(VSSL1) 및 제2 분리 배선(VSSL2)을 포함하여 이들 각각에 개별적으로 정렬 신호가 인가될 수 있다. 여기서 제1 분리 배선(VSSL1)에 정렬 신호가 인가되면, 제1 분리 배선(VSSL1)과 인접한 위치에서 전기적으로 연결된 제2 전극(220) 및 제2 전극 배선(220F_4)에는 강한 세기의 정렬 신호가 인가될 수 있다. 다만, 제1 분리 배선(VSSL1)에서 거리가 먼 제2 전극(220) 및 제2 전극 배선(220F_4)에는 전극 또는 배선이 갖는 저항에 의해 정렬 신호의 세기가 약해질 수 있다.
즉, 제2 전극 배선(220F_4)이 분리된 복수개의 배선들을 포함하지 않더라도, 제2 전극 배선(220F_4)이 갖는 저항에 의해 거리가 먼 제2 전극(220)에는 정렬 신호가 인가되지 않을 수다. 이에 따라, 제2 전극(220)들은 제1 분리 배선(VSSL1)과 제2 분리 배선(VSSL2)에 의해 개별적으로 정렬 신호가 인가될 수도 있다. 일 실시예에 따른 표시 장치(10_4)는 제2 전극 배선(220F_4)이 분리되지 않고 하나의 배선으로 배치되더라도 제1 표시 영역(DPA1)과 제2 표시 영역(DPA2)마다 개별적으로 정렬 신호를 인가할 수 있다.
한편, 경우에 따라서 제2 전극(220)은 각 화소(PX) 또는 서브 화소(PXn)마다 제2 전극 컨택홀(CNTS)을 통해 제1 전압 배선(VSSL)과 전기적으로 연결될 수 있다. 이 경우, 제2 전극(220)의 경우에도 제1 전극(210)과 같이 각 화소(PX) 또는 서브 화소(PXn)마다 서로 분리된 제2 전극 줄기부(220S)를 포함할 수 있다.
도 25는 다른 실시예에 따른 표시 장치의 전극들 및 제1 전압 배선의 배치를 나타내는 개략적인 평면도이다. 도 26은 도 25의 표시 장치의 제조 공정 중 일 단계를 나타내는 평면도이다.
도 25 및 도 26을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제2 전극(220_5)의 제2 전극 줄기부(220S_5)들이 일 방향으로 연장되되, 각 서브 화소(PXn)의 경계에서 서로 이격 배치될 수 있다. 본 실시예는 각 서브 화소(PXn)들마다 서로 분리된 제2 전극 줄기부(220S_5)가 배치된 점에서 도 5 및 도 8의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 25 및 도 26의 표시 장치(10_5)는 제2 전극 줄기부(220S_5)가 각 서브 화소(PXn)마다 분리되어 배치될 수 있다. 제2 전극(220_5)은 실질적으로 제1 전극(210)과 유사한 구조를 갖고, 각 서브 화소(PXn)마다 배치된 제1 전극(210) 및 제2 전극(220_5)은 개별적으로 전기 신호가 인가될 수 있다. 제2 전극 컨택홀(CNTS_5)은 각 서브 화소(PXn)에 배치된 제2 전극 줄기부(220S_5)에 형성되고, 제2 전극(220_5)은 각 서브 화소(PXn)마다 제1 전압 배선(VSSL)과 전기적으로 연결될 수 있다. 이 경우, 비표시 영역(NDA)에 배치된 제2 전극 배선(220F_5)은 제1 전극 배선(210F)과 같이 플로팅 배선일 수 있다.
또한, 제2 전극(220_5)은 표시 장치(10_5)의 제조 공정 중에서 제2 전극 줄기부(220S_5)가 분리된 상태로 배치될 수 있다. 도 26에 도시된 바와 같이, 제2 전극 줄기부(220S_5)는 각 서브 화소(PXn)의 경계에서 분리된 상태로 배치되고, 제2 전극 컨택홀(CNTS_5)을 통해 제1 전압 배선(VSSL), 또는 분리 배선(VSSL1, VSSL2)들과 전기적으로 연결될 수 있다. 제1 분리 배선(VSSL1)에 정렬 신호가 인가되면, 제1 표시 영역(DPA1)에 배치된 제2 전극(220_5)들은 각 서브 화소(PXn)마다 정렬 신호가 인가될 수 있다. 반면, 제2 표시 영역(DPA2)에 배치된 제2 전극(220_5)들은 제2 분리 배선(VSSL2)에만 연결되어 있으므로 정렬 신호가 인가되지 않을 수 있다. 그 외, 다른 설명들은 상술한 바와 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의된 기판;
    상기 기판의 상기 표시 영역에 배치되고, 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극에 전기적으로 연결된 복수의 발광 소자를 포함하는 복수의 화소들; 및
    상기 기판의 상기 표시 영역 및 상기 비표시 영역에 배치되고, 상기 복수의 화소들 중 적어도 일부에 접속된 제1 전압 배선을 포함하고,
    상기 제1 전압 배선은 서로 분리되어 상기 비표시 영역에서 상호 이격 배치된 제1 분리 배선 및 제2 분리 배선을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 영역은 제1 표시 영역 및 제2 표시 영역을 포함하고,
    상기 제1 분리 배선은 상기 비표시 영역에 배치되어 제1 방향으로 연장된 제1 배선 줄기부 및 상기 제1 배선 줄기부에서 제2 방향으로 분지되어 상기 제1 표시 영역에 배치된 제1 배선 가지부를 포함하고,
    상기 제2 분리 배선은 상기 비표시 영역에 배치되어 상기 제1 방향으로 연장된 제2 배선 줄기부 및 상기 제2 배선 줄기부에서 상기 제2 방향으로 분지되어 상기 제2 표시 영역에 배치된 제2 배선 가지부를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 배선 줄기부와 상기 제2 배선 줄기부는 상기 비표시 영역에서 서로 이격되어 배치되고,
    상기 제1 배선 줄기부와 상기 제2 배선 줄기부 사이에 배치된 제1 스위칭 트랜지스터를 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 스위칭 트랜지스터는 제1 소스/드레인 전극이 상기 제1 분리 배선에 접속되고, 제2 소스/드레인 전극이 상기 제2 분리 배선에 접속된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 스위칭 트랜지스터는 상기 표시 장치의 구동 모드에서 턴 온 되고, 상기 표시 장치의 제조 모드에서는 턴 오프 되는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 배선 가지부는 상기 제1 표시 영역에 배치된 상기 화소의 상기 제2 전극과 전기적으로 연결되고,
    상기 제2 배선 가지부는 상기 제2 표시 영역에 배치된 상기 화소의 상기 제2 전극과 전기적으로 연결된 표시 장치.
  7. 제3 항에 있어서,
    상기 비표시 영역에 배치되고 상기 제2 방향으로 연장된 제2 전극 배선을 더 포함하고,
    상기 복수의 화소들은 상기 제2 전극이 상기 제2 방향으로 연장되어 상기 제2 전극 배선에 전기적으로 연결된 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 전극 배선은 상기 비표시 영역에서 서로 분리되어 배치된 복수의 배선들을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 전극 배선의 분리된 배선들은 상기 제1 스위칭 트랜지스터와 전기적으로 연결된 표시 장치.
  10. 제2 항에 있어서,
    상기 비표시 영역에 배치되고 상기 제1 방향으로 연장된 제1 전극 배선을 더 포함하고,
    상기 복수의 화소들 각각에 배치된 상기 제1 전극은 상기 제1 전극 배선과 전기적으로 연결되지 않은 표시 장치.
  11. 제2 항에 있어서,
    상기 기판은 상기 비표시 영역에 배치된 패드 영역을 더 포함하고,
    상기 제1 분리 배선은 상기 패드 영역에 배치된 제1 전원 패드와 전기적으로 연결되고, 상기 제2 분리 배선은 상기 패드 영역에 배치된 제2 전원 패드와 전기적으로 연결된 표시 장치.
  12. 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자를 포함하는 복수의 화소들;
    서로 분리되어 배치된 제1 분리 배선 및 제2 분리 배선을 포함하고 제1 전압 배선; 및
    상기 제1 분리 배선과 상기 제2 분리 배선 사이에 배치되고, 상기 제1 분리 배선과 상기 제2 분리 배선이 각각 소스/드레인 전극에 접속된 제1 스위칭 트랜지스터를 포함하는 표시 장치로써,
    상기 화소는,
    상기 제2 전극이 상기 제1 분리 배선에 접속된 제1 타입 화소 및 상기 제2 전극이 상기 제2 분리 배선에 접속된 제2 타입 화소를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    제1 제조 모드에서 상기 제1 스위칭 트랜지스터는 턴 오프 되고,
    상기 제1 분리 배선에 정렬 신호가 인가되되 상기 제2 분리 배선에는 상기 정렬 신호가 인가되지 않고,
    상기 제1 타입 화소의 제2 전극에는 상기 정렬 신호가 전달되되 상기 제2 타입 화소의 제2 전극에는 상기 정렬 신호가 전달되지 않는 표시 장치.
  14. 제13 항에 있어서,
    제2 제조 모드에서 상기 제1 스위칭 트랜지스터는 턴 오프 되고,
    상기 제2 분리 배선에 정렬 신호가 인가되되 상기 제1 분리 배선에는 상기 정렬 신호가 인가되지 않고,
    상기 제2 타입 화소의 제2 전극에는 상기 정렬 신호가 전달되되 상기 제1 타입 화소의 제2 전극에는 상기 정렬 신호가 전달되지 않는 표시 장치.
  15. 제14 항에 있어서,
    구동 모드에서 상기 제1 스위칭 트랜지스터는 턴 온 되고 상기 제1 분리 배선과 상기 제2 분리 배선에 각각 전원 전압이 인가되어 상기 제1 타입 화소의 제2 전극과 상기 제2 타입 화소의 제2 전극에 각각 상기 전원 전압이 전달되는 표시 장치.
  16. 기판, 상기 기판 상에 배치되고 제1 분리 배선과 제2 분리 배선을 포함하여 제1 정렬 신호가 인가되는 제1 전압 배선, 및 상기 기판 상에 배치되고 제2 정렬 신호가 인가되는 제1 전극 및 상기 제1 전압 배선과 전기적으로 연결된 제2 전극을 준비하는 단계;
    상기 제1 분리 배선에 상기 제1 정렬 신호를 인가하여 상기 제1 전극 및 상기 제1 분리 배선과 전기적으로 연결된 상기 제2 전극 사이에 제1 발광 소자를 정렬하는 단계; 및
    상기 제2 분리 배선에 상기 제1 정렬 신호를 인가하여 상기 제1 전극 및 상기 제2 분리 배선과 전기적으로 연결된 상기 제2 전극 사이에 제2 발광 소자를 정렬하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 기판은 제1 표시 영역 및 제2 표시 영역을 포함하고,
    상기 제1 분리 배선은 상기 제1 표시 영역에 배치되고, 상기 제2 분리 배선은 상기 제2 표시 영역에 배치된 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 발광 소자는 상기 제1 표시 영역에 배치된 상기 제1 전극 및 상기 제2 전극 사이에 정렬되고,
    상기 제2 발광 소자는 상기 제2 표시 영역에 배치된 상기 제1 전극 및 상기 제2 전극 사이에 정렬되는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 분리 배선과 상기 제2 분리 배선은 서로 분리되어 이격 배치되고,
    소스/드레인 전극이 상기 제1 분리 배선 및 상기 제2 분리 배선과 전기적으로 연결된 제1 스위칭 트랜지스터를 더 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 발광 소자를 정렬하는 단계에서 상기 제1 스위칭 트랜지스터는 턴 오프되는 표시 장치의 제조 방법.
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