WO2022031104A1 - 표시 장치 - Google Patents

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WO2022031104A1
WO2022031104A1 PCT/KR2021/010402 KR2021010402W WO2022031104A1 WO 2022031104 A1 WO2022031104 A1 WO 2022031104A1 KR 2021010402 W KR2021010402 W KR 2021010402W WO 2022031104 A1 WO2022031104 A1 WO 2022031104A1
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WO
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light emitting
area
pixels
sub
pixel
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Application number
PCT/KR2021/010402
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English (en)
French (fr)
Inventor
김준용
김성훈
Original Assignee
삼성디스플레이 주식회사
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    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a display device including pixels having different luminance per unit area according to positions.
  • An object of the present invention is to provide a display device having a curved corner portion and preventing a pixel boundary from being viewed in a display area of the corner portion.
  • a display device provides a display area in which a plurality of pixels including a plurality of sub-pixels having a light emitting area are arranged, a non-display area surrounding the display area, and at least a portion of the display area A plurality of electrodes extending in one direction and disposed to be spaced apart from each other in the plurality of sub-pixels, a plurality of light emitting devices disposed on the plurality of electrodes in the light emitting area, and the plurality of light emitting devices and a plurality of contact electrodes in contact with any one of the plurality of electrodes, wherein the pixel includes a first type pixel disposed in the display area and a second type pixel disposed at an outermost portion of the display area and the number of light emitting elements per area of the light emitting area of the first type pixel is different from the number of light emitting elements per area of the light emitting area of the second type pixel.
  • first side extending in a first direction
  • second side extending in a second direction different from the first direction
  • corner portion wherein the first side and the second side meet at the corner portion, and the corner portion
  • An outer edge may be curved
  • the second type pixel may be disposed along a curved outer edge of the corner portion.
  • the display apparatus further includes a third type pixel disposed to correspond to the first side and the second side among the outermost sides of the display area, wherein the number of the light emitting elements per area of the light emitting area of the third type pixel is the number of It may be different from the number of the light emitting elements per area of the light emitting area of the two-type pixel.
  • the area of the emission area of the plurality of sub-pixels of the second type pixel is the same as the area of the emission area of the plurality of sub-pixels of the first type pixel, and is disposed in the emission area of the second type pixel
  • the number of light emitting devices may be smaller than the number of light emitting devices disposed in the light emitting area of the first type pixel.
  • the plurality of pixels includes a fourth type pixel disposed inwardly adjacent to the second type pixel in the display area, and the number of the light emitting elements per area of the light emitting area of the fourth type pixel is the number of the first pixel. It may be different from the number of the light emitting elements per area of the light emitting area of the type pixel and the second type pixel.
  • the area of the light emitting area of the plurality of sub-pixels of the second type pixel is the same as each other, and the area of the light emitting area of the plurality of sub-pixels of the second type pixel is equal to the area of the light emitting area of the plurality of sub-pixels of the first type pixel It may be different from the area of the light emitting area of the pixels.
  • An area of the light emitting area of the plurality of sub-pixels of the second type pixel is smaller than an area of the light emitting area of the plurality of sub-pixels of the first type pixel, and an area of the light emitting area of the plurality of sub-pixels of the second type pixel is smaller
  • the number of the light emitting devices disposed in the light emitting area may be the same as the number of the light emitting devices disposed in the light emitting area of the plurality of sub-pixels of the first type pixel.
  • An area of the light emitting area of the plurality of sub-pixels of the second type pixel is smaller than an area of the light emitting area of the plurality of sub-pixels of the first type pixel, and an area of the light emitting area of the plurality of sub-pixels of the second type pixel is smaller
  • the number of the light emitting devices disposed in the light emitting area may be less than the number of the light emitting devices disposed in the light emitting area of the plurality of sub-pixels of the first type pixel.
  • the area of the light emitting area of the plurality of sub-pixels of the second type pixel is larger than the area of the light emission area of the plurality of sub-pixels of the first type pixel, and the area of the light emitting area of the plurality of sub-pixels of the second type pixel.
  • the number of the light emitting devices disposed in the light emitting area may be less than the number of the light emitting devices disposed in the light emitting area of the plurality of sub-pixels of the first type pixel.
  • the area of the light emitting region of the plurality of sub-pixels of the first type pixel is the same as each other, the number of the light emitting devices disposed in the light emitting area of the plurality of sub-pixels of the first type pixel is the same as each other;
  • the area of the light emitting area of the plurality of sub pixels of the second type pixel is different from each other, and the area of the light emitting area of the at least one sub pixel of the second type pixel is different from the area of the light emitting area of the plurality of sub pixels of the first type pixel
  • the area of the light emitting area of the pixels may be different from each other.
  • the number of light emitting devices disposed in the light emitting area of the plurality of sub pixels of the second type pixel may be the same as the number of light emitting devices disposed in the light emitting area of the plurality of sub pixels of the first type pixel.
  • the number of the light emitting devices disposed in the light emitting area of the plurality of sub pixels of the second type pixel may be different from the number of the light emitting devices disposed in the light emitting area of the plurality of sub pixels of the first type pixel have.
  • the number of the light emitting devices disposed in the light emitting area of the plurality of sub pixels of the second type pixel may be different from each other.
  • Each of the plurality of electrodes disposed in each of the plurality of sub-pixels of the second type pixel includes an electrode bent part curved in the other direction perpendicular to the one direction, and the plurality of sub-pixels of the second type pixel include an electrode bent part.
  • the pixels may be arranged in a diagonal direction between the one direction and the other direction.
  • Each of the plurality of electrodes disposed in each of the plurality of sub-pixels of the second type pixel further includes an electrode extension part connected to the electrode bent part and extending in the one direction,
  • the plurality of sub-pixels may be arranged in the other direction perpendicular to the one direction.
  • a display device includes a first side extending in a first direction, a second side extending in a second direction different from the first direction, and a corner portion, and the first side and the second side meet at the corner portion, the corner portion has an outer edge curved, and the display device includes a plurality of pixels including a plurality of electrodes extending in one direction, and disposed on the plurality of electrodes.
  • the plurality of pixels includes a plurality of first type pixels , a plurality of second type pixels disposed at an outermost portion surrounding the first type pixel and disposed at the corner portion, and a plurality of third type pixels disposed corresponding to the first side and the second side; and the number of light emitting elements per unit area of the light emitting area of the second type pixel is different from the number of light emitting elements per unit area of the light emitting area of the first type pixel.
  • the number of the light emitting elements in each of the plurality of second type pixels may be different from the number of the light emitting elements in each of the plurality of first type pixels.
  • An area of the light emitting area of each of the plurality of second type pixels may be different from an area of the light emitting area of each of the plurality of first type pixels.
  • the number of the light emitting elements per unit area of the light emitting area of the plurality of third type pixels may be different from the number of the light emitting elements per unit area of the light emitting area of the second plurality of type pixels.
  • the display device further includes a plurality of fourth-type pixels disposed between the plurality of first-type pixels and the plurality of second-type pixels, wherein the number of the light-emitting elements per unit area of each of the plurality of fourth-type pixels is a light-emitting area. may be different from the number of the light emitting elements per unit area of the light emitting area of each of the plurality of first type pixels and the plurality of second type pixels.
  • a display device may include different types of pixels disposed in the display area of the corner, for example, pixels having different numbers of light emitting devices per unit area.
  • pixels having different numbers of light emitting devices per unit area are arranged at the outermost side of the display area to prevent the boundary of the pixels from being viewed in the display area at the corner.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a plan view illustrating a first sub-pixel of FIG. 2 .
  • FIG. 4 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIG. 3 .
  • FIG. 5 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 6 is a plan view illustrating a schematic arrangement of a plurality of pixels adjacent to a corner portion of a display device according to an exemplary embodiment.
  • FIG. 7 is an enlarged view illustrating a pixel arrangement in one corner of FIG. 6 .
  • FIG. 8 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to an exemplary embodiment.
  • FIG. 9 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • 10 to 12 are plan views schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • FIG. 13 to 19 are plan views schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • 20 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • 21 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • FIG. 22 is a schematic diagram illustrating a second type sub-pixel included in the display device of FIG. 21 .
  • FIG. 23 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • FIG. 24 is a schematic diagram illustrating a second type sub-pixel included in the display device of FIG. 23 .
  • 25 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • Elements or layers are referred to as “on” of another element or layer, including cases in which another layer or other element is interposed immediately on or in the middle of another element.
  • those referred to as “Below”, “Left” and “Right” refer to cases where they are interposed immediately adjacent to other elements or interposed other layers or other materials in the middle.
  • Like reference numerals refer to like elements throughout.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • a television that provides a display screen, a laptop computer, a monitor, a billboard, the Internet of Things, a mobile phone, a smart phone, a tablet PC (Personal Computer), an electronic watch, a smart watch, a watch phone, a head mounted display, a mobile communication terminal,
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game console, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 . In FIG. 1 , the display device 10 and the display area DPA having a horizontal long rectangular shape are illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular or square shape in plan view. However, the present invention is not limited thereto, and each side may have a rhombus shape inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a PENTILE TM type.
  • each of the pixels PX may include one or more light emitting devices emitting light of a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed in each non-display area NDA, or external devices may be mounted thereon.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • each of the plurality of pixels PX may include a plurality of sub-pixels PXn, where n is an integer of 1 to 3 .
  • one pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each of the sub-pixels PXn may emit light of the same color.
  • 2 illustrates that the pixel PX includes three sub-pixels PXn, but is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn.
  • Each of the sub-pixels PXn of the display device 10 may include an emission area EMA and a non-emission area (not shown).
  • the light emitting area EMA is an area where the light emitting device ED is disposed and light of a specific wavelength band is emitted
  • the non-emission area is a non-emission area where the light emitting device ED is not disposed and the light emitted from the light emitting device ED does not reach. Therefore, it may be an area from which light is not emitted.
  • the light emitting area may include a region in which the light emitting device ED is disposed, and an area adjacent to the light emitting device ED, in which light emitted from the light emitting device ED is emitted.
  • the present invention is not limited thereto, and the light emitting region may include a region in which light emitted from the light emitting device ED is reflected or refracted by other members to be emitted.
  • the plurality of light emitting devices ED may be disposed in each sub-pixel PXn, and a light emitting area may be formed including an area in which they are disposed and an area adjacent thereto.
  • the first emission area EMA1 of the first sub-pixel PX1 , the second emission area EMA2 of the second sub-pixel PX2 , and the third emission area EMA3 of the third sub-pixel PX3 are Each having a substantially uniform area is exemplified, but is not limited thereto.
  • each of the emission areas EMA1 , EMA2 , and EMA3 of the first to third sub-pixels PX1 , PX2 , and PX3 is a color of light emitted from the light emitting device ED disposed in the corresponding sub-pixel PXn. Alternatively, it may have a different area according to the wavelength band.
  • Each sub-pixel PXn may include a sub-area SA in which a non-emission area is disposed and an area other than the sub-area SA.
  • the sub-area SA may be disposed on one side of the light-emitting area EMA in the second direction DR2 and may be disposed between the light-emitting areas EMA of the sub-pixels PXn adjacent to each other in the second direction DR2 .
  • a plurality of emission areas EMA and sub-areas SA may be arranged in the display area DPA of the display device 10 .
  • the plurality of light-emitting areas EMA and sub-areas SA are repeatedly arranged in the first direction DR1 , and the light-emitting area EMA and the sub-area SA are arranged in the second direction DR2 .
  • a second bank BNL2 is disposed between the sub-areas SA and the light-emitting area EMA, and an interval therebetween may vary according to a width of the second bank BNL2 .
  • Light is not emitted in the sub area SA because the light emitting device ED is not disposed.
  • a portion of the electrode RME disposed in each sub pixel PXn may be disposed.
  • the electrodes RME disposed in some sub-pixels PXn may be disposed to be separated from each other in the sub-area SA.
  • the present invention is not limited thereto, and each of the electrodes RME may be disposed without being separated from the sub-region SA.
  • the area other than the sub area SA is defined as the second area, and may be an area other than the sub area SA and the light emitting area EMA.
  • the display device 10 has a curved shape at a corner where a long side extending in the first direction DR1 and a short side extending in the second direction DR2 meet each other, and the display area DPA is also thereto. Accordingly, the corner portion may have a curved shape.
  • the pixels PX are arranged in a stripe type or a PENTILE TM type
  • the pixels PXs arranged adjacent to a corner portion of the display area DPA may be arranged along a curved periphery.
  • the pixel PX in the display area DPA may be formed where it cannot be arranged.
  • the pixels PX disposed at the outermost portion of the display area DPA may be disposed in a stepwise manner along the shape of the corner portion, and may be disposed between the pixels PX having the stepwise arrangement and the non-display area NDA.
  • An area in which the pixel PX is not disposed may exist.
  • the display device 10 As an area in which the pixel PX is not disposed is generated in the display area DPA, a boundary between the corresponding area and the outermost pixel PX may be viewed in the display area DPA.
  • the pixel PX disposed at the outermost portion and adjacent to the non-display area NDA and the inner side thereof The luminance may be different between the pixels PX disposed in the .
  • the outermost pixel PX at the corner may have a luminance smaller than that of the inner pixel PX, and in an area adjacent to the non-display area NDA among the display area DPA, the most distant pixel from the inner pixel PX.
  • a fade process may be performed so that the luminance is gradually lowered toward the outer pixel PX. Accordingly, it is possible to prevent the boundary between the pixels PX arranged at the corner of the display area DPA from being visually recognized from the outside due to the difference in luminance between the outermost pixel PX and the inner pixel PX. .
  • the display device 10 adjusts the luminance between the outermost pixel PX and the inner pixel PX among the pixels PX disposed in the curved corner of the display area DPA, thereby It is possible to prevent the boundary of the outermost pixel PX or the arrangement thereof from being viewed from the outside in the display area DPA. Details on the structure and arrangement of the outermost pixel PX with adjusted luminance will be described later with reference to other drawings.
  • FIG. 3 is a plan view illustrating a first sub-pixel of FIG. 2 .
  • 4 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIG. 3 . 4 illustrates a cross-section crossing both ends of the light emitting device ED disposed in one sub-pixel PXn.
  • the display device 10 includes a first substrate SUB1 and a semiconductor disposed on the first substrate SUB1 . layer, a plurality of conductive layers, and a plurality of insulating layers.
  • the semiconductor layer, the conductive layer, and the insulating layer may constitute a circuit layer and a display element layer of the display device 10 , respectively.
  • the first substrate SUB1 may be an insulating substrate.
  • the first substrate SUB1 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate SUB1 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the first conductive layer may be disposed on the first substrate SUB1 .
  • the lower metal layer BML may include the lower metal layer BML, and the lower metal layer BML may be disposed to overlap the active layer ACT1 of the first transistor T1 .
  • the lower metal layer BML may include a light-blocking material to prevent light from being incident on the active layer ACT1 of the first transistor.
  • the lower metal layer BML may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto. In some cases, the lower metal layer BML may be omitted.
  • the buffer layer BL may be entirely disposed on the lower metal layer BML and the first substrate SUB1 .
  • the buffer layer BL is formed on the first substrate SUB1 to protect the first transistors T1 of the pixel PX from moisture penetrating through the first substrate SUB1, which is vulnerable to moisture permeation, and has a surface planarization function. can be done
  • the semiconductor layer is disposed on the buffer layer BL.
  • the semiconductor layer may include the active layer ACT1 of the first transistor T1 . These may be disposed to partially overlap with the gate electrode G1 of the second conductive layer, which will be described later.
  • the display device 10 may include a larger number of transistors.
  • the display device 10 may include two or three transistors by including one or more transistors in addition to the first transistor T1 for each sub-pixel PXn.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • each active layer ACT1 may include a plurality of conductive regions and a channel region therebetween.
  • the oxide semiconductor may include indium (In).
  • the oxide semiconductor may include indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium oxide (IGO), and indium zinc tin oxide (Indium Zinc Tin Oxide).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IGO indium gallium oxide
  • IGO indium zinc tin oxide
  • IZTO Indium Gallium Tin Oxide
  • IGTO Indium Gallium Tin Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IGZTO Indium Gallium Zinc Tin Oxide
  • the semiconductor layer may include polycrystalline silicon.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the conductive regions of the active layer ACT1 may be doped regions each doped with impurities.
  • the first gate insulating layer GI is disposed on the semiconductor layer and the buffer layer BL.
  • the first gate insulating layer GI may function as a gate insulating layer of each transistor.
  • the second conductive layer is disposed on the first gate insulating layer GI.
  • the second conductive layer may include the gate electrode G1 of the first transistor T1 and the first capacitance electrode CSE1 of the storage capacitor.
  • the gate electrode G1 may be disposed to overlap the channel region of the active layer ACT1 in the thickness direction.
  • the first capacitance electrode CSE1 may be disposed to overlap a second capacitance electrode CSE2 to be described later in the thickness direction.
  • the first capacitance electrode CSE1 may be integrally connected to the gate electrode G1 .
  • the first interlayer insulating layer IL1 is disposed on the second conductive layer.
  • the first interlayer insulating layer IL1 may function as an insulating layer between the second conductive layer and other layers disposed thereon.
  • the first interlayer insulating layer IL1 may be disposed to cover or overlap the second conductive layer to protect the second conductive layer.
  • the third conductive layer is disposed on the first interlayer insulating layer IL1.
  • the third conductive layer may include a first source electrode S1 and a first drain electrode D1 of the first transistor T1 , and a second capacitance electrode CSE2 .
  • the first source electrode S1 and the first drain electrode D1 of the first transistor T1 are connected to the active layer ( Each of the doped regions of ACT1) may be in contact.
  • the first source electrode S1 of the first transistor T1 may contact the lower metal layer BML through another contact hole.
  • the second capacitance electrode CSE2 is disposed to overlap the first capacitance electrode CSE1 in the thickness direction.
  • the second capacitance electrode CSE2 may be integrally connected to the first source electrode S1 .
  • a storage capacitor may be formed between the first capacitance electrode CSE1 and the second capacitance electrode CSE2 .
  • the third conductive layer may further include a data line for applying a data signal to another transistor.
  • the data line may be electrically connected to source/drain electrodes of another transistor to transmit a signal applied from the data line.
  • the second interlayer insulating layer IL2 is disposed on the third conductive layer.
  • the second interlayer insulating layer IL2 may function as an insulating layer between the third conductive layer and other layers disposed thereon.
  • the second interlayer insulating layer IL2 may cover or overlap the third conductive layer and function to protect the third conductive layer.
  • the fourth conductive layer is disposed on the second interlayer insulating layer IL2.
  • the fourth conductive layer may include a first voltage line VL1 , a second voltage line VL2 , and a first conductive pattern CDP.
  • a high potential voltage (or a first power voltage) supplied to the first transistor T1 is applied to the first voltage line VL1
  • a low potential voltage supplied to the second electrode RME2 is applied to the second voltage line VL2 .
  • a potential voltage (or a second power supply voltage) may be applied.
  • the first conductive pattern CDP may be electrically connected to the second capacitance electrode CSE2 and may be electrically connected to the first transistor T1 through this.
  • the first conductive pattern CDP also makes electrical contact with a first electrode RME1 to be described later, and the first transistor T1 applies a first power voltage applied from the first voltage line VL1 to the first electrode RME1 .
  • the fourth conductive layer may include a greater number of first voltage lines VL1 and second voltage lines VL2 .
  • the above-described buffer layer BL, first gate insulating layer GI, first interlayer insulating layer IL1 and second interlayer insulating layer IL2 may be formed of a plurality of inorganic layers alternately stacked.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1 and the second interlayer insulating layer IL2 may include silicon oxide (SiOx), silicon nitride (Silicon Nitride).
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1 and the second interlayer insulating layer IL2 may be formed of one inorganic layer including the above-described insulating material.
  • the second conductive layer, the third conductive layer, and the fourth conductive layer include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and It may be formed as a single layer or multiple layers made of any one of copper (Cu) or an alloy thereof. However, the present invention is not limited thereto.
  • the third interlayer insulating layer IL3 is disposed on the fourth conductive layer.
  • the third interlayer insulating layer IL3 may include an organic insulating material, for example, an organic material such as polyimide (PI), and may perform a surface planarization function.
  • PI polyimide
  • First banks BNL1, first to fourth electrodes RME1, RME2, RME3, RME4, light emitting device ED, first to third contact electrodes CNE1, CNE2, CNE3, and second bank (BNL2) may be disposed as a display device layer on the third interlayer insulating layer IL3.
  • the first to third insulating layers PAS1 , PAS2 , and PAS3 may be disposed on the third interlayer insulating layer IL3 .
  • the first banks BNL1 may be directly disposed on the third interlayer insulating layer IL3 .
  • the first bank BNL1 extends in the second direction DR2 between the first sub-bank BNL_A disposed in the emission area EMA of each sub-pixel PXn and the first sub-banks BNL_A. It may include a second sub-bank BNL_B.
  • a plurality of light emitting devices ED may be disposed in a space between the first sub-bank BNL_A and the second sub-bank BNL_B.
  • a portion of the plurality of first sub-banks BNL_A may be disposed in the emission area EMA of each sub-pixel PXn to be spaced apart from each other.
  • the first sub-banks BNL_A may be spaced apart from each other in the first direction DR1 in each of the light-emitting areas EMA to be disposed on the left and right sides of the center of the light-emitting area EMA.
  • the first sub-banks BNL_A may have a shape extending in the second direction DR2 , and a length thereof may be shorter than a length of an opening region surrounded by the second bank BNL2 in the second direction DR2 .
  • the first sub-banks BNL_A may form an island-shaped or island-shaped pattern extending in one direction from the entire surface of the display area DPA.
  • the second sub-bank BNL_B may be disposed between the first sub-banks BNL_A and extend in the second direction DR2 . Unlike the first sub-bank BNL_A, the second sub-bank BNL_B extends in the second direction DR2 to cross the light-emitting area EMA and the sub-area SA and neighboring pixels in the second direction DR2. (PX) can be placed. In an embodiment, the second sub-bank BNL_B may have a width greater than that of the first sub-bank BNL_A, and a plurality of electrodes RME may be disposed on the second sub-bank BNL_B.
  • the second sub bank BNL_B is disposed in the sub area SA and may include a bank extension part BEP having a large width.
  • the second sub-bank BNL_B may substantially extend in the second direction DR2 and include portions having a large width to form a linear or stripe-shaped pattern in the display area DPA.
  • first sub-banks BNL_A and one second sub-bank BNL_B are exemplified in the drawing, the present invention is not limited thereto.
  • the number of first banks BNL1 disposed in the emission area EMA of each sub-pixel PXn may vary depending on the number of electrodes RME or the arrangement of the light emitting devices ED.
  • the first banks BNL1 may have a structure in which at least a portion protrudes from the top surface of the third interlayer insulating layer IL3 .
  • the protruding portion of the first bank BNL1 may have an inclined side surface, and the light emitted from the light emitting device ED is reflected by the electrode RME disposed on the first bank BNL1 to obtain a third interlayer insulation It may be emitted in an upper direction of the layer IL3.
  • the first bank BNL1 may provide a region in which the light emitting device ED is disposed, and may serve as a reflective wall to reflect light emitted from the light emitting device ED in an upward direction.
  • a side surface of the first bank BNL1 may be inclined in a linear shape.
  • the present invention is not limited thereto, and the first bank BNL1 may have a shape of a semi-circle or a semi-ellipse with a curved outer surface.
  • the first banks BNL1 may include an organic insulating material such as polyimide.
  • the present invention is not limited thereto, and the first bank BNL1 may be omitted.
  • the plurality of electrodes RME may have a shape extending in one direction, be spaced apart from each other, and be disposed in each sub-pixel PXn.
  • a first electrode RME1 , a second electrode RME2 , a third electrode RME3 , and a fourth electrode RME4 are disposed in one sub-pixel PXn in the second direction DR2 . , and may be spaced apart from each other in the first direction DR1 .
  • the plurality of electrodes RME may be disposed in the emission area EMA of each sub-pixel PXn, and a portion may be disposed to cross the emission area EMA and overlap the second bank BNL2 in the thickness direction.
  • the plurality of electrodes RME extend in the second direction DR2 in the sub-pixel PXn, and in the sub-region SA, in the second direction DR2 with the electrodes RME of the other sub-pixel PXn. can be spaced apart.
  • the electrode RME may be disposed as an electrode line extending in the second direction DR2 , and then separated from each other in a subsequent process after the light emitting devices ED are disposed.
  • the electrode line may be used to generate an electric field in the sub-pixel PXn to align the light emitting device ED during the manufacturing process of the display device 10 .
  • the light emitting devices ED are sprayed onto the electrode lines through an inkjet printing process, and when ink including the light emitting device ED is sprayed onto the electrode lines, an alignment signal is applied to the electrode lines to apply an electric field to create
  • the light emitting device ED dispersed in the ink may be disposed on the electrodes RME by receiving a dielectrophoretic force by the generated electric field. After disposing the light emitting devices ED, a portion of the electrode line may be separated to form a plurality of separated electrodes RME for each sub-pixel PXn.
  • Some of the plurality of electrodes RME may be directly connected to the fourth conductive layer so that a signal for emitting light of the light emitting device ED may be applied.
  • the first electrode RME1 may contact the first conductive pattern CDP through the first contact hole CT1 penetrating the lower third interlayer insulating layer IL3 .
  • the second voltage line VL2 may be in contact with the second contact hole CT2 penetrating the third interlayer insulating layer IL3 under the second electrode RME2 .
  • the first electrode RME1 is electrically connected to the first transistor T1 through the first conductive pattern CDP to receive a first power voltage
  • the second electrode RME2 is connected to the second voltage line VL2 and It may be electrically connected to apply a second power voltage.
  • each of the contact holes CT1 and CT2 may be located in the light emitting area EMA surrounded by the second bank BNL2 .
  • the plurality of electrodes RME may be electrically connected to the light emitting device ED.
  • Each of the electrodes RME may be electrically connected to both ends of the light emitting device ED through first to third contact electrodes CNE1 , CNE2 , and CNE3 to be described later, and emit an electrical signal applied from the fourth conductive layer. It can be transmitted to the device ED. Since each electrode RME is separately disposed for each sub-pixel PXn, the light emitting devices ED of different sub-pixels PXn may emit light individually.
  • the first electrode RME1 and the fourth electrode RME4 are partially disposed on the second sub-bank BNL_B, and the second electrode RME2 and the third electrode RME3 are partially disposed on the first sub-bank BNL_A ) can be placed on
  • Each of the electrodes RME is disposed on one side of the first sub-bank BNL_A or the second sub-bank BNL_B in the first direction DR1 of the first sub-bank BNL_A or the second sub-bank BNL_B. It may be disposed on an inclined side.
  • Each of the electrodes RME may be disposed to cover or overlap at least one side surface of the first sub-bank BNL_A or the second sub-bank BNL_B to reflect the light emitted from the light emitting device ED.
  • the first electrode RME1 and the fourth electrode RME4 may be respectively disposed on different first sub-banks BNL_A and extend in the second direction DR2 .
  • the first electrode RME1 is disposed on the left first sub-bank BNL_A with respect to the center of the emission area EMA, and the fourth electrode RME4 is disposed on the right first sub-bank BNL_A.
  • the first electrode RME1 may include an electrode contact portion RM_C overlapping the first contact hole CT1 .
  • the fourth electrode RME4 may have a symmetrical structure with the first electrode RME1 excluding the electrode contact portion RM_C with respect to the center of the light emitting area EMA, and they are spaced apart from each other in the first direction DR1. can be placed.
  • the second electrode RME2 and the third electrode RME3 may be respectively disposed on both sides of the second sub-bank BNL_B in the first direction DR1 to be spaced apart from each other.
  • the second electrode RME2 is spaced apart from the fourth electrode RME4 in the first direction DR1 and is disposed on the right side of the second sub-bank BNL_B
  • the third electrode RME3 is the first electrode RME1 . and is spaced apart from each other in the first direction DR1 and disposed on the left side of the second sub-bank BNL_B.
  • the second electrode RME2 may include an electrode contact portion RM_C overlapping the second contact hole CT2 at a portion overlapping the second bank BNL2 .
  • the third electrode RME3 may not be directly electrically connected to the fourth conductive layer.
  • a distance between the plurality of electrodes RME in the first direction DR1 may be smaller than a distance between the first sub-banks BNL_A and the second sub-banks BNL_B. At least a partial region of each of the electrodes RME may be directly disposed on the third interlayer insulating layer IL3 so that they may be disposed on the same plane or layer.
  • Each electrode RME may include a conductive material having high reflectivity.
  • each electrode RME is a material with high reflectivity and includes a metal such as silver (Ag), copper (Cu), aluminum (Al), or the like, or includes aluminum (Al), nickel (Ni), lanthanum (La), etc. It may be an alloy including the like.
  • Each electrode RME may reflect light emitted from the light emitting device ED and traveling to the side surface of the first bank BNL1 in an upper direction of each sub-pixel PXn.
  • each electrode RME may further include a transparent conductive material.
  • each electrode RME may include a material such as ITO, IZO, ITZO, or the like.
  • each of the electrodes RME may have a structure in which one or more layers of a transparent conductive material and a metal layer having high reflectivity are stacked, or may be formed as a single layer including them.
  • each electrode RME may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the first insulating layer PAS1 may be entirely disposed on the third interlayer insulating layer IL3 .
  • the first insulating layer PAS1 may be disposed to cover or overlap the plurality of electrodes RME and the first banks BNL1 .
  • the first insulating layer PAS1 may include an opening exposing a portion of the top surface of the plurality of electrodes RME, and the first to third contact electrodes CNE1 , CNE2 , and CNE3 to be described later may pass through the opening. It may be in contact with the exposed electrode RME.
  • a step may be formed such that a portion of the upper surface of the first insulating layer PAS1 is recessed between the electrodes RME spaced apart from each other in the first direction DR1 .
  • a step difference may be formed therebetween.
  • the first insulating layer PAS1 may protect the electrodes RME and insulate them from each other. It is also possible to prevent the light emitting device ED disposed on the first insulating layer PAS1 from being damaged by direct contact with other members.
  • the second bank BNL2 may be disposed on the first insulating layer PAS1 .
  • the second bank BNL2 may be disposed in a lattice pattern including portions extending in the first and second directions DR1 and DR2 in plan view.
  • the second bank BNL2 is disposed across the boundary of each sub-pixel PXn to distinguish neighboring sub-pixels PXn.
  • the second bank BNL2 is disposed to surround the light emitting area EMA and the sub area SA disposed in each sub pixel PXn to distinguish them.
  • a portion disposed between the light emitting areas EMA may have a greater width than a portion disposed between the sub areas SA.
  • the interval between the sub-areas SA may be smaller than the interval between the light-emitting areas EMA.
  • the second bank BNL2 may be formed to have a greater height than the first bank BNL1 .
  • the second bank BNL2 prevents ink from overflowing into the adjacent sub-pixel PXn in the inkjet printing process of the manufacturing process of the display device 10 , so that the different light emitting devices ED are dispersed in each of the other sub-pixels PXn. They can be separated so that they do not mix with each other.
  • a portion of the second bank BNL2 extending in the second direction DR2 is It may be disposed on one bank BNL1.
  • the second bank BNL2 may include polyimide like the first bank BNL1 , but is not limited thereto.
  • the light emitting device ED may be disposed on the first insulating layer PAS1 .
  • the plurality of light emitting devices ED may be disposed to be spaced apart from each other in the second direction DR2 in which the respective electrodes RME extend, and may be aligned substantially parallel to each other.
  • the light emitting device ED may have a shape extending in one direction, and the direction in which each of the electrodes RME is extended and the direction in which the light emitting device ED is extended may be substantially perpendicular to each other.
  • the present invention is not limited thereto, and the light emitting device ED may be disposed at an angle in the direction in which the respective electrodes RME extend.
  • the light emitting device ED may include semiconductor layers doped with dopants of different conductivity types.
  • the light emitting device ED may include a plurality of semiconductor layers and may be oriented so that one end thereof faces a specific direction according to a direction of an electric field generated on the electrode RME.
  • the light emitting device ED may include a light emitting layer ('36' in FIG. 5 ) to emit light in a specific wavelength band.
  • the light emitting devices ED disposed in each sub pixel PXn may emit light of different wavelength bands depending on the material constituting the light emitting layer 36 .
  • the present invention is not limited thereto, and the light emitting devices ED disposed in each sub-pixel PXn may emit light of the same color.
  • a plurality of layers may be disposed in a direction parallel to the top surface of the first substrate SUB1 .
  • the light emitting device ED of the display device 10 is disposed so that one extended direction is parallel to the first substrate SUB1 , and semiconductor layers included in the light emitting device ED are parallel to the top surface of the first substrate SUB1 . They may be sequentially disposed along one direction.
  • the present invention is not limited thereto. In some cases, when the light emitting device ED has a different structure, the plurality of layers may be disposed in a direction perpendicular to the first substrate SUB1 .
  • the light emitting device ED may be disposed on each electrode RME between the first banks BNL1 .
  • the extended length of the light emitting element ED is longer than the distance between the electrodes RME spaced apart in the first direction DR1 , and both ends of the light emitting element ED are disposed on different electrodes RME.
  • the light emitting device ED includes semiconductor layers, and a first end and an opposite second end may be defined with respect to any one semiconductor layer.
  • the plurality of light emitting devices ED may be divided into different light emitting devices ED based on the electrode on which the first end is disposed.
  • the light emitting device ED includes a first light emitting device ED1 and a fourth including a first end disposed on the first electrode RME1 and a second end disposed on the third electrode RME3 .
  • the second light emitting device ED2 may include a first end disposed on the electrode RME4 and a second end disposed on the second electrode RME2 .
  • the first light emitting device ED1 may be disposed such that both ends thereof are disposed on the first electrode RME1 and the third electrode RME3 between the first sub-bank BNL_A and the second sub-bank BNL_B on the left side. have.
  • the second light emitting device ED2 may be disposed such that both ends thereof are disposed on the second electrode RME2 and the fourth electrode RME4 between the first sub-bank BNL_A and the second sub-bank BNL_B on the right side. have.
  • the light emitting devices ED disposed in one sub-pixel PXn may include first and second light emitting devices ED1 and ED2 with first ends facing opposite directions.
  • Both ends of the light emitting device ED may be in electrical contact with the first to third contact electrodes CNE1 , CNE2 , and CNE3 , respectively.
  • an insulating layer ( '38' in FIG. 5 ) may not be formed on the extended one-way end surface, and a portion of the semiconductor layer may be exposed. Accordingly, the exposed semiconductor layer may be in electrical contact with the contact electrodes CNE1 , CNE2 , and CNE3 .
  • the present invention is not limited thereto.
  • at least a partial region of the insulating layer 38 may be removed, and the insulating layer 38 may be removed to partially expose both end surfaces of the semiconductor layers.
  • the exposed side surfaces of the semiconductor layer may directly contact the first to third contact electrodes CNE1 , CNE2 , and CNE3 .
  • Each of the light emitting devices ED may be electrically connected to each electrode RME through the first to third contact electrodes CNE1 , CNE2 , and CNE3 .
  • the second end of the first light emitting device ED1 and the first end of the second light emitting device ED2 are electrically connected to each other through the same contact electrode, and accordingly, the first light emitting device ED1 and the second light emitting device ED2 are electrically connected to each other.
  • ED2 can be connected in series with each other.
  • the second insulating layer PAS2 may be partially disposed on the first insulating layer PAS1 and the light emitting device ED.
  • the second insulating layer PAS2 may also be disposed in the second bank BNL2 and the sub area SA.
  • the second insulating layer PAS2 is disposed to partially cover the outer surface of the light emitting device ED, so that one end and the other end of the light emitting device ED are not covered or overlapped.
  • a portion of the second insulating layer PAS2 may overlap the second sub-bank BNL_B and be disposed on the first insulating layer PAS1 .
  • the second insulating layer PAS2 is disposed on the light emitting device ED, the first insulating layer PAS1 and the second bank BNL2 in the light emitting area EMA, and the amount of the light emitting device ED is
  • the electrode RME may be disposed to expose a portion of the disposed portion together with the end portion.
  • the shape of the second insulating layer PAS2 is completely disposed on the first insulating layer PAS1 and the second bank BNL2 during the manufacturing process of the display device 10 , and then both ends of the light emitting device ED are formed. It may be formed by a process of removing to expose.
  • a portion of the second insulating layer PAS2 disposed on the light emitting device ED is disposed to extend in the second direction DR2 on the first insulating layer PAS1 in a plan view, so that in each sub-pixel PXn, it is linear or An island-like pattern can be formed.
  • the second insulating layer PAS2 may protect the light emitting device ED and may fix the light emitting device ED in the manufacturing process of the display device 10 . Also, the second insulating layer PAS2 may be disposed to fill a space between the light emitting device ED and the lower first insulating layer PAS1 .
  • a process of separating the electrode lines from the sub-region SA to form each electrode RME may be performed after forming the second insulating layer PAS2 .
  • the second insulating layer PAS2 is entirely disposed in the sub area SA and the light emitting area EMA, and may be partially removed by exposing both ends of the light emitting device ED and a separation process.
  • the first insulating layer PAS1 and the second insulating layer PAS2 are removed in the region where the electrode lines are separated, and a third insulating layer PAS3 to be described later is formed on the second interlayer insulating layer IL2. can be placed directly on
  • a plurality of first to third contact electrodes CNE1 , CNE2 , and CNE3 and a third insulating layer PAS3 may be disposed on the second insulating layer PAS2 .
  • the contact electrodes CNE1, CNE2, and CNE3 may include a first contact electrode CNE1 and a second contact electrode CNE2 disposed on the same layer as each other, and a third contact electrode CNE3 disposed on a different layer from them.
  • a third insulating layer PAS3 may be disposed between the first contact electrode CNE1 , the second contact electrode CNE2 , and the third contact electrode CNE3 .
  • the plurality of first to third contact electrodes CNE1 , CNE2 , and CNE3 may be in electrical contact with the light emitting element ED and the electrodes RME, respectively.
  • the plurality of first to third contact electrodes CNE1 , CNE2 , and CNE3 may directly contact the semiconductor layer exposed on both end surfaces of the light emitting device ED, and may directly contact the first insulating layer ( PAS1) may be in contact with the exposed upper surface without being disposed. Both ends of the light emitting element ED may be electrically connected to the electrode RME through a plurality of first to third contact electrodes CNE1 , CNE2 , and CNE3 .
  • the first contact electrode CNE1 may be disposed on the first electrode CNE1
  • the second contact electrode CNE2 may be disposed on the second electrode CNE2
  • the first contact electrode CNE1 may have a narrower width than that of the first electrode RME1 and may have a shape extending in the second direction DR2 .
  • the first contact electrode CNE1 may be in contact with the first electrode RME1 exposed by the first insulating layer PAS1 and may be in contact with the first end of the first light emitting device ED1 , and may be in contact with the first light emitting device ED1 .
  • ) may be electrically connected to the first electrode RME1 through the first contact electrode CNE1 .
  • the second contact electrode CNE2 may have a narrower width than that of the second electrode RME2 and extend in the second direction DR2 .
  • the second contact electrode CNE2 may be in contact with the second electrode RME2 exposed by the first insulating layer PAS1 and may be in contact with a second end of the second light emitting device ED2 , and may be in contact with the second light emitting device ED2 .
  • ) may be electrically connected to the second electrode RME2 through the second contact electrode CNE2 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be directly disposed on the second insulating layer PAS2 , respectively.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may have a smaller width than the electrodes RME and may form a linear pattern extending in the second direction DR2 within the emission area EMA. .
  • a third insulating layer PAS3 may be disposed on the first contact electrode CNE1 and the second contact electrode CNE2 .
  • the third insulating layer PAS3 may cover the first contact electrode CNE1 and the second contact electrode CNE2 , and a portion may also be disposed on the second insulating layer PAS2 .
  • the third insulating layer PAS3 may be entirely disposed on the first insulating layer PAS1 except for a portion where the third contact electrode CNE3 is disposed on the electrode RME.
  • the third insulating layer PAS3 may insulate the first and second contact electrodes CNE1 and CNE2 and the third contact electrode CNE3 so that they do not directly contact each other.
  • the third insulating layer PAS3 may insulate the first and second contact electrodes CNE1 and CNE2 and the third contact electrode CNE3 from each other, but in some embodiments, the third insulating layer PAS3 ) may be omitted. In this case, the first contact electrode CNE1 , the second contact electrode CNE2 , and the third contact electrode CNE3 may be disposed on the same layer.
  • the third contact electrode CNE3 includes a first extension part CN_E1 disposed on the third electrode RME3 , a second extension part CN_E2 disposed on the fourth electrode RME4 , and a first extension part CN_E1 .
  • the second extension part CN_E2 may include a plurality of connection parts CN_B electrically connecting to each other.
  • the first extension CN_E1 and the second extension CN_E2 may have a shape substantially similar to that of the first contact electrode CNE1 .
  • the first extension part CN_E1 and the second extension part CN_E2 may have a narrower width than the third electrode RME3 and the fourth electrode RME4 and extend in the second direction DR2 .
  • the length of the first extension part CN_E1 and the second extension part CN_E2 in the second direction DR2 may be longer than the length of the first contact electrode CNE1 , and the first extension part CN_E1 . and the second extension part CN_E2 may be electrically connected to each other through the connection parts CN_B extending in the first direction DR1 .
  • the third contact electrode CNE3 may have a shape surrounding the first contact electrode CNE1 in a plan view.
  • the first extension part CN_E1 and the second extension part CN_E2 may make electrical contact with the third electrode RME3 and the fourth electrode RME4 , respectively.
  • the first extension CN_E1 of the third contact electrode CNE3 is in electrical contact with the second end of the first light emitting element ED1
  • the second extension CN_E2 of the second light emitting element ED2 is may be in electrical contact with the end.
  • the first light emitting device ED1 and the second light emitting device ED2 may be connected in series to each other through the third contact electrode CNE3 .
  • the contact electrodes CNE1 , CNE2 , and CNE3 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrodes CNE1 , CNE2 , and CNE3 include a transparent conductive material, and light emitted from the light emitting device ED passes through the contact electrodes CNE1 , CNE2 , and CNE3 to the first and second electrodes RME1 . , RME2).
  • the present invention is not limited thereto.
  • an insulating layer overlapping the second insulating layer PAS2 , the third insulating layer PAS3 , and the first to third contact electrodes CNE1 , CNE2 , and CNE3 is further disposed on and overlapping them.
  • the insulating layer may be entirely disposed on the first substrate SUB1 to protect members disposed thereon from an external environment.
  • first insulating layer PAS1 , second insulating layer PAS2 , and third insulating layer PAS3 may include an inorganic insulating material or an organic insulating material.
  • first insulating layer PAS1 , the second insulating layer PAS2 , and the third insulating layer PAS3 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), oxide It may include an inorganic insulating material such as aluminum (AlOx), aluminum nitride (AlNx), or the like.
  • these are organic insulating materials, such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin , siloxane resin, silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, and the like.
  • organic insulating materials such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin , siloxane resin, silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, and the like.
  • the present invention is not limited thereto.
  • FIG. 5 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device ED may be a light emitting diode.
  • the light emitting device ED may have a size of a nano-meter to a micro-meter unit, and may be an inorganic light emitting diode made of an inorganic material.
  • the inorganic light emitting diode may be aligned between the two electrodes in which polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device ED may be aligned between the electrodes by an electric field formed on the two electrodes.
  • the light emitting device ED may have a shape extending in one direction.
  • the light emitting device ED may have a shape such as a cylinder, a rod, a wire, or a tube.
  • the shape of the light emitting element (ED) is not limited thereto, and the light emitting element ( ED) may have various forms.
  • a plurality of semiconductors included in the light emitting device ED, which will be described later, may have a structure in which they are sequentially disposed or stacked along the one direction.
  • the light emitting device ED may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may emit an electric signal applied from an external power source to emit light in a specific wavelength band.
  • the light emitting device ED may include a first semiconductor layer 31 , a second semiconductor layer 32 , a light emitting layer 36 , an electrode layer 37 , and an insulating layer 38 .
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 is formed of AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). and a semiconductor material having a chemical formula.
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 31 may be doped with an n-type dopant, and the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 31 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 31 may be in a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the first end of the light emitting device ED may be a portion in which the first semiconductor layer 31 is disposed with respect to the light emitting layer 36 .
  • the second semiconductor layer 32 may be disposed on the light emitting layer 36 to be described later.
  • the second semiconductor layer 32 may be a p-type semiconductor, and when the light emitting device ED emits light in a blue or green wavelength band, the second semiconductor layer 32 may be AlxGayIn1-x-yN (0 ⁇ x ⁇ 1). , 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1) may include a semiconductor material having a chemical formula. For example, it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 32 may be doped with a p-type dopant, and the p-type dopant may be Mg, Zn, Ca, Ba, or the like.
  • the second semiconductor layer 32 may be p-GaN doped with p-type Mg.
  • the length of the second semiconductor layer 32 may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the second end of the light emitting device ED may be a portion in which the second semiconductor layer 32 is disposed with respect to the light emitting layer 36 .
  • the drawing shows that the first semiconductor layer 31 and the second semiconductor layer 32 are configured as one layer, the present invention is not limited thereto.
  • the first semiconductor layer 31 and the second semiconductor layer 32 may further include a larger number of layers, for example, a clad layer or a TSBR (Tensile strain barrier reducing) layer. may be
  • the emission layer 36 may be disposed between the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material having a single or multiple quantum well structure.
  • the light emitting layer 36 may include a material having a multi-quantum well structure, it may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 emits light in the blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the emission layer 36 has a multi-quantum well structure in which quantum layers and well layers are alternately stacked
  • the quantum layer may include a material such as AlGaN or AlGaInN
  • the well layer may include a material such as GaN or AlInN.
  • the light emitting layer 36 includes AlGaInN as the quantum layer and AlInN as the well layer. As described above, the light emitting layer 36 emits blue light having a central wavelength band in the range of 450 nm to 495 nm. can do.
  • the present invention is not limited thereto, and the light emitting layer 36 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the light emitting layer 36 is not limited to the light of the blue wavelength band, and in some cases, the light of the red and green wavelength bands may be emitted.
  • the length of the light emitting layer 36 may have a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the light emitting layer 36 may be emitted not only from the longitudinal outer surface of the light emitting element ED, but also from both sides.
  • the direction of light emitted from the light emitting layer 36 is not limited to one direction.
  • the electrode layer 37 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device ED may include at least one electrode layer 37 . 5 illustrates that the light emitting device ED includes one electrode layer 37, but is not limited thereto. In some cases, the light emitting device ED may include a larger number of electrode layers 37 or may be omitted. The description of the light emitting device ED, which will be described later, may be equally applied even if the number of electrode layers 37 is changed or a different structure is further included.
  • the electrode layer 37 may reduce resistance between the light emitting device ED and the electrode or contact electrode when the light emitting device ED is electrically connected to an electrode or a contact electrode in the display device 10 according to an exemplary embodiment.
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO, IZO, and ITZO.
  • the electrode layer 37 may include a semiconductor material doped with n-type or p-type. However, the present invention is not limited thereto.
  • the insulating layer 38 may be disposed to surround or overlap outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating layer 38 may be disposed to surround at least the outer surface of the light emitting layer 36 , and may extend in one direction in which the light emitting device ED extends.
  • the insulating layer 38 may function to protect the members.
  • the insulating layer 38 may be formed to surround side surfaces of the members, and both ends of the light emitting device ED in the longitudinal direction may be exposed.
  • the insulating layer 38 extends in the longitudinal direction of the light emitting device ED and is formed to cover from the first semiconductor layer 31 to the side surface of the electrode layer 37 , but is not limited thereto.
  • the insulating layer 38 may cover only the outer surface of a portion of the semiconductor layer including the light emitting layer 36 , or cover only a portion of the outer surface of the electrode layer 37 so that the outer surface of each electrode layer 37 is partially exposed.
  • the insulating layer 38 may be formed to have a round top surface in cross-section in a region adjacent to at least one end of the light emitting device ED.
  • the thickness of the insulating layer 38 may have a range of 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 38 may be about 40 nm.
  • the insulating layer 38 may include materials having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), or the like.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • SiOxNy silicon oxynitride
  • AlNx aluminum oxide
  • AlOx aluminum oxide
  • AlOx aluminum oxide
  • the insulating film 38 may be formed in a multi-layered structure in which a plurality of layers are stacked. Accordingly, it is possible to prevent an electrical short circuit that may occur when the light emitting layer 36 is in direct contact with an electrode through which an electrical signal is transmitted to the light emitting element ED. Since the insulating layer 38 protects the outer surface of the light emitting element ED by including the light emitting layer 36 , a decrease in luminous efficiency can be prevented.
  • the outer surface of the insulating film 38 may be surface-treated.
  • the light emitting element ED may be sprayed onto the electrode in a state of being dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 38 may be treated with hydrophobicity or hydrophilicity.
  • the outer surface of the insulating layer 38 may be surface-treated with a material such as stearic acid or 2,3-naphthalene dicarboxylic acid.
  • the light emitting device ED may have a length of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and may have a length of 3 ⁇ m to 5 ⁇ m.
  • a diameter of the light emitting device ED may be in a range of 30 nm to 700 nm, and an aspect ratio of the light emitting device ED may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices ED included in the display device 10 may have different diameters according to a difference in composition of the light emitting layer 36 .
  • the diameter of the light emitting device ED may be in a range of about 500 nm.
  • FIG. 6 is a plan view illustrating a schematic arrangement of a plurality of pixels adjacent to a corner portion of a display device according to an exemplary embodiment.
  • FIG. 7 is an enlarged view illustrating a pixel arrangement in one corner of FIG. 6 .
  • 6 and 7 show a schematic shape of the display area DPA of the display device 10 and the relative arrangement of a plurality of pixels PXs (PXA, PXB, and PXC) arranged in the display area DPA. .
  • PXs PXA, PXB, and PXC
  • FIG. 7 only three pixel rows PX_C are illustrated as the pixels PXs arranged at the corner CA of the display area DPA, but the pixels PX arranged to correspond to the corner CA of the display area DPA. The number of them may be greater.
  • a corner portion CA is a portion where a long side extending in a first direction DR1 and a cross-section extending in a second direction DR2 meet. may have a curved shape, and the corner portion CA of the display area DPA and the non-display area NDA may also have a curved shape accordingly.
  • the display area DPA and the non-display area NDA include a first side PS1 extending in the first direction DR1 , a second side PS2 extending in the second direction DR2 , and a first side
  • the curved outer edge CS of the corner portion CA connecting the PS1 and the second side PS2 may be included.
  • the plurality of pixels PX and sub-pixels PXn described above with reference to FIGS. 2 and 3 are disposed in the display area DPA, and they may be arranged in the first direction DR1 and the second direction DR2 . have.
  • a space for completely disposing the pixels PX arranged in the first direction DR1 and the second direction DR2 may be insufficient. Accordingly, in the arrangement of the pixels PXs, pixel rows or pixel columns having different numbers of the arranged pixels PX may be included.
  • the first pixel row PX_C1 , the second pixel row PX_C2 , and the second pixel row PX_C2 are along the curved outer edge CS.
  • Three pixel rows PX_C3 may be arranged.
  • the fourth pixel row PX_C4 and the fifth pixel row PX_C5 may be arranged along the second side PS2 of the display area DPA.
  • the outer edge CS of the corner portion CA is curved, the number of pixels PX arranged in the first direction DR1 in the first pixel row PX_C1 to the third pixel row PX_C3 is different from each other.
  • the number of pixels PX included in the first pixel row PX_C1 arranged adjacent to the first side PS1 may be less than the number of pixels PX included in the second pixel row PX_C2 .
  • the number of pixels PX included in the second pixel row PX_C2 may be less than the number of pixels PX included in the third pixel row PX_C3.
  • the number of pixels PX included in the fourth pixel row PX_C4 and the fifth pixel row PX_C5 arranged to correspond to the second side PS2 is the number of pixels PX included in the third pixel row PX_C3. may be equal to the number of
  • the display device 10 includes pixels PXs arranged in the display area DPA, and includes a first type pixel PXA arranged inside the display area DPA and a non-display area NDA. It may include a second-type pixel PXB and a third-type pixel PXC that are outermost pixels adjacent to a boundary of the ?
  • the second type pixel PXB is a pixel PX disposed at the outermost portion of the display area DPA, and may be disposed at a corner portion CA of the display area DPA.
  • the third type pixel PXC is also a pixel PX disposed at the outermost portion of the display area DPA, and may be disposed to correspond to the first side PS1 and the second side PS2 of the display area DPA. have.
  • the first type pixel PXA is a pixel surrounded by the second type pixel PXB and the third type pixel PXC, and may be disposed inside the outermost pixels.
  • the first pixel row PX_C1 includes the outermost pixels of the display area DPA, and the second type pixel PXB and the third type pixel PXC may be arranged.
  • a second type pixel PXB and a first type pixel PXA are arranged in the second pixel row PX_C2 and the third pixel row PX_C3 , and the fourth pixel row PX_C4 and the fifth pixel row PX_C5
  • a third type pixel PXC and a first type pixel PXA may be arranged.
  • each of the first to third type pixels PXA, PXB, and PXC may include sub-pixels PXn.
  • Each of the sub-pixels PXn may include electrodes RME and light emitting devices ED to emit light in a specific wavelength band.
  • the different types of pixels PXA, PXB, and PXC may have different structures in the respective sub-pixels PXn in addition to their arrangement positions.
  • the first type pixel PXA includes a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 , and each sub-pixel PXn They may have the same structure as each other.
  • the sub-pixels PXn of the first type pixel PXA may have a light emitting area EMA having substantially the same area as that of the light emitting devices ED in a uniform number.
  • the first-type pixels PXA disposed inside the display area DPA include the area of the light-emitting area EMA between other first-type pixels PXA and between the plurality of sub-pixels PXn and the light emitting element ED. ) may be substantially uniform in number.
  • the third type pixel PXC includes the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 illustrated in FIG. 2 . can do.
  • the third type pixel PXC is the same as the first type pixel PXA except that the arrangement position is the outermost of the display area DPA.
  • the sub-pixels PXn of the third type pixel PXC have a light emitting area EMA having substantially the same area as that of the light emitting devices ED having a uniform number of each other.
  • the third-type pixels PXC disposed at the outer portion of the display area DPA are light-emitting areas between the first-type pixel PXA or other third-type pixels PXC and between the plurality of sub-pixels PXn.
  • the area of the EMA and the number of the light emitting devices ED may be substantially uniform.
  • the sub-pixel PXn of each pixel PX includes the light-emitting area EMA and the light-emitting devices ED disposed thereon, and the sub-pixel PXn includes the electrodes RME and is connected to a circuit layer underneath the sub-pixel PXn.
  • the light emitting devices ED may emit light.
  • the sub-pixel PXn in which they are disposed may emit light entirely in at least the light-emitting area EMA, and the luminance of the corresponding sub-pixel PXn is the area of the light-emitting area EMA. It may be related to the number of light emitting devices ED and the intensity of the driving signal.
  • the corresponding sub-pixel PXn when a driving signal of uniform intensity is applied to each sub-pixel PXn, if the number of light-emitting devices ED per unit area of the light-emitting area EMA is large, the corresponding sub-pixel PXn has high luminance and light emission. When the number of elements ED is small, luminance may be small. Similarly, when the number of light emitting elements ED is the same, when the area of the light emitting area EMA is large, the luminance of the corresponding sub pixel PXn is large, and when the area of the light emitting area EMA is small, the corresponding sub pixel ( PXn) may have a small luminance. For example, in an embodiment in which driving signals of the same intensity are applied to the pixels PX, the sub-pixels PXn have different luminance when the number of light emitting devices ED per unit area of the light emitting area EMA is different. can have
  • the 'number of light emitting devices ED per unit area of the light emitting area EMA' may mean the number of light emitting devices ED disposed in the light emitting area EMA surrounded by the second bank BNL2. not limited as described above, the light emitting element ED may be electrically connected to the electrodes RME to receive an electric signal from a lower circuit layer to emit light.
  • Each sub-pixel PXn may have luminance by the light emitting devices ED that are smoothly electrically connected to the electrode RME among the light emitting devices ED disposed in the light emitting area EMA to emit light, Different pixels PX may have a relative luminance difference according to the number of light emitting devices ED electrically connected to the electrode RME.
  • the 'number of light emitting devices ED per unit area of the light emitting area EMA' for determining the relative difference between the different pixels PX is electrically connected to the electrode RME within the light emitting area EMA. It may also mean the number of connected light emitting devices ED. However, if the ratio of the light emitting devices ED connected to the electrode RME to the number of light emitting devices ED disposed in the light emitting area EMA between the different pixels PX is uniform, light emission between the different pixels PXs is the same. A relative ratio of the number of light emitting devices ED disposed in the area EMA and a relative ratio of the number of light emitting devices ED electrically connected to the electrode RME in the light emitting area EMA may be substantially the same.
  • 'the number of the light emitting elements ED is the same or uniform' or 'the area of the light emitting area EMA is the same or uniform' includes exactly the same number and size, and a certain error range. It may contain differences within.
  • 'the number of the light emitting elements ED is the same or not'
  • 'the area of the light emitting area (EMA) is the same or not uniform'
  • 'different' means that the number and size are within the error range. outside the range, it may include those with obvious differences in scope. That is, in the present specification, 'the number of the light emitting areas EMA or the light emitting devices ED is not the same or is not uniform' may mean that there is a significant difference in comparison with a specific object.
  • the sub-pixel PXn has an area of the emission area EMA.
  • the number of light emitting devices ED may be different from that of the first type pixels PXA.
  • the corner portion CA of the display area DPA it is difficult to secure enough space for the pixels PXs arranged in the first direction DR1 and the second direction DR2 to be completely disposed, and the corner portion CA ) may have different numbers of the arranged pixels PX in the pixel rows PX_C.
  • the second type pixel PXB disposed along the curved outer edge CS of the corner portion CA has a boundary formed according to the arrangement. It can be recognized and distinguished from the non-display area NDA. As described above, the boundary viewed by the second type pixel PXB is viewed by fading the outermost portion of the display area DPA by adjusting the luminance of the second type pixel PXB. can be prevented from becoming
  • the number of light emitting devices ED and the light emitting area EMA are used to prevent the pixels disposed at the outermost portion from being viewed in the corner portion CA of the display area DPA.
  • the area of , or the number of light emitting devices ED per unit area of the light emitting area EMA may include second type pixels PXB different from the first type pixels PXA.
  • the second type pixel PXB may be different from the first type pixel PXA or the third type pixel PXC so that the number of light emitting devices ED or the area of the light emitting area EMA has a significant difference, Even driving signals of the same intensity may have different luminances.
  • the corner portion CA in which the second type pixel PXB is disposed has a lower luminance compared to the inner display area DPA in which the first type pixels PXA are disposed, and thus may be faded. , the visible boundary by the second type pixel PXB may be reduced or minimized.
  • FIG. 8 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to an exemplary embodiment.
  • first-type pixels PXA and second-type pixels PXB are illustrated as pixels PX adjacent to the corner portion CA of the display area DPA.
  • the arrangement of the sub-pixels PXn included in each pixel PX is schematically illustrated.
  • the plurality of electrodes RME and the light emitting device ED are shown, and the second bank ( EMA) and the sub-area SA of the sub-pixel PXn are shown. Only BNL2) is shown.
  • the number of light emitting devices ED shown in the sub-pixel PXn of each pixel PX is only for expressing a relative difference between different pixels PX or sub-pixels PXn, and the corresponding sub-pixels ( The number of light emitting devices ED disposed in PXn) may not mean itself.
  • the eight light-emitting devices ED are necessarily provided in the corresponding sub-pixel PXn. It is not placed and may be more or less than that.
  • the number of light emitting devices ED shown in different sub-pixels PXn is the same, it means that the corresponding sub-pixels PXn include substantially the same number of light emitting devices ED.
  • the number of light emitting devices ED shown in different sub-pixels PXn is different from each other, one sub-pixel PXn of the corresponding sub-pixels PXn emits more light than the other sub-pixels PXn. It may mean including the elements ED.
  • the number of light emitting devices ED means only a rough ratio between the light emitting devices ED disposed in another pixel PX or sub-pixel PXn, not the exact number.
  • electrodes RME extending in the second direction DR2 may be disposed in the display area DPA of the display device 10 .
  • the electrodes RME are formed as one electrode line RM extending in the second direction DR2 , and are separated from the sub-area SA of each sub-pixel PXn after the light emitting devices ED are disposed.
  • One electrode RME may be formed.
  • the second type pixels PXB disposed in the outermost display area DPA may also include electrodes RME separated from the electrode line RM in the sub area SA, and the second type pixel PXB may be disposed in the second type pixel PXB.
  • a plurality of electrode lines RM separated from the sub-area SA may be disposed in the display area DPA between the and non-display area NDA.
  • the electrode lines RM may also be disposed in the non-display area NDA and may be connected to a wiring disposed in the non-display area NDA.
  • the second banks BNL2 surrounding the emission area EMA and the sub area SA of each sub-pixel PXn are also in the display area DPA between the second type pixel PXB and the non-display area NDA. may be disposed, and the electrode lines RM may be covered or overlapped by the second bank BNL2 .
  • the electrode lines RM disposed in the outermost portion of the display area DPA may not be viewed from the outside by the second bank BNL2 .
  • the display device 10 is disposed in the outermost portion of the display area DPA and includes a first type pixel PXA having a smaller number of light emitting devices ED than the first type pixel PXA disposed in the inner display area DPA. It may include two-type pixels PXB. In the second type pixel PXB, the number of light emitting devices ED disposed in each sub pixel PXn is greater than the number of light emitting devices ED disposed in each sub pixel PXn of the first type pixel PXA.
  • the second type pixel PXB includes a smaller number of light emitting devices ED than the first type pixel PXA, except for a point disposed at the outermost portion of the display area DPA along the corner portion CA. It may be structurally the same as the first type pixel PXA.
  • the second type pixel PXB may include a smaller number of light emitting devices ED than the first type pixel PXA, while the area of the light emitting area EMA is the same as that of the first type pixel PXA. That is, the second type pixel PXB may have a smaller number of light emitting devices ED per unit area of the emission area EMA than the first type pixel PXA.
  • Each of the sub-pixels PXn of the second type pixel PXB may include a uniform number of light emitting devices ED.
  • the display device 10 applies driving signals of the same intensity regardless of the type of the pixel PX during driving, a difference in luminance does not occur between the sub-pixels PXn of the second type pixel PXB. A difference in luminance may occur between the type 1 pixel PXA and the type 2 pixel PXB due to a difference in the number of the light emitting devices ED.
  • the second type pixel PXB disposed at the outermost side along the corner portion CA of the display area DPA may have a lower luminance than the first type pixel PXA disposed in the inner display area DPA,
  • the outermost portion of the display area DPA may be faded from the second type pixel PXB toward the non-display area NDA. Accordingly, the display device 10 may prevent the boundary of the pixels PX disposed in the corner portion CA of the display area DPA from being viewed.
  • the first-type pixel PXA includes eight light-emitting devices ED in each sub-pixel PXn
  • the second-type pixel PXB includes four light-emitting devices ED in each sub-pixel PXn. Included is exemplified. This only means that the first type pixel PXA and the second type pixel PXB include different numbers of light emitting devices ED, and It may not mean the exact number.
  • a method of adjusting the luminance of the second type pixel PXB to fade the corner portion CA of the display area DPA may be variously modified.
  • FIG. 8 an embodiment in which the number of light emitting devices ED is changed is illustrated.
  • the present invention is not limited thereto, and the outermost portion of the display area DPA may be faded by adjusting the area of the emission area EMA, the structure of the second type pixel PXB, and the like.
  • FIG. 9 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • FIG. 9 Similar to FIG. 8 , only some first-type pixels PXA and second-type pixels PXB adjacent to the corner portion CA of the display area DPA are illustrated in FIG. 9 .
  • the arrangement of the sub-pixels PXn included in each pixel PX is schematically illustrated.
  • the structure of each pixel PX will be schematically illustrated and described in order to compare the relative difference between some pixels PX adjacent to the corner portion CA of the display area DPA.
  • the display device 10_1 includes a fourth type pixel PXD adjacent to a second type pixel PXB or a third type pixel PXC that is an outermost pixel PX. Further, the first type pixel PXA may be surrounded by the fourth type pixel PXD. The fourth type pixel PXD may be an outer pixel, and the first type pixel PXA may be an inner pixel. The present exemplary embodiment is different from the exemplary embodiment of FIG. 8 in that some pixels adjacent to the outermost pixel among the first type pixels PXA are replaced with the fourth type pixels PXD.
  • first-type pixel PXA the second-type pixel PXB, and the third-type pixel PXC are the same as those described above, so hereinafter, overlapping information will be omitted and the fourth type pixel PXD will be mainly described. to be explained as
  • the fourth type pixels PXD may be arranged in the outer display area DPA along the outermost pixels PX.
  • the fourth type pixel PXD is adjacent to the third type pixel PXC in the first direction DR1 or the second direction DR2 in a portion corresponding to the first side PS1 and the second side PS2 , and , a portion corresponding to the curved outer edge CS of the corner portion CA may be adjacent to the second type pixel PXB in the first direction DR1 or the second direction DR2 .
  • the first type pixels PXA may be disposed inside the outer display area DPA in which the fourth type pixels PXD are arranged.
  • Each sub-pixel PXn of the fourth type pixel PXD has a structure substantially the same as that of the first type pixel PXA, but the number of light emitting devices ED disposed in the light emitting area EMA may be different. .
  • the number of light emitting devices ED disposed in each sub-pixel PXn is equal to each sub-pixel of the first type pixel PXA and the second type pixel PXB. It may be different from the number of light emitting devices ED disposed in PXn.
  • the number of light emitting devices ED among the sub-pixels PXn is the same, less than the sub-pixel PXn of the first type pixel PXA, but the second type pixel ( A greater number of light emitting devices ED than the sub-pixels PXn of the PXB may be disposed.
  • the fourth type pixel PXD has the same area of the emission area EMA as the first type pixel PXA and the second type pixel PXB, but has a smaller number of light emitting devices ED than the first type pixel PXA. ) may be included. That is, the fourth type pixel PXD may have a smaller number of light emitting devices ED per unit area of the emission area EMA than the first type pixel PXA.
  • the fourth type pixel PXD may include a greater number of light emitting devices ED than the second type pixel PXB, and the second type pixel PXB and the fourth type pixel PXD may A difference in luminance may occur due to a difference in the number of the light emitting devices ED.
  • the second type pixel PXB disposed at the outermost side along the corner portion CA of the display area DPA may have a luminance lower than that of the fourth type pixel PXD disposed at the outside of the vehicle, and the fourth type pixel PXD may have a luminance smaller than that of the first type pixel PXA disposed in the inner display area DPA.
  • the display area DPA may be faded from the inner display area DPA to the outermost display area DPA and the non-display area NDA in the corner portion CA.
  • the display device 10_1 may further include a fourth type pixel PXD to be gradually faded in the corner portion CA of the display area DPA, and the boundary between the pixels PX is formed in the corner portion CA. recognition can be prevented.
  • the first type pixel PXA of the inner display area DPA and the outermost second type pixel PXB may have the emission area EMA having the same area.
  • the present invention is not limited thereto, and the display device 10 may perform a fading process in the corner portion CA of the display area DPA by adjusting the area of the emission area EMA of the outermost pixel.
  • 10 to 12 are plan views schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • each sub-pixel PXn of the second type pixel PXB has an area of the emission area EMA equal to that of the first type pixel PXA. It may be smaller than each of the sub-pixels PXn.
  • the number of light emitting devices ED disposed in each of the sub-pixels PXn of the second-type pixel PXB may be the same as that of each of the sub-pixels PXn of the first-type pixel PXA.
  • the present exemplary embodiment is different from the exemplary embodiment of FIG. 8 in that the area of the light emitting area EMA, not the number of light emitting elements ED, is adjusted to adjust the luminance of the second type pixel PXB. Duplicate content will be omitted and the description will be focused on differences.
  • the luminance of each pixel PX may be adjusted through the number of light emitting devices ED or the area of the light emitting area EMA.
  • the height HEB measured in the second direction DR2 of the emission area EMA of the second type pixel PXB is the emission area EMA of the first type pixel PXA. It may be smaller than the height HEA measured in the second direction DR2 of .
  • the width of each of the sub-pixels PXn and the emission area EMA of the second type pixel PXB may be the same as that of the sub-pixel PXn of the first type pixel PXA, but the heights HEA and HEB may be different. have. Accordingly, the area of the emission area EMA of the first type pixel PXA and the second type pixel PXB may be different from each other.
  • the number of light emitting devices ED between each sub-pixel PXn and the area of the light emitting area EMA are the same, and the number of light emitting devices is substantially the same as that of the first type pixel PXA.
  • the EDs may be included, but may have an emission area EMA having an area smaller than that of the first type pixel PXA.
  • the display device 10_2 When driving the display device 10_2 , even when driving signals of the same intensity are applied regardless of the type of the pixel PX, there is no difference in luminance between the sub-pixels PXn of the second type pixel PXB. A difference in luminance may occur between the type 1 pixel PXA and the type 2 pixel PXB due to a difference in the area of the emission area EMA.
  • the display device 10_2 includes a second type pixel PXB in which the area of the sub-pixels PXn or the area of the emission area EMA is smaller than that of the first type pixel PXA, and includes a corner portion ( CA) may be faded, and the boundary of the pixels PX may be prevented from being viewed in the corner portion CA.
  • each sub-pixel PXn of the second type pixel PXB has an area of the emission area EMA of each sub-pixel PXA of the first type pixel PXA. It may be smaller than the pixels PXn.
  • the number of light emitting devices ED disposed in each of the sub-pixels PXn of the second-type pixel PXB may be different from each of the sub-pixels PXn of the first-type pixel PXA.
  • the number of light emitting devices ED disposed in each sub-pixel PXn may be smaller than that of the first type pixel PXA.
  • the number of light emitting devices ED between each sub-pixel PXn and the area of the light emitting area EMA are the same.
  • driving the display device 10_3 even when driving signals of the same intensity are applied regardless of the type of pixel PX, there is no difference in luminance between the sub-pixels PXn of the second-type pixel PXB.
  • a difference in luminance may occur between the type 1 pixel PXA and the type 2 pixel PXB due to a difference in the number of light emitting devices ED and a difference in area of the emission area EMA.
  • the display device 10_3 includes a second type pixel PXB in which the area of the sub-pixels PXn or the area of the light emitting area EMA and the number of light emitting devices ED are smaller than those of the first type pixel PXA.
  • a fading process may be performed in the corner portion CA of the area DPA, and the boundary of the pixels PX may be prevented from being viewed in the corner portion CA.
  • the present exemplary embodiment is different from the exemplary embodiments of FIGS. 8 and 10 in that the number of light emitting devices ED and the area of the light emitting area EMA are adjusted to adjust the luminance of the second type pixel PXB. .
  • each sub-pixel PXn of the second type pixel PXB has an area of the emission area EMA of each sub-pixel PXA of the first type pixel PXA. It may be larger than the pixels PXn.
  • the number of light emitting devices ED disposed in each of the sub-pixels PXn of the second-type pixel PXB may be different from that of each of the sub-pixels PXn of the first-type pixel PXA.
  • the number of light emitting devices ED disposed in each sub-pixel PXn may be smaller than that of the first type pixel PXA.
  • the height HEB measured in the second direction DR2 of the emission area EMA of the second type pixel PXB is the emission area EMA of the first type pixel PXA. may be greater than the height HEA measured in the second direction DR2 of .
  • the width of each of the sub-pixels PXn and the emission area EMA of the second type pixel PXB may be the same as that of the sub-pixel PXn of the first type pixel PXA, but the heights HEA and HEB may be different. have. Accordingly, the area of the emission area EMA of the first type pixel PXA and the second type pixel PXB may be different from each other.
  • the number of light emitting devices ED between each sub-pixel PXn and the area of the light emitting area EMA are the same.
  • the display device 10_4 is driven, even if the driving signal of the same intensity is applied regardless of the type of the pixel PX, there is no difference in luminance between the sub-pixels PXn of the second-type pixel PXB.
  • a difference in luminance may occur between the type 1 pixel PXA and the type 2 pixel PXB due to a difference in the number of light emitting devices ED and a difference in area of the emission area EMA.
  • the display device 10_4 includes a second type pixel PXB having a larger area of the sub-pixels PXn or an area of the light-emitting area EMA than the first-type pixel PXA, but having a smaller number of light-emitting devices ED.
  • the present exemplary embodiment is different from the exemplary embodiment of FIG. 11 in that the second type pixel PXB includes the emission area EMA having a larger area than the first type pixel PXA.
  • the present invention is not limited thereto, and in order to more effectively prevent the boundary of the outermost pixels PX of the corner portion CA from being viewed, the outermost second type pixel PXB has an area of each sub-pixel PXn. These can be different.
  • FIG. 13 to 19 are plan views schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • the display device 10_5 includes sub-pixels PXn in which the second type pixel PXB includes the emission area EMA having different areas.
  • the second type pixel PXB includes the fourth sub-pixel PX4 , the fifth sub-pixel PX5 and the fifth sub-pixel PX5 having a larger area of the emission area EMA than the fourth sub-pixel PX4 .
  • the sixth sub-pixel PX6 may have substantially the same structure as the sub-pixels PXn of the first type pixel PXA.
  • the area of the emission area EMA or the area of the corresponding sub-pixel PXn may be the same as that of the first type pixel PXA.
  • the fourth and fifth sub-pixels PX4 and PX5 are identical to the sub-pixels PXn of the first type pixel PXA except that the emission area EMA and the area occupied by the corresponding sub-pixel PXn are different. can be the same.
  • the number of light emitting devices ED is equal to that of each of the sub-pixels PXn of the first type pixel PXA.
  • the present exemplary embodiment is different from the exemplary embodiment of FIG. 8 in that the area of the light emitting area EMA, not the number of light emitting elements ED, is adjusted to adjust the luminance of the second type pixel PXB.
  • overlapping content will be omitted and the differences will be mainly described.
  • the display device 10_5 may include sub-pixels PXn in which the second type pixel PXB disposed at the outermost portion of the corner portion CA of the display area DPA has the emission area EMA having different areas.
  • the fourth to sixth sub-pixels PX4 , PX5 , and PX6 may have different lengths measured in the second direction DR2 of the emission area EMA, and the sixth sub-pixel PX6 and the fifth sub-pixel PX6 and PX6 may have different lengths.
  • the size may gradually decrease toward the PX5 and the fourth sub-pixel PX4 .
  • the area of the emission area EMA of the fourth sub-pixel PX4 and the fifth sub-pixel PX5 is smaller than that of the sub-pixels PXn of the first type pixel PXA, while the sixth sub-pixel PX6 has The sub-pixels PXn of the first type pixel PXA may have substantially the same area as the emission area EMA.
  • driving signals having different intensities may be applied according to the type of the pixel PX and the sub-pixel PXn.
  • the second-type pixel PXB has A driving signal having a weaker strength than that of the first type pixel PXA may be applied. Accordingly, although the area of the light emitting area EMA and the number of light emitting devices ED are the same as those of the sub pixels PXn of the first type pixel PXA, the luminance of the sixth sub pixel PX6 may be smaller.
  • the display device 10_5 may apply driving signals having different intensities between the sub-pixels PXn of the second type pixel PXB.
  • each sub-pixel PXn includes the same number of light-emitting devices ED but has light-emitting areas EMA of different areas
  • the sub-pixel PXn having a large area, for example, the sixth sub-pixel PX6 may have greater luminance than colors emitted from the fourth sub-pixel PX4 and the fifth sub-pixel PX5 .
  • each sub-pixel PXn when each sub-pixel PXn receives a driving signal of the same intensity and emits light at the same time, the color emitted from the sixth sub-pixel PX6 is stronger The desired color may not be displayed.
  • the sub-pixels PXn of the second type pixel PXB include the emission areas EMA of different areas, each sub-pixel PXn receives driving signals of different intensities can emit light. Accordingly, even if each of the sub-pixels PXn includes the light-emitting area EMA having different areas and the number of light-emitting devices ED is the same, there may be little difference in luminance between the sub-pixels PXn.
  • the second type pixel PXB includes the sub-pixels PXn including the emission areas EMA of different areas and has the largest area.
  • the sixth sub-pixel PX6 may have an emission area EMA having a smaller area than that of the first type pixel PXA.
  • the height HEB of the emission area EMA of the sixth sub-pixel PX6 may be smaller than the height HEA of the emission area EMA of the sub-pixel PXn of the first type pixel PXA.
  • the present embodiment is different from the embodiment of FIG. 13 in that the sixth sub-pixel PX6 also has a smaller area than the sub-pixel PXn of the first type pixel PXA.
  • redundant descriptions will be omitted.
  • the number of light emitting devices ED disposed in each of the sub-pixels PXn of the second-type pixel PXB may be different from that of each of the sub-pixels PXn of the first-type pixel PXA. have.
  • the number of light emitting devices ED disposed in each sub-pixel PXn may be smaller than that of the first type pixel PXA.
  • the display device 10_7 includes sub-pixels PXn in which the second-type pixel PXB has an emission area EMA having a smaller area than that of the first-type pixel PXA, and emits light between the sub-pixels PXn. Areas of the areas EMA may be different from each other. Also, the sub-pixels PXn of the second-type pixel PXB may include a smaller number of light emitting devices ED than the sub-pixels PXn of the first-type pixel PXA. Accordingly, the second-type pixel PXB may have a lower luminance than the first-type pixel PXA, and thus may be faded in the corner portion CA of the display area DPA.
  • a difference in luminance may occur due to a difference in the number of light emitting devices ED.
  • a difference in luminance due to a difference in the area of the emission area EMA between the sub-pixels PXn may be compensated for only when driving signals of different intensities are applied between the sub-pixels PXn of the second type pixel PXB.
  • This embodiment is different from the embodiment of FIG. 14 in that the sub-pixels PXn of the second-type pixel PXB include a smaller number of light emitting devices ED than the first-type pixel PXA.
  • redundant descriptions will be omitted.
  • the second type pixel PXB having the emission area EMA of different area is different for each sub-pixel PXn.
  • the number of light emitting devices ED may be included.
  • the number of light emitting devices ED disposed in the fourth sub-pixel PX4 , the fifth sub-pixel PX5 , and the sixth sub-pixel PX6 sequentially increases, while FIG.
  • the number of light emitting devices ED disposed in the fourth sub-pixel PX4 , the fifth sub-pixel PX5 , and the sixth sub-pixel PX6 may be sequentially decreased.
  • the sub-pixels PXn of the second type pixel PXB may have the number of light emitting devices ED proportional to the area of the emission area EMA.
  • the sub-pixels PXn of the second-type pixel PXB may have a lower luminance than the first-type pixel PXA because the number of light emitting devices ED is smaller than that of the first-type pixel PXA.
  • the fourth sub-pixel PX4 , the fifth sub-pixel PX5 , and the sixth sub-pixel PX6 have the same number of light emitting devices ED between the sub-pixels PXn as the area of the emission area EMA.
  • a difference in luminance between the sub-pixels PXn may occur.
  • the second type pixel PXB it may be necessary to compensate for a luminance difference between the sub-pixels PXn by correcting the intensity of the driving signal between the sub-pixels PXn.
  • the sub-pixels PXn of the second type pixel PXB may have the number of light emitting devices ED inversely proportional to the area of the light emitting area EMA.
  • the sub-pixels PXn of the second-type pixel PXB may have a lower luminance than the first-type pixel PXA because the number of light emitting devices ED is smaller than that of the first-type pixel PXA.
  • the number of light emitting devices ED between each sub-pixel PXn varies according to the fourth sub-pixel PX4 , the fifth sub-pixel PX5 , and the sixth sub-pixel PX6 differently from the area of the emission area EMA.
  • the difference in luminance between the sub-pixels PXn may be compensated through the number of the light emitting devices ED even if the intensity of the driving signal is not corrected.
  • the number of the light-emitting devices ED is adjusted to adjust the number of the fourth to sixth sub-pixels ( PX4, PX5, and PX6) may have uniform luminance without correction of the driving signal.
  • the second type pixel PXB has the emission area EMA having different areas, and the sixth sub-pixel PX6
  • the light emitting area EMA may have a larger area than the sub-pixel PXn of the first type pixel PXA.
  • the height HEB of the emission area EMA of the sixth sub-pixel PX6 is the height of the emission area EMA of the sub-pixel PXn of the first type pixel PXA. It is different from the embodiment of FIG. 15 in that it is larger than (HEA).
  • the embodiment of FIG. 18 may have a structure according to a combination of the embodiments of FIGS. 12 and 15 .
  • the height HEB of the emission area EMA of the sixth sub-pixel PX6 is the height of the emission area EMA of the sub-pixel PXn of the first type pixel PXA. It is different from the embodiment of FIG. 17 in that it is larger than (HEA).
  • the embodiment of FIG. 19 may have a structure according to a combination of the embodiments of FIGS. 12 and 17 . Hereinafter, duplicate content will be omitted.
  • the present invention is not limited thereto.
  • the area of the sub-pixel PXn of the second type pixel PXB is the same as that of the first type pixel PXA, but only the area of the emission area EMA is the sub-pixel of the first type pixel PXA. It may be smaller than the pixel PXn.
  • the sub-pixels PXn of the second-type pixel PXB have a smaller emission area EMA than the first-type pixel PXA, but each An area occupied by the sub-pixel PXn may be the same as that of the first type pixel PXA. Accordingly, in the first-type pixel PXA and the second-type pixel PXB adjacent in the first direction DR1 , the sub-area SA of each sub-pixel PXn is parallel to the first direction DR1 . may be arranged, and the process of cutting the electrode lines RM may be easy.
  • the shape of the outermost second type pixel PXB is the corner portion CA. It may include a region having a partially curved shape along the curved outer edge CS of .
  • 21 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • 22 is a schematic diagram illustrating a second type sub-pixel included in the display device of FIG. 21 . 22 schematically illustrates only the structure of the electrode RME of the second type pixel PXB.
  • the display device 11 may include electrodes RME in which the second type pixel PXB has a curved portion.
  • the electrode RME disposed in the second type pixel PXB may include an electrode bending portion RM_A that extends in at least the second direction DR2 and is curved in the first direction DR1 .
  • Some sub-pixels PXn of the second type pixel PXB may include an electrode extension part RM_E in which the electrode RME extends in the second direction DR2 and is electrically connected to the electrode bending part RM_A. .
  • the electrodes RME disposed in the light emitting area EMA include electrode bending portions RM_A according to the embodiment of FIG. 13 .
  • the light emitting area EMA of different areas may be included as shown in FIG.
  • the present exemplary embodiment is different from the exemplary embodiment of FIG. 13 in that the shapes of the electrodes RME disposed in the second type pixel PXB are different.
  • duplicate descriptions will be omitted and descriptions will be made focusing on differences.
  • the fourth sub-pixel PX4 of the second type pixel PXB extends from the neighboring first type pixel PXA in the second direction DR2 and is curved in the first direction DR1 in the emission area EMA. It may include electrode bent portions RM_A.
  • the first to fourth electrodes RME1 , RME2 , RME3 , and RME4 of the fourth sub-pixel PX4 may each include an electrode bent part RM_A to be disposed in an arc shape.
  • the fourth sub-pixel PX4 is spaced apart from the fourth electrode RME4 and surrounds the second electrode RME2 and the second electrode RME4 disposed on the lower right side of the fourth sub-pixel PX4 as a reference. It may include a third electrode RME3 spaced apart from and surrounding the electrode RME2, and a first electrode RME1 spaced apart from and surrounding the third electrode RME3.
  • the fifth sub-pixel PX5 and the sixth sub-pixel PX6 may include electrode extension parts RM_E electrically connected to the electrode bending part RM_A.
  • the electrode extension part RM_E may be disposed to extend from the adjacent first type pixel PXA in the second direction DR2 .
  • the arrangement of the electrode extension parts RM_E is the same as described above with reference to other drawings.
  • the electrode bent portions RM_A of the fifth sub-pixel PX5 and the sixth sub-pixel PX6 may be disposed similarly to the fourth sub-pixel PX4 .
  • the emission area EMA has a first portion EMA_E on which the electrode extension portions RM_E are disposed and a second portion on which the electrode bending portions RM_A are disposed. (EMA_C) may be included.
  • the display device 11 may include electrode bent portions RM_A in which the electrodes RME of the second type pixel PXB are curved along the shape of the outer edge CS of the corner portion CA. .
  • the display device 11 is disposed in the display area DPA of the corner part CA even if the space in which the pixels PX are disposed is insufficient, so that the pixel PX is not disposed in the display area DPA. can be minimized.
  • FIG. 23 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • 24 is a schematic diagram illustrating a second type sub-pixel included in the display device of FIG. 23 .
  • the electrode RME of the second type pixel PXB is formed as an electrode bending part RM_A, as shown in FIGS. 21 and 22 .
  • the display device 11_1 may be arranged such that one sub-pixel PXn partially surrounds the other sub-pixel PXn as the electrodes RME of the second type pixel PXB have an arc shape.
  • the fourth sub-pixel PX4 is disposed on the lower right side with respect to the center thereof, and the fifth sub-pixel PX5 partially surrounds the fourth sub-pixel PX4 .
  • the sixth sub-pixel PX6 may be disposed to partially surround the fifth sub-pixel PX5 .
  • the fourth sub-pixel PX4 , the fifth sub-pixel PX5 , and the sixth sub-pixel PX6 may sequentially increase in area.
  • the second type pixel PXB generally has a curved outer edge ( ) of the corner portion CA. CS).
  • the display device 11_1 is disposed in the display area DPA of the corner portion CA even if the space in which the pixels PX are disposed is insufficient, so that the pixel PX is not disposed in the display area DPA. can be reduced or minimized.
  • 25 is a plan view schematically illustrating different types of pixels disposed in a display area of a display device according to another exemplary embodiment.
  • a display device 11_2 is an outermost pixel disposed in the display area DPA of the corner part CA, and has a structure of a second type pixel PXB and an electrode RME.
  • a fifth type pixel PXE having a symmetrical structure may be further included.
  • the present exemplary embodiment is different from the exemplary embodiment of FIG. 23 in that the arrangement of the pixels PX disposed at the outermost side of the display area DPA is different.
  • each of the electrodes RME may include an electrode bent part RM_A.
  • the outermost second type pixel PXB is disposed on the other side of the first type pixel PXA in the first direction DR1
  • the fifth type pixel PXE is disposed on the second side of the second type pixel PXB. It may be disposed on the other side in the two directions DR2.
  • a fifth type pixel PXE may be disposed instead of the third type pixel PXC having the same area.
  • the electrode RME includes the electrode bent part RM_A, but the structure has a symmetrical shape, so that the second type pixel PXB
  • the electrode bent portions RM_A of RM_A may be disposed to cover one side of the first type pixels PXA disposed in different pixel rows PX_C according to their curvatures.
  • the electrode bent portions RM_A may be separated from each other at a boundary between different pixel rows PX_C to form a second type pixel PXB and a fifth type pixel PXE, respectively.

Landscapes

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Abstract

표시 장치가 제공된다. 표시 장치는 발광 영역을 갖는 서브 화소들을 포함하는 화소들이 배열된 표시 영역, 표시 영역을 둘러싸는 비표시 영역, 표시 영역에서 일 방향으로 연장되고 서브 화소 내에서 서로 이격되어 배치된 전극들, 발광 영역 내에서 전극들 상에 배치된 발광 소자들, 및 발광 소자들 및 전극들 중 어느 하나와 접촉하는 접촉 전극들을 포함하고, 화소는 표시 영역에 배치된 제1 타입 화소, 및 표시 영역의 최외곽에 배치된 제2 타입 화소를 포함하고, 제1 타입 화소의 발광 영역의 면적 당 발광 소자들의 개수는 제2 타입 화소의 발광 영역의 면적 당 발광 소자들의 개수와 다르다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 위치에 따라 단위 면적 당 휘도가 다른 화소들을 포함한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 곡률진 코너부를 갖는 표시 장치로써, 코너부의 표시 영역에서 화소의 경계가 시인되는 것을 방지된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역을 갖는 복수의 서브 화소들을 포함하는 복수의 화소들이 배열된 표시 영역, 상기 표시 영역을 둘러싸는 비표시 영역, 상기 표시 영역에서 적어도 일부분이 일 방향으로 연장되고 상기 복수의 서브 화소 내에서 서로 이격되어 배치된 복수의 전극들, 상기 발광 영역 내에서 상기 복수의 전극들 상에 배치된 복수의 발광 소자들, 및 상기 복수의 발광 소자들 및 상기 복수의 전극들 중 어느 하나와 접촉하는 복수의 접촉 전극들을 포함하고, 상기 화소는 상기 표시 영역에 배치된 제1 타입 화소, 및 상기 표시 영역의 최외곽에 배치된 제2 타입 화소를 포함하고, 상기 제1 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수는 상기 제2 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수와 다르다.
제1 방향으로 연장된 제1 변, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 변 및 코너부를 포함하고, 상기 제1 변과 상기 제2 변은 상기 코너부에서 만나고, 상기 코너부는 외변이 곡률지며, 상기 제2 타입 화소는 상기 코너부의 곡률진 외변을 따라 배치될 수 있다.
상기 표시 영역의 최외곽 중 상기 제1 변 및 상기 제2 변에 대응되어 배치된 제3 타입 화소를 더 포함하고, 상기 제3 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수는 상기 제2 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수와 다를 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적과 동일하고, 상기 제2 타입 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 발광 영역에 배치된 사익 발광 소자들의 개수보다 적을 수 있다.
상기 복수의 화소는 상기 표시 영역에서 상기 제2 타입 화소로부터 내측으로 인접하여 배치된 제4 타입 화소를 포함하고, 상기 제4 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수는 상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수와 다를 수 있다.
상기 제2 타입 화소의 복수의 상기 서브 화소들의 상기 발광 영역의 면적은 서로 동일하고, 상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적과 다를 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적보다 작고, 상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수와 동일할 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적보다 작고, 상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수보다 적을 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적보다 크고, 상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수보다 적을 수 있다.
상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적은 서로 동일하고, 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자의 개수는 서로 동일하며, 상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적은 서로 다르고, 상기 제2 타입 화소의 상기 적어도 하나의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적과 서로 다를 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수와 동일할 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수와 다를 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 서로 다를 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소들 각각에 배치된 상기 복수의 전극들 각각은 상기 일 방향에 수직한 타 방향으로 곡률진 전극 절곡부를 포함하고, 상기 제2 타입 화소의 상기 복수의 서브 화소들은 상기 일 방향 및 상기 타 방향 사이의 대각선 방향으로 배열될 수 있다.
상기 제2 타입 화소의 상기 복수의 서브 화소들 각각에 배치된 상기 복수의 전극들 각각은 상기 전극 절곡부와 연결되고 상기 일 방향으로 연장된 전극 연장부를 더 포함하고, 상기 제2 타입 화소의 상기 복수의 서브 화소들은 상기 일 방향에 수직한 상기 타 방향으로 배열될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 변, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 변, 및 코너부를 포함하고, 상기 제1 변과 상기 제2 변은 상기 코너부에서 만나고, 상기 코너부는 외변이 곡률지며, 상기 표시 장치는, 일 방향으로 연장된 복수의 전극들을 포함하는 복수의 화소들, 상기 복수의 전극들 상에 배치된 양 단부를 포함하는 복수의 발광 소자들, 및 상기 복수의 발광 소자들 및 상기 복수의 전극들 중 어느 하나와 접촉하는 복수의 접촉 전극들을 포함하고, 상기 복수의 화소는 복수의 제1 타입 화소들, 상기 제1 타입 화소를 둘러싸며 최외곽에 배치되고 상기 코너부에 배치된 복수의 제2 타입 화소, 및 상기 제1 변과 상기 제2 변에 대응되어 배치된 제3 복수의 타입 화소를 포함하고, 상기 제2 타입 화소의 발광 영역의 단위 면적 당 상기 발광 소자들의 개수는 상기 제1 타입 화소의 발광 영역의 단위 면적 당 상기 발광 소자들의 개수와 다르다.
상기 복수의 제2 타입 화소 각각의 상기 발광 소자들의 개수는 상기 복수의 제1 타입 화소 각각의 상기 발광 소자들의 개수와 다를 수 있다.
상기 복수의 제2 타입 화소 각각의 상기 발광 영역의 면적은 상기 복수의 제1 타입 화소 각각의 상기 발광 영역의 면적과 다를 수 있다.
상기 복수의 제3 타입 화소의 발광 영역의 단위 면적 당 상기 발광 소자들의 개수는 상기 제2 복수의 타입 화소의 상기 발광 영역의 단위 면적 당 상기 발광 소자들의 개수와 다를 수 있다.
상기 복수의 제1 타입 화소와 상기 복수의 제2 타입 화소 사이에 배치된 복수의 제4 타입 화소를 더 포함하고, 상기 복수의 제4 타입 화소 각각의 발광 영역의 단위 면적 당 상기 발광 소자들의 개수는 상기 복수의 제1 타입 화소 및 상기 복수의 제2 타입 화소 각각의 상기 발광 영역의 단위 면적 당 상기 발광 소자들의 개수와 각각 다를 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 코너부의 표시 영역에 배치된 서로 다른 타입의 화소로서, 예를 들어 단위 면적 당 발광 소자의 개수가 서로 다른 화소들을 포함할 수 있다. 표시 장치는 단위 면적 당 발광 소자의 개수가 서로 다른 화소들을 표시 영역의 최외곽에 배치하여 코너부의 표시 영역에서 화소들의 경계가 시인되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1’선, Q2-Q2’선, 및 Q3-Q3’선을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 6은 일 실시예에 따른 표시 장치의 코너부에 인접한 복수의 화소들의 개략적인 배치를 나타낸 평면도이다.
도 7은 도 6의 일 코너부의 화소 배치를 나타낸 확대도이다.
도 8은 일 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다.
도 9는 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다.
도 10 내지 도 12는 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도들이다.
도 13 내지 도 19는 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도들이다.
도 20은 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다.
도 22는 도 21의 표시 장치에 포함된 제2 타입 서브 화소를 나타내는 개략도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다.
도 24는 도 23의 표시 장치에 포함된 제2 타입 서브 화소를 나타내는 개략도이다.
도 25는 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 PENTILETM타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
다만, 이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 제1 서브 화소(PX1)의 제1 발광 영역(EMA1), 제2 서브 화소(PX2)의 제2 발광 영역(EMA2) 및 제3 서브 화소(PX3)의 제3 발광 영역(EMA3)이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 각 발광 영역(EMA1, EMA2, EMA3)들은 해당 서브 화소(PXn)에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(PXn)는 비발광 영역이 배치된 서브 영역(SA) 및 서브 영역(SA) 이외의 영역을 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 예를 들어, 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 서브 영역(SA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 몇몇 서브 화소(PXn)에 배치되는 전극(RME)들은 서브 영역(SA)에서 서로 분리되어 배치될 수 있다. 다만, 이에 제한되지 않고, 각 전극(RME)들은 서브 영역(SA)에서 분리되지 않은 상태로 배치될 수도 있다. 서브 영역(SA) 이외의 영역은 제2 영역으로 정의되며, 서브 영역(SA) 및 발광 영역(EMA) 이외의 영역일 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 방향(DR1)으로 연장된 장변과 제2 방향(DR2)으로 연장된 단변이 서로 만나는 코너부가 곡률진 형상을 갖고, 표시 영역(DPA)도 그에 따라 코너부가 곡률진 형상을 가질 수 있다. 화소(PX)들이 스트라이프 타입 또는 PENTILETM 타입으로 배열된 실시예에서, 표시 영역(DPA)의 코너부에 인접하여 배치된 화소(PX)들은 곡률진 외곽을 따라 배치될 수 있다. 다만, 하나의 화소(PX)가 평면도 상 표시 영역(DPA)의 곡률진 외곽에 대응한 형상을 갖지 않으므로, 코너부의 최외곽에서 화소(PX)들의 배치에 따라 표시 영역(DPA) 중 화소(PX)가 배치되지 못하는 부분이 형성될 수 있다. 예를 들어, 표시 영역(DPA)의 최외곽에 배치된 화소(PX)들은 코너부의 형상을 따라 계단식으로 배치될 수 있고, 계단식 배치를 갖는 화소(PX)들과 비표시 영역(NDA) 사이에 화소(PX)가 배치되지 않는 영역이 존재할 수 있다.
표시 영역(DPA) 중 화소(PX)가 배치되지 않는 영역이 생김에 따라, 해당 영역과 최외곽 화소(PX)의 경계가 표시 영역(DPA)에서 시인될 수 있다. 이를 방지하기 위해, 일 실시예에 따른 표시 장치(10)는 코너부와 인접하여 배치된 화소(PX)들 중, 최외곽에 배치되어 비표시 영역(NDA)에 인접한 화소(PX)와 그 내측에 배치된 화소(PX) 간 휘도가 다를 수 있다. 예를 들어, 코너부의 최외곽 화소(PX)는 그 내측 화소(PX)보다 작은 휘도를 가질 수 있고, 표시 영역(DPA) 중 비표시 영역(NDA)과 인접한 영역에서는 내측 화소(PX)로부터 최외곽 화소(PX)로 갈수록 휘도가 점진적으로 낮아지도록 페이드(Fade) 처리될 수 있다. 이에 따라 코너부의 최외곽 화소(PX)와 그 내측 화소(PX) 간 휘도 차이에 의해, 표시 영역(DPA)의 코너부에서 배치된 화소(PX)들의 경계가 외부에서 시인되는 것을 방지할 수 있다. 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)의 곡률진 코너부에 배치된 화소(PX)들 중 최외곽 화소(PX)와 내측 화소(PX)간 휘도를 조절함으로써, 코너부의 표시 영역(DPA)에서 최외곽 화소(PX)의 경계, 또는 그 배열이 외부에서 시인되는 것을 방지할 수 있다. 휘도가 조절된 최외곽 화소(PX)의 구조 및 배치에 대한 자세한 내용은 다른 도면들을 참조하여 후술하기로 한다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1’선, Q2-Q2’선, 및 Q3-Q3’선을 따라 자른 단면도이다. 도 4는 일 서브 화소(PXn)에 배치된 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 및 도 4를 참조하여 표시 장치(10)에 대하여 구체적으로 설명하면, 표시 장치(10)는 제1 기판(SUB1), 및 제1 기판(SUB1) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
제1 기판(SUB1)은 절연 기판일 수 있다. 제1 기판(SUB1)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 제1 기판(SUB1)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB1) 상에 배치될 수 있다. 하부 금속층(BML)은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치될 수 있다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB1) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 제1 기판(SUB1) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제2 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 포함할 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 정전 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 정전 용량 전극(CSE1)은 후술하는 제2 정전 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 제1 정전 용량 전극(CSE1)은 게이트 전극(G1)과 일체화되어 연결될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(IL1)은 제2 도전층을 덮거나 중첩하도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 및 제2 정전 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다.
제2 정전 용량 전극(CSE2)은 제1 정전 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 정전 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다. 제1 정전 용량 전극(CSE1)과 제2 정전 용량 전극(CSE2) 사이에는 스토리지 커패시터가 형성될 수 있다.
도면에 도시하지 않았으나, 제3 도전층은 다른 트랜지스터에 데이터 신호를 인가하는 데이터 라인을 더 포함할 수 있다. 데이터 라인은 다른 트랜지스터의 소스/드레인 전극과 전기적으로 연결되어 데이터 라인에서 인가되는 신호를 전달할 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제2 층간 절연층(IL2)은 제3 도전층을 덮거나 중첩하며 제3 도전층을 보호하는 기능을 수행할 수 있다.
제4 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 도전 패턴(CDP)은 제2 정전 용량 전극(CSE2)과 전기적으로 연결될 수 있고, 이를 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 전기적으로 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다. 한편, 도면에서는 제4 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제4 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
제2 도전층, 제3 도전층 및 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 층간 절연층(IL3)은 제4 도전층 상에 배치된다. 제3 층간 절연층(IL3)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 뱅크(BNL1)들, 제1 내지 제4 전극(RME1, RME2, RME3, RME4)들, 발광 소자(ED), 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들 및 제2 뱅크(BNL2)들은 제3 층간 절연층(IL3) 상에 표시 소자층으로서 배치될 수 있다. 제1 내지 제3 절연층(PAS1, PAS2, PAS3)들은 제3 층간 절연층(IL3) 상 배치될 수 있다.
제1 뱅크(BNL1)들은 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1)는 각 서브 화소(PXn)의 발광 영역(EMA) 내에 배치된 제1 서브 뱅크(BNL_A)와, 제1 서브 뱅크(BNL_A)들 사이에서 제2 방향(DR2)으로 연장된 제2 서브 뱅크(BNL_B)를 포함할 수 있다. 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B)가 이격된 사이 공간에는 복수의 발광 소자(ED)들이 배치될 수 있다.
복수의 제1 서브 뱅크(BNL_A)들은 일부분이 각 서브 화소(PXn)의 발광 영역(EMA) 내에 배치되어 서로 이격될 수 있다. 예를 들어 제1 서브 뱅크(BNL_A)는 각 발광 영역(EMA)에서 서로 제1 방향(DR1)으로 이격되어 발광 영역(EMA)의 중심에서 좌측 및 우측에 배치될 수 있다. 제1 서브 뱅크(BNL_A)들은 제2 방향(DR2)으로 연장된 형상을 갖되, 그 길이가 제2 뱅크(BNL2)가 둘러싸는 개구 영역의 제2 방향(DR2) 길이보다 짧을 수 있다. 제1 서브 뱅크(BNL_A)들은 표시 영역(DPA) 전면에서 일 방향으로 연장된 섬형 또는 아일랜드(Island) 형 패턴을 형성할 수 있다.
제2 서브 뱅크(BNL_B)는 제1 서브 뱅크(BNL_A)들 사이에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 서브 뱅크(BNL_A)와 달리, 제2 서브 뱅크(BNL_B)는 제2 방향(DR2)으로 연장되어 발광 영역(EMA) 및 서브 영역(SA)을 넘어 제2 방향(DR2)으로 이웃하는 화소(PX)들에 배치될 수 있다. 일 실시예에서, 제2 서브 뱅크(BNL_B)는 제1 서브 뱅크(BNL_A)보다 큰 폭을 가질 수 있고, 제2 서브 뱅크(BNL_B) 상에는 복수의 전극(RME)들이 배치될 수 있다. 제2 서브 뱅크(BNL_B)는 서브 영역(SA)에 배치되며 그 폭이 큰 뱅크 확장부(BEP)를 포함할 수 있다. 제2 서브 뱅크(BNL_B)는 대체로 제2 방향(DR2)으로 연장되되 부분적으로 그 폭이 큰 부분들을 포함하여 표시 영역(DPA)에서 선형 또는 스트라이프(Stripe)형 패턴을 형성할 수 있다.
도면에서는 2개의 제1 서브 뱅크(BNL_A)와 하나의 제2 서브 뱅크(BNL_B)가 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되는 제1 뱅크(BNL1)의 수는 전극(RME)의 수 또는 발광 소자(ED)들의 배치에 따라 달라질 수 있다.
제1 뱅크(BNL1)들은 제3 층간 절연층(IL3)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(RME)에서 반사되어 제3 층간 절연층(IL3)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있다. 다만, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드와 같은 유기 절연 물질을 포함할 수 있다. 다만, 이에 제한되지 않으며, 제1 뱅크(BNL1)는 생략될 수도 있다.
복수의 전극(RME)들은 일 방향으로 연장된 형상을 갖고 서로 이격되어 각 서브 화소(PXn)마다 배치될 수 있다. 예를 들어, 하나의 서브 화소(PXn)에는 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)이 배치되고, 이들은 제2 방향(DR2)으로 연장되며 서로 제1 방향(DR1)으로 이격될 수 있다. 복수의 전극(RME)들은 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되고, 일부분은 발광 영역(EMA)을 넘어 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 서브 영역(SA)에서 다른 서브 화소(PXn)의 전극(RME)들과 제2 방향(DR2)으로 이격될 수 있다.
이러한 전극(RME)의 배치는 제2 방향(DR2)으로 연장된 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 서로 분리되어 형성된 것일 수 있다. 상기 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 예를 들어, 발광 소자(ED)들은 잉크젯 프린팅 공정을 통해 전극 라인들 상에 분사되고, 전극 라인들 상에 발광 소자(ED)를 포함하는 잉크가 분사되면 전극 라인들에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(ED)는 생성된 전계에 의해 유전영동힘을 받아 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들을 배치시킨 뒤에는 전극 라인 일부를 분리하여 각 서브 화소(PXn)마다 분리된 복수의 전극(RME)들을 형성할 수 있다.
복수의 전극(RME)들 중 일부는 제4 도전층과 직접 연결되어 발광 소자(ED)를 발광하기 위한 신호가 인가될 수 있다. 예를 들어, 제1 전극(RME1)은 그 하부의 제3 층간 절연층(IL3)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)의 그 하부의 제3 층간 절연층(IL3)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 도면에서는 제1 컨택홀(CT1)과 제2 컨택홀(CT2)이 제2 뱅크(BNL2)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 각 컨택홀(CT1, CT2)들은 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)에 위치할 수도 있다.
복수의 전극(RME)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들을 통해 발광 소자(ED)의 양 단부와 전기적으로 연결될 수 있고, 제4 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 각 전극(RME)들은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
제1 전극(RME1)과 제4 전극(RME4)은 부분적으로 제2 서브 뱅크(BNL_B) 상에 배치되고, 제2 전극(RME2)과 제3 전극(RME3)은 부분적으로 제1 서브 뱅크(BNL_A) 상에 배치될 수 있다. 각 전극(RME)들은 제1 서브 뱅크(BNL_A) 또는 제2 서브 뱅크(BNL_B)들의 제1 방향(DR1) 일 측 상에 배치되어 제1 서브 뱅크(BNL_A) 또는 제2 서브 뱅크(BNL_B)의 경사진 측면 상에 배치될 수 있다. 각 전극(RME)들은 적어도 제1 서브 뱅크(BNL_A) 또는 제2 서브 뱅크(BNL_B)의 일 측면은 덮거나 중첩하도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극(RME1)과 제4 전극(RME4)은 각각 서로 다른 제1 서브 뱅크(BNL_A) 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(RME1)의 발광 영역(EMA)의 중심을 기준으로 좌측의 제1 서브 뱅크(BNL_A) 상에 배치되고 제4 전극(RME4)은 우측의 제1 서브 뱅크(BNL_A) 상에 배치될 수 있다. 제1 전극(RME1)은 제1 컨택홀(CT1)과 중첩된 전극 컨택부(RM_C)를 포함할 수 있다. 제4 전극(RME4)은 발광 영역(EMA)의 중심부를 기준으로 전극 컨택부(RM_C)를 제외한 제1 전극(RME1)과 대칭 구조를 가질 수 있고, 이들은 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다.
제2 전극(RME2)과 제3 전극(RME3)은 각각 제2 서브 뱅크(BNL_B)의 제1 방향(DR1) 양 측에 배치되어 서로 이격될 수 있다. 제2 전극(RME2)은 제4 전극(RME4)과 제1 방향(DR1)으로 이격되어 제2 서브 뱅크(BNL_B)의 우측 상에 배치되고, 제3 전극(RME3)은 제1 전극(RME1)과 제1 방향(DR1)으로 이격되어 제2 서브 뱅크(BNL_B)의 좌측 상에 배치된다. 제2 전극(RME2)은 제2 뱅크(BNL2)와 중첩된 부분에서 제2 컨택홀(CT2)과 중첩된 전극 컨택부(RM_C)를 포함할 수 있다. 반면, 제3 전극(RME3)은 제4 도전층과 직접 전기적으로 연결되지 않을 수 있다.
복수의 전극(RME)들이 제1 방향(DR1)으로 이격된 간격은 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B)들 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 또는 층 상에 배치될 수 있다.
각 전극(RME)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(RME)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 제3 층간 절연층(IL3) 상에 전면적으로 배치될 수 있다. 예를 들어, 제1 절연층(PAS1)은 복수의 전극(RME)들, 제1 뱅크(BNL1)들을 덮거나 중첩하도록 배치될 수 있다. 다만, 제1 절연층(PAS1)은 복수의 전극(RME)들의 상면 일부를 노출하는 개구부를 포함할 수 있고, 후술하는 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들은 상기 개구부를 통해 노출된 전극(RME)과 접촉할 수 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 서로 제1 방향(DR1)으로 이격된 전극(RME)들 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)은 전극(RME)들을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 제1 절연층(PAS1)은 전극(RME)들을 보호하고 이들을 상호 절연시킬 수 있다. 제1 절연층(PAS1) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(SA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 서브 영역(SA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 하나의 제1 뱅크(BNL1)가 제1 방향(DR1)으로 이웃한 서브 화소(PXn)에 걸쳐 배치됨에 따라, 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 뱅크(BNL1) 상에 배치될 수도 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형의 도펀트로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 발광 소자(ED)는 발광층(도 5의 ‘36’)을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 기판(SUB1)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB1)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 반도체층들은 제1 기판(SUB1)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB1)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)는 제1 뱅크(BNL1)들 사이에서 각 전극(RME) 상에 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 방향(DR1)으로 이격된 전극(RME)들 사이의 간격보다 길고, 발광 소자(ED)의 양 단부가 각각 서로 다른 전극(RME) 상에 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 반도체층들을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 복수의 발광 소자(ED)들은 제1 단부가 배치된 전극을 기준으로 서로 다른 발광 소자(ED)로 구분될 수 있다.
예를 들어 발광 소자(ED)는 제1 전극(RME1) 상에 배치된 제1 단부, 및 제3 전극(RME3) 상에 배치된 제2 단부를 포함하는 제1 발광 소자(ED1) 및 제4 전극(RME4) 상에 배치된 제1 단부, 및 제2 전극(RME2) 상에 배치된 제2 단부를 포함하는 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)는 좌측의 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B) 사이에서 양 단부가 제1 전극(RME1) 및 제3 전극(RME3) 상에 놓이도록 배치될 수 있다. 제2 발광 소자(ED2)는 우측의 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B) 사이에서 양 단부가 제2 전극(RME2) 및 제4 전극(RME4) 상에 놓이도록 배치될 수 있다. 하나의 서브 화소(PXn)에 배치된 발광 소자(ED)들은 제1 단부가 서로 반대 방향을 향하는 제1 및 제2 발광 소자(ED1, ED2)들을 포함할 수 있다.
발광 소자(ED)의 양 단부는 각각 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들과 전기적으로 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 5의 ‘38’)이 형성되지 않고 반도체층 일부가 노출될 수 있다. 그에 따라, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2, CNE3)과 전기적으로 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)과 직접 접촉할 수도 있다. 각 발광 소자(ED)들은 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들을 통해 각 전극(RME)과 전기적으로 연결될 수 있다. 제1 발광 소자(ED1)의 제2 단부와 제2 발광 소자(ED2)의 제1 단부는 동일한 접촉 전극을 통해 서로 전기적으로 연결되며, 그에 따라 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 서로 직렬로 연결될 수 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(PAS2)은 제2 뱅크(BNL2) 및 서브 영역(SA)에도 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않거나 중첩하지 않도록 배치된다. 제2 절연층(PAS2)의 일부분은 제2 서브 뱅크(BNL_B)와 중첩하며 제1 절연층(PAS1) 상에 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 영역(EMA)에서 발광 소자(ED)와 제1 절연층(PAS1) 및 제2 뱅크(BNL2) 상에 배치되되, 발광 소자(ED)의 양 단부와 함께 전극(RME)들이 배치된 부분 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 및 제2 뱅크(BNL2) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
한편, 표시 장치(10)의 제조 공정 중, 각 전극(RME)을 형성하기 위해 전극 라인들을 서브 영역(SA)에서 분리하는 공정은 제2 절연층(PAS2)을 형성한 뒤에 수행될 수 있다. 제2 절연층(PAS2)은 서브 영역(SA)과 발광 영역(EMA)에 전면적으로 배치되되, 발광 소자(ED)의 양 단부 노출 공정 및 분리 공정에 의해 부분적으로 제거될 수 있다. 서브 영역(SA)에서는 전극 라인이 분리된 영역에서 제1 절연층(PAS1)과 제2 절연층(PAS2)이 제거되고 후술하는 제3 절연층(PAS3)이 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다.
제2 절연층(PAS2) 상에는 복수의 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들과 제3 절연층(PAS3)이 배치될 수 있다. 접촉 전극(CNE1, CNE2, CNE3)은 서로 동일한 층에 배치된 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과, 이들과 다른 층에 배치된 제3 접촉 전극(CNE3)을 포함할 수 있다. 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과 제3 접촉 전극(CNE3) 사이에는 제3 절연층(PAS3)이 배치될 수 있다.
복수의 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들은 각각 발광 소자(ED) 및 전극(RME)들과 전기적으로 접촉할 수 있다. 복수의 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들은 발광 소자(ED)의 양 단부면에 노출된 반도체층과 직접 접촉할 수 있고, 전극(RME)들의 상면 중 제1 절연층(PAS1)이 배치되지 않고 노출된 상면과 접촉할 수 있다. 발광 소자(ED)의 양 단부는 복수의 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들을 통해 전극(RME)과 전기적으로 연결될 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(CNE1) 상에 배치되고 제2 접촉 전극(CNE2)은 제2 전극(CNE2) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)보다 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)은 제1 절연층(PAS1)이 노출하는 제1 전극(RME1)과 접촉하며 제1 발광 소자(ED1)의 제1 단부와 접촉할 수 있고, 제1 발광 소자(ED1)는 제1 접촉 전극(CNE1)을 통해 제1 전극(RME1)과 전기적으로 연결될 수 있다.
제2 접촉 전극(CNE2)은 제2 전극(RME2)보다 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(CNE2)은 제1 절연층(PAS1)이 노출하는 제2 전극(RME2)과 접촉하며 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있고, 제2 발광 소자(ED2)는 제2 접촉 전극(CNE2)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 절연층(PAS2) 상에 직접 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 전극(RME)들보다 작은 폭을 갖고 발광 영역(EMA) 내에서 제2 방향(DR2)으로 연장된 선형의 패턴을 형성할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 상에는 제3 절연층(PAS3)이 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 덮으며 일부분은 제2 절연층(PAS2) 상에도 배치될 수 있다. 몇몇 실시예에서 제3 절연층(PAS3)은 전극(RME) 상에서 제3 접촉 전극(CNE3)이 배치된 부분을 제외하고 제1 절연층(PAS1) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과 제3 접촉 전극(CNE3)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다. 제3 절연층(PAS3)이 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과 제3 접촉 전극(CNE3) 사이에서 이들을 상호 절연시킬 수 있으나, 몇몇 실시예에서 제3 절연층(PAS3)은 생략될 수도 있다. 이 경우, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 및 제3 접촉 전극(CNE3)은 동일한 층에 배치될 수 있다.
제3 접촉 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제4 전극(RME4) 상에 배치된 제2 연장부(CN_E2) 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 서로 전기적으로 연결하는 복수의 연결부(CN_B)들을 포함할 수 있다. 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 실질적으로 제1 접촉 전극(CNE1)과 유사한 형상을 가질 수 있다. 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 제3 전극(RME3) 및 제4 전극(RME4)보다 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 다만, 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 제2 방향(DR2)으로 측정된 길이가 제1 접촉 전극(CNE1)의 길이보다 길 수 있고, 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 제1 방향(DR1)으로 연장된 연결부(CN_B)들을 통해 서로 전기적으로 연결될 수 있다. 제3 접촉 전극(CNE3)은 평면도 상 제1 접촉 전극(CNE1)을 둘러싸는 형상을 가질 수 있다.
제1 연장부(CN_E1) 및 제2 연장부(CN_E2)는 각각 제3 전극(RME3) 및 제4 전극(RME4)과 전기적으로 접촉할 수 있다. 제3 접촉 전극(CNE3)의 제1 연장부(CN_E1)는 제1 발광 소자(ED1)의 제2 단부와 전기적으로 접촉하고 제2 연장부(CN_E2)는 제2 발광 소자(ED2)의 제1 단부와 전기적으로 접촉할 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3)을 통해 서로 직렬로 연결될 수 있다.
접촉 전극(CNE1, CNE2, CNE3)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2, CNE3)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2, CNE3)을 투과하여 제1 및 제2 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 도면에는 도시하지 않았으나, 제2 절연층(PAS2), 제3 절연층(PAS3), 및 제1 내지 제3 접촉 전극(CNE1, CNE2, CNE3)들 상에는 이들과 중첩하는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB1) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOx), 질화알루미늄(AlNx)등과 같은 무기물 절연성 물질을 포함할 수 있다. 다른 실시예에서, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있다. 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 5를 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치될 수 있다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치될 수 있다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 예를 들어, 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 5에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸거나 중첩하도록 배치될 수 있다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 다른 실시예에서, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
발광 소자(ED)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 3㎛ 내지 5㎛의 길이를 가질 수 있다. 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
도 6은 일 실시예에 따른 표시 장치의 코너부에 인접한 복수의 화소들의 개략적인 배치를 나타낸 평면도이다. 도 7은 도 6의 일 코너부의 화소 배치를 나타낸 확대도이다. 도 6 및 도 7에서는 표시 장치(10)의 표시 영역(DPA)의 개략적인 형상과, 표시 영역(DPA)에 배열된 복수의 화소(PX; PXA, PXB, PXC)들의 상대적인 배치를 도시하고 있다. 도 7에서는 표시 영역(DPA)의 코너부(CA)에 배열된 화소(PX)들로써, 3개의 화소행(PX_C)들만을 도시하고 있으나, 코너부(CA)에 대응되어 배열된 화소(PX)들의 수는 더 많을 수 있다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 방향(DR1)으로 연장된 장변과 제2 방향(DR2)으로 연장된 단면이 만나는 부분인 코너부(CA)가 곡률진 형상을 갖고, 표시 영역(DPA) 및 비표시 영역(NDA)도 그에 따라 코너부(CA)가 곡률진 형상을 가질 수 있다. 표시 영역(DPA) 및 비표시 영역(NDA)은 제1 방향(DR1)으로 연장된 제1 변(PS1)과 제2 방향(DR2)으로 연장된 제2 변(PS2), 및 제1 변(PS1)과 제2 변(PS2)을 연결하는 코너부(CA)의 곡률진 외변(CS)을 포함할 수 있다.
표시 영역(DPA)에는 도 2 및 도 3을 참조하여 상술한 복수의 화소(PX) 및 서브 화소(PXn)들이 배치되고, 이들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 표시 영역(DPA) 중 곡률진 코너부(CA)에서는 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되는 화소(PX)가 완전히 배치되기 위한 공간이 부족할 수 있다. 이에 따라, 화소(PX)들의 배열 중, 배열된 화소(PX)의 개수가 서로 다른 화소행 또는 화소열을 포함할 수 있다. 예를 들어, 표시 영역(DPA)에는 코너부(CA)에 대응되는 화소행(PX_C)으로써, 곡률진 외변(CS)을 따라 제1 화소행(PX_C1), 제2 화소행(PX_C2) 및 제3 화소행(PX_C3)이 배열될 수 있다. 제4 화소행(PX_C4) 및 제5 화소행(PX_C5)은 표시 영역(DPA)의 제2 변(PS2)을 따라 배열될 수 있다. 코너부(CA)의 외변(CS)이 곡률짐에 따라, 제1 화소행(PX_C1) 내지 제3 화소행(PX_C3)에서 제1 방향(DR1)으로 배열된 화소(PX)들의 개수는 서로 다를 수 있다. 제1 변(PS1)에 인접하여 배열된 제1 화소행(PX_C1)에 포함된 화소(PX)들의 수는 제2 화소행(PX_C2)에 포함된 화소(PX)의 수보다 적을 수 있다. 제2 화소행(PX_C2)에 포함된 화소(PX)들의 수는 제3 화소행(PX_C3)에 포함된 화소(PX)의 수보다 적을 수 있다. 제2 변(PS2)에 대응되어 배열된 제4 화소행(PX_C4) 및 제5 화소행(PX_C5)에 포함된 화소(PX)들의 수는 제3 화소행(PX_C3)에 포함된 화소(PX)의 수와 동일할 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)에 배열된 화소(PX)들로써, 표시 영역(DPA)의 내측에 배열된 제1 타입 화소(PXA)와, 비표시 영역(NDA)과의 경계에 인접한 최외곽 화소인 제2 타입 화소(PXB) 및 제3 타입 화소(PXC)를 포함할 수 있다. 제2 타입 화소(PXB)는 표시 영역(DPA)의 최외곽에 배치된 화소(PX)로, 표시 영역(DPA)의 코너부(CA)에 배치될 수 있다. 제3 타입 화소(PXC)도 표시 영역(DPA)의 최외곽에 배치된 화소(PX)로, 표시 영역(DPA)의 제1 변(PS1) 및 제2 변(PS2)에 대응되어 배치될 수 있다. 제1 타입 화소(PXA)는 제2 타입 화소(PXB) 및 제3 타입 화소(PXC)들에 의해 둘러싸이는 화소로, 최외곽 화소들의 내측에 배치될 수 있다. 예를 들어, 제1 화소행(PX_C1)은 표시 영역(DPA)의 최외곽 화소들을 포함하며, 제2 타입 화소(PXB)와 제3 타입 화소(PXC)들이 배열될 수 있다. 제2 화소행(PX_C2)과 제3 화소행(PX_C3)은 제2 타입 화소(PXB)와 제1 타입 화소(PXA)가 배열되고, 제4 화소행(PX_C4)과 제5 화소행(PX_C5)은 제3 타입 화소(PXC)와 제1 타입 화소(PXA)가 배열될 수 있다.
도 2를 참조하여 상술한 바와 같이, 제1 내지 제3 타입 화소(PXA, PXB, PXC)는 각각 서브 화소(PXn)들을 포함할 수 있다. 각 서브 화소(PXn)들은 전극(RME)들 및 발광 소자(ED)들을 포함하여 특정 파장대의 광을 방출할 수 있다. 다만, 서로 다른 타입의 화소(PXA, PXB, PXC)들은 그 배열된 위치에 더하여 각 서브 화소(PXn)들의 구조가 다를 수 있다.
제1 타입 화소(PXA)는 도 2에 예시된 바와 동일하게, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함하고, 각 서브 화소(PXn)끼리 서로 동일한 구조를 가질 수 있다. 제1 타입 화소(PXA)의 서브 화소(PXn)들은 서로 균일한 개수의 발광 소자(ED)들과 실질적으로 동일한 면적의 발광 영역(EMA)을 가질 수 있다. 표시 영역(DPA)의 내측에 배치된 제1 타입 화소(PXA)들은 다른 제1 타입 화소(PXA)간, 및 복수의 서브 화소(PXn)들 간 발광 영역(EMA)의 면적 및 발광 소자(ED)들의 개수가 실질적으로 균일할 수 있다.
제3 타입 화소(PXC)의 경우에도 제1 타입 화소(PXA)와 유사하게 도 2에 예시된 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제3 타입 화소(PXC)는 그 배치 위치가 표시 영역(DPA)의 최외곽인 점을 제외하고는 제1 타입 화소(PXA)와 동일하다. 예를 들어, 제1 타입 화소(PXA)와 유사하게, 제3 타입 화소(PXC)의 서브 화소(PXn)들은 서로 균일한 개수의 발광 소자(ED)들과 실질적으로 동일한 면적의 발광 영역(EMA)을 가질 수 있다. 표시 영역(DPA)의 외곽부에 배치된 제3 타입 화소(PXC)들은 제1 타입 화소(PXA), 또는 다른 제3 타입 화소(PXC)간, 및 복수의 서브 화소(PXn)들 간 발광 영역(EMA)의 면적 및 발광 소자(ED)들의 개수가 실질적으로 균일할 수 있다.
각 화소(PX)의 서브 화소(PXn)는 발광 영역(EMA) 및 그에 배치된 발광 소자(ED)들을 포함하고, 서브 화소(PXn)는 전극(RME)들을 포함하여 그 하부의 회로층과 연결되어 발광 소자(ED)들을 발광할 수 있다. 발광 소자(ED)들이 각각 발광하면 이들이 배치된 서브 화소(PXn)는 적어도 발광 영역(EMA)에서 전면적으로 광이 방출될 수 있고, 해당 서브 화소(PXn)의 휘도는 발광 영역(EMA)의 면적과 발광 소자(ED)들의 개수, 및 구동 신호의 세기와 연관이 있을 수 있다. 예컨대, 각 서브 화소(PXn)마다 균일한 세기의 구동 신호를 인가할 때, 발광 영역(EMA)의 단위 면적 당 발광 소자(ED)들의 개수 가 많으면 해당 서브 화소(PXn)는 휘도가 크고, 발광 소자(ED)들의 개수가 적으면 휘도가 작을 수 있다. 이와 유사하게, 발광 소자(ED)들의 개수가 동일할 경우, 발광 영역(EMA)의 면적이 크면 해당 서브 화소(PXn)는 휘도가 크고, 발광 영역(EMA)의 면적이 작으면 해당 서브 화소(PXn)는 휘도가 작을 수 있다. 예를 들어, 화소(PX)들에 동일한 세기의 구동 신호가 인가되는 실시예에서, 서브 화소(PXn)는 발광 영역(EMA)의 단위 면적 당 발광 소자(ED)의 개수가 다를 경우 서로 다른 휘도를 가질 수 있다.
‘발광 영역(EMA)의 단위 면적 당 발광 소자(ED)의 개수’는 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA) 내에 배치된 발광 소자(ED)의 개수를 의미할 수 있으나, 이에 제한되지 않는다. 상술한 바와 같이 발광 소자(ED)는 전극(RME)들과 전기적으로 연결되어 하부의 회로층에서 전기 신호를 받아 발광할 수 있다. 각 서브 화소(PXn)는 발광 영역(EMA) 내에 배치된 발광 소자(ED)들 중, 전극(RME)과 원활하게 전기적으로 연결되어 발광 가능한 발광 소자(ED)들에 의한 휘도를 가질 수 있고, 서로 다른 화소(PX)는 전극(RME)과 전기적으로 연결된 발광 소자(ED)들의 개수에 따라 상대적인 휘도 차이를 가질 수 있다.
예를 들어, 서로 다른 화소(PX) 간 상대적인 차이를 판단하기 위한 ‘발광 영역(EMA)의 단위 면적 당 발광 소자(ED)의 개수’는 발광 영역(EMA) 내에서 전극(RME)과 전기적으로 연결된 발광 소자(ED)의 개수를 의미할 수도 있다. 다만, 서로 다른 화소(PX) 간 발광 영역(EMA)에 배치된 발광 소자(ED)의 개수 대비 전극(RME)과 연결된 발광 소자(ED)의 비율이 균일하다면, 서로 다른 화소(PX) 간 발광 영역(EMA)에 배치된 발광 소자(ED) 개수의 상대적인 비율과 발광 영역(EMA)에서 전극(RME)과 전기적으로 연결된 발광 소자(ED) 개수의 상대적인 비율은 실질적으로 동일할 수 있다. 한편, 본 명세서에서, ‘발광 소자(ED)들의 개수가 동일 또는 균일’하거나 ‘발광 영역(EMA)의 면적이 동일 또는 균일’한 것은 그 개수 및 크기가 정확하게 일치하는 것을 포함하여, 일정 오차 범위 내에서 차이가 있는 것을 포함할 수 있다. 반면, ‘발광 소자(ED)들의 개수가 동일 또는 균일하지 않은’, 또는 ‘발광 영역(EMA)의 면적이 동일 또는 균일하지 않은’ 것, 또는 서로 ‘다른 것’은 그 개수 및 크기가 오차 범위를 벗어나, 그 범위에 있어 명백한 차이가 있는 것을 포함할 수 있다. 즉, 본 명세서에서 ‘발광 영역(EMA) 또는 발광 소자(ED)들의 개수가 동일하지 않거나 균일하지 않은 것’은 특정 대상과의 비교에 있어서 유의미한 차이가 존재하는 것을 의미할 수 있다.
일 실시예에 따르면 표시 장치(10)는 표시 영역(DPA)의 코너부(CA)에 배치된 최외곽 화소인 제2 타입 화소(PXB)는 서브 화소(PXn)가 발광 영역(EMA)의 면적 또는 발광 소자(ED)의 개수가 제1 타입 화소(PXA)와 다를 수 있다. 표시 영역(DPA)의 코너부(CA)에는 제1 방향(DR1) 및 제2 방향(DR2)으로 배열된 화소(PX)들이 완전하게 배치될 수 있을 정도의 공간 확보가 어렵고, 코너부(CA)에 배열된 화소행(PX_C)들은 배열된 화소(PX)의 개수가 다를 수 있다. 그에 따라, 서로 다른 화소(PX)들을 포함한 화소행(PX_C)들 중, 코너부(CA)의 곡률진 외변(CS)을 따라 배치된 제2 타입 화소(PXB)는 그 배열에 따라 형성된 경계가 비표시 영역(NDA)과 구별되며 시인될 수 있다. 상술한 바와 같이, 제2 타입 화소(PXB)에 의하여 시인되는 경계는 제2 타입 화소(PXB)의 휘도를 조절함으로써, 표시 영역(DPA)의 최외곽을 페이드(Fade) 처리하여 상기 경계가 시인되는 것을 방지할 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)의 코너부(CA)에서 최외곽에 배치된 화소들이 시인되는 것을 방지하기 위해, 발광 소자(ED)들의 개수 및 발광 영역(EMA)의 면적, 또는 발광 영역(EMA)의 단위 면적 당 발광 소자(ED)의 개수가 제1 타입 화소(PXA)와 다른 제2 타입 화소(PXB)들을 포함할 수 있다. 제2 타입 화소(PXB)는 제1 타입 화소(PXA) 또는 제3 타입 화소(PXC)와 비교하여 발광 소자(ED)들의 개수 또는 발광 영역(EMA)의 면적이 유의미한 차이를 갖도록 다를 수 있고, 동일한 세기의 구동 신호에도 다른 휘도를 가질 수 있다. 표시 영역(DPA) 중 제2 타입 화소(PXB)가 배치된 코너부(CA)는 제1 타입 화소(PXA)들이 배치된 그 내측 표시 영역(DPA) 대비 휘도가 낮아 페이드(Fade)될 수 있고, 제2 타입 화소(PXB)에 의한 경계가 시인되는 것이 줄어들거나 최소화될 수 있다. 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 관계에 대한 보다 자세한 설명은 다른 도면들이 참조된다.
도 8은 일 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다. 도 8에서는 표시 영역(DPA)의 코너부(CA)에 인접한 화소(PX)들로써, 몇몇 제1 타입 화소(PXA)와 제2 타입 화소(PXB)만을 도시하였다. 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 상대적인 차이를 비교하여 설명하기 위해, 각 화소(PX)에 포함된 서브 화소(PXn)들의 배치는 개략적으로 도시하였다. 각 서브 화소(PXn)에는 복수의 전극(RME)들과 발광 소자(ED)들만을 도시하였고, 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(SA)을 도시하기 위해 제2 뱅크(BNL2)만을 도시하였다.
특히, 각 화소(PX)의 서브 화소(PXn)에 도시된 발광 소자(ED)들의 개수는 서로 다른 화소(PX) 또는 서브 화소(PXn) 간 상대적인 차이를 표현하기 위한 것일 뿐, 해당 서브 화소(PXn)에 배치된 발광 소자(ED)들의 개수 그 자체를 의미하지 않을 수 있다. 예를 들어, 제1 타입 화소(PXA)의 서브 화소(PXn)들에 8개의 발광 소자(ED)들이 배치된 것이 도시되어 있으나, 반드시 해당 서브 화소(PXn)에 8개의 발광 소자(ED)들이 배치되지 않으며 그보다 많거나 더 적을 수도 있다. 서로 다른 서브 화소(PXn)들에 도시된 발광 소자(ED)들의 개수가 서로 동일하다면, 해당 서브 화소(PXn)들은 실질적으로 동일한 개수의 발광 소자(ED)들을 포함하는 것을 의미한다. 반면, 서로 다른 서브 화소(PXn)들에 도시된 발광 소자(ED)들의 개수가 서로 다르다면, 해당 서브 화소(PXn)들 중 어느 한 서브 화소(PXn)가 다른 서브 화소(PXn)보다 많은 발광 소자(ED)들을 포함하는 것을 의미할 수 있다. 예를 들어, 발광 소자(ED)의 개수는 다른 화소(PX) 또는 서브 화소(PXn)에 배치된 발광 소자(ED)들 간의 개략적인 비율을 의미할 뿐, 정확한 개수를 의미하지 않는다.
도 6 및 도 7에 더하여 도 8을 참조하면, 상술한 바와 같이, 표시 장치(10)의 표시 영역(DPA)에는 제2 방향(DR2)으로 연장된 전극(RME)들이 배치될 수 있다. 전극(RME)들은 제2 방향(DR2)으로 연장된 하나의 전극 라인(RM)으로 형성되었다가, 발광 소자(ED)들을 배치한 뒤 각 서브 화소(PXn)의 서브 영역(SA)에서 분리되어 하나의 전극(RME)을 형성할 수 있다. 최외곽 표시 영역(DPA)에 배치된 제2 타입 화소(PXB)들도 서브 영역(SA)에서 전극 라인(RM)과 분리된 전극(RME)들을 포함할 수 있고, 제2 타입 화소(PXB)와 비표시 영역(NDA) 사이의 표시 영역(DPA)에는 서브 영역(SA)에서 분리된 복수의 전극 라인(RM)들이 배치될 수 있다. 전극 라인(RM)들은 비표시 영역(NDA)에도 배치될 수 있고, 비표시 영역(NDA)에 배치된 배선과 연결될 수 있다. 각 서브 화소(PXn)들의 발광 영역(EMA)과 서브 영역(SA)을 둘러싸는 제2 뱅크(BNL2)들은 제2 타입 화소(PXB)와 비표시 영역(NDA) 사이의 표시 영역(DPA)에도 배치될 수 있고, 전극 라인(RM)들은 제2 뱅크(BNL2)에 의해 덮이거나 중첩될 수 있다. 표시 영역(DPA)의 최외곽부에 배치된 전극 라인(RM)들은 제2 뱅크(BNL2)에 의해 외부에서 시인되지 않을 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)의 최외곽부에 배치되어 내측 표시 영역(DPA)에 배치된 제1 타입 화소(PXA)보다 발광 소자(ED)들의 개수가 적은 제2 타입 화소(PXB)들을 포함할 수 있다. 제2 타입 화소(PXB)는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 개수가 제1 타입 화소(PXA)의 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 개수보다 적을 수 있다. 제2 타입 화소(PXB)는 제1 타입 화소(PXA)보다 적은 수의 발광 소자(ED)들을 포함하며 코너부(CA)을 따라 표시 영역(DPA)의 최외곽에 배치된 점을 제외하고는 제1 타입 화소(PXA)와 구조적으로 동일할 수 있다.
제2 타입 화소(PXB)는 발광 영역(EMA)의 면적이 제1 타입 화소(PXA)와 동일한 반면, 제1 타입 화소(PXA)보다 적은 수의 발광 소자(ED)를 포함할 수 있다. 즉, 제2 타입 화소(PXB)는 제1 타입 화소(PXA)에 비해 발광 영역(EMA)의 단위 면적 당 발광 소자(ED)의 개수가 적을 수 있다. 제2 타입 화소(PXB)의 각 서브 화소(PXn)들은 서로 균일한 개수의 발광 소자(ED)들을 포함할 수 있다. 표시 장치(10)는 구동 시 화소(PX)의 타입에 무관하게 각각 동일한 세기의 구동 신호를 인가하더라도, 제2 타입 화소(PXB)의 서브 화소(PXn)들 간에는 휘도 차이가 발생하지 않으나, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 발광 소자(ED)의 개수 차이에 의한 휘도 차이가 발생할 수 있다.
표시 영역(DPA) 중 코너부(CA)를 따라 최외곽에 배치된 제2 타입 화소(PXB)는 내측 표시 영역(DPA)에 배치된 제1 타입 화소(PXA)보다 작은 휘도를 가질 수 있고, 표시 영역(DPA)의 최외곽은 제2 타입 화소(PXB)로부터 비표시 영역(NDA)으로 갈수록 페이드 처리될 수 있다. 이에 따라, 표시 장치(10)는 표시 영역(DPA)의 코너부(CA)에 배치된 화소(PX)들의 경계가 시인되는 것을 방지할 수 있다.
도면에서는 제1 타입 화소(PXA)가 각 서브 화소(PXn)마다 8개의 발광 소자(ED)들을 포함한 반면 제2 타입 화소(PXB)는 각 서브 화소(PXn)마다 4개의 발광 소자(ED)들을 포함한 것이 예시되어 있다. 이는 제1 타입 화소(PXA)와 제2 타입 화소(PXB)가 서로 다른 개수의 발광 소자(ED)들을 포함하는 것을 의미할 뿐, 각 서브 화소(PXn)들에 배치된 발광 소자(ED)들의 정확한 개수를 의미하지 않을 수 있다.
한편, 표시 영역(DPA)의 코너부(CA)를 페이드 처리하기 위해 제2 타입 화소(PXB)의 휘도를 조절하는 방법은 다양하게 변형될 수 있다. 도 8에서는 발광 소자(ED)의 개수를 달리한 실시예가 예시되어 있다. 다만, 이에 제한되지 않고 발광 영역(EMA)의 면적, 제2 타입 화소(PXB)의 구조 등을 조절함으로써 표시 영역(DPA)의 최외곽부는 페이드 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 9는 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다.
도 8과 유사하게, 도 9에서는 표시 영역(DPA)의 코너부(CA)에 인접한 몇몇 제1 타입 화소(PXA)와 제2 타입 화소(PXB)만을 도시하였다. 제1 타입 화소(PXA)와 제2 타입 화소(PXB)의 상대적인 차이를 비교하여 설명하기 위해, 각 화소(PX)에 포함된 서브 화소(PXn)들의 배치는 개략적으로 도시하였다. 이하의 다른 도면들에서도 표시 영역(DPA)의 코너부(CA)에 인접한 몇몇 화소(PX)들의 상대적인 차이를 비교하기 위해 각 화소(PX)의 구조에 대하여는 개략적으로 도시하여 설명하기로 한다.
도 9를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 최외곽 화소(PX)인 제2 타입 화소(PXB) 또는 제3 타입 화소(PXC)와 이웃한 제4 타입 화소(PXD)를 더 포함하고, 제1 타입 화소(PXA)는 제4 타입 화소(PXD)에 의해 둘러싸일 수 있다. 제4 타입 화소(PXD)는 차외곽 화소이고, 제1 타입 화소(PXA)는 내측 화소일 수 있다. 본 실시예는 제1 타입 화소(PXA)들 중 최외곽 화소와 이웃한 몇몇 화소들이 제4 타입 화소(PXD)로 대체된 점에서 도 8의 실시예와 차이가 있다. 제1 타입 화소(PXA), 제2 타입 화소(PXB) 및 제3 타입 화소(PXC)에 대한 설명은 상술한 바와 동일하므로, 이하에서는 중복된 내용은 생략하고 제4 타입 화소(PXD)를 중심으로 설명하기로 한다.
제4 타입 화소(PXD)는 최외곽 화소(PX)들을 따라 외측 표시 영역(DPA)에 배열될 수 있다. 제4 타입 화소(PXD)는 제1 변(PS1)과 제2 변(PS2)에 대응한 부분에서는 제3 타입 화소(PXC)와 제1 방향(DR1) 또는 제2 방향(DR2)으로 이웃하고, 코너부(CA)의 곡률진 외변(CS)에 대응한 부분에서는 제2 타입 화소(PXB)와 제1 방향(DR1) 또는 제2 방향(DR2)으로 이웃할 수 있다. 제4 타입 화소(PXD)들이 배열된 외측 표시 영역(DPA)의 내측에는 제1 타입 화소(PXA)들이 배치될 수 있다.
제4 타입 화소(PXD)의 각 서브 화소(PXn)들은 그 구조가 실질적으로 제1 타입 화소(PXA)와 동일하되, 발광 영역(EMA)에 배치된 발광 소자(ED)들의 개수가 다를 수 있다. 일 실시예에 따르면, 제4 타입 화소(PXD)는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 개수가 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)의 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 개수와 다를 수 있다. 일 예로, 제4 타입 화소(PXD)는 각 서브 화소(PXn)들 간 발광 소자(ED)들의 개수는 동일하고, 제1 타입 화소(PXA)의 서브 화소(PXn)보다 적되 제2 타입 화소(PXB)의 서브 화소(PXn)보다 많은 수의 발광 소자(ED)들이 배치될 수 있다. 제4 타입 화소(PXD)는 발광 영역(EMA)의 면적이 제1 타입 화소(PXA) 및 제2 타입 화소(PXB)와 동일한 반면, 제1 타입 화소(PXA)보다 적은 수의 발광 소자(ED)를 포함할 수 있다. 즉, 제4 타입 화소(PXD)는 제1 타입 화소(PXA)에 비해 발광 영역(EMA)의 단위 면적 당 발광 소자(ED)의 개수가 적을 수 있다.
표시 장치(10_1)의 구동 시 화소(PX)의 타입에 무관하게 각각 동일한 세기의 구동 신호를 인가하더라도, 제4 타입 화소(PXD)의 서브 화소(PXn)들 간에는 휘도 차이가 발생하지 않으나, 제1 타입 화소(PXA)와 제4 타입 화소(PXD)는 발광 소자(ED)의 개수 차이에 의한 휘도 차이가 발생할 수 있다. 이와 유사하게, 제4 타입 화소(PXD)는 제2 타입 화소(PXB)보다 많은 수의 발광 소자(ED)를 포함할 수 있고, 제2 타입 화소(PXB)와 제4 타입 화소(PXD)는 발광 소자(ED)의 개수 차이에 의한 휘도 차이가 발생할 수 있다.
표시 영역(DPA) 중 코너부(CA)를 따라 최외곽에 배치된 제2 타입 화소(PXB)는 차외곽에 배치된 제4 타입 화소(PXD)보다 작은 휘도를 가질 수 있고, 제4 타입 화소(PXD)는 내측 표시 영역(DPA)에 배치된 제1 타입 화소(PXA)보다 작은 휘도를 가질 수 있다. 표시 영역(DPA)은 코너부(CA)에서 내측 표시 영역(DPA)으로부터 최외곽 표시 영역(DPA) 및 비표시 영역(NDA)으로 갈수록 페이드 처리될 수 있다. 표시 장치(10_1)는 제4 타입 화소(PXD)를 더 포함하여 표시 영역(DPA)의 코너부(CA)에서 점진적으로 페이드 처리될 수 있고, 코너부(CA)에서 화소(PX)들의 경계가 시인되는 것을 방지할 수 있다.
도 8 및 도 9의 실시예에서는 내측 표시 영역(DPA)의 제1 타입 화소(PXA)와 최외곽의 제2 타입 화소(PXB)가 동일한 면적의 발광 영역(EMA)을 가질 수 있다. 다만, 이에 제한되지 않으며, 표시 장치(10)는 최외곽 화소의 발광 영역(EMA)의 면적을 조절하여 표시 영역(DPA)의 코너부(CA)에서 페이드 처리할 수 있다.
도 10 내지 도 12는 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도들이다.
먼저, 도 10을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 타입 화소(PXB)의 각 서브 화소(PXn)들은 발광 영역(EMA)의 면적이 제1 타입 화소(PXA)의 각 서브 화소(PXn)들보다 작을 수 있다. 반면, 제2 타입 화소(PXB)의 각 서브 화소(PXn)들에 배치된 발광 소자(ED)들의 수는 제1 타입 화소(PXA)의 각 서브 화소(PXn)들과 동일할 수 있다. 본 실시예는 제2 타입 화소(PXB)의 휘도를 조절하기 위해, 발광 소자(ED)들의 개수가 아닌 발광 영역(EMA)의 면적을 조절한 점에서 도 8의 실시예와 차이가 있다. 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
상술한 바와 같이, 각 화소(PX)의 휘도는 발광 소자(ED)들의 개수 또는 발광 영역(EMA)의 면적을 통해 조절될 수 있다. 일 예로, 표시 장치(10_2)는 제2 타입 화소(PXB)의 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 높이(HEB)가 제1 타입 화소(PXA)의 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 높이(HEA)보다 작을 수 있다. 제2 타입 화소(PXB)는 각 서브 화소(PXn)들 및 발광 영역(EMA)의 폭이 제1 타입 화소(PXA)의 서브 화소(PXn)와 동일하되 그 높이(HEA, HEB)가 다를 수 있다. 그에 따라, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 발광 영역(EMA)의 면적이 서로 다를 수 있다.
제2 타입 화소(PXB)는 각 서브 화소(PXn)들 간 발광 소자(ED)들의 개수 및 발광 영역(EMA)의 면적이 서로 동일하고 제1 타입 화소(PXA)와 실질적으로 동일한 개수의 발광 소자(ED)들을 포함하되, 제1 타입 화소(PXA)보다 작은 면적의 발광 영역(EMA)을 가질 수 있다.
표시 장치(10_2)의 구동 시 화소(PX)의 타입에 무관하게 각각 동일한 세기의 구동 신호를 인가하더라도, 제2 타입 화소(PXB)의 서브 화소(PXn)들 간에는 휘도 차이가 발생하지 않으나, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 발광 영역(EMA)의 면적 차이에 의한 휘도 차이가 발생할 수 있다. 표시 장치(10_2)는 서브 화소(PXn)들의 면적 또는 발광 영역(EMA)의 면적이 제1 타입 화소(PXA)보다 작은 제2 타입 화소(PXB)를 포함하여 표시 영역(DPA)의 코너부(CA)에서 페이드 처리될 수 있고, 코너부(CA)에서 화소(PX)들의 경계가 시인되는 것을 방지할 수 있다.
도 11을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제2 타입 화소(PXB)의 각 서브 화소(PXn)들은 발광 영역(EMA)의 면적이 제1 타입 화소(PXA)의 각 서브 화소(PXn)들보다 작을 수 있다. 이에 더하여, 제2 타입 화소(PXB)의 각 서브 화소(PXn)들에 배치된 발광 소자(ED)들의 개수는 제1 타입 화소(PXA)의 각 서브 화소(PXn)들과 다를 수 있다. 일 예로, 제2 타입 화소(PXB)는 각 서브 화소(PXn)들에 배치된 발광 소자(ED)들의 개수가 제1 타입 화소(PXA)보다 작을 수 있다.
제2 타입 화소(PXB)는 각 서브 화소(PXn)들 간 발광 소자(ED)들의 개수 및 발광 영역(EMA)의 면적이 서로 동일하다. 표시 장치(10_3)의 구동 시 화소(PX)의 타입에 무관하게 각각 동일한 세기의 구동 신호를 인가하더라도, 제2 타입 화소(PXB)의 서브 화소(PXn)들 간에는 휘도 차이가 발생하지 않으나, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 발광 소자(ED)의 개수 차이 및 발광 영역(EMA)의 면적 차이에 의한 휘도 차이가 발생할 수 있다. 표시 장치(10_3)는 서브 화소(PXn)들의 면적 또는 발광 영역(EMA)의 면적 및 발광 소자(ED)의 개수가 제1 타입 화소(PXA)보다 적은 제2 타입 화소(PXB)를 포함하여 표시 영역(DPA)의 코너부(CA)에서 페이드 처리될 수 있고, 코너부(CA)에서 화소(PX)들의 경계가 시인되는 것을 방지할 수 있다. 본 실시예는 제2 타입 화소(PXB)의 휘도를 조절하기 위해, 발광 소자(ED)들의 개수 및 발광 영역(EMA)의 면적을 조절한 점에서 도 8 및 도 10의 실시예와 차이가 있다.
도 12를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 타입 화소(PXB)의 각 서브 화소(PXn)들은 발광 영역(EMA)의 면적이 제1 타입 화소(PXA)의 각 서브 화소(PXn)들보다 클 수 있다. 반면, 제2 타입 화소(PXB)의 각 서브 화소(PXn)들에 배치된 발광 소자(ED)들의 개수는 제1 타입 화소(PXA)의 각 서브 화소(PXn)들과 다를 수 있다. 일 예로, 제2 타입 화소(PXB)는 각 서브 화소(PXn)들에 배치된 발광 소자(ED)들의 개수가 제1 타입 화소(PXA)보다 작을 수 있다.
일 예로, 표시 장치(10_4)는 제2 타입 화소(PXB)의 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 높이(HEB)가 제1 타입 화소(PXA)의 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 높이(HEA)보다 클 수 있다. 제2 타입 화소(PXB)는 각 서브 화소(PXn)들 및 발광 영역(EMA)의 폭이 제1 타입 화소(PXA)의 서브 화소(PXn)와 동일하되 그 높이(HEA, HEB)가 다를 수 있다. 그에 따라, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 발광 영역(EMA)의 면적이 서로 다를 수 있다.
제2 타입 화소(PXB)는 각 서브 화소(PXn)들 간 발광 소자(ED)들의 개수 및 발광 영역(EMA)의 면적이 서로 동일하다. 표시 장치(10_4)의 구동 시 화소(PX)의 타입에 무관하게 각각 동일한 세기의 구동 신호를 인가하더라도, 제2 타입 화소(PXB)의 서브 화소(PXn)들 간에는 휘도 차이가 발생하지 않으나, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 발광 소자(ED)의 개수 차이 및 발광 영역(EMA)의 면적 차이에 의한 휘도 차이가 발생할 수 있다. 제2 타입 화소(PXB)의 서브 화소(PXn)들이 제1 타입 화소(PXA)의 서브 화소(PXn)보다 발광 영역(EMA)의 면적이 크더라도, 제2 타입 화소(PXB)에 배치된 발광 소자(ED)들의 개수가 제1 타입 화소(PXA)보다 작기 때문에 제2 타입 화소(PXB)의 휘도가 제1 타입 화소(PXA)보다 작을 수 있다. 표시 장치(10_4)는 제1 타입 화소(PXA)보다 서브 화소(PXn)들의 면적 또는 발광 영역(EMA)의 면적은 크되 발광 소자(ED)의 개수가 적은 제2 타입 화소(PXB)를 포함하여 코너부(CA)에서 화소(PX)들의 경계가 시인되는 것을 방지할 수 있다. 본 실시예는 제2 타입 화소(PXB)가 제1 타입 화소(PXA)보다 더 큰 면적의 발광 영역(EMA)을 포함한 점에서 도 11의 실시예와 차이가 있다.
한편, 이상의 실시예들에서는 최외곽에 배치된 제2 타입 화소(PXB)의 서브 화소(PXn)들이 서로 동일한 면적을 갖는 경우를 예시하였다. 다만, 이에 제한되지 않으며, 코너부(CA)의 최외곽 화소(PX)들의 경계가 시인되는 것을 더욱 효과적으로 방지하기 위해, 최외곽의 제2 타입 화소(PXB)는 각 서브 화소(PXn)들의 면적이 서로 다를 수 있다.
도 13 내지 도 19는 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도들이다.
먼저, 도 13을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제2 타입 화소(PXB)가 서로 다른 면적의 발광 영역(EMA)을 포함하는 서브 화소(PXn)들을 포함할 있다. 일 예로, 제2 타입 화소(PXB)는 제4 서브 화소(PX4), 제4 서브 화소(PX4)보다 발광 영역(EMA)의 면적이 큰 제5 서브 화소(PX5) 및 제5 서브 화소(PX5)보다 발광 영역(EMA)의 면적이 큰 제6 서브 화소(PX6)를 포함할 수 있다. 제6 서브 화소(PX6)는 실질적으로 제1 타입 화소(PXA)의 서브 화소(PXn)들과 동일한 구조를 가질 수 있다. 예를 들어, 제6 서브 화소(PX6)는 발광 영역(EMA)의 면적 또는 해당 서브 화소(PXn)의 면적이 제1 타입 화소(PXA)와 동일할 수 있다. 제4 및 제5 서브 화소(PX4, PX5)는 발광 영역(EMA) 및 해당 서브 화소(PXn)가 차지하는 면적이 다른 점을 제외하고는 제1 타입 화소(PXA)의 서브 화소(PXn)들과 동일할 수 있다. 반면, 제2 타입 화소(PXB)의 제4 내지 제6 서브 화소(PX4, PX5, PX6)는 배치된 발광 소자(ED)들의 개수가 제1 타입 화소(PXA)의 각 서브 화소(PXn)들과 동일할 수 있다. 본 실시예는 제2 타입 화소(PXB)의 휘도를 조절하기 위해, 발광 소자(ED)들의 개수가 아닌 발광 영역(EMA)의 면적을 조절한 점에서 도 8의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_5)는 표시 영역(DPA)의 코너부(CA)에서 최외곽에 배치된 제2 타입 화소(PXB)가 서로 다른 면적의 발광 영역(EMA)을 갖는 서브 화소(PXn)들을 포함할 수 있다. 제4 내지 제6 서브 화소(PX4, PX5, PX6)는 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 길이가 서로 다를 수 있고, 제6 서브 화소(PX6), 제5 서브 화소(PX5) 및 제4 서브 화소(PX4)로 갈수록 그 크기가 점진적으로 작아질 수 있다. 제4 서브 화소(PX4)와 제5 서브 화소(PX5)는 발광 영역(EMA)의 면적이 제1 타입 화소(PXA)의 서브 화소(PXn)들보다 작은 반면, 제6 서브 화소(PX6)는 제1 타입 화소(PXA)의 서브 화소(PXn)들과 발광 영역(EMA)의 면적이 실질적으로 동일할 수 있다.
일 실시예에 따르면, 표시 장치(10_5)는 구동 시 화소(PX)의 타입 및 서브 화소(PXn)에 따라 서로 다른 세기의 구동 신호가 인가될 수 있다. 예를 들어, 제2 타입 화소(PXB)의 제6 서브 화소(PX6)가 제1 타입 화소(PXA)의 서브 화소(PXn)와 동일한 구조를 갖는 실시예에서, 제2 타입 화소(PXB)에는 제1 타입 화소(PXA)보다 약한 세기의 구동 신호가 인가될 수 있다. 그에 따라 제6 서브 화소(PX6)는 발광 영역(EMA)의 면적 및 발광 소자(ED)들의 개수가 제1 타입 화소(PXA)의 서브 화소(PXn)들과 동일하더라도 휘도는 더 작을 수 있다.
제2 타입 화소(PXB)의 제4 내지 제6 서브 화소(PX4, PX5, PX6)가 서로 다른 면적의 발광 영역(EMA)을 갖되 동일한 개수의 발광 소자(ED)들을 포함할 경우, 하나의 화소(PX) 내 서브 화소(PXn)간 휘도 차이가 발생할 수 있다. 이를 방지하기 위해, 일 실시예에 따른 표시 장치(10_5)는 제2 타입 화소(PXB)의 서브 화소(PXn)들 간 다른 세기의 구동 신호를 인가할 수 있다. 각 서브 화소(PXn)들이 동일한 개수의 발광 소자(ED)들을 포함하되 서로 다른 면적의 발광 영역(EMA)을 갖는 경우, 큰 면적을 갖는 서브 화소(PXn), 예를 들어 제6 서브 화소(PX6)에서 발광되는 색이 제4 서브 화소(PX4) 및 제5 서브 화소(PX5)에서 발광되는 색보다 휘도가 더 클 수 있다.
각 서브 화소(PXn)들이 서로 다른 색을 발광하는 실시예에서, 각 서브 화소(PXn)들이 동일한 세기의 구동 신호를 받아 동시에 발광할 경우 제6 서브 화소(PX6)에서 발광한 색이 더 강하게 나와 원하는 색상을 표시하지 못할 수 있다. 이를 방지하기 위해, 제2 타입 화소(PXB)의 서브 화소(PXn)들이 서로 다른 면적의 발광 영역(EMA)을 포함하는 실시예에서, 각 서브 화소(PXn)들은 서로 다른 세기의 구동 신호를 받아 발광할 수 있다. 이를 통해, 각 서브 화소(PXn)들이 서로 다른 면적의 발광 영역(EMA)을 포함하되 발광 소자(ED)들의 개수가 동일하더라도, 서브 화소(PXn)간 휘도의 차이는 거의 없을 수 있다.
도 14를 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제2 타입 화소(PXB)가 서로 다른 면적의 발광 영역(EMA)을 포함하는 서브 화소(PXn)들을 포함하면서, 가장 큰 면적을 갖는 제6 서브 화소(PX6)는 제1 타입 화소(PXA)보다 작은 면적의 발광 영역(EMA)을 가질 수 있다. 제6 서브 화소(PX6)의 발광 영역(EMA)의 높이(HEB)는 제1 타입 화소(PXA)의 서브 화소(PXn)가 갖는 발광 영역(EMA)의 높이(HEA)보다 작을 수 있다. 본 실시예는 제6 서브 화소(PX6)도 제1 타입 화소(PXA)의 서브 화소(PXn)보다 작은 면적을 갖는 점에서 도 13의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하기로 한다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(10_7)는 제2 타입 화소(PXB)가 서로 다른 면적의 발광 영역(EMA)을 갖는 제4 내지 제6 서브 화소(PX4, PX5, PX6)를 포함하면서, 이에 더하여 제2 타입 화소(PXB)의 각 서브 화소(PXn)들에 배치된 발광 소자(ED)들의 개수는 제1 타입 화소(PXA)의 각 서브 화소(PXn)들과 다를 수 있다. 일 예로, 제2 타입 화소(PXB)는 각 서브 화소(PXn)들에 배치된 발광 소자(ED)들의 개수가 제1 타입 화소(PXA)보다 작을 수 있다.
표시 장치(10_7)는 제2 타입 화소(PXB)가 제1 타입 화소(PXA)보다 작은 면적의 발광 영역(EMA)을 갖는 서브 화소(PXn)들을 포함하면서, 각 서브 화소(PXn)들 간 발광 영역(EMA)의 면적이 서로 다를 수 있다. 또한, 제2 타입 화소(PXB)의 서브 화소(PXn)들은 제1 타입 화소(PXA)의 서브 화소(PXn)보다 적은 개수의 발광 소자(ED)들을 포함할 수 있다. 이에 따라, 제2 타입 화소(PXB)는 제1 타입 화소(PXA)보다 작은 휘도를 가질 수 있어 표시 영역(DPA)의 코너부(CA)에서 페이드 처리될 수 있다.
한편, 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 서로 동일한 세기의 구동 신호가 인가되어도 발광 소자(ED)의 개수 차이로 인한 휘도 차이가 생길 수 있다. 다만, 제2 타입 화소(PXB)의 서브 화소(PXn)들 간에는 다른 세기의 구동 신호가 인가되어야 서브 화소(PXn) 간 발광 영역(EMA)의 면적 차이에 의한 휘도 차이를 보상할 수 있다. 본 실시예는 제2 타입 화소(PXB)의 서브 화소(PXn)들이 제1 타입 화소(PXA)보다 더 적은 개수의 발광 소자(ED)들을 포함하는 점에서 도 14의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_8, 10_9)는 서로 다른 면적의 발광 영역(EMA)을 갖는 제2 타입 화소(PXB)가 각 서브 화소(PXn)들마다 다른 개수의 발광 소자(ED)들을 포함할 수 있다. 도 16의 표시 장치(10_8)는 제4 서브 화소(PX4), 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)에 배치된 발광 소자(ED)의 개수가 순차적으로 증가하는 반면, 도 17의 표시 장치(10_9)는 제4 서브 화소(PX4), 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)에 배치된 발광 소자(ED)의 개수가 순차적으로 감소할 수 있다.
도 16의 표시 장치(10_8)는 제2 타입 화소(PXB)의 서브 화소(PXn)들이 발광 영역(EMA)의 면적에 비례하는 발광 소자(ED)들의 개수를 가질 수 있다. 제2 타입 화소(PXB)의 서브 화소(PXn)들이 제1 타입 화소(PXA)보다 발광 소자(ED)들의 개수가 작아 제1 타입 화소(PXA)보다 낮은 휘도를 가질 수 있다. 다만, 각 서브 화소(PXn)들 간 발광 소자(ED)들의 개수가 발광 영역(EMA)의 면적과 유사하게 제4 서브 화소(PX4), 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)에 따라 순차적으로 증가하므로, 서브 화소(PXn) 간 휘도 차이가 생길 수 있다. 제2 타입 화소(PXB)의 구동 시, 서브 화소(PXn) 간 구동 신호의 세기 보정을 통해 각 서브 화소(PXn) 간 휘도 차이를 보상하는 것이 필요할 수 있다.
반면, 도 17의 표시 장치(10_9)는 제2 타입 화소(PXB)의 서브 화소(PXn)들이 발광 영역(EMA)의 면적에 반비례하는 발광 소자(ED)들의 개수를 가질 수 있다. 제2 타입 화소(PXB)의 서브 화소(PXn)들이 제1 타입 화소(PXA)보다 발광 소자(ED)들의 개수가 작아 제1 타입 화소(PXA)보다 낮은 휘도를 가질 수 있다. 각 서브 화소(PXn)들 간 발광 소자(ED)들의 개수가 발광 영역(EMA)의 면적과 달리 제4 서브 화소(PX4), 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)에 따라 순차적으로 감소하므로, 구동 신호의 세기 보정이 없더라도 발광 소자(ED)들의 개수를 통해 서브 화소(PXn) 간 휘도 차이를 보상할 수 있다. 본 실시예는 제2 타입 화소(PXB)의 서브 화소(PXn)들이 다른 면적의 발광 영역(EMA)을 갖더라도 그와 반대로 발광 소자(ED)들의 개수를 조절하여 제4 내지 제6 서브 화소(PX4, PX5, PX6)가 구동 신호의 보정 없이도 균일한 휘도를 가질 수 있다.
도 18 및 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_10, 10_11)는 제2 타입 화소(PXB)가 서로 다른 면적의 발광 영역(EMA)을 가지며, 제6 서브 화소(PX6)가 제1 타입 화소(PXA)의 서브 화소(PXn)보다 더 큰 면적의 발광 영역(EMA)을 가질 수 있다.
도 18의 표시 장치(10_10)는 제6 서브 화소(PX6)의 발광 영역(EMA)의 높이(HEB)가 제1 타입 화소(PXA)의 서브 화소(PXn)가 갖는 발광 영역(EMA)의 높이(HEA)보다 큰 점에서 도 15의 실시예와 차이가 있다. 도 18의 실시예는 도 12 및 도 15의 실시예의 조합에 따른 구조를 가질 수 있다. 도 19의 표시 장치(10_11)는 제6 서브 화소(PX6)의 발광 영역(EMA)의 높이(HEB)가 제1 타입 화소(PXA)의 서브 화소(PXn)가 갖는 발광 영역(EMA)의 높이(HEA)보다 큰 점에서 도 17의 실시예와 차이가 있다. 도 19의 실시예는 도 12 및 도 17의 실시예의 조합에 따른 구조를 가질 수 있다. 이하, 중복된 내용은 생략하기로 한다.
도 13 내지 도 19에서는 제2 타입 화소(PXB)의 서브 화소(PXn)들이 차지하는 면적이 제1 타입 화소(PXA)보다 작은 경우가 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 타입 화소(PXB)는 서브 화소(PXn)의 면적은 제1 타입 화소(PXA)와 동일하되, 발광 영역(EMA)의 면적만이 제1 타입 화소(PXA)의 서브 화소(PXn)보다 작을 수 있다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_12)는 제2 타입 화소(PXB)의 서브 화소(PXn)들은 발광 영역(EMA)의 면적이 제1 타입 화소(PXA)보다 작되, 각 서브 화소(PXn)가 차지하는 면적은 제1 타입 화소(PXA)와 동일할 수 있다. 이에 따라, 제1 방향(DR1)으로 이웃한 제1 타입 화소(PXA)와 제2 타입 화소(PXB)는 각 서브 화소(PXn)의 서브 영역(SA)이 제1 방향(DR1)으로 나란하게 배열될 수 있고, 전극 라인(RM)들을 절단하는 공정이 용이할 수 있다.
한편, 이상의 실시예들에서는 최외곽에 배치된 제2 타입 화소(PXB)의 서브 화소(PXn)들이 평면도 상 직사각형의 형상을 갖는 경우를 예시하였다. 다만, 이에 제한되지 않으며, 코너부(CA)의 최외곽 화소(PX)들의 경계가 시인되는 것을 더욱 효과적으로 방지하기 위해, 최외곽의 제2 타입 화소(PXB)는 그 형상이 코너부(CA)의 곡률진 외변(CS)을 따라 부분적으로 곡률진 형상을 갖는 영역을 포함할 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다. 도 22는 도 21의 표시 장치에 포함된 제2 타입 서브 화소를 나타내는 개략도이다. 도 22는 제2 타입 화소(PXB)의 전극(RME) 구조만을 개략적으로 도시하고 있다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 표시 장치(11)는 제2 타입 화소(PXB)가 곡률진 부분을 갖는 전극(RME)들을 포함할 수 있다. 제2 타입 화소(PXB)에 배치된 전극(RME)은 적어도 제2 방향(DR2)으로 연장되다가 제1 방향(DR1)으로 곡률진 전극 절곡부(RM_A)를 포함할 수 있다. 제2 타입 화소(PXB)의 몇몇 서브 화소(PXn)들은 전극(RME)이 제2 방향(DR2)으로 연장되어 전극 절곡부(RM_A)와 전기적으로 연결된 전극 연장부(RM_E)를 포함할 수 있다. 제2 타입 화소(PXB)의 제4 내지 제6 서브 화소(PX4, PX5, PX6)는 발광 영역(EMA)에 배치된 전극(RME)들이 전극 절곡부(RM_A)를 포함하여 도 13의 실시예와 같이 서로 다른 면적의 발광 영역(EMA)을 포함할 수 있다. 본 실시예는 제2 타입 화소(PXB)에 배치된 전극(RME)들의 형상이 다른 점에서 도 13의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 타입 화소(PXB)의 제4 서브 화소(PX4)는 제2 방향(DR2)으로 이웃한 제1 타입 화소(PXA)로부터 연장되다가 발광 영역(EMA)에서 제1 방향(DR1)으로 곡률진 전극 절곡부(RM_A)들을 포함할 수 있다. 제4 서브 화소(PX4)의 제1 내지 제4 전극(RME1, RME2, RME3, RME4)들은 각각 전극 절곡부(RM_A)를 포함하여 원호(Arc)형상으로 배치될 수 있다. 제4 서브 화소(PX4)는 그 중심을 기준으로, 우하측에 배치된 제4 전극(RME4)을 기준으로, 제4 전극(RME4)과 이격되어 이를 둘러싸는 제2 전극(RME2), 제2 전극(RME2)과 이격되어 이를 둘러싸는 제3 전극(RME3), 및 제3 전극(RME3)과 이격되어 이를 둘러싸는 제1 전극(RME1)을 포함할 수 있다.
제4 서브 화소(PX4)와 달리, 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)는 전극 절곡부(RM_A)와 전기적으로 연결된 전극 연장부(RM_E)들을 포함할 수 있다. 전극 연장부(RM_E)는 제2 방향(DR2)으로 이웃한 제1 타입 화소(PXA)로부터 연장되어 배치될 수 있다. 전극 연장부(RM_E)들의 배치는 다른 도면들을 참조하여 상술한 바와 동일하다. 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)의 전극 절곡부(RM_A)들은 제4 서브 화소(PX4)와 유사하게 배치될 수 있다. 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)는 발광 영역(EMA)이 전극 연장부(RM_E)들이 배치된 제1 부분(EMA_E)과 전극 절곡부(RM_A)들이 배치된 제2 부분(EMA_C)을 포함할 수 있다.
본 실시예에 따른 표시 장치(11)는 제2 타입 화소(PXB)의 전극(RME)들이 코너부(CA) 외변(CS)의 형상을 따라 곡률진 전극 절곡부(RM_A)들을 포함할 수 있다. 표시 장치(11)는 코너부(CA)의 표시 영역(DPA)에서 각 화소(PX)들이 배치되는 공간이 부족하더라도 해당 영역에 배치되어 표시 영역(DPA) 중 화소(PX)가 배치되지 않는 공간을 최소화할 수 있다.
도 23은 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다. 도 24는 도 23의 표시 장치에 포함된 제2 타입 서브 화소를 나타내는 개략도이다.
도 23 및 도 24를 참조하면, 일 실시예에 따른 표시 장치(11_1)는 제2 타입 화소(PXB)의 전극(RME)이 전극 절곡부(RM_A)로 형성된 점에서 도 21 및 도 22의 실시예와 차이가 있다. 표시 장치(11_1)는 제2 타입 화소(PXB)의 전극(RME)들이 원호(Arc)의 형상을 가짐에 따라 어느 한 서브 화소(PXn)가 다른 서브 화소(PXn)를 부분적으로 둘러싸도록 배열될 수 있다. 일 예로, 제2 타입 화소(PXB)는 그 중심을 기준으로 제4 서브 화소(PX4)가 우하측에 배치되고, 제5 서브 화소(PX5)가 제4 서브 화소(PX4)를 부분적으로 둘러싸도록 배치되고, 제6 서브 화소(PX6)가 제5 서브 화소(PX5)를 부분적으로 둘러싸도록 배치될 수 있다. 제2 타입 화소(PXB)는 제4 서브 화소(PX4), 제5 서브 화소(PX5) 및 제6 서브 화소(PX6)가 순차적으로 그 면적이 커질 수 있다. 본 실시예는 제2 타입 화소(PXB)의 전극(RME)들이 전극 절곡부(RM_A)만을 포함한 형상을 가짐에 따라, 제2 타입 화소(PXB)가 대체로 코너부(CA)의 곡률진 외변(CS)에 대응한 형상을 가질 수 있다. 표시 장치(11_1)는 코너부(CA)의 표시 영역(DPA)에서 각 화소(PX)들이 배치되는 공간이 부족하더라도 해당 영역에 배치되어 표시 영역(DPA) 중 화소(PX)가 배치되지 않는 공간을 줄이거나 최소화할 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치의 표시 영역에 배치된 서로 다른 타입의 화소의 개략적인 배치를 나타내는 평면도이다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(11_2)는 코너부(CA)의 표시 영역(DPA)에 배치된 최외곽 화소로써, 제2 타입 화소(PXB)와 전극(RME) 구조가 대칭적 구조를 갖는 제5 타입 화소(PXE)를 더 포함할 수 있다. 본 실시예는 표시 영역(DPA)의 최외곽에 배치된 화소(PX)의 배치가 다른 점에서 도 23의 실시예와 차이가 있다.
제5 타입 화소(PXE)는 제2 타입 화소(PXB)와 유사하게 각 전극(RME)들이 전극 절곡부(RM_A)를 포함할 수 있다. 최외곽에 배치된 제2 타입 화소(PXB)는 제1 타입 화소(PXA)의 제1 방향(DR1) 타 측에 배치되고, 제5 타입 화소(PXE)는 제2 타입 화소(PXB)의 제2 방향(DR2) 타 측에 배치될 수 있다. 제2 타입 화소(PXB)의 제2 방향(DR2) 타 측에 최외곽 화소(PX)가 배치되는 경우, 제1 타입 화소(PXA)와 발광 소자(ED)들의 개수 및 발광 영역(EMA)의 면적이 동일한 제3 타입 화소(PXC) 대신 제5 타입 화소(PXE)가 배치될 수도 있다. 제2 타입 화소(PXB)와 제5 타입 화소(PXE)는 전극(RME)이 각각 전극 절곡부(RM_A)를 포함하되, 그 구조는 서로 대칭된 형상을 가지므로, 제2 타입 화소(PXB)의 전극 절곡부(RM_A)들은 그들의 곡률대로 서로 다른 화소행(PX_C)에 배치된 제1 타입 화소(PXA)들의 일 측을 커버하도록 배치될 수 있다. 이러한 전극 절곡부(RM_A)들은 서로 다른 화소행(PX_C) 사이의 경계에서 서로 분리되어 각각 제2 타입 화소(PXB)와 제5 타입 화소(PXE)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 발광 영역을 갖는 복수의 서브 화소들을 포함하는 복수의 화소들이 배열된 표시 영역;
    상기 표시 영역을 둘러싸는 비표시 영역;
    상기 표시 영역에서 적어도 일부분이 일 방향으로 연장되고 상기 복수의 서브 화소 내에서 서로 이격되어 배치된 복수의 전극들;
    상기 발광 영역 내에서 상기 복수의 전극들 상에 배치된 복수의 발광 소자들; 및
    상기 복수의 발광 소자들 및 상기 복수의 전극들 중 어느 하나와 접촉하는 복수의 접촉 전극들을 포함하고,
    상기 화소는
    상기 표시 영역에 배치된 제1 타입 화소, 및
    상기 표시 영역의 최외곽에 배치된 제2 타입 화소를 포함하고,
    상기 제1 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수는 상기 제2 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수와 다른 표시 장치.
  2. 제1 항에 있어서,
    제1 방향으로 연장된 제1 변, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 변 및 코너부를 포함하고,
    상기 제1 변과 상기 제2 변은 상기 코너부에서 만나고,
    상기 코너부는 외변이 곡률지며,
    상기 제2 타입 화소는 상기 코너부의 곡률진 외변을 따라 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 표시 영역의 최외곽 중 상기 제1 변 및 상기 제2 변에 대응되어 배치된 제3 타입 화소를 더 포함하고,
    상기 제3 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수는 상기 제2 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수와 다른 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적과 동일하고,
    상기 제2 타입 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 발광 영역에 배치된 사익 발광 소자들의 개수보다 적은 표시 장치.
  5. 제4 항에 있어서,
    상기 복수의 화소는 상기 표시 영역에서 상기 제2 타입 화소로부터 내측으로 인접하여 배치된 제4 타입 화소를 포함하고,
    상기 제4 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수는 상기 제1 타입 화소 및 상기 제2 타입 화소의 상기 발광 영역의 면적 당 상기 발광 소자들의 개수와 다른 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 타입 화소의 복수의 상기 서브 화소들의 상기 발광 영역의 면적은 서로 동일하고,
    상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적과 다른 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적보다 작고,
    상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수와 동일한 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적보다 작고,
    상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수보다 적은 표시 장치.
  9. 제6 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역의 면적보다 크고,
    상기 제2 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소의 상기 발광 영역에 배치된 상기 발광 소자들의 개수보다 적은 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적은 서로 동일하고,
    상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자의 개수는 서로 동일하며,
    상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적은 서로 다르고,
    상기 제2 타입 화소의 상기 적어도 하나의 서브 화소의 상기 발광 영역의 면적은 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역의 면적과 서로 다른표시 장치.
  11. 제10 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수와 동일한 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 상기 제1 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수와 다른 표시 장치.
  13. 제10 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소들의 상기 발광 영역에 배치된 상기 발광 소자들의 개수는 서로 다른 표시 장치.
  14. 제10 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소들 각각에 배치된 상기 복수의 전극들 각각은 상기 일 방향에 수직한 타 방향으로 곡률진 전극 절곡부를 포함하고,
    상기 제2 타입 화소의 상기 복수의 서브 화소들은 상기 일 방향 및 상기 타 방향 사이의 대각선 방향으로 배열된 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 타입 화소의 상기 복수의 서브 화소들 각각에 배치된 상기 복수의 전극들 각각은 상기 전극 절곡부와 연결되고 상기 일 방향으로 연장된 전극 연장부를 더 포함하고,
    상기 제2 타입 화소의 상기 복수의 서브 화소들은 상기 일 방향에 수직한 상기 타 방향으로 배열된 표시 장치.
  16. 제1 방향으로 연장된 제1 변;
    상기 제1 방향과 다른 제2 방향으로 연장된 제2 변; 및
    코너부를 포함하고,
    상기 제1 변과 상기 제2 변은 상기 코너부에서 만나고,
    상기 코너부는 외변이 곡률지며,
    상기 표시 장치는,
    일 방향으로 연장된 복수의 전극들을 포함하는 복수의 화소들;
    상기 복수의 전극들 상에 배치된 양 단부를 포함하는 복수의 발광 소자들; 및
    상기 복수의 발광 소자들 및 상기 복수의 전극들 중 어느 하나와 접촉하는 복수의 접촉 전극들을 포함하고,
    상기 복수의 화소는
    복수의 제1 타입 화소들;
    상기 제1 타입 화소를 둘러싸며 최외곽에 배치되고 상기 코너부에 배치된 복수의 제2 타입 화소; 및
    상기 제1 변과 상기 제2 변에 대응되어 배치된 제3 복수의 타입 화소를 포함하고,
    상기 제2 타입 화소의 발광 영역의 단위 면적 당 상기 발광 소자들의 개수는 상기 제1 타입 화소의 발광 영역의 단위 면적 당 상기 발광 소자들의 개수와 다른 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 제2 타입 화소 각각의 상기 발광 소자들의 개수는 상기 복수의 제1 타입 화소 각각의 상기 발광 소자들의 개수와 다른 표시 장치.
  18. 제16 항에 있어서,
    상기 복수의 제2 타입 화소 각각의 상기 발광 영역의 면적은 상기 복수의 제1 타입 화소 각각의 상기 발광 영역의 면적과 다른 표시 장치.
  19. 제16 항에 있어서,
    상기 복수의 제3 타입 화소의 발광 영역의 단위 면적 당 상기 발광 소자들의 개수는 상기 제2 복수의 타입 화소의 상기 발광 영역의 단위 면적 당 상기 발광 소자들의 개수와 다른 표시 장치.
  20. 제16 항에 있어서,
    상기 복수의 제1 타입 화소와 상기 복수의 제2 타입 화소 사이에 배치된 복수의 제4 타입 화소를 더 포함하고,
    상기 복수의 제4 타입 화소 각각의 발광 영역의 단위 면적 당 상기 발광 소자들의 개수는 상기 복수의 제1 타입 화소 및 상기 복수의 제2 타입 화소 각각의 상기 발광 영역의 단위 면적 당 상기 발광 소자들의 개수와 각각 다른 표시 장치.
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