WO2022154517A1 - 표시 장치 - Google Patents

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WO2022154517A1
WO2022154517A1 PCT/KR2022/000643 KR2022000643W WO2022154517A1 WO 2022154517 A1 WO2022154517 A1 WO 2022154517A1 KR 2022000643 W KR2022000643 W KR 2022000643W WO 2022154517 A1 WO2022154517 A1 WO 2022154517A1
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disposed
bank
layer
display area
insulating layer
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PCT/KR2022/000643
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French (fr)
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김진택
강기녕
손옥수
이희근
최수민
홍광택
Original Assignee
삼성디스플레이 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a display device capable of preventing an organic material of an organic layer disposed on light emitting devices from overflowing into an undesired region.
  • a display device includes a substrate including a display area and a non-display area surrounding the display area, a passivation layer disposed on the substrate, a via layer disposed on the passivation layer; In the display area, sub-pixels including electrodes disposed on the via layer and light emitting devices disposed on the electrodes, a first pixel disposed on the via layer and surrounding the sub-pixels in the display area one bank, a second bank disposed on the via layer and spaced apart from the first bank in the non-display area, a third bank disposed on the via layer and spaced apart from the second bank in the non-display area; and a first valley portion disposed between the first bank and the second bank in the non-display area and passing through the via layer and the passivation layer.
  • the first insulating layer and the third insulating layer are disposed over the display area and the non-display area, and the first bank, the second bank, and the third bank are respectively disposed on the third insulating layer can be
  • first interlayer insulating layer disposed between the substrate and the protective layer, wherein a portion of each of the first insulating layer and the third insulating layer is disposed in the first valley portion, and the first insulating layer comprises:
  • the first interlayer insulating layer may be in contact with the exposed by the first valley portion, and the third insulating layer may be disposed on the first insulating layer in the non-display area.
  • Each of the sub-pixels is in electrical contact with any one of the electrodes and the light emitting device, a first connection electrode disposed on the third insulating layer, and any one of the electrodes and the light emitting device and in electrical contact with the light emitting device
  • a second connection electrode disposed between the third insulating layer and the second insulating layer may be further included.
  • the first capping layer may cover the second bank and the third bank, and the low refractive index layer may be disposed from the display area to the second bank, and at least a portion thereof may be disposed in the first valley portion.
  • the first capping layer may be disposed on the third insulating layer on the second bank and the third bank.
  • the second capping layer may be disposed on the second bank and the third bank to contact the first capping layer.
  • an upper light absorbing member disposed on the second capping layer and overlapping the first bank; It may further include an overcoat layer disposed on each.
  • the non-display area may further include a second valley portion disposed between the second bank and the third bank and penetrating the via layer and the passivation layer.
  • each of the first insulating layer and the third insulating layer is disposed in the second valley portion, and each of the first capping layer and the second capping layer is partially disposed in the second valley portion and in contact with each other.
  • a fifth bank surrounding the sub-pixels disposed at an outermost portion of the display area, the dummy pixels having the electrodes disposed thereon, and a fifth bank surrounding the dummy pixels at a boundary between the display area and the non-display area can
  • first interlayer insulating layer disposed between the substrate and the passivation layer, a first wiring disposed between the first interlayer insulating layer and the passivation layer outside the first valley part, and the first wiring disposed inside the first valley part
  • a second wiring disposed between the first interlayer insulating layer and the protective layer, and a first bridge wiring disposed between the first interlayer insulating layer and the substrate and overlapping the first valley portion in a thickness direction
  • the first wiring and the second wiring may be in contact with the first wiring and the second wiring through a contact hole passing through the first interlayer insulating layer, respectively.
  • a display device is disposed in a display area, a non-display area around the display area, and the display area, in a first direction and in a second direction crossing the first direction
  • the sub-pixels are disposed as sub-pixels, the sub-pixels including a first electrode, a second electrode spaced apart from the first electrode, and light emitting devices disposed on the first electrode and the second electrode, the display area and the ratio a first insulating layer disposed in a display area and covering the first electrode and the second electrode, a first bank surrounding the sub-pixels in the display area, and a first bank spaced apart from the first bank in the non-display area A first valley portion surrounding the first bank, a second bank spaced apart from the first valley portion in the non-display area to surround the first valley portion, and a second bank spaced apart from the second bank in the non-display area a third bank surrounding the bank, wherein the first bank, the second bank, and the third bank have a embossed pattern shape and are disposed
  • the display device may further include fourth banks having a embossed pattern shape between the first bank and the first valley portion and disposed on the first insulating layer.
  • the fourth banks may extend in one direction and may be disposed to be spaced apart from each other in the first direction and the second direction.
  • the fourth banks may have a length extending in the one direction greater than an interval spaced apart from the fourth bank in the other direction.
  • the non-display area may further include a second valley portion having an engraved pattern formed between the second bank and the third bank, and a portion of the first insulating layer may be disposed in the second valley portion.
  • the display device may include structures having an embossed or engraved pattern shape that surround the inside of the non-display area.
  • the structures are disposed to surround the display area, an organic material of an organic layer that may be disposed in the display area may be prevented from overflowing into the outermost portion of the non-display area.
  • FIG. 1 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic diagram illustrating a display area and a non-display area of a display device according to an exemplary embodiment.
  • FIG. 3 is a plan view illustrating color filter layers disposed in one pixel of a display device according to an exemplary embodiment.
  • FIG. 4 is a plan view illustrating color control structures disposed in one pixel of a display device according to an exemplary embodiment.
  • FIG. 5 is a plan view illustrating electrodes and light emitting devices disposed in one pixel of a display device according to an exemplary embodiment.
  • FIG. 6 is a cross-sectional view taken along line Q1-Q1' of FIG. 5 .
  • FIG. 7 is a cross-sectional view taken along the line Q2-Q2' of FIG. 5 .
  • FIG. 8 is a cross-sectional view taken along line Q3-Q3' of FIGS. 3, 4 and 5 .
  • FIG. 9 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 10 is a cross-sectional view taken along line A1-A1' of FIG. 2 .
  • FIG. 11 is a diagram illustrating a cross-section crossing a boundary between a display area and a non-display area in a display device according to another exemplary embodiment.
  • FIG. 12 is a schematic diagram illustrating a display area and a non-display area of a display device according to another exemplary embodiment.
  • FIG. 13 is a cross-sectional view taken along line A2-A2' of FIG. 12 .
  • FIG. 14 is a diagram schematically illustrating a planar arrangement of fourth banks disposed in a bank pattern area in the display device of FIG. 12 .
  • 15 is a diagram schematically illustrating a planar arrangement of fourth banks disposed in a bank pattern area in a display device according to another exemplary embodiment.
  • 16 is a schematic diagram illustrating a display area and a non-display area of a display device according to another exemplary embodiment.
  • 17 is a cross-sectional view taken along line A3-A3' of FIG. 16 .
  • FIG. 18 is a cross-sectional view illustrating color control structures and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • FIG. 19 is a diagram illustrating a cross-section crossing a boundary between a display area and a non-display area in the display device of FIG. 18 .
  • 20 is a cross-sectional view illustrating color control structures and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • 21 is a diagram illustrating a cross-section crossing a boundary between a display area and a non-display area in a display device according to another exemplary embodiment.
  • Elements or layers are referred to as “on” of another element or layer, including cases in which another layer or other element is interposed immediately on or in the middle of another element.
  • those referred to as “Below”, “Left” and “Right” refer to cases where they are interposed immediately adjacent to other elements or interposed other layers or other materials in the middle.
  • Like reference numerals refer to like elements throughout.
  • FIG. 1 is a plan view illustrating a display device according to an exemplary embodiment.
  • the display device 10 may display a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game machine, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 may include a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 .
  • FIG. 1 a display device 10 having a rectangular shape having a long length in the second direction DR2 is illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA may be an area in which a screen may be displayed, and the non-display area NDA may be an area in which a screen is not displayed.
  • the display area DPA may be referred to as an active area, and the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a pixel PX.
  • the pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular shape or a square shape in plan view, but is not limited thereto, and each side may have a rhombus shape inclined with respect to one direction.
  • Each pixel PX may be arranged in a stripe type or a PENTILE TM type.
  • Each of the pixels PX may include one or more light emitting devices emitting light of a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed in each of the non-display areas NDA, or external devices may be mounted thereon.
  • FIG. 2 is a schematic diagram illustrating a display area and a non-display area of a display device according to an exemplary embodiment.
  • a display device 10 includes pixels PXs disposed in a display area DPA, a first bank BNL1 disposed at an outer portion of the display area DPA, It may include a first valley portion VA1 , a second bank BNL2 , and a third bank BNL3 disposed in the non-display area NDA to surround the display area DPA.
  • pixels PX arranged qocl in a first direction DR1 and a second direction DR2 are disposed, and one pixel PX includes a plurality of sub-pixels SPXn arranged in one direction.
  • the plurality of sub-pixels SPXn are arranged in the first direction DR1 and the second direction DR2 in the display area DPA, and some of them may constitute one pixel PX.
  • the first bank BNL1 may extend in the first direction DR1 and the second direction DR2 in the display area DPA.
  • the first bank BNL1 may be disposed to surround a portion in which the pixels PX are disposed at the outer portion of the display area DPA.
  • the first bank BNL1 may be disposed to cross the display area DPA and extend in the first direction DR1 or the second direction DR2 , and each sub-pixel SPXn ) can also be placed on the boundary of The first bank BNL1 may distinguish the display area DPA from the non-display area NDA, and also different sub-pixels SPXn.
  • a second bank BNL2 and a third bank BNL3 may be spaced apart from the first bank BNL1 and surround the display area DPA in the non-display area NDA.
  • the second bank BNL2 may be spaced apart from the first bank BNL1 by a predetermined interval
  • the third bank BNL3 may be spaced apart from the second bank BNL2 by a predetermined interval. That is, the display area DPA may be disposed inside the area surrounded by the second bank BNL2
  • the second bank BNL2 may be disposed inside the third bank BNL3 .
  • the display device 10 may have a structure in which layers are sequentially stacked on one substrate SUB. At least one layer of the display device 10 may be formed of an organic material, and may be formed through a process in which the organic material is directly sprayed onto the substrate SUB. Since the organic material may flow with fluidity, the organic material sprayed onto the display area DPA may overflow into the non-display area NDA. The second bank BNL2 and the first bank BNL1 may prevent the organic material from overflowing beyond the non-display area NDA.
  • the display device 10 may include a first valley portion VA1 disposed between the first bank BNL1 and the second bank BNL2 in the non-display area NDA. While the second bank BNL2 and the first bank BNL1 have an upwardly protruding shape, the first valley portion VA1 may be formed by partially recessing a lower layer. The first valley portion VA1 forms intaglio and embossed patterns together with the second bank BNL2 and the first bank BNL1 so that the organic material sprayed onto the display area DPA overflows into the non-display area NDA. flow can be prevented.
  • FIG. 3 is a plan view illustrating color filter layers disposed in one pixel of a display device according to an exemplary embodiment.
  • 4 is a plan view illustrating color control structures disposed in one pixel of a display device according to an exemplary embodiment.
  • 5 is a plan view illustrating electrodes and light emitting devices disposed in one pixel of a display device according to an exemplary embodiment.
  • 6 is a cross-sectional view taken along line Q1-Q1' of FIG. 5 .
  • 7 is a cross-sectional view taken along the line Q2-Q2' of FIG. 5 .
  • 8 is a cross-sectional view taken along line Q3-Q3' of FIGS. 3, 4 and 5 .
  • FIG. 6 illustrates a cross-section crossing both ends of the light emitting device ED disposed in one sub-pixel SPXn of the display area DPA, and in FIG. 7 , the contact part SPXn disposed in one sub-pixel SPXn CT1 and CT2) are shown in cross section.
  • 8 illustrates a cross-section of the plurality of color control structures TPL, WCL1, and WCL2 and the color filter layer CFL as a cross-section crossing one pixel PX.
  • the display device 10 includes a plurality of light emitting devices ED disposed on a substrate SUB, and color control structures TPL and WCL1 disposed on the light emitting devices ED. , WCL2) and a color filter layer (CFL).
  • the display device 10 includes a light emitting device ED disposed in each sub-pixel SPXn to emit light, and color control structures TPL and WCL1 for emitting light emitted from the light emitting device ED as light of different colors. , WCL2) and a color filter layer (CFL).
  • Each of the pixels PXs of the display device 10 may include sub-pixels SPXn, where n is 1 to 3 .
  • one pixel PX may include a first sub-pixel SPX1 , a second sub-pixel SPX2 , and a third sub-pixel SPX3 .
  • the light emitting devices ED disposed in each sub-pixel SPXn of the display device 10 emit light of the same color, whereas in each sub-pixel SPXn, the color control structures TPL, WCL1, WCL2 and the color Lights of different colors may be displayed through the filter layer CFL.
  • the first sub-pixel SPX1 displays light of a first color
  • the second sub-pixel SPX2 displays light of a second color
  • the third sub-pixel SPX3 Display the light of the third color
  • the light emitting devices ED disposed in each sub-pixel SPXn may emit light of the third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue.
  • the color control structure disposed in the first sub-pixel SPX1 and the second sub-pixel SPX2 may convert light of the third color into the first color or the second color.
  • the present invention is not limited thereto, and the different sub-pixels SPXn may include light emitting devices ED that emit light of different colors.
  • Each of the sub-pixels SPXn may include an emission area EMA and a non-emission area.
  • the light emitting area EMA is an area where the light emitting device ED is disposed and light of a specific wavelength band is emitted
  • the non-emission area is a non-emission area where the light emitting device ED is not disposed and the light emitted from the light emitting device ED does not reach. Therefore, it may be an area from which light is not emitted.
  • the light emitting area may include a region in which the light emitting device ED is disposed, and an area adjacent to the light emitting device ED, in which light emitted from the light emitting device ED is emitted.
  • the light emitting area EMA is not limited thereto, and the light emitting area EMA may also include an area in which light emitted from the light emitting device ED is reflected or refracted by other members to be emitted.
  • the light emitting devices ED may be disposed in each sub-pixel SPXn, and may form a light emitting area including an area in which they are disposed and an area adjacent thereto.
  • the emission area EMA is disposed in the first emission area EMA1 disposed in the first sub-pixel SPX1 , the second emission area EMA2 disposed in the second sub-pixel SPX2 , and the third sub-pixel SPX3 . and a third light emitting area EMA3 disposed thereon.
  • the first light emitting area EMA1 , the second light emitting area EMA2 , and the third light emitting area EMA3 are Each light of the same color, for example, light of a third color may be emitted.
  • each of the emission areas EMA of each sub-pixel SPXn have a substantially uniform area, but the present invention is not limited thereto.
  • each of the emission areas EMA of each sub-pixel SPXn may have a different area according to a color or wavelength band of light emitted from the light-emitting device ED disposed in the corresponding sub-pixel.
  • the sub-pixel SPXn may further include a sub-area SA disposed in the non-emission area.
  • the sub-area SA may be disposed on one side of the light-emitting area EMA in the first direction DR1 and may be disposed between the light-emitting areas EMA of the sub-pixels SPXn adjacent in the first direction DR1 .
  • the plurality of light-emitting areas EMA and sub-areas SA are repeatedly arranged in the second direction DR2 , and the light-emitting area EMA and the sub-area SA are arranged in the first direction DR1 .
  • the present invention is not limited thereto, and the emission areas EMA and the sub-areas SA of the pixels PX may have a different arrangement from that of FIG. 3 .
  • the display device 10 may include a first bank BNL1 and a sub-bank SB disposed between the sub-pixels SPXn and between the emission areas EMA and the sub-areas SA.
  • the first bank BNL1 and the sub-bank SB may be disposed in a grid pattern on the entire surface of the display area DPA including portions extending in the first direction DR1 and the second direction DR2 in plan view, respectively. have.
  • the first bank BNL1 is disposed on the sub-bank SB, and may overlap each other in the thickness direction.
  • the sub-bank SB and the first bank BNL1 are respectively disposed to distinguish different sub-pixels SPXn, the emission area EMA, and the sub-area SA, but the objects to be divided may be different from each other. .
  • the sub bank SB is disposed to surround the light emitting area EMA, and the light emitting devices ED are disposed in the area surrounding the sub bank SB.
  • the sub-bank SB may distinguish the light emitting devices ED disposed in different sub-pixels SPXn.
  • Color control structures TPL, WCL1, and WCL2 may be disposed in an area surrounded by the first bank BNL1 , and the first bank BNL1 includes a color control structure TPL disposed in different sub-pixels SPXn; WCL1, WCL2) can be distinguished.
  • the display device 10 may include a substrate SUB and an active layer, a conductive layer, and insulating layers disposed on the substrate SUB.
  • the semiconductor layer, the conductive layer, and the insulating layer may constitute the circuit layer CCL and the display element layer of the display device 10 , respectively.
  • the display element layer may include a layer connected to the circuit layer CCL including electrodes RME and light emitting elements ED.
  • the display device 10 may include color control structures TPL, WCL1, and WCL2 disposed on the display element layer and a color filter layer CFL.
  • the substrate SUB may be an insulating substrate.
  • the first substrate SUB may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the first conductive layer may be disposed on the substrate SUB.
  • the first conductive layer may include a lower metal layer BML, and the lower metal layer BML may be disposed to overlap the active layer ACT1 of the first transistor T1 .
  • the lower metal layer BML may include a light-blocking material to prevent light from being incident on the active layer ACT1 of the first transistor T1 .
  • the lower metal layer BML may be omitted.
  • the buffer layer BL may be disposed on the lower metal layer BML and the substrate SUB.
  • the buffer layer BL is formed on the substrate SUB to protect the transistors of the pixel PX from moisture penetrating through the substrate SUB, which is vulnerable to moisture permeation, and may perform a surface planarization function.
  • the active layer is disposed on the buffer layer BL.
  • the active layer may include the active layer ACT1 of the first transistor T1.
  • the active layer ACT1 of the first transistor T1 may be disposed to partially overlap with a first gate electrode G1 of a second conductive layer, which will be described later.
  • the active layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like. In another embodiment, the active layer may include polycrystalline silicon.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor may include indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium oxide (IGO), and indium zinc tin oxide (Indium Zinc Tin Oxide).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IGO indium gallium oxide
  • IGO indium zinc tin oxide
  • IZTO Indium Gallium Tin Oxide
  • IGTO Indium Gallium Tin Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IGZTO Indium Gallium Zinc Tin Oxide
  • the drawing illustrates that one first transistor T1 is disposed in the sub-pixel SPXn of the display device 10
  • the present invention is not limited thereto, and the display device 10 may include a larger number of transistors. .
  • the first gate insulating layer GI is disposed on the active layer and the buffer layer BL.
  • the first gate insulating layer GI may serve as a gate insulating layer of the first transistor T1 .
  • the second conductive layer is disposed on the first gate insulating layer GI.
  • the second conductive layer may include the first gate electrode G1 of the first transistor T1 .
  • the first gate electrode G1 may be disposed to overlap the channel region of the first active layer ACT1 in the third direction DR3 , which is the thickness direction.
  • the first interlayer insulating layer IL1 is disposed on the second conductive layer.
  • the first interlayer insulating layer IL1 may function as an insulating layer between the second conductive layer and other layers disposed thereon and may protect the second conductive layer.
  • the third conductive layer is disposed on the first interlayer insulating layer IL1.
  • the third conductive layer may include voltage lines VL1 and VL2 and electrode patterns CDP1 and CDP2.
  • a first power voltage may be applied to each of the first voltage lines VL1 , and the first transistor T1 may be connected to the first voltage lines VL1 .
  • the first voltage line VL1 may serve as the first drain electrode D1 of the first transistor T1 .
  • the voltage lines VL1 and VL2 may have a shape extending in the first direction DR1 from the display area DPA and the non-display area NDA.
  • each of the voltage lines VL1 and VL2 further includes a portion extending from the display area DPA and the non-display area NDA in the second direction DR2 , so that each of the voltage lines VL1 and VL2 extends in the second direction ( DR2) and can be connected to each other.
  • Each of the voltage lines VL1 and VL2 may be disposed in a mesh-type structure on the front surface of the display device 10 .
  • the first electrode pattern CDP1 may contact the first active layer ACT1 of the first transistor T1 through a contact hole penetrating the first interlayer insulating layer IL1 and the first gate insulating layer GI. have. Also, the first electrode pattern CDP1 may contact the lower metal layer BML through another contact hole. The first electrode pattern CDP1 may serve as the first source electrode S1 of the first transistor T1 .
  • the second electrode pattern CDP2 may be electrically connected to the first transistor T1 through the first electrode pattern CDP1 .
  • the first electrode pattern CDP1 and the second electrode pattern CDP2 are exemplified to be spaced apart from each other. They can be connected to each other through patterns.
  • the second electrode pattern CDP2 may be integrated with the first electrode pattern CDP1 to form one pattern.
  • the second electrode pattern CDP2 is also connected to the first electrode RME1 , and the first transistor T1 may transfer the first power voltage applied from the first voltage line VL1 to the first electrode RME1 . .
  • the second electrode pattern CDP2 is a conductive layer different from the first electrode pattern CDP1 , for example, a fourth conductive layer disposed on the third conductive layer with the third conductive layer and some insulating layers interposed therebetween. may be formed as
  • the voltage lines VL1 and VL2 may also be formed of a fourth conductive layer instead of the third conductive layer, and the first voltage line VL1 may be formed of a first drain electrode ( ) of the first transistor T1 through a different conductive pattern. D1) and may be electrically connected.
  • each of the second conductive layer and the third conductive layer may further include a capacitance electrode of a storage capacitor.
  • the capacitance electrodes of the storage capacitor may be disposed on different layers, respectively, to form a capacitor in the first interlayer insulating layer IL1 therebetween.
  • the capacitance electrodes of the storage capacitor may be formed integrally with the first gate electrode G1 and the source electrode S1 of the first transistor T1, respectively.
  • the present invention is not limited thereto.
  • the protective layer PV1 is disposed on the third conductive layer.
  • the protective layer PV1 may serve to protect respective wirings or conductive patterns of the third conductive layer.
  • the above-described buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the protective layer PV1 may be formed of a plurality of inorganic layers alternately stacked.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the protective layer PV1 are silicon oxide (Silicon Oxide, SiO x ), silicon nitride (Silicon Nitride, SiN x ), silicon oxynitride (Silicon Oxynitride, SiO x N y ) It may be formed as a double layer in which an inorganic layer including at least one is stacked, or a multilayer in which these are alternately stacked.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the protective layer PV1 may be formed of one inorganic layer including the above-described insulating material.
  • the first interlayer insulating layer IL1 may be made of an organic insulating material such as polyimide (PI).
  • the second conductive layer and the third conductive layer include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be formed as a single layer or multiple layers made of any one or an alloy thereof. However, the present invention is not limited thereto.
  • the via layer VIA is disposed on the passivation layer PV1 .
  • the via layer VIA may include an organic insulating material, for example, an organic insulating material such as polyimide (PI), and may perform a surface planarization function.
  • PI polyimide
  • electrodes RME; RME1 and RME2 , protrusion patterns BP and sub-bank SB, a plurality of light emitting devices ED, and connection electrodes CNE; CNE1 and CNE2 are disposed on the via layer VIA. do. Also, insulating layers PAS1 , PAS2 , and PAS3 may be disposed on the via layer VIA.
  • the protrusion patterns BP may be directly disposed on the via layer VIA in the display area DPA.
  • the protrusion patterns BP may have a shape extending in the first direction DR1 and may be spaced apart from each other in the second direction DR2 .
  • the protrusion pattern BP extends in the first direction DR1 from the emission area EMA of each sub-pixel SPXn, and is positive in the second direction DR2 with respect to the center of the emission area EMA. may be disposed on each side.
  • the protrusion patterns BP are spaced apart from each other in the second direction DR2 , and a plurality of light emitting devices ED may be disposed therebetween.
  • a length extending in the first direction DR1 of the protrusion patterns BP may be smaller than a length of the light emitting area EMA surrounded by the first bank BNL1 in the first direction DR1 .
  • the protrusion patterns BP may be disposed in the emission area EMA of the sub-pixel SPXn on the entire surface of the display area DPA to form an island-shaped pattern having a narrow width and extending in one direction.
  • the protrusion pattern BP may have a structure in which at least a portion protrudes from the top surface of the via layer VIA.
  • the protruding portion of the protruding pattern BP may have an inclined side surface, and light emitted from the light emitting device ED is reflected from the electrode RME disposed on the protruding pattern BP to form the via layer VIA. It may be emitted in an upward direction.
  • the present invention is not limited thereto, and the protrusion pattern BP may have a shape of a semi-circle or a semi-ellipse with a curved outer surface.
  • the protrusion pattern BP may include an organic insulating material such as polyimide PI, but is not limited thereto.
  • the electrodes RME are disposed in the display area DPA.
  • the first electrode RME1 and the second electrode RME2 extend in one direction and are disposed in each sub-pixel SPXn.
  • the first electrode RME1 and the second electrode RME2 may extend in the first direction DR1 to span at least the emission area EMA and the sub area SA of the sub-pixel SPXn, and they may be mutually exclusive.
  • the second direction DR2 may be spaced apart from each other.
  • the first electrode RME1 and the second electrode RME2 are spaced apart from the emission area EMA in the first direction DR1 , and cross the first bank BNL1 to the corresponding sub-pixel SPXn and the first direction. It may be partially disposed in the sub-area SA of another sub-pixel SPXn adjacent to DR1 .
  • the first electrode RME1 and the second electrode RME2 of different sub-pixels SPXn may be spaced apart from each other based on the separation portion ROP located in the sub-area SA of any one sub-pixel SPXn. .
  • the first electrode RME1 and the second electrode RME2 may be respectively disposed on different protrusion patterns BP.
  • the first electrode RME1 may be disposed on the left side with respect to the center of the emission area EMA, and a portion of the first electrode RME1 may be disposed on the protrusion pattern BP disposed on the left side.
  • the second electrode RME2 is spaced apart from the first electrode RME1 in the second direction DR2 and is disposed on the right side with respect to the center of the emission area EMA.
  • the second electrode RME2 may be partially disposed on the protrusion pattern BP disposed on the right side.
  • the first electrode RME1 and the second electrode RME2 may be disposed on at least an inclined side surface of the protrusion pattern BP.
  • the first electrode RME1 and the second electrode RME2 may be disposed to cover at least one side surface of the protrusion pattern BP to reflect light emitted from the light emitting device ED.
  • a distance between the first electrode RME1 and the second electrode RME2 in the second direction DR2 may be smaller than a distance between the protrusion patterns BP.
  • At least a partial region of the first electrode RME1 and the second electrode RME2 may be directly disposed on the via layer VIA, so that they may be disposed on the same plane.
  • the first electrode RME1 and the second electrode RME2 are connected to the third conductive layer through the first electrode contact hole CTD and the second electrode contact hole CTS formed in the portion overlapping the sub-bank SB, respectively. can be connected
  • the first electrode RME1 may contact the second electrode pattern CDP2 through the first electrode contact hole CTD penetrating the via layer VIA thereunder.
  • the second electrode RME2 may contact the second voltage line VL2 through the second electrode contact hole CTS penetrating the via layer VIA thereunder.
  • the first electrode RME1 is electrically connected to the first transistor T1 through the second electrode pattern CDP2 and the first electrode pattern CDP1 so that a first power voltage is applied, and the second electrode RME2 is The second power voltage may be applied by being electrically connected to the second voltage line VL2 .
  • the first electrode RME1 and the second electrode RME2 may be electrically connected to the light emitting device ED.
  • the first electrode RME1 and the second electrode RME2 may be connected to the light emitting device ED through connection electrodes CNE (CNE1, CNE2), which will be described later, and transmit an electrical signal applied from the lower conductive layer to the light emitting device ( ED) can be transmitted.
  • CNE connection electrodes
  • Each of the electrodes RME may include a conductive material having high reflectivity.
  • the electrode RME is a material with high reflectivity and includes a metal such as silver (Ag), copper (Cu), aluminum (Al), or the like, or includes aluminum (Al), nickel (Ni), lanthanum (La), etc. It may be an alloy containing.
  • the electrode RME may reflect light emitted from the light emitting device ED and traveling toward the side surface of the protrusion pattern BP in an upper direction of each sub-pixel SPXn.
  • each electrode RME may further include a transparent conductive material.
  • each electrode RME may include a material such as ITO, IZO, ITZO, or the like.
  • each of the electrodes RME may have a structure in which one or more layers of a transparent conductive material and a metal layer having high reflectivity are stacked, or may be formed as a single layer including them.
  • each electrode RME may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the first insulating layer PAS1 is disposed on the via layer VIA and the plurality of electrodes RME.
  • the first insulating layer PAS1 is disposed to completely cover the plurality of electrodes RME, and may protect them and insulate them from each other. Also, as will be described later, the first insulating layer PAS1 may also be disposed in the non-display area NDA.
  • the first insulating layer PAS1 may prevent the light emitting device ED disposed thereon from being damaged by direct contact with the electrode RME.
  • a step may be formed such that a portion of the upper surface of the first insulating layer PAS1 is recessed between the electrodes RME spaced apart in the second direction DR2 .
  • the light emitting device ED may be disposed on the upper surface of the first insulating layer PAS1 having a step, and a space may be formed between the light emitting device ED and the first insulating layer PAS1 .
  • the first insulating layer PAS1 may include contact portions CT1 and CT2 exposing a portion of the top surface of each electrode RME.
  • the plurality of contact portions CT1 and CT2 may pass through the first insulating layer PAS1 , and connection electrodes CNE, which will be described later, may contact the electrode RME exposed through the contact portions CT1 and CT2 .
  • the sub-bank SB may be disposed on the first insulating layer PAS1 .
  • the sub-banks SB may include portions extending in the first direction DR1 and the second direction DR2 in a plan view to surround the display area DPA and may be disposed in a grid pattern in the display area DPA. .
  • the sub-bank SB is disposed at the boundary of each sub-pixel SPXn to distinguish neighboring sub-pixels SPXn.
  • the sub-bank SB is disposed to surround the light-emitting area EMA and the sub-area SA in the display area DPA, and the sub-bank SB divides and opens the light-emitting area EMA, respectively. and sub-area SA.
  • the sub-bank SB may have a predetermined height, and in some embodiments, a top surface of the sub-bank SB may be higher than the protrusion pattern BP, and the thickness thereof may be equal to or greater than the protrusion pattern BP. can be large
  • the sub bank SB may include polyimide like the protrusion pattern BP, but is not limited thereto.
  • each of the sub-bank SB and the protrusion pattern BP may be integrated with the via layer VIA.
  • the via layer VIA may include a portion in which the upper surface is partially recessed adjacent to the center of the emission area EMA of the sub-pixel SPXn, and the recessed portion may correspond to a portion in which the protrusion patterns BP are spaced apart from each other. have.
  • the top surface may be formed flat in a region other than the recessed portion of the via layer VIA, as shown in FIG. Unlike illustrated in FIG. 6 , a step difference between the protrusion pattern BP and the sub-bank SB may disappear.
  • the light emitting devices ED may be disposed on the first insulating layer PAS1 .
  • the light emitting device ED may be disposed on the first electrode RME1 and the second electrode RME2 of each sub-pixel SPXn in the display area DPA.
  • the light emitting devices ED may be disposed on the first electrode RME1 and the second electrode RME2 spaced apart from each other in the second direction DR2 between the protrusion patterns BP.
  • the light emitting devices ED may be disposed to be spaced apart from each other in the first direction DR1 in which the first electrode RME1 and the second electrode RME2 extend, and may be aligned substantially parallel to each other.
  • the light emitting device ED may have a shape extending in one direction, and an extended length may be longer than a distance between the first electrode RME1 and the second electrode RME2 spaced apart in the second direction DR2 . .
  • the light emitting devices ED are disposed so that both ends are disposed on the first electrode RME1 and the second electrode RME2, and the direction in which the first electrode RME1 and the second electrode RME2 extend and the light emitting device (RME2)
  • the direction in which ED) extends may be arranged to be substantially vertical.
  • the present invention is not limited thereto, and the light emitting device ED may be disposed obliquely in a direction in which the first electrode RME1 and the second electrode RME2 extend.
  • the light emitting device ED may include layers disposed in a direction parallel to the top surface of the substrate SUB.
  • the light emitting device ED of the display device 10 is disposed so that one extended direction is parallel to the substrate SUB, and the plurality of semiconductor layers included in the light emitting device ED are disposed in a direction parallel to the top surface of the substrate SUB. may be sequentially arranged along the However, the present invention is not limited thereto. In some cases, when the light emitting device ED has a different structure, the plurality of layers may be disposed in a direction perpendicular to the substrate SUB.
  • the light emitting devices ED may include semiconductor layers, and a first end and an opposite second end may be defined with respect to any one semiconductor layer.
  • the light emitting device ED may have a first end disposed on the first electrode RME1 and a second end disposed on the second electrode RME2 .
  • the light emitting device ED may face a left side, which is the other side of the second direction DR2 , in which the first end faces.
  • the light emitting devices ED may come into contact with the first connection electrode CNE1 and the second connection electrode CNE2 to be electrically connected to the first electrode RME1 and the second electrode RME2 . Since a portion of the semiconductor layer is exposed on an end surface of the light emitting device ED in one direction, the exposed semiconductor layer may contact the connection electrode CNE. Each of the light emitting devices ED may be electrically connected to conductive layers under the electrode RME or via layer VIA through connection electrodes CNE, and an electric signal may be applied to emit light in a specific wavelength band. .
  • the second insulating layer PAS2 may be disposed on the light emitting devices ED.
  • the second insulating layer PAS2 is disposed to partially cover the outer surfaces of the light emitting devices ED, so that both sides or both ends of the light emitting devices ED are not covered.
  • a portion of the second insulating layer PAS2 disposed on the light emitting device ED may extend in the first direction DR1 in a plan view to form a linear or island-shaped pattern.
  • the second insulating layer PAS2 may protect the light emitting devices ED and fix them in the manufacturing process of the display device 10 .
  • the second insulating layer PAS2 may be disposed to fill a space between the light emitting device ED and the lower first insulating layer PAS1 .
  • the second insulating layer PAS2 may be disposed on the protrusion pattern BP and the sub-bank SB in the display area DPA.
  • the second insulating layer PAS2 may be disposed on the first insulating layer PAS1 to expose a portion of a portion in which the electrodes RME are disposed together with both sides of the light emitting device ED.
  • the second insulating layer PAS2 may also be partially disposed in the sub area SA. After disposing the light emitting devices ED, the first insulating layer PAS1 and the second insulating layer PAS2 may also be partially removed in the sub area SA, and a portion of the via layer VIA in the separation part ROP. may be exposed. The third insulating layer PAS3 may be directly disposed on the exposed portion of the via layer VIA.
  • Connection electrodes CNE ( CNE1 , CNE2 ) and a third insulating layer PAS3 may be disposed on the second insulating layer PAS2 .
  • connection electrodes CNE are disposed on the light emitting devices ED and the electrode RME.
  • the connection electrodes CNE are partially disposed on the second insulating layer PAS2 and may be insulated from each other by the other connection electrodes CNE and the second insulating layer PAS2 and the third insulating layer PAS3 .
  • the plurality of connection electrodes CNE may contact the light emitting element ED and the electrodes RME, respectively.
  • the connection electrodes CNE are disposed in the display area DPA.
  • the first connection electrode CNE1 may have a shape extending in the first direction DR1 and may be disposed on the first electrode RME1 .
  • the first connection electrode CNE1 may be in contact with the first electrode RME1 through the first contact portion CT1 exposing the top surface of the first electrode RME1 and may be in contact with the first ends of the light emitting devices ED.
  • the second connection electrode CNE2 may have a shape extending in the first direction DR1 and may be disposed on the second electrode RME2 .
  • the second connection electrode CNE2 may contact the second electrode RME2 through the second contact portion CT2 exposing the upper surface of the second electrode RME2 and may contact the second ends of the light emitting devices ED.
  • the first connection electrode CNE1 and the second connection electrode CNE2 may transmit an electrical signal applied to the first electrode RME1 or the second electrode RME2 to any one end of the light emitting device ED.
  • the first connection electrode CNE1 and the second connection electrode CNE2 may directly contact the semiconductor layer exposed on both end surfaces of the light emitting device ED, respectively.
  • the plurality of contact portions CT1 and CT2 may be disposed so as not to overlap the light emitting devices ED in the second direction DR2 .
  • each of the contact portions CT1 and CT2 may be formed to be spaced apart from a region in which the plurality of light emitting devices ED are disposed in the first direction DR1 .
  • the contact parts CT1 and CT2 are disposed in the sub area SA, but the present invention is not limited thereto. It may be formed in a non-existent part.
  • connection electrodes CNE may be disposed to be spaced apart from each other in the second direction DR2 in a plan view.
  • the first connection electrode CNE1 and the second connection electrode CNE2 may be spaced apart from each other by a predetermined distance so as not to be directly connected to each other.
  • the different connection electrodes CNE may be spaced apart from each other and may not be interconnected, and in addition, may be insulated from each other by the third insulating layer PAS3 disposed therebetween.
  • connection electrodes CNE may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the connection electrode CNE may include a transparent conductive material, and light emitted from the light emitting device ED may pass through the connection electrode CNE and travel toward the electrodes RME.
  • the present invention is not limited thereto.
  • the third insulating layer PAS3 is disposed on the second connection electrode CNE2 and the second insulating layer PAS2 .
  • the third insulating layer PAS3 is disposed entirely on the second insulating layer PAS2 to cover the second connection electrode CNE2 , and the first connection electrode CNE1 is disposed on the third insulating layer PAS3 .
  • the third insulating layer PAS3 may be entirely disposed on the via layer VIA except for a region where the first connection electrode CNE1 is disposed.
  • the third insulating layer PAS3 may be disposed on the protrusion pattern BP and the sub-bank SB in addition to the first insulating layer PAS1 and the second insulating layer PAS2 .
  • the third insulating layer PAS3 may also be disposed in the non-display area NDA.
  • the third insulating layer PAS3 may insulate the first connection electrode CNE1 from each other so that it does not directly contact the second connection electrode CNE2 .
  • Each of the above-described first insulating layer PAS1 , second insulating layer PAS2 , and third insulating layer PAS3 may include an inorganic insulating material or an organic insulating material. However, the present invention is not limited thereto.
  • the display device 10 may include color control structures TPL, WCL1, and WCL2 and a color filter layer CFL disposed on the light emitting device ED.
  • Each of the sub-pixels SPXn of the display area DPA is separated from each other by a first bank BNL1 disposed thereon in addition to the sub-bank SB, and the color control structures TPL, WCL1, and WCL2 are first
  • the bank BNL1 may be disposed in the light emitting area EMA surrounding it.
  • the color filter layer CFL may be disposed on the color control structures TPL, WCL1, and WCL2 to correspond to the emission area EMA of each sub-pixel SPXn.
  • the display device 10 may include a light-transmitting area TA where the color filter layer CFL is disposed to emit light, and a light-blocking area BA between the light-transmitting areas TA where light is not emitted.
  • the light transmitting area TA may be positioned to correspond to a portion of the light emitting area EMA of each sub-pixel SPXn, and the light blocking area BA may be an area other than the light transmitting area TA.
  • the light transmitting area TA and the light blocking area BA may be divided by the upper light absorbing member UBM.
  • the first bank BNL1 may be disposed to overlap the sub-bank SB in the display area DPA.
  • the first bank BNL1 surrounds an area in which the sub-pixels SPXn are disposed at the outer portion of the display area DPA and moves in the first direction DR1 and the second direction DR2 within the display area DPA. It may be arranged in a grid-like pattern including the extended portion. That is, the first bank BNL1 may also be disposed to surround the emission area EMA of each sub-pixel SPXn.
  • the first bank BNL1 may be directly disposed on the third insulating layer PAS3 , and a lower surface thereof may be in direct contact with the third insulating layer PAS3 .
  • the first bank BNL1 is formed.
  • the sub-bank SB separates the neighboring sub-pixels SPXn in the process of arranging the light emitting devices ED of the display device layer, whereas the first bank BNL1 includes the color control structure TPL, In the process of forming WCL1 and WCL2 , adjacent sub-pixels SPXn may be distinguished.
  • the first bank BNL1 has a planar arrangement similar to that of the sub-bank SB, but may have a higher height than the sub-bank SB, and the color control structures TPL, WCL1, and WCL2 including an organic material are disposed. space can be created.
  • the color control structures TPL, WCL1, and WCL2 may be disposed on the light emitting device ED.
  • the color control structures TPL, WCL1, and WCL2 may be disposed in an area surrounded by the first bank BNL1.
  • the color control structures TPL, WCL1, and WCL2 may be disposed in the light emitting area EMA surrounding the first bank BNL1 to form an island-shaped pattern in the display area DPA.
  • the present invention is not limited thereto, and each of the color control structures TPL, WCL1, and WCL2 extends in one direction and is disposed over the plurality of sub-pixels SPXn to form a linear pattern in the display area DPA. have.
  • the color control structures TPL, WCL1, and WCL2 convert the first wavelength disposed in the first sub-pixel SPX1 It may include a layer WCL1 , a second wavelength conversion layer WCL2 disposed on the second sub-pixel SPX2 , and a light-transmitting layer TPL disposed on the third sub-pixel SPX3 .
  • the first wavelength conversion layer WCL1 may include a first base resin BRS1 and a first wavelength conversion material WCP1 disposed in the first base resin BRS1 .
  • the second wavelength conversion layer WCL2 may include a second base resin BRS2 and a second wavelength conversion material WCP2 disposed in the second base resin BRS2 .
  • the first wavelength conversion layer WCL1 and the second wavelength conversion layer WCL2 convert the wavelength of the blue light of the third color incident from the light emitting device ED and transmit it.
  • the first wavelength conversion layer WCL1 and the second wavelength conversion layer WCL2 may further include a scatterer SCP included in each base resin, and the scatterer SCP may increase wavelength conversion efficiency.
  • the light transmitting layer TPL may include a third base resin BRS3 and a scatterer SCP disposed in the third base resin BSR3 .
  • the light transmitting layer TPL transmits the blue light of the third color incident from the light emitting device ED while maintaining the wavelength.
  • the scatterers SCP of the light transmission layer TPL may serve to control an emission path of light emitted through the light transmission layer TPL.
  • the light transmitting layer TPL may not include a wavelength conversion material.
  • the scatterers (SCP) may be metal oxide particles or organic particles.
  • the metal oxide titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), indium oxide (In 2 O 3 ), zinc oxide (ZnO) or tin oxide (SnO 2 ), etc.
  • the organic particle material may include an acrylic resin or a urethane-based resin.
  • the first to third base resins BRS1 , BRS2 , and BRS3 may include a light-transmitting organic material.
  • the first to third base resins BRS1 , BRS2 , and BRS3 may include an epoxy-based resin, an acrylic-based resin, a cardo-based resin, or an imide-based resin.
  • the first to third base resins BRS1, BRS2, and BRS3 may all be made of the same material, but are not limited thereto.
  • the first wavelength conversion material WCP1 may convert blue light of a third color into red light of a first color
  • the second wavelength conversion material WCP2 may be a material that converts blue light of a third color into green light of a second color have.
  • the first wavelength conversion material WCP1 and the second wavelength conversion material WCP2 may be quantum dots, quantum rods, phosphors, or the like.
  • the quantum dots may include group IV nanocrystals, group II-VI compound nanocrystals, group III-V compound nanocrystals, group IV-VI nanocrystals, or a combination thereof.
  • the color control structures TPL, WCL1, and WCL2 may be directly disposed on the first connection electrode CNE1 and the third insulating layer PAS3.
  • a light emitting device ED emitting light and color control structures TPL, WCL1, and WCL2 may be sequentially disposed on one substrate SUB.
  • the first bank BNL1 has a predetermined height and is disposed to surround an area in which the light emitting devices ED are disposed, and the base resins BRS1 , BRS2 , BRS3 of the color control structures TPL, WCL1 and WCL2 include the first It may be directly disposed on the third insulating layer PAS3 in a region surrounded by the bank BNL1 .
  • the scatterers SCP and the wavelength conversion materials WCP1 and WCP2 of the color control structures TPL, WCL1, and WCL2 may be positioned around the light emitting element ED in each of the base resins BRS1, BRS2, and BRS3. .
  • the light emitting device ED of each sub-pixel SPXn may emit blue light of the same third color, and the light emitted from each sub-pixel SPXn may be light of a different color.
  • light emitted from the light emitting device ED disposed on the first sub-pixel SPX1 is incident on the first wavelength conversion layer WCL1 and the light emitting device ED disposed on the second sub-pixel SPX2 .
  • light emitted from the light emitting device ED disposed in the third sub-pixel SPX3 is incident to the light transmitting layer TPL.
  • each sub-pixel SPXn includes the light emitting devices ED emitting light of the same color, light of different colors may be emitted according to the arrangement of the color control structures TPL, WCL1, and WCL2 disposed thereon.
  • each of the layers of the color control structures TPL, WCL1, and WCL2 may have a flat top surface, or may have a higher center than the drawing.
  • An encapsulation structure including a plurality of layers is disposed on the color control structures TPL, WCL1, and WCL2.
  • the encapsulation structure may include a first capping layer CPL1 , a second capping layer CPL2 , and a low refractive index layer LRL disposed therebetween.
  • the first capping layer CPL1 is disposed on the color control structures TPL, WCL1, and WCL2.
  • the first capping layer CPL1 may be disposed to cover the color control structures TPL, WCL1 and WCL2 and the first bank BNL1 .
  • the first capping layer CPL1 may prevent impurities such as moisture or air from penetrating from the outside to damage or contaminate the color control structures TPL, WCL1, and WCL2.
  • the first capping layer CPL1 may prevent the material of the color control structures TPL, WCL1, and WCL2 from being diffused into other components.
  • the first capping layer CPL1 may be formed of an inorganic material.
  • the low refractive index layer LRL is disposed on the first capping layer CPL1 .
  • the low refractive index layer LRL is an optical layer that recycles light passing through the color control structures TPL, WCL1, and WCL2, and may improve light output efficiency and color purity of the display device 10 .
  • the low refractive index layer LRL may be made of an organic material having a low refractive index, and may compensate for a step formed by the color control structures TPL, WCL1 and WCL2 and the first bank BNL1 .
  • the second capping layer CPL2 is disposed on the low refractive index layer LRL.
  • the second capping layer CPL2 may prevent impurities such as moisture or air from penetrating from the outside to damage or contaminate the low refractive index layer LRL.
  • the second capping layer CPL2 may prevent the material of the low refractive index layer LRL from diffusing into other components.
  • the second capping layer CPL2 may be formed of an inorganic material.
  • the upper light absorbing member UBM is disposed on the second capping layer CPL2 to overlap the first bank BNL1 .
  • the upper light absorbing member UBM may be formed in a grid pattern to partially expose one surface of the second capping layer CPL2 .
  • the upper light absorbing member UBM may be disposed to cover the sub-regions SA of each sub-pixel SPXn in addition to the first bank BNL1 in a plan view.
  • the area in which the upper light absorbing member UBM is not disposed may be the light transmitting area TA in which the color filter layer CFL is disposed and light is emitted.
  • the upper light absorbing member UBM may include an organic material.
  • the upper light absorbing member UBM may reduce color distortion due to reflection of external light by absorbing external light.
  • the upper light absorbing member UBM may absorb all visible light wavelengths.
  • the upper light absorbing member UBM may include a light absorbing material.
  • the upper light absorbing member UBM may be formed of a material used as a black matrix of the display device 10 .
  • the color filter layer CFL is disposed on the second capping layer CPL2 of the encapsulation structure.
  • the color filter layer CFL may include a colorant such as a dye or a pigment that absorbs light in a wavelength band other than light in a specific wavelength band.
  • the color filter layer CFL is disposed in each sub-pixel SPXn to transmit only a portion of light incident from the corresponding sub-pixel SPXn to the color filter layer CFL. In each sub-pixel SPXn of the display device 10 , only light transmitted through the color filter layer CFL may be selectively displayed.
  • the color filter layers CFL are disposed on the second capping layer CPL2 exposed by the upper light absorbing member UBM.
  • the different color filter layers CFL may be spaced apart from each other with the upper light absorbing member UBM interposed therebetween, but is not limited thereto.
  • the color filter layers CFL are partially formed on the upper light absorbing member UBM. It may be disposed to be spaced apart from each other on the upper light absorbing member UBM, and in another embodiment, the color filter layers CFL may partially overlap each other.
  • the color filter layer CFL is disposed on the first color filter layer CFL1 disposed in the first sub-pixel SPX1 , the second color filter layer CFL2 disposed in the second sub-pixel SPX2 and the third sub-pixel SPX3 .
  • a third color filter layer CFL3 may be included.
  • the color filter layer CFL may be formed in an island-shaped pattern corresponding to the emission area EMA.
  • the present invention is not limited thereto.
  • the color filter layer CFL may form a linear pattern over the entire display area DPA.
  • the first color filter layer CFL1 may be a red color filter layer
  • the second color filter layer CFL2 may be a green color filter layer
  • the third color filter layer CFL3 may be a blue color filter layer.
  • Lights emitted from the light emitting device ED may pass through the color control structures TPL, WCL1, and WCL2 and may be emitted through the color filter layer CFL.
  • the light emitting device ED disposed in the first sub-pixel SPX1 may emit blue light of a third color, and the light may be incident on the first wavelength conversion layer WCL1 .
  • the first base resin BRS1 of the first wavelength conversion layer WCL1 is made of a transparent material, and some of the light passes through the first base resin BRS1 to the first capping layer CPL1 disposed thereon. can be hired However, at least a portion of the light is incident on the scatterer (SCP) and the first wavelength conversion material (WCP1) disposed in the first base resin (BRS1), and the light is scattering and wavelength converted into red light by the first cap It may be incident on the ping layer CPL1 .
  • SCP scatterer
  • WCP1 first wavelength conversion material
  • the light emitted from the light emitting device ED disposed in the second sub-pixel SPX2 is the second wavelength conversion layer WCL2 , the first capping layer CPL1 , the low refractive index layer LRL, and the second Green light may be emitted through the capping layer CPL2 and the second color filter layer CFL2 .
  • the light emitting device ED disposed in the third sub-pixel SPX3 may emit blue light of a third color, and the light may be incident on the light-transmitting layer.
  • the third base resin BRS3 of the light transmitting layer TPL may be made of a transparent material, and some of the light may pass through the third base resin BRS3 and be incident on the first capping layer CPL1 disposed thereon. have.
  • Lights incident on the first capping layer CPL1 pass through the first capping layer CPL1 made of a transparent material, the low refractive index layer LRL, and the second capping layer CPL2 to be incident on the third color filter layer CFL3 and the third color filter layer CFL3 may block transmission of light other than blue light. Accordingly, blue light may be emitted from the third sub-pixel SPX3 .
  • Some of the light incident on the first capping layer CPL1 from each sub-pixel SPXn may be reflected from the low refractive index layer LRL and may be incident on the color control structures TPL, WCL1, and WCL2.
  • the light whose wavelength has not changed may change color again to be incident on the first capping layer CPL1.
  • the low refractive index layer LRL of the encapsulation structure may recycle some of the light emitted from the light emitting device ED, so that the light output efficiency of the display device 10 may be improved.
  • the overcoat layer OC may be disposed on the color filter layer CFL and the upper light absorbing member UBM.
  • the overcoat layer OC is disposed over the entire surface of the display area DPA, and a portion of the overcoat layer OC may also be disposed on the non-display area NDA.
  • the overcoat layer OC may include an organic insulating material to protect members disposed in the display area DPA from outside.
  • FIG. 9 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device ED may be a light emitting diode.
  • the light emitting device ED may have a size of a nano-meter to a micro-meter unit, and may be an inorganic light emitting diode made of an inorganic material.
  • the light emitting device ED may be aligned between the two electrodes in which polarities are formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device ED may have a shape extending in one direction.
  • the light emitting device ED may have a shape such as a cylinder, a rod, a wire, or a tube.
  • the shape of the light emitting element (ED) is not limited thereto, and the light emitting element ( ED) may have various forms.
  • the light emitting device ED may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may emit an electric signal applied from an external power source to emit light in a specific wavelength band.
  • the light emitting device ED may include a first semiconductor layer 31 , a second semiconductor layer 32 , a light emitting layer 36 , an electrode layer 37 , and an insulating layer 38 .
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 may include a semiconductor material having a chemical formula of AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the first semiconductor layer 31 may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the n-type dopant doped in the first semiconductor layer 31 may be Si, Ge, Sn, Se, or the like.
  • the second semiconductor layer 32 is disposed on the first semiconductor layer 31 with the light emitting layer 36 interposed therebetween.
  • the second semiconductor layer 32 may be a p-type semiconductor, and the second semiconductor layer 32 is composed of AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). and a semiconductor material having a chemical formula.
  • the second semiconductor layer 32 may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the p-type dopant doped in the second semiconductor layer 32 may be Mg, Zn, Ca, Ba, or the like.
  • the drawing shows that the first semiconductor layer 31 and the second semiconductor layer 32 are configured as one layer, the present invention is not limited thereto.
  • the first semiconductor layer 31 and the second semiconductor layer 32 may further include a larger number of layers, for example, a clad layer or a TSBR (Tensile strain barrier reducing) layer. may be
  • the light emitting layer 36 is disposed between the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material having a single or multiple quantum well structure.
  • the light emitting layer 36 may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the emission layer 36 may include a material such as AlGaN, AlGaInN, or InGaN.
  • the emission layer 36 has a multi-quantum well structure in which quantum layers and well layers are alternately stacked
  • the quantum layer may include a material such as AlGaN or AlGaInN
  • the well layer may include a material such as GaN or AlInN.
  • the light emitting layer 36 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and groups 3 to 5 are different according to the wavelength band of the emitted light. It may also include semiconductor materials.
  • the light emitted by the light emitting layer 36 is not limited to light of a blue wavelength band, and in some cases, light of a red or green wavelength band may be emitted.
  • the electrode layer 37 may be an ohmic connection electrode. However, the present invention is not limited thereto, and may be a Schottky connection electrode.
  • the light emitting device ED may include at least one electrode layer 37 .
  • the light emitting device ED may include one or more electrode layers 37 , but the present invention is not limited thereto and the electrode layers 37 may be omitted.
  • the electrode layer 37 may reduce resistance between the light emitting element ED and the electrode or the connection electrode when the light emitting element ED is electrically connected to an electrode or a connection electrode in the display device 10 .
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO, IZO, and ITZO.
  • the insulating film 38 is disposed so as to surround the outer surfaces of the plurality of semiconductor layers and the electrode layers described above.
  • the insulating layer 38 may be disposed to surround at least the outer surface of the light emitting layer 36 , and both ends of the light emitting device ED in the longitudinal direction may be exposed.
  • the insulating layer 38 may be formed to have a round top surface in cross-section in a region adjacent to at least one end of the light emitting device ED.
  • the insulating layer 38 is formed of materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (AlN x ), aluminum oxide ( AlO x ) and the like.
  • silicon oxide (SiO x ) silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (AlN x ), aluminum oxide ( AlO x ) and the like.
  • the drawing illustrates that the insulating film 38 is formed as a single layer, the present invention is not limited thereto, and in some embodiments, the insulating film 38 may be formed in a multi-layered structure in which a plurality of layers are stacked.
  • the insulating layer 38 may function to protect the members.
  • the insulating layer 38 may prevent an electrical short that may occur in the light emitting layer 36 when it is in direct contact with an electrode through which an electrical signal is transmitted to the light emitting device ED.
  • the insulating layer 38 may prevent a decrease in luminous efficiency of the light emitting device ED.
  • the outer surface of the insulating film 38 may be surface-treated.
  • the light emitting device ED may be sprayed onto the electrode in a state of being dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 38 may be treated with hydrophobicity or hydrophilicity.
  • FIG. 10 is a cross-sectional view taken along line A1-A1' of FIG. 2 . 10 illustrates a cross-section crossing a portion of one sub-pixel SPXn positioned at the outermost portion of the display area DPA and a portion of the non-display area NDA.
  • the first insulating layer PAS1 and the third insulating layer PAS3 disposed in the display area DPA are disposed beyond the sub-bank SB to the non-display area NDA.
  • the first insulating layer PAS1 may be directly disposed on the via layer VIA, and the third insulating layer PAS3 may be disposed directly on the first insulating layer PAS1 in the non-display area NDA.
  • the second insulating layer PAS2 may not be disposed up to the non-display area NDA.
  • the present invention is not limited thereto.
  • the first capping layer CPL1 and the second capping layer CPL2 may also extend to the non-display area NDA.
  • a portion of the first capping layer CPL1 is directly disposed on the third insulating layer PAS3 , and another portion is disposed directly on the first bank BNL1 , the second bank BNL2 , and the third bank BNL3 .
  • the second capping layer CPL2 is disposed on the first capping layer CPL1 with the low refractive index layer LRL interposed therebetween.
  • the low refractive index layer LRL does not extend over the entire surface of the non-display area NDA, a portion of the second capping layer CPL2 may be directly disposed on the first capping layer CPL1. have.
  • the low refractive index layer LRL is made of an organic material and may be disposed over the entire surface of the display area DPA.
  • the organic material may overflow into the non-display area NDA beyond the first bank BNL1 disposed at the outermost portion of the display area DPA.
  • the display device 10 may include one substrate SUB, and a plurality of layers may be formed thereon through a continuous process. In this process, the organic material overflowing to the unwanted area of the non-display area NDA may remain as a foreign material in a subsequent process, and it may not be easy to remove the organic material.
  • the display device 10 prevents the organic material overflowing into the non-display area NDA from spreading to an unwanted area by including the engraved and embossed pattern-shaped structures disposed in the non-display area NDA. can do.
  • the display device 10 may include a first valley portion VA1 , a second bank BNL2 , and a third bank BNL3 disposed in the non-display area NDA.
  • the first valley portion VA1 may have an engraved pattern shape recessed into a lower surface of the via layer VIA based on the upper surface thereof, and the second bank BNL2 and the third bank BNL3 are the upper surfaces of the via layer VIA. It may have a embossed pattern shape protruding in the upper direction based on the .
  • the first valley portion VA1 may surround the display area DPA in a plan view and may be disposed to be spaced apart from the first bank BNL1 .
  • the first valley portion VA1 may have a first width W1 and may pass through the first via layer VIA1 and the passivation layer PV1 .
  • a portion of the top surface of the first interlayer insulating layer IL1 may be exposed in the first valley portion VA1 , and some layers disposed on the via layer VIA may be disposed inside the first valley portion VA1 . .
  • the first insulating layer PAS1 disposed directly on the via layer VIA may be disposed in the first valley portion VA1 to directly contact the first interlayer insulating layer IL1, and the via layer ( In VIA), the inner sidewall of the first valley portion VA1 may also be in direct contact.
  • the third insulating layer PAS3 directly disposed on the first insulating layer PAS1 and the first capping layer CPL1 partially disposed directly on the third insulating layer PAS3 are also shown.
  • a portion may be disposed inside the first valley portion VA1.
  • the first insulating layer PAS1 , the third insulating layer PAS3 , and the first capping layer CPL1 may include an inorganic insulating material, which is formed by the first valley portion VA1 in the via layer VIA. It may be arranged along the step. As inorganic insulating materials such as the first insulating layer PAS1 , the third insulating layer PAS3 , and the first capping layer CPL1 are disposed in the first valley part VA1 , the Permeation of external moisture through the exposed first interlayer insulating layer IL1 may be prevented.
  • the low refractive index layer LRL may be disposed on the first capping layer CPL1 , and a portion may be disposed in the non-display area NDA beyond the first bank BNL1 .
  • the low refractive index layer LRL may also be disposed on the first valley portion VA1 having an intaglio pattern shape by penetrating the via layer VIA, and a portion thereof may fill the step formed by the first valley portion VA1. can be placed.
  • the organic material forming the low refractive index layer LRL flows into the non-display area NDA beyond the display area DPA, and the step formed by the first valley portion VA1 will fill That is, the first valley portion VA1 may prevent the organic material from overflowing excessively.
  • the low refractive index layer LRL may be disposed to a position spaced apart from the second bank BNL2 while filling the first valley portion VA1 .
  • the first bank BNL1 and the second bank BNL2 may surround the first valley portion VA1 and may be spaced apart from each other. Also, the second bank BNL2 and the third bank BNL3 may be spaced apart from each other. That is, the first valley portion VA1 , the second bank BNL2 , and the third bank BNL3 are sequentially spaced apart from the first bank BNL1 in a direction toward the outside of the non-display area NDA. can be placed. Unlike the first valley portion VA1 , the second bank BNL2 and the third bank BNL3 may be directly disposed on the third insulating layer PAS3 to have a shape protruding upward. As the second bank BNL2 and the third bank BNL3 have a embossed pattern shape, it is possible to prevent the low refractive index layer LRL from overflowing to the outside of the non-display area NDA.
  • the widths of the second bank BNL2 and the third bank BNL3 may be the same as each other, and the first width W1 of the first valley portion VA1 may be equal to that of the second bank BNL2. It may be larger than the second width W2 on the cross-sectional view of the third bank BNL3 .
  • the second bank BNL2 and the third bank BNL3 are performed in the same process after forming the light emitting devices ED, the connection electrodes CNE, and the insulating layers PAS1 , PAS2 , and PAS3 in the display area DPA. can be formed in
  • the second bank BNL2 and the third bank BNL3 may have the same shape and material, and the width W2 on the cross-sectional view may be the same except for the arrangement position of the second bank BNL2 and the third bank BNL3.
  • the first valley portion VA1 may be disposed closer to the display area DPA than the second bank BNL2 and the third bank BNL3 , and is a primary structure that prevents the low refractive index layer LRL from overflowing.
  • the first valley portion VA1 may have a relatively greater width than that of the second bank BNL2 and the third bank BNL3 to maximally prevent overflow of the organic material of the low refractive index layer LRL.
  • the second bank BNL2 and the third bank BNL3 have a relatively smaller width than the first valley portion VA1 , but have a predetermined width and have a embossed pattern shape so that the organic material forms the first valley portion VA1 . It can be prevented from overflowing to the outermost portion of the non-display area NDA.
  • the first bank BNL1 may also be formed in the same process as the second bank BNL2 and the third bank BNL3 .
  • the first bank BNL1 also overlaps the sub-bank SB and may be directly disposed on the third insulating layer PAS3 , and has a lattice pattern on the inside while surrounding the inside from the outermost portion of the display area DPA. can be placed.
  • the third width W3 which is the cross-sectional width of the first bank BNL1 , may be smaller than the second width W2 of the second bank BNL2 .
  • the first bank BNL1 may form a space in which the color control structures TPL, WCL1, and WCL2 are disposed while dividing the adjacent sub-pixels SPXn in the display area DPA.
  • the second bank BNL2 and the third bank BNL3 are structures for preventing the low refractive index layer LRL from overflowing, and their uses may be different from those of the first bank BNL1 . That is, since the first bank BNL1 , the second bank BNL2 , and the third bank BNL3 are directly disposed on the third insulating layer PAS3 , they are formed in the same process, but their widths may vary according to their functions. . As a structure for preventing the organic material from overflowing, the second bank BNL2 and the third bank BNL3 disposed in the non-display area NDA may have a greater width than the first bank BNL1 .
  • the overcoat layer OC is disposed to also cover the color filter layer CFL and the upper light absorbing member UBM in the display area DPA, and a portion of the overcoat layer OC may also be disposed in the non-display area NDA. Similar to the low refractive index layer (LRL), the overcoat layer (OC) may be made of an organic material, and an overflow problem may occur on the color filter layers (CFL) and the second capping layer (CPL2).
  • the display device 10 according to an exemplary embodiment is a structure for preventing the overcoat layer OC from overflowing, and further includes upper structures US disposed on the second bank BNL2 and the third bank BNL3 . can do.
  • the upper structures US are disposed on the second bank BNL2 and the third bank BNL3, respectively, and although not shown in the drawings, the shapes of the upper structures US in a plan view are respectively the second bank BNL2 or the third bank BNL3. It may be similar to the bank BNL3. That is, the upper structure US disposed on the second bank BNL2 is spaced apart from the first bank BNL1 to surround the display area DPA, and the upper structure US disposed on the third bank BNL3 . may be spaced apart from and surround the upper structure US disposed on the second bank BNL2.
  • the upper structure The (US) may prevent the overcoat layer OC disposed on the second capping layer CPL2 from overflowing in the non-display area NDA.
  • Each of the upper structures US may be directly disposed on the second capping layer CPL2 , have a predetermined thickness and a predetermined width, and may have a protruding embossed pattern.
  • the overcoat layer OC covering the entire surface of the display area DPA may be prevented from overflowing into the non-display area NDA by the upper structure US.
  • the upper structure US may be formed in the same process as the upper light absorbing member UBM and may include the same material. Since the upper structure US and the upper light absorbing member UBM are respectively disposed directly on the second capping layer CPL2, they may be formed in the same process. However, similarly to the plurality of banks BNL1 , BNL2 , and BNL3 , the upper light absorbing member UBM and the upper structure US play different roles, and thus, an arrangement structure or shape thereof may be slightly different.
  • the upper light absorbing member UBM separates the light transmitting areas TA1 , TA2 , and TA3 from the light blocking area BA of the display device 10 , and is disposed in a grid pattern in the display area DPA.
  • the upper structures US may be disposed to surround the inside of the non-display area NDA to prevent overflow of the organic material.
  • the positions and shapes in which they are disposed may be slightly different, but since they are formed in the same process, there is an advantage that different members can be formed without adding a manufacturing process.
  • the display device 10 includes embossed or engraved pattern-shaped structures disposed in the non-display area NDA and surrounding the display area DPA.
  • the first valley portion VA1 , the second bank BNL2 , and the third bank BNL3 may prevent an organic material disposed in the display area DPA from overflowing from the non-display area NDA.
  • the display device 10 may include wires disposed in the display area DPA and extending in one direction.
  • the display device 10 includes a first voltage line VL1 and a second voltage line VL2 disposed in the display area DPA, which extend in the first direction DR1 to the non-display area (NDA) can be deployed.
  • wires are disposed across the display area DPA and the non-display area NDA, and they may each cross the first valley portion VA1 .
  • the wirings formed of the third conductive layer do not cross the first valley portion VA1, and thus may be connected by bypassing the first valley portion VA1 through wirings disposed in another layer. can
  • 11 is a diagram illustrating a cross-section crossing a boundary between a display area and a non-display area in a display device according to another exemplary embodiment.
  • 11 is a cross-sectional view that crosses a portion of a sub-pixel SPXn positioned at the outermost portion of the display area DPA and a portion of the non-display area NDA, and is a cross-sectional view illustrating wirings SD1 and SD2 bypassing the first valley portion VA1. ) are shown.
  • first wiring SD1 and the second wiring SD2 are directly connected to each other on the first interlayer insulating layer IL1, the first wiring SD1 and the second wiring SD1 are formed by the first valley portion VA1. A part of the upper surface of SD2) may be exposed. Since the first wiring SD1 and the second wiring SD2 may be damaged in a subsequent process, they may be bypassed and connected through another conductive layer.
  • the first bridge wiring BR1 is a conductive layer under the third conductive layer, and may be formed of a first conductive layer or a second conductive layer.
  • the first wiring SD1 and the second wiring SD2 may each pass through a contact hole penetrating the first interlayer insulating layer IL1. It may be connected to the first bridge wiring BR1.
  • the first bridge wire BR1 connects the first wire SD1 and the second wire SD2 extending in one direction
  • the first bridge wire BR1 also extends in the one direction and is disposed in the first valley. It may overlap with the portion VA1 in the thickness direction.
  • the display device 10 includes a first valley portion VA1 that prevents an organic material from overflowing among the layers disposed on the via layer VIA, while the first valley is disposed below the via layer VIA. It may include a plurality of wires SD1 and SD2 bypassing the part VA1 and a bridge wire BR1 .
  • the first wiring SD1 and the second wiring SD2 are connected to the first bridge wiring BR1 through a cross-section of one side of the display area DPA in the second direction DR2 of the non-display area NDA.
  • the display device 10 may include the non-display area NDA positioned on both sides of the display area DPA in the first direction DR1 and wires disposed across the display area DPA, which are also shown in FIG. 11 . Similar to the drawings, they may be connected to each other through bridge wirings made of different conductive layers.
  • FIG. 12 is a schematic diagram illustrating a display area and a non-display area of a display device according to another exemplary embodiment.
  • 13 is a cross-sectional view taken along line A2-A2' of FIG. 12 . 13 illustrates a cross-section crossing a portion of one sub-pixel SPXn positioned at the outermost portion of the display area DPA and a portion of the non-display area NDA.
  • the bank pattern area BNA is disposed between the first valley portion VA1 and the first bank BNL1 in the non-display area NDA.
  • Structures forming the embossed pattern are disposed in the bank pattern area BNA, and the organic material of the low refractive index layer LRL together with the first valley portion VA1 , the second bank BNL2 , and the third bank BNL3 is formed. overflow can be prevented.
  • the present exemplary embodiment is different from the exemplary embodiments of FIGS. 2 and 10 in that it further includes a bank pattern area BNA disposed in the non-display area NDA.
  • redundant descriptions will be omitted and descriptions will be made focusing on differences.
  • the bank pattern area BNA may be defined as an area in which a plurality of structures are disposed between the first bank BNL1 and the first valley portion VA1 .
  • the first valley portion VA1 may be disposed adjacent to the second bank BNL2 than the first bank BNL1 , and other structures may be further disposed therebetween to more effectively prevent the organic material from overflowing.
  • a plurality of embossed or engraved pattern-shaped structures may be disposed in the bank pattern area BNA.
  • a possible number of structures may be disposed in an area between the first bank BNL1 and the first valley portion VA1 to form the bank pattern area BNA.
  • a plurality of fourth banks BNL4 may be disposed to be spaced apart from each other between the first bank BNL1 and the first valley portion VA1 .
  • the fourth banks BNL4 may be formed in the same process as the second bank BNL2 . That is, the fourth banks BNL4 may be directly disposed on the third insulating layer PAS3 , and the first capping layer CPL1 may be directly disposed on the fourth banks BNL4 .
  • the fourth banks BNL4 are disposed in the non-display area NDA between the first bank BNL1 and the first valley VA1 , and may be disposed under the upper light absorbing member UBM.
  • the plurality of fourth banks BNL4 may have a embossed pattern shape protruding upward from the via layer VIA, and prevent the organic materials of the low refractive index layer LRL from overflowing together with the first valley portion VA1 . can be prevented
  • the fourth banks BNL4 may have the same planar shape as the second bank BNL2 .
  • the fourth bank BNL4 disposed inside the non-display area NDA is spaced apart from the first bank BNL1 and is disposed to surround the display area DPA, and the other fourth bank BNL4 is adjacent to the inner third bank BNL4. It may be disposed to surround the 4 banks BNL4 . 13 illustrates that the two fourth banks BNL4 are disposed adjacent to each other, but is not limited thereto.
  • the fourth bank BNL4 disposed in the bank pattern area BNA must necessarily include another bank located inside, Alternatively, it may not be disposed to surround the display area DPA.
  • the fourth banks BNL4 disposed in the bank pattern area BNA may have a specific shape and form a pattern spaced apart from each other.
  • FIG. 14 is a diagram schematically illustrating a planar arrangement of fourth banks disposed in a bank pattern area in the display device of FIG. 12 .
  • 15 is a diagram schematically illustrating a planar arrangement of fourth banks disposed in a bank pattern area in a display device according to another exemplary embodiment.
  • the fourth banks BNL4 of the display device 10_1 are not arranged to surround the inner region, but are spaced apart from each other in various directions to form a repeating pattern.
  • the fourth bank BNL4 of FIG. 14 has a shape extending in the first direction DR1 in a plan view, and the plurality of fourth banks BNL4 are different from the fourth bank BNL4 in the first direction DR1 and the first direction DR1 . It may be disposed to be spaced apart from each other in a diagonal direction between the first direction DR1 and the second direction DR2 .
  • the fourth bank BNL4 of FIG. 15 may have a circular shape in a plan view, and may be spaced apart from the other fourth bank BNL4 in the first direction DR1 and diagonally.
  • the pattern size of the fourth bank BNL4 may be larger than the interval between the fourth bank BNL4 and the other fourth bank BNL4 .
  • the first length L1 measured in the extending direction of the fourth bank BNL4 is different from the other spaced apart in the extending direction. It may be greater than the first interval DB1 with respect to the fourth bank BNL4 .
  • the first gap DB1 is greater than the first length L1 of the fourth bank BNL4 , organic materials may easily flow through the gap between the fourth banks BNL4 .
  • the first length L1 of the fourth bank BNL4 may be greater than an interval from the other fourth bank BNL4.
  • 16 is a schematic diagram illustrating a display area and a non-display area of a display device according to another exemplary embodiment.
  • 17 is a cross-sectional view taken along line A4-A4' of FIG. 16 .
  • 17 is a cross-sectional view that crosses a portion of one sub-pixel SPXn positioned at the outermost portion of the display area DPA and a portion of the non-display area NDA, wherein the first valley portion VA1 and the second valley portion VA2 are shown.
  • Wirings (SD1, SD2, SD3, SD4) bypassing in .
  • a second valley portion VA2 disposed between the second bank BNL2 and the first bank BNL1 in the non-display area NDA. ) may be further included.
  • the display device 10_2 further includes a second valley portion VA2 having the same engraved pattern shape as the first valley portion VA1 between the second bank BNL2 and the third bank BNL3 to have a low refractive index layer. (LRL) can be more effectively prevented from overflowing the organic matter.
  • the present embodiment further includes the second valley portion VA2, and thus more wirings SD1, SD2, SD3, and SD4 are disposed to bypass the valley portions VA1 and VA2.
  • the second valley portion VA2 may have the same shape as the first valley portion VA1 except for a different arrangement position.
  • the second valley portion VA2 may pass through the via layer VIA and the passivation layer PV1 and may expose a portion of the upper surface of the first interlayer insulating layer IL1 .
  • a first insulating layer PAS1 , a third insulating layer PAS3 , a first capping layer CPL1 , and a second capping layer CPL2 are disposed in the second valley portion VA2 , which are disposed in the second valley portion ( It may be disposed along the step formed by VA2).
  • the second valley portion VA2 is disposed to surround the second bank BNL2 in a plan view, and may be positioned between the second bank BNL2 and the third bank BNL3 to be spaced apart therefrom.
  • the first valley part VA1 and the second valley part VA2 are outside the second valley part VA2 in the non-display area NDA.
  • the first valley part VA1 and the second valley part VA2 are outside the second valley part VA2 in the non-display area NDA.
  • the first valley portion VA1 and the second valley part VA2 are outside the second valley part VA2 in the non-display area NDA.
  • the first wiring SD1 and the second wiring SD2 bypass the first valley portion VA1 through the first bridge wiring BR1 formed of the second conductive layer.
  • the first wiring SD1 is disposed between the first valley portion VA1 and the second valley portion VA2
  • the second wiring SD2 is disposed inside the first valley portion VA1 to form the display area DPA.
  • the third wiring SD3 disposed outside the second valley portion VA2 and the fourth wiring SD4 disposed inside the first valley portion VA1 may be formed of a second conductive layer formed of the first conductive layer. They may be connected to each other through the bridge wiring BR2 .
  • the third wiring SD3 and the fourth wiring SD4 are respectively connected to the second bridge wiring BR2 through a contact hole penetrating the first interlayer insulating layer IL1 , the first gate insulating layer GI, and the buffer layer BL. ) can be in contact with
  • the second bridge wiring BR2 may have a shape extending in one direction and may be formed to overlap the first and second valley portions VA1 and VA2 in a thickness direction.
  • the third wiring SD3 and the fourth wiring SD4 bypass the first valley portion VA1 and the second valley portion VA2 through the bridge wiring disposed in the conductive layer under the first interlayer insulating layer IL1 . so they can be connected to each other.
  • FIG. 18 is a cross-sectional view illustrating color control structures and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • 19 is a diagram illustrating a cross-section crossing a boundary between a display area and a non-display area in the display device of FIG. 18 .
  • the upper light absorbing member UBM may be omitted and the color pattern CP may be disposed.
  • the present embodiment is different from the embodiment of FIG. 17 in that the upper light absorbing member UBM is replaced with the color pattern CP.
  • the color pattern CP may be formed in substantially the same lattice pattern as the upper light absorbing member UBM of FIG. 17 .
  • the color pattern CP may be formed integrally with the third color filter layer CFL3 by including the same material as that of the third color filter layer CFL3 .
  • the material of the third color filter layer CFL3 may be formed to have a larger width and disposed on the second capping layer CPL2 .
  • the first color filter layer is formed on the color pattern CP. At least one of the CFL1 and the second color filter layer CFL2 may be partially disposed. Since the first color filter layer CFL1 and the second color filter layer CFL2 each include a dye having a color different from that of the third color filter layer CFL3 , light transmission may be blocked in the stacked portion. Also, in an embodiment in which the third color filter layer CFL3 includes a blue colorant, external light or reflected light passing through the light blocking area BA may have a blue wavelength band.
  • Eye color sensibility recognized by the user's eyes differs depending on the color of the light, and the light of the blue wavelength band may be perceived less sensitively by the user than the light of the green wavelength band and the light of the red wavelength band. Since the upper light absorbing member UBM is omitted and the color pattern CP is disposed in the light blocking area BA, light transmission is blocked and the user can recognize the reflected light relatively less sensitively, and the display device 10_3 It is possible to reduce the reflected light by the external light by absorbing a part of the light introduced from the outside.
  • the upper structure US_3 disposed on the second bank BNL2 and the third bank BNL3 of the non-display area NDA may include the same material as the color pattern CP.
  • the upper structure US_3 may be formed in the same process as the color pattern CP and may include the same material as the third color filter layer CFL3 .
  • the upper structure US_3 is a structure that prevents overflow of the overcoat layer OC, and the material thereof may be changed if structural characteristics are maintained.
  • the material of the upper structure US_3 may also be different from that of the exemplary embodiment of FIG. 18 .
  • 20 is a cross-sectional view illustrating color control structures and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • one color pattern CP may be replaced with a plurality of color patterns CP1 , CP2 , and CP3 .
  • the color pattern CP is formed in a structure in which color patterns CP1, CP2, and CP3 including the same material as the first to third color filter layers CFL1, CFL2, and CFL3 are stacked. There is a difference from the embodiment.
  • the first color pattern CP1 may include the same material as the first color filter layer CFL1 and may be disposed in the light blocking area BA.
  • the first color pattern CP1 may be directly disposed on the second capping layer CPL2 in the light blocking area BA, and the light blocking area BA adjacent to the first light transmitting area TA1 of the first sub-pixel SPX1 ) may be integrated with the first color filter layer CFL1 .
  • the second color pattern CP2 may include the same material as the second color filter layer CFL2 and may be disposed in the light blocking area BA.
  • the second color pattern CP2 may be directly disposed on the second color pattern CP2 in the light blocking area BA, and may be disposed in the light blocking area BA adjacent to the second light transmitting area TA2 of the second sub-pixel SPX2. ) may be integrated with the second color filter layer CFL2.
  • the third color pattern CP3 may include the same material as the third color filter layer CFL3 and may be disposed in the light blocking area BA.
  • the third color pattern CP3 may be directly disposed on the second color pattern CP2 in the light blocking area BA, and the light blocking area BA adjacent to the third light transmitting area TA3 of the third sub-pixel SPX3 is ) may be integrated with the third color filter layer CFL3.
  • the display device 10_4 has a structure in which a plurality of color patterns CP1 , CP2 , and CP3 are stacked and performs the same role as the upper light absorbing member UBM of FIG. 18 , including different color materials. Color mixing between adjacent areas can be prevented by the material.
  • 21 is a diagram illustrating a cross-section crossing a boundary between a display area and a non-display area in a display device according to another exemplary embodiment.
  • the dummy pixels DPX disposed in the outermost portion of the display area DPA and the boundary between the dummy pixel DPX and the sub-pixel SPXn and a fifth bank BNL5 disposed at a boundary between the display area DPA and the non-display area NDA.
  • the dummy pixel DPX may have substantially the same structure as the sub-pixel SPXn of the display area DPA. However, since the light emitting device ED is not disposed on the electrodes RME in the dummy pixel DPX, it may be a pixel from which no light is emitted even when an electric signal is applied.
  • the dummy pixel DPX is disposed in the display area DPA on the partitioned area, but is a pixel to which no light is emitted and may be disposed under the upper light absorbing member UBM.
  • the patterning process performed on the display area DPA needs to be uniformly performed so that each sub-pixel SPXn has the same structure regardless of a location.
  • the outermost portion of the display area DPA is positioned at the boundary between the area in which the patterning process is performed and the area in which the patterning process is not performed, a process error may occur compared to the inner portion of the display area DPA. Since the sub-pixels SPXn located at the outermost portion of the display area DPA may have pixel-to-pixel deviation depending on an error in the patterning process, a light emitting device ED is disposed at the outermost portion of the display area DPA to prevent this. Dummy pixels DPX in which are not disposed may be disposed.
  • the dummy pixel DPX has the same protrusion pattern BP, the electrode RME, the insulating layers PAS1 , PAS2 , PAS3 , and the connection as the sub-pixels SPXn located inside the dummy pixel DPX except for the light emitting devices ED. Electrodes CNEs may be disposed. Also, the second insulating layer PAS2 disposed in the dummy pixel DPX may have a different pattern shape from that of the inner sub-pixels SPXn.
  • the second insulating layer PAS2 some patterns are disposed on the protrusion pattern BP and the sub-bank SB on the inner side with respect to the center of the dummy pixel DPX, but on the outer side with respect to the center of the dummy pixel DPX There may be no pattern left.
  • the first insulating layer PAS1 and the third insulating layer PAS3 may be disposed to extend from the display area DPA to the non-display area NDA.
  • the color control structures TPL, WCL1 and WCL2 and the color filter layer CFL may not be disposed on the dummy pixel DPX. Since the light emitting devices ED are not disposed in the dummy pixel DPX, the color control structures TPL, WCL1, and WCL2 for converting a wavelength of light and the color filter layer CFL are not disposed on the dummy pixel DPX, and the upper portion thereof is not disposed on the dummy pixel DPX. A light absorbing member UBM may take its place.
  • the first bank BNL1 is disposed at the boundary between the dummy pixel DPX and the sub-pixel SPXn, and the dummy pixels DPX and the first bank BNL1 are disposed at the outermost portion of the display area DPA and the first bank surrounding the inner area.
  • Five banks BNL5 may be disposed.
  • the fifth bank BNL5 surrounds the display area DPA and is disposed at the boundary with the non-display area NDA, and at the same time prevents the low refractive index layer LRL of the encapsulation structure from overflowing the non-display area NDA.
  • the fifth bank BNL5 may be formed in the same process as the first bank BNL1 disposed at the boundary between the sub-pixels SPXn.
  • the fifth bank BNL5 may perform the same organic material overflow prevention function as the second bank BNL2 .
  • the dummy pixel DPX disposed between the first bank BNL1 disposed outside the sub-pixel SPXn and the first valley portion VA1 and the fifth disposed outside the display area DPA are provided.
  • the fifth bank BNL5 disposed in the dummy pixel DPX can be used as a structure to prevent overflow of the organic material while improving uniformity between the sub-pixels SPXn in the patterning process. have.

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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 상기 기판 상에 배치된 보호층, 상기 보호층 상에 배치된 비아층, 상기 표시 영역에서 상기 비아층 상에 배치된 전극들, 및 상기 전극들 상에 배치된 발광 소자들을 포함하는 서브 화소들, 상기 비아층 상에 배치되고, 상기 표시 영역에서 상기 서브 화소들을 둘러싸는 제1 뱅크, 상기 비아층 상에 배치되고, 상기 비표시 영역에서 상기 제1 뱅크와 이격된 제2 뱅크, 상기 비아층 상에 배치되고 상기 비표시 영역에서 상기 제2 뱅크와 이격된 제3 뱅크, 및 상기 비표시 영역에서 상기 제1 뱅크와 상기 제2 뱅크 사이에 배치되고, 상기 비아층 및 상기 보호층을 관통하는 제1 골짜기부를 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 발광 소자들 상에 배치되는 유기층의 유기 물질이 원하지 않는 영역으로 넘쳐 흐르는 것을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 상기 기판 상에 배치된 보호층, 상기 보호층 상에 배치된 비아층, 상기 표시 영역에서 상기 비아층 상에 배치된 전극들, 및 상기 전극들 상에 배치된 발광 소자들을 포함하는 서브 화소들, 상기 비아층 상에 배치되고, 상기 표시 영역에서 상기 서브 화소들을 둘러싸는 제1 뱅크, 상기 비아층 상에 배치되고, 상기 비표시 영역에서 상기 제1 뱅크와 이격된 제2 뱅크, 상기 비아층 상에 배치되고 상기 비표시 영역에서 상기 제2 뱅크와 이격된 제3 뱅크, 및 상기 비표시 영역에서 상기 제1 뱅크와 상기 제2 뱅크 사이에 배치되고, 상기 비아층 및 상기 보호층을 관통하는 제1 골짜기부를 포함한다.
상기 전극들 상에 배치된 제1 절연층, 상기 발광 소자들 상에 배치된 제2 절연층, 및 상기 제1 절연층과 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고, 상기 제1 절연층 및 상기 제3 절연층은 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치되며, 상기 제1 뱅크, 상기 제2 뱅크, 및 상기 제3 뱅크는 각각 상기 제3 절연층 상에 배치될 수 있다.
상기 기판과 상기 보호층 사이에 배치된 제1 층간 절연층을 더 포함하고, 상기 제1 절연층 및 상기 제3 절연층은 각각 일부분이 상기 제1 골짜기부 내에 배치되고, 상기 제1 절연층은 상기 제1 골짜기부에 의해 노출된 상기 제1 층간 절연층과 접촉하며, 상기 제3 절연층은 상기 비표시 영역에서 상기 제1 절연층 상에 배치될 수 있다.
상기 서브 화소들 각각은 상기 전극 중 어느 하나 및 상기 발광 소자와 전기적으로 접촉하며 상기 제3 절연층 상에 배치된 제1 연결 전극, 및 상기 전극 중 어느 하나 및 상기 발광 소자와 전기적으로 접촉하며 상기 제3 절연층과 상기 제2 절연층 사이에 배치된 제2 연결 전극을 더 포함할 수 있다.
상기 표시 영역에서 상기 제1 뱅크가 둘러싸는 영역 내에 배치된 컬러 제어 구조물들, 상기 컬러 제어 구조물들 각각 및 상기 제1 뱅크 상에 배치된 제1 캡핑층, 상기 제1 캡핑층 상에 배치된 저굴절층, 및 상기 저굴절층 상에 배치된 제2 캡핑층을 더 포함할 수 있다.
상기 제1 캡핑층은 상기 제2 뱅크 및 상기 제3 뱅크를 덮고, 상기 저굴절층은 상기 표시 영역으로부터 상기 제2 뱅크까지 배치되며 적어도 일부분이 상기 제1 골짜기부 내에 배치될 수 있다.
상기 제1 캡핑층은 상기 제2 뱅크 및 상기 제3 뱅크 상에서 상기 제3 절연층 상에 배치될 수 있다.
상기 제2 캡핑층은 상기 제2 뱅크 및 상기 제3 뱅크 상에서 상기 제1 캡핑층과 접촉하며 배치될 수 있다.
상기 제2 캡핑층 상에 배치되며 상기 제1 뱅크와 중첩하는 상부 흡광 부재, 상기 제2 캡핑층 상에서 상부 흡광 부재가 개구하는 영역에 각각 배치된 컬러 필터층, 및 상기 상부 흡광 부재와 상기 컬러 필터층들 각각 상에 배치된 오버코트층을 더 포함할 수 있다.
상기 제2 뱅크 및 상기 제3 뱅크 상에 배치된 상부 구조물을 더 포함하고, 상기 오버코트층은 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치되되 상기 제2 뱅크 상에 배치된 상기 상부 구조물까지 배치될 수 있다.
상기 비표시 영역에서 상기 제2 뱅크와 상기 제3 뱅크 사이에 배치되고, 상기 비아층 및 상기 보호층을 관통하는 제2 골짜기부를 더 포함할 수 있다.
상기 제1 절연층 및 상기 제3 절연층은 각각 일부분이 상기 제2 골짜기부 내에 배치되고, 상기 제1 캡핑층 및 상기 제2 캡핑층은 각각 일부분이 상기 제2 골짜기부 내에 배치되며 서로 접촉할 수 있다.
상기 제1 뱅크와 상기 제1 골짜기부 사이에서 상기 제3 절연층 상에 배치된 제4 뱅크들을 더 포함할 수 있다.
상기 표시 영역에서 최외곽에 배치된 상기 서브 화소들을 둘러싸며, 상기 전극들이 배치된 더미 화소들, 및 상기 표시 영역과 상기 비표시 영역의 경계에서 상기 더미 화소들을 둘러싸는 제5 뱅크를 더 포함할 수 있다.
상기 기판과 상기 보호층 사이에 배치된 제1 층간 절연층, 상기 제1 골짜기부의 외측에서 상기 제1 층간 절연층과 상기 보호층 사이에 배치된 제1 배선, 상기 제1 골짜기부의 내측에서 상기 제1 층간 절연층과 상기 보호층 사이에 배치된 제2 배선, 및 상기 제1 층간 절연층과 상기 기판 사이에 배치되고 상기 제1 골짜기부와 두께 방향으로 중첩하는 제1 브릿지 배선을 더 포함하고, 상기 제1 배선 및 상기 제2 배선은 각각 상기 제1 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 배선 및 상기 제2 배선과 접촉할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역 주변의 비표시 영역, 상기 표시 영역에 배치되고, 제1 방향, 및 상기 제1 방향과 교차하는 제2 방향으로 배치된 서브 화소들로서, 제1 전극, 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자들을 포함하는 서브 화소들, 상기 표시 영역 및 상기 비표시 영역에 배치되고, 상기 제1 전극 및 상기 제2 전극을 덮는 제1 절연층, 상기 표시 영역에서 상기 서브 화소들을 둘러싸는 제1 뱅크, 상기 비표시 영역에서 상기 제1 뱅크와 이격되어 상기 제1 뱅크를 둘러싸는 제1 골짜기부, 상기 비표시 영역에서 상기 제1 골짜기부와 이격되어 상기 제1 골짜기부를 둘러싸는 제2 뱅크, 및 상기 비표시 영역에서 상기 제2 뱅크와 이격되어 상기 제2 뱅크를 둘러싸는 제3 뱅크를 포함하고, 상기 제1 뱅크, 상기 제2 뱅크 및 상기 제3 뱅크는 양각 패턴 형상을 갖고 상기 제1 절연층 상에 배치되며, 상기 제1 골짜기부는 음각 패턴 형상을 갖고 상기 제1 절연층의 일부분이 내부에 배치된다.
상기 제1 뱅크와 상기 제1 골짜기부 사이에서 양각 패턴 형상을 갖고 상기 제1 절연층 상에 배치된 제4 뱅크들을 더 포함할 수 있다.
상기 제4 뱅크들은 일 방향으로 연장되고 서로 상기 제1 방향 및 상기 제2 방향으로 이격되어 배치될 수 있다.
상기 제4 뱅크들은 상기 일 방향으로 연장된 길이가 다른 상기 제4 뱅크와 상기 일 방향으로 이격된 간격보다 클 수 있다.
상기 비표시 영역에서 음각 패턴 형성을 갖고 상기 제2 뱅크와 상기 제3 뱅크 사이에 배치된 제2 골짜기부를 더 포함하고, 상기 제1 절연층은 일부분이 상기 제2 골짜기부 내에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 비표시 영역에서 내측을 둘러싸며 양각 또는 음각 패턴 형상을 갖는 구조물들을 포함할 수 있다. 표시 장치는 상기 구조물들이 표시 영역을 둘러싸도록 배치됨으로써, 표시 영역에 배치될 수 있는 유기층의 유기 물질이 비표시 영역의 최외곽부로 넘쳐 흐르는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 표시 영역과 비표시 영역을 나타내는 개략도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 필터층들을 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물들을 나타내는 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소에 배치된 전극들과 발광 소자들을 나타내는 평면도이다.
도 6은 도 5의 Q1-Q1'선을 따라 자른 단면도이다.
도 7은 도 5의 Q2-Q2'선을 따라 자른 단면도이다.
도 8은 도 3, 도 4 및 도 5의 Q3-Q3'선을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 10은 도 2의 A1-A1'선을 따라 자른 단면도이다.
도 11은 다른 실시예에 따른 표시 장치에서 표시 영역과 비표시 영역의 경계를 가로지르는 단면을 나타내는 도면이다.
도 12는 다른 실시예에 따른 표시 장치의 표시 영역과 비표시 영역을 나타내는 개략도이다.
도 13은 도 12의 A2-A2'선을 따라 자른 단면도이다.
도 14는 도 12의 표시 장치에서 뱅크 패턴 영역에 배치된 제4 뱅크들의 평면 배치를 개략적으로 나타내는 도면이다.
도 15는 다른 실시예에 따른 표시 장치에서 뱅크 패턴 영역에 배치된 제4 뱅크들의 평면 배치를 개략적으로 나타내는 도면이다.
도 16은 다른 실시예에 따른 표시 장치의 표시 영역과 비표시 영역을 나타내는 개략도이다.
도 17은 도 16의 A3-A3'선을 따라 자른 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물들 및 컬러 필터층을 나타내는 단면도이다.
도 19는 도 18의 표시 장치에서 표시 영역과 비표시 영역의 경계를 가로지르는 단면을 나타내는 도면이다.
도 20은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물들 및 컬러 필터층을 나타내는 단면도이다.
도 21은 다른 실시예에 따른 표시 장치에서 표시 영역과 비표시 영역의 경계를 가로지르는 단면을 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시할 수 있다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함할 수 있다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역일 수 있다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 화소(PX)를 포함할 수 있다. 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 PENTILETM 타입으로 배열될 수 있다. 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 표시 영역과 비표시 영역을 나타내는 개략도이다.
도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)에 배치되는 화소(PX)들과, 표시 영역(DPA)의 외곽부에 배치된 제1 뱅크(BNL1), 비표시 영역(NDA)에 배치되어 표시 영역(DPA)을 둘러싸도록 배치된 제1 골짜기부(VA1)와 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)를 포함할 수 있다.
표시 영역(DPA)에는 제1 방향(DR1) 및 제2 방향(DR2)으로 qocl된 화소(PX)들이 배치되고, 하나의 화소(PX)는 일 방향으로 배열된 복수의 서브 화소(SPXn)들을 포함할 수 있다. 복수의 서브 화소(SPXn)들은 표시 영역(DPA)에서 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되고, 이들 중 몇몇은 하나의 화소(PX)를 구성할 수 있다.
제1 뱅크(BNL1)는 표시 영역(DPA)에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 표시 영역(DPA)의 외곽부에서 화소(PX)들이 배치된 부분을 둘러싸도록 배치될 수 있다. 또한, 도 2에 도시되지 않으나, 제1 뱅크(BNL1)는 표시 영역(DPA)을 가로지르며 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장되어 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에도 배치될 수 있다. 제1 뱅크(BNL1)는 표시 영역(DPA)과 비표시 영역(NDA)을 구분하면서, 서로 다른 서브 화소(SPXn)들도 구분할 수 있다.
비표시 영역(NDA)에는 제1 뱅크(BNL1)와 이격되어 표시 영역(DPA)을 둘러싸는 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)가 배치될 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 일정 간격 이격되어 배치되고, 제3 뱅크(BNL3)는 제2 뱅크(BNL2)와 일정 간격 이격될 수 있다. 즉, 제2 뱅크(BNL2)가 둘러싸는 영역의 내측에서는 표시 영역(DPA)이 배치되고, 제3 뱅크(BNL3)의 내측에는 제2 뱅크(BNL2)가 배치될 수 있다.
후술할 바와 같이, 표시 장치(10)는 하나의 기판(SUB) 상에 층들이 순차적으로 적층된 구조를 가질 수 있다. 표시 장치(10)의 적어도 하나의 층들은 유기 물질로 이루어지고, 상기 유기 물질이 기판(SUB) 상에 직접 분사되는 공정을 통해 형성될 수 있다. 유기 물질은 유동성을 갖고 흐를 수 있기 때문에, 표시 영역(DPA) 상에 분사된 유기 물질은 비표시 영역(NDA)으로 흘러 넘칠 수 있다. 제2 뱅크(BNL2)와 제1 뱅크(BNL1)는 상기 유기 물질이 비표시 영역(NDA)을 넘어 그 외부로 넘치는 것을 방지할 수 있다.
또한, 일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에서 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에 배치된 제1 골짜기부(VA1)를 포함할 수 있다. 제2 뱅크(BNL2)와 제1 뱅크(BNL1)가 상부 방향으로 돌출된 형상을 갖는 반면, 제1 골짜기부(VA1)는 하부의 층이 일부 함몰되어 형성될 수 있다. 제1 골짜기부(VA1)는 제2 뱅크(BNL2) 및 제1 뱅크(BNL1)와 함께 음각 및 양각 패턴을 형성하여 표시 영역(DPA) 상에 분사되는 유기 물질이 비표시 영역(NDA)으로 넘쳐 흐르는 것을 방지할 수 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 화소(PX) 구조, 및 뱅크 구조물들과 골짜기부 구조에 대하여 상세히 설명하기로 한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 필터층들을 나타내는 평면도이다. 도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물들을 나타내는 평면도이다. 도 5는 일 실시예에 따른 표시 장치의 일 화소에 배치된 전극들과 발광 소자들을 나타내는 평면도이다. 도 6은 도 5의 Q1-Q1'선을 따라 자른 단면도이다. 도 7은 도 5의 Q2-Q2'선을 따라 자른 단면도이다. 도 8은 도 3, 도 4 및 도 5의 Q3-Q3'선을 따라 자른 단면도이다. 도 6에서는 표시 영역(DPA)의 일 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 7에서는 일 서브 화소(SPXn)에 배치된 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다. 도 8에서는 일 화소(PX)를 가로지르는 단면으로 복수의 컬러 제어 구조물(TPL, WCL1, WCL2)들과 컬러 필터층(CFL)의 단면을 도시하고 있다.
도 3 내지 도 8을 참조하면, 표시 장치(10)는 기판(SUB) 상에 배치된 복수의 발광 소자(ED)들과, 발광 소자(ED)들 상에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL)을 포함할 수 있다. 표시 장치(10)는 각 서브 화소(SPXn)에 배치되어 광을 방출하는 발광 소자(ED)와, 발광 소자(ED)에서 방출된 광을 다른 색의 광으로 출사시키는 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL)을 포함할 수 있다.
표시 장치(10)의 화소(PX)들을 각각은 서브 화소(SPXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 서로 동일한 색의 광을 발광하는 반면, 각 서브 화소(SPXn)에서는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL)을 통해 서로 다른 색의 광을 표시할 수 있다. 일 예로, 표시 장치(10)는 제1 서브 화소(SPX1)는 제1 색의 광을 표시하고, 제2 서브 화소(SPX2)는 제2 색의 광을 표시하며, 제3 서브 화소(SPX3)는 제3 색의 광을 표시하는 반면, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)에 배치된 컬러 제어 구조물은 제3 색의 광을 제1 색 또는 제2 색으로 변환시킬 수 있다. 다만, 이에 제한되지 않고, 서로 다른 서브 화소(SPXn)들은 서로 다른 색의 광을 방출하는 발광 소자(ED)들을 포함할 수도 있다.
각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
발광 영역(EMA)은 제1 서브 화소(SPX1)에 배치된 제1 발광 영역(EMA1), 제2 서브 화소(SPX2)에 배치된 제2 발광 영역(EMA2) 및 제3 서브 화소(SPX3)에 배치된 제3 발광 영역(EMA3)을 포함한다. 각 서브 화소(SPXn)에 배치된 발광 소자(ED)가 동일한 색의 광을 방출하는 실시예에서, 제1 발광 영역(EMA1), 제2 발광 영역(EMA2) 및 제3 발광 영역(EMA3)은 각각 동일한 색의 광, 예컨대 제3 색의 광이 방출될 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 다만, 이에 제한되지 않고, 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 3과 다른 배열을 가질 수도 있다.
표시 장치(10)는 서브 화소(SPXn)들 사이, 및 발광 영역(EMA)들과 서브 영역(SA)들 사이에 배치된 제1 뱅크(BNL1)와 서브 뱅크(SB)를 포함할 수 있다. 제1 뱅크(BNL1)와 서브 뱅크(SB)는 각각 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제1 뱅크(BNL1)는 서브 뱅크(SB) 상에 배치되며, 이들은 서로 두께 방향으로 중첩할 수 있다. 서브 뱅크(SB)와 제1 뱅크(BNL1)는 각각 서로 다른 서브 화소(SPXn)들과 발광 영역(EMA) 및 서브 영역(SA)을 구분하도록 배치되되, 이들이 구분하고자 하는 대상은 서로 다를 수 있다. 예를 들어, 서브 뱅크(SB)는 발광 영역(EMA)을 둘러싸도록 배치되며, 서브 뱅크(SB)가 둘러싸는 영역에는 발광 소자(ED)들이 배치된다. 서브 뱅크(SB)는 서로 다른 서브 화소(SPXn)에 배치되는 발광 소자(ED)들을 구분할 수 있다. 제1 뱅크(BNL1)가 둘러싸는 영역에는 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치될 수 있고, 제1 뱅크(BNL1)는 서로 다른 서브 화소(SPXn)에 배치되는 컬러 제어 구조물(TPL, WCL1, WCL2)들을 구분할 수 있다.
표시 장치(10)의 각 층들에 대하여 보다 상세히 설명하면, 표시 장치(10)는 기판(SUB), 및 기판(SUB) 상에 배치되는 액티브층, 도전층, 및 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다. 표시 소자층은 전극(RME)들과 발광 소자(ED)들을 포함하여 회로층(CCL)과 연결된 층을 포함할 수 있다. 표시 장치(10)는 표시 소자층 상에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)들과 컬러 필터층(CFL)을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치될 수 있다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
액티브층은 버퍼층(BL) 상에 배치된다. 액티브층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 제1 트랜지스터(T1)의 액티브층(ACT1)은 후술하는 제2 도전층의 제1 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
액티브층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 액티브층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 액티브층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 전압 배선(VL1, VL2)들, 및 전극 패턴(CDP1, CDP2)들을 포함할 수 있다.
제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 각각 표시 영역(DPA)에 배치되어 각 서브 화소(SPXn)의 발광 소자(ED)와 전기적으로 연결될 수 있다. 제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
몇몇 실시예에서, 제1 전압 배선(VL1)은 각각 제1 전원 전압이 인가될 수 있고, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)과 연결될 수도 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
도면으로 도시하지 않았으나, 전압 배선(VL1, VL2)들은 표시 영역(DPA) 및 비표시 영역(NDA)에서 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 또한, 전압 배선(VL1, VL2)들 각각은 표시 영역(DPA) 및 비표시 영역(NDA)에서 제2 방향(DR2)으로 연장된 부분을 더 포함하여, 동일한 전압 배선들 각각은 제2 방향(DR2)으로 연장된 부분을 포함하여 서로 연결될 수 있다. 각 전압 배선(VL1, VL2)들은 표시 장치(10) 전면에서 메쉬(Mesh)형 구조로 배치될 수 있다.
제1 전극 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 또한, 제1 전극 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 전극 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다.
제2 전극 패턴(CDP2)은 제1 전극 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 도면에서는 제1 전극 패턴(CDP1)과 제2 전극 패턴(CDP2)이 서로 이격되어 배치된 것이 예시되어 있으나, 제1 전극 패턴(CDP1)과 제2 전극 패턴(CDP2)은 직접, 또는 다른 층의 패턴을 통해 서로 연결될 수 있다. 몇몇 실시예에서, 제2 전극 패턴(CDP2)은 제1 전극 패턴(CDP1)과 일체화되어 하나의 패턴을 형성할 수도 있다. 제2 전극 패턴(CDP2)은 제1 전극(RME1)과도 연결되며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
한편, 도면에서는 제1 전극 패턴(CDP1)과 제2 전극 패턴(CDP2)이 동일한 층에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 전극 패턴(CDP2)은 제1 전극 패턴(CDP1)과 다른 도전층, 예컨대 제3 도전층과 몇몇 절연층을 사이에 두고 제3 도전층 상에 배치된 제4 도전층으로 형성될 수도 있다. 전압 배선(VL1, VL2)들도 제3 도전층이 아닌 제4 도전층으로 형성될 수 있고, 제1 전압 배선(VL1)은 다른 도전 패턴을 통해 제1 트랜지스터(T1)의 제1 드레인 전극(D1)과 전기적으로 연결될 수 있다. 또한, 도면에 도시되지 않았으나, 제2 도전층 및 제3 도전층은 각각 스토리지 커패시터의 정전 용량 전극을 더 포함할 수 있다. 상기 스토리지 커패시터의 정전 용량 전극들은 각각 서로 다른 층에 배치되어, 이들 사이의 제1 층간 절연층(IL1)에서 커패시터를 형성할 수 있다. 몇몇 실시예에서, 상기 스토리지 커패시터의 정전 용량 전극들은 각각 제1 트랜지스터(T1)의 제1 게이트 전극(G1) 및 소스 전극(S1)과 일체화되어 형성될 수 있다. 다만, 이에 제한되지 않는다.
보호층(PV1)은 제3 도전층 상에 배치된다. 보호층(PV1)은 제3 도전층의 각 배선들 또는 도전 패턴들을 보호하는 역할을 할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 보호층(PV1) 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 전극(RME; RME1, RME2)들과 돌출 패턴(BP)들 및 서브 뱅크(SB), 복수의 발광 소자(ED)들, 및 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
돌출 패턴(BP)들은 표시 영역(DPA)에서 비아층(VIA) 상에 직접 배치될 수 있다. 돌출 패턴(BP)들은 제1 방향(DR1)으로 연장된 형상을 갖고 서로 제2 방향(DR2)으로 이격될 수 있다. 예를 들어, 돌출 패턴(BP)은 각 서브 화소(SPXn)의 발광 영역(EMA)에서 제1 방향(DR1)으로 연장되고, 발광 영역(EMA)을 중심부를 기준으로 제2 방향(DR2) 양 측에 각각 배치될 수 있다. 돌출 패턴(BP)들은 서로 제2 방향(DR2)으로 이격되고, 이들 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
돌출 패턴(BP)들은 제1 방향(DR1)으로 연장된 길이가 제1 뱅크(BNL1)에 의해 둘러싸인 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 돌출 패턴(BP)들은 표시 영역(DPA) 전면에서 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되어 좁은 폭을 갖고 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다.
돌출 패턴(BP)은 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 돌출 패턴(BP)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 돌출 패턴(BP) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 다만, 이에 제한되지 않고 돌출 패턴(BP)은 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 돌출 패턴(BP)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극(RME)들은 표시 영역(DPA)에 배치된다. 제1 전극(RME1)과 제2 전극(RME2)은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 제1 전극(RME1)과 제2 전극(RME2)은 제1 방향(DR1)으로 연장되어 적어도 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 발광 영역(EMA)에서 제1 방향(DR1)으로 이격되어 배치되고, 제1 뱅크(BNL1)를 넘어 해당 서브 화소(SPXn) 및 제1 방향(DR1)으로 이웃한 다른 서브 화소(SPXn)의 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 서로 다른 돌출 패턴(BP) 상에 배치될 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌측에 배치되고, 일부분이 좌측에 배치된 돌출 패턴(BP) 상에 배치될 수 있다. 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 우측에 배치된다. 제2 전극(RME2)은 일부분이 우측에 배치된 돌출 패턴(BP) 상에 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 적어도 돌출 패턴(BP)의 경사진 측면 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 돌출 패턴(BP)의 일 측면을 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 돌출 패턴(BP)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각각 서브 뱅크(SB)와 중첩된 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제2 전극 패턴(CDP2)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제2 전극 패턴(CDP2) 및 제1 전극 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 후술하는 연결 전극(CNE; CNE1, CNE2)을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 돌출 패턴(BP)의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 비아층(VIA) 및 복수의 전극(RME)들 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 전면적으로 덮도록 배치되며, 이들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 후술할 바와 같이, 제1 절연층(PAS1)은 비표시 영역(NDA)에도 배치될 수 있다. 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 전극(RME)과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 연결 전극(CNE)들은 컨택부(CT1, CT2)들을 통해 노출된 전극(RME)과 접촉할 수 있다.
서브 뱅크(SB)는 제1 절연층(PAS1) 상에 배치될 수 있다. 서브 뱅크(SB)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA)을 둘러싸며 표시 영역(DPA)에서 격자형 패턴으로 배치될 수 있다. 서브 뱅크(SB)는 각 서브 화소(SPXn)들의 경계에 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 서브 뱅크(SB)는 표시 영역(DPA)에서 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 서브 뱅크(SB))가 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
서브 뱅크(SB)는 일정 높이를 가질 수 있고, 몇몇 실시예에서, 서브 뱅크(SB)는 상면의 높이가 돌출 패턴(BP)보다 높을 수 있고, 그 두께는 돌출 패턴(BP)과 같거나 더 클 수 있다. 서브 뱅크(SB)는 돌출 패턴(BP)과 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 몇몇 실시예에서, 서브 뱅크(SB)와 돌출 패턴(BP)은 각각 비아층(VIA)과 일체화될 수 있다. 비아층(VIA)은 서브 화소(SPXn)의 발광 영역(EMA) 중심부에 인접하여 상면 일부가 함몰된 부분을 포함하고, 상기 함몰된 부분은 돌출 패턴(BP)이 서로 이격된 부분에 대응될 수 있다. 또한, 서브 뱅크(SB) 및 돌출 패턴(BP)이 비아층(VIA)과 일체화된 실시예에서, 비아층(VIA)의 상기 함몰된 부분 이외의 영역에서는 상면이 평탄하게 형성될 수 있고, 도 6에 도시된 바와 달리 돌출 패턴(BP)과 서브 뱅크(SB) 사이 영역에 생기는 단차를 사라질 수 있다.
발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 표시 영역(DPA)에서 각 서브 화소(SPXn)의 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
발광 소자(ED)들은 돌출 패턴(BP)들 사이에서 제2 방향(DR2)으로 이격된 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)들은 제1 전극(RME1)과 제2 전극(RME2)이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 서로 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 연장된 길이가 제2 방향(DR2)으로 이격된 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 양 단부가 제1 전극(RME1)과 제2 전극(RME2) 상에 놓이도록 배치되고, 제1 전극(RME1)과 제2 전극(RME2)이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 제1 전극(RME1)과 제2 전극(RME2)이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 기판(SUB)의 상면에 평행한 방향으로 배치된 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)들은 반도체층들을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 배치되고 제2 단부가 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)는 제1 단부가 향하는 방향이 제2 방향(DR2) 타 측인 좌측을 향할 수 있다.
발광 소자(ED)들은 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 접촉하여 제1 전극(RME1) 및 제2 전극(RME2)과 전기적으로 연결될 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 연결 전극(CNE)과 접촉할 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들을 통해 전극(RME) 또는 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 발광 소자(ED)들 상에 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)들의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않도록 배치된다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 방향(DR1)으로 연장되어 배치됨으로써 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)들을 보호함과 동시에 표시 장치(10)의 제조 공정에서 이들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
또한, 제2 절연층(PAS2)은 표시 영역(DPA)에서 돌출 패턴(BP) 및 서브 뱅크(SB) 상에도 배치될 수 있다. 제2 절연층(PAS2)은 제1 절연층(PAS1) 상에 배치되되, 발광 소자(ED)의 양 측과 함께 전극(RME)들이 배치된 부분 일부를 노출하도록 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에도 부분적으로 배치될 수 있다. 발광 소자(ED)들을 배치한 뒤 서브 영역(SA)에서는 제1 절연층(PAS1) 및 제2 절연층(PAS2)도 부분적으로 제거될 수 있고, 분리부(ROP)에서 비아층(VIA) 일부가 노출될 수도 있다. 비아층(VIA)의 노출된 부분 상에는 제3 절연층(PAS3)이 직접 배치될 수 있다.
제2 절연층(PAS2) 상에는 연결 전극(CNE; CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
연결 전극(CNE)들은 발광 소자(ED)들 및 전극(RME) 상에 배치된다. 연결 전극(CNE)들은 부분적으로 제2 절연층(PAS2) 상에 배치되며 다른 연결 전극(CNE)과 제2 절연층(PAS2) 및 제3 절연층(PAS3)에 의해 상호 절연될 수 있다. 복수의 연결 전극(CNE)들은 각각 발광 소자(ED) 및 전극(RME)들과 접촉할 수 있다.
연결 전극(CNE)들은 표시 영역(DPA)에 배치된다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하며 발광 소자(ED)들의 제1 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉하며 발광 소자(ED)들의 제2 단부와 접촉할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제1 전극(RME1) 또는 제2 전극(RME2)으로 인가된 전기 신호를 발광 소자(ED)의 어느 일 단부로 전달할 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)의 양 단부면에 노출된 반도체층과 직접 접촉할 수 있다.
복수의 컨택부(CT1, CT2)들은 발광 소자(ED)들과 제2 방향(DR2)으로 중첩하지 않도록 배치될 수 있다. 예를 들어, 각 컨택부(CT1, CT2)들은 복수의 발광 소자(ED)들이 배치되는 영역과 제1 방향(DR1)으로 이격되어 형성될 수 있다. 도면에서는 컨택부(CT1, CT2)들이 서브 영역(SA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않고 컨택부(CT1, CT2)들은 발광 영역(EMA) 내에서 발광 소자(ED)들이 배치되지 않는 부분에 형성될 수 있다.
각 연결 전극(CNE)들은 평면도 상 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 서로 직접 연결되지 않도록 일정 간격 이격될 수 있다. 서로 다른 연결 전극(CNE)들은 서로 이격되어 상호 연결되지 않을 수 있고, 이에 더하여 이들 사이에 배치된 제3 절연층(PAS3)에 의해 상호 절연될 수 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 절연층(PAS1), 및 제2 절연층(PAS2)에 더하여 돌출 패턴(BP) 및 서브 뱅크(SB) 상에도 배치될 수 있다. 또한, 후술할 바와 같이, 제3 절연층(PAS3)은 비표시 영역(NDA)에도 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
표시 장치(10)는 발광 소자(ED) 상에 배치되는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL)을 포함할 수 있다. 표시 영역(DPA)의 각 서브 화소(SPXn)들은 서브 뱅크(SB)에 더하여 그 상에 배치된 제1 뱅크(BNL1)에 의해 서로 구분되고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 뱅크(BNL1)가 둘러싸는 발광 영역(EMA) 내에 배치될 수 있다. 컬러 필터층(CFL)은 컬러 제어 구조물(TPL, WCL1, WCL2) 상에서 각 서브 화소(SPXn)의 발광 영역(EMA)에 대응되어 배치될 수 있다.
표시 장치(10)는 컬러 필터층(CFL)이 배치되어 광이 출사되는 투광 영역(TA)과, 투광 영역(TA)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA)은 각 서브 화소(SPXn)의 발광 영역(EMA) 중 일부분에 대응되어 위치할 수 있고, 차광 영역(BA)은 투광 영역(TA) 이외의 영역일 수 있다. 후술할 바와 같이, 투광 영역(TA)과 차광 영역(BA)은 상부 흡광 부재(UBM)에 의해 구분될 수 있다.
제1 뱅크(BNL1)는 표시 영역(DPA)에서 서브 뱅크(SB)와 중첩하도록 배치될 수 있다. 제1 뱅크(BNL1)는 표시 영역(DPA)의 외곽부에서 서브 화소(SPXn)들이 배치된 영역을 둘러싸면서, 표시 영역(DPA) 내에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 즉, 제1 뱅크(BNL1)도 각 서브 화소(SPXn)의 발광 영역(EMA)을 둘러싸도록 배치될 수 있다.
일 실시예에 따르면, 제1 뱅크(BNL1)는 제3 절연층(PAS3) 상에 직접 배치되며, 하면이 제3 절연층(PAS3)과 직접 접촉할 수 있다. 표시 소자층을 구성하는 발광 소자(ED)들과 전극(RME)들, 연결 전극(CNE)들과 제3 절연층(PAS3)을 형성한 뒤, 제1 뱅크(BNL1)를 형성한다. 상술한 바와 같이, 서브 뱅크(SB)는 표시 소자층의 발광 소자(ED)들을 배치하는 공정에서 이웃한 서브 화소(SPXn)들을 구분하는 반면, 제1 뱅크(BNL1)는 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성하는 공정에서 이웃한 서브 화소(SPXn)들을 구분할 수 있다. 제1 뱅크(BNL1)는 서브 뱅크(SB)와 그 평면 배치가 유사하나, 서브 뱅크(SB)보다 높이가 더 높을 수 있고, 유기 물질을 포함하는 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치되는 공간을 형성할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 소자(ED) 상에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제1 뱅크(BNL1)가 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제1 뱅크(BNL1)가 둘러싸는 발광 영역(EMA)에 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 각각 일 방향으로 연장되어 복수의 서브 화소(SPXn)들에 걸쳐 배치됨으로써, 표시 영역(DPA)에서 선형의 패턴을 형성할 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 서브 화소(SPX1)에 배치된 제1 파장 변환층(WCL1), 제2 서브 화소(SPX2)에 배치된 제2 파장 변환층(WCL2) 및 제3 서브 화소(SPX3)에 배치된 투광층(TPL)을 포함할 수 있다.
제1 파장 변환층(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
투광층(TPL)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BSR3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 연결 전극(CNE1) 및 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 표시 장치(10)는 하나의 기판(SUB) 상에 광을 방출하는 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2)들이 연속적으로 배치될 수 있다. 제1 뱅크(BNL1)는 소정의 높이를 갖고 발광 소자(ED)들이 배치된 영역을 둘러싸도록 배치되고, 컬러 제어 구조물(TPL, WCL1, WCL2)의 베이스 수지(BRS1, BRS2, BRS3)는 제1 뱅크(BNL1)가 둘러싸는 영역에서 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)은 각 베이스 수지(BRS1, BRS2, BRS3) 내에서 발광 소자(ED)의 주변에 위치할 수 있다.
각 서브 화소(SPXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(SPXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사되며, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사된다. 제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제2 파장 변환층(WCL2)으로 입사된 광은 녹색광으로 변환되며, 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 각 서브 화소(SPXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
한편, 도면에서는 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 굴곡지게 형성되어 제1 뱅크(BNL1)와 인접한 가장자리 부분이 중심부보다 높은 경우가 예시되어 있으나, 이에 제한되지 않는다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들은 상면이 평탄하게 형성되거나, 도면과 달리 중심부가 더 높게 형성될 수도 있다.
컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 복수의 층으로 이루어진 봉지 구조물이 배치된다. 상기 봉지 구조물은 제1 캡핑층(CPL1)과 제2 캡핑층(CPL2), 및 이들 사이에 배치된 저굴절층(LRL)을 포함할 수 있다.
제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2) 상에 배치된다. 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)과 제1 뱅크(BNL1)를 덮도록 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL1, WCL2)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)의 재료가 다른 구성으로 확산되는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기 물질로 이루어질 수 있다.
저굴절층(LRL)은 제1 캡핑층(CPL1) 상에 배치된다. 저굴절층(LRL)은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과한 광을 리사이클(Recycle)하는 광학층으로, 표시 장치(10)의 출광 효율 및 색 순도를 향상시킬 수 있다. 저굴절층(LRL)은 낮은 굴절률을 갖는 유기 물질로 이루어질 수 있고, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 제1 뱅크(BNL1)에 의해 형성된 단차를 보상할 수 있다.
제2 캡핑층(CPL2)은 저굴절층(LRL) 상에 배치된다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제2 캡핑층(CPL2)은 저굴절층(LRL)의 재료가 다른 구성으로 확산되는 것을 방지수 있다. 제2 캡핑층(CPL2)은 무기 물질로 이루어질 수 있다.
상부 흡광 부재(UBM)는 제2 캡핑층(CPL2) 상에서 제1 뱅크(BNL1)와 중첩하도록 배치된다. 상부 흡광 부재(UBM)는 제2 캡핑층(CPL2)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 상부 흡광 부재(UBM)는 평면도 상 제1 뱅크(BNL1)에 더하여 각 서브 화소(SPXn)의 서브 영역(SA)들을 덮도록 배치될 수 있다. 상부 흡광 부재(UBM)가 배치되지 않은 영역은 컬러 필터층(CFL)이 배치되어 광이 출사되는 투광 영역(TA)일 수 있다.
상부 흡광 부재(UBM)는 유기 물질을 포함하여 이루어질 수 있다. 상부 흡광 부재(UBM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 일 실시예에서, 상부 흡광 부재(UBM)는 가시광 파장을 모두 흡수할 수 있다. 상부 흡광 부재(UBM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 상부 흡광 부재(UBM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 상부 흡광 부재(UBM)가 생략되고 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시키는 재료로 대체될 수도 있다. 상부 흡광 부재(UBM)는 컬러 필터층(CFL) 중 적어도 어느 하나와 동일한 재료를 포함하는 컬러 패턴으로 대체될 수 있다. 예를 들어, 상부 흡광 부재(UBM)가 배치된 영역에는 어느 한 컬러 필터층의 재료를 포함한 컬러 패턴이 배치되거나, 복수의 컬러 패턴이 적층된 구조를 가질 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
컬러 필터층(CFL)은 봉지 구조물의 제2 캡핑층(CPL2) 상에 배치된다. 컬러 필터층(CFL)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL)은 각 서브 화소(SPXn)마다 배치되어 해당 서브 화소(SPXn)에서 컬러 필터층(CFL)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에서는 컬러 필터층(CFL)이 투과하는 광만이 선택적으로 표시될 수 있다.
컬러 필터층(CFL)들은 상부 흡광 부재(UBM)가 노출하는 제2 캡핑층(CPL2) 상에 배치된다. 서로 다른 컬러 필터층(CFL)들은 상부 흡광 부재(UBM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다, 몇몇 실시예에서 컬러 필터층(CFL)들은 일부분이 상부 흡광 부재(UBM) 상에 배치되어 상부 흡광 부재(UBM) 상에서 서로 이격될 수 있고, 또 다른 실시예에서 컬러 필터층(CFL)들은 서로 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL)은 제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(SPX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(SPX3)에 제3 컬러 필터층(CFL3)을 포함할 수 있다. 컬러 필터층(CFL)은 컬러 제어 구조물(TPL, WCL1, WCL2)과 달리 발광 영역(EMA)에 대응한 섬형의 패턴으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 컬러 필터층(CFL)은 표시 영역(DPA) 전면에 걸쳐 선형의 패턴을 형성할 수도 있다.
예시적인 실시예에서, 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL)을 통해 출사될 수 있다.
제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 투명한 재료로 이루어진 제1 캡핑층(CPL1), 저굴절층(LRL) 및 제2 캡핑층(CPL2)을 통과하여 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 적색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(SPX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광들은 제2 파장 변환층(WCL2), 제1 캡핑층(CPL1), 저굴절층(LRL), 제2 캡핑층(CPL2) 및 제2 컬러 필터층(CFL2)을 지나 녹색광으로 출사될 수 있다.
제3 서브 화소(SPX3)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 투광층으로 입사될 수 있다. 투광층(TPL)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 투명한 재료로 이루어진 제1 캡핑층(CPL1), 저굴절층(LRL) 및 제2 캡핑층(CPL2)을 통과하여 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제3 서브 화소(SPX3)에서는 청색광이 출사될 수 있다.
각 서브 화소(SPXn)에서 제1 캡핑층(CPL1)으로 입사된 광들 중 일부는 저굴절층(LRL)에서 반사되어 컬러 제어 구조물(TPL, WCL1, WCL2)로 입사될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)로 다시 입사된 광들 중, 파장이 변하지 않았던 광들은 다시 색이 변하여 제1 캡핑층(CPL1)으로 입사될 수 있다. 봉지 구조물의 저굴절층(LRL)은 발광 소자(ED)에서 방출된 광 중 일부를 리사이클링(Recycling)할 수 있어 표시 장치(10)의 출광 효율이 향상될 수 있다.
오버코트층(OC)은 컬러 필터층(CFL) 및 상부 흡광 부재(UBM) 상에 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 오버코트층(OC)은 유기 절연 물질을 포함하여 표시 영역(DPA)에 배치된 부재들을 외부로부터 보호할 수 있다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 9를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있다. 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 또는 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
도 10은 도 2의 A1-A1'선을 따라 자른 단면도이다. 도 10은 표시 영역(DPA)의 최외곽에 위치한 일 서브 화소(SPXn) 중 일부분과 비표시 영역(NDA) 일부분을 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 10을 참조하면, 표시 영역(DPA)에 배치된 제1 절연층(PAS1)과 제3 절연층(PAS3)은 서브 뱅크(SB)를 넘어 비표시 영역(NDA)까지 배치될 수 있다. 제1 절연층(PAS1)은 비아층(VIA) 상에 직접 배치되고, 제3 절연층(PAS3)은 비표시 영역(NDA)에서 제1 절연층(PAS1) 상에 직접 배치될 수 있다. 반면, 제2 절연층(PAS2)은 비표시 영역(NDA)까지 배치되지 않을 수 있다. 도면에서는 제2 절연층(PAS2)이 서브 뱅크(SB) 중 표시 영역(DPA)의 최외곽에 배치된 부분까지 배치된 것이 예시되어 있으나, 이에 제한되지 않는다.
또한, 컬러 제어 구조물(WCL1, WCL2, TPL) 상에 배치된 봉지 구조물로서, 제1 캡핑층(CPL1) 및 제2 캡핑층(CPL2)도 비표시 영역(NDA)까지 연장되어 배치될 수 있다. 제1 캡핑층(CPL1)은 일부분은 제3 절연층(PAS3) 상에 직접 배치되고, 다른 일부분은 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 직접 배치될 수 있다. 제2 캡핑층(CPL2)은 저굴절층(LRL)을 사이에 두고 제1 캡핑층(CPL1) 상에 배치된다. 표시 영역(DPA)과 달리 저굴절층(LRL)은 비표시 영역(NDA) 전면에 걸쳐 연장되지 않으므로, 제2 캡핑층(CPL2)은 일부분이 제1 캡핑층(CPL1) 상에 직접 배치될 수 있다.
상술한 바와 같이, 저굴절층(LRL)은 유기 물질로 이루어지며, 표시 영역(DPA) 전면에 걸쳐 배치될 수 있다. 유기 물질을 제1 캡핑층(CPL1) 상에 도포하는 과정에서, 유기 물질은 표시 영역(DPA)의 최외곽부에 배치된 제1 뱅크(BNL1)를 넘어 비표시 영역(NDA)으로 넘칠 수 있다. 일 실시예에서, 표시 장치(10)는 하나의 기판(SUB)을 포함하여 그 상부에 복수의 층들이 연속적인 공정을 통해 형성될 수 있다. 이 과정에서 비표시 영역(NDA)의 원하지 않는 영역까지 넘친 유기 물질은 후속 공정에서 이물로 남을 수 있고, 이를 제거하는 공정이 쉽지 않을 수 있다. 일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에 배치된 음각 및 양각 패턴 형상의 구조물들을 포함하여 비표시 영역(NDA)으로 넘친 유기 물질이 더 이상 원하지 않는 영역으로 퍼지는 것을 방지할 수 있다.
표시 장치(10)는 비표시 영역(NDA)에 배치된 제1 골짜기부(VA1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)를 포함할 수 있다. 제1 골짜기부(VA1)는 비아층(VIA) 상면을 기준으로 그 하면으로 함몰된 음각 패턴 형상을 가질 수 있고, 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 비아층(VIA) 상면을 기준으로 상부 방향으로 돌출된 양각 패턴 형상을 가질 수 있다.
제1 골짜기부(VA1)는 평면도 상 표시 영역(DPA)을 둘러싸며 제1 뱅크(BNL1)와 이격되어 배치될 수 있다. 제1 골짜기부(VA1)는 제1 폭(W1)을 갖고 제1 비아층(VIA1) 및 보호층(PV1)을 관통할 수 있다. 제1 골짜기부(VA1)에서는 제1 층간 절연층(IL1)의 상면 일부가 노출될 수 있고, 비아층(VIA) 상에 배치되는 몇몇 층들은 제1 골짜기부(VA1) 내부에 배치될 수 있다. 예를 들어, 비아층(VIA) 상에 직접 배치된 제1 절연층(PAS1)은 제1 골짜기부(VA1) 내에 배치되어 제1 층간 절연층(IL1)과 직접 접촉할 수 있고, 비아층(VIA) 중 제1 골짜기부(VA1)의 내측 측벽과도 직접 접촉할 수 있다. 비표시 영역(NDA)에서 제1 절연층(PAS1) 상에 직접 배치된 제3 절연층(PAS3), 및 제3 절연층(PAS3) 상에 일부분이 직접 배치된 제1 캡핑층(CPL1)도 일부분이 제1 골짜기부(VA1)의 내부에 배치될 수 있다. 제1 절연층(PAS1), 제3 절연층(PAS3) 및 제1 캡핑층(CPL1)은 무기 절연 물질을 포함할 수 있고, 이들은 비아층(VIA)에서 제1 골짜기부(VA1)에 의해 형성된 단차를 따라 배치될 수 있다. 제1 절연층(PAS1), 제3 절연층(PAS3) 및 제1 캡핑층(CPL1)과 같은 무기 절연 물질이 제1 골짜기부(VA1) 내에 배치됨에 따라, 제1 골짜기부(VA1)에 의해 노출된 제1 층간 절연층(IL1)으로 외부의 습기가 투습되는 것이 방지될 수 있다.
저굴절층(LRL)은 제1 캡핑층(CPL1) 상에 배치되며 일부분은 제1 뱅크(BNL1)를 넘어 비표시 영역(NDA)에 배치될 수 있다. 저굴절층(LRL)은 비아층(VIA)을 관통함으로써 음각 패턴 형상을 갖는 제1 골짜기부(VA1) 상에도 배치될 수 있으며, 일부분은 제1 골짜기부(VA1)에 의해 형성된 단차를 채우도록 배치될 수 있다. 저굴절층(LRL)이 형성되는 공정에서, 저굴절층(LRL)을 이루는 유기 물질은 표시 영역(DPA)을 넘어 비표시 영역(NDA)으로 흐르다가 제1 골짜기부(VA1)가 형성하는 단차를 채우게 된다. 즉, 제1 골짜기부(VA1)는 유기 물질이 과도하게 흘러 넘치는 것을 방지할 수 있다. 저굴절층(LRL)은 제1 골짜기부(VA1)를 채우면서 제2 뱅크(BNL2)와 이격된 위치까지 배치될 수 있다.
제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 각각 제1 골짜기부(VA1)를 둘러싸며 이와 이격될 수 있다. 또한, 제2 뱅크(BNL2)와 제3 뱅크(BNL3)도 서로 이격될 수 있다. 즉, 제1 뱅크(BNL1)를 기준으로, 비표시 영역(NDA)의 외곽을 향하는 방향을 따라 제1 골짜기부(VA1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)가 순차적으로 이격 배치될 수 있다. 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 제1 골짜기부(VA1)와 달리 제3 절연층(PAS3) 상에 직접 배치되어 상부 방향으로 돌출된 형상을 가질 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 양각 패턴 형상을 가짐에 따라 저굴절층(LRL)이 비표시 영역(NDA)의 외곽으로 넘치는 것을 방지할 수 있다.
일 실시예에 따르면, 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)의 폭은 서로 동일할 수 있고, 제1 골짜기부(VA1)의 제1 폭(W1)은 제2 뱅크(BNL2)와 제3 뱅크(BNL3)의 단면도 상의 제2 폭(W2)보다 클 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 표시 영역(DPA)에서 발광 소자(ED)들과 연결 전극(CNE)들, 및 절연층(PAS1, PAS2, PAS3)들을 형성한 뒤에 동일한 공정에서 형성될 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 서로 배치된 위치만 다를 뿐, 그 형상 및 재료는 동일할 수 있으며, 단면도 상의 폭(W2)은 서로 동일할 수 있다.
제1 골짜기부(VA1)는 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)보다 표시 영역(DPA)에 인접하여 배치될 수 있고, 저굴절층(LRL)의 넘침을 방지하는 1차적 구조물일 수 있다. 제1 골짜기부(VA1)는 저굴절층(LRL)의 유기 재료가 넘치는 것을 최대한 방지하기 위해, 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)보다 비교적 큰 폭을 가질 수 있다. 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 제1 골짜기부(VA1)보다 비교적 작은 폭을 갖되, 일정 폭을 갖고 양각 패턴의 형상을 가짐으로써 유기 물질이 제1 골짜기부(VA1)를 넘어 비표시 영역(NDA)의 최외곽으로 넘치는 것을 방지할 수 있다.
한편, 제1 뱅크(BNL1)도 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)와 동일한 공정에서 형성될 수 있다. 제1 뱅크(BNL1)도 서브 뱅크(SB)와 중첩하며 제3 절연층(PAS3) 상에 직접 배치될 수 있고, 표시 영역(DPA)의 최외곽부에서 내측을 둘러싸면서 내측에서는 격자형 패턴으로 배치될 수 있다. 다만, 일 실시예에 따르면, 제1 뱅크(BNL1)의 단면도 상 폭인 제3 폭(W3)은 제2 뱅크(BNL2)의 제2 폭(W2)보다 작을 수 있다. 제1 뱅크(BNL1)는 표시 영역(DPA)에서 이웃한 서브 화소(SPXn)들을 구분하면서 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치되는 공간을 형성할 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 저굴절층(LRL)의 넘침을 방지하기 위한 구조물로서, 제1 뱅크(BNL1)와 그 용도가 다를 수 있다. 즉, 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 제3 절연층(PAS3) 상에 직접 배치되므로 동일한 공정에서 형성되나, 그 기능에 따라 폭이 달라질 수 있다. 유기 물질의 넘침을 방지하는 구조물로서, 비표시 영역(NDA)에 배치되는 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 제1 뱅크(BNL1)보다 큰 폭을 가질 수 있다.
오버코트층(OC)은 표시 영역(DPA)에서 컬러 필터층(CFL)과 상부 흡광 부재(UBM)도 덮도록 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 저굴절층(LRL)과 유사하게, 오버코트층(OC)도 유기 물질로 이루어질 수 있고 컬러 필터층(CFL)들 및 제2 캡핑층(CPL2) 상에서 넘침 문제가 발생할 수 있다. 일 실시예에 따른 표시 장치(10)는 오버코트층(OC)의 넘침을 방지하기 위한 구조물로서, 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 배치된 상부 구조물(US)들을 더 포함할 수 있다.
상부 구조물(US)들은 각각 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 배치되며, 도면으로 도시되지 않았으나 상부 구조물(US)들의 평면도 상 형상은 각각 제2 뱅크(BNL2) 또는 제3 뱅크(BNL3)와 유사할 수 있다. 즉, 제2 뱅크(BNL2) 상에 배치된 상부 구조물(US)은 제1 뱅크(BNL1)와 이격되어 표시 영역(DPA)을 둘러싸고, 제3 뱅크(BNL3) 상에 배치된 상부 구조물(US)은 제2 뱅크(BNL2) 상에 배치된 상부 구조물(US)과 이격되며 이를 둘러쌀 수 있다.
제2 뱅크(BNL2)와 제3 뱅크(BNL3)가 각각 제2 캡핑층(CPL2) 하부에 배치된 저굴절층(LRL)이 비표시 영역(NDA)에서 넘치는 것을 방지하는 것과 유사하게, 상부 구조물(US)들은 제2 캡핑층(CPL2) 상부에 배치된 오버코트층(OC)이 비표시 영역(NDA)에서 넘치는 것을 방지할 수 있다. 상부 구조물(US)은 각각 제2 캡핑층(CPL2) 상에 직접 배치되며, 일정 두께 및 일정 폭을 갖고 돌출된 형상의 양각 패턴을 가질 수 있다. 표시 영역(DPA) 전면을 덮는 오버코트층(OC)은 상부 구조물(US)에 의해 비표시 영역(NDA)으로 넘치는 것이 방지될 수 있다.
일 실시예에 따르면, 상부 구조물(US)은 상부 흡광 부재(UBM)와 동일한 공정에서 형성되고 동일한 재료를 포함할 수 있다. 상부 구조물(US)과 상부 흡광 부재(UBM)는 각각 제2 캡핑층(CPL2) 상에 직접 배치되므로, 이들은 동일한 공정에서 형성될 수 있다. 다만, 복수의 뱅크(BNL1, BNL2, BNL3)들과 유사하게 상부 흡광 부재(UBM)와 상부 구조물(US)은 서로 다른 역할을 하기 때문에, 그 배치 구조나 형상은 조금 다를 수 있다. 상부 흡광 부재(UBM)는 표시 장치(10)의 투광 영역(TA1, TA2, TA3)과 차광 영역(BA)을 구분하며 표시 영역(DPA)에서 격자형 패턴으로 배치된다. 반면, 상부 구조물(US)들은 유기 물질의 넘침을 방지하기 위해 비표시 영역(NDA)에서 그 내측을 둘러싸도록 배치될 수 있다. 이들이 배치되는 위치 및 형상은 다소 다를 수 있으나, 동일한 공정에서 형성되므로 제조 공정의 추가 없이 서로 다른 부재들이 형성될 수 있는 이점이 있다.
일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에 배치되어 표시 영역(DPA)을 둘러싸는 양각 또는 음각 패턴 형상의 구조물들을 포함한다. 구조물들로서 제1 골짜기부(VA1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 표시 영역(DPA)에 배치되는 유기 물질이 비표시 영역(NDA)에서 넘쳐 흐르는 것을 방지할 수 있다.
한편, 표시 장치(10)는 표시 영역(DPA)에 배치되어 일 방향으로 연장된 배선들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 표시 영역(DPA)에 배치된 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함하고, 이들은 제1 방향(DR1)으로 연장되어 비표시 영역(NDA)까지 배치될 수 있다. 표시 장치(10)는 배선들이 표시 영역(DPA)과 비표시 영역(NDA)에 걸쳐 배치되며, 이들은 각각 제1 골짜기부(VA1)를 가로지를 수 있다. 일 방향으로 연장된 배선들 중, 제3 도전층으로 이루어진 배선들은 제1 골짜기부(VA1)를 가로지르지 못하기 때문에, 다른 층에 배치된 배선을 통해 제1 골짜기부(VA1)를 우회하여 연결될 수 있다.
도 11은 다른 실시예에 따른 표시 장치에서 표시 영역과 비표시 영역의 경계를 가로지르는 단면을 나타내는 도면이다. 도 11은 표시 영역(DPA)의 최외곽에 위치한 일 서브 화소(SPXn) 중 일부분과 비표시 영역(NDA) 일부분을 가로지르는 단면으로서, 제1 골짜기부(VA1)를 우회하는 배선(SD1, SD2)들을 도시하고 있다.
도 2에 결부하여 도 11을 참조하면, 일 실시예에 따른 표시 장치(10)는 제3 도전층으로 이루어진 제1 배선(SD1)과 제2 배선(SD2), 및 제1 배선(SD1)과 제2 배선(SD2)에 각각 연결되며 제3 도전층 하부의 도전층으로 이루어진 제1 브릿지 배선(BR1)을 포함할 수 있다. 제1 배선(SD1)과 제2 배선(SD2)은 각각 제3 도전층으로 이루어지고 제1 방향(DR1)으로 연장되는 배선으로서, 이들은 서로 전기적으로 연결되어 동일한 신호가 인가되는 배선일 수 있다. 일 예로, 제1 배선(SD1)과 제2 배선(SD2)은 전원 전압이 인가되는 제1 전압 배선(VL1) 또는 제2 전압 배선(VL2)의 일부가 될 수 있다. 제1 방향(DR1)으로 연장되는 제1 배선(SD1)과 제2 배선(SD2)은 제1 골짜기부(VA1)를 기준으로 서로 이격될 수 있다.
제1 층간 절연층(IL1) 상에서 제1 배선(SD1)과 제2 배선(SD2)이 직접 연결된 상태로 배치된다면, 제1 골짜기부(VA1)에 의해 제1 배선(SD1)과 제2 배선(SD2)의 상면 일부가 노출될 수 있다. 후속 공정에서 제1 배선(SD1)과 제2 배선(SD2)이 손상될 수 있으므로, 이들은 다른 도전층을 통해 우회하여 연결될 수 있다.
제1 브릿지 배선(BR1)은 제3 도전층 하부의 도전층으로서, 제1 도전층 또는 제2 도전층으로 이루어질 수 있다. 예를 들어, 제1 브릿지 배선(BR1)이 제2 도전층으로 이루어진 경우, 제1 배선(SD1) 및 제2 배선(SD2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 브릿지 배선(BR1)과 연결될 수 있다. 제1 브릿지 배선(BR1)이 일 방향으로 연장된 제1 배선(SD1) 및 제2 배선(SD2)을 연결하는 경우, 제1 브릿지 배선(BR1)도 상기 일 방향으로 연장되어 배치되며 제1 골짜기부(VA1)와 두께 방향으로 중첩할 수 있다. 제1 브릿지 배선(BR1)은 제1 층간 절연층(IL1)의 하부에 배치되므로 평면도 상 제1 골짜기부(VA1)를 가로지를 수 있다. 표시 장치(10)는 비아층(VIA) 상에 배치되는 층들 중 유기 물질로 이루어진 재료가 넘치는 것을 방지하는 제1 골짜기부(VA1)를 포함하는 한편, 비아층(VIA)의 하부에서 제1 골짜기부(VA1)를 우회하는 복수의 배선(SD1, SD2)들 및 브릿지 배선(BR1)을 포함할 수 있다.
한편, 도면에서는 비표시 영역(NDA) 중 표시 영역(DPA)의 제2 방향(DR2) 일 측의 단면을 통해 제1 배선(SD1)과 제2 배선(SD2)이 제1 브릿지 배선(BR1)을 통해 우회하는 구조를 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)과 표시 영역(DPA)에 걸쳐 배치되는 배선들을 포함할 수도 있고, 이들도 도 11에 도시된 바와 유사하게 다른 도전층으로 이루어진 브릿지 배선을 통해 서로 연결될 수 있다.
도 12는 다른 실시예에 따른 표시 장치의 표시 영역과 비표시 영역을 나타내는 개략도이다. 도 13은 도 12의 A2-A2'선을 따라 자른 단면도이다. 도 13은 표시 영역(DPA)의 최외곽에 위치한 일 서브 화소(SPXn) 중 일부분과 비표시 영역(NDA) 일부분을 가로지르는 단면을 도시하고 있다.
도 12 및 도 13을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 비표시 영역(NDA)에서 제1 골짜기부(VA1)와 제1 뱅크(BNL1) 사이에 배치된 뱅크 패턴 영역(BNA)을 더 포함할 수 있다. 뱅크 패턴 영역(BNA)에는 양각 패턴을 형성하는 구조물들이 배치되고, 제1 골짜기부(VA1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)와 함께 저굴절층(LRL)의 유기 물질이 넘쳐 흐르는 것을 방지할 수 있다. 본 실시예는 비표시 영역(NDA)에 배치된 뱅크 패턴 영역(BNA)을 더 포함하는 점에서 도 2 및 도 10의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
뱅크 패턴 영역(BNA)은 제1 뱅크(BNL1)와 제1 골짜기부(VA1) 사이에 복수의 구조물들이 배치된 영역으로 정의될 수 있다. 제1 골짜기부(VA1)는 제1 뱅크(BNL1)보다 제2 뱅크(BNL2)에 인접 배치될 수 있고, 이들 사이에 다른 구조물들을 더 배치하여 유기 물질의 넘침을 더욱 효과적으로 방지할 수 있다.
일 실시예에 따르면, 뱅크 패턴 영역(BNA)에는 양각 또는 음각 패턴 형상의 구조물들이 복수개 배치될 수 있다. 제1 뱅크(BNL1)와 제1 골짜기부(VA1) 사이의 영역에는 가능한 수의 구조물들이 배치되어 뱅크 패턴 영역(BNA)을 형성할 수 있다. 예를 들어, 제1 뱅크(BNL1)와 제1 골짜기부(VA1) 사이에는 복수의 제4 뱅크(BNL4)들이 서로 이격되어 배치될 수 있다.
제4 뱅크(BNL4)들은 제2 뱅크(BNL2)와 동일한 공정에서 형성될 수 있다. 즉, 제4 뱅크(BNL4)들은 제3 절연층(PAS3) 상에 직접 배치되며, 제4 뱅크(BNL4)들 상에는 제1 캡핑층(CPL1)이 직접 배치될 수 있다. 제4 뱅크(BNL4)들은 제1 뱅크(BNL1)와 제1 골짜기부(VA1) 사이의 비표시 영역(NDA)에 배치되며, 상부 흡광 부재(UBM)의 하부에 배치될 수 있다. 복수의 제4 뱅크(BNL4)들은 비아층(VIA) 상에서 상부 방향으로 돌출된 양각 패턴 형상을 가질 수 있고, 제1 골짜기부(VA1)와 함께 저굴절층(LRL)의 유기 물질들이 넘쳐 흐르는 것을 방지할 수 있다.
도면으로 도시하지 않았으나, 제4 뱅크(BNL4)들은 평면 형상은 제2 뱅크(BNL2)와 동일할 수 있다. 비표시 영역(NDA)에서 내측에 배치된 제4 뱅크(BNL4)는 제1 뱅크(BNL1)와 이격되어 표시 영역(DPA)을 둘러싸도록 배치되고, 다른 제4 뱅크(BNL4)는 이웃한 내측 제4 뱅크(BNL4)를 둘러싸도록 배치될 수 있다. 도 13에서는 2개의 제4 뱅크(BNL4)가 서로 이웃하여 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 특히, 제2 뱅크(BNL2) 및 제3 뱅크(BNL3), 또는 제1 골짜기부(VA1)와 달리, 뱅크 패턴 영역(BNA)에 배치되는 제4 뱅크(BNL4)는 반드시 내측에 위치한 다른 뱅크, 또는 표시 영역(DPA)을 둘러싸도록 배치되지 않을 수 있다. 일 실시예에 따르면, 뱅크 패턴 영역(BNA)에 배치된 제4 뱅크(BNL4)들은 특정 형상을 갖고 서로 이격된 패턴을 형성할 수 있다.
도 14는 도 12의 표시 장치에서 뱅크 패턴 영역에 배치된 제4 뱅크들의 평면 배치를 개략적으로 나타내는 도면이다. 도 15는 다른 실시예에 따른 표시 장치에서 뱅크 패턴 영역에 배치된 제4 뱅크들의 평면 배치를 개략적으로 나타내는 도면이다.
도 14 및 도 15를 참조하면, 표시 장치(10_1)의 제4 뱅크(BNL4)들은 내측 영역을 둘러싸도록 배치되지 않고, 서로 다양한 방향으로 이격되어 반복 배치된 패턴을 이룰 수 있다. 도 14의 제4 뱅크(BNL4)는 평면도 상 제1 방향(DR1)으로 연장된 형상을 갖고, 복수의 제4 뱅크(BNL4)들이 다른 제4 뱅크(BNL4)와 제1 방향(DR1) 및 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각선 방향으로 이격 배치될 수 있다. 도 15의 제4 뱅크(BNL4)는 평면도 상 원형의 형상을 갖고, 다른 제4 뱅크(BNL4)와 제1 방향(DR1) 및 대각선 방향으로 이격 배치될 수 있다.
한편, 유기 물질이 넘치는 것을 방지하는 효과를 갖기 위해, 제4 뱅크(BNL4)의 패턴 크기는 다른 제4 뱅크(BNL4)와의 간격보다 클 수 있다. 일 예로, 제4 뱅크(BNL4)가 일 방향으로 연장된 형상을 갖는 실시예에서, 제4 뱅크(BNL4)의 연장된 방향으로 측정된 제1 길이(L1)는 상기 연장된 방향으로 이격된 다른 제4 뱅크(BNL4)와의 제1 간격(DB1)보다 클 수 있다. 제4 뱅크(BNL4)의 제1 길이(L1)보다 제1 간격(DB1)이 더 클 경우, 유기 물질들은 제4 뱅크(BNL4)들의 간격을 통해 쉽게 흐를 수 있다. 이를 방지하기 위해 제4 뱅크(BNL4)는 제1 길이(L1)가 다른 제4 뱅크(BNL4)와의 간격보다 클 수 있다.
도 16은 다른 실시예에 따른 표시 장치의 표시 영역과 비표시 영역을 나타내는 개략도이다. 도 17은 도 16의 A4-A4'선을 따라 자른 단면도이다. 도 17은 표시 영역(DPA)의 최외곽에 위치한 일 서브 화소(SPXn) 중 일부분과 비표시 영역(NDA) 일부분을 가로지르는 단면으로서, 제1 골짜기부(VA1) 및 제2 골짜기부(VA2)에서 우회하는 배선(SD1, SD2, SD3, SD4)들을 도시하고 있다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 비표시 영역(NDA)에서 제2 뱅크(BNL2) 및 제1 뱅크(BNL1) 사이에 배치된 제2 골짜기부(VA2)를 더 포함할 수 있다. 표시 장치(10_2)는 제2 뱅크(BNL2)와 제3 뱅크(BNL3) 사이에서 제1 골짜기부(VA1)와 동일하게 음각 패턴 형상을 갖는 제2 골짜기부(VA2)를 더 포함하여 저굴절층(LRL)의 유기 물질이 넘쳐 흐르는 것을 더욱 효과적으로 방지할 수 있다. 본 실시예는 제2 골짜기부(VA2)를 더 포함함에 따라, 더 많은 배선(SD1, SD2, SD3, SD4)들이 골짜기부(VA1, VA2)들을 우회하도록 배치된 점에서 도 11 및 도 13의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제2 골짜기부(VA2)는 배치된 위치가 다른 점을 제외하고는 제1 골짜기부(VA1)와 동일한 형상을 가질 수 있다. 제2 골짜기부(VA2)는 비아층(VIA) 및 보호층(PV1)을 관통하며 제1 층간 절연층(IL1) 상면 일부를 노출할 수 있다. 제2 골짜기부(VA2) 내에는 제1 절연층(PAS1), 제3 절연층(PAS3), 제1 캡핑층(CPL1) 및 제2 캡핑층(CPL2)이 배치되며, 이들은 제2 골짜기부(VA2)에 의해 형성된 단차를 따라 배치될 수 있다. 제2 골짜기부(VA2)는 평면도 상 제2 뱅크(BNL2)를 둘러싸도록 배치되며, 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 사이에서 이들과 이격되어 위치할 수 있다.
표시 장치(10_3)는 제2 골짜기부(VA2)가 더 배치됨에 따라, 비표시 영역(NDA) 중 제2 골짜기부(VA2)의 외측, 제1 골짜기부(VA1)와 제2 골짜기부(VA2) 사이, 및 제1 골짜기부(VA1)의 내측에 배치된 배선들은 각 골짜기부(VA1, VA2)들을 우회하여 서로 연결될 수 있다. 예를 들어, 도 11의 실시예와 같이, 제1 배선(SD1)과 제2 배선(SD2)은 제2 도전층으로 이루어진 제1 브릿지 배선(BR1)을 통해 제1 골짜기부(VA1)를 우회하여 연결될 수 있다. 제1 배선(SD1)은 제1 골짜기부(VA1)와 제2 골짜기부(VA2) 사이에 배치되고, 제2 배선(SD2)은 제1 골짜기부(VA1)의 내측에 배치되어 표시 영역(DPA)에 배치된 다른 배선과 연결될 수 있다.
이와 유사하게, 제2 골짜기부(VA2)의 외측에 배치된 제3 배선(SD3)과 제1 골짜기부(VA1)의 내측에 배치된 제4 배선(SD4)은 제1 도전층으로 이루어진 제2 브릿지 배선(BR2)을 통해 서로 연결될 수 있다. 제3 배선(SD3)과 제4 배선(SD4)은 각각 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 브릿지 배선(BR2)과 접촉할 수 있다. 제2 브릿지 배선(BR2)은 일 방향으로 연장된 형상을 갖고 제1 골짜기부(VA1) 및 제2 골짜기부(VA2)와 두께 방향으로 중첩하도록 형성될 수 있다. 제3 배선(SD3)과 제4 배선(SD4)은 제1 층간 절연층(IL1) 하부의 도전층에 배치된 브릿지 배선을 통해 제1 골짜기부(VA1) 및 제2 골짜기부(VA2)를 우회하여 서로 연결될 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물들 및 컬러 필터층을 나타내는 단면도이다. 도 19는 도 18의 표시 장치에서 표시 영역과 비표시 영역의 경계를 가로지르는 단면을 나타내는 도면이다.
도 18 및 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 상부 흡광 부재(UBM)가 생략되고 컬러 패턴(CP)이 배치될 수 있다. 본 실시예는 상부 흡광 부재(UBM)가 컬러 패턴(CP)으로 대체된 점에서 도 17의 실시예와 차이가 있다.
컬러 패턴(CP)은 도 17의 상부 흡광 부재(UBM)와 실질적으로 동일한 격자형 패턴으로 형성될 수 있다. 다만, 컬러 패턴(CP)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하여 제3 컬러 필터층(CFL3)과 일체화되어 형성될 수 있다. 제3 서브 화소(SPX3)의 차광 영역(BA)에는 실질적으로 제3 컬러 필터층(CFL3)의 재료가 더 큰 폭으로 형성되어 제2 캡핑층(CPL2) 상에 배치될 수 있다.
제1 서브 화소(SPX1)의 제1 투광 영역(TA1) 및 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)에 인접한 차광 영역(BA)에는 컬러 패턴(CP) 상에 제1 컬러 필터층(CFL1) 및 제2 컬러 필터층(CFL2) 중 적어도 어느 하나가 부분적으로 배치될 수 있다. 제1 컬러 필터층(CFL1) 및 제2 컬러 필터층(CFL2)은 각각 제3 컬러 필터층(CFL3)과 다른 색의 염료를 포함함에 따라, 이들이 적층된 부분에서는 광의 투과가 차단될 수 있다. 또한, 제3 컬러 필터층(CFL3)이 청색의 색료를 포함한 실시예에서, 차광 영역(BA)을 투과한 외광 또는 반사광은 청색 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 차광 영역(BA)에서 상부 흡광 부재(UBM)가 생략되고 컬러 패턴(CP)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10_3)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
비표시 영역(NDA)의 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 배치되는 상부 구조물(US_3)은 컬러 패턴(CP)과 동일한 재료를 포함할 수 있다. 상부 구조물(US_3)은 컬러 패턴(CP)과 동일한 공정에서 형성되고, 제3 컬러 필터층(CFL3)과 동일한 재료를 포함할 수 있다. 상부 구조물(US_3)은 오버코트층(OC)의 넘침을 방지하는 구조물로서, 구조적 특징이 유지된다면 그 재료는 달라질 수 있다. 본 실시예의 표시 장치(10_3)는 차광 영역(BA)에 배치되는 컬러 패턴(CP)을 포함함에 따라, 상부 구조물(US_3)의 재료도 도 18의 실시예와 달라질 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물들 및 컬러 필터층을 나타내는 단면도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 하나의 컬러 패턴(CP)이 복수의 컬러 패턴(CP1, CP2, CP3)으로 대체될 수 있다. 본 실시예는 컬러 패턴(CP)이 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함하는 컬러 패턴(CP1, CP2, CP3)들이 적층된 구조로 형성된 점에서 도 18의 실시예와 차이가 있다.
제1 컬러 패턴(CP1)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제1 컬러 패턴(CP1)은 차광 영역(BA)에서 제2 캡핑층(CPL2) 상에 직접 배치될 수 있으며, 제1 서브 화소(SPX1)의 제1 투광 영역(TA1)과 인접한 차광 영역(BA)에서는 제1 컬러 필터층(CFL1)과 일체화될 수 있다.
제2 컬러 패턴(CP2)은 제2 컬러 필터층(CFL2)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제2 컬러 패턴(CP2)은 차광 영역(BA)에서 제2 컬러 패턴(CP2) 상에 직접 배치될 수 있으며, 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)과 인접한 차광 영역(BA)에서는 제2 컬러 필터층(CFL2)과 일체화될 수 있다. 이와 유사하게, 제3 컬러 패턴(CP3)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제3 컬러 패턴(CP3)은 차광 영역(BA)에서 제2 컬러 패턴(CP2) 상에 직접 배치될 수 있으며, 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)과 인접한 차광 영역(BA)에서는 제3 컬러 필터층(CFL3)과 일체화될 수 있다.
본 실시예에 따른 표시 장치(10_4)는 복수의 컬러 패턴(CP1, CP2, CP3)들이 적층된 구조를 갖고 도 18의 상부 흡광 부재(UBM)와 동일한 역할을 수행함에 따라, 서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다.
도 21은 다른 실시예에 따른 표시 장치에서 표시 영역과 비표시 영역의 경계를 가로지르는 단면을 나타내는 도면이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 표시 영역(DPA)의 최외곽부에 배치된 더미 화소(DPX)들과, 더미 화소(DPX)와 서브 화소(SPXn)의 경계 및 표시 영역(DPA)과 비표시 영역(NDA)의 경계에 배치된 제5 뱅크(BNL5)를 더 포함할 수 있다.
더미 화소(DPX)는 표시 영역(DPA)의 서브 화소(SPXn)와 실질적으로 동일한 구조를 가질 수 있다. 다만, 더미 화소(DPX)에는 전극(RME)들 상에 발광 소자(ED)가 배치되지 않으므로, 전기 신호가 인가되더라도 광이 출사되지 않는 화소일 수 있다. 더미 화소(DPX)는 구획된 영역 상 표시 영역(DPA) 내에 배치되나, 광이 출사되지 않는 화소로 상부 흡광 부재(UBM)의 하부에 배치될 수 있다. 표시 장치(10_5)의 제조 공정 중, 표시 영역(DPA)에 수행되는 패터닝 공정은 위치에 무관하게 각 서브 화소(SPXn)들이 동일한 구조를 갖도록 균일하게 진행될 필요가 있다. 다만, 표시 영역(DPA)의 최외곽부는 패터닝 공정이 수행되는 영역과 그렇지 않는 영역의 경계에 위치함에 따라, 표시 영역(DPA)의 내측에 비하여 공정 오차가 발생할 가능성이 있다. 표시 영역(DPA)의 최외곽부에 위치한 서브 화소(SPXn)들이 패터닝 공정의 오차에 따라 화소 간 편차가 발생할 수 있으므로, 이를 방지하기 위해 표시 영역(DPA)의 최외곽부에는 발광 소자(ED)들이 배치되지 않는 더미 화소(DPX)들이 배치될 수 있다.
더미 화소(DPX)는 발광 소자(ED)들을 제외하고 내측에 위치한 서브 화소(SPXn)들과 동일하게 돌출 패턴(BP), 전극(RME), 절연층(PAS1, PAS2, PAS3)들, 및 연결 전극(CNE)들이 배치될 수 있다. 또한, 더미 화소(DPX)에 배치되는 제2 절연층(PAS2)은 내측 서브 화소(SPXn)들과 다른 패턴 형상을 가질 수 있다. 제2 절연층(PAS2)은 더미 화소(DPX)의 중심을 기준으로 내측에는 일부 패턴이 돌출 패턴(BP) 및 서브 뱅크(SB) 상에 배치되나, 더미 화소(DPX)의 중심을 기준으로 외측에는 패턴이 남지 않을 수 있다. 반면, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 표시 영역(DPA)으로부터 비표시 영역(NDA)까지 연장되어 배치될 수 있다.
또한, 컬러 제어 구조물(TPL, WCL1, WCL2)들 및 컬러 필터층(CFL)은 더미 화소(DPX) 상에 배치되지 않을 수 있다. 더미 화소(DPX)에는 발광 소자(ED)들이 배치되지 않으므로, 광의 파장을 변환시키는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL)은 더미 화소(DPX) 상에 배치되지 않으며, 상부 흡광 부재(UBM)가 그 자리를 대신할 수 있다.
한편, 더미 화소(DPX)와 서브 화소(SPXn)의 경계에는 제1 뱅크(BNL1)가 배치되고, 표시 영역(DPA)의 최외곽부에는 더미 화소(DPX)들 및 그 내측 영역을 둘러싸는 제5 뱅크(BNL5)가 배치될 수 있다. 제5 뱅크(BNL5)는 표시 영역(DPA)을 둘러싸며 비표시 영역(NDA)과의 경계에 배치됨과 동시에, 봉지 구조물의 저굴절층(LRL)이 비표시 영역(NDA)에서 넘치는 것을 방지할 수 있다. 제5 뱅크(BNL5)는 서브 화소(SPXn)들의 경계에 배치된 제1 뱅크(BNL1)와 동일한 공정에서 형성될 수 있다. 다만, 제5 뱅크(BNL5)는 제1 뱅크(BNL1)와 달리, 제2 뱅크(BNL2)와 동일한 유기 물질 넘침 방지 역할을 수행할 수 있다. 본 실시예는 서브 화소(SPXn)의 외측에 배치된 제1 뱅크(BNL1)와 제1 골짜기부(VA1) 사이에 배치된 더미 화소(DPX) 및 표시 영역(DPA)의 외측에 배치된 제5 뱅크(BNL5)를 더 포함하여, 패터닝 공정에서 서브 화소(SPXn)들 간의 균일성을 향상시키면서 더미 화소(DPX)에 배치된 제5 뱅크(BNL5)를 유기 물질의 넘침을 방지하는 구조물로 활용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치된 보호층;
    상기 보호층 상에 배치된 비아층;
    상기 표시 영역에서 상기 비아층 상에 배치된 전극들, 및 상기 전극들 상에 배치된 발광 소자들을 포함하는 서브 화소들;
    상기 비아층 상에 배치되고, 상기 표시 영역에서 상기 서브 화소들을 둘러싸는 제1 뱅크;
    상기 비아층 상에 배치되고, 상기 비표시 영역에서 상기 제1 뱅크와 이격된 제2 뱅크;
    상기 비아층 상에 배치되고 상기 비표시 영역에서 상기 제2 뱅크와 이격된 제3 뱅크; 및
    상기 비표시 영역에서 상기 제1 뱅크와 상기 제2 뱅크 사이에 배치되고, 상기 비아층 및 상기 보호층을 관통하는 제1 골짜기부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전극들 상에 배치된 제1 절연층;
    상기 발광 소자들 상에 배치된 제2 절연층; 및
    상기 제1 절연층과 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고,
    상기 제1 절연층 및 상기 제3 절연층은 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치되며,
    상기 제1 뱅크, 상기 제2 뱅크, 및 상기 제3 뱅크는 각각 상기 제3 절연층 상에 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 기판과 상기 보호층 사이에 배치된 제1 층간 절연층을 더 포함하고,
    상기 제1 절연층 및 상기 제3 절연층은 각각 일부분이 상기 제1 골짜기부 내에 배치되고,
    상기 제1 절연층은 상기 제1 골짜기부에 의해 노출된 상기 제1 층간 절연층과 접촉하며,
    상기 제3 절연층은 상기 비표시 영역에서 상기 제1 절연층 상에 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 서브 화소들 각각은 상기 전극 중 어느 하나 및 상기 발광 소자와 전기적으로 접촉하며 상기 제3 절연층 상에 배치된 제1 연결 전극; 및
    상기 전극 중 어느 하나 및 상기 발광 소자와 전기적으로 접촉하며 상기 제3 절연층과 상기 제2 절연층 사이에 배치된 제2 연결 전극을 더 포함하는 표시 장치.
  5. 제2 항에 있어서,
    상기 표시 영역에서 상기 제1 뱅크가 둘러싸는 영역 내에 배치된 컬러 제어 구조물들;
    상기 컬러 제어 구조물들 각각 및 상기 제1 뱅크 상에 배치된 제1 캡핑층;
    상기 제1 캡핑층 상에 배치된 저굴절층; 및
    상기 저굴절층 상에 배치된 제2 캡핑층을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 캡핑층은 상기 제2 뱅크 및 상기 제3 뱅크를 덮고,
    상기 저굴절층은 상기 표시 영역으로부터 상기 제2 뱅크까지 배치되며 적어도 일부분이 상기 제1 골짜기부 내에 배치된 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 캡핑층은 상기 제2 뱅크 및 상기 제3 뱅크 상에서 상기 제3 절연층 상에 배치된 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 캡핑층은 상기 제2 뱅크 및 상기 제3 뱅크 상에서 상기 제1 캡핑층과 접촉하며 배치된 표시 장치.
  9. 제5 항에 있어서,
    상기 제2 캡핑층 상에 배치되며 상기 제1 뱅크와 중첩하는 상부 흡광 부재;
    상기 제2 캡핑층 상에서 상부 흡광 부재가 개구하는 영역에 각각 배치된 컬러 필터층; 및
    상기 상부 흡광 부재와 상기 컬러 필터층들 각각 상에 배치된 오버코트층을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 뱅크 및 상기 제3 뱅크 상에 배치된 상부 구조물을 더 포함하고,
    상기 오버코트층은 상기 표시 영역 및 상기 비표시 영역에 걸쳐 배치되되 상기 제2 뱅크 상에 배치된 상기 상부 구조물까지 배치된 표시 장치.
  11. 제5 항에 있어서,
    상기 비표시 영역에서 상기 제2 뱅크와 상기 제3 뱅크 사이에 배치되고, 상기 비아층 및 상기 보호층을 관통하는 제2 골짜기부를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 절연층 및 상기 제3 절연층은 각각 일부분이 상기 제2 골짜기부 내에 배치되고,
    상기 제1 캡핑층 및 상기 제2 캡핑층은 각각 일부분이 상기 제2 골짜기부 내에 배치되며 서로 접촉하는 표시 장치.
  13. 제2 항에 있어서,
    상기 제1 뱅크와 상기 제1 골짜기부 사이에서 상기 제3 절연층 상에 배치된 제4 뱅크들을 더 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 표시 영역에서 최외곽에 배치된 상기 서브 화소들을 둘러싸며, 상기 전극들이 배치된 더미 화소들; 및
    상기 표시 영역과 상기 비표시 영역의 경계에서 상기 더미 화소들을 둘러싸는 제5 뱅크를 더 포함하는 표시 장치.
  15. 제1 항에 있어서,
    상기 기판과 상기 보호층 사이에 배치된 제1 층간 절연층;
    상기 제1 골짜기부의 외측에서 상기 제1 층간 절연층과 상기 보호층 사이에 배치된 제1 배선;
    상기 제1 골짜기부의 내측에서 상기 제1 층간 절연층과 상기 보호층 사이에 배치된 제2 배선; 및
    상기 제1 층간 절연층과 상기 기판 사이에 배치되고 상기 제1 골짜기부와 두께 방향으로 중첩하는 제1 브릿지 배선을 더 포함하고,
    상기 제1 배선 및 상기 제2 배선은 각각 상기 제1 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 배선 및 상기 제2 배선과 접촉하는 표시 장치.
  16. 표시 영역, 및 상기 표시 영역 주변의 비표시 영역;
    상기 표시 영역에 배치되고, 제1 방향, 및 상기 제1 방향과 교차하는 제2 방향으로 배치된 서브 화소들로서, 제1 전극, 상기 제1 전극과 이격된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자들을 포함하는 서브 화소들;
    상기 표시 영역 및 상기 비표시 영역에 배치되고, 상기 제1 전극 및 상기 제2 전극을 덮는 제1 절연층;
    상기 표시 영역에서 상기 서브 화소들을 둘러싸는 제1 뱅크;
    상기 비표시 영역에서 상기 제1 뱅크와 이격되어 상기 제1 뱅크를 둘러싸는 제1 골짜기부;
    상기 비표시 영역에서 상기 제1 골짜기부와 이격되어 상기 제1 골짜기부를 둘러싸는 제2 뱅크; 및
    상기 비표시 영역에서 상기 제2 뱅크와 이격되어 상기 제2 뱅크를 둘러싸는 제3 뱅크를 포함하고,
    상기 제1 뱅크, 상기 제2 뱅크 및 상기 제3 뱅크는 양각 패턴 형상을 갖고 상기 제1 절연층 상에 배치되며,
    상기 제1 골짜기부는 음각 패턴 형상을 갖고 상기 제1 절연층의 일부분이 내부에 배치된 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 뱅크와 상기 제1 골짜기부 사이에서 양각 패턴 형상을 갖고 상기 제1 절연층 상에 배치된 제4 뱅크들을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제4 뱅크들은 일 방향으로 연장되고 서로 상기 제1 방향 및 상기 제2 방향으로 이격되어 배치된 표시 장치.
  19. 제18 항에 있어서,
    상기 제4 뱅크들은 상기 일 방향으로 연장된 길이가 다른 상기 제4 뱅크와 상기 일 방향으로 이격된 간격보다 큰 표시 장치.
  20. 제16 항에 있어서,
    상기 비표시 영역에서 음각 패턴 형성을 갖고 상기 제2 뱅크와 상기 제3 뱅크 사이에 배치된 제2 골짜기부를 더 포함하고,
    상기 제1 절연층은 일부분이 상기 제2 골짜기부 내에 배치된 표시 장치.
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