WO2023136629A1 - 표시 장치 및 이의 제조 방법 - Google Patents

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WO2023136629A1
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light emitting
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신동희
박노경
손선권
차나현
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삼성디스플레이 주식회사
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    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • OLEDs organic light emitting displays
  • LCDs liquid crystal displays
  • Self-luminous display devices include an organic light-emitting display device using an organic material as a light-emitting element and an inorganic light-emitting display device using an inorganic material as a light-emitting material.
  • An object of the present invention is to provide a display device in which a repair process is easy while simplifying a manufacturing process.
  • a display device for solving the above problems is a first electrode disposed on a substrate, a second electrode spaced apart from the first electrode, and a first electrode disposed on the first electrode and the second electrode.
  • an insulating layer , a plurality of light emitting elements disposed on the first electrode and the second electrode on the first insulating layer, a bank layer disposed on the first insulating layer and including an opening in which the light emitting elements are disposed;
  • a contact electrode layer disposed on the light emitting element and the bank layer and including a first contact electrode and a second contact electrode spaced apart from each other on the light emitting element, disposed on the contact electrode layer and disposed on the first contact electrode
  • An intermediate layer including a first pattern portion and a second pattern portion spaced apart from the first pattern portion and disposed on the second contact electrode, and a first connection electrode disposed on the intermediate layer and disposed on the first pattern portion and a connection electrode layer including a second connection electrode spaced apart from the first connection electrode and disposed on the second pattern part, where
  • the side surfaces of the first pattern portion and the second pattern portion facing each other may be parallel to the side surfaces of the first connection electrode and the second connection electrode facing each other.
  • Each of the outer side sides opposite to the side sides where the first contact electrode and the second contact electrode face each other may be aligned with the outer side sides opposite to the side sides where the first pattern part and the second pattern part face each other. there is.
  • Each of the contact electrode layer and the connection electrode layer may include at least one of ITO, IZO, ITZO, and aluminum, and the intermediate layer may include an insulating material.
  • the intermediate layer may include an organic insulating material
  • the contact electrode layer may include IZO
  • the connection electrode layer may include ITO.
  • the intermediate layer may include an inorganic insulating material.
  • a distance between the first contact electrode and the second contact electrode may be smaller than or equal to a distance between the first connection electrode and the second connection electrode.
  • the first contact electrode may contact a first end of the light emitting device, and the second contact electrode may contact a second end of the light emitting device.
  • the first contact electrode penetrates the first insulating layer and contacts the first electrode through a first contact portion disposed so as not to overlap with the bank layer, and the second contact electrode penetrates the first insulating layer, The second electrode may be contacted through a second contact portion disposed to not overlap the bank layer.
  • the first contact electrode includes a first contact portion contacting the light emitting element and a second contact portion separated from the first contact portion and contacting the first electrode, and the first connection electrode penetrates the first pattern portion. may contact the first contact portion and the second contact portion, respectively, through a contact hole formed thereon.
  • the bank layer includes a first barrier rib disposed on the first electrode, a second barrier rib disposed on the second electrode and spaced apart from the first barrier rib with the opening interposed therebetween, and the first barrier rib and the second barrier rib disposed therebetween.
  • a bank portion having a thickness greater than that of the barrier rib and surrounding a portion where the light emitting element is disposed may be included, and the light emitting element may be disposed between the first barrier rib and the second barrier rib.
  • the first barrier rib, the second barrier rib, and the bank portion may be integrated.
  • the first contact electrode contacts the light emitting element and is directly disposed on the first barrier rib and the bank portion
  • the second contact electrode contacts the light emitting element and is directly disposed on the second barrier rib and the bank portion. It can be.
  • Each of the first pattern portion and the first connection electrode may overlap the first barrier rib in a thickness direction, and the second pattern portion and the second connection electrode may each overlap the second barrier rib in a thickness direction.
  • a width of the opening between the first barrier rib and the second barrier rib may be greater than a distance between the first contact electrode and the second contact electrode.
  • a method of manufacturing a display device includes a substrate, a first electrode and a second electrode disposed to be spaced apart from each other on the substrate, a first barrier rib disposed on the first electrode, and the first electrode disposed on the substrate.
  • a bank layer including a second barrier rib disposed on two electrodes, and light emitting elements disposed between the first barrier rib and the second barrier rib with both ends disposed on the first electrode and the second electrode; a contact electrode material layer disposed on the light emitting element and the bank layer; an insulating material layer disposed on the contact electrode material layer; And forming a connecting electrode material layer disposed on the insulating material layer, patterning the connecting electrode material layer and the insulating material layer to remove a portion overlapping the light emitting element, and including connecting electrodes spaced apart from each other, respectively.
  • the insulating material layer may include an organic insulating material, and a drying process of the insulating material layer may be performed after a process of patterning the connection electrode material layer and the insulating material layer.
  • connection electrode material layer may include a-ITO, and the contact electrode material layer may include IZO.
  • connection electrodes spaced apart from each other facing each other may be parallel to side sides of the pattern parts spaced apart from each other facing each other and side sides of the contact electrodes spaced apart from each other facing each other.
  • An interval at which the contact electrodes are spaced apart from each other may be smaller than a interval between the first barrier rib and the second barrier rib.
  • a display device includes a contact electrode layer, an intermediate layer, and a connection electrode layer sequentially disposed on a light emitting device.
  • a disconnection defect occurs in the contact electrode layer, a repair process is immediately possible through the connection electrode layer, thereby facilitating the repair process.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a view showing a planar arrangement of electrodes and a second insulating layer disposed in one pixel of FIG. 2 .
  • FIG. 4 is a diagram illustrating a planar arrangement of electrodes and a connection electrode layer disposed in one pixel of FIG. 2 .
  • FIG. 5 is a cross-sectional view taken along the line E1-E1' of FIG. 2;
  • FIG. 6 is a cross-sectional view taken along the line E2-E2' of FIG. 2;
  • FIG. 7 is a cross-sectional view of a portion of a display device in which a repair process is performed, according to an exemplary embodiment.
  • FIG. 8 is a schematic diagram of a light emitting device according to an embodiment.
  • 9 to 14 are cross-sectional views sequentially illustrating manufacturing processes of a display device according to an exemplary embodiment.
  • FIG. 15 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 16 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 17 is a plan view of a display device according to another exemplary embodiment.
  • FIG. 18 is a cross-sectional view taken along the line E3-E3' of FIG. 17;
  • 19 is a plan view of a display device according to another exemplary embodiment.
  • FIG. 20 is a cross-sectional view taken along the line E4-E4' of FIG. 19 .
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device providing a display screen.
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation device, a game machine, a digital camera, a camcorder, and the like may be included in the display device 10 .
  • the display device 10 includes a display panel providing a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, and a field emission display panel.
  • the display panel a case in which an inorganic light emitting diode display panel is applied is exemplified, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously changed.
  • the display device 10 may have a shape such as a horizontally long rectangle, a vertically long rectangle, a square, a rectangle with rounded corners (vertexes), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 .
  • FIG. 1 a rectangular display device 10 having a long length in the second direction DR2 is illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area where the screen can be displayed, and the non-display area NDA is an area where the screen is not displayed.
  • the display area DPA may be referred to as an active area, and the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • a plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangle or a square on a plane, but is not limited thereto and may be a rhombus shape with each side inclined in one direction.
  • Each pixel PX may be arranged in a stripe type or an island type.
  • each of the pixels PX may display a specific color by including one or more light emitting elements emitting light of a specific wavelength range.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may entirely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed or external devices may be mounted in each non-display area NDA.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 2 illustrates electrodes RME (RME1 and RME2) disposed in one pixel PX of the display device 10, a bank layer BNL, a plurality of light emitting elements ED, and a contact electrode layer CNL: CNE1 and CNE2. ) is shown in planar arrangement.
  • each of the pixels PX of the display device 10 may include a plurality of sub-pixels SPXn.
  • one pixel PX may include a first sub-pixel SPX1 , a second sub-pixel SPX2 , and a third sub-pixel SPX3 .
  • the first sub-pixel SPX1 emits light of a first color
  • the second sub-pixel SPX2 emits light of a second color
  • the third sub-pixel SPX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each sub-pixel SPXn may emit light of the same color.
  • each sub-pixel SPXn may emit blue light.
  • one pixel PX includes three sub-pixels SPXn, but is not limited thereto, and the pixel PX may include a larger number of sub-pixels SPXn.
  • Each sub-pixel SPXn of the display device 10 may include an emission area EMA and a non-emission area.
  • the light emitting area EMA may be an area where the light emitting device ED is disposed and emits light of a specific wavelength range.
  • the non-emission area may be an area in which the light emitting device ED is not disposed and the light emitted from the light emitting device ED does not reach and is not emitted.
  • the light emitting area EMA may include an area where the light emitting device ED is disposed, and an area adjacent to the light emitting device ED and from which light emitted from the light emitting device ED is emitted.
  • the light emitting area EMA may also include an area in which light emitted from the light emitting device ED is reflected or refracted by another member to be emitted.
  • a plurality of light emitting devices ED may be disposed in each sub-pixel SPXn, and may form an emission area including an area in which they are disposed and an area adjacent thereto.
  • each light emitting region EMA of each sub-pixel SPXn have a uniform area, but is not limited thereto.
  • each light emitting area EMA of each sub pixel SPXn may have a different area according to the color or wavelength band of light emitted from the light emitting device ED disposed in the corresponding sub pixel.
  • Each sub-pixel SPXn may further include a sub-region SA disposed in the non-emission area.
  • the sub-region SA of the corresponding sub-pixel SPXn may be disposed on the lower side, which is the other side of the emission area EMA in the first direction DR1 .
  • the light emitting area EMA and the sub area SA are alternately arranged along the first direction DR1, and between the light emitting areas EMA of the different sub pixels SPXn spaced apart in the first direction DR1 are sub An area SA may be disposed.
  • the light emitting area EMA and the sub area SA are alternately arranged in the first direction DR1, and each of the light emitting area EMA and the sub area SA is repeatedly arranged in the second direction DR2. It can be.
  • the present invention is not limited thereto, and the emission areas EMAs and sub areas SA in the plurality of pixels PX may have a different arrangement from that of FIG. 2 .
  • the light emitting device ED is not disposed in the sub area SA, light is not emitted, but a portion of the electrode RME disposed in each sub pixel SPXn may be disposed.
  • the electrodes RME disposed in different sub-pixels SPXn may be disposed to be separated from each other in the separator ROP of the sub-region SA.
  • the display device 10 may include a plurality of electrodes RME: RME1 and RME2, a bank layer BNL, light emitting elements ED, and contact electrode layers CNL: CNE1 and CNE2.
  • the display device 10 includes an intermediate layer ('PML' in FIG. 3) and a connection electrode layer ('BRL: BR1, BR2' in FIG. 4) disposed on the contact electrode layer (CNL).
  • a plurality of electrodes RME are disposed in each sub-pixel SPXn in a shape extending in one direction.
  • the plurality of electrodes RME1 and RME2 extend in the first direction DR1 and may be disposed in the light emitting area EMA and the sub area SA of the sub pixel SPXn, and they extend in the second direction DR2. They can be spaced apart.
  • the plurality of electrodes RME may be electrically connected to the light emitting element ED, which will be described later, but is not limited thereto.
  • the electrodes RME may not be electrically connected to the light emitting element ED.
  • the display device 10 may include a first electrode RME1 and a second electrode RME2 disposed on each sub-pixel SPXn.
  • the first electrode RME1 is disposed on the left side of the center of the light emitting area EMA, and the second electrode RME2 is spaced apart from the first electrode RME1 in the second direction DR2 to the center of the light emitting area EMA. is placed on the right side of
  • the first electrode RME1 and the second electrode RME2 of different sub-pixels SPXn may be spaced apart from each other based on the separator ROP located in the sub-region SA of one sub-pixel SPXn. .
  • two electrodes RME for each sub-pixel SPXn have a shape extending in the first direction DR1, but is not limited thereto.
  • the display device 10 may have a shape in which a greater number of electrodes RME are disposed in one sub-pixel SPXn, the electrodes RME are partially bent, and the widths are different depending on positions. there is.
  • the bank layer BNL is disposed over the entire surface of the display area DPA, and may expose or surround portions of the plurality of sub pixels SPXn.
  • the bank layer BNL may surround the opening OP disposed in the light emitting area EMA of the sub pixel SPXn and the sub area SA disposed on one side of the light emitting area EMA.
  • the bank layer BNL may include an opening OP disposed on the entire surface of the display area DPA and exposing a portion of the emission area EMA of the sub-pixel SPXn.
  • the bank layer BNL may include a bank portion ('BNP' in FIG. 5) and barrier ribs ('BP1' and 'BP2' in FIG. 5) having a height lower than that of the bank portion BNP.
  • the bank unit BNP may be disposed at a boundary between adjacent sub-pixels SPXn in the first and second directions DR1 and DR2, and may also be disposed at a boundary between the emission area EMA and the sub-region SA.
  • the sub-pixels SPXn, the emission area EMA, and the sub-area SA of the display device 10 may be areas divided by the arrangement of the bank part BNP.
  • Intervals between the plurality of sub-pixels SPXn, the emission areas EMAs, and the sub-areas SA may vary according to the width of the bank part BNP.
  • the bank portion BNP may overlap the electrodes RME1 and RME2 at the boundary of the sub-pixel SPXn and between the emission area EMA and the sub-area SA.
  • the barrier ribs BP1 and BP2 of the bank layer BNL may be integrated with the bank portion BNP and disposed in the light emitting area EMA of each sub-pixel SPXn.
  • the barrier ribs BP1 and BP2 may be spaced apart from each other with the opening OP disposed in the light emitting area EMA interposed therebetween.
  • Light emitting elements ED may be disposed in the opening OP formed by the barrier ribs BP1 and BP2.
  • the barrier ribs BP1 and BP2 may overlap the electrodes RME1 and RME2 respectively in the emission area EMA of the sub-pixel SPXn.
  • the light emitting devices ED may be disposed in the light emitting area EMA.
  • the light emitting devices ED may be disposed in the opening OP of the bank layer BNL and spaced apart from each other in the first direction DR1.
  • the plurality of light emitting elements ED may have a shape extending in one direction, and both ends may be disposed on different electrodes RME.
  • the light emitting element ED may have a first end disposed on the first electrode RME1 and a second end disposed on the second electrode RME2 .
  • the length of the light emitting element ED may be longer than the distance between the electrodes RME spaced apart in the second direction DR2 .
  • the light emitting elements ED may be arranged substantially perpendicular to the first direction DR1 in which the electrodes RME extend. However, it is not limited thereto, and the elongated direction of the light emitting device ED may be disposed toward the second direction DR2 or a direction inclined at an angle thereto.
  • the contact electrode layer CNL may be disposed on the light emitting element ED and the bank layer BNL.
  • Each of the contact electrodes CNE may have a shape extending in one direction and may be spaced apart from each other.
  • Each of the contact electrodes CNE may contact the light emitting element ED and be electrically connected to the electrodes RME.
  • the contact electrode CNE may include a first contact electrode CNE1 and a second contact electrode CNE2 disposed in each sub-pixel SPXn.
  • the first contact electrode CNE1 has a shape extending in the first direction DR1 and may be disposed on the first electrode RME1.
  • the first contact electrode CNE1 partially overlaps the first electrode RME1 and may be disposed from the emission area EMA to the sub area SA.
  • the second contact electrode CNE2 has a shape extending in the first direction DR1 and may be disposed on the second electrode RME2.
  • the second contact electrode CNE2 partially overlaps the second electrode RME2 and may be disposed from the light emitting area EMA to the sub area SA.
  • the first contact electrode CNE1 may contact the first end of the light emitting element ED, and the second contact electrode CNE2 may contact the second end of the light emitting element ED.
  • each of the contact electrodes CNE of the display device 10 may contact the electrode RME through the contact portions CT1 and CT2 disposed in the sub area SA.
  • the first contact electrode CNE1 may contact the first electrode RME1 through the first contact portion CT1 in the sub area SA.
  • the second contact electrode CNE2 may contact the second electrode RME2 through the second contact portion CT2 in the sub area SA.
  • Each of the contact electrodes CNE may be electrically connected to the first voltage line VL1 or the second voltage line VL2 through the electrode RME.
  • the first contact electrode CNE1 is electrically connected to the first transistor T1 and the first voltage line VL1 through the first electrode RME1 to receive the first power supply voltage, and the second contact electrode CNE2.
  • Each contact electrode CNE may contact the light emitting element ED in the light emitting area EMA to transmit a power voltage to the light emitting element ED.
  • FIG. 3 is a view showing a planar arrangement of electrodes and a second insulating layer disposed in one pixel of FIG. 2 .
  • FIG. 4 is a diagram illustrating a planar arrangement of electrodes and a connection electrode layer disposed in one pixel of FIG. 2 .
  • FIG. 3 illustrates relative planar arrangements of the intermediate layer PML, the electrodes RME1 and RME2, and the bank layer BNL disposed in one pixel PX.
  • FIG. 4 illustrates relative planar arrangements of the connection electrode layers (BRL: BR1 and BR2), the electrodes RME1 and RME2, and the bank layer BNL disposed in one pixel PX.
  • the display device 10 includes a connection electrode layer BRL disposed on the contact electrode layer CNL, and the contact electrode layer CNL and the connection electrode layer BRL.
  • a connection electrode layer BRL disposed on the contact electrode layer CNL, and the contact electrode layer CNL and the connection electrode layer BRL.
  • the intermediate layer PML and the connection electrode layer BRL may be disposed in the same pattern as the contact electrode layer CNL in a plan view.
  • the contact electrode layer (CNL), the intermediate layer (PML), and the connection electrode layer (BRL) overlap each other in the thickness direction and may be disposed in substantially the same pattern.
  • the intermediate layer PML may be disposed on the connection electrode layer CNL.
  • the middle layer PML includes a first pattern part P1 and a second pattern part P2, which may be disposed in a pattern extending in the first direction DR1, respectively.
  • the first pattern portion P1 may be disposed on the first contact electrode CNE1, and the second pattern portion P2 may be disposed on the second contact electrode CNE2.
  • the intermediate layer PML may also be disposed across the light emitting area EMA and the sub area SA. A portion of the middle layer PML may overlap the bank layer BNL.
  • connection electrode layer BRL may be disposed on the intermediate layer PML. Similar to the contact electrode layer CNL, the connection electrode layer BRL includes a first connection electrode BR1 and a second connection electrode BR2, each of which may extend in the first direction DR1.
  • the first connection electrode BR1 is disposed on the first pattern portion P1 of the middle layer PML and overlaps the first contact electrode CNE1
  • the second connection electrode BR2 is the second connection electrode of the middle layer PML. It is disposed on the pattern portion P2 and may overlap the second contact electrode CNE2.
  • connection electrodes BR1 and BR2 of the connection electrode layer BRL are also disposed between the light emitting area EMA and the sub area ( SA) can be placed over.
  • a portion of the connection electrodes BR1 and BR2 may overlap the bank layer BNL.
  • the contact electrodes CNE1 and CNE2 of the contact electrode layer CNL and the connection electrodes BR1 and BR2 of the connection electrode layer BRL may each include a conductive material.
  • the contact electrodes CNE1 and CNE2 may contact and electrically connect the electrode RME and the light emitting element ED.
  • the connection electrodes BR1 and BR2 of the connection electrode layer BRL may be disposed in an insulated state with the contact electrodes CNE1 and CNE2 and the intermediate layer PML interposed therebetween.
  • the connection electrodes BR1 and BR2 may be electrically connected to the contact electrodes CNE1 and CNE2.
  • the connection electrodes BR1 and BR2 perform a repair process to provide an electrical connection path between the contact electrodes CNE1 and CNE2.
  • 5 is a cross-sectional view taken along the line E1-E1' of FIG. 2; 6 is a cross-sectional view taken along the line E2-E2' of FIG. 2;
  • FIG. 5 shows a cross section crossing both ends of the light emitting element ED disposed in the first sub-pixel SPX1, the electrode contact holes CTD and CTS, and the contact portions CT1 and CT2.
  • FIG. shows a cross section crossing both ends of the light emitting device ED disposed in the first sub-pixel SPX1 and a portion of the bank layer BNL.
  • the display device 10 may include a substrate SUB, a semiconductor layer disposed thereon, a plurality of conductive layers, and a plurality of insulating layers.
  • the display device 10 may include a plurality of electrodes RME: RME1 and RME2, a light emitting element ED, contact electrode layers CNL: CNE1 and CNE2, and connection electrode layers BRL: BR1 and BR2.
  • the substrate SUB may be an insulating substrate.
  • the substrate SUB may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of being bent, folded, or rolled.
  • the substrate SUB may include a display area DPA and a non-display area NDA surrounding the display area DPA, and the display area DPA may include an emission area EMA and a sub area SA that is a part of the non-emission area. there is.
  • the first conductive layer may be disposed on the substrate SUB.
  • the first conductive layer may include a lower metal layer BML, a first voltage line VL1 and a second voltage line VL2.
  • the lower metal layer BML is disposed to overlap the active layer ACT1 of the first transistor T1.
  • the lower metal layer BML prevents light from being incident on the first active layer ACT1 of the first transistor or is electrically connected to the first active layer ACT1 to stabilize the electrical characteristics of the first transistor T1. function can be performed. However, the lower metal layer BML may be omitted.
  • the first voltage line VL1 receives a high potential voltage (or first power supply voltage) transmitted to the first electrode RME1, and the second voltage line VL2 applies a low potential voltage transmitted to the second electrode RME2.
  • a potential voltage (or second power supply voltage) may be applied.
  • the first voltage line VL1 may be electrically connected to the first transistor T1 through the conductive pattern of the third conductive layer (eg, the third conductive pattern CDP).
  • the second voltage line VL2 may be electrically connected to the second electrode RME2 through the conductive pattern of the third conductive layer (eg, the second conductive pattern CDP).
  • first voltage line VL1 and the second voltage line VL2 are disposed on the first conductive layer, but is not limited thereto.
  • first voltage line VL1 and the second voltage line VL2 may be disposed on the third conductive layer and directly electrically connected to the first transistor T1 and the second electrode RME2, respectively.
  • the buffer layer BL may be disposed on the first conductive layer and the substrate SUB.
  • the buffer layer BL is formed on the substrate SUB to protect the transistors of the pixel PX from moisture penetrating through the substrate SUB, which is vulnerable to moisture permeation, and may perform a surface planarization function.
  • a semiconductor layer is disposed on the buffer layer BL.
  • the semiconductor layer may include a first active layer ACT1 of the first transistor T1 and a second active layer ACT2 of the second transistor T2.
  • the first active layer ACT1 and the second active layer ACT2 may be disposed to partially overlap the first and second gate electrodes G1 and G2 of the second conductive layer, respectively.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or a combination thereof. In another embodiment, the semiconductor layer may include polycrystalline silicon.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor may be Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Gallium Oxide (IGO), or Indium Zinc Tin Oxide.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • IGO Indium Gallium Oxide
  • IZTO indium gallium tin oxide
  • IGZO indium gallium zinc oxide
  • IGZTO indium gallium zinc tin oxide
  • the display device 10 is not limited thereto, and the display device 10 may include a larger number of transistors. .
  • the first gate insulating layer GI is disposed on the semiconductor layer in the display area DPA.
  • the first gate insulating layer GI may serve as a gate insulating layer of each of the transistors T1 and T2.
  • the first gate insulating layer GI is patterned together with the gate electrodes G1 and G2 of the second conductive layer, which will be described later, and is partially disposed between the second conductive layer and the active layers ACT1 and ACT2 of the semiconductor layer. It has been exemplified, but is not limited thereto.
  • the first gate insulating layer GI may be entirely disposed on the buffer layer BL.
  • the second conductive layer is disposed on the first gate insulating layer GI.
  • the second conductive layer may include a first gate electrode G1 of the first transistor T1 and a second gate electrode G2 of the second transistor T2.
  • the first gate electrode G1 is disposed to overlap the channel region of the first active layer ACT1 in the third direction DR3, which is the thickness direction
  • the second gate electrode G2 is formed to overlap the channel region of the second active layer ACT2. It may be disposed to overlap the channel region in the third direction DR3, which is the thickness direction.
  • the second conductive layer may further include one electrode of the storage capacitor.
  • the first interlayer insulating layer IL1 is disposed on the second conductive layer.
  • the first interlayer insulating layer IL1 may serve as an insulating layer between the second conductive layer and other layers disposed thereon and may protect the second conductive layer.
  • the third conductive layer is disposed on the first interlayer insulating layer IL1.
  • the third conductive layer may include a plurality of conductive patterns CDP1 , CDP2 , and CDP3 and source electrodes S1 and S2 and drain electrodes D1 and D2 of the respective transistors T1 and T2 .
  • Some of the conductive patterns CDP1 , CDP2 , and CDP3 electrically connect conductive layers or semiconductor layers of different layers to each other and may serve as source/drain electrodes of the transistors T1 and T2 .
  • the first conductive pattern CDP1 may contact the first active layer ACT1 of the first transistor T1 through a contact hole penetrating the first interlayer insulating layer IL1.
  • the first conductive pattern CDP1 may contact the lower metal layer BML through a contact hole penetrating the first interlayer insulating layer IL1 and the buffer layer BL.
  • the first conductive pattern CDP1 may serve as a first source electrode S1 of the first transistor T1.
  • the first conductive pattern CDP1 may be electrically connected to the first electrode RME1 or the first contact electrode CNE1.
  • the first transistor T1 may transfer the first power supply voltage applied from the first voltage line VL1 to the first electrode RME1 or the first contact electrode CNE1.
  • the second conductive pattern CDP2 may contact the second voltage line VL2 through a contact hole penetrating the first interlayer insulating layer IL1 and the buffer layer BL.
  • the second conductive pattern CDP2 may be electrically connected to the first electrode RME1 or the first contact electrode CNE1.
  • the second voltage line VL2 may transfer the second power supply voltage to the second electrode RME2 or the second contact electrode CNE2.
  • the third conductive pattern CDP3 may contact the first voltage line VL1 through a contact hole penetrating the first interlayer insulating layer IL1 and the buffer layer BL. Also, the third conductive pattern CDP3 may contact the first active layer ACT1 of the first transistor T1 through a contact hole penetrating the first interlayer insulating layer IL1. The third conductive pattern CDP3 electrically connects the first voltage line VL1 to the first transistor T1 and may serve as a first drain electrode D1 of the first transistor T1.
  • the second source electrode S2 and the second drain electrode D2 may contact the second active layer ACT2 of the second transistor T2 through a contact hole penetrating the first interlayer insulating layer IL1, respectively. there is.
  • the second transistor T2 may transfer a data signal to the first transistor T1 or an initialization signal.
  • the first passivation layer PV1 is disposed on the third conductive layer.
  • the first passivation layer PV1 may serve as an insulating layer between the third conductive layer and other layers and protect the third conductive layer.
  • the aforementioned buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the first protective layer PV1 may include a plurality of inorganic layers alternately stacked with each other.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the first protective layer PV1 may include silicon oxide (SiO x ), silicon nitride (Silicon Nitride, SiN x ), silicon oxynitride (Silicon Oxynitride, SiO x N y ) It may be formed of a double layer in which inorganic layers including at least one are stacked, or multi-layers in which they are alternately stacked.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the first protective layer PV1 are made of one inorganic layer including the above-described insulating material. may be done Also, in some embodiments, the first interlayer insulating layer IL1 may be made of an organic insulating material such as polyimide (PI).
  • PI polyimide
  • the via layer VIA is disposed on the third conductive layer in the display area DPA.
  • the via layer VIA may include an organic insulating material, such as polyimide (PI), to compensate for a level difference caused by lower conductive layers, and may have a flat upper surface. However, in some embodiments, the via layer VIA may be omitted.
  • PI polyimide
  • the display device 10 is a display element layer disposed on the via layer VIA, and includes electrodes RME (RME1, RME2), a bank layer BNL, a light emitting element ED, a contact electrode layer CNL, and a connection electrode layer. (BRL). Also, the display device 10 may include a first insulating layer PAS1 and an intermediate layer PML disposed on the via layer VIA.
  • a plurality of electrodes RME may be disposed on the via layer VIA.
  • the plurality of electrodes RME may be directly disposed on the via layer VIA and face each other while being spaced apart from each other.
  • the first electrode RME1 and the second electrode RME2 may overlap barrier ribs BP1 and BP2 of the bank layer BNL, which will be described later.
  • the first electrode RME1 may overlap the first barrier rib BP1, and the second electrode RME2 may overlap the second barrier rib BP2.
  • the first electrode RME1 and the second electrode RME2 are spaced apart from each other, and a space in which they are spaced apart may overlap the opening OP of the bank layer BNL.
  • the distance between the first and second electrodes RME1 and RME2 is equal to the width of the opening OP of the bank layer BNL or the first and second barrier ribs BP1 and BP2 ) may be smaller than the interval between The opening OP has a width sufficient for the light emitting element ED to be disposed, and the first electrode RME1 and the second electrode RME2 are spaced apart enough to allow both ends of the light emitting element ED to be placed therein. can be separated by
  • Each of the electrodes RME may directly contact the third conductive layer through the electrode contact holes CTD and CTS at a portion overlapping the bank layer BNL between the light emitting area EMA and the sub area SA.
  • the first electrode contact hole CTD is formed in an area where the bank layer BNL and the first electrode RME1 overlap
  • the second electrode contact hole CTS is formed in the region where the bank layer BNL and the second electrode RME2 overlap. may be formed in the overlapping region.
  • the first electrode RME1 may contact the first conductive pattern CDP1 through the first electrode contact hole CTD penetrating the via layer VIA and the first passivation layer PV1.
  • the second electrode RME2 may contact the second conductive pattern CDP2 through the second electrode contact hole CTS penetrating the via layer VIA and the first passivation layer PV1.
  • the first electrode RME1 is electrically connected to the first transistor T1 through the first conductive pattern CDP1 to receive a first power supply voltage, and the second electrode RME2 applies the second conductive pattern CDP2.
  • the second power supply voltage may be applied by being electrically connected to the second voltage line VL2.
  • each of the electrodes RME1 and RME2 may not be electrically connected to the conductive patterns CDP1 and CDP2 of the third conductive layer, and a contact electrode layer CNL described below may be directly connected to the third conductive layer. .
  • the plurality of electrodes RME may include a conductive material having high reflectivity.
  • the electrodes RME include metals such as silver (Ag), copper (Cu), and aluminum (Al), or alloys including aluminum (Al), nickel (Ni), and lanthanum (La).
  • a metal layer such as titanium (Ti), molybdenum (Mo), or niobium (Nb) and the alloy may have a laminated structure.
  • the electrodes RME are formed of a double layer or multi-layer in which an alloy including aluminum (Al) and at least one metal layer including titanium (Ti), molybdenum (Mo), and niobium (Nb) are stacked. It can be done.
  • each electrode RME may further include a transparent conductive material.
  • each electrode RME may include a material such as ITO, IZO, or ITZO.
  • each of the electrodes RME may have a structure in which a transparent conductive material and a metal layer having high reflectance are stacked one or more layers, or may be formed as a single layer including these.
  • each electrode RME may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the electrodes RME may be electrically connected to the light emitting element ED, and may reflect some of the light emitted from the light emitting element ED upward toward the substrate SUB.
  • the first insulating layer PAS1 is disposed on the entire surface of the display area DPA and may be disposed on the via layer VIA and the plurality of electrodes RME.
  • the first insulating layer PAS1 may be disposed under the light emitting element ED, which will be described later, to cover the electrodes RME.
  • the first insulating layer PAS1 may include an insulating material to insulate different electrodes RME from each other while protecting the plurality of electrodes RME. As the first insulating layer PAS1 is disposed to cover the electrodes RME before the bank layer BNL is formed, it can prevent the electrodes RME from being damaged in the process of forming the bank layer BNL. .
  • the first insulating layer PAS1 may prevent the light emitting device ED disposed thereon from being damaged by direct contact with other members.
  • a step may be formed such that a portion of the upper surface of the first insulating layer PAS1 is recessed between the electrodes RME spaced apart in the second direction DR2 .
  • the light emitting element ED is disposed on the upper surface of the first insulating layer PAS1 on which the step is formed, and a space may be formed between the light emitting element ED and the first insulating layer PAS1.
  • a space between the light emitting element ED and the first insulating layer PAS1 may be filled with an intermediate layer PML.
  • the first insulating layer PAS1 may include contact parts CT1 and CT2.
  • the contact portions CT1 and CT2 of the first insulating layer PAS1 may be formed in a portion where the contact electrode CNE and the electrode RME are connected in the sub area SA.
  • the first insulating layer PAS1 is disposed on the entire surface of the via layer VIA, but may partially expose lower layers in a portion where the contact portions CT1 and CT2 are formed.
  • the contact portions CT1 and CT2 formed on the first insulating layer PAS1 may be disposed to overlap each other electrode RME.
  • the contact portions CT1 and CT2 are disposed to overlap the first contact portion CT1 disposed to overlap the first electrode RME1 and to overlap the second electrode RME2 in the sub area SA, respectively.
  • a second contact unit CT2 may be included.
  • the first contact portion CT1 and the second contact portion CT2 may pass through the first insulating layer PAS1 to expose a portion of the upper surface of the first electrode RME1 or the second electrode RME2 thereunder. .
  • Each of the first contact portion CT1 and the second contact portion CT2 may further penetrate some of the other insulating layers disposed on the first insulating layer PAS1.
  • the electrode RME exposed by each of the contact portions CT1 and CT2 may contact the contact electrode CNE.
  • the bank layer BNL may be disposed on the first insulating layer PAS1.
  • the bank layer BNL includes a bank portion BNP and barrier ribs BP1 and BP2 having different heights from the bank portion BNP, which respectively correspond to the light emitting area EMA of the sub pixel SPXn or the sub pixel ( SPXn) can be placed on the boundary.
  • the barrier ribs BP1 and BP2 and the bank portion BNP may be integrated with each other, and they may be referred to as a part of the bank layer BNL according to their arrangement position and height.
  • the barrier ribs BP1 and BP2 of the bank layer BNL may be disposed in the emission area EMA of each sub-pixel SPXn.
  • the barrier ribs BP1 and BP2 may have a shape extending in the first direction DR1 and may be spaced apart from each other with the opening OP disposed in the light emitting area EMA interposed therebetween.
  • the partition walls BP1 and BP2 may include a first partition wall BP1 and a second partition wall BP2 spaced apart from each other in the second direction DR2 based on the opening OP.
  • the first barrier rib BP1 is disposed on the left side in the second direction DR2 from the center of the light emitting area EMA, and the second barrier ribs BP2 are spaced apart from the first barrier rib BP1 to form the light emitting area EMA. It may be disposed on the right side, which is the other side of the second direction DR2, from the center of .
  • the first barrier rib BP1 and the second barrier rib BP2 are alternately disposed along the second direction DR2 and may be disposed in an island-like pattern in the display area DPA.
  • a bank part BNP may be disposed between the first barrier rib BP1 and the second barrier rib BP2 of the different sub-pixels SPXn.
  • a plurality of light emitting devices ED may be disposed in the opening OP between the first and second barrier ribs BP1 and BP2 .
  • the first and second barrier ribs BP1 and BP2 extend in the first direction DR1 and may be integral with a portion surrounding the light emitting region EMA among the bank portions BNP of the bank layer BNL.
  • the length of the barrier ribs BP1 and BP2 in the first direction DR1 may be the same as the length of the light emitting region EMA in the first direction DR1.
  • the first partition wall BP1 and the second partition wall BP2 may have the same width in the second direction DR2 . However, it is not limited thereto, and they may have different widths. For example, one barrier rib may have a larger width than the other barrier rib. In the drawing, it is exemplified that two barrier ribs BP1 and BP2 are disposed to have the same width in the sub-pixel SPXn, but it is not limited thereto.
  • the number and shape of the barrier ribs BP1 and BP2 may vary depending on the number or arrangement structure of the electrodes RME.
  • a plurality of barrier ribs BP1 and BP2 may be disposed on the first insulating layer PAS1.
  • the barrier ribs BP1 and BP2 may be directly disposed on the first insulating layer PAS1 and may have a structure in which at least a portion protrudes from the top surface of the first insulating layer PAS1.
  • the protruding portions of the barrier ribs BP1 and BP2 may have curved side surfaces that are inclined or have a certain curvature.
  • the outer surfaces of the barrier ribs BP1 and BP2 may have a curved shape having a certain curvature in cross-sectional view, for example, a semicircular or semielliptical shape.
  • the bank portion BNP of the bank layer BNL may be disposed on the first insulating layer PAS1.
  • the bank part BNP includes portions extending in the first and second directions DR1 and DR2 and may surround each sub-pixel SPXn.
  • the bank part BNP may surround and divide the light emitting area EMA and the sub area SA of each sub-pixel SPXn, and may be integrated with the barrier ribs BP1 and BP2 disposed in the light emitting area EMA. there is.
  • the bank portion BNP of the bank layer BNL surrounds the outermost periphery of the display area DPA and can distinguish the display area DPA and the non-display area NDA.
  • the bank layer BNL is disposed over the entire display area DPA to form a lattice pattern, and the area where the bank layer BNL opens in the display area DPA is formed by an opening OP disposed in the light emitting area EMA. ) and a sub area SA.
  • a portion of the bank layer BNL on which the barrier ribs BP1 and BP2 are disposed may be the light emitting area EMA.
  • the bank portion BNP of the bank layer BNL may have a greater thickness than the barrier ribs BP1 and BP2.
  • the height of the upper surface of the bank part BNP may be higher than that of the upper surfaces of the partition walls BP1 and BP2.
  • the bank unit BNP may prevent ink from overflowing to adjacent sub-pixels SPXn during an inkjet printing process during a manufacturing process of the display device 10 .
  • the bank layer BNL may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • a plurality of light emitting elements ED may be disposed in the light emitting area EMA.
  • the light emitting elements ED are disposed between the barrier ribs BP1 and BP2, and both ends thereof may be disposed on different electrodes RME.
  • the first end of the light emitting device ED may be disposed on the first electrode RME1 and the second end may be disposed on the second electrode RME2 .
  • the length of the light emitting element ED may be longer than the distance between the electrodes RME spaced apart in the second direction DR2 and may be smaller than the width of the opening OP of the bank layer BNL.
  • the plurality of light emitting devices ED may be directly disposed on the first insulating layer PAS1.
  • the light emitting element ED may be disposed so that one extended direction is parallel to the upper surface of the substrate SUB.
  • the light emitting device ED may include a plurality of semiconductor layers disposed along one direction, and the plurality of semiconductor layers are sequentially disposed along a direction parallel to the upper surface of the substrate SUB. can be placed.
  • a plurality of semiconductor layers may be disposed in a direction perpendicular to the substrate SUB.
  • the light emitting elements ED disposed in each sub-pixel SPXn may emit light of different wavelengths depending on the material of the above-described semiconductor layer.
  • the present invention is not limited thereto, and the light emitting devices ED disposed in each sub-pixel SPXn may include a semiconductor layer of the same material and emit light of the same color.
  • the light emitting elements ED may contact the contact electrodes CNE: CNE1 and CNE2 to be electrically connected to the electrode RME and the conductive layers under the via layer VIA, and an electrical signal is applied to generate light of a specific wavelength range. can emit.
  • the contact electrode layer CNL may be disposed on the light emitting element ED and the bank layer BNL.
  • the contact electrode layer CNL may be directly disposed on the light emitting elements ED, electrically connected to the light emitting elements ED, and fixing the light emitting elements ED.
  • the plurality of contact electrodes CNE1 and CNE2 of the contact electrode layer CNL may include a first contact electrode CNE1 and a second contact electrode CNE2 disposed in each sub-pixel SPXn. there is.
  • the first contact electrode CNE1 may be disposed on the first electrode RME1 and the first partition wall BP1.
  • the second contact electrode CNE2 may be disposed on the second electrode RME2 and the second barrier rib BP2.
  • the first contact electrode CNE1 is directly disposed on the first partition wall BP1 in the light emitting area EMA and may contact the first end of the light emitting element ED.
  • the first contact electrode CNE1 may be disposed from the emission area EMA to the sub area SA by crossing the bank portion BNP of the bank layer BNL.
  • the first contact electrode CNE1 may contact the first electrode RME1 through the first contact portion CT1 penetrating the first insulating layer PAS1 in the sub area SA.
  • the second contact electrode CNE2 is directly disposed on the second partition wall BP2 in the light emitting area EMA and may contact the second end of the light emitting element ED.
  • the second contact electrode CNE2 may be disposed from the emission area EMA to the sub area SA by crossing the bank portion BNP of the bank layer BNL.
  • the second contact electrode CNE2 may contact the second electrode RME2 through the second contact portion CT2 penetrating the first insulating layer PAS1 in the sub area SA.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be spaced apart from each other at a distance enough to contact both ends of the light emitting element ED. In one embodiment, a distance between the first contact electrode CNE1 and the second contact electrode CNE2 may be smaller than the length of the light emitting element ED. Also, a gap between the first contact electrode CNE1 and the second contact electrode CNE2 may be smaller than the width of the opening OP of the bank layer BNL.
  • the first contact electrode CNE1 is electrically connected to the first transistor T1 to receive the first power supply voltage
  • the second contact electrode CNE2 is electrically connected to the second voltage line VL2 to receive the second power supply voltage.
  • a voltage may be applied.
  • Each contact electrode CNE may contact the light emitting element ED in the light emitting area EMA to transmit a power voltage to the light emitting element ED.
  • the plurality of contact electrodes CNE may directly contact the third conductive layer and may be electrically connected to the third conductive layer through patterns other than the electrode RME.
  • the intermediate layer PML may be disposed on the contact electrode layer CNL.
  • the intermediate layer (PML) may be interposed between the connection electrode layer (BRL) and the contact electrode layer (CNL) disposed thereon to prevent direct contact between them. However, when the repair process of the display device 10 is performed, the connection electrode layer BRL may pass through the intermediate layer PML and contact the contact electrode layer CNL.
  • the intermediate layer PML may have the same pattern shape as that of the contact electrode layer CNL.
  • the intermediate layer PML may include a first pattern portion P1 disposed on the first contact electrode CNE1 and a second pattern portion P2 disposed on the second contact electrode CNE2.
  • the first pattern portion P1 may overlap the first electrode RME1, the first partition BP1, and the first contact electrode CNE1, and the second pattern portion P2 may overlap the second electrode RME2, It may overlap the second barrier rib BP2 and the second contact electrode CNE2.
  • the first pattern portion P1 and the second pattern portion P2 overlap the barrier ribs BP1 and BP2 of the bank layer BNL in the light emitting area EMA, and extend beyond the bank portion BNP to form a sub area SA. can be placed up to
  • the first pattern part P1 and the second pattern part P2 are spaced apart from each other, and a minimum distance between them may be the same as the distance between the contact electrodes CNE1 and CNE2.
  • a gap between the first pattern part P1 and the second pattern part P2 may be smaller than the width of the opening OP of the bank layer BNL.
  • Each of the above-described first insulating layer PAS1 and the intermediate layer PML may include an inorganic insulating material or an organic insulating material.
  • each of the first insulating layer PAS1 and the intermediate layer PML may include an inorganic insulating material, or the first insulating layer PAS1 may include an inorganic insulating material and the intermediate layer PML may include an organic insulating material.
  • Each or at least one of the first insulating layer PAS1 and the intermediate layer PML may be formed in a structure in which a plurality of insulating layers are alternately or repeatedly stacked.
  • each of the first insulating layer PAS1 and the intermediate layer PML may be any one of silicon oxide (SiO x ), silicon nitride (SiN x ), and silicon oxynitride (SiO x N y ). there is.
  • the first insulating layer PAS1 and the intermediate layer PML may be made of the same material, some may be the same and some may be made of different materials, or may be made of different materials.
  • the intermediate layer PML may include a transparent organic insulating material or an inorganic insulating material. Light emitted from the light emitting device ED may be emitted through a space between the spaced apart pattern portions P1 and P2 of the intermediate layer PML, but some may be incident to the intermediate layer PML. Even so, the intermediate layer PML may be made of a transparent material so that most of the light emitted from the light emitting device ED can be emitted. As shown in FIGS. 5 and 6 , in an embodiment in which the intermediate layer PML includes an organic insulating material, the intermediate layer PML has a top surface regardless of steps between the lower bank layer BNL and the contact electrode layer CNL. It can be formed flat. However, it is not limited thereto. In an embodiment in which the intermediate layer PML includes an inorganic insulating material, the intermediate layer PML may be disposed along the lower step.
  • connection electrode layer BRL may be disposed on the intermediate layer PML.
  • the connection electrode layer BRL may be spaced apart from and electrically insulated from the contact electrode layer CNL with the intermediate layer PML interposed therebetween. However, when the repair process of the display device 10 is performed, the connection electrode layer BRL may pass through the intermediate layer PML and contact the contact electrode layer CNL.
  • connection electrode layer may have the same pattern shape as that of the intermediate layer (PML) and the contact electrode layer (CNL).
  • the connection electrode layer BRL includes a first connection electrode BR1 disposed on the first pattern portion P1 of the intermediate layer PML and a second connection electrode BR2 disposed on the second pattern portion P2. can do.
  • the first connection electrode BR1 may overlap the first electrode RME1, the first partition BP1, and the first contact electrode CNE1, and the second connection electrode BR2 may overlap the second electrode RME2, It may overlap the second barrier rib BP2 and the second contact electrode CNE2.
  • the first connection electrode BR1 and the second connection electrode BR2 overlap the barrier ribs BP1 and BP2 of the bank layer BNL in the light emitting area EMA, and extend beyond the bank portion BNP to form a sub area SA. can be placed up to
  • connection electrode layer BRL the first connection electrode BR1 and the second connection electrode BR2 are spaced apart from each other, and the distance between them is the first pattern portion P1 and the second pattern portion P2 of the intermediate layer PML. ) may be equal to the spaced apart interval.
  • a gap between the first connection electrode BR1 and the second connection electrode BR2 may be smaller than the width of the opening OP of the bank layer BNL.
  • the contact electrode layer CNL and the connection electrode layer BRL may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrode layer (CNL) and the connection electrode layer (BRL) include a transparent conductive material, and light emitted from the light emitting device (ED) is transmitted through the contact electrode layer (CNL), the intermediate layer (PML), and the connection electrode layer (BRL). It can pass through and exit.
  • the contact electrode layer CNL and the intermediate layer PML may be formed by a patterning process using the connection electrodes BR1 and BR2 of the connection electrode layer BRL as a mask in the manufacturing process of the display device 10 .
  • the contact electrodes CNE1 and CNE2 of the contact electrode layer CNL and the pattern portions P1 and P2 of the intermediate layer PML may have shapes corresponding to those of the connection electrodes BR1 and BR2 disposed thereon in a plan view. there is.
  • the contact electrodes CNE1 and CNE2, the pattern portions P1 and P2, and the connection electrode BR1 , BR2) may have their outer sides parallel to each other.
  • the side where the first contact electrode CNE1 and the second contact electrode CNE2 face each other may be parallel to the side where the first pattern part P1 and the second pattern part P2 face each other.
  • the side sides where the first pattern portion P1 and the second pattern portion P2 face each other may be parallel to the side sides where the first connection electrode BR1 and the second connection electrode BR2 face each other.
  • the outer side opposite to the side where the first contact electrode CNE1 and the second contact electrode CNE2 face each other is the outer side opposite to the side where the first pattern part P1 and the second pattern part P2 face each other. It can be side by side.
  • the outer side opposite to the side facing the first pattern portion P1 and the second pattern portion P2 is parallel to the outer side opposite to the side facing the first connection electrode BR1 and the second connection electrode BR2.
  • the side edges of each layer are formed with an inclination, and accordingly, the side edges of each layer may be formed side by side with the same inclination.
  • the distance between the first contact electrode CNE1 and the second contact electrode CNE2 may be smaller than or equal to the distance between the first pattern part P1 and the second pattern part P2, and the first pattern part P1 ) and the second pattern part P2 may be smaller than or equal to the distance between the first connection electrode BR1 and the second connection electrode BR2.
  • the side edges of each layer may be completely vertically aligned, and the contact electrodes CNE1 and CNE2, the pattern portions P1 and P2, and the connection electrode BR1, The intervals between BR2) may be the same as each other.
  • the contact electrodes CNE of the contact electrode layer CNL and the connection electrodes BR1 and BR2 of the connection electrode layer BRL may include different materials. Since the intermediate layer (PML) is disposed between the contact electrode layer (CNL) and the connection electrode layer (BRL), deformation of the conductive material may occur during formation of the intermediate layer (PML) in an embodiment in which the intermediate layer (PML) includes an organic insulating material. there is. Accordingly, in the process of forming the organic insulating material, a material that may be deformed is used for the connection electrode layer (BRL) disposed on the intermediate layer (PML), and a material unrelated to it is used for the contact electrode layer ( CNL) can be used.
  • the contact electrodes CNE1 and CNE2 of the contact electrode layer CNL may include IZO resistant to a drying process of an organic insulating material, and the connection electrodes BR1 and BR2 of the connection electrode layer BRL are relatively As a result, ITO, which has weak resistance, may be included.
  • the connection electrode layer (BRL) including ITO is first patterned, and then the drying process of the intermediate layer (PML) and A patterning process of the intermediate layer (PML) and the contact electrode layer (CNL) may be performed.
  • materials of the contact electrode layer (CNL) and the connection electrode layer (BRL) may be selected according to process conditions.
  • the contact electrodes CNE1 and CNE2 of the contact electrode layer CNL that directly contact the light emitting element ED may form an electrical connection path between the electrode RME and the light emitting element ED.
  • the display device 10 further includes an intermediate layer PML and a connection electrode layer BRL disposed on the contact electrode layer CNL, and when the contact electrodes CNE1 and CNE2 of the contact electrode layer CNL are partially disconnected, repair is performed.
  • An electrical connection path may be formed by connecting the connection electrode layer BRL and the contact electrode layer CNL through the process.
  • FIG. 7 is a cross-sectional view of a portion of a display device in which a repair process is performed, according to an exemplary embodiment.
  • the light emitting elements ED of the corresponding sub-pixel SPXn may cause a light emission failure.
  • the first contact part ( CNP1 may contact the light emitting element ED, and the second contact portion CNP2 may remain in contact with the first electrode RME1.
  • one end of the light emitting element ED may not be electrically connected to the first electrode RME1 and may not emit light, but the first connection electrode BR1 may not be connected to the first contact portion ( If connected to the CNP1) and the second contact portion CNP2, the light emitting element ED may be electrically connected to the first electrode RME1.
  • the contact portion ( A repair process of connecting CNP1 and CNP2) to each other may be performed.
  • the repair process is a process of connecting the connection electrodes BR1 and BR2 to the disconnected contact portions CNP1 and CNP2, respectively, and may be performed through a process of irradiating a laser.
  • the connection electrodes BR1 and BR2 may be respectively connected to the contact portions CNP1 and CNP2 of the contact electrodes CNE1 and CNE2 through the contact hole.
  • the contact portions CNP1 and CNP2 may be connected to the connection electrodes BR1 and BR2 through the electrode connection portion BRP disposed in the contact hole of the intermediate layer PML, and the connection electrodes BR1 and BR2 may form an electrical connection path.
  • the display device 10 may include an intermediate layer PML and a connection electrode layer BRL disposed on the contact electrode layer CNL in preparation for a repair process due to disconnection of the contact electrode layer CNL.
  • the repair process for repairing the disconnection of the contact electrode layer CNL is performed as a process of connecting the previously formed connection electrode layer BRL and the contact electrode layer CNL, the corresponding process has an advantage of being simplified.
  • FIG. 8 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device ED may be a light emitting diode, and specifically, the light emitting device ED has a size of a nanometer to micrometer unit. and may be an inorganic light emitting diode made of an inorganic material.
  • the light emitting device ED may be aligned between the two electrodes, where a polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other.
  • the light emitting device ED may have a shape extending in one direction.
  • the light emitting element ED may have a shape such as a cylinder, a rod, a wire, or a tube.
  • the shape of the light emitting element ED is not limited thereto, and has a shape of a polygonal column such as a regular hexahedron, a rectangular parallelepiped, or a hexagonal prism, or a light emitting element that extends in one direction but has a partially inclined outer surface.
  • ED can have various forms.
  • the light emitting device ED may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) dopant.
  • the semiconductor layer may emit light of a specific wavelength range by passing an electric signal applied from an external power source.
  • the light emitting device ED may include a first semiconductor layer 31 , a second semiconductor layer 32 , a light emitting layer 36 , an electrode layer 37 , and an insulating layer 38 .
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 may include a semiconductor material having a chemical formula of Al x Ga y In 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the first semiconductor layer 31 may be one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with an n-type dopant.
  • the n-type dopant doped in the first semiconductor layer 31 may be Si, Ge, or Sn.
  • the second semiconductor layer 32 is disposed on the first semiconductor layer 31 with the light emitting layer 36 interposed therebetween.
  • the second semiconductor layer 32 may be a p-type semiconductor, and the second semiconductor layer 32 is Al x Ga y In 1-xy N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • the second semiconductor layer 32 may be one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with a p-type dopant.
  • the p-type dopant doped in the second semiconductor layer 32 may be Mg, Zn, Ca, Ba, or the like.
  • the first semiconductor layer 31 and the second semiconductor layer 32 are configured as one layer, but are not limited thereto.
  • the first semiconductor layer 31 and the second semiconductor layer 32 may further include a greater number of layers, for example, a clad layer or a Tensile Strain Barrier Reducing (TSBR) layer.
  • TSBR Tensile Strain Barrier Reducing
  • the light emitting device ED may further include another semiconductor layer disposed between the first semiconductor layer 31 and the light emitting layer 36 or between the second semiconductor layer 32 and the light emitting layer 36 . .
  • the semiconductor layer disposed between the first semiconductor layer 31 and the light emitting layer 36 may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with an n-type dopant, and the second semiconductor layer 32 ) and the light emitting layer 36 may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with a p-type dopant.
  • the light emitting layer 36 is disposed between the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material having a single or multi-quantum well structure.
  • the light emitting layer 36 may have a structure in which a plurality of quantum layers and well layers are alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to electric signals applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material such as AlGaN, AlGaInN, or InGaN.
  • the quantum layer may include AlGaN or AlGaInN
  • the well layer may include GaN or AlInN.
  • the light emitting layer 36 may have a structure in which semiconductor materials having a high band gap energy and semiconductor materials having a low band gap energy are alternately stacked, and group 3 to 5 semiconductors differ according to the wavelength range of emitted light. may contain substances. Light emitted from the light emitting layer 36 is not limited to light in a blue wavelength band, and may emit red and green wavelength bands in some cases.
  • the electrode layer 37 may be an Ohmic connection electrode. However, it is not limited thereto, and may be a Schottky connection electrode.
  • the light emitting device ED may include at least one electrode layer 37 .
  • the light emitting element ED may include one or more electrode layers 37, but is not limited thereto and the electrode layer 37 may be omitted.
  • the electrode layer 37 may reduce resistance between the light emitting element ED and the electrode or connection electrode when the light emitting element ED is electrically connected to the electrode or connection electrode in the display device 10 .
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO, IZO, and ITZO.
  • the insulating film 38 is disposed to surround outer surfaces of the plurality of semiconductor layers and electrode layers described above.
  • the insulating film 38 may be disposed to surround at least the outer surface of the light emitting layer 36, but both ends of the light emitting element ED in the longitudinal direction may be exposed.
  • the insulating layer 38 may be formed to have a rounded upper surface in cross-section in a region adjacent to at least one end of the light emitting element ED.
  • the insulating film 38 is made of materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (AlN x ), aluminum oxide ( It may include at least one of AlO x ), zirconium oxide (ZrO x ), hafnium oxide (HfO x ), and titanium oxide (TiO x ).
  • the insulating film 38 is formed of a single layer, but is not limited thereto, and in some embodiments, the insulating film 38 may be formed of a multi-layer structure in which a plurality of layers are stacked.
  • the insulating layer 38 may serve to protect semiconductor layers and electrode layers of the light emitting device ED.
  • the insulating film 38 may prevent an electrical short circuit that may occur in the light emitting layer 36 when it directly contacts an electrode through which an electric signal is transmitted to the light emitting element ED.
  • the insulating layer 38 may prevent a decrease in light emitting efficiency of the light emitting device ED.
  • the outer surface of the insulating film 38 may be surface-treated.
  • the light emitting device ED may be sprayed and aligned on the electrode in a dispersed state in a predetermined ink.
  • the surface of the insulating layer 38 may be treated to be hydrophobic or hydrophilic.
  • 9 to 14 are cross-sectional views sequentially illustrating manufacturing processes of a display device according to an exemplary embodiment.
  • a substrate SUB is prepared, and a buffer layer BL, a semiconductor layer, first to third conductive layers, an interlayer insulating layer IL1, and a first protective layer PV1 are formed on the substrate SUB.
  • a buffer layer BL a semiconductor layer
  • first to third conductive layers an interlayer insulating layer IL1
  • a first protective layer PV1 are formed on the substrate SUB.
  • via layer VIA electrodes RME1 and RME2
  • first insulating layer PAS1 and bank layer BNL are formed, and light emitting elements ED are disposed in opening OP of bank layer BNL. do.
  • the first to third conductive layers and the plurality of electrodes RME disposed on the substrate SUB may be formed by depositing a material constituting each layer, for example, a metal material, and patterning the layer using a mask.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, the via layer VIA, the first insulating layer PAS1, and the bank layer ( BNL) may be formed by applying a material constituting each layer, for example, an insulating material, or through a patterning process using a mask, if necessary.
  • the bank layer BNL is formed through a patterning process using a half tone mask, and may include barrier ribs BP1 and BP2 having different heights and a bank portion BNP.
  • a description of the structure of the plurality of layers disposed on the substrate SUB is the same as described above, and thus a detailed description thereof will be omitted.
  • a plurality of light emitting devices ED may be disposed on the electrode RME through an inkjet printing process. After the ink in which the light emitting elements ED are dispersed is injected into the area surrounded by the bank layer BNL, when an electrical signal is applied to the electrodes RME, the position and alignment direction of the light emitting elements ED in the ink change. while being seated on the electrodes RME.
  • the light emitting devices ED may be aligned by an electric field generated by an electrical signal applied to the electrode RME within the opening OP of the bank layer BNL.
  • the first end at which the second semiconductor layer 32 is positioned is placed on the first electrode RME1, and the second end at which the first semiconductor layer 31 is positioned is placed on the second electrode RME2.
  • the first electrode RME1 the first electrode at which the second semiconductor layer 32 is positioned is placed on the first electrode RME1
  • the second end at which the first semiconductor layer 31 is positioned is placed on the second electrode RME2.
  • a contact electrode material layer (CNL), an insulating material layer (PASL), and a connection electrode material layer (BRL) are sequentially formed on the light emitting element (ED) and the bank layer (BNL).
  • the contact electrode material layer CNL, the insulating material layer PASL, and the connection electrode material layer BRL may be respectively formed through a process of depositing materials constituting them.
  • the contact electrode material layer CNL may be disposed to cover the light emitting element ED, the bank layer BNL, and the first insulating layer PAS1, and the light emitting element ED is fixed on the first insulating layer PAS1. can do.
  • the contact electrode material layer CNL may directly contact the light emitting device ED in the opening OP and directly contact the bank layer BNL and the first insulating layer PAS1.
  • the insulating material layer PASL may be directly disposed on the contact electrode material layer CNL, and the connection electrode material layer BRL may be directly disposed on the insulating material layer PASL.
  • the contact electrode material layer (CNL), the insulating material layer (PASL), and the connection electrode material layer (BRL) are each patterned in a subsequent process to form the contact electrodes (CNE1, CNE2), the intermediate layer (PML), and the connection electrodes (BR1, BR2). ) can be formed.
  • the insulating material layer PASL includes an organic insulating material and has a flat upper surface. However, it is not limited thereto, and when the insulating material layer PASL includes an inorganic insulating material, the upper surface may not be formed flat and may have a shape corresponding to the lower step.
  • connection electrode material layer BRL and the insulating material layer PASL are patterned to form connection electrodes BR1 and BR2 and an intermediate layer PML.
  • a mask is disposed on the connection electrode material layer BRL to remove portions of the connection electrode material layer BRL and the insulating material layer PASL.
  • a portion of the connection electrode material layer BRL overlapping the light emitting element ED or the opening OP and a portion not overlapping the bank layer BNL may be partially removed.
  • the insulating material layer PASL may be patterned to have the same shape as the connection electrode material layer BRL on a plane.
  • connection electrode material layer BRL and the insulating material layer PASL may form the connection electrodes BR1 and BR2 and the intermediate layer PML of the connection electrode layer BRL, respectively, and their planar arrangement is illustrated in FIG. 3 and may have the pattern shape shown in FIG. 4 .
  • the connection electrodes BR1 and BR2 and the intermediate layer PML are disposed over the light emitting area EMA and the sub area SA, and each of these connects the first connection electrode BR1 and the second connection electrode BR2 according to their positions. , or may be divided into a first pattern part P1 and a second pattern part P2.
  • the connection electrode material layer BRL and the insulating material layer PASL may be simultaneously etched in one etching process, or may be individually etched in different etching processes according to the material of each layer.
  • a drying process (Bake) of the intermediate layer (PML) is performed.
  • the intermediate layer PML includes an organic insulating material
  • deformation of the connection electrodes BR1 and BR2 and the contact electrode material layer CNL may occur during the drying process (Bake) of the intermediate layer PML.
  • the patterning process may not be performed smoothly, and defects due to residues of the corresponding layer may occur.
  • the contact electrode material layer CNL disposed below the intermediate layer PML is made of a material resistant to deformation due to the drying process, and the connection electrodes BR1 and BR2 disposed above the intermediate layer PML are It may be patterned and formed prior to the drying process. Since the connection electrodes BR1 and BR2 are patterned prior to the drying process, deformation due to the drying process may occur without concern.
  • connection electrodes BR1 and BR2 may include ITO, and the contact electrode material layer CNL or the contact electrodes CNE1 and CNE2 formed by patterning them may include IZO.
  • the connection electrode material layer (BRL) may include a-ITO, and after a drying process of the intermediate layer (PML) is performed, a-ITO may become ITO.
  • the connection electrodes BR1 and BR2 may be formed before the drying process (Bake) of the intermediate layer (PML), and the material may be changed to ITO by the drying process. Since the contact electrode material layer CNL includes IZO, deformation may not occur even in a drying process, and a patterning process of a subsequent process may be smoothly performed.
  • the contact electrode material layer CNL is patterned using the connection electrodes BR1 and BR2 and the intermediate layer PML as a mask. A portion of the contact electrode material layer CNL where the connection electrodes BR1 and BR2 and the pattern portions P1 and P2 of the intermediate layer PML are not disposed may be removed. The connection electrodes BR1 and BR2 and the pattern portions P1 and P2 may be formed so as not to overlap a portion of the light emitting device ED, and the contact electrode material layer CNL exposed at the corresponding portion may be removed. A portion of the contact electrode material layer CNL covering the light emitting element ED may be partially removed to form contact electrodes CNE1 and CNE2 spaced apart from each other.
  • FIG. 15 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the intermediate layer PML may include an inorganic insulating material.
  • the intermediate layer PML may be disposed along a step formed by the lower bank layer BNL and the contact electrode layer CNL.
  • An upper surface of the intermediate layer PML may have a height lower than that of a portion overlapping the bank portion BNP.
  • the intermediate layer PML includes an inorganic insulating material, a drying process may be omitted in a manufacturing process, and materials for the connection electrode layer BRL and the contact electrode layer CNL may be freely selected.
  • 16 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the bank layer BNL may be formed by being separated from the barrier ribs BP1 and BP2, and the barrier ribs BP1 and BP2 may form the electrodes RME1 and RME2. and the via layer VIA.
  • This embodiment is different from the embodiment of FIG. 5 in that the barrier ribs BP1 and BP2 and the bank layer BNL are separated and the order of stacking them is different.
  • overlapping contents will be omitted and description will be made focusing on differences.
  • a plurality of barrier ribs BP1 and BP2 may be disposed on the via layer VIA.
  • the barrier ribs BP1 and BP2 may be directly disposed on the via layer VIA, and may have a structure in which at least a portion of the barrier ribs BP1 and BP2 protrude from a top surface of the via layer VIA.
  • the protruding portions of the barrier ribs BP1 and BP2 may have inclined or curved sides with a certain curvature, and the light emitted from the light emitting device ED is reflected from the electrode RME disposed on the barrier ribs BP1 and BP2. and may be emitted in an upper direction of the via layer VIA.
  • the electrodes RME may be disposed on the barrier ribs BP1 and BP2.
  • the first electrode RME1 may be disposed on the first barrier rib BP1, and the second electrode RME2 may be disposed on the second barrier rib BP2.
  • the first electrode RME1 and the second electrode RME2 may be disposed on at least the inclined side surfaces of the barrier ribs BP1 and BP2 .
  • the distance between the first electrode RME1 and the second electrode RME2 in the second direction DR2 may be smaller than the distance between the barrier ribs BP1 and BP2 .
  • At least a portion of the first electrode RME1 and the second electrode RME2 are directly disposed on the via layer VIA, so that they may be disposed on the same plane.
  • the light emitting element ED disposed between the barrier ribs BP1 and BP2 emits light toward both ends, and the emitted light may be directed to the electrode RME disposed on the barrier rib BP1 and BP2.
  • Each electrode RME may have a structure in which portions disposed on the barrier ribs BP1 and BP2 may reflect light emitted from the light emitting element ED.
  • the first electrode RME1 and the second electrode RME2 are disposed to cover at least one side surface of the barrier ribs BP1 and BP2 to reflect light emitted from the light emitting element ED.
  • the first insulating layer PAS1 may be disposed on the via layer VIA and the plurality of electrodes RME.
  • a step may be formed such that a portion of the upper surface of the first insulating layer PAS1 is recessed between the electrodes RME spaced apart in the second direction DR2 .
  • the light emitting element ED is disposed on the upper surface of the first insulating layer PAS1 on which the step is formed, and a space may be formed between the light emitting element ED and the first insulating layer PAS1.
  • the bank layer BNL may be disposed on the first insulating layer PAS1.
  • the bank layer BNL includes portions extending in the first and second directions DR1 and DR2 and may surround each sub-pixel SPXn.
  • the bank layer BNL surrounds the light emitting area EMA and the sub area SA of each sub-pixel SPXn and may distinguish them.
  • the bank layer BNL may have a certain height similar to the barrier ribs BP1 and BP2.
  • a top surface of the bank layer BNL may have a height higher than that of the barrier ribs BP1 and BP2 and a thickness equal to or greater than that of the barrier ribs BP1 and BP2.
  • the plurality of light emitting devices ED may be disposed between the barrier ribs BP1 and BP2 on the first insulating layer PAS1.
  • the light emitting element ED may have a first end disposed on the first electrode RME1 and a second end RME2 disposed on the second electrode RME2.
  • a contact electrode layer CNL, an intermediate layer PML, and a connection electrode layer BRL may be disposed on the first insulating layer PAS1 and the bank layer BNL.
  • the contact electrode layer CNL, the intermediate layer PML, and the connection electrode layer BRL are sequentially stacked with each other and may be disposed over the light emitting area EMA and the sub area SA.
  • the contact electrodes CNE1 and CNE2 of the contact electrode layer CNL may contact both ends of the light emitting element ED and the electrodes RME1 and RME2, respectively.
  • the intermediate layer PML and the connection electrode layer BRL may have substantially the same pattern shape as the contact electrode layer CNL and may be sequentially stacked.
  • connection electrodes BR1 and BR2 of the connection electrode layer BRL pass through the pattern portions P1 and P2 of the intermediate layer PML to contact the contact electrodes CNE1 and CNE2. can do. Otherwise, the connection electrodes BR1 and BR2 may be insulated from the contact electrodes CNE1 and CNE2 by the intermediate layer PML.
  • 17 is a plan view of a display device according to another exemplary embodiment.
  • 18 is a cross-sectional view taken along the line E3-E3' of FIG. 17; 18 illustrates cross-sections crossing both ends of the first light emitting element ED1 and the second light emitting element ED2 disposed in the sub-pixel SPXn.
  • the display device 10_2 includes more electrodes RME1 , RME2 , RME3 , and RME4 and light emitting elements ED1 , ED2 , and ED3 for each sub-pixel SPXn. , ED4), and the contact electrodes CNE1, CNE2, CNE3, CNE4, and CNE5 of the contact electrode layer CNL.
  • the intermediate layer PML and the connection electrode layer BRL include a larger number of pattern portions P1, P2, P3, and P4 and the connection electrode BR1, BR2, BR3, BR4) may be included.
  • the display device 10_2 according to the present exemplary embodiment is different from the exemplary embodiments of FIGS. 2 to 5 in that each sub-pixel SPXn includes a larger number of electrodes and light emitting devices.
  • the plurality of electrodes RME disposed in each sub-pixel SPXn may further include a third electrode RME3 and a fourth electrode RME4 in addition to the first electrode RME1 and the second electrode RME2. .
  • the third electrode RME3 is disposed between the first electrode RME1 and the second electrode RME2, and the fourth electrode RME4 is disposed between the third electrode RME3 and the second electrode RME2 with the second electrode RME2 therebetween. It may be disposed spaced apart in two directions (DR2).
  • the first electrode RME1 , the third electrode RME3 , the second electrode RME2 , and the fourth electrode RME4 are sequentially disposed from the left side to the right side of the sub-pixel SPXn.
  • Each of the electrodes RME may be spaced apart from each other in the second direction DR2 and face each other.
  • the plurality of electrodes RME may be spaced apart from electrodes RMEs of other sub-pixels SPXn adjacent to each other in the first direction DR1 in the separating portion ROP of the sub-region SA.
  • the first electrode RME1 and the second electrode RME2 are respectively disposed below the bank portion BNP of the bank layer BNL through electrode contact holes CTD and CTS. While contacting the first conductive pattern CDP1 and the second conductive pattern CDP2 (shown in FIG. 5 ), the third electrode RME3 and the fourth electrode RME4 may not.
  • the first insulating layer PAS1 may have a structure similar to that of the above-described embodiments.
  • the first insulating layer PAS1 is disposed over the entire display area DPA and may cover the plurality of electrodes RME.
  • the first insulating layer PAS1 may include a plurality of contact parts CT1 , CT2 , CT3 , and CT4 .
  • the contact portions CT1 , CT2 , CT3 , and CT4 of the first insulating layer PAS1 may be disposed to overlap each other electrode RME.
  • the plurality of contact units CT1 , CT2 , CT3 , and CT4 are disposed in the sub-region SA, and the first contact unit CT1 and the second electrode are disposed to overlap the first electrode RME1 .
  • a part CT4 may be included.
  • the plurality of contact units CT1 , CT2 , CT3 , and CT4 may pass through the first insulating layer PAS1 to expose portions of upper surfaces of the electrodes RME1 , RME2 , RME3 , and RME4 thereunder.
  • Each of the contact portions CT1 , CT2 , CT3 , and CT4 may further penetrate some of the other insulating layers disposed on the first insulating layer PAS1 .
  • the bank layer BNL may be disposed on the first insulating layer PAS1.
  • the barrier ribs BP1 , BP2 , and BP3 of the bank layer BNL may further include a third barrier rib BP3 disposed between the first barrier rib BP1 and the second barrier rib BP2 .
  • the first barrier rib BP1 is disposed on the left side of the center of the light emitting area EMA
  • the second barrier rib BP2 is disposed on the right side of the center of the light emitting area EMA
  • the third barrier rib BP3 is disposed on the light emitting area ( EMA) can be placed at the center.
  • the bank layer BNL includes a first opening OP1 and a second opening OP2 disposed in the light emitting area EMA, and the first to third barrier ribs BP1, BP2, and BP3 are respectively formed through the openings OP1 and OP2.
  • OP2 may be spaced apart from each other.
  • the first partition BP1 and the third partition BP3 are spaced apart with the first opening OP1 therebetween, and the third partition BP3 and the second partition BP2 are separated from the second opening OP2.
  • the width of the third partition BP3 measured in the second direction DR2 may be greater than that of the first partition BP1 and the second partition BP2 .
  • the distance between the barrier ribs BP1 , BP2 , and BP3 in the second direction DR2 may be greater than the distance between the electrodes RME.
  • the first barrier rib BP1 may be disposed to partially overlap the first electrode RME1
  • the second barrier rib BP2 may be disposed to partially overlap the fourth electrode RME4.
  • the third barrier rib BP3 may be disposed to partially overlap the second and third electrodes RME2 and RME3.
  • Each of the electrodes RME may be disposed such that at least a portion thereof does not overlap with the barrier ribs BP1 , BP2 , and BP3 .
  • the bank portion BNP of the bank layer BNL includes portions extending in the first and second directions DR1 and DR2 and may surround each sub-pixel SPXn.
  • the bank part BNP surrounds the light emitting area EMA and the sub area SA of each sub-pixel SPXn and may distinguish them.
  • the arrangement of the bank unit BNP is substantially the same as described above.
  • the plurality of light emitting devices ED may be disposed on different electrodes RME between the openings OP1 and OP2 or barrier ribs BP1, BP2 and BP3 of the bank layer BNL. Some of the light emitting elements ED are disposed in the first opening OP1 between the first and third barrier ribs BP1 and BP3, and some of the light emitting elements ED are disposed in the third and second barrier ribs BP3 and BP2. may be disposed in the second opening OP2 between the first and second openings OP2.
  • the light emitting device ED includes a first light emitting device ED1 and a third light emitting device ED3 disposed between the first and third barrier ribs BP1 and BP3, and the third barrier rib ( A second light emitting device ED2 and a fourth light emitting device ED4 disposed between the BP3 and the second partition wall BP2 may be included.
  • the first light emitting element ED1 and the third light emitting element ED3 are disposed on the first electrode RME1 and the third electrode RME3, respectively, and the second light emitting element ED2 and the fourth light emitting element ED4 may be disposed on the second electrode RME2 and the fourth electrode RME4, respectively.
  • the first light emitting device ED1 and the second light emitting device ED2 are disposed below the light emitting area EMA of the corresponding sub-pixel SPXn or adjacent to the sub area SA, and the third light emitting device ED3 and the fourth light-emitting element ED4 may be disposed adjacent to an upper side of the light-emitting area EMA of the corresponding sub-pixel SPXn.
  • each light emitting element ED is not classified according to its position in the light emitting area EMA, but may be classified according to a connection relationship with the contact electrodes CNE1, CNE2, CNE3, CNE4, and CNE5 described below. there is.
  • Each of the light emitting elements ED may have different contact electrodes CNE contacted at both ends according to the arrangement structure of the contact electrodes CNE, and different light emitting elements ED depending on the type of the contact electrode CNE in contact. ) can be distinguished.
  • the contact electrodes CNE1 , CNE2 , CNE3 , CNE4 , and CNE5 of the contact electrode layer CNL include a first contact electrode CNE1 disposed on the first electrode RME1 and a second contact electrode disposed on the second electrode RME2 .
  • a third contact electrode CNE3 , a fourth contact electrode CNE4 , and a fifth contact electrode CNE5 disposed over the plurality of electrodes RME may be further included.
  • each of the first contact electrode CNE1 and the second contact electrode CNE2 may have a relatively short length extending in the first direction DR1 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed below the center of the emission area EMA.
  • the first and second contact electrodes CNE1 and CNE2 are disposed over the light emitting area EMA and the sub area SA of the corresponding sub pixel SPXn, and the first and second contact electrodes CNE1 and CNE2 are respectively formed in the sub area SA. It may directly contact the electrode RME through the second contact portions CT1 and CT2.
  • the first contact electrode CNE1 directly contacts the first electrode RME1 through the first contact portion CT1 penetrating the first insulating layer PAS1 in the sub region SA, and the second contact electrode CNE2 ) may contact the second electrode RME2 through the second contact portion CT2 penetrating the first insulating layer PAS1 in the sub-region SA.
  • the third contact electrode CNE3 includes a first extension CN_E1 disposed on the third electrode RME3, a second extension CN_E2 disposed on the first electrode RME1, and a first extension ( A first connection part CN_B1 connecting the CN_E1 and the second extension part CN_E2 may be included.
  • the first extension CN_E1 faces the first contact electrode CNE1 in the second direction DR2, and the second extension CN_E2 is spaced apart from the first contact electrode CNE1 in the first direction DR1. can be separated by
  • the first extension CN_E1 may be disposed below the emission area EMA of the corresponding sub-pixel SPXn, and the second extension CN_E2 may be disposed above the emission area EMA.
  • the first extension CN_E1 and the second extension CN_E2 may be disposed within the emission area EMA.
  • the first connection part CN_B1 may be disposed across the first electrode RME1 and the third electrode RME3 in the center of the emission area EMA.
  • the third contact electrode CNE3 generally has a shape extending in the first direction DR1 , but may have a shape bent in the second direction DR2 and then extended in the first direction DR1 again.
  • the fourth contact electrode CNE4 includes a third extension CN_E3 disposed on the fourth electrode RME4, a fourth extension CN_E4 disposed on the second electrode RME2, and a third extension ( A second connection part CN_B2 connecting CN_E3 and the fourth extension part CN_E4 may be included.
  • the third extension CN_E3 is spaced apart from and opposite to the second contact electrode CNE2 in the second direction DR2, and the fourth extension CN_E4 is opposite to the second contact electrode CNE2 in the first direction DR1. can be separated by
  • the third extension CN_E3 may be disposed below the emission area EMA of the corresponding sub-pixel SPXn, and the fourth extension CN_E4 may be disposed above the emission area EMA.
  • the third extension CN_E3 and the fourth extension CN_E4 may be disposed within the emission area EMA.
  • the second connection portion CN_B2 may be disposed adjacent to the center of the emission area EMA and spanning the second and fourth electrodes RME2 and RME4 .
  • the fourth contact electrode CNE4 may have a shape generally extending in the first direction DR1, bent in the second direction DR2, and then extended in the first direction DR1 again.
  • the fifth contact electrode CNE5 includes a fifth extension CN_E5 disposed on the third electrode RME3, a sixth extension CN_E6 disposed on the fourth electrode RME4, and a fifth extension ( A third connection part CN_B3 connecting CN_E5) and the sixth extension part CN_E6 may be included.
  • the fifth extension CN_E5 faces the second extension CN_E2 of the third contact electrode CNE3 at a distance in the second direction DR2, and the sixth extension CN_E6 extends to the fourth contact electrode CNE4. It may face and be spaced apart from the fourth extension part CN_E4 of the second direction DR2.
  • the fifth extension part CN_E5 and the sixth extension part CN_E6 are disposed above the light emitting area EMA, respectively, and the third connection part CN_B3 includes the third electrode RME3, the second electrode RME2 and the second electrode RME2. It may be disposed across the 4 electrodes RME4.
  • the fifth contact electrode CNE5 may be disposed in a shape surrounding the fourth extension CN_E4 of the fourth contact electrode CNE4 in a plan view.
  • the third contact electrode CNE3 directly contacts the third electrode RME3 through the third contact portion CT3 penetrating the first insulating layer PAS1 in the sub area SA, and the fourth contact electrode CNE4 ) may contact the fourth electrode RME4 through the fourth contact portion CT4 penetrating the first insulating layer PAS1 in the sub region SA.
  • the first contact electrode CNE1 and the second contact electrode CNE2 are first type contact electrodes connected to the electrodes RME1 and RME2 directly connected to the third conductive layer, respectively, and the third contact electrode CNE3 and the fourth contact electrode CNE3 respectively.
  • the contact electrode CNE4 is a second type contact electrode connected to the electrodes RME3 and RME4 not connected to the third conductive layer
  • the fifth contact electrode CNE5 is a third type contact electrode not connected to the electrode RME.
  • the fifth contact electrode CNE5 is not connected to the electrode RME, but contacts the light emitting elements ED, and may constitute an electrical connection circuit of the light emitting elements ED together with other contact electrodes CNE.
  • the third contact electrode CNE3 and the fourth contact electrode CNE4, which are the second type contact electrodes, are connection electrodes in which electrode extensions extending in the first direction DR1 are not parallel to each other in the second direction DR2.
  • the fifth contact electrode CNE5 which is a third type contact electrode, may be a contact electrode in which electrode extensions extending in the first direction DR1 are parallel to each other in the second direction DR2 .
  • the third contact electrode CNE3 and the fourth contact electrode CNE4 extend in the first direction DR1 but have a bent shape, and the fifth contact electrode CNE5 has a shape surrounding a portion of the other connection electrode.
  • the intermediate layer PML and the connection electrode layer BRL disposed on the contact electrode layer CNL may each have a pattern shape similar to that of the contact electrode layer CNL.
  • the intermediate layer PML includes a first pattern portion P1 disposed on the first contact electrode CNE1, a second pattern portion P2 disposed on the second contact electrode CNE2, and a third contact electrode CNE3. It may include a third pattern part P3 disposed on and a fourth pattern part P4 disposed on the fourth contact electrode CNE4. Also, although not shown, the intermediate layer PML may include a fifth pattern portion disposed on the fifth contact electrode CNE5.
  • connection electrode layer BRL includes a first connection electrode BR1 disposed on the first pattern portion P1, a second connection electrode BR2 disposed on the second pattern portion P2, and a third pattern portion P3. ) and a fourth connection electrode BR4 disposed on the fourth pattern portion P4. Also, although not shown, the connection electrode layer BRL may include a fifth connection electrode disposed on the fifth pattern part.
  • the mutual stacking relationship of the contact electrode layer CNL, the intermediate layer PML, and the connection electrode layer BRL and the arrangement relationship with the bank layer BNL are substantially the same as those described above.
  • the first contact electrode CNE1 may contact the first end of the first light emitting element ED1, and the second contact electrode CNE2 may contact the second end of the second light emitting element ED2.
  • the third contact electrode CNE3 may contact the second end of the first light emitting element ED1 and the first end of the third light emitting element ED3.
  • the fourth contact electrode CNE4 may contact the second end of the fourth light emitting element ED4 and the first end of the second light emitting element ED2.
  • the fifth contact electrode CNE5 may contact the second end of the third light emitting element ED3 and the first end of the fourth light emitting element ED4 .
  • the plurality of light emitting elements ED may be divided into different light emitting elements ED according to the contact electrode CNE with which both ends contact each other.
  • the first light emitting element ED1 and the second light emitting element ED2 may have first ends in contact with the first type contact electrode and second ends in contact with the second type contact electrode.
  • the first light emitting element ED1 contacts the first contact electrode CNE1 and the third contact electrode CNE3, and the second light emitting element ED2 contacts the second contact electrode CNE2 and the fourth contact electrode CNE4.
  • the third light emitting element ED3 and the fourth light emitting element ED4 may have first ends in contact with the second type contact electrode and second ends in contact with the third type contact electrode.
  • the third light emitting element ED3 contacts the third contact electrode CNE3 and the fifth contact electrode CNE5, and the fourth light emitting element ED4 contacts the fourth contact electrode CNE4 and the fifth contact electrode CNE5. can come into contact with
  • a plurality of light emitting elements ED may be connected in series to each other through a plurality of contact electrodes CNE.
  • the display device 10 according to the present exemplary embodiment may include a larger number of light emitting elements ED for each sub-pixel SPXn and may connect them in series, thereby further increasing the amount of light emitted per unit area. .
  • FIG. 19 is a plan view of a display device according to another exemplary embodiment.
  • FIG. 20 is a cross-sectional view taken along the line E4-E4' of FIG. 19 . 20 illustrates cross-sections crossing both ends of the first light emitting element ED1 and the second light emitting element ED2 disposed in the sub-pixel SPXn.
  • the display device 10_3 includes electrodes RME1 , RME2 , and RME3 of each sub-pixel SPXn, light emitting elements ED1 and ED2 , and contact electrode layer CNL.
  • the contact electrodes CNE1 , CNE2 , and CNE3 may have different arrangement structures.
  • the intermediate layer PML and the connection electrode layer BRL have different pattern portions P1, P2, and P3 and connection electrodes BR1, BR2, and BR3 corresponding to the shape of the contact electrode layer CNL. You can have a layout structure.
  • overlapping content with the above-described embodiments will be omitted, and description will be made focusing on the differences.
  • the plurality of electrodes RME disposed for each sub-pixel SPXn may further include a third electrode RME3 in addition to the first electrode RME1 and the second electrode RME2 .
  • the third electrode RME3 may be disposed to be spaced apart from the second electrode RME2 with the first electrode RME1 interposed therebetween.
  • the second electrode RME2 , the first electrode RME1 , and the third electrode RME3 may be sequentially disposed from the left side to the right side of the sub-pixel SPXn.
  • Each of the electrodes RME may be spaced apart from each other in the second direction DR2 and face each other.
  • the plurality of electrodes RME may be spaced apart from electrodes RMEs of other sub-pixels SPXn adjacent to each other in the first direction DR1 in the separating portion ROP of the sub-region SA.
  • the width of the first electrode RME1 measured in the second direction DR2 may be greater than those of the second and third electrodes RME2 and RME3 . Accordingly, one end of each of the light emitting devices ED1 and ED2 disposed in different openings OP1 and OP2 described later may be disposed on the first electrode RME1.
  • the first electrode RME1 and the second electrode RME2 are respectively disposed below the bank portion BNP of the bank layer BNL through electrode contact holes CTD and CTS. While contacting the first conductive pattern CDP1 and the second conductive pattern CDP2, the third electrode RME3 may not.
  • the first insulating layer PAS1 may have a structure similar to that of the above-described embodiments.
  • the first insulating layer PAS1 is disposed over the entire display area DPA and may cover the plurality of electrodes RME.
  • the first insulating layer PAS1 may include a plurality of contact parts CT1 and CT2.
  • the contact portions CT1 and CT2 of the first insulating layer PAS1 may be disposed on different electrodes RME, respectively.
  • the plurality of contact portions CT1 and CT2 are disposed in the sub-region SA, and the first contact portion CT1 disposed to overlap the first electrode RME1 and the second electrode RME2 It may include a second contact unit CT2 disposed to overlap with.
  • the plurality of contact portions CT1 and CT2 may pass through the first insulating layer PAS1 to expose portions of upper surfaces of the electrodes RME1 and RME2 thereunder.
  • Each of the contact portions CT1 and CT2 may further penetrate some of the other insulating layers disposed on the first insulating layer PAS1.
  • the bank layer BNL may be disposed on the first insulating layer PAS1.
  • the barrier ribs BP1, BP2, and BP3 of the bank layer BNL include the first barrier rib BP1 and the second barrier rib BP2, and the first barrier rib BP1 being interposed therebetween and spaced apart from the second barrier rib BP2. 3 partition walls BP3 may be further included.
  • the first barrier rib BP1 is disposed at the center of the light emitting area EMA
  • the second barrier rib BP2 is disposed on the left side of the center of the light emitting area EMA
  • the third barrier rib BP3 is disposed in the light emitting area EMA. It can be placed on the right side of the center of .
  • the bank layer BNL includes a first opening OP1 and a second opening OP2 disposed in the light emitting area EMA, and the first to third barrier ribs BP1, BP2, and BP3 are respectively formed through the openings OP1 and OP2.
  • OP2 may be spaced apart from each other.
  • the first partition BP1 and the third partition BP3 are spaced apart with the first opening OP1 therebetween, and the third partition BP3 and the second partition BP2 are separated from the second opening OP2.
  • the width of the first partition BP1 measured in the second direction DR2 may be greater than that of the second partition BP2 and the third partition BP3.
  • the distance between the barrier ribs BP1 , BP2 , and BP3 in the second direction DR2 may be greater than the distance between the electrodes RME.
  • the first partition wall BP1 is disposed to overlap the first electrode RME1
  • the second partition wall BP2 is disposed to partially overlap the second electrode RME2
  • the third partition wall BP3 is disposed to partially overlap the third electrode RME2.
  • RME3 may be arranged to partially overlap.
  • Each of the electrodes RME may be disposed such that at least a portion thereof does not overlap with the barrier ribs BP1 , BP2 , and BP3 .
  • the bank portion BNP of the bank layer BNL includes portions extending in the first and second directions DR1 and DR2 and may surround each sub-pixel SPXn.
  • the bank part BNP surrounds the light emitting area EMA and the sub area SA of each sub-pixel SPXn and may distinguish them.
  • the arrangement of the bank unit BNP is substantially the same as described above.
  • the plurality of light emitting devices ED may be disposed on different electrodes RME between the openings OP1 and OP2 or barrier ribs BP1, BP2 and BP3 of the bank layer BNL. Some of the light emitting elements ED are disposed in the first opening OP1 between the first and third barrier ribs BP1 and BP3, and some of the light emitting elements ED are disposed in the third and second barrier ribs BP3 and BP2. may be disposed in the second opening OP2 between the first and second openings OP2.
  • the light emitting device ED includes a first light emitting device ED1 disposed between the first barrier rib BP1 and the third barrier rib BP3, and the third barrier rib BP3 and the second barrier rib BP2. ) may include a second light emitting device ED2 disposed between them.
  • the first light emitting element ED1 is disposed on the first electrode RME1 and the third electrode RME3, and the second light emitting element ED2 is disposed on the first electrode RME1 and the second electrode RME2. It can be.
  • each light emitting element ED is not classified according to its position in the light emitting area EMA, but may be classified according to a connection relationship with the contact electrodes CNE1 , CNE2 , and CNE3 described below.
  • Each of the light emitting elements ED may have different contact electrodes CNE contacted at both ends according to the arrangement structure of the contact electrodes CNE, and different light emitting elements ED depending on the type of the contact electrode CNE in contact. ) can be distinguished.
  • the contact electrodes CNE1, CNE2, and CNE3 of the contact electrode layer CNL include the first contact electrode CNE1 disposed on the first electrode RME1 and the second contact electrode CNE2 disposed on the second electrode RME2. ), a third contact electrode CNE3 disposed across the plurality of third electrodes RME3 and the first electrode RME1 may be included.
  • the first contact electrode CNE1 has a shape extending in the first direction DR1 and may be disposed on the first electrode RME1.
  • the first contact electrode CNE1 overlaps the first electrode RME1, extends from the emission area EMA in the first direction DR1, and may be disposed beyond the bank layer BNL to the sub area SA. .
  • the first contact electrode CNE1 may contact the first electrode RME1 through the first contact portion CT1 in the sub area SA.
  • the second contact electrode CNE2 has a shape extending in the first direction DR1 and may be disposed on the second electrode RME2.
  • the second contact electrode CNE2 overlaps the second electrode RME2, extends from the emission area EMA in the first direction DR1, and may be disposed beyond the bank layer BNL to the sub area SA. .
  • the second contact electrode CNE2 may contact the second electrode RME2 through the second contact portion CT2 in the sub area SA.
  • the third contact electrode CNE3 may include extension portions CN_E1 and CN_E2 extending in the first direction DR1 and a first connection portion CN_B1 connecting the extension portions CN_E1 and CN_E2.
  • the first extension CN_E1 faces the first contact electrode CNE1 in the light emitting area EMA and is disposed on the third electrode RME3, and the second extension CN_E2 is disposed in the light emitting area EMA. It faces the second contact electrode CNE2 and is disposed on the first electrode RME1.
  • the first connection part CN_B1 may extend in the second direction DR2 on the bank layer BNL positioned above the light emitting area EMA to connect the first extension part CN_E1 and the second extension part CN_E2.
  • the third contact electrode CNE3 is disposed on the light emitting area EMA and the bank layer BNL, and may not be directly connected to the electrode RME.
  • the first contact electrode CNE1 and the second contact electrode CNE2 are first type contact electrodes connected to the electrodes RME1 and RME2 directly connected to the third conductive layer, respectively, and the third contact electrode CNE3 is the electrode RME. ) and may be a third type contact electrode that is not connected.
  • the third contact electrode CNE3 is not connected to the electrode RME and contacts the light emitting elements ED, and may constitute an electrical connection circuit of the light emitting elements ED together with other contact electrodes CNE.
  • the intermediate layer PML and the connection electrode layer BRL disposed on the contact electrode layer CNL may each have a pattern shape similar to that of the contact electrode layer CNL.
  • the intermediate layer PML includes a first pattern portion P1 disposed on the first contact electrode CNE1, a second pattern portion P2 disposed on the second contact electrode CNE2, and a third contact electrode CNE3.
  • the connection electrode layer BRL includes a first connection electrode BR1 disposed on the first pattern portion P1, a second connection electrode BR2 disposed on the second pattern portion P2, and a third pattern portion ( A third connection electrode BR3 disposed on P3) may be included.
  • the mutual stacking relationship of the contact electrode layer CNL, the intermediate layer PML, and the connection electrode layer BRL and the arrangement relationship with the bank layer BNL are substantially the same as those described above.
  • the first contact electrode CNE1 may contact the first end of the first light emitting element ED1, and the second contact electrode CNE2 may contact the second end of the second light emitting element ED2.
  • the third contact electrode CNE3 may contact the second end of the first light emitting element ED1 and the first end of the second light emitting element ED2.
  • the plurality of light emitting elements ED may be divided into different light emitting elements ED according to the contact electrode CNE with which both ends contact each other.
  • the first light emitting element ED1 and the second light emitting element ED2 may have first ends in contact with the first type contact electrode and second ends in contact with the second type contact electrode.
  • the first light emitting element ED1 contacts the first contact electrode CNE1 and the third contact electrode CNE3, and the second light emitting element ED2 contacts the second contact electrode CNE2 and the third contact electrode CNE3. can come into contact with
  • a plurality of light emitting elements ED may be connected in series to each other through a plurality of contact electrodes CNE.
  • the display device 10_3 according to the present exemplary embodiment may include a larger number of light emitting elements ED for each sub-pixel SPXn and may connect them in series, thereby further increasing the amount of light emitted per unit area. .

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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 기판 상에 배치된 제1 전극, 및 제2 전극, 제1 전극 및 제2 전극 상에 배치된 제1 절연층, 제1 절연층 상에서 배치된 발광 소자들, 제1 절연층 상에 배치되고 발광 소자들이 배치된 개구부를 포함하는 뱅크층, 발광 소자 및 뱅크층 상에 배치되고, 서로 이격된 제1 접촉 전극과 제2 접촉 전극을 포함하는 접촉 전극층, 접촉 전극층 상에 배치되고 제1 접촉 전극 상에 배치된 제1 패턴부 및 제2 접촉 전극 상에 배치된 제2 패턴부를 포함하는 중간층, 및 중간층 상에 배치되고 제1 패턴부 상에 배치된 제1 연결 전극 및 제2 패턴부 상에 배치된 제2 연결 전극을 포함하는 연결 전극층을 포함하고, 제1 접촉 전극과 제2 접촉 전극이 서로 마주보는 측변은 제1 패턴부와 제2 패턴부가 서로 마주보는 측변과 나란하다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 제조 공정을 단순화 하면서 리페어 공정이 용이한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 제1 전극, 및 상기 제1 전극과 이격된 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에서 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 상기 제1 절연층 상에 배치되고 상기 발광 소자들이 배치된 개구부를 포함하는 뱅크층, 상기 발광 소자 및 상기 뱅크층 상에 배치되고, 상기 발광 소자 상에서 서로 이격된 제1 접촉 전극과 제2 접촉 전극을 포함하는 접촉 전극층, 상기 접촉 전극층 상에 배치되고 상기 제1 접촉 전극 상에 배치된 제1 패턴부 및 상기 제1 패턴부와 이격되고 상기 제2 접촉 전극 상에 배치된 제2 패턴부를 포함하는 중간층, 및 상기 중간층 상에 배치되고 상기 제1 패턴부 상에 배치된 제1 연결 전극 및 상기 제1 연결 전극과 이격되고 상기 제2 패턴부 상에 배치된 제2 연결 전극을 포함하는 연결 전극층을 포함하고, 상기 제1 접촉 전극과 상기 제2 접촉 전극이 서로 마주보는 측변은 상기 제1 패턴부와 상기 제2 패턴부가 서로 마주보는 측변과 나란하다.
상기 제1 패턴부와 상기 제2 패턴부가 서로 마주보는 상기 측변은 각각 상기 제1 연결 전극과 상기 제2 연결 전극이 서로 마주보는 측변과 나란할 수 있다.
상기 제1 접촉 전극과 상기 제2 접촉 전극이 서로 마주보는 상기 측변의 반대편 외측 측변들 각각은 상기 제1 패턴부와 상기 제2 패턴부가 서로 마주보는 상기 측변의 반대편 외측 측변들과 서로 나란할 수 있다.
상기 접촉 전극층과 상기 연결 전극층은 각각 ITO, IZO, ITZO 및 알루미늄 중 적어도 어느 하나를 포함하고, 상기 중간층은 절연 물질을 포함할 수 있다.
상기 중간층은 유기 절연 물질을 포함하고, 상기 접촉 전극층은 IZO를 포함하며 상기 연결 전극층은 ITO를 포함할 수 있다.
상기 중간층은 무기 절연 물질을 포함할 수 있다.
상기 제1 접촉 전극과 상기 제2 접촉 전극 사이의 간격은 상기 제1 연결 전극과 상기 제2 연결 전극 사이의 간격보다 작거나 같을 수 있다.
상기 제1 접촉 전극은 상기 발광 소자의 제1 단부와 접촉하고, 상기 제2 접촉 전극은 상기 발광 소자의 제2 단부와 접촉할 수 있다.
상기 제1 접촉 전극은 상기 제1 절연층을 관통하고 상기 뱅크층과 비중첩하도록 배치된 제1 컨택부를 통해 상기 제1 전극과 접촉하고, 상기 제2 접촉 전극은 상기 제1 절연층을 관통하고 상기 뱅크층과 비중첩하도록 배치된 제2 컨택부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 제1 접촉 전극은 상기 발광 소자와 접촉하는 제1 접촉부, 및 상기 제1 접촉부와 분리되고 상기 제1 전극과 접촉하는 제2 접촉부를 포함하고, 상기 제1 연결 전극은 상기 제1 패턴부를 관통하는 컨택홀을 통해 상기 제1 접촉부 및 상기 제2 접촉부와 각각 접촉할 수 있다.
상기 뱅크층은 상기 제1 전극 상에 배치된 제1 격벽, 상기 개구부를 사이에 두고 상기 제1 격벽과 이격되며 상기 제2 전극 상에 배치된 제2 격벽, 및 상기 제1 격벽과 상기 제2 격벽보다 두께가 크고 상기 발광 소자가 배치된 부분을 둘러싸는 뱅크부를 포함하고, 상기 발광 소자는 상기 제1 격벽과 상기 제2 격벽 사이에 배치될 수 있다.
상기 제1 격벽, 상기 제2 격벽 및 상기 뱅크부는 일체화될 수 있다.
상기 제1 접촉 전극은 상기 발광 소자의 접촉하며 상기 제1 격벽 및 상기 뱅크부 상에 직접 배치되고, 상기 제2 접촉 전극은 상기 발광 소자와 접촉하며 상기 제2 격벽 및 상기 뱅크부 상에 직접 배치될 수 있다.
상기 제1 패턴부와 상기 제1 연결 전극은 각각 상기 제1 격벽과 두께 방향으로 중첩하고, 상기 제2 패턴부와 상기 제2 연결 전극은 각각 상기 제2 격벽과 두께 방향으로 중첩할 수 있다.
상기 제1 격벽과 상기 제2 격벽 사이의 상기 개구부의 폭은 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이의 간격보다 클 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판, 상기 기판 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극 상에 배치된 제1 격벽과 상기 제2 전극 상에 배치된 제2 격벽을 포함하는 뱅크층, 및 상기 제1 격벽과 상기 제2 격벽 사이에서 양 단부가 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자들을 준비하는 단계, 상기 발광 소자 및 상기 뱅크층 상에 배치되는 접촉 전극 물질층; 상기 접촉 전극 물질층 상에 배치되는 절연 물질층; 및 상기 절연 물질층 상에 배치되는 연결 전극 물질층을 형성하는 단계, 상기 연결 전극 물질층과 상기 절연 물질층을 패터닝하여 상기 발광 소자와 중첩하는 부분을 제거하고 각각 서로 이격된 연결 전극을 포함하는 연결 전극층, 및 서로 이격된 패턴부를 포함하는 중간층을 형성하는 단계, 및 상기 연결 전극층을 마스크로 하여 상기 접촉 전극 물질층을 패터닝하여, 상기 발광 소자와 접촉하되 서로 이격된 접촉 전극들을 포함하는 접촉 전극층을 형성하는 단계를 포함한다.
상기 절연 물질층은 유기 절연 물질을 포함하고, 상기 연결 전극 물질층과 상기 절연 물질층을 패터닝하는 공정 이후에 상기 절연 물질층의 건조 공정이 수행될 수 있다.
상기 연결 전극 물질층은 a-ITO를 포함하고, 상기 접촉 전극 물질층은 IZO를 포함할 수 있다.
서로 이격된 상기 연결 전극들이 마주보는 측변들은 서로 이격된 상기 패턴부들이 마주보는 측변들, 및 서로 이격된 상기 접촉 전극들이 마주보는 측변들과 나란할 수 있다.
상기 접촉 전극들이 서로 이격된 간격은 상기 제1 격벽과 상기 제2 격벽 사이의 간격보다 작을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 소자 상에 순차적으로 배치되는 접촉 전극층, 중간층 및 연결 전극층을 포함한다. 표시 장치는 접촉 전극층의 단선 불량이 발생할 경우, 연결 전극층을 통한 리페어 공정이 즉각적으로 가능하여, 리페어 공정이 용이해지는 효과가 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 일 화소에 배치된 전극들과 제2 절연층의 평면 배치를 나타내는 도면이다.
도 4는 도 2의 일 화소에 배치된 전극들과 연결 전극층의 평면 배치를 나타내는 도면이다.
도 5는 도 2의 E1-E1'선을 따라 자른 단면도이다.
도 6은 도 2의 E2-E2'선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 리페어 공정이 수행된 일부분의 단면도이다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 9 내지 도 14는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 15는 다른 실시예에 따른 표시 장치의 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 17은 다른 실시예에 따른 표시 장치의 평면도이다.
도 18은 도 17의 E3-E3'선을 따라 자른 단면도이다.
도 19는 다른 실시예에 따른 표시 장치의 평면도이다.
도 20은 도 19의 E4-E4'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변할 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크층(BNL), 복수의 발광 소자(ED)들 및 접촉 전극층(CNL: CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 2를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 접촉 전극층(CNL: CNE1, CNE2)을 포함할 수 있다. 다른 도면을 참조하여 후술할 바와 같이, 표시 장치(10)는 접촉 전극층(CNL) 상에 배치되는 중간층(도 3의 'PML') 및 연결 전극층(도 4의 'BRL: BR1, BR2')을 포함할 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않는다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 복수의 서브 화소(SPXn)들의 일부분을 노출하거나 둘러쌀 수 있다. 예를 들어, 뱅크층(BNL)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 개구부(OP)와 발광 영역(EMA)의 일 측에 배치된 서브 영역(SA)을 둘러쌀 수 있다. 또는, 뱅크층(BNL)은 표시 영역(DPA) 전면에 배치되며 서브 화소(SPXn)의 발광 영역(EMA)의 일부분을 노출하는 개구부(OP)를 포함할 수 있다.
후술할 바와 같이, 뱅크층(BNL)은 뱅크부(도 5의 'BNP')와 뱅크부(BNP)보다 낮은 높이를 갖는 격벽(도 5의 'BP1', 'BP2')을 포함할 수 있다. 뱅크부(BNP)는 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크부(BNP)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크부(BNP)의 폭에 따라 달라질 수 있다. 뱅크부(BNP)는 서브 화소(SPXn)의 경계, 및 발광 영역(EMA)과 서브 영역(SA) 사이에서 전극(RME1, RME2)들과 중첩할 수 있다.
뱅크층(BNL)의 격벽(BP1, BP2)은 뱅크부(BNP)와 일체화되어 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽(BP1, BP2)은 발광 영역(EMA)에 배치된 개구부(OP)를 사이에 두고 서로 이격된 부분일 수 있다. 격벽(BP1, BP2)이 형성하는 개구부(OP)에는 발광 소자(ED)들이 배치될 수 있다. 격벽(BP1, BP2)은 서브 화소(SPXn)의 발광 영역(EMA)에서 각각 전극(RME1, RME2)들과 중첩할 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크층(BNL)의 개구부(OP)에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 배치되고, 제2 단부가 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
접촉 전극층(CNL)은 발광 소자(ED)와 뱅크층(BNL) 상에 배치될 수 있다. 접촉 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 접촉 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME)들과 전기적으로 연결될 수 있다.
접촉 전극(CNE)은 각 서브 화소(SPXn)에 배치된 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)에서 서브 영역(SA)까지 배치될 수 있다. 제2 접촉 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)에서 서브 영역(SA)까지 배치될 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(ED)의 제1 단부와 접촉하고, 제2 접촉 전극(CNE2)은 발광 소자(ED)의 제2 단부와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 접촉 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 접촉 전극(CNE1)은 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 접촉 전극(CNE2)은 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 접촉 전극(CNE)들은 각각 전극(RME)을 통해 제1 전압 배선(VL1) 또는 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)을 통해 제1 트랜지스터(T1) 및 제1 전압 배선(VL1)과 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 접촉 전극(CNE2)은 제2 전극(RME2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 접촉 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
도 3은 도 2의 일 화소에 배치된 전극들과 제2 절연층의 평면 배치를 나타내는 도면이다. 도 4는 도 2의 일 화소에 배치된 전극들과 연결 전극층의 평면 배치를 나타내는 도면이다.
도 3은 일 화소(PX)에 배치된 중간층(PML)과 전극(RME1, RME2)들 및 뱅크층(BNL)의 상대적인 평면 배치를 도시하고 있다. 도 4는 일 화소(PX)에 배치된 연결 전극층(BRL: BR1, BR2)과 전극(RME1, RME2)들 및 뱅크층(BNL)의 상대적인 평면 배치를 도시하고 있다.
도 2에 더하여 도 3 및 도 4를 참조하면, 일 실시예에 따른 표시 장치(10)는 접촉 전극층(CNL) 상에 배치된 연결 전극층(BRL), 및 접촉 전극층(CNL)과 연결 전극층(BRL) 사이에 배치된 중간층(PML)을 포함할 수 있다. 중간층(PML)과 연결 전극층(BRL)은 각각 평면도 상 접촉 전극층(CNL)과 동일한 패턴으로 배치될 수 있다. 접촉 전극층(CNL), 중간층(PML) 및 연결 전극층(BRL)은 서로 두께 방향으로 중첩하며, 실질적으로 동일한 패턴으로 배치될 수 있다.
중간층(PML)은 연결 전극층(CNL) 상에 배치될 수 있다. 중간층(PML)은 제1 패턴부(P1) 및 제2 패턴부(P2)를 포함하며, 이들은 각각 제1 방향(DR1)으로 연장된 패턴으로 배치될 수 있다. 제1 패턴부(P1)는 제1 접촉 전극(CNE1) 상에 배치되고, 제2 패턴부(P2)는 제2 접촉 전극(CNE2) 상에 배치될 수 있다. 각 접촉 전극(CNE1, CNE2)들이 발광 영역(EMA)으로부터 서브 영역(SA)에 걸쳐 배치됨에 따라, 중간층(PML)도 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다. 중간층(PML)의 일부분은 뱅크층(BNL)과 중첩할 수 있다.
연결 전극층(BRL)은 중간층(PML) 상에 배치될 수 있다. 연결 전극층(BRL)은 접촉 전극층(CNL)과 유사하게 제1 연결 전극(BR1) 및 제2 연결 전극(BR2)을 포함하고, 이들은 각각 제1 방향(DR1)으로 연장될 수 있다. 제1 연결 전극(BR1)은 중간층(PML)의 제1 패턴부(P1) 상에 배치되어 제1 접촉 전극(CNE1)과 중첩하고, 제2 연결 전극(BR2)은 중간층(PML)의 제2 패턴부(P2) 상에 배치되어 제2 접촉 전극(CNE2)과 중첩할 수 있다. 각 접촉 전극(CNE1, CNE2)들이 발광 영역(EMA)으로부터 서브 영역(SA)에 걸쳐 배치됨에 따라, 연결 전극층(BRL)의 연결 전극(BR1, BR2)들도 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다. 연결 전극(BR1, BR2)의 일부분은 뱅크층(BNL)과 중첩할 수 있다.
일 실시예에 따르면, 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2)들과 연결 전극층(BRL)의 연결 전극(BR1, BR2)들은 각각 전도성 물질을 포함할 수 있다. 접촉 전극(CNE1, CNE2)들은 전극(RME) 및 발광 소자(ED)와 접촉하여 이들과 전기적으로 연결될 수 있다. 연결 전극층(BRL)의 연결 전극(BR1, BR2)은 접촉 전극(CNE1, CNE2)들과 중간층(PML)을 사이에 두고 절연된 상태로 배치될 수 있다. 다만, 접촉 전극(CNE1, CNE2)의 일부분이 단선되는 경우, 연결 전극(BR1, BR2)이 접촉 전극(CNE1, CNE2)과 전기적으로 연결될 수 있다. 연결 전극(BR1, BR2)은 접촉 전극(CNE1, CNE2)의 불량이 발생했을 때, 리페어(Repair) 공정을 수행하여 접촉 전극(CNE1, CNE2)의 전기적 연결 경로를 제공할 수 있다.
이하, 다른 도면을 참조하여 표시 장치(10)의 적층 구조와 접촉 전극층(CNL), 중간층(PML) 및 연결 전극층(BRL)의 배치에 대하여 설명하기로 한다.
도 5는 도 2의 E1-E1'선을 따라 자른 단면도이다. 도 6은 도 2의 E2-E2'선을 따라 자른 단면도이다.
도 5는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있고, 도 6은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 뱅크층(BNL) 일부를 가로지르는 단면을 도시하고 있다.
도 2 내지 도 6을 참조하면, 표시 장치(10)는 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 발광 소자(ED), 접촉 전극층(CNL: CNE1, CNE2) 및 연결 전극층(BRL: BR1, BR2)을 포함할 수 있다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제3 도전층의 도전 패턴(예를 들어, 제3 도전 패턴(CDP))을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층의 도전 패턴(예를 들어, 제2 도전 패턴(CDP))을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 제1 전압 배선(VL1)과 제2 전압 배선(VL2)이 제1 도전층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 도전층에 배치되어 각각 제1 트랜지스터(T1)와 제2 전극(RME2)에 직접 전기적으로 연결될 수도 있다.
버퍼층(BL)은 제1 도전층 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(CDP1, CDP2, CDP3)들과 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도전 패턴(CDP1, CDP2, CDP3)들 중 일부는 서로 다른 층의 도전층들 또는 반도체층들을 서로 전기적으로 연결하며 트랜지스터(T1, T2)의 소스/드레인 전극을 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 제1 전극(RME1) 또는 제1 접촉 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 접촉 전극(CNE1)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1) 또는 제1 접촉 전극(CNE1)과 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제2 전원 전압을 제2 전극(RME2) 또는 제2 접촉 전극(CNE2)으로 전달할 수 있다.
제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 또한, 제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제3 도전 패턴(CDP3)은 제1 전압 배선(VL1)을 제1 트랜지스터(T1)와 전기적으로 연결하며 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 데이터 신호를 제1 트랜지스터(T1)에 전달하거나, 초기화 신호를 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 서로 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 전극(RME; RME1, RME2)들, 뱅크층(BNL), 발광 소자(ED), 접촉 전극층(CNL)과 연결 전극층(BRL)을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 제1 절연층(PAS1)과 중간층(PML)을 포함할 수 있다.
복수의 전극(RME)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 복수의 전극(RME)들은 비아층(VIA) 상에 직접 배치되며, 서로 이격되어 대향할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 후술하는 뱅크층(BNL)의 격벽(BP1, BP2)과 중첩할 수 있다. 제1 전극(RME1)은 제1 격벽(BP1)과 중첩하고, 제2 전극(RME2)은 제2 격벽(BP2)과 중첩할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 서로 이격되어 배치되며, 이들이 이격된 공간은 뱅크층(BNL)의 개구부(OP)와 중첩할 수 있다. 일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 서로 이격된 간격이 뱅크층(BNL)의 개구부(OP)의 폭, 또는 제1 격벽(BP1)과 제2 격벽(BP2) 사이의 간격보다 작을 수 있다. 개구부(OP)는 발광 소자(ED)가 배치될 수 있을 정도의 폭을 갖고, 제1 전극(RME1)과 제2 전극(RME2)은 발광 소자(ED)의 양 단부가 놓일 수 있을 정도의 간격으로 이격될 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 도전 패턴(CDP2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 도전 패턴(CDP2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 도전 패턴(CDP1, CDP2)과 전기적으로 연결되지 않을 수도 있고, 후술하는 접촉 전극층(CNL)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 후술하는 발광 소자(ED)의 하부에 배치되어, 전극(RME)들을 덮을 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호하면서 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 발광 소자(ED)와 제1 절연층(PAS1) 사이의 공간에는 중간층(PML)이 채워질 수 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 컨택부(CT1, CT2)들을 포함할 수 있다. 제1 절연층(PAS1)의 컨택부(CT1, CT2)들은 서브 영역(SA)에서 접촉 전극(CNE)과 전극(RME)이 연결되는 부분에 형성될 수 있다. 제1 절연층(PAS1)은 비아층(VIA) 상에 전면적으로 배치되되, 컨택부(CT1, CT2)들이 형성된 부분에서는 하부의 층들을 일부 노출할 수 있다.
제1 절연층(PAS1)에 형성된 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 각각 서브 영역(SA)에서 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 접촉 전극(CNE)과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 뱅크부(BNP), 및 뱅크부(BNP)와 높이가 다른 격벽(BP1, BP2)을 포함하고, 이들은 각각 서브 화소(SPXn)의 발광 영역(EMA), 또는 서브 화소(SPXn)의 경계에 배치될 수 있다. 격벽(BP1, BP2)과 뱅크부(BNP)는 서로 일체화될 수 있고, 이들은 배치된 위치 및 높이에 따라 뱅크층(BNL)의 일부분으로서 지칭된 것일 수 있다.
뱅크층(BNL)의 격벽(BP1, BP2)은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 가질 수 있고, 발광 영역(EMA)에 배치된 개구부(OP)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 격벽(BP1, BP2)은 개구부(OP)를 기준으로 서로 제2 방향(DR2)으로 이격된 제1 격벽(BP1), 및 제2 격벽(BP2)을 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 격벽(BP2)들은 제1 격벽(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 격벽(BP1)과 제2 격벽(BP2) 사이에는 뱅크부(BNP)가 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2) 사이의 개구부(OP)에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1)으로 연장되어 뱅크층(BNL)의 뱅크부(BNP) 중 발광 영역(EMA)의 둘러싸는 부분과 일체화될 수 있다. 격벽(BP1, BP2)들의 제1 방향(DR1) 길이는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일할 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 격벽은 다른 격벽보다 큰 폭을 가질 수 있다. 도면에서는 서브 화소(SPXn)에 2개의 격벽(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 격벽(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 격벽(BP1, BP2)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 예를 들어, 격벽(BP1, BP2)들은 제1 절연층(PAS1) 상에 직접 배치될 수 있고, 제1 절연층(PAS1)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있다. 도면에 예시된 바와 달리, 격벽(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다.
뱅크층(BNL)의 뱅크부(BNP)는 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크부(BNP)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크부(BNP)는 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 발광 영역(EMA)에 배치된 격벽(BP1, BP2)과 일체화될 수 있다. 뱅크층(BNL)의 뱅크부(BNP)는 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 뱅크층(BNL)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 뱅크층(BNL)이 개구하는 영역은 발광 영역(EMA)에 배치된 개구부(OP)와 서브 영역(SA)일 수 있다. 뱅크층(BNL) 중 격벽(BP1, BP2)이 배치된 부분은 발광 영역(EMA)일 수 있다.
뱅크층(BNL)의 뱅크부(BNP)는 격벽(BP1, BP2)보다 두께가 클 수 있다. 뱅크부(BNP)의 상면의 높이는 격벽(BP1, BP2)의 상면의 높이보다 높을 수 있다. 뱅크부(BNP)는 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2)들 사이에 배치되며, 양 단부가 각각 서로 다른 전극(RME) 상에 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 단부는 제1 전극(RME1) 상에 배치되고, 제2 단부는 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길고, 뱅크층(BNL)의 개구부(OP)의 폭보다 작을 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 직접 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 접촉 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
접촉 전극층(CNL)은 발광 소자(ED) 및 뱅크층(BNL) 상에 배치될 수 있다. 접촉 전극층(CNL)은 발광 소자(ED) 상에 직접 배치되어 발광 소자(ED)와 전기적으로 연결되고 발광 소자(ED)들을 고정할 수 있다.
접촉 전극층(CNL)의 복수의 접촉 전극(CNE1, CNE2)들은 접촉 전극(CNE)은 각 서브 화소(SPXn)에 배치된 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1) 및 제1 격벽(BP1) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)은 제2 전극(RME2) 및 제2 격벽(BP2) 상에 배치될 수 있다.
제1 접촉 전극(CNE1)은 발광 영역(EMA)에서 제1 격벽(BP1) 상에 직접 배치되며 발광 소자(ED)의 제1 단부와 접촉할 수 있다. 제1 접촉 전극(CNE1)은 발광 영역(EMA)에서 뱅크층(BNL)의 뱅크부(BNP)를 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 접촉 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 접촉 전극(CNE2)은 발광 영역(EMA)에서 제2 격벽(BP2) 상에 직접 배치되며 발광 소자(ED)의 제2 단부와 접촉할 수 있다. 제2 접촉 전극(CNE2)은 발광 영역(EMA)에서 뱅크층(BNL)의 뱅크부(BNP)를 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 접촉 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 양 단부와 접촉할 수 있을 정도의 간격으로 서로 이격될 수 있다. 일 실시예에서, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이의 간격은 발광 소자(ED)의 길이보다 작을 수 있다. 또한, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이의 간격은 뱅크층(BNL)의 개구부(OP)의 폭보다 작을 수 있다.
제1 접촉 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 접촉 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 접촉 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 접촉 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
중간층(PML)은 접촉 전극층(CNL) 상에 배치될 수 있다. 중간층(PML)은 그 상에 배치되는 연결 전극층(BRL)과 접촉 전극층(CNL) 사이에 게재되어 이들이 직접 접촉하지 않도록 할 수 있다. 다만, 표시 장치(10)의 리페어 공정이 수행되면, 연결 전극층(BRL)은 중간층(PML)을 관통하여 접촉 전극층(CNL)과 접촉할 수 있다.
일 실시예에서, 중간층(PML)은 접촉 전극층(CNL)과 동일한 패턴 형상을 가질 수 있다. 중간층(PML)은 제1 접촉 전극(CNE1) 상에 배치된 제1 패턴부(P1)와 제2 접촉 전극(CNE2) 상에 배치된 제2 패턴부(P2)를 포함할 수 있다. 제1 패턴부(P1)는 제1 전극(RME1), 제1 격벽(BP1) 및 제1 접촉 전극(CNE1)과 중첩할 수 있고, 제2 패턴부(P2)는 제2 전극(RME2), 제2 격벽(BP2) 및 제2 접촉 전극(CNE2)과 중첩할 수 있다. 제1 패턴부(P1)와 제2 패턴부(P2)는 발광 영역(EMA)에서 뱅크층(BNL)의 격벽(BP1, BP2)과 중첩하며, 뱅크부(BNP)를 넘어 서브 영역(SA)까지 배치될 수 있다.
중간층(PML)은 제1 패턴부(P1)와 제2 패턴부(P2)가 서로 이격되고, 이들이 이격된 간격 중 최소 간격은 접촉 전극(CNE1, CNE2)들이 이격된 간격과 동일할 수 있다. 제1 패턴부(P1)와 제2 패턴부(P2) 사이의 간격은 뱅크층(BNL)의 개구부(OP)의 폭보다 작을 수 있다.
상술한 제1 절연층(PAS1), 및 중간층(PML)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 및 중간층(PML)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1)은 무기물 절연성 물질을 포함하되 중간층(PML)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 및 중간층(PML)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 및 중간층(PML)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 및 중간층(PML)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
일 실시예에 따르면, 중간층(PML)은 투명한 재질의 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 중간층(PML)의 패턴부(P1, P2)들이 이격된 사이를 통해 출사될 수 있으나, 일부는 중간층(PML)에 입사될 수도 있다. 그렇다 하더라도, 발광 소자(ED)에서 방출된 광들이 대부분 출사될 수 있도록, 중간층(PML)은 투명한 재질로 이루어질 수 있다. 도 5 및 도 6에 도시된 바와 같이 중간층(PML)이 유기 절연 물질을 포함하는 실시예에서, 중간층(PML)은 하부의 뱅크층(BNL) 및 접촉 전극층(CNL)의 단차에 무관하게 상면이 평탄하게 형성될 수 있다. 다만, 이에 제한되지 않는다. 중간층(PML)이 무기 절연 물질을 포함하는 실시예에서, 중간층(PML)은 하부 단차를 따른 형상으로 배치될 수도 있다.
연결 전극층(BRL)은 중간층(PML) 상에 배치될 수 있다. 연결 전극층(BRL)은 중간층(PML)을 사이에 두고 접촉 전극층(CNL)과 이격되고 이와 전기적으로 절연될 수 있다. 다만, 표시 장치(10)의 리페어 공정이 수행되면, 연결 전극층(BRL)은 중간층(PML)을 관통하여 접촉 전극층(CNL)과 접촉할 수 있다.
일 실시예에서, 연결 전극층(BRL)은 중간층(PML) 및 접촉 전극층(CNL)과 동일한 패턴 형상을 가질 수 있다. 연결 전극층(BRL)은 중간층(PML)의 제1 패턴부(P1) 상에 배치된 제1 연결 전극(BR1)과 제2 패턴부(P2) 상에 배치된 제2 연결 전극(BR2)을 포함할 수 있다. 제1 연결 전극(BR1)은 제1 전극(RME1), 제1 격벽(BP1) 및 제1 접촉 전극(CNE1)과 중첩할 수 있고, 제2 연결 전극(BR2)은 제2 전극(RME2), 제2 격벽(BP2) 및 제2 접촉 전극(CNE2)과 중첩할 수 있다. 제1 연결 전극(BR1)과 제2 연결 전극(BR2)은 발광 영역(EMA)에서 뱅크층(BNL)의 격벽(BP1, BP2)과 중첩하며, 뱅크부(BNP)를 넘어 서브 영역(SA)까지 배치될 수 있다.
연결 전극층(BRL)은 제1 연결 전극(BR1)과 제2 연결 전극(BR2)이 서로 이격되고, 이들이 이격된 간격은 중간층(PML)의 제1 패턴부(P1)와 제2 패턴부(P2)가 이격된 간격과 동일할 수 있다. 제1 연결 전극(BR1)과 제2 연결 전극(BR2)사이의 간격은 뱅크층(BNL)의 개구부(OP)의 폭보다 작을 수 있다.
접촉 전극층(CNL) 및 연결 전극층(BRL)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극층(CNL) 및 연결 전극층(BRL)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극층(CNL), 중간층(PML), 및 연결 전극층(BRL)을 투과하여 출사될 수 있다.
후술할 바와 같이, 접촉 전극층(CNL) 및 중간층(PML)은 표시 장치(10)의 제조 공정에서 연결 전극층(BRL)의 연결 전극(BR1, BR2)들을 마스크로 한 패터닝 공정에 의해 형성될 수 있다. 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2)들과 중간층(PML)의 패턴부(P1, P2)들은 평면도 상 형상이 그 상부에 배치된 연결 전극(BR1, BR2)의 형상에 대응될 수 있다. 연결 전극(BR1, BR2)을 마스크로 한 패터닝 공정에 의해 중간층(PML) 및 접촉 전극층(CNL)이 형성됨에 따라, 접촉 전극(CNE1, CNE2), 패턴부(P1, P2) 및 연결 전극(BR1, BR2)은 각각 외측 측변이 서로 나란할 수 있다.
예를 들어, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 서로 마주보는 측변은 제1 패턴부(P1)와 제2 패턴부(P2)가 서로 마주보는 측변과 나란할 수 있다. 또한, 제1 패턴부(P1)와 제2 패턴부(P2)가 마주보는 측변은 제1 연결 전극(BR1)과 제2 연결 전극(BR2)이 마주보는 측변과 나란할 수 있다. 또한, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 서로 마주보는 측변의 반대편 외측 측변은 제1 패턴부(P1)와 제2 패턴부(P2)가 서로 마주보는 측변의 반대편 외측 측변과 나란할 수 있다. 제1 패턴부(P1)와 제2 패턴부(P2)가 마주보는 측변의 반대편 외측 측변은 제1 연결 전극(BR1)과 제2 연결 전극(BR2)이 마주보는 측변의 반대편 외측 측변과 나란할 수 있다.
도면에서는 각 층들의 상기 측변이 경사지게 형성된 것이 예시되어 있고, 그에 따라 각 층들의 상기 측변이 동일한 기울기로 나란하게 형성될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2) 사이의 간격은 제1 패턴부(P1)와 제2 패턴부(P2) 사이의 간격보다 작거나 같을 수 있고, 제1 패턴부(P1)와 제2 패턴부(P2) 사이의 간격은 제1 연결 전극(BR1)과 제2 연결 전극(BR2) 사이의 간격보다 작거나 같을 수 있다. 패터닝 공정에 따라 상기 측변들이 수직하게 형성된다면, 각 층들의 상기 측변들은 완전히 수직하게 나란할 수 있고, 접촉 전극(CNE1, CNE2)들, 패턴부(P1, P2)들, 및 연결 전극(BR1, BR2)들 사이의 간격은 서로 동일할 수 있다.
일 실시예에 따르면, 접촉 전극층(CNL)의 접촉 전극(CNE)들과 연결 전극층(BRL)의 연결 전극(BR1, BR2)들은 서로 다른 재료를 포함할 수 있다. 접촉 전극층(CNL)과 연결 전극층(BRL) 사이에 중간층(PML)이 배치되므로, 중간층(PML)이 유기 절연 물질을 포함하는 실시예에서, 중간층(PML)의 형성 시 도전성 재료의 변형이 발생할 수도 있다. 그에 따라, 유기 절연 물질의 형성 공정에서 변형의 우려가 있는 재료는 중간층(PML) 상에 배치된 연결 전극층(BRL)에 사용되고, 그와 무관한 재료가 중간층(PML) 하부에 배치된 접촉 전극층(CNL)에 사용될 수 있다. 예를 들어, 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2)들은 유기 절연 물질의 건조 공정에 내성이 있는 IZO를 포함할 수 있고, 연결 전극층(BRL)의 연결 전극(BR1, BR2)들은 상대적으로 내성이 약한 ITO를 포함할 수 있다. 표시 장치(10)의 제조 공정에서, 유기 절연 물질을 포함하는 중간층(PML)의 건조 공정 전에, ITO를 포함하는 연결 전극층(BRL)이 먼저 패터닝되고, 그 이후에 중간층(PML)의 건조 공정과 중간층(PML) 및 접촉 전극층(CNL)의 패터닝 공정이 수행될 수 있다. 다만, 이에 제한되는 것은 아니며, 접촉 전극층(CNL)과 연결 전극층(BRL)의 재료는 공정 조건에 따라 선택될 수 있다.
발광 소자(ED)와 직접 접촉하는 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2)들은 전극(RME)과 발광 소자(ED)의 전기적 연결 경로를 형성할 수 있다. 표시 장치(10)는 접촉 전극층(CNL) 상에 배치된 중간층(PML) 및 연결 전극층(BRL)을 더 포함하며, 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2)들이 부분적으로 단선되면, 리페어 공정을 통해 연결 전극층(BRL)과 접촉 전극층(CNL)을 연결하여 전기적 연결 경로를 형성할 수 있다.
도 7은 일 실시예에 따른 표시 장치의 리페어 공정이 수행된 일부분의 단면도이다.
도 7을 참조하면, 표시 장치(10)는 접촉 전극(CNE)의 일부가 단선되어 연결이 끊어지면, 해당 서브 화소(SPXn)의 발광 소자(ED)들이 발광 불량을 일으킬 수 있다. 도면에 도시된 바와 같이, 제1 접촉 전극(CNE1)의 일부분이 단선(도 7의 'FP' 부분)되어 제1 접촉부(CNP1)와 제2 접촉부(CNP2)로 구분될 경우, 제1 접촉부(CNP1)는 발광 소자(ED)와 접촉하고, 제2 접촉부(CNP2)는 제1 전극(RME1)과 접촉한 상태로 남을 수 있다. 두 접촉부(CNP1, CNP2)들이 끊어진 상태라면 발광 소자(ED)의 일 단부가 제1 전극(RME1)과 전기적으로 연결되지 않아 발광하지 못할 수 있으나, 제1 연결 전극(BR1)이 제1 접촉부(CNP1) 및 제2 접촉부(CNP2)와 연결된다면 발광 소자(ED)는 제1 전극(RME1)과 전기적으로 연결될 수 있다.
표시 장치(10)는 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2)이 단선 불량이 발생할 경우, 연결 전극층(BRL)의 연결 전극(BR1, BR2)과 접촉 전극(CNE1, CNE2)의 접촉부(CNP1, CNP2)를 서로 연결하는 리페어 공정이 수행될 수 있다. 상기 리페어 공정은 연결 전극(BR1, BR2)을 서로 끊어진 접촉부(CNP1, CNP2)와 각각 연결하는 공정으로, 레이저를 조사하는 공정을 통해 수행될 수 있다. 레이저를 조사하는 공정을 통해 중간층(PML)에 컨택홀이 형성되면, 연결 전극(BR1, BR2)은 컨택홀을 통해 접촉 전극(CNE1, CNE2)의 접촉부(CNP1, CNP2)와 각각 연결될 수 있다. 접촉부(CNP1, CNP2)는 중간층(PML)의 컨택홀에 배치된 전극 연결부(BRP)를 통해 연결 전극(BR1, BR2)과 연결될 수 있고, 연결 전극(BR1, BR2)은 전기적 연결 경로를 형성할 수 있다.
일 실시예에 따른 표시 장치(10)는 접촉 전극층(CNL)의 단선에 따른 리페어 공정에 대비하여 접촉 전극층(CNL) 상에 배치되는 중간층(PML) 및 연결 전극층(BRL)을 포함할 수 있다. 접촉 전극층(CNL)의 단선을 수리하는 리페어 공정은 이미 형성된 연결 전극층(BRL)과 접촉 전극층(CNL)을 연결하는 공정으로 수행됨에 따라, 해당 공정이 단순화되는 이점이 있다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 8을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, 및 InN 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 9 내지 도 14는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 9를 참조하면, 기판(SUB)을 준비하고, 기판(SUB) 상에 버퍼층(BL), 반도체층, 제1 내지 제3 도전층, 층간 절연층(IL1), 제1 보호층(PV1), 비아층(VIA), 전극(RME1, RME2)들, 제1 절연층(PAS1) 및 뱅크층(BNL)을 형성하고, 뱅크층(BNL)의 개구부(OP)에 발광 소자(ED)들을 배치한다.
기판(SUB) 상에 배치되는 제1 내지 제3 도전층, 및 복수의 전극(RME)들은 각각 각 층들을 이루는 재료, 예컨대 금속 재료를 증착하고 이를 마스크를 이용한 패터닝 공정으로 형성될 수 있다. 또한, 기판(SUB) 상에 배치되는 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 비아층(VIA), 제1 절연층(PAS1) 및 뱅크층(BNL)은 각 층을 이루는 재료, 예컨대 절연 물질을 도포하거나, 필요에 따라 마스크를 이용한 패터닝 공정을 통해 형성될 수 있다. 뱅크층(BNL)은 하프톤 마스크(Half tone mask)를 이용한 패터닝 공정으로 형성되어, 서로 높이가 다른 격벽(BP1, BP2)과 뱅크부(BNP)를 포함할 수 있다. 기판(SUB) 상에 배치되는 복수의 층들의 구조에 대한 설명은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
예시적인 실시예에서, 복수의 발광 소자(ED)들은 잉크젯 프린팅 공정(Inkjet Printing Process)을 통해 전극(RME) 상에 배치될 수 있다. 발광 소자(ED)들이 분산된 잉크를 뱅크층(BNL)이 둘러싸는 영역 내에 분사한 뒤, 전극(RME)들에 전기 신호를 인가하면, 잉크 내의 발광 소자(ED)들이 위치 및 배향 방향이 변하면서 전극(RME)들 상에 안착될 수 있다. 발광 소자(ED)들은 뱅크층(BNL)의 개구부(OP) 내에서 전극(RME)에 인가된 전기 신호로 생성된 전계에 의해 정렬될 수 있다. 발광 소자(ED)는 제2 반도체층(32)이 위치하는 제1 단부가 제1 전극(RME1) 상에 놓이고, 제1 반도체층(31)이 위치하는 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다.
다음으로, 도 10을 참조하면, 발광 소자(ED)와 뱅크층(BNL) 상에 접촉 전극 물질층(CNL), 절연 물질층(PASL), 및 연결 전극 물질층(BRL)을 순차적으로 형성한다. 접촉 전극 물질층(CNL), 절연 물질층(PASL), 및 연결 전극 물질층(BRL)은 각각 이들을 이루는 재료를 증착하는 공정을 통해 형성될 수 있다. 접촉 전극 물질층(CNL)은 발광 소자(ED)와 뱅크층(BNL) 및 제1 절연층(PAS1)을 덮도록 배치될 수 있고, 발광 소자(ED)를 제1 절연층(PAS1) 상에서 고정할 수 있다. 접촉 전극 물질층(CNL)은 개구부(OP) 내에서 발광 소자(ED)와 직접 접촉하고, 뱅크층(BNL) 및 제1 절연층(PAS1)과 직접 접촉할 수 있다.
절연 물질층(PASL)은 접촉 전극 물질층(CNL) 상에 직접 배치되고, 연결 전극 물질층(BRL)은 절연 물질층(PASL) 상에 직접 배치될 수 있다. 접촉 전극 물질층(CNL), 절연 물질층(PASL), 및 연결 전극 물질층(BRL)은 각각 후속 공정에서 패터닝되어 접촉 전극(CNE1, CNE2), 중간층(PML), 및 연결 전극(BR1, BR2)을 형성할 수 있다. 도면에서는 절연 물질층(PASL)이 유기 절연 물질을 포함하여 상면이 평탄하게 형성된 것이 예시되어 있다. 다만, 이에 제한되지 않고, 절연 물질층(PASL)이 무기 절연 물질을 포함할 경우, 상면은 평탄하게 형성되지 않고 하부 단차에 대응한 형상을 가질 수 있다.
이어, 도 11 및 도 12를 참조하면, 연결 전극 물질층(BRL)과 절연 물질층(PASL)을 패터닝하여 연결 전극(BR1, BR2) 및 중간층(PML)을 형성한다. 연결 전극 물질층(BRL) 상에 마스크를 배치하여 연결 전극 물질층(BRL)과 절연 물질층(PASL)의 일부분을 제거한다. 연결 전극 물질층(BRL)은 발광 소자(ED) 또는 개구부(OP)와 중첩하는 부분과 뱅크층(BNL)과 중첩하지 않는 부분이 일부 제거될 수 있다. 절연 물질층(PASL)은 연결 전극 물질층(BRL)과 평면 상 동일한 형상을 갖도록 패터닝될 수 있다. 본 패터닝 공정에서 연결 전극 물질층(BRL)과 절연 물질층(PASL)은 각각 연결 전극층(BRL)의 연결 전극(BR1, BR2)과 중간층(PML)을 형성할 수 있고, 이들의 평면 배치는 도 3 및 도 4에 도시된 패턴 형상을 가질 수 있다. 연결 전극(BR1, BR2)과 중간층(PML)은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치되고, 이들 각각은 위치에 따라 제1 연결 전극(BR1)과 제2 연결 전극(BR2), 또는 제1 패턴부(P1)와 제2 패턴부(P2)로 구분될 수 있다. 연결 전극 물질층(BRL)과 절연 물질층(PASL)은 하나의 식각 공정에서 동시에 식각될 수 있고, 또는 각 층의 재료에 따라 다른 식각 공정에서 개별적으로 식각될 수도 있다.
이어, 도 13을 참조하면, 중간층(PML)의 건조 공정(Bake)을 수행한다. 상술한 바와 같이, 중간층(PML)이 유기 절연 물질을 포함하는 실시예에서, 중간층(PML)의 건조 공정(Bake)에서 연결 전극(BR1, BR2) 및 접촉 전극 물질층(CNL)의 변형이 생길 수 있다. 해당 층의 변형이 생기면 패터닝 공정이 원활하게 수행되지 않아 해당 층의 잔사로 인한 불량이 발생할 수도 있다. 따라서, 중간층(PML)의 하부에 배치된 접촉 전극 물질층(CNL)은 건조 공정에 따른 변형에 내성을 갖는 재료로 이루어지고, 중간층(PML)의 상부에 배치된 연결 전극(BR1, BR2)은 건조 공정 이전에 패터닝되어 형성될 수 있다. 연결 전극(BR1, BR2)은 건조 공정에 이전에 패터닝되기 때문에, 건조 공정에 의한 변형이 발생하더라도 무방할 수 있다.
일 실시예에 따르면, 연결 전극(BR1, BR2)은 ITO를 포함하고, 접촉 전극 물질층(CNL), 또는 이들이 패터닝되어 형성되는 접촉 전극(CNE1, CNE2)은 IZO를 포함할 수 있다. 연결 전극 물질층(BRL)은 a-ITO를 포함할 수 있고, 중간층(PML)의 건조 공정이 수행된 이후에 a-ITO는 ITO가 될 수 있다. 연결 전극(BR1, BR2)은 중간층(PML)의 건조 공정(Bake) 이전에 형성되었다가, 건조 공정에 의해 그 재료가 ITO로 변할 수 있다. 접촉 전극 물질층(CNL)은 IZO를 포함하여 건조 공정에도 변형이 발생하지 않을 수 있고, 후속 공정의 패터닝 공정이 원활하게 수행될 수 있다.
다음으로, 도 14를 참조하면, 연결 전극(BR1, BR2), 및 중간층(PML)을 마스크로 하여 접촉 전극 물질층(CNL)을 패터닝한다. 접촉 전극 물질층(CNL)은 연결 전극(BR1, BR2) 및 중간층(PML)의 패턴부(P1, P2)들이 배치되지 않은 부분이 제거될 수 있다. 연결 전극(BR1, BR2) 및 패턴부(P1, P2)들은 발광 소자(ED)의 일부분과 중첩하지 않도록 형성될 수 있고, 해당 부분에서 노출된 접촉 전극 물질층(CNL)이 제거될 수 있다. 접촉 전극 물질층(CNL)은 발광 소자(ED)를 덮는 부분이 일부 제거되어 서로 이격된 접촉 전극(CNE1, CNE2)을 형성할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 15는 다른 실시예에 따른 표시 장치의 단면도이다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(10)는 중간층(PML)이 무기 절연 물질을 포함할 수 있다. 중간층(PML)은 그 하부의 뱅크층(BNL) 및 접촉 전극층(CNL)이 형성하는 단차를 따라 배치될 수 있다. 중간층(PML)은 격벽(BP1, BP2)과 중첩하는 부분이 뱅크부(BNP)와 중첩하는 부분보다 상면의 높이가 낮을 수 있다.
표시 장치(10)는 중간층(PML)이 무기 절연 물질을 포함함에 따라, 제조 공정에서 건조 공정이 생략될 수 있고, 연결 전극층(BRL)과 접촉 전극층(CNL)의 재료의 선택이 자유로울 수 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 뱅크층(BNL)이 격벽(BP1, BP2)과 분리되어 형성될 수 있고, 격벽(BP1, BP2)이 전극(RME1, RME2)과 비아층(VIA) 사이에 배치될 수 있다. 본 실시예는 격벽(BP1, BP2)과 뱅크층(BNL)이 분리되고, 이들의 적층 순서가 다른 점에서 도 5의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 격벽(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 격벽(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 격벽(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다.
전극(RME; RME1, RME2)들은 격벽(BP1, BP2) 상에 배치될 수 있다. 제1 전극(RME1)은 제1 격벽(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 격벽(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 격벽(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 격벽(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
격벽(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 격벽(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 격벽(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 격벽(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 절연층(PAS1)은 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있다. 뱅크층(BNL)은 격벽(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 격벽(BP1, BP2)보다 높을 수 있고, 그 두께는 격벽(BP1, BP2)과 같거나 더 클 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에서 격벽(BP1, BP2)들 사이에 배치될 수 있다. 발광 소자(ED)는 제1 단부가 제1 전극(RME1) 상에 배치되고, 제2 단부(RME2)가 제2 전극(RME2) 상에 배치될 수 있다.
제1 절연층(PAS1)과 뱅크층(BNL) 상에는 도 5의 실시예와 유사하게 접촉 전극층(CNL), 중간층(PML), 및 연결 전극층(BRL)이 배치될 수 있다. 접촉 전극층(CNL), 중간층(PML), 및 연결 전극층(BRL)은 서로 순서대로 적층되며, 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다. 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2)들은 발광 소자(ED)의 양 단부 및 전극(RME1, RME2)과 각각 접촉할 수 있다. 중간층(PML)과 연결 전극층(BRL)은 접촉 전극층(CNL)과 실질적으로 동일한 패턴 형상을 갖고 순차적으로 적층될 수 있다. 표시 장치(10_1)의 리페어 공정이 수행된다면, 연결 전극층(BRL)의 연결 전극(BR1, BR2)이 중간층(PML)의 패턴부(P1, P2)를 관통하여 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 그렇지 않다면, 연결 전극(BR1, BR2)은 중간층(PML)에 의해 접촉 전극(CNE1, CNE2)과 절연될 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 평면도이다. 도 18은 도 17의 E3-E3'선을 따라 자른 단면도이다. 도 18은 서브 화소(SPXn)에 배치된 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 17 및 도 18을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 각 서브 화소(SPXn)마다 더 많은 수의 전극(RME1, RME2, RME3, RME4)과 발광 소자(ED1, ED2, ED3, ED4), 및 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 도 17에 도시하지 않았으나, 접촉 전극층(CNL)의 형상에 대응하여 중간층(PML) 및 연결 전극층(BRL)은 더 많은 수의 패턴부(P1, P2, P3, P4)들과 연결 전극(BR1, BR2, BR3, BR4)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10_2)는 각 서브 화소(SPXn) 당 더 많은 수의 전극과 발광 소자들을 포함하는 점에서 도 2 내지 도 5의 실시예와 차이가 있다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크층(BNL)의 뱅크부(BNP) 하부에 배치된 전극 컨택홀(CTD, CTS)을 통해 하부의 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2, 도 5에 도시)과 접촉하는 반면, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않을 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)에 전면적으로 배치되며, 복수의 전극(RME)들을 덮을 수 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 복수의 컨택부(CT1, CT2, CT3, CT4)들을 포함할 수 있다. 제1 절연층(PAS1)의 컨택부(CT1, CT2, CT3, CT4)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 복수의 컨택부(CT1, CT2, CT3, CT4)들은 각각 서브 영역(SA)에 배치되며, 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2), 제3 전극(RME3)과 중첩하도록 배치된 제3 컨택부(CT3), 및 제4 전극(RME4)과 중첩하도록 배치된 제4 컨택부(CT4)를 포함할 수 있다. 복수의 컨택부(CT1, CT2, CT3, CT4)들은 제1 절연층(PAS1)을 관통하여 그 하부의 전극(RME1, RME2, RME3, RME4)들의 상면 일부를 노출할 수 있다. 각 컨택부(CT1, CT2, CT3, CT4)들은 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)의 격벽(BP1, BP2, BP3)은 제1 격벽(BP1)과 제2 격벽(BP2) 사이에 배치된 제3 격벽(BP3)을 더 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 격벽(BP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 격벽(BP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 뱅크층(BNL)은 발광 영역(EMA)에 배치된 제1 개구부(OP1)와 제2 개구부(OP2)를 포함하고, 제1 내지 제3 격벽(BP1, BP2, BP3)은 각 개구부(OP1, OP2)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 제1 격벽(BP1)과 제3 격벽(BP3)은 제1 개구부(OP1)를 사이에 두고 이격되고, 제3 격벽(BP3)과 제2 격벽(BP2)은 제2 개구부(OP2)를 사이에 두고 이격될 수 있다.
제3 격벽(BP3)은 제1 격벽(BP1) 및 제2 격벽(BP2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 격벽(BP1, BP2, BP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 제1 격벽(BP1)은 제1 전극(RME1)과 부분적으로 중첩하도록 배치되고, 제2 격벽(BP2)은 제4 전극(RME4)과 부분적으로 중첩하도록 배치될 수 있다. 제3 격벽(BP3)은 제2 전극(RME2) 및 제3 전극(RME3)과 부분적으로 중첩하도록 배치될 수 있다. 각 전극(RME)들은 적어도 일부분이 격벽(BP1, BP2, BP3)들과 비중첩하도록 배치될 수 있다.
뱅크층(BNL)의 뱅크부(BNP)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크부(BNP)는 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있다. 뱅크부(BNP)의 배치는 상술한 바와 실질적으로 동일하다.
복수의 발광 소자(ED)들은 뱅크층(BNL)의 개구부(OP1, OP2), 또는 격벽(BP1, BP2, BP3)들 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 격벽(BP1)과 제3 격벽(BP3) 사이의 제1 개구부(OP1)에 배치되고, 다른 일부는 제3 격벽(BP3)과 제2 격벽(BP2) 사이의 제2 개구부(OP2)에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)과 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 접촉 전극(CNE1, CNE2, CNE3, CNE4, CNE5)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 접촉 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 접촉 전극(CNE)이 서로 다를 수 있고, 접촉하는 접촉 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2, CNE3, CNE4, CNE5)은 제1 전극(RME1) 상에 배치된 제1 접촉 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 접촉 전극(CNE2)에 더하여, 복수의 전극(RME)들에 걸쳐 배치된 제3 접촉 전극(CNE3), 제4 접촉 전극(CNE4) 및 제5 접촉 전극(CNE5)을 더 포함할 수 있다.
도 2의 실시예와 달리, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 제1 및 제2 컨택부(CT1, CT2)를 통해 전극(RME)과 직접 접촉할 수 있다. 제1 접촉 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 직접 접촉하고, 제2 접촉 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제3 접촉 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 접촉 전극(CNE1)과 제2 방향(DR2)으로 이격되어 대향하고, 제2 연장부(CN_E2)는 제1 접촉 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 접촉 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 접촉 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 접촉 전극(CNE2)과 제2 방향(DR2)으로 이격되어 대향하며, 제4 연장부(CN_E4)는 제2 접촉 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)와 제4 연장부(CN_E4)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 접촉 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 접촉 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 접촉 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 접촉 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 접촉 전극(CNE5)은 평면도 상 제4 접촉 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제3 접촉 전극(CNE3)은 서브 영역(SA)에서 제1 절연층(PAS1)을 관통하는 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 직접 접촉하고, 제4 접촉 전극(CNE4)은 서브 영역(SA)에서 제1 절연층(PAS1)을 관통하는 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 접촉할 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제3 도전층과 직접 연결된 전극(RME1, RME2)과 연결된 제1 타입 접촉 전극이고, 제3 접촉 전극(CNE3), 및 제4 접촉 전극(CNE4)은 제3 도전층과 연결되지 않는 전극(RME3, RME4)과 연결된 제2 타입 접촉 전극이며, 제5 접촉 전극(CNE5)은 전극(RME)과 연결되지 않는 제3 타입 접촉 전극일 수 있다. 제5 접촉 전극(CNE5)은 전극(RME)과 연결되지 않고 발광 소자(ED)들과 접촉하며 다른 접촉 전극(CNE)들과 함께 발광 소자(ED)들의 전기적 연결 회로를 구성할 수 있다.
제2 타입 접촉 전극인 제3 접촉 전극(CNE3)과 제4 접촉 전극(CNE4)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란하지 않은 연결 전극들이고, 제3 타입 접촉 전극인 제5 접촉 전극(CNE5)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란한 접촉 전극일 수 있다. 제3 접촉 전극(CNE3)과 제4 접촉 전극(CNE4)은 제1 방향(DR1)으로 연장되되 절곡된 형상을 갖고, 제5 접촉 전극(CNE5)은 다른 연결 전극의 일부분을 둘러싸는 형상을 가질 수 있다.
접촉 전극층(CNL) 상에 배치되는 중간층(PML), 및 연결 전극층(BRL)은 각각 접촉 전극층(CNL)과 유사한 패턴 형상을 가질 수 있다. 중간층(PML)은 제1 접촉 전극(CNE1) 상에 배치된 제1 패턴부(P1), 제2 접촉 전극(CNE2) 상에 배치된 제2 패턴부(P2), 제3 접촉 전극(CNE3) 상에 배치된 제3 패턴부(P3) 및 제4 접촉 전극(CNE4) 상에 배치된 제4 패턴부(P4)를 포함할 수 있다. 또한, 도면으로 도시하지 않았으나, 중간층(PML)은 제5 접촉 전극(CNE5) 상에 배치된 제5 패턴부를 포함할 수 있다. 연결 전극층(BRL)은 제1 패턴부(P1) 상에 배치된 제1 연결 전극(BR1), 제2 패턴부(P2) 상에 배치된 제2 연결 전극(BR2), 제3 패턴부(P3) 상에 배치된 제3 연결 전극(BR3) 및 제4 패턴부(P4) 상에 배치된 제4 연결 전극(BR4)을 포함할 수 있다. 또한, 도면으로 도시하지 않았으나, 연결 전극층(BRL)은 제5 패턴부 상에 배치된 제5 연결 전극을 포함할 수 있다. 접촉 전극층(CNL), 중간층(PML), 및 연결 전극층(BRL)의 상호 적층 관계, 및 뱅크층(BNL)과의 배치 관계에 대한 설명은 상술한 바와 실질적으로 동일하다.
제1 접촉 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고, 제2 접촉 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제3 접촉 전극(CNE3)은 제1 발광 소자(ED1)의 제2 단부, 및 제3 발광 소자(ED3)의 제1 단부와 접촉할 수 있다. 제4 접촉 전극(CNE4)은 제4 발광 소자(ED4)의 제2 단부, 및 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제5 접촉 전극(CNE5)은 제3 발광 소자(ED3)의 제2 단부, 및 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다.
접촉 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 접촉 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 접촉 전극과 접촉하고 제2 단부가 제2 타입 접촉 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 접촉 전극(CNE1) 및 제3 접촉 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 접촉 전극(CNE2) 및 제4 접촉 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 접촉 전극과 접촉하고 제2 단부가 제3 타입 접촉 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 접촉 전극(CNE3) 및 제5 접촉 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 접촉 전극(CNE4) 및 제5 접촉 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 접촉 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 19는 다른 실시예에 따른 표시 장치의 평면도이다. 도 20은 도 19의 E4-E4'선을 따라 자른 단면도이다. 도 20은 서브 화소(SPXn)에 배치된 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 19 및 도 20을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 각 서브 화소(SPXn)의 전극(RME1, RME2, RME3), 발광 소자(ED1, ED2) 및 접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2, CNE3)들이 다른 배치 구조를 가질 수 있다. 도 19에 도시하지 않았으나, 접촉 전극층(CNL)의 형상에 대응하여 중간층(PML) 및 연결 전극층(BRL)은 패턴부(P1, P2, P3)들 및 연결 전극(BR1, BR2, BR3)들이 다른 배치 구조를 가질 수 있다. 이하에서는 상술한 실시예들과 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)을 사이에 두고 제2 전극(RME2)과 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제2 전극(RME2), 제1 전극(RME1), 및 제3 전극(RME3)이 순차적으로 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
상술한 실시예들과 달리, 제1 전극(RME1)은 제2 방향(DR2)으로 측정된 폭이 제2 전극(RME2) 및 제3 전극(RME3)보다 클 수 있다. 그에 따라, 후술하는 서로 다른 개구부(OP1, OP2)에 배치된 발광 소자(ED1, ED2)들 각각은 일 단부가 제1 전극(RME1) 상에 배치될 수 있다.
복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크층(BNL)의 뱅크부(BNP) 하부에 배치된 전극 컨택홀(CTD, CTS)을 통해 하부의 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)과 접촉하는 반면, 제3 전극(RME3)은 그렇지 않을 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)에 전면적으로 배치되며, 복수의 전극(RME)들을 덮을 수 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 제1 절연층(PAS1)의 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME) 상에 배치될 수 있다. 예를 들어, 복수의 컨택부(CT1, CT2)들은 각각 서브 영역(SA)에 배치되며, 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하여 그 하부의 전극(RME1, RME2)들의 상면 일부를 노출할 수 있다. 각 컨택부(CT1, CT2)들은 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)의 격벽(BP1, BP2, BP3)은 제1 격벽(BP1)과 제2 격벽(BP2), 및 제1 격벽(BP1)을 사이에 두고 제2 격벽(BP2)과 이격된 제3 격벽(BP3)을 더 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에 배치되고, 제2 격벽(BP2)은 발광 영역(EMA)의 중심에서 좌측에 배치되며, 제3 격벽(BP3)은 발광 영역(EMA)의 중심에서 우측에 배치될 수 있다. 뱅크층(BNL)은 발광 영역(EMA)에 배치된 제1 개구부(OP1)와 제2 개구부(OP2)를 포함하고, 제1 내지 제3 격벽(BP1, BP2, BP3)은 각 개구부(OP1, OP2)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 제1 격벽(BP1)과 제3 격벽(BP3)은 제1 개구부(OP1)를 사이에 두고 이격되고, 제3 격벽(BP3)과 제2 격벽(BP2)은 제2 개구부(OP2)를 사이에 두고 이격될 수 있다.
제1 격벽(BP1)은 제2 격벽(BP2) 및 제3 격벽(BP3)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 격벽(BP1, BP2, BP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 제1 격벽(BP1)은 제1 전극(RME1)과 중첩하도록 배치되고, 제2 격벽(BP2)은 제2 전극(RME2)과 부분적으로 중첩하도록 배치되며, 제3 격벽(BP3)은 제3 전극(RME3)과 부분적으로 중첩하도록 배치될 수 있다. 각 전극(RME)들은 적어도 일부분이 격벽(BP1, BP2, BP3)들과 비중첩하도록 배치될 수 있다.
뱅크층(BNL)의 뱅크부(BNP)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크부(BNP)는 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있다. 뱅크부(BNP)의 배치는 상술한 바와 실질적으로 동일하다.
복수의 발광 소자(ED)들은 뱅크층(BNL)의 개구부(OP1, OP2), 또는 격벽(BP1, BP2, BP3)들 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 격벽(BP1)과 제3 격벽(BP3) 사이의 제1 개구부(OP1)에 배치되고, 다른 일부는 제3 격벽(BP3)과 제2 격벽(BP2) 사이의 제2 개구부(OP2)에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치된 제1 발광 소자(ED1)와, 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)는 제1 전극(RME1)과 제2 전극(RME2) 상에 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 접촉 전극(CNE1, CNE2, CNE3)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 접촉 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 접촉 전극(CNE)이 서로 다를 수 있고, 접촉하는 접촉 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
접촉 전극층(CNL)의 접촉 전극(CNE1, CNE2, CNE3)은 제1 전극(RME1) 상에 배치된 제1 접촉 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 접촉 전극(CNE2)에 더하여, 복수의 제3 전극(RME3)과 제1 전극(RME1)에 걸쳐 배치된 제3 접촉 전극(CNE3)을 포함할 수 있다.
제1 접촉 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1)과 중첩하고, 발광 영역(EMA)으로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 접촉 전극(CNE1)은 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 접촉 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)은 제2 전극(RME2)과 중첩하고, 발광 영역(EMA)으로부터 제1 방향(DR1)으로 연장되어 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 접촉 전극(CNE2)은 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제3 접촉 전극(CNE3)은 제1 방향(DR1)으로 연장된 연장부(CN_E1, CN_E2)들, 및 연장부(CN_E1, CN_E2)들을 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제1 접촉 전극(CNE1)과 대향하며 제3 전극(RME3) 상에 배치되고, 제2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제2 접촉 전극(CNE2)과 대향하며 제1 전극(RME1) 상에 배치된다. 제1 연결부(CN_B1)는 발광 영역(EMA) 상측에 위치한 뱅크층(BNL) 상에서 제2 방향(DR2)으로 연장되어 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 연결할 수 있다. 제3 접촉 전극(CNE3)은 발광 영역(EMA) 및 뱅크층(BNL) 상에 배치되며, 전극(RME)과 직접 연결되지 않을 수 있다.
제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제3 도전층과 직접 연결된 전극(RME1, RME2)과 연결된 제1 타입 접촉 전극이고, 제3 접촉 전극(CNE3)은 전극(RME)과 연결되지 않는 제3 타입 접촉 전극일 수 있다. 제3 접촉 전극(CNE3)은 전극(RME)과 연결되지 않고 발광 소자(ED)들과 접촉하며 다른 접촉 전극(CNE)들과 함께 발광 소자(ED)들의 전기적 연결 회로를 구성할 수 있다.
접촉 전극층(CNL) 상에 배치되는 중간층(PML), 및 연결 전극층(BRL)은 각각 접촉 전극층(CNL)과 유사한 패턴 형상을 가질 수 있다. 중간층(PML)은 제1 접촉 전극(CNE1) 상에 배치된 제1 패턴부(P1), 제2 접촉 전극(CNE2) 상에 배치된 제2 패턴부(P2), 및 제3 접촉 전극(CNE3) 상에 배치된 제3 패턴부(P3)를 포함할 수 있다. 연결 전극층(BRL)은 제1 패턴부(P1) 상에 배치된 제1 연결 전극(BR1), 제2 패턴부(P2) 상에 배치된 제2 연결 전극(BR2), 및 제3 패턴부(P3) 상에 배치된 제3 연결 전극(BR3)을 포함할 수 있다. 접촉 전극층(CNL), 중간층(PML), 및 연결 전극층(BRL)의 상호 적층 관계, 및 뱅크층(BNL)과의 배치 관계에 대한 설명은 상술한 바와 실질적으로 동일하다.
제1 접촉 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고, 제2 접촉 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제3 접촉 전극(CNE3)은 제1 발광 소자(ED1)의 제2 단부, 및 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다.
접촉 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 접촉 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 접촉 전극과 접촉하고 제2 단부가 제2 타입 접촉 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 접촉 전극(CNE1) 및 제3 접촉 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 접촉 전극(CNE2) 및 제3 접촉 전극(CNE3)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 접촉 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10_3)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 배치된 제1 전극, 및 상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에서 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 제1 절연층 상에 배치되고 상기 발광 소자들이 배치된 개구부를 포함하는 뱅크층;
    상기 발광 소자 및 상기 뱅크층 상에 배치되고, 상기 발광 소자 상에서 서로 이격된 제1 접촉 전극과 제2 접촉 전극을 포함하는 접촉 전극층;
    상기 접촉 전극층 상에 배치되고 상기 제1 접촉 전극 상에 배치된 제1 패턴부 및 상기 제1 패턴부와 이격되고 상기 제2 접촉 전극 상에 배치된 제2 패턴부를 포함하는 중간층; 및
    상기 중간층 상에 배치되고 상기 제1 패턴부 상에 배치된 제1 연결 전극 및 상기 제1 연결 전극과 이격되고 상기 제2 패턴부 상에 배치된 제2 연결 전극을 포함하는 연결 전극층을 포함하고,
    상기 제1 접촉 전극과 상기 제2 접촉 전극이 서로 마주보는 측변은 상기 제1 패턴부와 상기 제2 패턴부가 서로 마주보는 측변과 나란한 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 패턴부와 상기 제2 패턴부가 서로 마주보는 상기 측변은 각각 상기 제1 연결 전극과 상기 제2 연결 전극이 서로 마주보는 측변과 나란한 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 접촉 전극과 상기 제2 접촉 전극이 서로 마주보는 상기 측변의 반대편 외측 측변들 각각은 상기 제1 패턴부와 상기 제2 패턴부가 서로 마주보는 상기 측변의 반대편 외측 측변들과 서로 나란한 표시 장치.
  4. 제1 항에 있어서,
    상기 접촉 전극층과 상기 연결 전극층은 각각 ITO, IZO, ITZO 및 알루미늄 중 적어도 어느 하나를 포함하고,
    상기 중간층은 절연 물질을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 중간층은 유기 절연 물질을 포함하고,
    상기 접촉 전극층은 IZO를 포함하며 상기 연결 전극층은 ITO를 포함하는 표시 장치.
  6. 제4 항에 있어서,
    상기 중간층은 무기 절연 물질을 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 접촉 전극과 상기 제2 접촉 전극 사이의 간격은 상기 제1 연결 전극과 상기 제2 연결 전극 사이의 간격보다 작거나 같은 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 접촉 전극은 상기 발광 소자의 제1 단부와 접촉하고,
    상기 제2 접촉 전극은 상기 발광 소자의 제2 단부와 접촉하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 절연층을 관통하고 상기 뱅크층과 비중첩하도록 배치된 제1 컨택부를 통해 상기 제1 전극과 접촉하고,
    상기 제2 접촉 전극은 상기 제1 절연층을 관통하고 상기 뱅크층과 비중첩하도록 배치된 제2 컨택부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 접촉 전극은 상기 발광 소자와 접촉하는 제1 접촉부, 및
    상기 제1 접촉부와 분리되고 상기 제1 전극과 접촉하는 제2 접촉부를 포함하고,
    상기 제1 연결 전극은 상기 제1 패턴부를 관통하는 컨택홀을 통해 상기 제1 접촉부 및 상기 제2 접촉부와 각각 접촉하는 표시 장치.
  11. 제1 항에 있어서,
    상기 뱅크층은 상기 제1 전극 상에 배치된 제1 격벽,
    상기 개구부를 사이에 두고 상기 제1 격벽과 이격되며 상기 제2 전극 상에 배치된 제2 격벽, 및
    상기 제1 격벽과 상기 제2 격벽보다 두께가 크고 상기 발광 소자가 배치된 부분을 둘러싸는 뱅크부를 포함하고,
    상기 발광 소자는 상기 제1 격벽과 상기 제2 격벽 사이에 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 격벽, 상기 제2 격벽 및 상기 뱅크부는 일체화된 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 접촉 전극은 상기 발광 소자의 접촉하며 상기 제1 격벽 및 상기 뱅크부 상에 직접 배치되고,
    상기 제2 접촉 전극은 상기 발광 소자와 접촉하며 상기 제2 격벽 및 상기 뱅크부 상에 직접 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 패턴부와 상기 제1 연결 전극은 각각 상기 제1 격벽과 두께 방향으로 중첩하고,
    상기 제2 패턴부와 상기 제2 연결 전극은 각각 상기 제2 격벽과 두께 방향으로 중첩하는 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 격벽과 상기 제2 격벽 사이의 상기 개구부의 폭은 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이의 간격보다 큰 표시 장치.
  16. 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극 상에 배치된 제1 격벽과 상기 제2 전극 상에 배치된 제2 격벽을 포함하는 뱅크층, 및 상기 제1 격벽과 상기 제2 격벽 사이에서 양 단부가 상기 제1 전극과 상기 제2 전극 상에 배치된 발광 소자들을 준비하는 단계;
    상기 발광 소자 및 상기 뱅크층 상에 배치되는 접촉 전극 물질층, 상기 접촉 전극 물질층 상에 배치되는 절연 물질층, 및 상기 절연 물질층 상에 배치되는 연결 전극 물질층을 형성하는 단계;
    상기 연결 전극 물질층과 상기 절연 물질층을 패터닝하여 상기 발광 소자와 중첩하는 부분을 제거하고 각각 서로 이격된 연결 전극을 포함하는 연결 전극층, 및 서로 이격된 패턴부를 포함하는 중간층을 형성하는 단계; 및
    상기 연결 전극층을 마스크로 하여 상기 접촉 전극 물질층을 패터닝하여, 상기 발광 소자와 접촉하되 서로 이격된 접촉 전극들을 포함하는 접촉 전극층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 절연 물질층은 유기 절연 물질을 포함하고,
    상기 연결 전극 물질층과 상기 절연 물질층을 패터닝하는 공정 이후에 상기 절연 물질층의 건조 공정이 수행되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 연결 전극 물질층은 a-ITO를 포함하고,
    상기 접촉 전극 물질층은 IZO를 포함하는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    서로 이격된 상기 연결 전극들이 마주보는 측변들은 서로 이격된 상기 패턴부들이 마주보는 측변들, 및 서로 이격된 상기 접촉 전극들이 마주보는 측변들과 나란한 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 접촉 전극들이 서로 이격된 간격은 상기 제1 격벽과 상기 제2 격벽 사이의 간격보다 작은 표시 장치의 제조 방법.
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