WO2022146131A1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
WO2022146131A1
WO2022146131A1 PCT/KR2022/095001 KR2022095001W WO2022146131A1 WO 2022146131 A1 WO2022146131 A1 WO 2022146131A1 KR 2022095001 W KR2022095001 W KR 2022095001W WO 2022146131 A1 WO2022146131 A1 WO 2022146131A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
disposed
light emitting
bank
electrodes
Prior art date
Application number
PCT/KR2022/095001
Other languages
English (en)
French (fr)
Inventor
박도영
김경배
홍성철
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN202280008629.3A priority Critical patent/CN116830268A/zh
Publication of WO2022146131A1 publication Critical patent/WO2022146131A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a display device including electrodes facing each other and having an asymmetric structure with different widths depending on positions.
  • An object of the present invention is to provide a display device in which light emitting elements are intensively disposed on an electrode.
  • a display device includes a light emitting area, a sub area spaced apart from the light emitting area in a first direction, and disposed in the light emitting area to extend in the first direction and intersect the first direction. a plurality of electrodes spaced apart in a second direction, a first insulating layer disposed on the plurality of electrodes, and a plurality of electrodes disposed on the first insulating layer and having both ends spaced apart from each other in the second direction and a plurality of light emitting devices disposed on the , wherein the plurality of electrodes include a first electrode including a first portion and a second portion having a width smaller than that of the first portion measured in the second direction.
  • the plurality of electrodes may include a second electrode spaced apart from the first electrode in the second direction, a third electrode disposed between the first electrode and the second electrode, and spaced apart from the second electrode in the second direction. and a fourth electrode, wherein the fourth electrode includes the first part and the second part, and the first electrode and the first part of the fourth electrode are arranged in parallel in the second direction.
  • an inner side of the first portion facing the third electrode may be parallel to an inner side of the second portion facing the third electrode in the first direction.
  • an outer side of the first portion may protrude from an outer side of the second portion in the second direction.
  • the interval between the first electrode and the third electrode is the same as the interval between the second electrode and the fourth electrode, and the interval between the first portion of the first electrode and the third electrode is the first The distance between the second part of the electrode and the third electrode may be the same.
  • the second electrode and the third electrode may have the same width as the second portion of the first electrode.
  • a plurality of first banks disposed to overlap the first electrode and the fourth electrode, and a second bank disposed to overlap the second electrode and the third electrode, wherein the first banks and A gap between the second banks may be greater than a gap between the first electrode and the third electrode.
  • the second bank includes a plurality of first bank parts and a second bank part having a width greater than that of the first bank part measured in the second direction, and the first bank part is the third electrode of the first electrode. It may be located at a portion facing the first portion, and the second bank unit may be located at a portion of the third electrode facing the second portion of the first electrode.
  • the plurality of electrodes may further include a second electrode spaced apart from the first electrode in the second direction including the first portion and the second portion, and the plurality of light emitting devices may have both ends of the first electrode and on the second electrode.
  • Each of the plurality of electrodes may include at least a portion of each of the contact portions disposed in the sub-region, and the first insulating layer may include a plurality of contact portions formed in the sub-region to expose a portion of upper surfaces of the plurality of electrodes.
  • the contact electrodes are disposed in the light emitting region and the sub region to form the plurality of contacts in the sub region Through the portion, it is possible to contact some of the electrodes.
  • the first electrode may include a plurality of the first portions spaced apart from each other in the first direction, and the second portion may be disposed between the plurality of first portions.
  • the plurality of light emitting devices includes a first light emitting device group having one end disposed on the first portion of the first electrode and a second light emitting device group disposed on the other first portion of the first electrode, ,
  • the number of the light emitting devices belonging to the first light emitting device group and the second light emitting device group may be greater than the number of the light emitting devices having one end disposed on the second portion of the first electrode.
  • a color control structure disposed on the light emitting devices, a color filter layer disposed on the color control structure, and a first light blocking member disposed on the color control structure and surrounding the color filter layer, wherein the color filter layer may be disposed to overlap the plurality of first portions of the first electrode, and the first light blocking member may include a portion overlapping the second portion of the first electrode.
  • a display device includes a plurality of first banks extending in a first direction, a second bank extending in the first direction between the plurality of first banks, and the plurality of a plurality of first-type electrodes disposed on first banks of and a plurality of second-type electrodes spaced apart from each other in a second direction, and a plurality of light-emitting devices disposed on the plurality of first-type electrodes and the second-type electrode, wherein the second bank includes a plurality of first banks and a second bank portion having a greater width measured in the second direction than the first bank portion.
  • the first type electrode includes a first portion of the second type electrodes opposite to the portion disposed on the first bank portion, and a second portion of the second type electrode opposite to the portion disposed on the second bank portion. It may include two portions, and the first portion may have a greater width measured in the second direction than the second portion.
  • a distance between the first type electrode and the second type electrode may be smaller than a distance between the first bank and the second bank.
  • an inner side of the first portion facing the second type electrode may be parallel to an inner side of the second portion facing the second type electrode in the first direction.
  • the first bank includes a third bank part spaced apart from the first bank part in the second direction, and a third bank part spaced apart from the second bank part in the second direction and measured in the second direction than the third bank part.
  • a fourth bank unit having a large width may be included, and a distance between the first bank unit and the third bank unit may be greater than a distance between the second bank unit and the fourth bank unit.
  • outer sides of the third bank part and the fourth bank part that do not face the second bank may be parallel to each other in the first direction.
  • the display device may include electrodes having different structures to induce the light emitting devices to be intensively disposed at a specific location on the electrode.
  • the display device can reduce the number of light emitting devices that are disposed in an unwanted area and are lost during a manufacturing process, and has advantages in securing a space for serially connecting light emitting devices spaced apart within a unit area.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • FIG. 3 is a plan view illustrating a first sub-pixel of FIG. 2 .
  • FIG. 4 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIG. 3 .
  • FIG. 5 is a cross-sectional view taken along line Q4-Q4' of FIG. 3 .
  • FIG. 6 is a cross-sectional view taken along line Q5-Q5' of FIG. 3 .
  • FIG. 7 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • FIG. 8 is a schematic diagram of a light emitting device according to an embodiment.
  • 9 to 12 are plan views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 13 and 14 are plan views illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 15 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 16 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • FIG. 17 is a plan view illustrating electrodes and banks disposed in one sub-pixel of the display device of FIG. 16 .
  • FIG. 18 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 19 and 20 are plan views illustrating electrodes and banks disposed in one sub-pixel of a display device according to another exemplary embodiment.
  • 21 is a plan view illustrating a color filter layer disposed in one pixel of a display device according to an exemplary embodiment.
  • 22 is a plan view illustrating a color control structure disposed in one pixel of a display device.
  • FIG. 23 is a schematic cross-sectional view illustrating a color control structure and a color filter layer disposed in one pixel of a display device according to an exemplary embodiment.
  • 24 is a cross-sectional view of one sub-pixel of a display device according to an exemplary embodiment.
  • 25 is a schematic cross-sectional view illustrating a color control structure and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • 26 is a schematic cross-sectional view illustrating a color control structure and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • FIG. 27 is a schematic cross-sectional view illustrating a color control structure and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • Elements or layers are referred to as “on” of another element or layer, including cases in which another layer or other element is interposed immediately on or in the middle of another element.
  • those referred to as “Below”, “Left” and “Right” refer to cases where they are interposed immediately adjacent to other elements or interposed other layers or other materials in the middle.
  • Like reference numerals refer to like elements throughout.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • a television that provides a display screen, a laptop computer, a monitor, a billboard, the Internet of Things, a mobile phone, a smart phone, a tablet PC (Personal Computer), an electronic watch, a smart watch, a watch phone, a head mounted display, a mobile communication terminal,
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game console, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 .
  • FIG. 1 a display device 10 having a rectangular shape having a long length in the second direction DR2 is illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA surrounding the display area DPA along an edge or a periphery of the display area DPA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the plurality of pixels PX may be arranged in a row direction and a column direction of a matrix.
  • the shape of each pixel PX may be a rectangular shape or a square shape in plan view, but is not limited thereto, and each side may have a rhombus shape inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a PENTILE TM type.
  • each of the pixels PX may include one or more light emitting devices emitting light of a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed in each non-display area NDA, or external devices may be mounted thereon.
  • FIG. 2 is a plan view illustrating one pixel of a display device according to an exemplary embodiment.
  • each of the plurality of pixels PX of the display device 10 may include a plurality of sub-pixels PXn, where n is 1 to 3 .
  • one pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue.
  • each of the sub-pixels PXn may emit light of the same color.
  • one pixel PX includes three sub-pixels PXn in FIG. 2
  • the present invention is not limited thereto, and the pixel PX may include a larger number of sub-pixels PXn. .
  • Each of the sub-pixels PXn of the display device 10 may include an emission area EMA and a non-emission area (not shown).
  • the light emitting area EMA is an area where the light emitting device ED is disposed and light of a specific wavelength band is emitted
  • the non-emission area is a non-emission area where the light emitting device ED is not disposed and the light emitted from the light emitting device ED does not reach. Therefore, it may be an area from which light is not emitted.
  • the light emitting area may include a region in which the light emitting device ED is disposed, and an area adjacent to the light emitting device ED, in which light emitted from the light emitting device ED is emitted.
  • the light emitting region is not limited thereto, and the light emitting region may include a region in which light emitted from the light emitting device ED is reflected or refracted by other members to be emitted.
  • the plurality of light emitting devices ED may be disposed in each sub-pixel PXn, and a light emitting area may be formed including an area in which they are disposed and an area adjacent thereto.
  • each of the emission areas EMA of each sub-pixel PXn may have a different area according to a color or wavelength band of light emitted from the light emitting device ED disposed in the corresponding sub-pixel.
  • each sub-pixel PXn may further include a sub-area SA disposed in the non-emission area.
  • the sub-area SA may be disposed on one side of the light-emitting area EMA in the first direction DR1 and may be disposed between the light-emitting areas EMA of the sub-pixels PXn adjacent to each other in the first direction DR1 .
  • the plurality of light-emitting areas EMA and sub-areas SA are repeatedly arranged in the second direction DR2 , and the light-emitting area EMA and the sub-area SA are arranged in the first direction DR1 . Can be arranged alternately.
  • a third bank BNL3 is disposed between the sub-areas SA and the light-emitting area EMA, and an interval therebetween may vary according to a width of the third bank BNL3 . Since the light emitting device ED is not disposed in the sub area SA, light may not be emitted. However, a portion of the electrode RME disposed in each sub-pixel PXn may be disposed in the sub-area SA. The electrodes RME disposed in some sub-pixels PXn may be disposed to be separated from each other in the sub-area SA.
  • the third bank BNL3 may be disposed in a grid pattern on the entire surface of the display area DPA, including portions extending in the first and second directions DR1 and DR2 in plan view.
  • the third bank BNL3 is disposed across the boundary of each sub-pixel PXn to distinguish neighboring sub-pixels PXn.
  • the third bank BNL3 is disposed to surround the emission area EMA and the sub-area SA disposed in each sub-pixel PXn to distinguish them.
  • FIG. 3 is a plan view illustrating a first sub-pixel of FIG. 2 .
  • 4 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIG. 3 .
  • FIG. 5 is a cross-sectional view taken along line Q4-Q4' of FIG. 3 .
  • 6 is a cross-sectional view taken along line Q5-Q5' of FIG. 3 .
  • FIG. 3 illustrates a first sub-pixel PX1 included in one pixel PX
  • FIG. 4 illustrates a cross-section crossing both ends of light emitting devices ED disposed in one sub-pixel PXn.
  • 5 illustrates cross-sections of the contact portions CT1 and CT2 to which the plurality of electrodes RME and the contact electrodes CNE are connected.
  • 6 illustrates a cross-section of a region in which light emitting devices ED are not disposed.
  • the display device 10 includes a first substrate SUB, a semiconductor layer disposed on the first substrate SUB, a plurality of conductive layers, and a plurality of insulating layers. It may include layers.
  • the semiconductor layer, the conductive layer, and the insulating layer may constitute the circuit layer CCL and the display element layer of the display device 10 , respectively.
  • the first substrate SUB may be an insulating substrate.
  • the first substrate SUB may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • the first conductive layer may be disposed on the first substrate SUB.
  • the first conductive layer includes a lower metal layer BML, and the lower metal layer BML is disposed to overlap the active layer ACT1 of the first transistor T1 in a thickness direction (eg, a third direction) of the substrate.
  • the lower metal layer BML may include a light-blocking material to prevent light from being incident on the active layer ACT1 of the first transistor. However, in some embodiments, the lower metal layer BML may be omitted.
  • the buffer layer BL may be entirely disposed on the lower metal layer BML and the first substrate SUB.
  • the buffer layer BL is formed on the first substrate SUB to protect the transistors of the pixel PX from moisture penetrating through the first substrate SUB, which is vulnerable to moisture permeation, and may perform a surface planarization function.
  • the semiconductor layer is disposed on the buffer layer BL.
  • the semiconductor layer may include the active layer ACT1 of the first transistor T1 . These may be disposed to partially overlap with the gate electrode G1 of the first transistor T1 of the second conductive layer, which will be described later, in the third direction DR3 .
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • the active layer ACT1 may include a plurality of conductive regions and a channel region therebetween.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor may include indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium oxide (IGO), and indium zinc tin oxide (Indium Zinc Tin Oxide).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IGO indium gallium oxide
  • IGO indium zinc tin oxide
  • IZTO Indium Gallium Tin Oxide
  • IGZO Indium Gallium Zinc Oxide
  • IGZTO Indium Gallium Zinc Tin Oxide
  • the semiconductor layer may include polycrystalline silicon.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the conductive regions of the active layer ACT1 may be doped regions each doped with impurities.
  • the display device 10 may include a larger number of transistors.
  • the display device 10 may include two or three transistors by including one or more transistors in addition to the first transistor T1 for each sub-pixel PXn.
  • the first gate insulating layer GI is disposed on the semiconductor layer and the buffer layer BL.
  • the first gate insulating layer GI may function as a gate insulating layer of each transistor.
  • the second conductive layer is disposed on the first gate insulating layer GI.
  • the second conductive layer may include the gate electrode G1 of the first transistor T1 and the first capacitance electrode CSE1 of the storage capacitor.
  • the gate electrode G1 may be disposed to overlap the channel region of the active layer ACT1 in a thickness direction (eg, a third direction) of the substrate.
  • the first capacitance electrode CSE1 may be disposed to overlap with a second capacitance electrode CSE2 to be described later in a thickness direction (eg, a third direction) of the substrate.
  • the first capacitance electrode CSE1 may be integrally connected to the gate electrode G1 .
  • the first interlayer insulating layer IL1 is disposed on the second conductive layer and the first gate insulating layer GI.
  • the first interlayer insulating layer IL1 may function as an insulating layer between the second conductive layer and other layers disposed thereon. Also, the first interlayer insulating layer IL1 may be disposed to cover the second conductive layer to protect the second conductive layer.
  • the third conductive layer is disposed on the first interlayer insulating layer IL1.
  • the third conductive layer may include a first source electrode S1 and a first drain electrode D1 of the first transistor T1 , and a second capacitance electrode CSE2 .
  • the first source electrode S1 and the first drain electrode D1 of the first transistor T1 are connected to the active layer ( Each of the doped regions of ACT1) may be in contact.
  • the first source electrode S1 of the first transistor T1 is connected to the lower metal layer through another contact hole penetrating the first interlayer insulating layer IL1 , the first gate insulating layer GI, and the buffer layer BL. (BML) can be contacted.
  • the second capacitance electrode CSE2 is disposed to overlap the first capacitance electrode CSE1 in a thickness direction (eg, a third direction) of the substrate.
  • the second capacitance electrode CSE2 may be integrally connected to the first source electrode S1 .
  • a storage capacitor may be formed between the first capacitance electrode CSE1 and the second capacitance electrode CSE2 .
  • the third conductive layer may further include a data line for applying a data signal to another transistor.
  • the data line may be connected to source/drain electrodes of another transistor to transmit a signal applied from the data line.
  • the second interlayer insulating layer IL2 is disposed on the third conductive layer and the first interlayer insulating layer IL1 .
  • the second interlayer insulating layer IL2 may function as an insulating layer between the third conductive layer and other layers disposed thereon. Also, the second interlayer insulating layer IL2 may cover the third conductive layer and serve to protect the third conductive layer.
  • the fourth conductive layer is disposed on the second interlayer insulating layer IL2.
  • the fourth conductive layer may include a first voltage line VL1 , a second voltage line VL2 , and a first conductive pattern CDP.
  • a high potential voltage (or a first power voltage) supplied to the first transistor T1 is applied to the first voltage line VL1
  • a low potential voltage supplied to the second electrode RME2 is applied to the second voltage line VL2 .
  • a potential voltage (or a second power supply voltage) may be applied.
  • the first conductive pattern CDP may be connected to the second capacitance electrode CSE2 and may be electrically connected to the first transistor T1 through this.
  • the first conductive pattern CDP also contacts a first electrode RME1 to be described later, and the first transistor T1 transfers the first power voltage applied from the first voltage line VL1 to the first electrode RME1 .
  • the fourth conductive layer includes one second voltage line VL2 and one first voltage line VL1 in the drawings, the present invention is not limited thereto.
  • the fourth conductive layer may include a greater number of first voltage lines VL1 and second voltage lines VL2 .
  • the above-described buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1 and the second interlayer insulating layer IL2 may include a plurality of inorganic layers that are alternately stacked.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the second interlayer insulating layer IL2 may include silicon oxide (SiO x ), silicon nitride (Silicon).
  • the present invention is not limited thereto, and the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1, and the second interlayer insulating layer IL2 include the above-described insulating material as one inorganic layer. or may be made of an organic insulating material such as polyimide (PI).
  • the second conductive layer, the third conductive layer, and the fourth conductive layer are molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) ) and copper (Cu), or may be formed of a single layer or multiple layers made of an alloy thereof.
  • Mo molybdenum
  • Al aluminum
  • Cr chromium
  • Au gold
  • Ti titanium
  • Ni nickel
  • Nd neodymium
  • Cu copper
  • the present invention is not limited thereto.
  • the third interlayer insulating layer IL3 is disposed on the fourth conductive layer and the second interlayer insulating layer IL2 .
  • the third interlayer insulating layer IL3 may include an organic insulating material, for example, an organic material such as polyimide (PI), and may perform a surface planarization function.
  • PI polyimide
  • a plurality of first banks BNL1 and a second bank BNL2 As a display element layer on the third interlayer insulating layer IL3, a plurality of first banks BNL1 and a second bank BNL2, a plurality of electrodes RME, a light emitting device ED, and a plurality of contact electrodes CNEs) and a third bank BNL3 are disposed. Also, a plurality of insulating layers PAS1 , PAS2 , and PAS3 may be disposed on the third interlayer insulating layer IL3 .
  • the plurality of first banks BNL1 may be disposed in the emission area EMA of the sub-pixel PXn to be spaced apart from each other.
  • the first bank BNL1 may include a plurality of sub-banks BNL_A and BNL_B spaced apart from each other in the second direction DR2 in each light emitting area EMA.
  • the first sub-bank BNL_A may be disposed on the left side of the center of the emission area EMA
  • the second sub-bank BNL_B may be disposed on the right side of the light emitting area EMA.
  • the sub-banks BNL_A and BNL_B may have a shape extending in the first direction DR1 , and a length thereof may be longer than a length of an opening region surrounded by the third bank BNL3 in the first direction DR1 .
  • the first banks BNL1 may overlap a portion extending in the second direction DR2 of the third banks BNL3 .
  • Each of the first sub-banks BNL_A and the second sub-banks BNL_B is disposed in one sub-pixel PXn to form an island-shaped pattern having a relatively narrow width and extending in one direction on the entire surface of the display area DPA. can do.
  • the second bank BNL2 may be directly disposed on the third interlayer insulating layer IL3 like the first bank BNL1 .
  • the second bank BNL2 may extend in the first direction DR1 between the first sub-bank BNL_A and the second sub-bank BNL_B.
  • the width of the second bank BNL2 measured in the second direction DR2 may be greater than that of the first banks BNL1
  • the length extending in the first direction DR1 may be greater than that of the first bank BNL1 .
  • BNL1) may be longer.
  • the length of the second bank BNL2 extending in the first direction DR1 may be longer than the length of the light emitting area EMA surrounded by the third bank BNL3 , and a portion of the second bank BNL2 is a sub-pixel of the plurality of sub-pixels PXn. It may be disposed in the area SA.
  • One second bank BNL2 may be disposed over the sub-areas SA of other sub-pixels PXn adjacent in the first direction DR1 and the emission area EMA of one sub-pixel PXn. have.
  • the second bank BNL2 may be disposed in a plurality of sub-pixels PXn adjacent in the first direction DR1 to form a linear pattern on the entire surface of the display area DPA.
  • the first bank BNL1 and the second bank BNL2 may have a structure in which at least a portion protrudes from the top surface of the third interlayer insulating layer IL3 .
  • the protruding portions of the first bank BNL1 and the second bank BNL2 may have inclined side surfaces, and the light emitted from the light emitting device ED is transmitted on the first bank BNL1 and the second bank BNL2. It may be reflected from the electrode RME disposed on the , and may be emitted in an upper direction of the third interlayer insulating layer IL3.
  • the side surfaces of the first bank BNL1 and the second bank BNL2 may be inclined in a linear shape, but are not limited thereto, and may have a semi-circle or semi-ellipse shape with a curved outer surface.
  • the first bank BNL1 and the second bank BNL2 may include an organic insulating material such as polyimide (PI), but is not limited thereto. Also, the first bank BNL1 and the second bank BNL2 may be omitted.
  • the plurality of electrodes RME are disposed in each sub-pixel PXn in a shape extending in one direction.
  • the plurality of electrodes RME may have a shape extending in the first direction DR1 and may be disposed to be spaced apart from each other in the second direction DR2 in each sub-pixel PXn.
  • the electrodes RME of the display device 10 may include electrodes directly connected to the lower fourth conductive layer through the electrode contact holes CTD and CTS penetrating the third interlayer insulating layer IL3 .
  • the display device 10 may further include electrodes not directly connected to the fourth conductive layer.
  • the electrode RME disposed in one sub-pixel PXn may include a first electrode RME1 and a second electrode RME2 directly connected to the fourth conductive layer.
  • the plurality of electrodes RME are not directly connected to the fourth conductive layer, but are electrically connected to the third electrode RME3 and the fourth electrode RME4 through electrodes and contact electrodes CNE directly connected to the fourth conductive layer. ) may be further included.
  • the first electrode RME1 may be disposed on the left side of the center of the emission area EMA. A portion of the first electrode RME1 is disposed on the first sub-bank BNL_A.
  • the second electrode RME2 is spaced apart from the first electrode RME1 in the second direction DR2 , and may be disposed on the right side with respect to the center of the emission area EMA. A portion of the second electrode RME2 is disposed on one side of the second bank BNL2 that faces the second sub-bank BNL_B.
  • the third electrode RME3 may be disposed between the first electrode RME1 and the second electrode RME2 .
  • the third electrode RME3 may be spaced apart from the first electrode RME1 to face it, and may be disposed on the second bank BNL2 to be spaced apart from the second electrode RME2 .
  • a portion of the third electrode RME3 may be disposed on the other side of the second bank BNL2 that faces the first sub-bank BNL_A.
  • the fourth electrode RME4 and the second electrode RME2 are spaced apart from each other in the second direction DR2 to face each other, and may be disposed on the right side with respect to the center of the emission area EMA.
  • a portion of the fourth electrode RME4 may be disposed on the second sub-bank BNL_B.
  • each of the first electrode RME1 and the second electrode RME2 may be an electrode connected to a lower fourth conductive layer.
  • the first electrode RME1 is formed in the sub-region SA and passes through the first electrode contact hole CTD penetrating the lower third interlayer insulating layer IL3 of the fourth conductive layer. It may be directly connected to the conductive pattern CDP.
  • the second electrode RME2 is formed in the sub area SA and passes through the second electrode contact hole CTS penetrating the third interlayer insulating layer IL3 underneath the second voltage line VL2 of the fourth conductive layer. ) can be directly connected to
  • the first electrode RME1 is electrically connected to the first transistor T1 through the first conductive pattern CDP to receive a first power voltage
  • the second electrode RME2 is connected to the second voltage line VL2 and It may be electrically connected to apply a second power voltage.
  • the power voltages may be transmitted to the third electrode RME3 and the fourth electrode RME4 through a contact electrode CNE and a light emitting device ED, which will be described later. Since the plurality of electrodes RME are separately disposed for each sub-pixel PXn, the light emitting devices ED of different sub-pixels PXn may individually emit light.
  • 3 and 4 illustrate that the first electrode contact hole CTD and the second electrode contact hole CTS are formed in the sub area SA, but is not limited thereto.
  • each of the electrode contact holes CTD and CTS may be located in the light emitting area EMA surrounded by the third bank BNL3 or may be formed to overlap the third bank BNL3 .
  • the third electrode RME3 and the fourth electrode RME4 are not directly connected to the lower fourth conductive layer, respectively, but are directly applied to the first type electrode through the light emitting element ED or the contact electrode CNE. Electrical signals may be transmitted. That is, even if the third electrode RME3 and the fourth electrode RME4 are not directly connected to the lower fourth conductive layer, electric signals applied therefrom may be transmitted and may not be floating.
  • the plurality of electrodes RME may be partially disposed in the sub area SA of the sub pixel PXn beyond the third bank BNL3 .
  • the electrodes RME extending in the first direction DR1 span the sub-area SA of the corresponding sub-pixel PXn and the sub-area SA of another sub-pixel PXn adjacent in the first direction DR1. can be placed.
  • electrodes RME of different sub-pixels PXn may be separately disposed.
  • the electrodes RME of different sub-pixels PXn may be spaced apart from each other based on the separation portion ROP located in the sub-area SA of any one sub-pixel PXn.
  • widths of the plurality of electrodes RME measured in the second direction DR2 may be smaller than widths measured in the second direction DR2 of the first bank BNL1 and the second bank BNL2.
  • Each of the electrodes RME may be disposed to cover at least one side of the first bank BNL1 or the second bank BNL2 to reflect light emitted from the light emitting device ED.
  • a distance between the plurality of electrodes RME in the second direction DR2 may be smaller than a distance between the first bank BNL1 and the second bank BNL2 .
  • At least a portion of each of the electrodes RME may be directly disposed on the third interlayer insulating layer IL3 so that they may be disposed on the same plane.
  • the plurality of electrodes RME may be electrically connected to the light emitting device ED.
  • Each of the electrodes RME may be connected to both ends of the light emitting device ED through a contact electrode CNE, which will be described later, and may transmit an electrical signal applied from the fourth conductive layer to the light emitting device ED.
  • Electrical signals for emitting light emitting devices ED may be directly applied to the first electrode RME1 and the second electrode RME2 , and contact electrodes CNE and light emitting devices ED, which will be described later, are applied to the other electrodes. The electrical signal may be transmitted through the
  • Each of the plurality of electrodes RME may include a conductive material having high reflectivity.
  • the electrode RME is a material with high reflectivity and includes a metal such as silver (Ag), copper (Cu), aluminum (Al), etc., or aluminum (Al), nickel (Ni), lanthanum (La), etc. It may be an alloy containing.
  • the electrode RME may reflect light emitted from the light emitting device ED and traveling to the side surface of the first bank BNL1 or the second bank BNL2 in an upper direction of each sub-pixel PXn.
  • each electrode RME may further include a transparent conductive material.
  • each electrode RME may include a material such as ITO, IZO, ITZO, or the like.
  • each of the electrodes RME may have a structure in which one or more layers of a transparent conductive material and a metal layer having high reflectivity are stacked, or may be formed as a single layer including them.
  • each electrode RME may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the plurality of electrodes RME may include portions having different widths.
  • the plurality of electrodes RME may include a first type electrode RME#1 including a portion having a different width measured in the second direction DR2 according to a location.
  • the plurality of electrodes RME are spaced apart from and opposed to the first type electrode RME#1, and include second type electrodes RME#2 having a constant width measured in the second direction DR2 along the extending direction. may include more.
  • the first-type electrode RME#1 and the second-type electrode RME#2 are spaced apart from each other in the second direction DR2 to face each other, but they may have an asymmetric structure.
  • the first type electrode RME#1 includes a first electrode RME1 and a fourth electrode RME4 disposed on the first bank BNL1 , the first electrode RME1 and the fourth electrode RME4 .
  • the electrode RME4 may include a first portion RP1 and a second portion RP2 having a width smaller than that of the first portion RP1 .
  • the second type electrode RME#2 includes a second electrode RME2 and a third electrode RME3 disposed on the second bank BNL2, and the second electrode RME2 and the third electrode RME3. may have the same width as the second portion RP2 of the first type electrode RME#1.
  • the first electrode RME1 and the fourth electrode RME4 may have a symmetrical structure.
  • the first portions RP1 of the first electrode RME1 and the fourth electrode RME4 are disposed parallel to each other in the second direction DR2 , and the second portions RP2 are also disposed in the second direction DR2 of each other. can be placed side by side.
  • the plurality of first parts RP1 and the second parts RP2 are alternately repeated along the first direction DR1 and follow the first direction DR1 .
  • the width may vary. That is, since the second-type electrode RME#2 has a uniform width, while the first-type electrodes RME#1 have a different width, they may have an asymmetrical structure.
  • the first electrode RME1 includes at least one first portion RP1 disposed in the light emitting area EMA.
  • the plurality of first parts RP1 may be spaced apart from each other in the first direction DR1 and a second part RP2 may be disposed between them.
  • the second part RP2 may be positioned at the center of the light emitting area EMA, and the first parts RP1 may be respectively disposed above and below the center of the light emitting area EMA.
  • the present invention is not limited thereto.
  • the distance between the first portion RP1 of the first electrode RME1 and the third electrode RME3 is between the second portion RP2 of the first electrode RME1 and the third electrode RME3.
  • the first type electrode RME#1 includes a first portion RP1 and a second portion RP2 having different widths
  • the inner side opposite to the second type electrode RME#2 is the second type electrode ( It may extend parallel to one side of RME#2).
  • an inner side opposite to the third electrode RME3 as one side side of the first electrode RME1 may extend without being depressed or protruding in a specific direction (eg, the second direction DR2 ).
  • first portion RP1 and the second portion RP2 of the first electrode RME1 may have one side opposite to the third electrode RME3 aligned in parallel in the first direction DR1 . .
  • inner sides of the first part RP1 and the second part RP2 opposite to the second electrode RME2 are arranged in parallel with each other in the first direction DR1 .
  • the distance between the first electrode RME1 and the third electrode RME3 may be the same as the distance between the second electrode RME2 and the fourth electrode RME4 .
  • an outer side of both sides of the first type electrode RME#1 that does not face the second type electrode RME#2 has a shape that is protruded or bent in a specific direction, so that the first type electrode RME# 1) may vary. That is, the plurality of electrodes RME spaced apart from each other in the second direction DR2 may have a constant distance from each other, and the width of the first type electrode RME#1 may vary depending on the location.
  • the width of the first portion RP1 is the maximum width of the first type electrode RME#
  • the width of the second portion RP2 is the minimum width of the second type electrode RME#1. It may be the same as the width of the electrode RME#2.
  • the first electrode RME1 and the fourth electrode RME4 are formed to have the same width as the second electrode RME2 and the third electrode RME3 except for the first portion RP1, but in the first portion RP1 It could be wider.
  • the maximum width of the first portion RP1 of the first type electrode RME#1 may be greater than the width measured in the second direction DR2 of the first bank BNL1, and the first portion RP1 In RP1 , the first type electrode RME#1 may be disposed to cover both sides of the first bank BNL1 .
  • the first portion RP1 of the first type electrode RME#1 may have an inclined shape with an outer side that does not face the second type electrode RME#2, and has a triangular protrusion in a plan view may have a given shape.
  • the first portion RP1 of the first electrode RME1, which is the first type electrode RME#1, and the fourth electrode RME4 may have the maximum width of the first portion RP1 at a location where the inclined outer sides meet. have.
  • the width of the first electrode RME1 and the fourth electrode RME4 that are the first type electrode RME#1 gradually increases and then decreases again from the position where the inclined outer sides meet. may have a shape.
  • the present invention is not limited thereto.
  • Light emitting devices ED are disposed on the plurality of electrodes RME, and the light emitting devices ED are positioned and direction may change.
  • An electrical signal applied to the electrode RME to generate the electric field E may generate an induced charge in ink molecules located on the electrode RME.
  • Ink molecules with induced charges may also be moved by force by the electric field (E), and the flow of droplets may occur inside the ink.
  • the flow may also affect the position and orientation direction of the light emitting devices ED, and the flow may be induced in a specific direction according to the area or width of the electrode RME.
  • one electrode eg, the first type electrode RME#1
  • the opposite electrode eg, the second type electrode RME#2
  • the light emitting device ED may have different widths, and in the process of arranging the light emitting device ED, the flow of ink may be controlled to be directed in a specific direction to induce alignment of the light emitting device ED in a specific position.
  • the light emitting devices ED may be densely disposed on the first portion RP1 of the first type electrodes RME#1.
  • the number, density, or density of the light emitting devices ED disposed on the first part RP1 of the first type electrode RME#1 is determined by the number, density, or density of the light emitting devices ED disposed on the second part RP2. It may be different from the density of the light emitting device ED. A more detailed description will be given later.
  • the first insulating layer PAS1 is disposed on the plurality of electrodes RME, the first bank BNL1 , and the second bank BNL2 .
  • the first insulating layer PAS1 is disposed to completely cover the plurality of electrodes RME, the first bank BNL1 and the second bank BNL2 , and protects the plurality of electrodes RME while simultaneously protecting the plurality of electrodes RME. can be insulated. Also, the first insulating layer PAS1 may prevent the light emitting device ED disposed thereon from being damaged by direct contact with other members.
  • a step may be formed between the electrodes RME spaced apart in the second direction DR2 so that a portion of the upper surface of the first insulating layer PAS1 is recessed.
  • the light emitting device ED may be disposed on the upper surface of the first insulating layer PAS1 having a step, and a space may be formed between the light emitting device ED and the first insulating layer PAS1 .
  • the present invention is not limited thereto.
  • the first insulating layer PAS1 may include a plurality of contact portions CT1 and CT2 exposing a portion of the top surface of each electrode RME.
  • the plurality of contact portions CT1 and CT2 may pass through the first insulating layer PAS1 , and contact electrodes CNE to be described later may contact the electrode RME exposed through the contact portions CT1 and CT2 .
  • the plurality of contact portions CT1 and CT2 passing through the first insulating layer PAS1 may be formed in the sub area SA of each sub pixel PXn.
  • the plurality of contact portions CT1 and CT2 may penetrate the first insulating layer PAS1 to expose a portion of the top surfaces of the electrodes RME.
  • the light emitting elements ED are sprayed onto the electrodes RME in a state of being dispersed in ink, and are aligned by the electric field E applied to the electrode RME.
  • the first insulating layer PAS1 includes the plurality of contact portions CT1 and CT2 and is disposed to cover the electrodes RME.
  • the contact The electric field E generated in the parts CT1 and CT2 may have a stronger intensity than other parts.
  • the contact parts CT1 and CT2 are formed in the sub area SA instead of the light emitting area EMA, the contact parts CT1 and CT2 are formed in the light emitting area EMA. A region having a strong electric field E may not be formed. Accordingly, it is possible to prevent the light emitting devices ED from being concentrated in an unwanted area within the light emitting area EMA.
  • the third bank BNL3 may be disposed on the first insulating layer PAS1 .
  • the third bank BNL3 may be disposed in a grid pattern including portions extending in the first direction DR1 and the second direction DR2 in plan view, and may be disposed across the boundary of each sub-pixel PXn. The neighboring sub-pixels PXn may be distinguished.
  • the third bank BNL3 is disposed to surround the emission area EMA and the sub-area SA disposed in each sub-pixel PXn to distinguish them.
  • a portion disposed between the light emitting areas EMA may have a greater width than a portion disposed between the sub areas SA, and the sub area ( The spacing between the SAs may be smaller than the spacing between the light emitting areas EMA.
  • the present invention is not limited thereto, and conversely, the width of the third bank BNL3 may be changed such that the interval between the sub-regions SA is greater than the interval between the light-emitting areas EMA.
  • the third bank BNL3 may be formed to have a greater height than that of the first bank BNL1 and the second bank BNL2 .
  • the third bank BNL3 prevents ink from overflowing into the adjacent sub-pixels PXn during the inkjet printing process during the manufacturing process of the display device 10 , so that different light emitting devices ED are dispersed for each other sub-pixel PXn. They can be separated so that the inks do not mix with each other.
  • the third bank BNL3 may include a polyimide (PI) like the first bank BNL1 , but is not limited thereto.
  • a portion of the third bank BNL3 extending in the second direction DR2 may overlap the first bank BNL1 and the second bank BNL2 .
  • a portion of the third bank BNL3 that overlaps the first bank BNL1 and the second bank BNL2 may have a greater height than other portions.
  • the contact electrodes CNE may be disposed on a portion of the third bank BNL3 that overlaps the first bank BNL1 and the second bank BNL2 , and a step difference of the third bank BNL3 is provided. It is possible to prevent the adjacent contact electrodes CNE from being short-circuited by the .
  • the light emitting device ED may be disposed on the first insulating layer PAS1 .
  • the plurality of light emitting devices ED may be disposed to be spaced apart from each other in the first direction DR1 in which the respective electrodes RME extend, and may be aligned substantially parallel to each other.
  • the light emitting device ED may have a shape extending in one direction, and the direction in which each electrode RME extends (eg, the second direction DR2 ) and the direction in which the light emitting device ED extends are substantially It may be arranged to achieve a vertical position.
  • the present invention is not limited thereto, and the light emitting device ED may be disposed at an angle in the direction in which the respective electrodes RME extend.
  • the light emitting device ED may include semiconductor layers doped with different conductivity types.
  • the light emitting device ED may include a plurality of semiconductor layers and may be oriented so that one end thereof faces a specific direction according to a direction of an electric field generated on the electrode RME.
  • the light emitting device ED may include a light emitting layer ('36' in FIG. 8 ) to emit light in a specific wavelength band.
  • the light emitting devices ED disposed in each sub pixel PXn may emit light of different wavelength bands depending on the material constituting the light emitting layer 36 .
  • the present invention is not limited thereto, and the light emitting devices ED disposed in each sub-pixel PXn may emit light of the same color.
  • a plurality of layers may be disposed in a direction parallel to the top surface of the first substrate SUB.
  • the light emitting device ED of the display device 10 is disposed such that one extended direction is parallel to the first substrate SUB, and a plurality of semiconductor layers included in the light emitting device ED are formed on the top surface of the first substrate SUB. may be sequentially disposed along a direction parallel to the However, the present invention is not limited thereto. In some cases, when the light emitting device ED has a different structure, the plurality of layers may be disposed in a direction perpendicular to the first substrate SUB.
  • the light emitting device ED may be disposed on the electrode RME spaced apart from the first bank BNL1 and the second bank BNL2 in the second direction DR2 .
  • the extended length of the light emitting device ED may be longer than the distance between the electrodes RME spaced apart in the second direction DR2 , and both ends of the light emitting device ED may be disposed on different electrodes. have.
  • the light emitting device ED may have one end disposed on the first type electrode RME#1 and the other end disposed on the second type electrode RME#2.
  • the plurality of light emitting device groups ED#1 and ED2 disposed adjacent to each other according to the position where the first portion RP1 of the first type electrode RME#1 is disposed. may include
  • the plurality of light emitting device groups ED#1 and ED#2 may be spaced apart from each other in the first direction DR1 according to the position of the first portion RP1 of the first type electrode RME#1.
  • the light emitting device ED is a first light emitting device group ED#1, and both ends of the first light emitting device ED1 are disposed on the first electrode RME1 and the third electrode RME3; and a second light emitting device ED2 having both ends disposed on the second electrode RME2 and the fourth electrode RME4 .
  • the light emitting device ED includes the first light emitting device group ED#1 and the second light emitting device group ED#2 spaced apart from each other in the first direction DR1 , and both ends of the first electrode RME1 are spaced apart from each other. and a third light emitting device ED3 disposed on the third electrode RME3 , and a fourth light emitting device ED4 having both ends disposed on the second electrode RME2 and the fourth electrode RME4 .
  • 'density of light emitting elements', 'density of light emitting elements' or 'density of light emitting element groups', 'density of light emitting element groups', etc. is the number of light emitting elements ED disposed on electrodes RME.
  • the number or distribution of the light emitting devices ED disposed thereon per arbitrary area defined on the electrodes RME may be relatively defined.
  • the density of the first light emitting device group ED#1 may be determined by one end of the first portion RP1 of the first electrode RME1 or the first portion RP1 of the fourth electrode RME4.
  • the number of light emitting devices ED disposed in the area occupied by the portion may be defined as a value calculated as a unit area.
  • the 'density' may not mean an absolute value, and may be defined to roughly compare the number of light emitting devices ED between predetermined regions.
  • the first electrode RME1 and the fourth electrode RME4 that are the first type electrode RME#1 may include the first portion RP1 and the second portion RP2 having different widths. and a change in the width of the first type electrode RME#1 may induce the light emitting devices ED to be intensively disposed at a specific location.
  • the second type electrode RME#2 has a uniform width, the light emitting devices ED may be guided to move toward the first portion RP1 having a larger width of the first type electrode RME#1.
  • the intensity of the electric field E generated on the electrodes RME may vary according to the width of the first type electrode RME#1, but the flow of ink may vary depending on the width of the first type electrode RME#1. As a result, the light emitting devices ED may move in a specific direction.
  • the light emitting devices ED disposed in each sub-pixel PXn are not disposed at a uniform density on the electrode RME, but are disposed at a different density depending on the position of the first portion RP1 .
  • the density of the light emitting devices ED may be greater than that of other portions on the electrode RME.
  • the light emitting devices ED may be induced to lie on the first portion RP1 of the first type electrode RME#1, and the light emitting device groups ED#1 and ED according to the position of the first portion RP1. #2) may be different. For example, as in the embodiment of FIG.
  • the second part RP2 is positioned at the center of the light emitting area EMA of the first type electrode RME#1, and the first direction is based on the second part RP2.
  • the first light emitting element group ED#1 and the second light emitting element group ED#2 are also located above the center of the light emitting area EMA. and may be disposed on the lower side.
  • Some light emitting devices ED may be disposed in the center of the light emitting area EMA, but the number may be smaller than that of the first light emitting device group ED#1 or the second light emitting device group ED#2.
  • the first and second light emitting device groups ED#1 and ED#2 may be classified according to a difference in density from other adjacent light emitting device EDs regardless of positions in which they are disposed.
  • the display device 10 may adjust the position of the first portion RP1 of the first type electrode RME#1 to intensively arrange the light emitting devices ED at a specific position. Accordingly, the display device 10 may reduce the number of light emitting devices ED that are not disposed on the electrodes RME in the light emitting area EMA and are lost.
  • the light emitting device ED may include a plurality of semiconductor layers, and a first end and an opposite second end may be defined with respect to any one semiconductor layer.
  • the light emitting device ED may be disposed such that the first end and the second end respectively lie on the specific electrode RME.
  • the first light emitting device ED1 may be disposed such that a first end thereof is placed on the first electrode RME1 and a second end portion thereof is placed on the third electrode RME3 .
  • the second light emitting device ED2 may be disposed such that a first end thereof is placed on the fourth electrode RME4 and a second end portion thereof is placed on the second electrode RME2 .
  • Each of the light emitting devices ED may have a first end and a second end electrically connected to different electrodes RME, respectively.
  • the present invention is not limited thereto, and at least some of the plurality of light emitting devices ED may be disposed such that only one end is disposed on the electrode RME according to an oriented direction between the electrodes RME, or a first end and the direction of the second end may be different from each other.
  • Both ends of the light emitting element ED may contact the contact electrodes CNE, respectively.
  • an insulating film ('38' in FIG. 8) is not formed on the extended one-way end surfaces (for example, the first end and the second end of the light emitting element) and a part of the semiconductor layer is exposed, The exposed semiconductor layer may contact the contact electrode CNE.
  • the present invention is not limited thereto.
  • at least a partial region of the insulating layer 38 may be removed, and the insulating layer 38 may be removed to partially expose both end surfaces of the semiconductor layers.
  • the exposed side surface of the semiconductor layer may directly contact the contact electrode CNE.
  • Both ends of the light emitting element ED may be electrically connected to the electrode RME through different contact electrodes CNE.
  • the display device 10 includes the first type electrode RME#1 and the second type electrode RME#2 to induce the light emitting devices ED to be intensively disposed at a specific location, and a plurality of light emitting devices
  • the groups ED#1 and ED#2 may be connected in series to each other through different contact electrodes CNE in the emission area EMA.
  • the display device 10 induces the arrangement of the light emitting devices ED without separation of the electrodes RME, and thus has an advantage in securing a space for serially connecting the light emitting device groups ED#1 and ED#2.
  • the display device 10 may further improve the luminance of each sub-pixel PXn by connecting the light emitting device groups ED#1 and ED#2 in series.
  • the second insulating layer PAS2 may be partially disposed on the first insulating layer PAS1 and the light emitting device ED.
  • the second insulating layer PAS2 is disposed to partially cover the outer surface of the light emitting device ED and not cover the first and second ends of the light emitting device ED.
  • a portion of the second insulating layer PAS2 disposed on the light emitting device ED is disposed to extend in the second direction DR2 on the first insulating layer PAS1 in a plan view, so that in each sub-pixel PXn, it is linear or An island-like pattern can be formed.
  • the second insulating layer PAS2 may protect the light emitting device ED and may fix the light emitting device ED in the manufacturing process of the display device 10 .
  • the second insulating layer PAS2 may be disposed to fill a space between the light emitting device ED and the lower first insulating layer PAS1 .
  • the second insulating layer PAS2 may be disposed on the first bank BNL1 , the second bank BNL2 , and the third bank BNL3 .
  • the second insulating layer PAS2 is disposed on the first insulating layer PAS1 and the third bank BNL3 to expose a portion of the electrode RME together with both ends of the light emitting device ED.
  • the shape of the second insulating layer PAS2 is formed by a process of being entirely disposed on the first insulating layer PAS1 during the manufacturing process of the display device 10 and then removing both ends of the light emitting device ED to expose it. may be formed.
  • both ends of the light emitting devices ED of the first light emitting device group ED#1 and the second light emitting device group ED#2 in which the light emitting devices ED are intensively disposed are exposed. can be arranged as much as possible.
  • the light emitting area EMA is an area other than the area where the first light emitting element group ED#1 and the second light emitting element group ED#2 are located, and the second part RP2 of the first type electrode RME#1 is ) may include an area in which it is located.
  • the density of the light emitting devices ED may be lower than that of the first portion RP1 , and the second insulating layer PAS2 may have the first type It may be disposed on the second portion RP2 of the electrode RME#1 to cover the first insulating layer PAS1.
  • the light emitting devices ED are not disposed, or the number of the disposed light emitting devices ED is the first It may be lower than the portion RP1.
  • the second insulating layer PAS2 may be disposed to completely cover the first insulating layer PAS1 , and even if the light emitting devices ED are disposed, they may not be connected to the contact electrode CNE.
  • the drawing illustrates that the light emitting device ED is not disposed on the second portion RP2 of the first type electrode RME#1, the present invention is not limited thereto.
  • Light emitting devices ED may be disposed on the second portion RP2 of the first type electrode RME#1 at a density lower than that of the first portion RP1 . However, both ends of the light emitting devices ED disposed on the second portion RP2 may be covered by the second insulating layer PAS2 and may not be connected to the contact electrode CNE.
  • the second insulating layer PAS2 may be partially disposed in the sub area SA.
  • the electrodes RME disposed in the plurality of sub-pixels PXn extend in the second direction DR2 to be connected to each other, and then align the light emitting devices ED and form the second insulating layer PAS2 . It may be separated from the sub-area SA after one is performed. In the separation process of the electrode RME, in addition to the respective electrodes RME, the first insulating layer PAS1 and the second insulating layer PAS2 may also be partially removed.
  • a plurality of contact electrodes CNE and a third insulating layer PAS3 may be disposed on the second insulating layer PAS2 .
  • the contact electrode CNE may contact any one end of the light emitting element ED and at least one electrode RME.
  • the contact electrode CNE is formed on one end of the light emitting element ED exposed without the second insulating layer PAS2 and is formed on the first insulating layer PAS1 to form a portion of the electrode RME.
  • At least one of the electrodes RME may be in contact with the exposed contact portions CT1 and CT2 .
  • the contact electrodes CNE of the display device 10 include a first type contact electrode disposed only on the electrodes RME directly connected to the fourth conductive layer and not directly connected to the fourth conductive layer. It may be classified as a second type contact electrode disposed on the electrodes RME as well.
  • the first type contact electrode may connect some of the light emitting devices ED and the electrodes RME, and the second type contact electrode may connect different light emitting devices ED.
  • the contact electrode CNE is a first type contact electrode disposed on the first electrode RME1 or the second electrode RME2 , and includes the first contact electrode CNE1 and the second contact electrode CNE2 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be respectively disposed on a portion of the first electrode RME1 and the second electrode RME2 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may each have a shape extending in the first direction DR1 and form a linear pattern in each sub-pixel PXn.
  • a portion of the first contact electrode CNE1 and the second contact electrode CNE2 may be respectively disposed in the sub-region SA beyond the third bank BNL3 .
  • the first contact electrode CNE1 contacts the first electrode RME1 in the sub area SA through the first contact portion CT1 exposing the top surface of the first electrode RME1, and the second contact electrode CNE2 ) may contact the second electrode RME2 through the first contact portion CT1 exposing the top surface of the second electrode RME2 .
  • first contact electrode CNE1 may contact the first end of the first light emitting element ED1
  • second contact electrode CNE2 may contact the second end of the second light emitting element ED2
  • the first contact electrode CNE1 and the second contact electrode CNE2 that are the first type contact electrodes may transmit an electrical signal applied to the first type electrode to any one end of the light emitting device ED.
  • the electric signal may be directly applied to the first end of the first light emitting element ED1 and the second end of the second light emitting element ED2, and the electric signal is transmitted to the second end of the first light emitting element ED1 and It may be transmitted to other contact electrodes CNE and the light emitting device ED through the first end of the second light emitting device ED2 .
  • the contact electrode CNE is a second type contact electrode disposed on different electrodes RME, and includes a third contact electrode CNE3 , a fourth contact electrode CNE4 , and a fifth contact electrode CNE5 . can do.
  • the third contact electrode CNE3 may be disposed on the third electrode RME3 and the first electrode RME1 .
  • the third contact electrode CNE3 includes a first extension part CN_E1 and a second extension part CN_E2 extending in the first direction DR1 , and the first extension part CN_E1 and the second extension part CN_E1 in the emission area EMA.
  • a first connection part CN_B1 connecting the two extension parts CN_E2 may be included.
  • the third contact electrode CNE3 may extend in the first direction DR1 and may have a bent shape to be disposed on the third electrode RME3 and the first electrode RME1 .
  • the first extension CN_E1 may be disposed on the third electrode RME3 to contact the second end of the first light emitting device ED1 .
  • the second extension CN_E2 may be disposed on the first electrode RME1 to be spaced apart from the first contact electrode CNE1 in the first direction DR1 and may be in contact with the first end of the third light emitting device ED3 .
  • the first connection part CN_B1 may be disposed across the first electrode RME1 and the third electrode RME3 .
  • the first extension CN_E1 may be disposed in the sub-region SA beyond the third bank BNL3 .
  • the third contact electrode CNE3 may contact the third electrode RME3 in the sub area SA through the second contact portion CT2 exposing the top surface of the third electrode RME3 .
  • the fourth contact electrode CNE4 may be disposed on the third electrode RME3 and the fourth electrode RME4 .
  • the fourth contact electrode CNE4 includes a third extension part CN_E3 and a fourth extension part CN_E4 extending in the first direction DR1 , and a third extension part CN_E3 and a second extension part CN_E3 in the emission area EMA.
  • a second connection part CN_B2 connecting the 4 extension parts CN_E4 may be included.
  • the third extension CN_E3 may be disposed on the third electrode RME3 to contact the second end of the third light emitting device ED3 .
  • the fourth extension CN_E4 may contact the first end of the fourth light emitting device ED4 on the fourth electrode RME4 .
  • the second connection part CN_B2 is disposed across the third electrode RME3 , the second electrode RME2 , and the fourth electrode RME4 .
  • the second connection part CN_B2 may be disposed on one side of the emission area EMA adjacent to the other sub-pixel PXn to connect the third extension part CN_E3 and the fourth extension part CN_E4 .
  • the fourth contact electrode CNE4 may have a shape surrounding the fifth extension CN_E5 of the fifth contact electrode CNE5 .
  • the fourth contact electrode CNE4 is disposed only in the light emitting area EMA and may not be directly connected to the plurality of electrodes RME.
  • the fifth contact electrode CNE5 may have a shape similar to that of the third contact electrode CNE3 and may be disposed on the second electrode RME2 and the fourth electrode RME4 .
  • the fifth contact electrode CNE5 includes a fifth extension part CN_E5 and a sixth extension part CN_E6 extending in the first direction DR1 , and the fifth extension part CN_E5 and the second extension part CN_E5 in the emission area EMA.
  • a third connection part CN_B3 connecting the 6 extension parts CN_E6 may be included.
  • the fifth extension CN_E5 may be disposed to be spaced apart from the second contact electrode CNE2 in the first direction DR1 on the second electrode RME2 and may contact the second end of the fourth light emitting device ED4 .
  • the sixth extension CN_E6 may be disposed to be spaced apart from the fourth extension CN_E4 in the first direction DR1 on the fourth electrode RME4 and may contact the first end of the second light emitting device ED2 . .
  • the third connection part CN_B3 may be disposed across the second electrode RME2 and the fourth electrode RME4 .
  • the sixth extension CN_E6 may be disposed in the sub-region SA beyond the third bank BNL3 .
  • the fifth contact electrode CNE5 may contact the fourth electrode RME4 in the sub area SA through the second contact portion CT2 exposing the top surface of the fourth electrode RME4 .
  • the first light emitting device ED1 and the third light emitting device ED3 may be electrically connected to each other through the third contact electrode CNE3 .
  • An electrical signal applied through the first contact electrode CNE1 may be transmitted to the third light emitting device ED3 through the first light emitting device ED1 and the third contact electrode CNE3 .
  • the first light emitting element ED1 and the third light emitting element ED3 are respectively disposed on the first electrode RME1 and the third electrode RME3, but the contact electrode CNE in contact with them may be different from each other. They may be connected in series to each other through the third contact electrode CNE3, which is a two-type contact electrode.
  • the third light emitting element ED3 and the fourth light emitting element ED4 are connected to the fourth contact electrode CNE4, and the fourth light emitting element ED4 and the second light emitting element ED2 are connected to the fifth contact electrode. (CNE5) can be connected in series with each other.
  • the second-type contact electrodes may be disposed on the one or more electrodes RME, and some of the connection portions of the second-type contact electrodes may include the first light emitting element group ED#1 and the second light emitting element group ED. It can be placed in the area between #2).
  • the first connection part CN_B1 of the third contact electrode CNE3 and the third connection part CN_B3 of the fifth contact electrode CNE5 may be disposed over the second part RP2 of the first type electrode RME#1.
  • the light emitting devices ED may be disposed at a low density in the second portion RP2 of the first type electrode RME#1, and the second insulating layer PAS2 may also be a first insulating layer on the second portion RP2.
  • the display device 10 forms a region between the electrodes RME in the emission area EMA in which the light emitting devices ED are arranged at a low density to form a space in which the connection portions of the contact electrodes CNE are disposed. can be secured, and the plurality of light emitting devices ED can be connected in series in the sub-pixel PXn.
  • the second insulating layer PAS2 is disposed to cover the first insulating layer PAS1 in a region where the light emitting devices ED are arranged with low density, the contact electrode CNE and the light emitting device ED in the corresponding region short circuit can be prevented.
  • Each of the contact parts CT1 and CT2 is spaced apart from the area in which the plurality of light emitting devices ED are disposed in the first direction DR1 and is disposed in the sub area SA. Light is emitted from both ends of the light emitting device ED, and the contact portions CT1 and CT2 may be positioned to deviate from the light propagation path.
  • the present invention is not limited thereto, and the positions of the contact portions CT1 and CT2 may vary depending on the structure of the electrode RME and the positions of the light emitting devices ED.
  • the contact electrode CNE may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrode CNE may include a transparent conductive material, and light emitted from the light emitting device ED may pass through the contact electrode CNE and travel toward the electrodes RME.
  • the present invention is not limited thereto.
  • the third insulating layer PAS3 is disposed on the third contact electrode CNE3 and the fifth contact electrode CNE5 .
  • the third insulating layer PAS3 is also disposed on the second insulating layer PAS2 except for regions in which the first contact electrode CNE1 , the second contact electrode CNE2 , and the fourth contact electrode CNE4 are disposed.
  • the third insulating layer PAS3 may insulate the contact electrodes CNE disposed on different layers so that they do not directly contact each other.
  • the third insulating layer PAS3 may be omitted, and the plurality of contact electrodes CNE may be disposed on substantially the same layer.
  • the display device 10 includes a third insulating layer PAS3 , and some of the plurality of contact electrodes CNE may be disposed on the same layer while others may be disposed on a different layer.
  • the third contact electrode CNE3 and the fifth contact electrode CNE5 are disposed on the second insulating layer PAS2 , the first contact electrode CNE1 , the second contact electrode CNE2 , and the second contact electrode CNE5 .
  • the four contact electrode CNE4 may be disposed on the third insulating layer PAS3 .
  • the third contact electrode CNE3 and the fifth contact electrode CNE5 are disposed in a region where the second insulating layer PAS2 is patterned and exposed, the first contact electrode CNE1 and the second contact electrode CNE2, and
  • the fourth contact electrode CNE4 may be disposed in a region where the second insulating layer PAS2 and the third insulating layer PAS3 are patterned and exposed.
  • the first contact electrode CNE1 , the second contact electrode CNE2 , and the fourth contact electrode CNE4 the second insulating layer PAS2 and the third insulating layer PAS3 are not disposed and the light emitting element ED ) may be directly disposed on the first insulating layer PAS1 in a region where both ends of the ?
  • an insulating layer covering the plurality of contact electrodes CNE, the third insulating layer PAS3 and the third bank BNL3 may be further disposed.
  • the insulating layer may be entirely disposed on the first substrate SUB to protect members disposed thereon from an external environment.
  • Each of the above-described first insulating layer PAS1 , second insulating layer PAS2 , and third insulating layer PAS3 may include an inorganic insulating material or an organic insulating material. However, the present invention is not limited thereto.
  • the third insulating layer PAS3 may be omitted. Accordingly, the plurality of contact electrodes CNE may be disposed on substantially the same layer regardless of type.
  • FIG. 7 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • FIG. 7 is a cross-sectional view traversing both ends of the first light emitting device ED1 and the second light emitting device ED2 corresponding to Q2-Q2′ of FIG. 4 .
  • the third insulating layer PAS3 is omitted, and the first contact electrode CNE1 , the second contact electrode CNE2 and Each of the fourth contact electrodes CNE4 (not shown in FIG. 7 ) may be directly disposed on the second insulating layer PAS2 .
  • the plurality of contact electrodes CNE may be formed in the same process, but may be spaced apart from each other so that they are not directly connected.
  • the contact electrodes CNE disposed on the electrodes RME spaced apart from each other in the second direction DR2 may be spaced apart from each other on the second insulating layer PAS2 covering the light emitting device ED.
  • the second insulating layer PAS2 may be formed to cover the first insulating layer PAS1 and the light emitting device ED during a manufacturing process, and then may be formed by exposing both ends of the light emitting device ED.
  • the manufacturing process can be reduced by omitting the third insulating layer PAS3 and simultaneously forming the plurality of contact electrodes CNE.
  • the figure shows a cross-section crossing both ends of the first light emitting element ED1 and the second light emitting element ED2 , but the fourth contact electrode CNE4 is not shown.
  • the fourth contact electrode CNE4 is also directly on the second insulating layer PAS2 as the third insulating layer PAS3 is omitted. can be placed.
  • FIG. 8 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device ED may be a light emitting diode, and specifically, the light emitting device ED has a size of nanometers to micrometers. and may be an inorganic light emitting diode made of an inorganic material. When an electric field is formed in a specific direction between the two electrodes facing each other, the light emitting device ED may be aligned between the two electrodes in which polarities are formed.
  • the light emitting device ED may have a shape extending in one direction.
  • the light emitting device ED may have a shape such as a cylinder, a rod, a wire, or a tube.
  • the shape of the light emitting element (ED) is not limited thereto, and the light emitting element ( ED) may have various forms.
  • the light emitting device ED may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may emit an electric signal applied from an external power source to emit light in a specific wavelength band.
  • the light emitting device ED may include a first semiconductor layer 31 , a second semiconductor layer 32 , a light emitting layer 36 , an electrode layer 37 , and an insulating layer 38 .
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 may include a semiconductor material having a chemical formula of AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). For example, it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the n-type dopant doped in the first semiconductor layer 31 may be Si, Ge, Sn, Se, or the like. However, the present invention is not limited thereto.
  • the first end of the light emitting device ED may be a portion in which the first semiconductor layer 31 is disposed with respect to the light emitting layer 36 .
  • the second semiconductor layer 32 is disposed on the light emitting layer 36 to be described later.
  • the second semiconductor layer 32 may be a p-type semiconductor, and the second semiconductor layer 32 is composed of AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1). and a semiconductor material having a chemical formula.
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the p-type dopant doped in the second semiconductor layer 32 may be Mg, Zn, Ca, Ba, or the like.
  • the second end of the light emitting device ED may be a portion in which the second semiconductor layer 32 is disposed with respect to the light emitting layer 36 .
  • FIG. 8 illustrates that the first semiconductor layer 31 and the second semiconductor layer 32 are configured as one layer, the present invention is not limited thereto.
  • the first semiconductor layer 31 and the second semiconductor layer 32 may further include a larger number of layers, for example, a clad layer or a TSBR (Tensile strain barrier reducing) layer. may be
  • the light emitting layer 36 is disposed between the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material having a single or multiple quantum well structure.
  • the light emitting layer 36 may include a material having a multi-quantum well structure, it may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the emission layer 36 may include a material such as AlGaN or AlGaInN.
  • the quantum layer may include a material such as AlGaN or AlGaInN
  • the well layer may include a material such as GaN or AlInN.
  • the present invention is not limited thereto, and the light emitting layer 36 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the light emitting layer 36 is not limited to the light of the blue wavelength band, and in some cases, the light of the red and green wavelength bands may be emitted.
  • the electrode layer 37 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device ED may include at least one electrode layer 37 .
  • the light emitting device ED may include one or more electrode layers 37 , but the present invention is not limited thereto and the electrode layers 37 may be omitted.
  • the electrode layer 37 may reduce resistance between the light emitting element ED and the electrode or contact electrode when the light emitting element ED is electrically connected to an electrode or a contact electrode in the display device 10 .
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include at least one of aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), ITO, IZO, and ITZO.
  • Al aluminum
  • Ti titanium
  • In indium
  • Au gold
  • silver Au
  • ITO IZO
  • ITZO ITZO
  • the insulating film 38 is disposed to surround the outer surfaces of the plurality of semiconductor layers and the electrode layers described above.
  • the insulating layer 38 may be disposed to surround at least the outer surface of the light emitting layer 36 , and both ends of the light emitting device ED in the longitudinal direction may be exposed.
  • the insulating layer 38 may be formed to have a rounded upper surface in cross-section in a region adjacent to at least one end of the light emitting device ED.
  • the insulating layer 38 is formed of materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (AlN x ), aluminum oxide ( AlO x ) and the like. 8 illustrates that the insulating film 38 is formed as a single layer, but is not limited thereto. In some embodiments, the insulating film 38 may be formed in a multi-layered structure in which a plurality of layers are stacked.
  • the insulating layer 38 may function to protect the members.
  • the insulating layer 38 may prevent an electrical short circuit that may occur in the light emitting layer 36 when the light emitting device ED directly contacts an electrode through which an electrical signal is transmitted.
  • the insulating layer 38 may prevent a decrease in the luminous efficiency of the light emitting device ED.
  • the outer surface of the insulating film 38 may be surface-treated.
  • the light emitting element ED may be sprayed onto the electrode in a state of being dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 38 may be treated with hydrophobicity or hydrophilicity.
  • the display device 10 may include the electrodes RME having an asymmetric structure to induce the light emitting devices ED to be intensively disposed at a specific location. This may be arranged by flow according to the structure of the electrode RME after ink including the light emitting elements ED is sprayed onto the electrodes RME in the manufacturing process of the display device 10 .
  • 9 to 12 are plan views illustrating a part of a manufacturing process of a display device according to an exemplary embodiment.
  • the first substrate SUB and the circuit layer CCL disposed on the first substrate SUB are formed, and the third interlayer insulating layer IL3 is formed.
  • the first bank BNL1 (BNL_A, BNL_B) and the second bank BNL2 are formed.
  • the description of the structures of the first bank BNL1 and the second bank BNL2 is the same as described above.
  • the plurality of electrodes RME1 , RME2 , RME3 , and RME4 disposed on the first bank BNL1 and the second bank BNL2 , the first insulating layer PAS1 , and the third bank (BNL3).
  • the plurality of electrodes RME1 , RME2 , RME3 , and RME4 may extend in the first direction DR1 to be disposed in each sub-pixel PXn.
  • the description of the shapes of the electrodes RME1 , RME2 , RME3 , and RME4 is the same as described above. That is, the first electrode RME1 and the fourth electrode RME4 may include a first portion RP1 and a second portion RP2 having different widths according to positions.
  • a first insulating layer PAS1 including a plurality of contact portions CT1 and CT2 is disposed on the electrodes RME1 , RME2 , RME3 , and RME4 , and on the first insulating layer PAS1 , the light emitting area EMA and the sub A third bank BNL3 surrounding the area SA may be disposed.
  • ink including the light emitting devices ED is sprayed into the light emitting area EMA, and an electric field E is generated on the electrodes to dispose the light emitting devices ED.
  • an alignment signal is applied to the electrodes RME1, RME2, RME3, and RME4 spaced apart from each other, an electric field E directed in a specific direction is generated on the electrodes.
  • the light emitting device ED including semiconductor layers doped with different conductivity types may have an intramolecular dipole, and may be disposed on the electrodes by receiving a dielectrophoretic force by an electric field E in the ink. have.
  • Electrodes applied to the electrodes may each have a specific sign (a positive sign or a negative sign), and the electric signal may generate an induced charge in solvent molecules of the ink located immediately above the electrode. have. Similar to the light emitting device ED, the charged solvent molecules may receive an electric force by the electric field E. Accordingly, the electric field E generated on the electrodes changes the position and orientation direction of the light emitting element ED having bipolarity, and the solvent molecules of the ink with induced charges prevent the flow of droplets in a specific direction. can happen
  • the flow of ink may also be directed in a specific direction.
  • the solvent molecules of the ink may be subjected to a stronger force in the relatively wide portion, and the ink may flow from the narrow portion to the large portion on the electrode.
  • the light emitting elements ED dispersed in the ink may be disposed on the electrodes by the electric field E and, at the same time, be induced to move to the wide portion by the flow of the flow.
  • the display device 10 may include the electrodes RME1 , RME2 , RME3 , and RME4 having different widths according to positions, and the light emitting devices ED may be disposed while generating an ink flow.
  • the ink has a large width from the second portion RP2 of the electrodes RME1 , RME2 , RME3 , RME4 .
  • a flow of a flow toward the first portion RP1 may occur, and the light emitting devices ED may be guided toward the first portion RP1 of the electrodes RME1 , RME2 , RME3 and RME4 by the flow of ink. have.
  • the light emitting devices ED may be disposed to have a higher density at a specific location than in an arrangement process using only the electric field E.
  • FIG. Most of the light emitting devices ED are disposed on the first portion RP1 of the electrodes RME1 , RME2 , RME3 , and RME4 , and may not be disposed on the second portion RP2 .
  • the display device 10 may reduce the number of light emitting devices ED that are disposed in an undesired area and are lost, and the light emitting devices ED having bipolarity may be agglomerated or agglomerated in the ink to a certain extent through the flow of the flow. There are advantages to leveling off.
  • ED#1 and ED#2 may be connected in series to improve luminance per unit area of the sub-pixel PXn.
  • 13 and 14 are plan views illustrating one sub-pixel of a display device according to another exemplary embodiment. 13 and 14 , the first bank BNL1 and the second bank BNL2 lower thereto are omitted to describe various shapes of the plurality of electrodes RME.
  • adjacent second-type electrodes RME#2 may be integrated to form one electrode.
  • the second electrode RME2_1 which is the second type electrode RME#2 , may be disposed to cover both sides of the second bank BNL2 , and the second portion RP2 of the first type electrode RME#1 . It may have a larger width.
  • This embodiment is different from the embodiment of FIG. 3 in that the second electrode RME2 and the third electrode RME3 of FIG. 3 are integrated to form one second type electrode RME#2.
  • One side of the second electrode RME2_1 that is the second type electrode RME#2 may face the first electrode RME1 and the other side may face the fourth electrode RME4 .
  • One end of each of the plurality of light emitting devices ED may be disposed on the second electrode RME2_1 .
  • the second electrode RME2_1 may contact only the second contact electrode CNE2 through the first contact portion CT1 formed in the sub-region SA, and an extension portion of the third electrode RME2_1 is disposed on the second electrode RME2_1 .
  • the contact electrode CNE3 , the fourth contact electrode CNE4 , and the fifth contact electrode CNE5 may not be directly connected to the second electrode RME2_1 . Accordingly, it is possible to prevent the contact electrodes CNE from being electrically shorted by the second electrode RME2_1 .
  • the second-type electrode RME#2 of the display device 10 may be formed from one electrode connected to each other during a manufacturing process. Since electric signals of the same code are applied to the second type electrodes RME#2, they may be formed integrally without being separated from each other.
  • the display device 10_1 according to an exemplary embodiment includes a first electrode RME1 and a fourth electrode RME4 that are a first type electrode RME#1, and a second electrode RME2_1 spaced apart from and opposed thereto. , may have a three-electrode structure.
  • the light emitting devices ED may be disposed at a high density on a portion of the second electrode RME2_1 opposite to the first portion RP1 of the first type electrode RME#1, and they may be disposed in contact with each other as the contact electrode CNE. can be connected in series through
  • the display device 10_2 may include only the first type electrode RME#1 that faces each other while the second type electrode RME#2 is omitted.
  • the display device 10_2 may include a first electrode RME1_2 and a second electrode RME2_2 having a first portion RP1 and a second portion RP2 as the first type electrode RME#1.
  • the first electrode RME1_2 and the second electrode RME2_2 may have a symmetrical structure, and the first portions RP1 may face the first portion RP1 .
  • most of the plurality of light emitting devices ED may be disposed such that both ends thereof are disposed on the first portion RP1 of the first electrode RME1_2 and the second electrode RME2_2 .
  • the light emitting device ED is formed on the first light emitting device ED1 disposed on the first portions RP1 positioned above the center of the light emitting area EMA and the second portions RP2 positioned below the light emitting device ED.
  • the second light emitting device ED2 may be disposed.
  • the first light emitting device ED1 forms a first light emitting device group and the second light emitting device ED2 forms a second light emitting device group, which may be spaced apart from each other in the first direction DR1 .
  • the contact electrode CNE may include only the first contact electrode CNE1 , the second contact electrode CNE2 , and the third contact electrode CNE3 , and the first light emitting device ED1 and the second light emitting device ED2 . may be connected in series through the third contact electrode CNE3.
  • the first contact electrode CNE1 is connected to the first electrode RME1 through the first contact portion CT1 formed in the sub area SA of the corresponding sub pixel PXn
  • the second contact electrode CNE2 is It may be connected to the second electrode RME2 through the first contact portion CT1 formed in the sub area SA of another sub pixel PXn adjacent in the first direction DR1 .
  • the third contact electrode CNE3 may not be directly connected to the electrode RME. As most of the light emitting devices ED are disposed on the first portion RP1 of the electrodes RME, the third contact electrode CNE3 may have a connection portion disposed on the second portion RP2 of the electrodes RME. .
  • the display device 10_2 may include light emitting devices ED connected in a two-step series structure including only the first type electrodes RME#1 with the second type electrode RME#2 omitted.
  • 15 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • the first portion RP1 of the first type electrode RME#1 may have a shape in which an outer side partially protrudes. Unlike the embodiment of FIG. 3 , the first portion RP1 of the first type electrode RME#1 extends in the first direction DR1 without an outer side inclined, and partially protrudes in the second direction DR2 .
  • the first-type electrode RME#1 may include a plurality of portions having different widths of the first portion RP1, and the first-type electrode RME#1 may have a different width depending on the location, but the outside thereof The sides may extend parallel to each other.
  • the first portion RP1 of the first type electrode RME#1 has a greater width than the second portion RP2, so ink including the light emitting devices ED flow can be formed.
  • This embodiment is different from the embodiment of FIG. 3 in that the shape of the first type electrode RME#1 is different.
  • the structure of the lower first bank BNL1 or the second bank BNL2 may be modified rather than the structure of the electrode RME.
  • 16 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 17 is a plan view illustrating electrodes and banks disposed in one sub-pixel of the display device of FIG. 16 .
  • the contact electrodes CNE are omitted to describe the shapes of the first bank BNL1 and the second bank BNL2_4 .
  • a second electrode RME2 that is a second type electrode RME#2 and a second electrode RME3 disposed below the third electrode RME3 .
  • the bank BNL2_4 may include bank units BP1 and BP2 having different widths.
  • the second bank BNL2_4 is located in a portion opposite to the first portion RP1 of the first type electrode RME#1 among the second type electrodes RME#2, and has a relatively small width of the first bank portion ( BP1) and a second bank unit BP2 having a width greater than that of the first bank unit BP1 may be included.
  • the second bank unit BP2 may be positioned at a portion opposite to the second portion RP2 of the first type electrode RME#1 among the second type electrodes RME#2.
  • the second bank unit BP2 may overlap a portion opposite to the second portion RP2 of the first electrode RME1 and the fourth electrode RME4.
  • the second bank BNL2_4 according to the present exemplary embodiment is different from that of the second bank BNL2 of FIG. 3 in that it further includes a first bank part BP1 having a partially smaller width.
  • the second bank unit BP2 of the second bank BNL2_4 may have the same width as the second bank BNL2 of FIG. 3 .
  • the second bank BNL2_4 may include first bank portions BP1 having narrow widths with both sides opposite to the first bank BNL1 being recessed inward.
  • the outer sides of the first bank part BP1 may have an inclined shape and a width thereof may be gradually reduced from the second bank part BP2.
  • the first interval WB1 between the portion having the minimum width of the first bank unit BP1 and the first bank BNL1 is the second interval WB2 between the second bank unit BP2 and the first bank BNL1 .
  • the display device 10_4 may adjust the distances WB1 and WB2 between the first bank BNL1 and the second bank BNL2_4 to form ink flow to dispose the light emitting devices ED at specific positions.
  • first bank BNL1 and the second bank BNL2_4 have a shape protruding from the third interlayer insulating layer IL3 , a region between them is a top surface of the first bank BNL1 and the second bank BNL2_4 .
  • a valley portion may be formed based on the .
  • the second bank BNL2_4 includes the first bank portions BP1 and the second bank portions BP2 having different widths, the gap between the first bank BNL1 and the second bank BNL2_4, or a gap formed by them The width of the valley portion may vary depending on the location.
  • the first bank part BP1 is positioned on both sides of the first direction DR1 with respect to the second bank part BP2 of the second bank BNL2_4 , and the second type electrode is disposed on the second bank BNL2_4 .
  • (RME#2) may include a portion whose height decreases from the second bank portion BP2 to the first direction DR1.
  • a portion of the second type electrode RME#2 disposed on the second bank portion BP2 extends in the first direction DR1 , while a portion is positioned on the first bank portion BP1 and the other portion is disposed on the first bank portion BP1 .
  • Silver may be directly disposed on the third interlayer insulating layer IL3 on which the second bank BNL2_4 is not disposed.
  • the second type electrode RME#2 includes a portion disposed on the second bank portion BP2 and a portion directly disposed on the third interlayer insulating layer IL3 from the side of the first bank portion BP1, , a height difference may occur between them depending on whether the second bank BNL2_4 is disposed.
  • Ink including the light emitting element ED is applied to the first bank portion according to the height difference of the second type electrode RME#2 and the gaps WB1 and WB2 between the first bank BNL1 and the second bank BNL2_4.
  • a flow towards (BP1) can be formed.
  • the light emitting devices ED may be induced to be placed on a portion of the second type electrode RME#2 disposed on the first bank part BP1 according to the flow of ink in addition to the electric field E.
  • the display device 10_4 includes a second bank BNL2_4 having a portion having a different width according to a location, in addition to an electrode (eg, a first type electrode) having a portion having a different width depending on a location, and the light emitting device ED ) to a specific location.
  • an electrode eg, a first type electrode
  • FIG. 18 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • the plurality of electrodes RME is a second type electrode RME#2 having a constant width
  • the second electrode RME2 and the third electrode RME2 are
  • the second bank BNL2_5 disposed under the RME3 may include a first bank part BP1 and a second bank part BP2 having different widths.
  • This embodiment is different from the embodiment of FIG. 16 in that the shape of the electrode RME is different.
  • the first electrode RME1_5 and the fourth electrode RME4_5 do not include the first portion RP1 having a large width and have a constant width like the second type electrode RME#2. can By controlling the width of the second bank BNL2_5 in which the electrodes RME are disposed, the flow of ink is formed to induce the arrangement of the light emitting devices ED.
  • the shapes of the banks BNL1 and BNL2 disposed under the electrodes RME are not limited to FIGS. 16 to 18 .
  • 19 and 20 are plan views illustrating electrodes and banks disposed in one sub-pixel of a display device according to another exemplary embodiment.
  • the first bank portion BP1 of the second bank BNL2_6 may have a shape in which the outer side is partially recessed. Unlike the embodiment of FIG. 16 , the first bank part BP1 of the second bank BNL2_6 extends in the first direction DR1 without an outer side inclined, and may be partially recessed in the second direction DR2 . have. Accordingly, the first bank portion BP1 of the second bank BNL2_6 may include a plurality of portions having different widths, and even though the second bank BNL2_6 has different widths depending on the location, the outer sides thereof are parallel to each other. can be extended This embodiment is different from the embodiment of FIG. 16 in that the shape of the second bank BNL2_6 is different.
  • the display device 10_7 may include bank portions BP3 and BP4 having different widths in the first bank BNL1_7 in addition to the second bank BNL2_7 .
  • the first bank BNL1_7 has a third bank part BP3 and a third bank part BP3 having narrow widths corresponding to the portions on which the first part RP1 of the first type electrode RME#1 is disposed, respectively.
  • a fourth bank unit BP4 having a larger width may be included.
  • the third bank part BP3 of the first bank BNL1_7 is spaced apart from the first bank part BP1 of the second bank BNL2_7 in the second direction DR2
  • the fourth bank part BP4 is the second bank part BP4 It may be spaced apart from the bank part BP2 in the second direction DR2.
  • an inner side opposite to the second bank BNL2_7 may be partially depressed, while an outer side opposite to the first bank BNL1_7 may extend in the first direction DR1 without being depressed.
  • the first bank BNL1_7 includes a third bank unit BP3 and a fourth bank unit BP4.
  • the display device 10 may further include structures or layers disposed on the third bank BNL3 and the light emitting device ED to control the color of light emitted from each sub-pixel PXn.
  • the structure and the layer may be disposed to correspond to a specific position in the light emitting area EMA corresponding to the shape of the electrodes RME of the display device 10 and the arrangement of the light emitting devices ED.
  • 21 is a plan view illustrating a color filter layer disposed in one pixel of a display device according to an exemplary embodiment.
  • 22 is a plan view illustrating a color control structure disposed in one pixel of a display device.
  • 23 is a schematic cross-sectional view illustrating a color control structure and a color filter layer disposed in one pixel of a display device according to an exemplary embodiment.
  • 24 is a cross-sectional view of one sub-pixel of a display device according to an exemplary embodiment.
  • 23 is a cross-sectional view illustrating the plurality of sub-pixels PXn in the second direction DR2 to illustrate the structure of the color control structures TPL, WCL1, and WCL2 and the color filter layers CFL1, CFL2, and CFL3.
  • 24 shows a cross-section in the first direction DR1 with respect to the plurality of light emitting device groups ED#1 and ED#2 disposed in one sub-pixel PXn.
  • color control structures TPL, WCL1, and WLC2 and a plurality of color filter layers CFL1 and CFL2 disposed on light emitting devices ED are provided.
  • CFL3 may further include.
  • the display device 10 further includes the color control structures TPL, WCL1, and WCL2 and the color filter layers CFL1, CFL2, and CFL3, even if each sub-pixel PXn includes the same type of light emitting devices ED. It can emit light of different colors.
  • the display device 10 includes a plurality of light-transmitting areas TA where the color filter layers CFL1 , CFL2 , and CFL3 are disposed to emit light, and a light-blocking area BA from which light is not emitted between the light-transmitting areas TA.
  • the light transmitting area TA may be positioned to correspond to a portion of the light emitting area EMA of each sub-pixel PXn, and the light blocking area BA may be an area other than the light transmitting area TA. As will be described later, the light transmitting area TA and the light blocking area BA may be divided by the first light blocking member UBM.
  • the color control structures TPL, WCL1, and WCL2 may be disposed on the light emitting device ED.
  • the color control structures TPL, WCL1, and WCL2 may be disposed in an area surrounded by the third bank BNL3.
  • the color control structures TPL, WCL1, and WCL2 may extend in the first direction DR1 in a plan view to extend beyond the third bank BNL3.
  • the color control structures TPL, WCL1, and WCL2 extend in the second direction DR2 of the third bank BNL3 in addition to the light emitting area EMA and the sub area SA surrounded by the third bank BNL3. It may also be disposed on the portion to form a linear pattern in the display area DPA.
  • the present invention is not limited thereto, and the color control structures TPL, WCL1, and WCL2 may be disposed only in the light emitting area EMA in which the light emitting devices ED are disposed to form an island-shaped pattern in the display area DPA.
  • the color control structures TPL, WCL1, and WCL2 convert the first wavelength disposed in the first sub-pixel PX1 It may include a layer WCL1 , a second wavelength conversion layer WCL2 disposed on the second sub-pixel PX2 , and a light-transmitting layer TPL disposed on the third sub-pixel PX3 .
  • the first wavelength conversion layer WCL1 may include a first base resin BRS1 and a first wavelength conversion material WCP1 disposed in the first base resin BRS1 .
  • the second wavelength conversion layer WCL2 may include a second base resin BRS2 and a second wavelength conversion material WCP2 disposed in the second base resin BRS2 .
  • the first wavelength conversion layer WCL1 and the second wavelength conversion layer WCL2 convert the wavelength of the blue light of the third color incident from the light emitting device ED and transmit it.
  • the first wavelength conversion layer WCL1 and the second wavelength conversion layer WCL2 may further include a scatterer SCP included in each base resin, and the scatterer SCP may increase wavelength conversion efficiency.
  • the light transmitting layer TPL may include a third base resin BRS3 and a scatterer SCP disposed in the third base resin BSR3 .
  • the light transmitting layer TPL transmits the third color blue light incident from the light emitting device ED while maintaining the wavelength.
  • the scatterers SCP of the light transmission layer TPL may serve to control an emission path of light emitted through the light transmission layer TPL.
  • the light transmitting layer TPL may not include a wavelength conversion material.
  • the scatterers (SCP) may be metal oxide particles or organic particles.
  • the metal oxide titanium oxide (TiO 2 ), zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), indium oxide (In 2 O 3 ), zinc oxide (ZnO) or tin oxide (SnO 2 ), etc. This may be exemplified, and an acrylic resin or a urethane-based resin may be exemplified as the organic particle material.
  • the first to third base resins BRS1 , BRS2 , and BRS3 may include a light-transmitting organic material.
  • the first to third base resins BRS1, BRS2, and BRS3 may include an epoxy-based resin, an acrylic resin, a cardo-based resin, or an imide-based resin.
  • the first to third base resins BRS1, BRS2, and BRS3 may all be made of the same material, but are not limited thereto.
  • the first wavelength conversion material WCP1 may convert blue light of a third color into red light of a first color
  • the second wavelength conversion material WCP2 may be a material that converts blue light of a third color into green light of a second color have.
  • the first wavelength conversion material WCP1 and the second wavelength conversion material WCP2 may be quantum dots, quantum bars, phosphors, or the like.
  • the quantum dots may include group IV nanocrystals, group II-VI compound nanocrystals, group III-V compound nanocrystals, group IV-VI nanocrystals, or a combination thereof.
  • the color control structures TPL, WCL1, and WCL2 may be directly disposed on the third insulating layer PAS3.
  • the third bank BNL3 has a predetermined height and may be disposed to surround some regions, the base resins BRS1 , BRS2 , and BRS3 of the color control structures TPL, WCL1 and WCL2 emit light. It may be directly disposed on the device ED and the third insulating layer PAS3 disposed thereon.
  • the scatterers SCP and the wavelength conversion materials WCP1 and WCP2 of the color control structures TPL, WCL1, and WCL2 may be disposed in each of the base resins BRS1, BRS2, and BRS3, and may be disposed on the periphery of the light emitting device ED. can be located
  • the light emitting device ED of each sub-pixel PXn may emit blue light of the same third color, and the light emitted from each sub-pixel PXn may be light of a different color.
  • light emitted from the light emitting device ED disposed in the first sub-pixel PX1 is incident on the first wavelength conversion layer WCL1 and the light emitting device ED disposed in the second sub-pixel PX2 .
  • light emitted from the light emitting device ED disposed in the third sub-pixel PX3 is incident to the light-transmitting layer TPL.
  • each sub-pixel PXn includes the light emitting devices ED emitting light of the same color, light of different colors may be emitted according to the arrangement of the color control structures TPL, WCL1, and WCL2 disposed thereon.
  • each layer of the color control structures TPL, WCL1, and WCL2 is formed to be curved so that an edge portion adjacent to the third bank BNL3 is higher than the center is illustrated, but the present invention is not limited thereto.
  • Each of the layers of the color control structures TPL, WCL1, and WCL2 may have a flat top surface, or may have a higher center than the drawing.
  • a capping layer CPL is disposed on the color control structures TPL, WCL1, and WCL2.
  • the capping layer CPL may be disposed to cover the color control structures TPL, WCL1 and WCL2 and the third insulating layer PAS3 on the third bank BNL3 .
  • the capping layer CPL may prevent impurities such as moisture or air from penetrating from the outside to damage or contaminate the color control structures TPL, WCL1, and WCL2.
  • the capping layer CPL may prevent the material of the color control structures TPL, WCL1, and WCL2 from being diffused into other components.
  • the capping layer CPL may be formed of an inorganic material. However, the capping layer CPL may be omitted.
  • a plurality of layers may be further disposed on the capping layer CPL.
  • a low refractive index layer as an optical layer and another capping layer covering the low refractive index layer may be further disposed between the capping layer CPL and the color filter layers CFL1 , CFL2 , and CFL3 .
  • the plurality of color filter layers CFL1 , CFL2 , and CFL3 may include a colorant such as a dye or a pigment that absorbs light in a wavelength band other than a specific wavelength band.
  • the color filter layers CFL1 , CFL2 , and CFL3 are disposed in each sub-pixel PXn to transmit only a portion of light incident from the corresponding sub-pixel PXn to the color filter layers CFL1 , CFL2 , and CFL3 .
  • Each sub-pixel PXn of the display device 10 may selectively display only light transmitted through the color filter layers CFL1 , CFL2 , and CFL3 .
  • the first to third color filter layers CFL1 , CFL2 , and CFL3 may be directly disposed on the capping layer CPL. Also, a first light blocking member UBM disposed to overlap the third bank BNL3 may be further disposed on the capping layer CPL.
  • the first light blocking member UBM may be formed in a grid pattern to partially expose one surface of the capping layer CPL.
  • the first light blocking member UBM may be disposed to cover the sub areas SA of each sub pixel PXn in addition to the third bank BNL3 in a plan view, and may be disposed to cover a portion of the light emitting area EMA. .
  • the first light blocking member UBM may be disposed to cover an area of the light emitting area EMA except for a portion where the first portion RP1 of the first type electrode RME#1 is disposed.
  • the area in which the first light blocking member UBM is not disposed may be the light transmitting area TA in which the color filter layers CFL1 , CFL2 , and CFL3 are disposed to emit light.
  • the light emitting devices ED including the first type electrode RME#1 may be intensively disposed at a specific location.
  • the first light blocking member UBM includes the first type electrode RME# so that the color filter layers CFL1 , CFL2 , and CFL3 providing a path through which the light is emitted may be positioned to correspond to the region where the light emitting devices ED are disposed.
  • the light emitting area EMA may be partially covered except for the area in which the first portion RP1 of 1) is disposed.
  • a plurality of openings in which the first light blocking member UBM is not disposed may be formed in each sub-pixel PXn.
  • the first light blocking member UBM may be disposed in the region where the second portion RP2 of the first type electrode RME#1 is disposed.
  • the first light blocking member UBM may include an organic material.
  • the first light blocking member UBM may reduce color distortion due to reflection of external light by absorbing external light.
  • the first light blocking member UBM may absorb all visible light wavelengths.
  • the first light blocking member UBM may include a light absorbing material.
  • the first light blocking member UBM may be formed of a material used as a black matrix of the display device 10 .
  • the first light blocking member UBM may be omitted and a material that absorbs light of a specific wavelength among visible light wavelengths and transmits light of another specific wavelength may be replaced.
  • the first light blocking member UBM may be replaced with a color pattern including the same material as at least one of the first to third color filter layers CFL1 , CFL2 , and CFL3 .
  • a color pattern including a material of any one color filter layer may be disposed in an area in which the first light blocking member UBM is disposed, or may have a structure in which a plurality of color patterns are stacked. For the description thereof, reference is made to another embodiment.
  • the first to third color filter layers CFL1 , CFL2 , and CFL3 are disposed on the capping layer CPL exposed by the first light blocking member UBM.
  • the different color filter layers CFL1 , CFL2 , and CFL3 may be spaced apart from each other with the first light blocking member UBM interposed therebetween, but is not limited thereto.
  • the first to third color filter layers CFL1 , CFL2 , CFL3) may be partially disposed on the first light blocking member UBM to be spaced apart from each other on the first light blocking member UBM, and in another embodiment, the first to third color filter layers CFL1, CFL2, CFL3 may partially overlap each other.
  • the color filter layers CFL1 , CFL2 , and CFL3 include a first color filter layer CFL1 disposed in the first sub-pixel PX1 , a second color filter layer CFL2 disposed in the second sub-pixel PX2 , and a third sub-pixel A third color filter layer CFL3 may be included in PX3 .
  • the first to third color filter layers CFL1 , CFL2 , and CFL3 may be formed in an island-shaped pattern corresponding to the emission area EMA.
  • the first to third color filter layers CFL1 , CFL2 , and CFL3 may form a linear pattern over the entire surface of the display area DPA.
  • the first color filter layer CFL1 may be a red color filter layer
  • the second color filter layer CFL2 may be a green color filter layer
  • the third color filter layer CFL3 may be a blue color filter layer.
  • Lights emitted from the light emitting device ED may pass through the color control structures TPL, WCL1, and WCL2, and may be emitted through the color filter layers CFL1, CFL2, and CFL3.
  • the light emitting device ED disposed in the first sub-pixel PX1 may emit blue light of a third color, and the light may be incident on the first wavelength conversion layer WCL1 .
  • the first base resin BRS1 of the first wavelength conversion layer WCL1 is made of a transparent material, and some of the light passes through the first base resin BRS1 to be incident on the capping layer CPL disposed thereon. can However, at least a portion of the light is incident on the scattering body (SCP) and the first wavelength conversion material (WCP1) disposed in the first base resin (BRS1), and the light is scattered and wavelength-converted into a capping layer ( CPL) can be entered.
  • SCP scattering body
  • WCP1 first wavelength conversion material
  • the light emitted from the light emitting device ED disposed in the second sub-pixel PX2 passes through the second wavelength conversion layer WCL2 , the capping layer CPL, and the second color filter layer CFL2 into green light. can be released
  • the light emitting device ED disposed in the third sub-pixel PX3 may emit blue light of a third color, and the light may be incident on the light-transmitting layer.
  • the third base resin BRS3 of the light transmitting layer TPL is made of a transparent material, and some of the light may pass through the third base resin BRS3 to be incident on the capping layer CPL disposed thereon.
  • Light incident on the capping layer CPL passes through the capping layer CPL made of a transparent material and is incident on the third color filter layer CFL3, and the third color filter layer CFL3 blocks transmission of other lights except for blue light. can Accordingly, blue light may be emitted from the third sub-pixel PX3 .
  • a plurality of color filter layers CFL1 , CFL2 , and CFL3 may be disposed in the emission area EMA of each sub-pixel PXn.
  • each of the two color filter layers CFL1 , CFL2 , and CFL3 may be disposed in an island shape in one sub-pixel PXn.
  • the first light blocking member UBM is disposed in the light emitting area EMA except for the area in which the first portion RP1 is disposed, and the color filter layers CFL1 , CFL2 , and CFL3 are the first type of the lower portion.
  • each sub-pixel PXn has a first portion RP1 of the first-type electrode RME#1 It may include a first light emitting device group ED#1 and a second light emitting device group ED#2 disposed adjacent to each other.
  • the plurality of color filter layers CFL1 , CFL2 , and CFL3 disposed in one sub-pixel PXn may be positioned to overlap the first light emitting device group ED#1 and the second light emitting device group ED#2, respectively. have.
  • the second portion RP2 positioned between the first light emitting element group ED#1 and the second light emitting element group ED#2, and opposite to the second portion RP2 of the second type electrode RME#2
  • a first light blocking member UBM may be disposed on the portion to be used.
  • the light transmitting area TA from which light is emitted and the color filter layers CFL1 , CFL2 , and CFL3 have a structure of a first type electrode RME#1 and a light emitting element group ED#1 and ED#2 . may be formed corresponding to the arrangement of
  • At least one layer may be further disposed on the color filter layers CFL1 , CFL2 , and CFL3 and the first light blocking member UBM.
  • the layer disposed on the color filter layers CFL1, CFL2, and CFL3 and the first light blocking member UBM may be a capping layer or an encapsulation layer that protects the members, and the capping layer or the encapsulation layer includes an inorganic layer or an inorganic layer;
  • the organic layer may have a stacked structure.
  • the present invention is not limited thereto.
  • 25 is a schematic cross-sectional view illustrating a color control structure and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • the first light blocking member UBM may be omitted and the color pattern CP may be disposed on the third bank BNL3 .
  • the present embodiment is different from the embodiment of FIG. 24 in that the first light blocking member UBM is replaced with the color pattern CP.
  • the color pattern CP may be formed in substantially the same lattice pattern as the first light blocking member UBM of FIG. 21 .
  • the color pattern CP may be formed integrally with the third color filter layer CFL3 by including the same material as that of the third color filter layer CFL3 .
  • the material of the third color filter layer CFL3 may be formed to have a larger width and disposed on the third bank BNL3 .
  • the first color filter layer CFL1 and the second color filter layer CFL2 are formed on the color pattern CP. ) at least one of may be partially disposed. Since the first color filter layer CFL1 and the second color filter layer CFL2 each include a dye having a color different from that of the third color filter layer CFL3, light transmission may be blocked in the layered portion. Also, in an embodiment in which the third color filter layer CFL3 includes a blue colorant, external light or reflected light passing through the light blocking area BA may have a blue wavelength band.
  • Eye color sensibility recognized by the user's eyes varies depending on the color of the light, and light of a blue wavelength band may be perceived less sensitively by a user than light of a green wavelength band and light of a red wavelength band. Since the first light blocking member UBM is omitted and the color pattern CP is disposed in the light blocking area BA, light transmission is blocked and the user can recognize the reflected light relatively less sensitively, and the display device 10 ), it is possible to reduce reflected light by external light by absorbing a portion of the light introduced from the outside.
  • 26 is a schematic cross-sectional view illustrating a color control structure and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • the color pattern CP may include a plurality of color layers FL1 , FL2 , and FL3 .
  • the color pattern CP is formed in a structure in which the color layers FL1, FL2, and FL3 including the same material as the first to third color filter layers CFL1, CFL2, and CFL3 are stacked. There is a difference from the embodiment.
  • the third color layer FL3 may include the same material as the third color filter layer CFL3 and may be disposed in the light blocking area BA.
  • the third color layer FL3 may be directly disposed on the capping layer CPL in the light blocking area BA, and in the light blocking area BA adjacent to the light transmitting area TA of the third sub-pixel PX3 . It may be integrated with the color filter layer CFL3.
  • the second color layer FL2 may include the same material as the second color filter layer CFL2 and may be disposed in the light blocking area BA.
  • the second color layer FL2 may be directly disposed on the third color layer FL3 in the light blocking area BA, and in the light blocking area BA adjacent to the light transmitting area TA of the second sub-pixel PX2 . It may be integrated with the second color filter layer CFL2.
  • the first color layer FL1 may include the same material as the first color filter layer CFL1 and may be disposed in the light blocking area BA.
  • the first color layer FL1 may be directly disposed on the second color layer FL2 in the light blocking area BA, and in the light blocking area BA adjacent to the light transmitting area TA of the first sub-pixel PX1 . It may be integrated with the first color filter layer CFL1 .
  • the color pattern CP according to the present embodiment has a structure in which the first to third color layers FL1, FL2, and FL3 are sequentially stacked, color mixing between neighboring regions is prevented by materials including different color materials. can do.
  • FIG. 27 is a schematic cross-sectional view illustrating a color control structure and a color filter layer disposed in one pixel of a display device according to another exemplary embodiment.
  • each sub-pixel PXn includes different types of light emitting devices ED; ED_R, ED_G, ED_B, and each sub-pixel PXn. Only the light-transmitting layer TPL may be disposed. The light emitted from the light emitting devices ED_B, ED_G, and ED_R of each sub-pixel PXn may be light of different colors, and the color filter layers CFL1, CFL2, and CFL3 are not changed by the light transmitting layer TPL. ) can be emitted through
  • a light emitting device ED_R emitting red light is disposed in the first sub-pixel PX1
  • a light emitting device ED_G emitting green light is disposed in the second sub-pixel PX2
  • a light emitting device ED_R emitting blue light may be disposed in the third sub-pixel PX3 .
  • the light emitting devices ED_B, ED_G, and ED_R of each sub-pixel PXn emit light of different colors, even if only the light-transmitting layer TPL is disposed in each sub-pixel PXn, each sub-pixel PXn Different colors of light can be displayed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 발광 영역 및 상기 발광 영역과 제1 방향으로 이격된 서브 영역, 상기 발광 영역에 배치되어 상기 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격된 복수의 전극들, 상기 복수의 전극들 상에 배치된 제1 절연층 및 상기 제1 절연층 상에 배치되고 양 단부가 상기 제2 방향으로 이격된 복수의 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하고, 상기 전극은 제1 부분, 및 상기 제1 부분보다 상기 제2 방향으로 측정된 폭이 작은 제2 부분을 포함하는 제1 전극을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 위치에 따라 폭이 달라 서로 비대칭 구조를 갖고 대향하는 전극들을 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 발광 소자들이 전극 상에서 일부분에 집중적으로 배치된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역 및 상기 발광 영역과 제1 방향으로 이격된 서브 영역, 상기 발광 영역에 배치되어 상기 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격된 복수의 전극들, 상기 복수의 전극들 상에 배치된 제1 절연층 및 상기 제1 절연층 상에 배치되고 양 단부가 상기 제2 방향으로 이격된 복수의 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하고, 상기 복수의 전극은 제1 부분, 및 상기 제1 부분보다 상기 제2 방향으로 측정된 폭이 작은 제2 부분을 포함하는 제1 전극을 포함한다.
상기 복수의 전극은 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극과 상기 제2 방향으로 이격된 제4 전극을 더 포함하고, 상기 제4 전극은 상기 제1 부분 및 상기 제2 부분을 포함하며, 상기 제1 전극 및 상기 제4 전극의 상기 제1 부분은 상기 제2 방향으로 나란하게 배치될 수 있다.
상기 제1 전극은 상기 제1 부분의 상기 제3 전극과 대향하는 내측변이 상기 제2 부분의 상기 제3 전극과 대향하는 내측변과 상기 제1 방향으로 나란할 수 있다.
상기 제1 전극은 상기 제1 부분의 외측변이 상기 제2 부분의 외측변으로부터 상기 제2 방향으로 돌출될 수 있다.
상기 제1 전극과 상기 제3 전극 사이의 간격은 상기 제2 전극과 상기 제4 전극 사이의 간격과 동일하고, 상기 제1 전극의 상기 제1 부분과 상기 제3 전극 사이의 간격은 상기 제1 전극의 상기 제2 부분과 상기 제3 전극 사이의 간격과 동일할 수 있다.
상기 제2 전극 및 상기 제3 전극은 상기 제1 전극의 상기 제2 부분과 동일한 폭을 가질 수 있다.
상기 제1 전극 및 상기 제4 전극과 중첩하도록 배치된 복수의 제1 뱅크들, 및 상기 제2 전극 및 상기 제3 전극과 중첩하도록 배치된 제2 뱅크를 더 포함하고, 상기 제1 뱅크들과 상기 제2 뱅크 사이의 간격은 상기 제1 전극과 상기 제3 전극 사이의 간격보다 클 수 있다.
상기 제2 뱅크는 복수의 제1 뱅크부 및 상기 제1 뱅크부보다 상기 제2 방향으로 측정된 폭이 큰 제2 뱅크부를 포함하고, 상기 제1 뱅크부는 상기 제3 전극 중 상기 제1 전극의 상기 제1 부분과 대향하는 부분에 위치하고, 상기 제2 뱅크부는 상기 제3 전극 중 상기 제1 전극의 상기 제2 부분과 대향하는 부분에 위치할 수 있다.
상기 복수의 전극은 상기 제1 부분 및 상기 제2 부분을 포함하여 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극을 더 포함하고, 상기 복수의 발광 소자들은 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치될 수 있다.
상기 복수의 전극들은 각각 적어도 일부분이 상기 서브 영역에 배치되고, 상기 제1 절연층은 상기 서브 영역에 형성되어 상기 복수의 전극의 상면 일부를 노출하는 복수의 컨택부들을 포함할 수 있다.
상기 복수의 전극들 상에 배치되고 상기 발광 소자들 중 일부와 접촉하는 복수의 접촉 전극들을 더 포함하고, 상기 접촉 전극들은 상기 발광 영역 및 상기 서브 영역에 배치되어 상기 서브 영역에 형성된 상기 복수의 컨택부를 통해 상기 전극들 중 일부와 접촉할 수 있다.
상기 제1 전극은 상기 제1 방향으로 이격된 복수의 상기 제1 부분들을 포함하고, 상기 제2 부분은 상기 복수의 제1 부분들 사이에 배치될 수 있다.
상기 복수의 발광 소자는 일 단부가 상기 제1 전극의 상기 제1 부분 상에 배치된 제1 발광 소자 그룹 및 상기 제1 전극의 다른 상기 제1 부분 상에 배치된 제2 발광 소자 그룹을 포함하고, 상기 제1 발광 소자 그룹 및 상기 제2 발광 소자 그룹에 속한 상기 발광 소자들의 수는 일 단부가 상기 제1 전극의 상기 제2 부분 상에 배치된 상기 발광 소자들의 수보다 많을 수 있다.
상기 발광 소자들 상에 배치된 컬러 제어 구조물, 상기 컬러 제어 구조물 상에 배치된 컬러 필터층, 및 상기 컬러 제어 구조물 상에 배치되고 상기 컬러 필터층을 둘러싸는 제1 차광 부재를 더 포함하고, 상기 컬러 필터층은 상기 제1 전극의 상기 복수의 제1 부분들과 중첩하도록 배치되고, 상기 제1 차광 부재는 상기 제1 전극의 상기 제2 부분과 중첩하는 부분을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 복수의 제1 뱅크들, 및 상기 복수의 제1 뱅크들 사이에서 상기 제1 방향으로 연장된 제2 뱅크, 상기 복수의 제1 뱅크들 상에 배치되어 상기 제1 방향으로 연장된 복수의 제1 타입 전극들, 복수의 상기 제1 타입 전극들 사이에서 상기 제2 뱅크 상에 배치되어 상기 복수의 제1 타입 전극들과 제2 방향으로 이격된 복수의 제2 타입 전극들, 상기 복수의 제1 타입 전극 및 상기 제2 타입 전극 상에 배치된 복수의 발광 소자들을 포함하고, 상기 제2 뱅크는 복수의 제1 뱅크부 및 상기 제1 뱅크부보다 상기 제2 방향으로 측정된 폭이 큰 제2 뱅크부를 포함한다.
상기 제1 타입 전극은 상기 제2 타입 전극 중 상기 제1 뱅크부 상에 배치된 부분과 대향하는 제1 부분, 및 상기 제2 타입 전극 중 상기 제2 뱅크부 상에 배치된 부분과 대향하는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 상기 제2 방향으로 측정된 폭이 클 수 있다.
상기 제1 타입 전극과 상기 제2 타입 전극 사이의 간격은 상기 제1 뱅크와 상기 제2 뱅크 사이의 간격보다 작을 수 있다.
상기 제1 타입 전극은 상기 제1 부분의 상기 제2 타입 전극과 대향하는 내측변이 상기 제2 부분의 상기 제2 타입 전극과 대향하는 내측변과 상기 제1 방향으로 나란할 수 있다.
상기 제1 뱅크는 상기 제1 뱅크부와 상기 제2 방향으로 이격된 제3 뱅크부, 및 상기 제2 뱅크부와 상기 제2 방향으로 이격되고 상기 제3 뱅크부보다 상기 제2 방향으로 측정된 폭이 큰 제4 뱅크부를 포함하고, 상기 제1 뱅크부와 상기 제3 뱅크부 사이의 간격은 상기 제2 뱅크부와 상기 제4 뱅크부 사이의 간격보다 클 수 있다.
상기 제1 뱅크는 상기 제3 뱅크부와 상기 제4 뱅크부의 상기 제2 뱅크와 대향하지 않는 외측변들이 상기 제1 방향으로 나란할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 서로 다른 구조를 갖는 전극들을 포함하여 발광 소자들을 전극 상에서 특정 위치에 집중적으로 배치되도록 유도할 수 있다. 표시 장치는 제조 공정 중 원하지 않는 영역에 배치되어 유실되는 발광 소자의 개수를 줄일 수 있고, 단위 영역 내에서 이격되어 배치되는 발광 소자들을 직렬로 연결하기 위한 공간 확보가 유리한 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다.
도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 5는 도 3의 Q4-Q4'선을 따라 자른 단면도이다.
도 6은 도 3의 Q5-Q5'선을 따라 자른 단면도이다.
도 7은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 9 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 평면도들이다.
도 13 및 도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도들이다.
도 15는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 17은 도 16의 표시 장치의 일 서브 화소에 배치된 전극들과 뱅크들을 나타내는 평면도이다.
도 18은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 19 및 도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 뱅크들을 나타내는 평면도들이다.
도 21은 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 필터층을 나타내는 평면도이다.
도 22는 표시 장치의 일 화소에 배치된 컬러 제어 구조물을 나타내는 평면도이다.
도 23은 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물과 컬러 필터층을 나타내는 개략적인 단면도이다.
도 24는 일 실시예에 따른 표시 장치의 일 서브 화소를 가로지르는 단면도이다.
도 25는 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물과 컬러 필터층을 나타내는 개략적인 단면도이다.
도 26은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물과 컬러 필터층을 나타내는 개략적인 단면도이다.
도 27은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물과 컬러 필터층을 나타내는 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 표시 영역(DPA)의 가장자리 또는 주변을 따라 표시 영역(DPA)을 둘러싸는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 예를 들어 복수의 화소(PX)들은 행렬의 행 방향 및 열 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 PENTILETM 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(PXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 하나의 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도 2에서는 제1 서브 화소(PX1)의 제1 발광 영역(EMA1), 제2 서브 화소(PX2)의 제2 발광 영역(EMA2) 및 제3 서브 화소(PX3)의 제3 발광 영역(EMA3)이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(PXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 일 측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)으로 교대 배열될 수 있다. 서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 제3 뱅크(BNL3)가 배치되고, 이들 사이의 간격은 제3 뱅크(BNL3)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않을 수 있다. 다만, 서브 영역(SA)에는 각 서브 화소(PXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 몇몇 서브 화소(PXn)에 배치되는 전극(RME)들은 서브 영역(SA)에서 서로 분리되어 배치될 수 있다.
제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제3 뱅크(BNL3)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 3은 도 2의 제1 서브 화소를 나타내는 평면도이다. 도 4는 도 3의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 5는 도 3의 Q4-Q4'선을 따라 자른 단면도이다. 도 6은 도 3의 Q5-Q5'선을 따라 자른 단면도이다. 도 3은 일 화소(PX)에 포함된 제1 서브 화소(PX1)를 도시하고, 도 4는 일 서브 화소(PXn)에 배치된 발광 소자(ED)들의 양 단부를 가로지르는 단면을 도시하고 있다. 도 5는 복수의 전극(RME)들과 접촉 전극(CNE)들이 연결되는 컨택부(CT1, CT2)의 단면을 도시하고 있다. 도 6은 발광 소자(ED)들이 배치되지 않은 영역의 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 6을 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층(CCL)과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 기판의 두께 방향(예를 들어 제3 방향)으로 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 몇몇 실시예에서 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제2 도전층의 제1 트랜지스터(T1)의 게이트 전극(G1)등과 부분적으로 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 정전 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 기판의 두께 방향(예를 들어 제3 방향)으로 중첩하도록 배치될 수 있다. 제1 정전 용량 전극(CSE1)은 후술하는 제2 정전 용량 전극(CSE2)과 기판의 두께 방향(예를 들어 제3 방향)으로 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 제1 정전 용량 전극(CSE1)은 게이트 전극(G1)과 일체화되어 연결될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 및 제1 게이트 절연층(GI) 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(IL1)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 및 제2 정전 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 또 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다.
제2 정전 용량 전극(CSE2)은 제1 정전 용량 전극(CSE1)과 기판의 두께 방향(예를 들어 제3 방향)으로 중첩하도록 배치된다. 일 실시예에서, 제2 정전 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다. 제1 정전 용량 전극(CSE1)과 제2 정전 용량 전극(CSE2) 사이에는 스토리지 커패시터가 형성될 수 있다.
다른 실시예에서, 제3 도전층은 다른 트랜지스터에 데이터 신호를 인가하는 데이터 라인을 더 포함할 수 있다. 데이터 라인은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인에서 인가되는 신호를 전달할 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 및 제1 층간 절연층(IL1) 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제3 도전층을 덮으며 제3 도전층을 보호하는 기능을 수행할 수 있다.
제4 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 도전 패턴(CDP)은 제2 정전 용량 전극(CSE2)과 연결될 수 있고, 이를 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다. 한편, 도면에서는 제4 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제4 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어지거나, 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
또한, 제2 도전층, 제3 도전층 및 제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 층간 절연층(IL3)은 제4 도전층 및 제2 층간 절연층(IL2) 상에 배치된다. 제3 층간 절연층(IL3)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제3 층간 절연층(IL3) 상에는 표시 소자층으로서, 복수의 제1 뱅크(BNL1)들과 제2 뱅크(BNL2), 복수의 전극(RME)들, 발광 소자(ED), 복수의 접촉 전극(CNE)들 및 제3 뱅크(BNL3)가 배치된다. 또한, 제3 층간 절연층(IL3) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 서브 화소(PXn)의 발광 영역(EMA) 내에서 배치되어 서로 이격될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 각 발광 영역(EMA)에서 서로 제2 방향(DR2)으로 이격된 복수의 서브 뱅크(BNL_A, BNL_B)들을 포함할 수 있다. 제1 서브 뱅크(BNL_A)는 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 서브 뱅크(BNL_B)는 우측에 배치될 수 있다. 서브 뱅크(BNL_A, BNL_B)들은 제1 방향(DR1)으로 연장된 형상을 갖고 그 길이가 제3 뱅크(BNL3)가 둘러싸는 개구 영역의 제1 방향(DR1) 길이보다 길 수 있다. 제1 뱅크(BNL1)들은 제3 뱅크(BNL3) 중 제2 방향(DR2)으로 연장된 부분과 중첩할 수 있다. 하나의 서브 화소(PXn)에는 제1 서브 뱅크(BNL_A)와 제2 서브 뱅크(BNL_B)가 각각 하나씩 배치되어 표시 영역(DPA) 전면에서 비교적 좁은 폭을 갖고 일 방향으로 연장된 섬형의 패턴을 형성할 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 제2 뱅크(BNL2)는 제1 서브 뱅크(BNL_A) 및 제2 서브 뱅크(BNL_B) 사이에서 제1 방향(DR1)으로 연장될 수 있다. 일 실시예에서 제2 뱅크(BNL2)는 제1 뱅크(BNL1)들보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있고, 제1 방향(DR1)으로 연장된 길이가 제1 뱅크(BNL1)들보다 더 길 수 있다. 제2 뱅크(BNL2)는 제1 방향(DR1)으로 연장된 길이가 제3 뱅크(BNL3)가 둘러싸는 발광 영역(EMA)의 길이보다 길 수 있고, 일부분이 복수의 서브 화소(PXn)의 서브 영역(SA)에 배치될 수 있다. 하나의 제2 뱅크(BNL2)는 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)들의 서브 영역(SA)들과 어느 한 서브 화소(PXn)의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 제2 뱅크(BNL2)는 제1 방향(DR1)으로 이웃한 복수의 서브 화소(PXn)들에 배치되어 표시 영역(DPA) 전면에서 선형의 패턴을 형성할 수 있다.
제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 제3 층간 절연층(IL3)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 상에 배치되는 전극(RME)에서 반사되어 제3 층간 절연층(IL3)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 측면이 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 제1 뱅크(BNL1)와 제2 뱅크(BNL2)는 생략될 수도 있다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(PXn)마다 배치된다. 예를 들어, 복수의 전극(RME)들은 제1 방향(DR1)으로 연장된 형상을 갖고, 각 서브 화소(PXn) 내에서 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 표시 장치(10)의 전극(RME)들은 제3 층간 절연층(IL3)을 관통하는 전극 컨택홀(CTD, CTS)을 통해 그 하부의 제4 도전층과 직접 연결되는 전극들을 포함할 수 있다. 또한, 몇몇 실시예에서 표시 장치(10)는 제4 도전층과 직접 연결되지 않는 전극들을 더 포함할 수 있다.
예를 들어, 하나의 서브 화소(PXn)에 배치된 전극(RME)은 제4 도전층과 직접 연결된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 또한, 복수의 전극(RME)들은 제4 도전층과 직접 연결되지 않고 제4 도전층과 직접 연결된 전극들 및 접촉 전극(CNE)들을 통해 전기적으로 연결된 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌측에 배치될 수 있다. 제1 전극(RME1)은 일부분이 제1 서브 뱅크(BNL_A) 상에 배치된다. 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되며, 발광 영역(EMA)의 중심을 기준으로 우측에 배치될 수 있다. 제2 전극(RME2)은 일부분이 제2 뱅크(BNL2) 중 제2 서브 뱅크(BNL_B)와 대향하는 일 측 상에 배치된다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치될 수 있다. 제3 전극(RME3)은 제1 전극(RME1)과 이격되어 대향하며, 제2 뱅크(BNL2) 상에서 제2 전극(RME2)과 이격되어 배치될 수 있다. 제3 전극(RME3)은 일부분이 제2 뱅크(BNL2) 중 제1 서브 뱅크(BNL_A)와 대향하는 타 측 상에 배치될 수 있다. 제4 전극(RME4)은 제2 전극(RME2)과 제2 방향(DR2)으로 이격되어 대향하며 발광 영역(EMA)의 중심을 기준으로 우측에 배치될 수 있다. 제4 전극(RME4)은 일부분이 제2 서브 뱅크(BNL_B) 상에 배치될 수 있다.
일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 각각 하부의 제4 도전층과 연결된 전극일 수 있다. 예를 들어, 제1 전극(RME1)은 서브 영역(SA)에 형성되어 그 하부의 제3 층간 절연층(IL3)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제4 도전층의 제1 도전 패턴(CDP)과 직접 연결될 수 있다. 제2 전극(RME2)은 서브 영역(SA)에 형성되어 그 하부의 제3 층간 절연층(IL3)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제4 도전층의 제2 전압 배선(VL2)과 직접 연결될 수 있다.
제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 제3 전극(RME3)과 제4 전극(RME4)은 후술하는 접촉 전극(CNE) 및 발광 소자(ED)를 통해 상기 전원 전압들이 전달될 수도 있다. 복수의 전극(RME)들은 각 서브 화소(PXn)마다 분리되어 배치되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다. 도 3 및 도 4에서는 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)이 서브 영역(SA)에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 각 전극 컨택홀(CTD, CTS)들은 제3 뱅크(BNL3)가 둘러싸는 발광 영역(EMA) 내에 위치하거나 제3 뱅크(BNL3)와 중첩하여 형성될 수도 있다.
한편, 제3 전극(RME3)과 제4 전극(RME4)은 각각 하부의 제4 도전층과 직접 연결되지 않으나, 발광 소자(ED) 또는 접촉 전극(CNE)을 통해 제1 타입 전극으로 직접 인가된 전기 신호가 전달될 수 있다. 즉, 제3 전극(RME3) 및 제4 전극(RME4)은 하부의 제4 도전층과 직접 연결되지 않더라도 이들로부터 인가된 전기 신호는 전달되어 플로팅(Floating) 되지 않은 상태일 수 있다.
복수의 전극(RME)들은 제3 뱅크(BNL3)를 넘어 서브 화소(PXn)의 서브 영역(SA)에 부분적으로 배치될 수 있다. 제1 방향(DR1)으로 연장된 전극(RME)들은 해당 서브 화소(PXn)의 서브 영역(SA)과 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)의 서브 영역(SA)에 걸쳐 배치될 수 있다. 서브 영역(SA)에는 서로 다른 서브 화소(PXn)의 전극(RME)들이 분리되어 배치될 수 있다. 서로 다른 서브 화소(PXn)의 전극(RME)들은 어느 한 서브 화소(PXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있다. 각 전극(RME)들은 적어도 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 또한, 복수의 전극(RME)들이 제2 방향(DR2)으로 이격된 간격은 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 접촉 전극(CNE)을 통해 발광 소자(ED)의 양 단부와 연결될 수 있고, 제4 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)에는 발광 소자(ED)들을 발광하기 위한 전기 신호가 직접 인가될 수 있고, 다른 전극들에는 후술하는 접촉 전극(CNE) 및 발광 소자(ED)들을 통해 상기 전기 신호가 전달될 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
한편, 복수의 전극(RME)들 중 적어도 일부는 부분적으로 서로 다른 폭을 갖는 부분을 포함할 수 있다. 일 실시예에 따르면, 복수의 전극(RME)들은 위치에 따라 제2 방향(DR2)으로 측정된 폭이 다른 부분을 포함하는 제1 타입 전극(RME#1)을 포함할 수 있다. 또한, 복수의 전극(RME)들은 제1 타입 전극(RME#1)과 이격되어 대향하며 연장된 방향을 따라 제2 방향(DR2)으로 측정된 폭이 일정한 제2 타입 전극(RME#2)들을 더 포함할 수 있다. 제1 타입 전극(RME#1)과 제2 타입 전극(RME#2)은 서로 제2 방향(DR2)으로 이격되어 대향하나, 이들은 서로 비대칭 구조를 가질 수 있다.
예를 들어, 제1 타입 전극(RME#1)은 제1 뱅크(BNL1) 상에 배치된 제1 전극(RME1)과 제4 전극(RME4)을 포함하고, 제1 전극(RME1) 및 제4 전극(RME4)은 제1 부분(RP1) 및 제1 부분(RP1)보다 폭이 작은 제2 부분(RP2)을 포함할 수 있다. 제2 타입 전극(RME#2)은 제2 뱅크(BNL2) 상에 배치된 제2 전극(RME2)과 제3 전극(RME3)을 포함하고, 제2 전극(RME2) 및 제3 전극(RME3)은 제1 타입 전극(RME#1)의 제2 부분(RP2)과 동일한 폭을 가질 수 있다. 제1 전극(RME1)과 제4 전극(RME4)은 서로 대칭적 구조를 가질 수 있다. 제1 전극(RME1)과 제4 전극(RME4)의 제1 부분(RP1)들은 서로 제2 방향(DR2)으로 나란하게 배치되고, 제2 부분(RP2)들도 서로 제2 방향(DR2)으로 나란하게 배치될 수 있다. 제1 전극(RME1)과 제4 전극(RME4)은 복수의 제1 부분(RP1)과 제2 부분(RP2)이 제1 방향(DR1)을 따라 교대로 반복되며 제1 방향(DR1)을 따라 그 폭이 달라질 수 있다. 즉, 제2 타입 전극(RME#2)이 균일한 폭을 갖는 반면, 그에 대향하는 제1 타입 전극(RME#1)들은 폭이 달라지는 구조를 가지므로, 이들은 서로 비대칭적 구조를 가질 수 있다.
제1 전극(RME1)을 일 예로 제1 타입 전극(RME#1)의 형상에 대하여 설명하면, 제1 전극(RME1)은 발광 영역(EMA) 내에 배치된 적어도 하나 이상의 제1 부분(RP1)을 포함하고, 복수의 제1 부분(RP1)들은 제1 방향(DR1)으로 이격되어 이들 사이에는 제2 부분(RP2)이 배치될 수 있다. 도면에서는 발광 영역(EMA)에 2개의 제1 부분(RP1)이 배치되고, 이들 사이에 제2 부분(RP2)이 배치된 것이 예시되어 있다. 제2 부분(RP2)은 발광 영역(EMA)의 중심부에 위치하고, 제1 부분(RP1)들은 발광 영역(EMA)의 중심부로부터 상측과 하측에 각각 배치될 수 있다. 다만, 이에 제한되지 않는다.
일 실시예에서, 제1 전극(RME1)의 제1 부분(RP1)과 제3 전극(RME3) 사이의 간격은 제1 전극(RME1)의 제2 부분(RP2)과 제3 전극(RME3) 사이의 간격과 동일할 수 있다. 제1 타입 전극(RME#1)은 폭이 다른 제1 부분(RP1) 및 제2 부분(RP2)을 포함하되, 제2 타입 전극(RME#2)과 대향하는 내측변은 제2 타입 전극(RME#2)의 일 측변과 나란하게 연장될 수 있다. 예를 들어 제1 전극(RME1)의 일 측변으로 제3 전극(RME3)과 대향하는 내측변은 특정 방향(예를 들어 제2 방향(DR2))으로 함몰되거나 돌출되지 않고 연장될 수 있다. 즉, 제1 전극(RME1)의 제1 부분(RP1)과 제2 부분(RP2)은 제3 전극(RME3)과 대향하는 일 측변이 서로 제1 방향(DR1)을 따라 나란하게 정렬될 수 있다. 이와 유사하게, 제4 전극(RME4)도 제1 부분(RP1)과 제2 부분(RP2)이 제2 전극(RME2)과 대향하는 내측변은 서로 제1 방향(DR1)을 따라 나란하게 정렬될 수 있다. 또한, 제1 전극(RME1)과 제3 전극(RME3) 사이의 간격은 제2 전극(RME2)과 제4 전극(RME4) 사이의 간격과 동일할 수 있다.
반면, 제1 타입 전극(RME#1)의 양 측변 중 제2 타입 전극(RME#2)과 대향하지 않는 외측변은 특정 방향으로 돌출되거나 절곡된 형상을 가짐에 따라 제1 타입 전극(RME#1)의 폭이 달라질 수 있다. 즉, 제2 방향(DR2)으로 이격된 복수의 전극(RME)들은 서로 이격된 간격이 일정하게 유지되면서 제1 타입 전극(RME#1)의 폭이 위치에 따라 달라질 수 있다.
제1 타입 전극(RME#1)은 제1 부분(RP1)이 갖는 폭이 제1 타입 전극(RME#1)의 최대 폭이고, 제2 부분(RP2)이 갖는 폭은 최소 폭으로써 제2 타입 전극(RME#2)의 폭과 동일할 수 있다. 제1 전극(RME1)과 제4 전극(RME4)은 제1 부분(RP1)을 제외하고 제2 전극(RME2) 및 제3 전극(RME3)과 동일한 폭으로 형성되나, 제1 부분(RP1)에서 그 폭이 더 커질 수 있다. 일 예로, 제1 타입 전극(RME#1)의 제1 부분(RP1)이 갖는 최대 폭은 제1 뱅크(BNL1)의 제2 방향(DR2)으로 측정된 폭보다 클 수 있고, 제1 부분(RP1)에서 제1 타입 전극(RME#1)은 제1 뱅크(BNL1)의 양 측변을 덮도록 배치될 수 있다.
일 실시예에서, 제1 타입 전극(RME#1)의 제1 부분(RP1)은 제2 타입 전극(RME#2)과 대향하지 않는 외측변이 경사진 형상을 가질 수 있고, 평면도 상 삼각형의 돌출된 형상을 가질 수 있다. 제1 타입 전극(RME#1)인 제1 전극(RME1)과 제4 전극(RME4)의 제1 부분(RP1)은 경사진 외측변이 만나는 위치에서 제1 부분(RP1)의 최대 폭을 가질 수 있다. 제1 타입 전극(RME#1)인 제1 전극(RME1)과 제4 전극(RME4)은 제1 부분(RP1)의 폭이 점진적으로 증가하다가 경사진 외측변이 만나는 위치부터 다시 그 폭이 감소하는 형상을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
복수의 전극(RME)들 상에는 발광 소자(ED)들이 배치되는데, 발광 소자(ED)는 잉크에 분산된 상태에서 전극(RME) 상에 생성된 전계(도 11의 'E')에 의해 위치 및 방향이 변할 수 있다. 전계(E)를 생성하기 위해 전극(RME)에 인가된 전기 신호는 전극(RME) 상에 위치한 잉크 분자에 유도 전하를 생성할 수 있다. 유도 전하를 띤 잉크 분자들도 전계(E)에 의해 힘을 받아 이동할 수 있고, 잉크 내부에 액적의 유동이 발생할 수 있다. 이러한 유동은 발광 소자(ED)들의 위치 및 배향 방향에도 영향을 줄 수 있는데, 전극(RME)이 갖는 면적 또는 폭에 따라 그 유동이 특정 방향으로 유도될 수 있다. 일 실시예에 따른 표시 장치(10)는 어느 한 전극(예를 들어, 제1 타입 전극(RME#1))이 이와 대향하는 전극(예를 들어 제2 타입 전극(RME#2))과 비교하여 부분적으로 다른 폭을 가질 수 있고, 발광 소자(ED)를 배치하는 공정에서 잉크의 유동이 특정 방향을 향하도록 제어하여 발광 소자(ED)의 특정 위치 내 정렬을 유도할 수 있다.
이에 따라, 대부분의 발광 소자(ED)들은 제1 타입 전극(RME#1)들의 제1 부분(RP1) 상에 밀집하여 배치될 수 있다. 발광 소자(ED)들 중, 제1 타입 전극(RME#1)의 제1 부분(RP1) 상에 배치된 발광 소자(ED)들의 수, 밀도 또는 밀집도는 제2 부분(RP2) 상에 배치된 발광 소자(ED)의 밀도와 다를 수 있다. 보다 자세한 설명은 후술하기로 한다.
제1 절연층(PAS1)은 복수의 전극(RME)들과 제1 뱅크(BNL1), 및 제2 뱅크(BNL2) 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들과 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)를 전면적으로 덮도록 배치되며, 복수의 전극(RME)들을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 다만, 이에 제한되지 않는다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하며, 후술하는 접촉 전극(CNE)들은 컨택부(CT1, CT2)를 통해 노출된 전극(RME)과 접촉할 수 있다.
일 실시예에 따르면, 제1 절연층(PAS1)을 관통하는 복수의 컨택부(CT1, CT2)들은 각 서브 화소(PXn)의 서브 영역(SA) 내에 형성될 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하여 전극(RME)들의 상면 일부를 노출할 수 있다. 상술한 바와 같이, 표시 장치(10)의 제조 공정에서 발광 소자(ED)들은 잉크에 분산된 상태로 전극(RME)들 상에 분사되고, 전극(RME)에 인가된 전계(E)에 의해 정렬될 수 있다. 제1 절연층(PAS1)은 복수의 컨택부(CT1, CT2)들을 포함하여 전극(RME)들을 덮도록 배치되는데, 컨택부(CT1, CT2)에 의해 전극(RME) 상면이 노출될 경우, 컨택부(CT1, CT2)에 생성된 전계(E)는 다른 부분보다 강한 세기를 가질 수 있다. 일 실시예에 따른 표시 장치(10)는 컨택부(CT1, CT2)들이 발광 영역(EMA)이 아닌 서브 영역(SA)에 형성됨에 따라 발광 영역(EMA) 내에 컨택부(CT1, CT2)에 의한 전계(E)의 세기가 강한 영역이 형성되지 않을 수 있다. 이에 따라 발광 영역(EMA) 내에서 발광 소자(ED)들이 원하지 않은 영역에 집중적으로 배치되는 것을 방지할 수 있다.
제3 뱅크(BNL3)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제3 뱅크(BNL3)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제3 뱅크(BNL3)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제3 뱅크(BNL3)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(SA) 사이에 배치된 부분보다 큰 폭을 가질 수 있고, 서브 영역(SA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다. 다만, 이에 제한되지 않으며, 그 반대로 제3 뱅크(BNL3)의 폭은 서브 영역(SA)들 사이의 간격이 발광 영역(EMA)들 사이의 간격보다 크도록 달라질 수 있다.
제3 뱅크(BNL3)는 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)보다 더 큰 높이를 갖도록 형성될 수 있다. 제3 뱅크(BNL3)는 표시 장치(10)의 제조 공정 중, 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제3 뱅크(BNL3)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 제3 뱅크(BNL3)는 제2 방향(DR2)으로 연장된 부분 중 일부가 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)와 중첩할 수 있다. 제3 뱅크(BNL3) 중 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)와 중첩하는 부분은 다른 부분들보다 더 큰 높이를 가질 수 있다. 후술할 바와 같이, 제3 뱅크(BNL3) 중 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)와 중첩하는 부분 상에는 접촉 전극(CNE)들이 배치될 수 있고, 제3 뱅크(BNL3)가 갖는 단차에 의해 인접한 접촉 전극(CNE)들이 단락되는 것을 방지할 수 있다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME)들이 연장된 방향(예를 들어 제2 방향(DR2))과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 8의 ‘36’)을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)는 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에서 제2 방향(DR2)으로 이격된 전극(RME) 상에 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있고, 발광 소자(ED)의 양 단부는 서로 다른 전극들 상에 배치될 수 있다. 발광 소자(ED)는 일 단부는 제1 타입 전극(RME#1) 상에 배치되고 타 단부는 제2 타입 전극(RME#2) 상에 배치될 수 있다. 또한, 복수의 발광 소자(ED)들은 제1 타입 전극(RME#1)의 제1 부분(RP1)이 배치된 위치에 따라 서로 인접하여 배치된 복수의 발광 소자 그룹(ED#1, ED2)들을 포함할 수 있다.
복수의 발광 소자 그룹(ED#1, ED#2)들은 제1 타입 전극(RME#1)의 제1 부분(RP1)의 위치에 따라 서로 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 발광 소자(ED)는 제1 발광 소자 그룹(ED#1)으로써, 양 단부가 제1 전극(RME1) 및 제3 전극(RME3) 상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제2 전극(RME2) 및 제4 전극(RME4) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 또한, 발광 소자(ED)는 제1 발광 소자 그룹(ED#1)과 제1 방향(DR1)으로 이격되어 배치된 제2 발광 소자 그룹(ED#2)으로써 양 단부가 제1 전극(RME1) 및 제3 전극(RME3) 상에 배치된 제3 발광 소자(ED3), 및 양 단부가 제2 전극(RME2) 및 제4 전극(RME4) 상에 배치된 제4 발광 소자(ED4)를 포함할 수 있다.
본 명세서에서 '발광 소자의 밀도', '발광 소자의 밀집도' 또는 '발광 소자 그룹의 밀도', '발광 소자 그룹의 밀집도' 등은 전극(RME)들 상에 배치된 발광 소자(ED)들의 개수와 관련된 의미로써, 전극(RME)들 상에 정의된 임의의 영역 당 그에 배치된 발광 소자(ED)들의 수 또는 분포를 상대적으로 정의한 것일 수 있다. 예를 들어, 제1 발광 소자 그룹(ED#1)의 밀집도는 일 단부가 제1 전극(RME1)의 제1 부분(RP1), 또는 제4 전극(RME4)의 제1 부분(RP1) 중 어느 하나 상에 배치된 발광 소자들의 개수로써, 제1 전극(RME1)과 제4 전극(RME4)의 제1 부분(RP1) 및 이에 대응한 제2 전극(RME2) 및 제3 전극(RME3)의 일 부분이 차지하는 영역 내에 배치된 발광 소자(ED)들의 개수를 단위 영역으로 계산된 값으로 정의될 수 있다. '밀집도'는 절대적인 값을 의미하는 것은 아닐 수 있으며, 일정 영역 간 발광 소자(ED)들의 수를 대략적으로 비교하기 위해 정의될 수 있다.
상술한 바와 같이, 제1 타입 전극(RME#1)인 제1 전극(RME1)과 제4 전극(RME4)은 폭이 서로 다른 제1 부분(RP1)과 제2 부분(RP2)을 포함할 수 있고, 제1 타입 전극(RME#1)이 갖는 폭의 변화는 발광 소자(ED)들을 특정 위치에 집중적으로 배치되도록 유도할 수 있다. 제2 타입 전극(RME#2)이 균일한 폭을 갖는 경우, 발광 소자(ED)들은 제1 타입 전극(RME#1)의 폭이 큰 제1 부분(RP1)을 향해 이동하도록 유도될 수 있다. 제1 타입 전극(RME#1)의 폭에 따라 전극(RME)들 상에 생성되는 전계(E)의 세기가 달라질 수 있으나, 제1 타입 전극(RME#1)의 폭에 따라 잉크의 유동이 유도되어 발광 소자(ED)들은 특정 방향으로 이동할 수 있다.
각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 전극(RME) 상에 균일한 밀집도로 배치되지 않고, 제1 부분(RP1)의 위치에 따라 다른 밀집도로 배치된다. 제1 발광 소자 그룹(ED#1)과 제2 발광 소자 그룹(ED#2)은 전극(RME) 상에서 다른 부분들보다 발광 소자(ED)들의 밀집도가 클 수 있다. 발광 소자(ED)들은 제1 타입 전극(RME#1)의 제1 부분(RP1) 상에 놓이도록 유도될 수 있고, 제1 부분(RP1)의 위치에 따라 발광 소자 그룹(ED#1, ED#2)의 배치가 달라질 수 있다. 예를 들어, 도 3의 실시예와 같이 제1 타입 전극(RME#1)이 발광 영역(EMA)의 중심부에 제2 부분(RP2)이 위치하고, 제2 부분(RP2)을 기준으로 제1 방향(DR1) 양 측에 제1 부분(RP1)이 위치하는 경우, 제1 발광 소자 그룹(ED#1)과 제2 발광 소자 그룹(ED#2)도 발광 영역(EMA)의 중심을 기준으로 상측과 하측에 배치될 수 있다. 발광 영역(EMA)의 중심에는 일부의 발광 소자(ED)들이 배치될 수 있으나 그 수는 제1 발광 소자 그룹(ED#1) 또는 제2 발광 소자 그룹(ED#2)보다 작을 수 있다. 제1 및 제2 발광 소자 그룹(ED#1, ED#2)은 이들이 배치된 위치에 무관하게 인접한 다른 발광 소자(ED)들과의 밀집도 차이에 따라 구분될 수 있다.
표시 장치(10)는 제1 타입 전극(RME#1)의 제1 부분(RP1)의 위치를 조절하여 발광 소자(ED)들을 특정 위치에 집중적으로 배치시킬 수 있다. 이에 따라, 표시 장치(10)는 발광 영역(EMA)에서 전극(RME)들 상에 배치되지 않고 유실되는 발광 소자(ED)들의 수를 줄일 수 있다.
몇몇 실시예에서, 발광 소자(ED)는 복수의 반도체층들을 포함하여 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부 및 제2 단부가 각각 특정 전극(RME) 상에 놓이도록 배치될 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 단부가 제1 전극(RME1) 상에 놓이고 제2 단부가 제3 전극(RME3) 상에 놓이도록 배치될 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제4 전극(RME4) 상에 놓이고 제2 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 각 발광 소자(ED)들은 제1 단부와 제2 단부가 각각 서로 다른 전극(RME)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 복수의 발광 소자(ED)들 중 적어도 몇몇은 전극(RME)들 사이에서 배향된 방향에 따라 어느 한 단부만이 전극(RME) 상에 놓이도록 배치되거나, 제1 단부 및 제2 단부의 방향이 서로 다를 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면(예를 들어 발광 소자의 제1 단부 및 제2 단부)에는 절연막(도 8의 ‘38’)이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE)과 직접 접촉할 수도 있다. 발광 소자(ED)의 양 단부는 서로 다른 접촉 전극(CNE)을 통해 전극(RME)과 전기적으로 연결될 수 있다. 표시 장치(10)는 제1 타입 전극(RME#1)과 제2 타입 전극(RME#2)을 포함하여 발광 소자(ED)들을 특정 위치에 집중적으로 배치되도록 유도할 수 있고, 복수의 발광 소자 그룹(ED#1, ED#2)들은 발광 영역(EMA) 내에서 서로 다른 접촉 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 표시 장치(10)는 전극(RME)들의 분리 없이, 발광 소자(ED)들의 배치를 유도하여 발광 소자 그룹(ED#1, ED#2)들을 직렬로 연결하기 위한 공간 확보가 유리한 이점이 있다. 표시 장치(10)는 발광 소자 그룹(ED#1, ED#2)들을 직렬로 연결하여 각 서브 화소(PXn)의 휘도를 더 향상시킬 수도 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 제1 단부 및 제2 단부는 덮지 않도록 배치된다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다.
또한, 제2 절연층(PAS2)은 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에도 배치될 수 있다. 제2 절연층(PAS2)은 제1 절연층(PAS1) 및 제3 뱅크(BNL3) 상에 배치되되, 발광 소자(ED)의 양 단부와 함께 전극(RME)들이 배치된 부분 일부를 노출하도록 배치될 수 있다. 이러한 제2 절연층(PAS2)의 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(PAS1) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(PAS2)은 발광 소자(ED)들이 집중적으로 배치된 제1 발광 소자 그룹(ED#1)과 제2 발광 소자 그룹(ED#2)의 발광 소자(ED)는 양 단부가 노출되도록 배치될 수 있다. 발광 영역(EMA)에는 제1 발광 소자 그룹(ED#1) 및 제2 발광 소자 그룹(ED#2)이 위치한 영역 이외의 영역으로, 제1 타입 전극(RME#1)의 제2 부분(RP2)이 위치한 영역을 포함할 수 있다. 제1 타입 전극(RME#1)의 제2 부분(RP2)이 위치한 영역에는 발광 소자(ED)의 밀집도가 제1 부분(RP1)보다 낮을 수 있고, 제2 절연층(PAS2)은 제1 타입 전극(RME#1)의 제2 부분(RP2) 상에서는 제1 절연층(PAS1)을 덮도록 배치될 수 있다. 도 6에 도시된 바와 같이, 제1 타입 전극(RME#1)의 제2 부분(RP2)을 가로지르는 영역에서는 발광 소자(ED)들이 배치되지 않거나, 배치된 발광 소자(ED)들의 수가 제1 부분(RP1)보다 낮을 수 있다. 해당 영역에서는 제2 절연층(PAS2)이 제1 절연층(PAS1)을 전면적으로 덮도록 배치될 수 있으며, 발광 소자(ED)들이 배치되더라도 이들은 접촉 전극(CNE)과 연결되지 않을 수 있다. 도면에서는 제1 타입 전극(RME#1)의 제2 부분(RP2) 상에 발광 소자(ED)가 배치되지 않은 것을 예시하였으나, 이에 제한되지 않는다. 제1 타입 전극(RME#1)의 제2 부분(RP2) 상에는 제1 부분(RP1)보다 낮은 밀집도로 발광 소자(ED)들이 배치될 수도 있다. 다만, 제2 부분(RP2) 상에 배치된 발광 소자(ED)들은 제2 절연층(PAS2)에 의해 양 단부가 덮이고, 접촉 전극(CNE)과 연결되지 않을 수 있다.
한편, 몇몇 실시예에서, 제2 절연층(PAS2)은 서브 영역(SA)에 일부분 배치될 수도 있다. 복수의 서브 화소(PXn)들에 배치된 전극(RME)들은 제2 방향(DR2)으로 연장되어 서로 연결된 상태로 형성되었다가, 발광 소자(ED)를 정렬시키고 제2 절연층(PAS2)을 형성한 뒤에 서브 영역(SA)에서 분리될 수 있다. 전극(RME)의 분리 공정에서 각 전극(RME)들에 더하여 제1 절연층(PAS1) 및 제2 절연층(PAS2)도 부분적으로 제거될 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE)들과 제3 절연층(PAS3)이 배치될 수 있다. 접촉 전극(CNE)은 발광 소자(ED)의 어느 일 단부 및 적어도 하나의 전극(RME)과 접촉할 수 있다. 예를 들어, 접촉 전극(CNE)은 제2 절연층(PAS2)이 배치되지 않고 노출된 발광 소자(ED)의 일 단부와, 제1 절연층(PAS1)에 형성되어 전극(RME)의 일부분을 노출하는 컨택부(CT1, CT2)를 통해 전극(RME) 중 적어도 어느 하나와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)의 접촉 전극(CNE)들은 제4 도전층과 직접 연결된 전극(RME)들 상에만 배치된 제1 타입 접촉 전극과, 제4 도전층과 직접 연결되지 않은 전극(RME)들 상에도 배치된 제2 타입 접촉 전극으로 구분될 수 있다. 제1 타입 접촉 전극은 발광 소자(ED)들 중 일부와 전극(RME)들을 연결할 수 있고, 제2 타입 접촉 전극은 실질적으로 서로 다른 발광 소자(ED)들을 연결할 수 있다.
예를 들어, 접촉 전극(CNE)은 제1 전극(RME1) 또는 제2 전극(RME2) 상에 배치되는 제1 타입 접촉 전극으로, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)을 포함할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 형상을 갖고 각 서브 화소(PXn)에서 선형의 패턴을 형성할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제3 뱅크(BNL3)를 넘어 서브 영역(SA)에도 일부분이 배치될 수 있다. 제1 접촉 전극(CNE1)은 서브 영역(SA)에서 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 전극(RME2)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제2 전극(RME2)과 접촉할 수 있다.
또한, 제1 접촉 전극(CNE1)은 제1 발광 소자(ED1)의 제1 단부와 접촉하고 제2 접촉 전극(CNE2)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제1 타입 접촉 전극인 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제1 타입 전극으로 인가된 전기 신호를 발광 소자(ED)의 어느 일 단부로 전달할 수 있다. 제1 발광 소자(ED1)의 제1 단부와 제2 발광 소자(ED2)의 제2 단부는 상기 전기 신호가 직접 인가될 수 있고, 상기 전기 신호는 제1 발광 소자(ED1)의 제2 단부 및 제2 발광 소자(ED2)의 제1 단부를 통해 다른 접촉 전극(CNE)들 및 발광 소자(ED)로 전달될 수 있다.
접촉 전극(CNE)은 서로 다른 전극(RME)들 상에 걸쳐 배치되는 제2 타입 접촉 전극으로, 제3 접촉 전극(CNE3), 제4 접촉 전극(CNE4) 및 제5 접촉 전극(CNE5)을 포함할 수 있다.
제3 접촉 전극(CNE3)은 제3 전극(RME3) 및 제1 전극(RME1) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)은 제1 방향(DR1)으로 연장된 제1 연장부(CN_E1)와 제2 연장부(CN_E2), 및 발광 영역(EMA) 내에서 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제3 접촉 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장되되 제3 전극(RME3) 및 제1 전극(RME1) 상에 배치되도록 절곡된 형상을 가질 수 있다. 제1 연장부(CN_E1)는 제3 전극(RME3) 상에 배치되어 제1 발광 소자(ED1)의 제2 단부와 접촉할 수 있다. 제2 연장부(CN_E2)는 제1 전극(RME1) 상에서 제1 접촉 전극(CNE1)과 제1 방향(DR1)으로 이격되어 배치되고 제3 발광 소자(ED3)의 제1 단부와 접촉할 수 있다. 제1 연결부(CN_B1)는 제1 전극(RME1)과 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 접촉 전극(CNE3)은 제1 연장부(CN_E1)가 제3 뱅크(BNL3)를 넘어 서브 영역(SA)에도 배치될 수 있다. 제3 접촉 전극(CNE3)은 서브 영역(SA)에서 제3 전극(RME3)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제3 전극(RME3)과 접촉할 수 있다.
제4 접촉 전극(CNE4)은 제3 전극(RME3) 및 제4 전극(RME4) 상에 배치될 수 있다. 제4 접촉 전극(CNE4)은 제1 방향(DR1)으로 연장된 제3 연장부(CN_E3)와 제4 연장부(CN_E4), 및 발광 영역(EMA) 내에서 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제3 전극(RME3) 상에 배치되어 제3 발광 소자(ED3)의 제2 단부와 접촉할 수 있다. 제4 연장부(CN_E4)는 제4 전극(RME4) 상에서 제4 발광 소자(ED4)의 제1 단부와 접촉할 수 있다. 제2 연결부(CN_B2)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치된다. 제2 연결부(CN_B2)는 다른 서브 화소(PXn)와 인접한 발광 영역(EMA)의 일 측에 배치되어 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결할 수 있다. 제4 접촉 전극(CNE4)은 제5 접촉 전극(CNE5)의 제5 연장부(CN_E5)를 둘러싸는 형상을 가질 수 있다. 제4 접촉 전극(CNE4)은 다른 접촉 전극들과 달리 발광 영역(EMA) 내에만 배치되어 복수의 전극(RME)들과 직접 연결되지 않을 수 있다.
제5 접촉 전극(CNE5)은 제3 접촉 전극(CNE3)과 유사한 형상을 갖고 제2 전극(RME2) 및 제4 전극(RME4) 상에 배치될 수 있다. 제5 접촉 전극(CNE5)은 제1 방향(DR1)으로 연장된 제5 연장부(CN_E5)와 제6 연장부(CN_E6), 및 발광 영역(EMA) 내에서 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제2 전극(RME2) 상에서 제2 접촉 전극(CNE2)과 제1 방향(DR1)으로 이격되어 배치되고, 제4 발광 소자(ED4)의 제2 단부와 접촉할 수 있다. 제6 연장부(CN_E6)는 제4 전극(RME4) 상에서 제4 연장부(CN_E4)와 제1 방향(DR1)으로 이격되어 배치되고 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제3 연결부(CN_B3)는 제2 전극(RME2)과 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 접촉 전극(CNE5)은 제6 연장부(CN_E6)가 제3 뱅크(BNL3)를 넘어 서브 영역(SA)에도 배치될 수 있다. 제5 접촉 전극(CNE5)은 서브 영역(SA)에서 제4 전극(RME4)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제4 전극(RME4)과 접촉할 수 있다.
제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제3 접촉 전극(CNE3)을 통해 상호 전기적으로 연결될 수 있다. 제1 접촉 전극(CNE1)을 통해 인가된 전기 신호는 제1 발광 소자(ED1) 및 제3 접촉 전극(CNE3)을 통해 제3 발광 소자(ED3)로 전달될 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되나, 이들이 접촉하는 접촉 전극(CNE)이 서로 다를 수 있고, 제2 타입 접촉 전극인 제3 접촉 전극(CNE3)을 통해 서로 직렬로 연결될 수 있다. 이와 유사하게, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 제4 접촉 전극(CNE4)을 통해, 제4 발광 소자(ED4)와 제2 발광 소자(ED2)는 제5 접촉 전극(CNE5)을 통해 서로 직렬로 연결될 수 있다.
제2 타입 접촉 전극들은 하나 이상의 전극(RME)들 상에 걸쳐 배치될 수 있는데, 제2 타입 접촉 전극들의 연결부들 중 일부는 제1 발광 소자 그룹(ED#1)과 제2 발광 소자 그룹(ED#2) 사이의 영역에 배치될 수 있다. 제3 접촉 전극(CNE3)의 제1 연결부(CN_B1)와 제5 접촉 전극(CNE5)의 제3 연결부(CN_B3)는 제1 타입 전극(RME#1)의 제2 부분(RP2)에 걸쳐 배치될 수 있다. 다만, 제1 타입 전극(RME#1)의 제2 부분(RP2)에는 발광 소자(ED)들이 낮은 밀집도로 배치될 수 있고 제2 절연층(PAS2)도 제2 부분(RP2) 상의 제1 절연층(PAS1)을 덮도록 배치된다. 제1 연결부(CN_B1)와 제3 연결부(CN_B3)는 제1 타입 전극(RME#1)의 제2 부분(RP2) 상에 배치되더라도 제2 절연층(PAS2)에 의해 덮이는 발광 소자(ED)와 접촉하지 않을 수 있다. 표시 장치(10)는 발광 영역(EMA) 내에서 전극(RME)들 사이의 영역 중 발광 소자(ED)들이 낮은 밀집도로 배치되는 영역을 형성하여 접촉 전극(CNE)들의 연결부가 배치될 수 있는 공간을 확보할 수 있고, 서브 화소(PXn) 내에서 복수의 발광 소자(ED)들을 직렬로 연결할 수 있다. 또한, 발광 소자(ED)들이 낮은 밀집도로 배치되는 영역에서는 제2 절연층(PAS2)이 제1 절연층(PAS1)을 덮도록 배치되므로, 해당 영역에서 접촉 전극(CNE) 및 발광 소자(ED)에 의한 단락이 방지될 수 있다.
한편, 접촉 전극(CNE)들과 전극(RME)이 접촉하는 부분에 형성된 컨택부(CT1, CT2)들은 발광 소자(ED)들과 제2 방향(DR2)으로 중첩하지 않도록 배치된다. 각 컨택부(CT1, CT2)들은 복수의 발광 소자(ED)들이 배치되는 영역과 제1 방향(DR1)으로 이격되어 서브 영역(SA)에 배치된다. 발광 소자(ED)는 양 단부에서 광이 방출되는데, 컨택부(CT1, CT2)들은 상기 광의 진행 경로에서 벗어나도록 위치할 수 있다. 다만, 이에 제한되지 않으며, 컨택부(CT1, CT2)의 위치는 전극(RME)의 구조 및 발광 소자(ED)들의 위치에 따라 달라질 수 있다.
접촉 전극(CNE)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE)을 투과하여 전극(RME)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(PAS3)은 제3 접촉 전극(CNE3) 및 제5 접촉 전극(CNE5) 상에 배치된다. 또한, 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2), 및 제4 접촉 전극(CNE4)이 배치된 영역을 제외한 제2 절연층(PAS2) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 서로 다른 층에 배치된 접촉 전극(CNE)들이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다. 다만, 제3 절연층(PAS3)은 생략될 수 있고, 복수의 접촉 전극(CNE)들은 실질적으로 동일한 층에 배치될 수 있다.
표시 장치(10)는 제3 절연층(PAS3)을 포함하고, 복수의 접촉 전극(CNE)들 중 일부는 동일한 층에 배치되되 다른 일부는 다른 층에 배치될 수 있다. 예를 들어, 제3 접촉 전극(CNE3)과 제5 접촉 전극(CNE5)은 제2 절연층(PAS2) 상에 배치되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2), 및 제4 접촉 전극(CNE4)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)과 제5 접촉 전극(CNE5)은 제2 절연층(PAS2)이 패터닝되어 노출하는 영역에 배치되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2), 및 제4 접촉 전극(CNE4)은 제2 절연층(PAS2) 및 제3 절연층(PAS3)이 패터닝되어 노출하는 영역에 배치될 수 있다. 다만, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2), 및 제4 접촉 전극(CNE4)은 제2 절연층(PAS2)과 제3 절연층(PAS3)이 배치되지 않고 발광 소자(ED)의 양 단부가 노출된 영역에서는 제1 절연층(PAS1) 상에 직접 배치될 수도 있다.
몇몇 실시예에서, 복수의 접촉 전극(CNE)들, 제3 절연층(PAS3) 및 제3 뱅크(BNL3) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 상술한 바와 같이 표시 장치(10)는 제3 절연층(PAS3)이 생략될 수 있다. 그에 따라, 복수의 접촉 전극(CNE)들은 종류에 무관하게 실질적으로 동일한 층에 배치될 수 있다.
도 7은 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다. 도 7은 도 4의 Q2-Q2'부분에 대응하여 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 7을 참조하면, 표시 장치(10)는 제3 절연층(PAS3)이 생략되고, 제3 절연층(PAS3) 상에 배치되는 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2) 및 제4 접촉 전극(CNE4, 도 7에서 미도시)이 각각 제2 절연층(PAS2) 상에 직접 배치될 수 있다. 복수의 접촉 전극(CNE)들은 동일한 공정에서 형성되되 이들이 직접 연결되지 않도록 서로 이격될 수 있다. 예를 들어, 서로 제2 방향(DR2)으로 이격된 전극(RME)들 상에 배치되는 접촉 전극(CNE)들은 발광 소자(ED)를 덮는 제2 절연층(PAS2) 상에서 서로 이격될 수 있다. 제2 절연층(PAS2)은 제조 공정 중 제1 절연층(PAS1)과 발광 소자(ED)를 덮도록 형성되었다가, 발광 소자(ED)의 양 단부를 노출하는 공정으로 형성될 수 있다. 본 실시예에 따른 표시 장치(10)는 제3 절연층(PAS3)을 생략하고 복수의 접촉 전극(CNE)들을 동시에 형성함으로써, 제조 공정을 줄일 수 있는 이점이 있다. 도면에서는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 양 단부를 가로지르는 단면을 도시하고 있는 바, 제4 접촉 전극(CNE4)이 미도시되어 있다. 다만, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과 유사하게, 제4 접촉 전극(CNE4)도 제3 절연층(PAS3)이 생략됨에 따라 제2 절연층(PAS2) 상에 직접 배치될 수 있다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 8을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다. 다만, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제1 단부는 발광층(36)을 기준으로 제1 반도체층(31)이 배치된 부분일 수 있다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 다만, 이에 제한되는 것은 아니다. 발광 소자(ED)의 제2 단부는 발광층(36)을 기준으로 제2 반도체층(32)이 배치된 부분일 수 있다.
한편, 도 8에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 예를 들어, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도 8에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
일 실시예에 따른 표시 장치(10)는 서로 비대칭 구조를 갖는 전극(RME)들을 포함하여 발광 소자(ED)들이 특정 위치에 집중적으로 배치되도록 유도할 수 있다. 이는 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 포함한 잉크가 전극(RME)들 상에 분사된 후, 전극(RME)의 구조에 따른 유동에 의한 배치일 수 있다.
도 9 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 평면도들이다.
먼저, 도 9를 참조하면, 표시 장치(10)의 제조 공정은 제1 기판(SUB) 및 제1 기판(SUB) 상에 배치된 회로층(CCL)을 형성하고, 제3 층간 절연층(IL3) 상에 배치된 제1 뱅크(BNL1; BNL_A, BNL_B) 및 제2 뱅크(BNL2)를 형성한다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2)의 구조에 대한 설명은 상술한 바와 동일하다.
이어, 도 10을 참조하면, 제1 뱅크(BNL1) 및 제2 뱅크(BNL2) 상에 배치되는 복수의 전극(RME1, RME2, RME3, RME4)들, 제1 절연층(PAS1) 및 제3 뱅크(BNL3)를 형성한다.
복수의 전극(RME1, RME2, RME3, RME4)들은 제1 방향(DR1)으로 연장되어 각 서브 화소(PXn)마다 배치될 수 있다. 전극(RME1, RME2, RME3, RME4)들의 형상에 대한 설명은 상술한 바와 동일하다. 즉, 제1 전극(RME1)과 제4 전극(RME4)은 위치에 따라 폭이 다른 제1 부분(RP1)과 제2 부분(RP2)을 포함할 수 있다.
전극(RME1, RME2, RME3, RME4)들 상에는 복수의 컨택부(CT1, CT2)들을 포함하는 제1 절연층(PAS1)이 배치되고, 제1 절연층(PAS1) 상에는 발광 영역(EMA)과 서브 영역(SA)을 둘러싸는 제3 뱅크(BNL3)가 배치될 수 있다.
다음으로, 도 10 내지 도 12를 참조하면, 발광 영역(EMA) 내에 발광 소자(ED)들을 포함하는 잉크를 분사하고, 전극 상에 전계(E)를 생성하여 발광 소자(ED)들을 배치한다. 서로 이격된 전극(RME1, RME2, RME3, RME4)들에 정렬 신호를 인가하면, 전극 상에는 특정 방향을 향하는 전계(E)가 생성된다. 서로 다른 도전형으로 도핑된 반도체층들을 포함한 발광 소자(ED)는 분자 내 쌍극성(Dipole)을 가질 수 있고, 잉크 내에서 전계(E)가 의해 유전영동힘을 받아 전극들 상에 배치될 수 있다.
전극에 인가된 전기 신호는 각각 특정 부호(양의 부호 또는 음의 부호)를 가질 수 있는데, 상기 전기 신호는 전극의 바로 상부에 위치한 잉크의 용매 분자들에 유도 전하(Induced charge)를 생성할 수 있다. 발광 소자(ED)와 유사하게 전하를 띤 용매 분자들은 전계(E)에 의해 전기적 힘을 받을 수 있다. 이에 따라, 전극들 상에 생성된 전계(E)는 쌍극성을 갖는 발광 소자(ED)의 위치와 배향 방향을 변화시킴에 더하여 유도 전하를 띤 잉크의 용매 분자들이 특정 방향을 향하는 액적의 유동이 생길 수 있다.
여기서, 전극의 폭이 위치에 따라 다를 경우, 잉크의 유동도 특정 방향을 향할 수 있다. 예를 들어, 상대적으로 폭이 더 큰 부분에서는 잉크의 용매 분자들이 더 강한 세기의 힘을 받을 수 있고, 잉크는 전극 상에서 폭이 작은 부분으로부터 폭이 큰 부분을 향하는 유동이 형성될 수 있다. 이에 따라, 잉크 내에 분산된 발광 소자(ED)들은 전계(E)에 의해 전극들 상에 배치됨과 동시에 유동의 흐름에 의해 폭이 넓은 부분으로 이동하도록 유도될 수 있다.
일 실시예에 따른 표시 장치(10)는 위치에 따라 폭이 다른 전극(RME1, RME2, RME3, RME4)들을 포함하여 잉크 유동의 흐름을 생성하면서 발광 소자(ED)들을 배치할 수 있다. 발광 영역(EMA) 내에 발광 소자(ED)들이 분산된 잉크를 분사하고 전계(E)를 생성하면, 잉크는 전극(RME1, RME2, RME3, RME4)의 제2 부분(RP2)으로부터 큰 폭을 갖는 제1 부분(RP1)을 향하는 유동의 흐름이 발생할 수 있고, 잉크의 유동에 의해 발광 소자(ED)들은 전극(RME1, RME2, RME3, RME4)의 제1 부분(RP1)을 향하도록 유도될 수 있다.
이에 따라, 발광 소자(ED)들은 전계(E)만을 이용한 배치 공정 보다 특정 위치에 높은 밀집도를 갖도록 배치될 수 있다. 발광 소자(ED)들은 전극(RME1, RME2, RME3, RME4) 중 제1 부분(RP1) 상에 대부분 배치되고, 제2 부분(RP2) 상에는 거의 배치되지 않을 수 있다. 표시 장치(10)는 원하지 않는 영역에 배치되어 유실되는 발광 소자(ED)의 개수를 줄일 수 있고, 쌍극성을 갖는 발광 소자(ED)들이 잉크 내에서 응집되거나 뭉치는 것을 유동의 흐름을 통해 일정 수준 해소할 수 있는 이점이 있다. 특히, 제1 부분(RP1) 위치에 따라 복수의 발광 소자 그룹(ED#1, ED#2)을 형성하는 것이 가능하며, 하나의 서브 화소(PXn) 내에서 복수의 발광 소자 그룹(ED#1, ED#2)들 간 직렬 연결을 형성하여 서브 화소(PXn)의 단위 면적 당 휘도를 향상시킬 수도 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 13 및 도 14는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도들이다. 도 13 및 도 14에서는 복수의 전극(RME)들의 다양한 형상을 설명하기 위해 그 하부의 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)는 생략하여 도시하였다.
도 13을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 서로 이웃한 제2 타입 전극(RME#2)들이 일체화되어 하나의 전극을 형성할 수 있다. 제2 타입 전극(RME#2)인 제2 전극(RME2_1)은 제2 뱅크(BNL2)의 양 측변을 덮도록 배치될 수 있으며, 제1 타입 전극(RME#1)의 제2 부분(RP2)보다 큰 폭을 가질 수 있다. 본 실시예는 도 3의 제2 전극(RME2)과 제3 전극(RME3)이 일체화되어 하나의 제2 타입 전극(RME#2)을 형성한 점에서 도 3의 실시예와 차이가 있다.
제2 타입 전극(RME#2)인 제2 전극(RME2_1)은 일 측변이 제1 전극(RME1)과 대향하고 타 측변이 제4 전극(RME4)과 대향할 수 있다. 복수의 발광 소자(ED)들은 각각 어느 일 단부가 제2 전극(RME2_1) 상에 배치될 수 있다.
제2 전극(RME2_1)은 서브 영역(SA)에 형성된 제1 컨택부(CT1)를 통해 제2 접촉 전극(CNE2)에만 접촉할 수 있고, 연장부가 제2 전극(RME2_1) 상에 배치된 제3 접촉 전극(CNE3), 제4 접촉 전극(CNE4) 및 제5 접촉 전극(CNE5)은 제2 전극(RME2_1)과 직접 연결되지 않을 수 있다. 이에 따라 제2 전극(RME2_1)에 의해 접촉 전극(CNE)들이 전기적으로 단락되는 것을 방지할 수 있다.
서로 분리된 제2 타입 전극(RME#2)을 포함하는 실시예에서, 표시 장치(10)의 제2 타입 전극(RME#2)은 제조 공정에서 서로 연결된 하나의 전극으로부터 형성될 수 있다. 제2 타입 전극(RME#2)들에는 동일한 부호의 전기 신호가 인가되므로, 이들이 서로 분리되지 않고 일체화되어 형성되어도 무방하다. 일 실시예에 따른 표시 장치(10_1)는 제1 타입 전극(RME#1)인 제1 전극(RME1) 및 제4 전극(RME4)과 이와 이격 대향하는 하나의 제2 전극(RME2_1)을 포함하여, 3전극 구조를 가질 수 있다. 발광 소자(ED)들은 제2 전극(RME2_1) 중 제1 타입 전극(RME#1)의 제1 부분(RP1)과 대향하는 부분 상에 높은 밀집도로 배치될 수 있고, 이들은 서로 접촉 전극(CNE)을 통해 직렬로 연결될 수 있다.
도 14를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 타입 전극(RME#2)이 생략되고 서로 대향하는 제1 타입 전극(RME#1)만을 포함할 수도 있다. 표시 장치(10_2)는 제1 타입 전극(RME#1)으로서 제1 부분(RP1)과 제2 부분(RP2)을 갖는 제1 전극(RME1_2) 및 제2 전극(RME2_2)을 포함할 수 있다. 제1 전극(RME1_2)과 제2 전극(RME2_2)은 서로 대칭 구조를 갖고, 제1 부분(RP1)들은 제1 부분(RP1)과 대향할 수 있다.
이에 따라, 복수의 발광 소자(ED)들은 대부분 양 단부가 제1 전극(RME1_2)과 제2 전극(RME2_2)의 제1 부분(RP1) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)는 발광 영역(EMA)의 중심을 기준으로 상측에 위치한 제1 부분(RP1)들 상에 배치된 제1 발광 소자(ED1)와 하측에 위치한 제2 부분(RP2)들 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 발광 소자 그룹을 형성하고 제2 발광 소자(ED2)는 제2 발광 소자 그룹을 형성하며, 이들은 서로 제1 방향(DR1)으로 이격될 수 있다.
접촉 전극(CNE)은 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2) 및 제3 접촉 전극(CNE3)만을 포함할 수 있으며, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3)을 통해 직렬로 연결될 수 있다. 제1 접촉 전극(CNE1)은 해당 서브 화소(PXn)의 서브 영역(SA)에 형성된 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 연결되고, 제2 접촉 전극(CNE2)은 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)의 서브 영역(SA)에 형성된 제1 컨택부(CT1)를 통해 제2 전극(RME2)과 연결될 수 있다. 제3 접촉 전극(CNE3)은 전극(RME)과 직접 연결되지 않을 수 있다. 발광 소자(ED)들이 대부분 전극(RME)들의 제1 부분(RP1) 상에 배치됨에 따라, 제3 접촉 전극(CNE3)은 전극(RME)들의 제2 부분(RP2) 상에서 연결부가 배치될 수 있다.
표시 장치(10_2)는 제2 타입 전극(RME#2)이 생략되고 제1 타입 전극(RME#1)들만 포함하여 2단 직렬 구조로 연결된 발광 소자(ED)들을 포함할 수 있다.
도 15는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 타입 전극(RME#1)의 제1 부분(RP1)이 외측변이 부분적으로 돌출된 형상을 가질 수 있다. 도 3의 실시예와 달리, 제1 타입 전극(RME#1)의 제1 부분(RP1)은 외측변이 경사지지 않고 제1 방향(DR1)으로 연장되되, 부분적으로 제2 방향(DR2)으로 돌출될 수 있다. 그에 따라, 제1 타입 전극(RME#1)은 제1 부분(RP1)이 폭이 다른 부분들을 복수개 포함할 수 있고, 제1 타입 전극(RME#1)은 위치에 따라 폭이 다르더라도 그 외측변은 서로 평행하게 연장될 수 있다. 제1 타입 전극(RME#1)의 제1 부분(RP1)이 갖는 형상에 무관하게, 제1 부분(RP1)은 제2 부분(RP2)보다 큰 폭을 가지므로 발광 소자(ED)들을 포함한 잉크의 유동을 형성할 수 있다. 본 실시예는 제1 타입 전극(RME#1)의 형상이 다른 점에서 도 3의 실시예와 차이가 있다.
한편, 발광 소자(ED)를 포함한 잉크의 유동을 유도하기 위해, 전극(RME)의 구조가 아닌 그 하부의 제1 뱅크(BNL1) 또는 제2 뱅크(BNL2)의 구조를 변형시킬 수도 있다.
도 16은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 17은 도 16의 표시 장치의 일 서브 화소에 배치된 전극들과 뱅크들을 나타내는 평면도이다. 도 17에서는 제1 뱅크(BNL1)와 제2 뱅크(BNL2_4)의 형상을 설명하기 위해 접촉 전극(CNE)들은 생략하여 도시하였다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 타입 전극(RME#2)인 제2 전극(RME2)과 제3 전극(RME3)의 하부에 배치된 제2 뱅크(BNL2_4)가 폭이 다른 뱅크부(BP1, BP2)들을 포함할 수 있다. 제2 뱅크(BNL2_4)는 제2 타입 전극(RME#2) 중 제1 타입 전극(RME#1)의 제1 부분(RP1)과 대향하는 부분에 위치하고, 그 폭이 비교적 작은 제1 뱅크부(BP1)와, 제1 뱅크부(BP1)보다 폭이 큰 제2 뱅크부(BP2)를 포함할 수 있다. 제2 뱅크부(BP2)는 제2 타입 전극(RME#2) 중 제1 타입 전극(RME#1)의 제2 부분(RP2)과 대향하는 부분에 위치할 수 있다. 예를 들어, 제1 뱅크부(BP1)는 제2 전극(RME2)과 제3 전극(RME3) 중 제1 전극(RME1) 및 제4 전극(RME4)의 제1 부분(RP1)과 대향하는 부분과 중첩하고, 제2 뱅크부(BP2)는 제1 전극(RME1) 및 제4 전극(RME4)의 제2 부분(RP2)과 대향하는 부분과 중첩할 수 있다. 본 실시예에 따른 제2 뱅크(BNL2_4)는 도 3의 제2 뱅크(BNL2)에 비해 부분적으로 폭이 작은 제1 뱅크부(BP1)를 더 포함하는 점에서 차이가 있다. 제2 뱅크(BNL2_4)의 제2 뱅크부(BP2)는 도 3의 제2 뱅크(BNL2)와 동일한 폭을 가질 수 있다.
제2 뱅크(BNL2_4)는 제1 뱅크(BNL1)와 대향하는 양 측변들이 내측으로 함몰되어 좁은 폭을 갖는 제1 뱅크부(BP1)들을 포함할 수 있다. 제1 뱅크부(BP1)의 외측변들은 경사진 형상을 갖고 제2 뱅크부(BP2)로부터 그 폭이 점진적으로 작아지는 형상을 가질 수 있다. 제1 뱅크부(BP1)의 최소폭을 갖는 부분으로부터 제1 뱅크(BNL1) 사이의 제1 간격(WB1)은 제2 뱅크부(BP2)와 제1 뱅크(BNL1) 사이의 제2 간격(WB2)보다 클 수 있다. 표시 장치(10_4)는 제1 뱅크(BNL1)와 제2 뱅크(BNL2_4) 사이의 간격(WB1, WB2)을 조절하여 잉크의 유동을 형성하여 발광 소자(ED)들을 특정 위치에 배치시킬 수 있다.
제1 뱅크(BNL1)와 제2 뱅크(BNL2_4)는 제3 층간 절연층(IL3) 상에서 돌출된 형상을 가짐에 따라, 이들 사이의 영역은 제1 뱅크(BNL1) 및 제2 뱅크(BNL2_4) 상면을 기준으로 골짜기부를 형성할 수 있다. 제2 뱅크(BNL2_4)가 폭이 다른 제1 뱅크부(BP1) 및 제2 뱅크부(BP2)를 포함함에 따라 제1 뱅크(BNL1)와 제2 뱅크(BNL2_4) 사이의 간격, 또는 이들이 형성하는 골짜기부의 폭이 위치에 따라 다를 수 있다. 제2 뱅크(BNL2_4)의 제2 뱅크부(BP2)를 기준으로 제1 방향(DR1)의 양 측에는 제1 뱅크부(BP1)가 위치하고, 제2 뱅크(BNL2_4) 상에 배치된 제2 타입 전극(RME#2)은 제2 뱅크부(BP2)에서 제1 방향(DR1)으로 갈수록 그 높이가 낮아지는 부분을 포함할 수 있다. 예를 들어, 제2 타입 전극(RME#2) 중 제2 뱅크부(BP2) 상에 배치된 부분은 제1 방향(DR1)으로 연장되면서 일부분은 제1 뱅크부(BP1) 상에 위치하고 다른 일부분은 제2 뱅크(BNL2_4)가 배치되지 않는 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 제2 타입 전극(RME#2)은 제2 뱅크부(BP2) 상에 배치된 부분과 제1 뱅크부(BP1)의 측면에서 제3 층간 절연층(IL3) 상에 직접 배치된 부분을 포함하고, 이들간에는 제2 뱅크(BNL2_4)의 배치 여부에 따른 높이 차이가 발생할 수 있다. 발광 소자(ED)를 포함한 잉크는 제2 타입 전극(RME#2)의 높이 차이, 및 제1 뱅크(BNL1)와 제2 뱅크(BNL2_4) 사이의 간격(WB1, WB2)에 따라 제1 뱅크부(BP1)를 향하는 유동이 형성될 수 있다. 발광 소자(ED)들은 전계(E)에 더하여 잉크의 유동을 따라 제2 타입 전극(RME#2) 중 제1 뱅크부(BP1) 상에 배치된 부분에 놓이도록 유도될 수 있다.
표시 장치(10_4)는 위치에 따라 폭이 다른 부분을 갖는 전극(예를 들어 제1 타입 전극)에 더하여, 위치에 따라 폭이 다른 부분을 갖는 제2 뱅크(BNL2_4)를 포함하여 발광 소자(ED)들을 특정 위치로 집중시킬 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 복수의 전극(RME)들은 일정한 폭을 갖는 제2 타입 전극(RME#2)이고, 제2 전극(RME2) 및 제3 전극(RME3)의 하부에 배치된 제2 뱅크(BNL2_5)는 폭이 다른 제1 뱅크부(BP1)와 제2 뱅크부(BP2)를 가질 수 있다. 본 실시예는 전극(RME)의 형상이 다른 점에서 도 16의 실시예와 차이가 있다. 도 16의 실시예와 달리, 제1 전극(RME1_5)과 제4 전극(RME4_5)은 폭이 큰 제1 부분(RP1)을 포함하지 않고 제2 타입 전극(RME#2)과 같이 일정한 폭을 가질 수 있다. 전극(RME)들이 배치되는 제2 뱅크(BNL2_5)의 폭을 조절함으로써 잉크의 유동을 형성하여 발광 소자(ED)들의 배치를 유도할 수 있다.
한편, 전극(RME)들의 하부에 배치된 뱅크(BNL1, BNL2)의 형상은 도 16 내지 도 18에 제한되지 않는다.
도 19 및 도 20은 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 전극들과 뱅크들을 나타내는 평면도들이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제2 뱅크(BNL2_6)의 제1 뱅크부(BP1)는 외측변이 부분적으로 함몰된 형상을 가질 수 있다. 도 16의 실시예와 달리, 제2 뱅크(BNL2_6)의 제1 뱅크부(BP1)는 외측변이 경사지지 않고 제1 방향(DR1)으로 연장되되, 부분적으로 제2 방향(DR2)으로 함몰될 수 있다. 그에 따라, 제2 뱅크(BNL2_6)의 제1 뱅크부(BP1)는 폭이 다른 부분들을 복수개 포함할 수 있고, 제2 뱅크(BNL2_6)는 위치에 따라 폭이 다르더라도 그 외측변은 서로 평행하게 연장될 수 있다. 본 실시예는 제2 뱅크(BNL2_6)의 형상이 다른 점에서 도 16의 실시예와 차이가 있다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_7)는 제2 뱅크(BNL2_7)에 더하여 제1 뱅크(BNL1_7)도 폭이 다른 뱅크부(BP3, BP4)들을 포함할 수 있다. 제1 뱅크(BNL1_7)는 각각 제1 타입 전극(RME#1)의 제1 부분(RP1)이 배치된 부분에 대응하여 그 폭이 좁은 제3 뱅크부(BP3)와 제3 뱅크부(BP3)보다 큰 폭을 갖는 제4 뱅크부(BP4)를 포함할 수 있다. 제1 뱅크(BNL1_7)의 제3 뱅크부(BP3)는 제2 뱅크(BNL2_7)의 제1 뱅크부(BP1)와 제2 방향(DR2)으로 이격되고, 제4 뱅크부(BP4)는 제2 뱅크부(BP2)와 제2 방향(DR2)으로 이격될 수 있다. 제1 뱅크(BNL1_7)는 제2 뱅크(BNL2_7)와 대향하는 내측변이 부분적으로 함몰되는 반면, 그 반대편 외측변은 함몰되지 않고 제1 방향(DR1)으로 연장될 수 있다. 제2 뱅크(BNL2_7)가 양 측변이 각각 함몰되어 제1 뱅크부(BP1)가 형성되는 것과 달리, 제1 뱅크(BNL1_7)는 제2 뱅크(BNL2_7)와 대향하는 내측변만이 경사지게 함몰되어 제3 뱅크부(BP3)와 제4 뱅크부(BP4)의 외측변들은 제1 방향(DR1)으로 나란할 수 있다. 제1 뱅크(BNL1_7)의 제3 뱅크부(BP3)와 제2 뱅크(BNL2_7)의 제1 뱅크부(BP1) 사이의 제3 간격(WB3)은 제4 뱅크부(BP4)와 제2 뱅크부(BP2) 사이의 제4 간격(WB4) 보다 작을 수 있다. 본 실시예는 제1 뱅크(BNL1_7)가 제3 뱅크부(BP3)와 제4 뱅크부(BP4)를 포함하는 점에서 도 16의 실시예와 차이가 있다.
한편, 표시 장치(10)는 제3 뱅크(BNL3) 및 발광 소자(ED) 상에 배치되어 각 서브 화소(PXn)에서 방출되는 광의 색을 제어하는 구조물 또는 층들을 더 포함할 수 있다. 상기 구조물 및 층은 표시 장치(10)의 전극(RME)들의 형상 및 발광 소자(ED)들의 배치에 대응하여 발광 영역(EMA) 내에서 특정 위치에 대응하여 배치될 수 있다.
도 21은 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 필터층을 나타내는 평면도이다. 도 22는 표시 장치의 일 화소에 배치된 컬러 제어 구조물을 나타내는 평면도이다. 도 23은 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물과 컬러 필터층을 나타내는 개략적인 단면도이다. 도 24는 일 실시예에 따른 표시 장치의 일 서브 화소를 가로지르는 단면도이다. 도 23은 컬러 제어 구조물(TPL, WCL1, WCL2)들 및 컬러 필터층(CFL1, CFL2, CFL3)의 구조를 도시하기 위해 복수의 서브 화소(PXn)들을 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있고, 도 24는 하나의 서브 화소(PXn)에 배치된 복수의 발광 소자 그룹(ED#1, ED#2)을 기준으로 제1 방향(DR1)으로 가로지르는 단면을 도시하고 있다.
도 21 내지 도 23을 참조하면, 일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들 상에 배치된 컬러 제어 구조물(TPL, WCL1, WLC2)들과 복수의 컬러 필터층(CFL1, CFL2, CFL3)들을 더 포함할 수 있다. 표시 장치(10)는 각 서브 화소(PXn)가 동일한 종류의 발광 소자(ED)들을 포함하더라도, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL1, CFL2, CFL3)을 더 포함하여 서로 다른 색의 광을 방출할 수 있다.
표시 장치(10)는 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 복수의 투광 영역(TA)과, 투광 영역(TA)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA)은 각 서브 화소(PXn)의 발광 영역(EMA) 중 일부분에 대응되어 위치할 수 있고, 차광 영역(BA)은 투광 영역(TA) 이외의 영역일 수 있다. 후술할 바와 같이, 투광 영역(TA)과 차광 영역(BA)은 제1 차광 부재(UBM)에 의해 구분될 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 소자(ED) 상에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제3 뱅크(BNL3)가 둘러싸는 영역 내에 배치될 수 있다. 다만, 컬러 제어 구조물(TPL, WCL1, WCL2)들은 평면도 상 제1 방향(DR1)으로 연장되어 제3 뱅크(BNL3)를 넘어 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제3 뱅크(BNL3)가 둘러싸는 발광 영역(EMA) 및 서브 영역(SA)에 더하여, 제3 뱅크(BNL3) 중 제2 방향(DR2)으로 연장된 부분 상에도 배치되어 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 소자(ED)들이 배치된 발광 영역(EMA)에만 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수도 있다.
각 서브 화소(PXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 서브 화소(PX1)에 배치된 제1 파장 변환층(WCL1), 제2 서브 화소(PX2)에 배치된 제2 파장 변환층(WCL2) 및 제3 서브 화소(PX3)에 배치된 투광층(TPL)을 포함할 수 있다.
제1 파장 변환층(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
투광층(TPL)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BSR3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 표시 장치(10)는 제3 뱅크(BNL3)가 소정의 높이를 갖고 일부 영역들을 둘러싸도록 배치될 수 있으므로, 컬러 제어 구조물(TPL, WCL1, WCL2)의 베이스 수지(BRS1, BRS2, BRS3)는 발광 소자(ED) 및 그 상에 배치된 제3 절연층(PAS3) 상에 직접 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)은 각 베이스 수지(BRS1, BRS2, BRS3) 내에 배치될 수 있고, 발광 소자(ED)의 주변에 위치할 수 있다.
각 서브 화소(PXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(PXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(PX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제2 서브 화소(PX2)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사되며, 제3 서브 화소(PX3)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사된다. 제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제2 파장 변환층(WCL2)으로 입사된 광은 녹색광으로 변환되며, 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 각 서브 화소(PXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
도면에서는 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 굴곡지게 형성되어 제3 뱅크(BNL3)와 인접한 가장자리 부분이 중심부보다 높은 경우가 예시되어 있으나, 이에 제한되지 않는다. 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들은 상면이 평탄하게 형성되거나, 도면과 달리 중심부가 더 높게 형성될 수도 있다.
컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 캡핑층(CPL)이 배치된다. 캡핑층(CPL)은 컬러 제어 구조물(TPL, WCL1, WCL2)과 제3 뱅크(BNL3) 상의 제3 절연층(PAS3)을 덮도록 배치될 수 있다. 캡핑층(CPL)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL1, WCL2)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 캡핑층(CPL)은 컬러 제어 구조물(TPL, WCL1, WCL2)의 재료가 다른 구성으로 확산되는 것을 방지할 수 있다. 캡핑층(CPL)은 무기 물질로 이루어질 수 있다. 다만, 캡핑층(CPL)은 생략될 수 있다.
또한, 도면으로 도시하지 않았으나, 캡핑층(CPL) 상에는 복수의 층들이 더 배치될 수 있다. 예를 들어, 캡핑층(CPL)과 컬러 필터층(CFL1, CFL2, CFL3) 사이에는 광학층으로서 저굴절층과 상기 저굴절층을 커버하는 다른 캡핑층이 더 배치될 수 있다.
복수의 컬러 필터층(CFL1, CFL2, CFL3)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(PXn)마다 배치되어 해당 서브 화소(PXn)에서 컬러 필터층(CFL1, CFL2, CFL3)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(PXn)는 컬러 필터층(CFL1, CFL2, CFL3)이 투과하는 광만을 선택적으로 표시할 수 있다.
제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)은 캡핑층(CPL) 상에 직접 배치될 수 있다. 또한, 캡핑층(CPL) 상에는 제3 뱅크(BNL3)와 중첩하여 배치된 제1 차광 부재(UBM)가 더 배치될 수 있다.
제1 차광 부재(UBM)는 캡핑층(CPL)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 제1 차광 부재(UBM)는 평면도 상 제3 뱅크(BNL3)에 더하여 각 서브 화소(PXn)의 서브 영역(SA)들을 덮도록 배치되며, 발광 영역(EMA) 중 일부분을 덮도록 배치될 수 있다. 일 실시예에서, 제1 차광 부재(UBM)는 발광 영역(EMA) 중 제1 타입 전극(RME#1)의 제1 부분(RP1)이 배치된 부분을 제외한 영역을 덮도록 배치될 수 있다. 제1 차광 부재(UBM)가 배치되지 않은 영역은 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 투광 영역(TA)일 수 있다. 상술한 바와 같이, 표시 장치(10)는 제1 타입 전극(RME#1)을 포함하여 발광 소자(ED)들이 특정 위치에 집중적으로 배치될 수 있다. 광이 출사되는 경로를 제공하는 컬러 필터층(CFL1, CFL2, CFL3)이 발광 소자(ED)들이 배치된 영역에 대응하여 위치할 수 있도록, 제1 차광 부재(UBM)는 제1 타입 전극(RME#1)의 제1 부분(RP1)이 배치된 영역을 제외하고 발광 영역(EMA)을 부분적으로 덮을 수 있다.
이에 따라, 각 서브 화소(PXn)에는 제1 차광 부재(UBM)가 배치되지 않은 개구부가 복수개 형성될 수 있다. 특히, 제1 타입 전극(RME#1)의 제2 부분(RP2)이 배치된 영역에도 제1 차광 부재(UBM)가 배치될 수 있다.
제1 차광 부재(UBM)는 유기 물질을 포함하여 이루어질 수 있다. 제1 차광 부재(UBM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 일 실시예에서, 제1 차광 부재(UBM)는 가시광 파장을 모두 흡수할 수 있다. 제1 차광 부재(UBM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 제1 차광 부재(UBM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 제1 차광 부재(UBM)가 생략되고 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시키는 재료로 대체될 수도 있다. 제1 차광 부재(UBM)는 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 동일한 재료를 포함하는 컬러 패턴으로 대체될 수 있다. 예를 들어, 제1 차광 부재(UBM)가 배치된 영역에는 어느 한 컬러 필터층의 재료를 포함한 컬러 패턴이 배치되거나, 복수의 컬러 패턴이 적층된 구조를 가질 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)들은 제1 차광 부재(UBM)가 노출하는 캡핑층(CPL) 상에 배치된다. 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)들은 제1 차광 부재(UBM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다, 몇몇 실시예에서 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)들은 일부분이 제1 차광 부재(UBM) 상에 배치되어 제1 차광 부재(UBM) 상에서 서로 이격될 수 있고, 또 다른 실시예에서 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)들은 서로 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(PX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(PX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(PX3)에 제3 컬러 필터층(CFL3)을 포함할 수 있다. 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)은 컬러 제어 구조물(TPL, WCL1, WCL2)과 달리 발광 영역(EMA)에 대응한 섬형의 패턴으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)은 표시 영역(DPA) 전면에 걸쳐 선형의 패턴을 형성할 수도 있다.
예시적인 실시예에서, 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
제1 서브 화소(PX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 캡핑층(CPL)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 캡핑층(CPL)으로 입사될 수 있다. 캡핑층(CPL)으로 입사된 광들은 투명한 재료로 이루어진 캡핑층(CPL)을 통과하여 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 적색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(PX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제2 서브 화소(PX2)에 배치된 발광 소자(ED)에서 방출된 광들은 제2 파장 변환층(WCL2), 캡핑층(CPL) 및 제2 컬러 필터층(CFL2)을 지나 녹색광으로 출사될 수 있다.
제3 서브 화소(PX3)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 투광층으로 입사될 수 있다. 투광층(TPL)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 캡핑층(CPL)으로 입사될 수 있다. 캡핑층(CPL)으로 입사된 광들은 투명한 재료로 이루어진 캡핑층(CPL)을 통과하여 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제3 서브 화소(PX3)에서는 청색광이 출사될 수 있다.
또한, 일 실시예에 따르면 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(PXn)의 발광 영역(EMA)에서 복수개 배치될 수 있다. 예를 들어, 하나의 서브 화소(PXn)에는 2개의 컬러 필터층(CFL1, CFL2, CFL3)들이 각각 섬형의 형상으로 배치될 수 있다. 상술한 바와 같이, 제1 차광 부재(UBM)는 제1 부분(RP1)이 배치된 영역을 제외한 발광 영역(EMA)에 배치되고, 컬러 필터층(CFL1, CFL2, CFL3)은 그 하부의 제1 타입 전극(RME#1)의 제1 부분(RP1), 또는 발광 소자 그룹(ED#1, ED#2)에 대응하여 위치할 수 있다. 하나의 제1 타입 전극(RME#1)이 2개의 제1 부분(RP1)을 포함하는 실시예에서, 각 서브 화소(PXn)에는 제1 타입 전극(RME#1)의 제1 부분(RP1) 상에 서로 인접하여 배치된 제1 발광 소자 그룹(ED#1)과 제2 발광 소자 그룹(ED#2)을 포함할 수 있다. 하나의 서브 화소(PXn)에 배치된 복수의 컬러 필터층(CFL1, CFL2, CFL3)들은 각각 제1 발광 소자 그룹(ED#1) 및 제2 발광 소자 그룹(ED#2)과 중첩하도록 위치할 수 있다. 제1 발광 소자 그룹(ED#1)과 제2 발광 소자 그룹(ED#2) 사이에 위치한 제2 부분(RP2), 및 제2 타입 전극(RME#2) 중 제2 부분(RP2)에 대향하는 부분 상에는 제1 차광 부재(UBM)가 배치될 수 있다. 표시 장치(10)는 광이 출사되는 투광 영역(TA) 및 컬러 필터층(CFL1, CFL2, CFL3)이 제1 타입 전극(RME#1)의 구조 및 발광 소자 그룹(ED#1, ED#2)의 배치에 대응하여 형성될 수 있다.
한편, 도면으로 도시하지 않았으나, 컬러 필터층(CFL1, CFL2, CFL3)과 제1 차광 부재(UBM) 상에는 적어도 하나의 층이 더 배치될 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)과 제1 차광 부재(UBM) 상에 배치되는 층은 상기 부재들을 보호하는 캡핑층, 또는 봉지층일 수 있으며, 상기 캡핑층 또는 봉지층은 무기층 또는 무기층과 유기층이 적층된 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
도 25는 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물과 컬러 필터층을 나타내는 개략적인 단면도이다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 차광 부재(UBM)가 생략되고 제3 뱅크(BNL3) 상에는 컬러 패턴(CP)이 배치될 수 있다. 본 실시예는 제1 차광 부재(UBM)가 컬러 패턴(CP)으로 대체된 점에서 도 24의 실시예와 차이가 있다.
컬러 패턴(CP)은 도 21의 제1 차광 부재(UBM)와 실질적으로 동일한 격자형 패턴으로 형성될 수 있다. 다만, 컬러 패턴(CP)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하여 제3 컬러 필터층(CFL3)과 일체화되어 형성될 수 있다. 제3 서브 화소(PX3)의 차광 영역(BA)에는 실질적으로 제3 컬러 필터층(CFL3)의 재료가 더 큰 폭으로 형성되어 제3 뱅크(BNL3) 상에 배치될 수 있다.
제1 서브 화소(PX1) 및 제2 서브 화소(PX2)의 투광 영역(TA)에 인접한 차광 영역(BA)에는 컬러 패턴(CP) 상에 제1 컬러 필터층(CFL1) 및 제2 컬러 필터층(CFL2) 중 적어도 어느 하나가 부분적으로 배치될 수 있다. 제1 컬러 필터층(CFL1) 및 제2 컬러 필터층(CFL2)은 각각 제3 컬러 필터층(CFL3)과 다른 색의 염료를 포함함에 따라, 이들이 적층된 부분에서는 광의 투과가 차단될 수 있다. 또한, 제3 컬러 필터층(CFL3)이 청색의 색료를 포함한 실시예에서, 차광 영역(BA)을 투과한 외광 또는 반사광은 청색 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 차광 영역(BA)에서 제1 차광 부재(UBM)가 생략되고 컬러 패턴(CP)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
도 26은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물과 컬러 필터층을 나타내는 개략적인 단면도이다.
도 26을 참조하면, 일 실시예에 따른 표시 장치(10)는 컬러 패턴(CP)이 복수의 컬러층(FL1, FL2, FL3)으로 이루어질 수 있다. 본 실시예는 컬러 패턴(CP)이 제1 내지 제3 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함하는 컬러층(FL1, FL2, FL3)들이 적층된 구조로 형성된 점에서 도 25의 실시예와 차이가 있다.
제3 컬러층(FL3)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제3 컬러층(FL3)은 차광 영역(BA)에서 캡핑층(CPL) 상에 직접 배치될 수 있으며, 제3 서브 화소(PX3)의 투광 영역(TA)과 인접한 차광 영역(BA)에서는 제3 컬러 필터층(CFL3)과 일체화될 수 있다.
제2 컬러층(FL2)은 제2 컬러 필터층(CFL2)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제2 컬러층(FL2)은 차광 영역(BA)에서 제3 컬러층(FL3) 상에 직접 배치될 수 있으며, 제2 서브 화소(PX2)의 투광 영역(TA)과 인접한 차광 영역(BA)에서는 제2 컬러 필터층(CFL2)과 일체화될 수 있다. 이와 유사하게, 제1 컬러층(FL1)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제1 컬러층(FL1)은 차광 영역(BA)에서 제2 컬러층(FL2) 상에 직접 배치될 수 있으며, 제1 서브 화소(PX1)의 투광 영역(TA)과 인접한 차광 영역(BA)에서는 제1 컬러 필터층(CFL1)과 일체화될 수 있다.
본 실시예에 따른 컬러 패턴(CP)은 제1 내지 제3 컬러층(FL1, FL2, FL3)이 순차 적층된 구조를 가짐에 따라, 서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다.
도 27은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물과 컬러 필터층을 나타내는 개략적인 단면도이다.
도 27을 참조하면, 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)가 서로 다른 종류의 발광 소자(ED;, ED_R, ED_G, ED_B)들을 포함하고, 각 서브 화소(PXn)에는 투광층(TPL)만이 배치될 수 있다. 각 서브 화소(PXn)의 발광 소자(ED_B, ED_G, ED_R)에서 방출된 광은 서로 다른 색의 광일 수 있고, 투광층(TPL)에 의해 색이 변하지 않은 상태로 컬러 필터층(CFL1, CFL2, CFL3)들을 통해 출사될 수 있다.
일 실시예에서, 제1 서브 화소(PX1)에는 적색광의 광을 방출하는 발광 소자(ED_R)가 배치되고, 제2 서브 화소(PX2)에는 녹색광을 방출하는 발광 소자(ED_G)가 배치되고, 제3 서브 화소(PX3)에는 청색광을 방출하는 발광 소자(ED_R)가 배치될 수 있다. 각 서브 화소(PXn)의 발광 소자(ED_B, ED_G, ED_R)들이 서로 다른 색의 광을 방출함에 따라, 각 서브 화소(PXn)에 투광층(TPL)만이 배치되더라도 각 서브 화소(PXn)에서는 서로 다른 색의 광을 표시할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 발광 영역 및 상기 발광 영역과 제1 방향으로 이격된 서브 영역;
    상기 발광 영역에 배치되어 상기 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 이격된 복수의 전극들;
    상기 복수의 전극들 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치되고 양 단부가 상기 제2 방향으로 이격된 복수의 상기 전극들 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 복수의 전극은 제1 부분, 및 상기 제1 부분보다 상기 제2 방향으로 측정된 폭이 작은 제2 부분을 포함하는 제1 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 전극은 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극과 상기 제2 방향으로 이격된 제4 전극을 더 포함하고,
    상기 제4 전극은 상기 제1 부분 및 상기 제2 부분을 포함하며,
    상기 제1 전극 및 상기 제4 전극의 상기 제1 부분은 상기 제2 방향으로 나란하게 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전극은 상기 제1 부분의 상기 제3 전극과 대향하는 내측변이 상기 제2 부분의 상기 제3 전극과 대향하는 내측변과 상기 제1 방향으로 나란한 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전극은 상기 제1 부분의 외측변이 상기 제2 부분의 외측변으로부터 상기 제2 방향으로 돌출된 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 전극과 상기 제3 전극 사이의 간격은 상기 제2 전극과 상기 제4 전극 사이의 간격과 동일하고,
    상기 제1 전극의 상기 제1 부분과 상기 제3 전극 사이의 간격은 상기 제1 전극의 상기 제2 부분과 상기 제3 전극 사이의 간격과 동일한 표시 장치.
  6. 제2 항에 있어서,
    상기 제2 전극 및 상기 제3 전극은 상기 제1 전극의 상기 제2 부분과 동일한 폭을 갖는 표시 장치.
  7. 제2 항에 있어서,
    상기 제1 전극 및 상기 제4 전극과 중첩하도록 배치된 복수의 제1 뱅크들, 및 상기 제2 전극 및 상기 제3 전극과 중첩하도록 배치된 제2 뱅크를 더 포함하고,
    상기 제1 뱅크들과 상기 제2 뱅크 사이의 간격은 상기 제1 전극과 상기 제3 전극 사이의 간격보다 큰 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 뱅크는 복수의 제1 뱅크부 및 상기 제1 뱅크부보다 상기 제2 방향으로 측정된 폭이 큰 제2 뱅크부를 포함하고,
    상기 제1 뱅크부는 상기 제3 전극 중 상기 제1 전극의 상기 제1 부분과 대향하는 부분에 위치하고,
    상기 제2 뱅크부는 상기 제3 전극 중 상기 제1 전극의 상기 제2 부분과 대향하는 부분에 위치한 표시 장치.
  9. 제1 항에 있어서,
    상기 복수의 전극은 상기 제1 부분 및 상기 제2 부분을 포함하여 상기 제1 전극과 상기 제2 방향으로 이격된 제2 전극을 더 포함하고,
    상기 복수의 발광 소자들은 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 표시 장치.
  10. 제1 항에 있어서,
    상기 복수의 전극들은 각각 적어도 일부분이 상기 서브 영역에 배치되고,
    상기 제1 절연층은 상기 서브 영역에 형성되어 상기 복수의 전극의 상면 일부를 노출하는 복수의 컨택부들을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 전극들 상에 배치되고 상기 발광 소자들 중 일부와 접촉하는 복수의 접촉 전극들을 더 포함하고,
    상기 접촉 전극들은 상기 발광 영역 및 상기 서브 영역에 배치되어 상기 서브 영역에 형성된 상기 복수의 컨택부를 통해 상기 전극들 중 일부와 접촉하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 방향으로 서로 이격된 복수의 상기 제1 부분들을 포함하고,
    상기 제2 부분은 상기 복수의 제1 부분들 사이에 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 복수의 발광 소자는 일 단부가 상기 제1 전극의 상기 제1 부분 상에 배치된 제1 발광 소자 그룹 및 상기 제1 전극의 다른 상기 제1 부분 상에 배치된 제2 발광 소자 그룹을 포함하고,
    상기 제1 발광 소자 그룹 및 상기 제2 발광 소자 그룹에 속한 상기 발광 소자들의 수는 일 단부가 상기 제1 전극의 상기 제2 부분 상에 배치된 상기 발광 소자들의 수보다 많은 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자들 상에 배치된 컬러 제어 구조물, 상기 컬러 제어 구조물 상에 배치된 컬러 필터층, 및 상기 컬러 제어 구조물 상에 배치되고 상기 컬러 필터층을 둘러싸는 제1 차광 부재를 더 포함하고,
    상기 컬러 필터층은 상기 제1 전극의 상기 복수의 제1 부분들과 중첩하도록 배치되고,
    상기 제1 차광 부재는 상기 제1 전극의 상기 제2 부분과 중첩하는 부분을 포함하는 표시 장치.
  15. 제1 방향으로 연장된 복수의 제1 뱅크들, 및 상기 복수의 제1 뱅크들 사이에서 상기 제1 방향으로 연장된 제2 뱅크;
    상기 복수의 제1 뱅크들 상에 배치되어 상기 제1 방향으로 연장된 복수의 제1 타입 전극들;
    복수의 상기 제1 타입 전극들 사이에서 상기 제2 뱅크 상에 배치되어 상기 복수의 제1 타입 전극들과 제2 방향으로 이격된 복수의 제2 타입 전극들;
    상기 복수의 제1 타입 전극 및 상기 제2 타입 전극 상에 배치된 복수의 발광 소자들을 포함하고,
    상기 제2 뱅크는 복수의 제1 뱅크부 및 상기 제1 뱅크부보다 상기 제2 방향으로 측정된 폭이 큰 제2 뱅크부를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 타입 전극은 상기 제2 타입 전극 중 상기 제1 뱅크부 상에 배치된 부분과 대향하는 제1 부분, 및 상기 제2 타입 전극 중 상기 제2 뱅크부 상에 배치된 부분과 대향하는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분보다 상기 제2 방향으로 측정된 폭이 큰 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 타입 전극과 상기 제2 타입 전극 사이의 간격은 상기 제1 뱅크와 상기 제2 뱅크 사이의 간격보다 작은 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 타입 전극은 상기 제1 부분의 상기 제2 타입 전극과 대향하는 내측변이 상기 제2 부분의 상기 제2 타입 전극과 대향하는 내측변과 상기 제1 방향으로 나란한 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 뱅크는 상기 제1 뱅크부와 상기 제2 방향으로 이격된 제3 뱅크부, 및 상기 제2 뱅크부와 상기 제2 방향으로 이격되고 상기 제3 뱅크부보다 상기 제2 방향으로 측정된 폭이 큰 제4 뱅크부를 포함하고,
    상기 제1 뱅크부와 상기 제3 뱅크부 사이의 간격은 상기 제2 뱅크부와 상기 제4 뱅크부 사이의 간격보다 큰 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 뱅크는 상기 제3 뱅크부와 상기 제4 뱅크부의 상기 제2 뱅크와 대향하지 않는 외측변들이 상기 제1 방향으로 나란한 표시 장치.
PCT/KR2022/095001 2021-01-04 2022-01-03 표시 장치 WO2022146131A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202280008629.3A CN116830268A (zh) 2021-01-04 2022-01-03 显示设备

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0000292 2021-01-04
KR1020210000292A KR20220099145A (ko) 2021-01-04 2021-01-04 표시 장치

Publications (1)

Publication Number Publication Date
WO2022146131A1 true WO2022146131A1 (ko) 2022-07-07

Family

ID=82219017

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/095001 WO2022146131A1 (ko) 2021-01-04 2022-01-03 표시 장치

Country Status (4)

Country Link
US (1) US20220216264A1 (ko)
KR (1) KR20220099145A (ko)
CN (1) CN116830268A (ko)
WO (1) WO2022146131A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220053765A (ko) * 2020-10-22 2022-05-02 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367705A1 (en) * 2013-06-17 2014-12-18 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR20180122542A (ko) * 2017-05-03 2018-11-13 이노럭스 코포레이션 디스플레이 장치
KR20200010706A (ko) * 2018-07-20 2020-01-31 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR20200027136A (ko) * 2018-09-03 2020-03-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367705A1 (en) * 2013-06-17 2014-12-18 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR20180122542A (ko) * 2017-05-03 2018-11-13 이노럭스 코포레이션 디스플레이 장치
KR20200010706A (ko) * 2018-07-20 2020-01-31 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR20200027136A (ko) * 2018-09-03 2020-03-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치

Also Published As

Publication number Publication date
CN116830268A (zh) 2023-09-29
US20220216264A1 (en) 2022-07-07
KR20220099145A (ko) 2022-07-13

Similar Documents

Publication Publication Date Title
WO2021149863A1 (ko) 표시 장치
WO2021162180A1 (ko) 표시 장치
WO2021225284A1 (ko) 표시 장치
WO2021242074A1 (ko) 표시 장치
WO2021125704A1 (ko) 표시 장치
WO2022035233A1 (ko) 표시 장치
WO2022154517A1 (ko) 표시 장치
WO2021066287A1 (ko) 표시 장치 및 이의 제조 방법
WO2022030763A1 (ko) 표시 장치
WO2022045698A1 (ko) 표시 장치
WO2020111453A1 (ko) 표시 장치
WO2022146131A1 (ko) 표시 장치
WO2021091062A1 (ko) 표시 장치
WO2021215585A1 (ko) 표시 장치
WO2022025395A1 (ko) 표시 장치
WO2022019547A1 (ko) 표시 장치
WO2022050685A1 (ko) 표시 장치
WO2021235689A1 (ko) 표시 장치
WO2022149813A1 (ko) 표시 장치
WO2022059986A1 (ko) 표시 장치
WO2022031104A1 (ko) 표시 장치
WO2021206217A1 (ko) 표시 장치 및 이의 제조 방법
WO2021033843A1 (ko) 표시 장치
WO2023177195A1 (ko) 표시 장치
WO2022169178A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22734804

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280008629.3

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22734804

Country of ref document: EP

Kind code of ref document: A1