WO2022059986A1 - 표시 장치 - Google Patents

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WO2022059986A1
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voltage line
light emitting
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PCT/KR2021/012088
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차종환
추승진
이제민
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삼성디스플레이 주식회사
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    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a display device in which the number of processes is reduced by forming a wiring to which a voltage is applied as a lower conductive layer.
  • a display device provides a first substrate, a first conductive layer including a first voltage wire and a second voltage wire disposed on the first substrate, and a first conductive layer on the first conductive layer a first transistor disposed on and electrically connected to the first voltage line, a plurality of first banks disposed on the first transistor and spaced apart from each other, a first transistor disposed on the first bank and electrically connected to the first transistor a first electrode and a second electrode disposed on the first bank and electrically connected to the second voltage line, a plurality of light emitting devices disposed on the first electrode and the second electrode, and one end of the light emitting device; a first contact electrode in contact with and disposed on the first electrode; and a second contact electrode in contact with the other end of the light emitting device and disposed on the second electrode.
  • the first electrode and the second electrode may be disposed on different first banks and spaced apart from each other, and the light emitting device may be disposed between the first banks spaced apart from each other.
  • the light emitting device may be directly disposed on the first electrode and the second electrode.
  • It may further include a first insulating layer disposed on the first electrode and the second electrode, and the light emitting device may be disposed directly on the first insulating layer.
  • the first contact electrode penetrates the first insulating layer and contacts the first electrode through an opening exposing a portion of the upper surface of the first electrode, and the second contact electrode penetrates the first insulating layer and passes through the first insulating layer.
  • the second electrode may be in contact with the second electrode through another opening exposing a portion of the upper surface of the second electrode.
  • the light emitting device may further include an insulating layer disposed on the light emitting device exposing one end and the other end thereof, wherein one side of each of the first contact electrode and the second contact electrode is disposed on the insulating layer there is.
  • a third conductive layer including a source electrode and a drain electrode of the transistor may be further included.
  • a third voltage wiring including a first wiring pattern disposed on the same layer as the first conductive layer and a second wiring pattern disposed on the same layer as the third conductive layer and in contact with the first wiring pattern; and A fourth voltage line disposed on the same layer as the third conductive layer may be further included.
  • the second wiring pattern contacts the first wiring pattern through a contact hole penetrating the buffer layer, the first gate insulating layer, and the first interlayer insulating layer, and the fourth voltage wiring connects the buffer layer and the first gate insulating layer.
  • the second voltage line may be directly contacted through a contact hole penetrating through the layer and the first interlayer insulating layer.
  • the second electrode may contact the fourth voltage line.
  • the first wiring pattern and the first voltage line may be in contact with each other.
  • the first wiring pattern may be disposed to overlap the light emitting device in a thickness direction.
  • the first bank may be directly disposed on the first interlayer insulating layer.
  • At least a portion of the first electrode and the second electrode may be directly disposed on the first interlayer insulating layer.
  • a second interlayer insulating layer may be further included between the third conductive layer and the first bank, and the second interlayer insulating layer may include silicon nitride (SiNx).
  • a display device includes a first voltage line and a second voltage line extending in a first direction and spaced apart from each other in a second direction, and extending in the second direction and spaced apart from each other in a first direction. and a third voltage line and a fourth voltage line crossing the first voltage line and the second voltage line, respectively, a first electrode extending in the second direction and partially overlapping the third voltage line, and the second voltage line a second electrode extending in two directions, partially overlapping the fourth voltage line and spaced apart from the first electrode in the first direction, disposed on the first electrode and the second electrode and spaced apart from the first electrode in the second direction a plurality of light emitting elements extending in the second direction and disposed on the first electrode and in contact with one end of the light emitting element, and a first contact electrode extending in the second direction and disposed on the second electrode and a second contact electrode in contact with the other end of the light emitting device, wherein the first contact electrode is electrically connected to the first voltage line and the second contact electrode
  • the first voltage line and the second voltage line may be formed of a conductive layer disposed on a layer different from that of the fourth voltage line.
  • the third voltage line includes a first wiring pattern extending in the second direction between the first voltage line and the second voltage line, and extending in the second direction to partially overlap the first wiring pattern, and A first voltage line and a second wiring pattern crossing the second voltage line may be included, and the first wiring pattern and the second wiring pattern may be directly connected to each other.
  • the fourth voltage line may directly contact the second voltage line at a portion crossing the second voltage line.
  • the first electrode may include an extension portion extending in the second direction and an extension portion connected to the extension portion and having a width greater than that of the extension portion and in which the light emitting device is disposed.
  • the first electrode includes a first extension portion and a second extension portion extending in the second direction to be alternately disposed, and a connecting portion connecting the first extension portion and the second extension portion and extending in the first direction and the light emitting device may be disposed on the second extension portion and the second electrode.
  • voltage wires for applying a power voltage to the light emitting device are separated by conductive layers disposed on different layers.
  • a separate conductive layer for voltage wires may be omitted, and a manufacturing process of the display device may be shortened.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a schematic layout view illustrating wirings included in a display device according to an exemplary embodiment.
  • 3 is an equivalent circuit diagram of one sub-pixel according to an exemplary embodiment.
  • FIG. 4 is a schematic plan view illustrating wirings disposed in one pixel of a display device according to an exemplary embodiment.
  • FIG. 5 is a layout diagram illustrating a plurality of conductive layers included in one pixel of a display device according to an exemplary embodiment.
  • FIG. 6 is a layout diagram illustrating a plurality of conductive layers included in one sub-pixel of a display device according to an exemplary embodiment.
  • FIG. 7 is a schematic plan view illustrating a plurality of electrodes and banks included in one pixel of a display device according to an exemplary embodiment.
  • FIGS. 6 and 7 are cross-sectional views taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIGS. 6 and 7 .
  • FIG. 9 is a cross-sectional view taken along lines Q4-Q4' and Q5-Q5' of FIGS. 6 and 7 .
  • FIGS. 6 and 7 are cross-sectional views taken along lines Q6-Q6' and Q7-Q7' of FIGS. 6 and 7 .
  • FIG. 11 is a cross-sectional view taken along the line Q8-Q8' of FIGS. 6 and 7 .
  • FIG. 12 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • FIG. 13 is a schematic diagram of a light emitting device according to an embodiment.
  • FIG. 14 to 19 are cross-sectional views sequentially illustrating a manufacturing process of a display device according to an exemplary embodiment.
  • FIG. 20 is a cross-sectional view illustrating a partial cross-section of a display device according to another exemplary embodiment.
  • 21 is a cross-sectional view illustrating a partial cross-section of a display device according to another exemplary embodiment.
  • FIG. 22 is a cross-sectional view illustrating a partial cross-section of a display device according to another exemplary embodiment.
  • FIG. 23 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • FIG. 24 is a cross-sectional view taken along the line Q9-Q9' of FIG. 23 .
  • 25 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • Elements or layers are referred to as “on” of another element or layer, including cases in which another layer or other element is interposed immediately on or in the middle of another element.
  • those referred to as “Below”, “Left” and “Right” refer to cases where they are interposed immediately adjacent to other elements or interposed other layers or other materials in the middle.
  • Like reference numerals refer to like elements throughout.
  • FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment.
  • “upper”, “top”, and “top” refer to an upper direction with respect to the display device 10 , that is, one direction in the third direction DR3
  • “lower”, “bottom”, and “bottom” ” indicates the other direction of the third direction DR3.
  • “left”, “right”, “top”, and “bottom” indicate directions when the display device 10 is viewed from a plane. For example, “left” is one direction in the first direction DR1, “right” is the other direction in the first direction DR1, “up” is one direction in the second direction DR2, and “bottom” is It indicates the other direction of the second direction DR2.
  • the display device 10 displays a moving image or a still image.
  • the display device 10 may refer to any electronic device that provides a display screen.
  • a television that provides a display screen, a laptop computer, a monitor, a billboard, the Internet of Things, a mobile phone, a smart phone, a tablet PC (Personal Computer), an electronic watch, a smart watch, a watch phone, a head mounted display, a mobile communication terminal,
  • An electronic notebook, an electronic book, a portable multimedia player (PMP), a navigation system, a game console, a digital camera, a camcorder, etc. may be included in the display device 10 .
  • the display device 10 includes a display panel that provides a display screen.
  • the display panel include an inorganic light emitting diode display panel, an organic light emitting display panel, a quantum dot light emitting display panel, a plasma display panel, a field emission display panel, and the like.
  • an inorganic light emitting diode display panel is applied is exemplified as an example of the display panel, but the present invention is not limited thereto, and the same technical idea may be applied to other display panels if applicable.
  • the shape of the display device 10 may be variously modified.
  • the display device 10 may have a shape such as a long rectangle, a long rectangle, a square, a rectangle with rounded corners (vertices), other polygons, or a circle.
  • the shape of the display area DPA of the display device 10 may also be similar to the overall shape of the display device 10 . In FIG. 1 , the display device 10 and the display area DPA having a horizontal long rectangular shape are illustrated.
  • the display device 10 may include a display area DPA and a non-display area NDA.
  • the display area DPA is an area in which a screen can be displayed
  • the non-display area NDA is an area in which a screen is not displayed.
  • the display area DPA may be referred to as an active area
  • the non-display area NDA may also be referred to as a non-active area.
  • the display area DPA may generally occupy the center of the display device 10 .
  • the display area DPA may include a plurality of pixels PX.
  • the plurality of pixels PX may be arranged in a matrix direction.
  • the shape of each pixel PX may be a rectangular shape or a square shape in plan view, but is not limited thereto, and each side may have a rhombus shape inclined with respect to one direction.
  • Each pixel PX may be alternately arranged in a stripe type or a pentile type.
  • each of the pixels PX may include one or more light emitting devices ED that emit light in a specific wavelength band to display a specific color.
  • a non-display area NDA may be disposed around the display area DPA.
  • the non-display area NDA may completely or partially surround the display area DPA.
  • the display area DPA may have a rectangular shape, and the non-display area NDA may be disposed adjacent to four sides of the display area DPA.
  • the non-display area NDA may constitute a bezel of the display device 10 .
  • Wires or circuit drivers included in the display device 10 may be disposed in each non-display area NDA, or external devices may be mounted thereon.
  • FIG. 2 is a schematic layout view illustrating wirings included in a display device according to an exemplary embodiment.
  • the display device 10 may include a plurality of wires.
  • the plurality of wirings may include a first scan line SCL, a second scan line SSL, a data line DTL, a fifth voltage line VIL, a first voltage line VDL, a second voltage line VSL, and the like. may include Also, although not shown in the drawings, other wires may be further disposed in the display device 10 .
  • the first scan line SCL and the second scan line SSL may extend in the first direction DR1 .
  • the first scan line SCL and the second scan line SSL may be connected to the scan driver SDR.
  • the scan driver SDR may include a driving circuit.
  • the scan driver SDR may be disposed on one side of the display area DPA in the first direction DR1 , but is not limited thereto.
  • the scan driver SDR may be connected to the signal wiring pattern CWL, and at least one end of the signal wiring pattern CWL may be connected to an external device by forming a pad WPD_CW on the non-display area NDA.
  • connection may mean that one member is connected to another member through mutual physical contact, as well as being connected through another member.
  • one part and another part are interconnected due to the integrated member as one integral member.
  • connection between one member and another member may be interpreted as including an electrical connection through another member in addition to a direct contact connection.
  • the data line DTL and the fifth voltage line VIL may extend in a second direction DR2 crossing the first direction DR1 .
  • the fifth voltage line VIL may further include a portion branching from the portion in the first direction DR1 .
  • the first voltage line VDL and the second voltage line VSL are disposed to extend in the first direction DR1 and the second direction DR2 .
  • a portion extending in the first direction DR1 and a portion extending in the second direction DR2 are conductively disposed on different layers. It is made of a layer and may have a mesh structure on the entire surface of the display area DPA. However, the present invention is not limited thereto.
  • Each pixel PX of the display device 10 may be connected to at least one data line DTL, a fifth voltage line VIL, a first voltage line VDL, and a second voltage line VSL.
  • the data line DTL, the fifth voltage line VIL, the first voltage line VDL, and the second voltage line VSL may be electrically connected to at least one wiring pad WPD.
  • Each wiring pad WPD may be disposed in the non-display area NDA.
  • the wiring pad WPD_DT (hereinafter, referred to as a 'data pad') of the data line DTL is disposed on one side of the second direction DR2 of the display area DPA in the pad area PDA
  • the wiring pad WPD_Vint (hereinafter, 'initialization voltage pad') of the fifth voltage line VIL, the wiring pad WPD_VDD of the first voltage line VDL (hereinafter, the first power pad '), and the second voltage line (VSL)
  • the wiring pad WPD_VSS hereinafter, a 'second power pad', may be disposed in the pad area PDA located on the other side of the display area DPA in the second direction DR2.
  • the data pad WPD_DT, the initialization voltage pad WPD_Vint, the first power pad WPD_VDD, and the second power pad WPD_VSS are all the same area, for example, a non-display area located above the display area DPA. NDA) can also be deployed.
  • An external device may be mounted on the wiring pad WPD.
  • the external device may be mounted on the wiring pad WPD through an anisotropic conductive film, ultrasonic bonding, or the like.
  • Each pixel PX or sub-pixel PXn (n is an integer of 1 to 3) of the display device 10 includes a pixel driving circuit.
  • the above-described wirings may apply a driving signal to each pixel driving circuit while passing through or around each pixel PX.
  • the pixel driving circuit may include a transistor and a capacitor. The number of transistors and capacitors in each pixel driving circuit may be variously modified.
  • each sub-pixel PXn of the display device 10 may have a 3T1C structure in which a pixel driving circuit includes three transistors and one capacitor.
  • the pixel driving circuit will be described using the 3T1C structure as an example, but the present invention is not limited thereto, and various other modified pixel PX structures such as a 2T1C structure, a 7T1C structure, and a 6T1C structure may be applied.
  • 3 is an equivalent circuit diagram of one sub-pixel according to an exemplary embodiment.
  • each sub-pixel PXn of the display device 10 includes three transistors T1 , T2 , T3 and one storage capacitor Cst in addition to the light emitting element ED.
  • the light emitting device ED emits light according to the current supplied through the first transistor T1 .
  • the light emitting device ED may be connected to the first transistor T1 and the second voltage line VSL through a first electrode, a second electrode, and a plurality of contact electrodes, which will be described later.
  • the light emitting device ED may emit light in a specific wavelength band by the transmitted electrical signal.
  • One electrode of the light emitting device ED is connected to the source electrode of the first transistor T1 , and the other electrode has a low potential voltage lower than the high potential voltage (hereinafter, the first power voltage) of the first voltage line VDL. Hereinafter, it may be connected to a second voltage line VSL to which a second power voltage is supplied. In addition, the other electrode of the light emitting device ED may be connected to the source electrode of the second transistor T2 .
  • the first transistor T1 adjusts the current flowing from the first voltage line VDL to which the first power voltage is supplied to the light emitting device ED according to the voltage difference between the gate electrode and the source electrode.
  • the first transistor T1 may be a driving transistor for driving the light emitting device ED.
  • the gate electrode of the first transistor T1 is connected to the source electrode of the second transistor T2 , the source electrode is connected to the first electrode of the light emitting device ED, and the drain electrode is the first power supply voltage applied thereto. 1 may be connected to the voltage line VDL.
  • the second transistor T2 is turned on by the first scan signal of the first scan line SCL to connect the data line DTL to the gate electrode of the first transistor T1 .
  • the gate electrode of the second transistor T2 may be connected to the first scan line SCL, the source electrode may be connected to the gate electrode of the first transistor T1 , and the drain electrode may be connected to the data line DTL.
  • the third transistor T3 is turned on by the second scan signal of the second scan line SSL to connect the fifth voltage line VIL to one electrode of the light emitting device ED.
  • the gate electrode of the third transistor T3 is connected to the second scan line SSL, the drain electrode is connected to the fifth voltage line VIL, and the source electrode is one electrode or the first transistor of the light emitting device ED. It may be connected to the source electrode of (T1).
  • each of the transistors T1 , T2 , and T3 are not limited to the above description, and vice versa.
  • each of the transistors T1 , T2 , and T3 may be formed of a thin film transistor.
  • each of the transistors T1 , T2 , and T3 has been mainly described as being formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but is not limited thereto. That is, each of the transistors T1 , T2 , and T3 may be formed of a P-type MOSFET, some may be formed of an N-type MOSFET, and some may be formed of a P-type MOSFET.
  • the storage capacitor Cst is formed between the gate electrode and the source electrode of the first transistor T1 .
  • the storage capacitor Cst stores a difference voltage between the gate voltage and the source voltage of the first transistor T1 .
  • FIG. 4 is a schematic plan view illustrating wirings disposed in one pixel of a display device according to an exemplary embodiment.
  • 4 illustrates a schematic shape of a plurality of wires and a second bank BNL2 disposed in each pixel PX of the display device 10 and disposed in the emission area EMA of each sub-pixel PXn.
  • the members and some conductive layers disposed thereunder are omitted.
  • both sides of the first direction DR1 may be referred to as left and right, respectively
  • both sides of the second direction DR2 may be referred to as upper and lower sides, respectively.
  • each of the plurality of pixels PX of the display device 10 may include a plurality of sub-pixels PXn, where n is an integer of 1 to 3 .
  • one pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color
  • the second sub-pixel PX2 emits light of a second color
  • the third sub-pixel PX3 emits light of a third color.
  • the first color may be blue
  • the second color may be green
  • the third color may be red.
  • each of the sub-pixels PXn may emit light of the same color.
  • Each of the sub-pixels PXn of the display device 10 may include an emission area EMA and a non-emission area (not shown).
  • the light emitting area EMA is an area in which a light emitting element ('ED' in FIG. 13 ) is disposed to emit light in a specific wavelength band
  • the non-emission area is an area in which the light emitting device ED is not disposed and is emitted from the light emitting device ED. It may be an area from which the light is not emitted because the received lights do not reach it.
  • the light emitting area may include a region in which the light emitting device ED is disposed, and an area adjacent to the light emitting device ED, in which light emitted from the light emitting device ED is emitted.
  • the light emitting region is not limited thereto, and the light emitting region may include a region in which light emitted from the light emitting device ED is reflected or refracted by other members to be emitted.
  • the plurality of light emitting devices ED may be disposed in each sub-pixel PXn, and a light emitting area may be formed including an area in which they are disposed and an area adjacent thereto.
  • each sub-pixel PXn may include a sub-area CBA disposed in the non-emission area.
  • the sub-area CBA may be disposed on one side of the light-emitting area EMA in the second direction DR2 and may be disposed between the light-emitting areas EMA of the sub-pixels PXn adjacent to each other in the second direction DR2 .
  • a plurality of light emitting areas EMA and sub areas CBA may be arranged in the display area DPA of the display device 10 .
  • the plurality of light-emitting areas EMA and sub-areas CBA are each repeatedly arranged in a first direction DR1 , and the light-emitting area EMA and sub-area CBA are arranged in a second direction DR2 .
  • a distance between the sub-regions CBA in the first direction DR1 may be smaller than a distance between the sub-regions CBA in the first direction DR1 of the light emitting area EMA.
  • a second bank BNL2 is disposed between the sub-regions CBA and the light-emitting area EMA, and an interval therebetween may vary according to a width of the second bank BNL2 .
  • each sub pixel PXn may be disposed.
  • the electrodes RME1 and RME2 disposed in each sub-pixel PXn may be disposed to be separated from each other in the sub-region CBA.
  • the second bank BNL2 may be disposed in a grid pattern on the entire surface of the display area DPA, including portions extending in the first and second directions DR1 and DR2 in plan view.
  • the second bank BNL2 is disposed across the boundary of each sub-pixel PXn to distinguish neighboring sub-pixels PXn.
  • the second bank BNL2 is disposed to surround the emission area EMA and the sub area CBA disposed in each sub-pixel PXn to distinguish them.
  • a portion of the second bank BNL2 extending in the second direction DR2 may have a greater width than a portion disposed between the light emitting areas EMA and a portion disposed between the sub areas CBA. Accordingly, the interval between the sub-regions CBA may be smaller than the interval between the light-emitting areas EMA.
  • a plurality of wirings are disposed in each pixel PX and sub-pixel PXn of the display device 10 .
  • the voltage is disposed across several sub-pixels PXn. It includes a distribution line IDL, a first voltage line VDL, and a second voltage line VSL.
  • the display device 10 includes a data line DTL, a fifth voltage line VIL, a third voltage line VL1 , and a fourth voltage line VL2 that are disposed to extend in the second direction DR2 . do.
  • the first voltage line VDL and the second voltage line VSL extend in the first direction DR1 and are disposed across a plurality of sub-pixels PXn adjacent to each other in the first direction DR1 .
  • a plurality of first voltage lines VDL and second voltage lines VSL are disposed to be spaced apart from each other in the second direction DR2 , and each first voltage line VDL and second voltage line VSL are disposed in the display area DPA.
  • the VSLs may be disposed across the plurality of sub-pixels PXn arranged in the same row.
  • the first voltage line VDL is disposed below the emission area EMA in a plan view
  • the second voltage line VSL is the light emission area EMA in a plan view. placed on top of A first voltage line VDL and a second voltage line VSL connected to different sub-pixels PXn are adjacent to a boundary with another pixel PX or sub-pixel PXn adjacent in the second direction DR2 . can be placed.
  • the first voltage line VDL may be electrically connected to the drain electrode of the first transistor T1 , and may apply a first power voltage to the first transistor T1 .
  • the second voltage line VSL may be electrically connected to a second electrode RME2 to be described later to apply a second power voltage to the light emitting device ED.
  • the voltage division line IDL may be disposed for each pixel PX and may be disposed over three sub-pixels PXn.
  • the voltage distribution line IDL may be disposed above the first voltage line VDL in a plan view to extend in the first direction DR1 .
  • the voltage division line IDL may be electrically connected to the fifth voltage line VIL to transmit the initialization voltage Vint applied to each pixel PX to each sub-pixel PXn.
  • the voltage distribution line IDL directly contacts the fifth voltage line VIL through a contact hole ('CT10' in FIG. 6 ), and the drain electrode of the third transistor T3 of each sub-pixel PXn can be electrically connected to.
  • the initialization voltage applied from the fifth voltage line VIL is applied to the third transistor of each sub-pixel PXn. (T3) can be applied simultaneously.
  • the first voltage line VDL, the second voltage line VSL, and the voltage distribution line IDL may be formed of a first conductive layer.
  • the first conductive layer may further include another conductive layer in addition to the wirings and lines.
  • the first scan line SCL extends in the first direction DR1 and is disposed across the plurality of sub-pixels PXn arranged in the first direction DR1 .
  • a plurality of first scan lines SCL are disposed to be spaced apart from each other in the second direction DR2 , and each of the first scan lines SCL includes a plurality of sub-pixels PXn arranged in the same row. can be placed across.
  • the first scan line SCL may be disposed above the center of each pixel PX or sub-pixel PXn in a plan view or below the second voltage line VSL.
  • the first scan line SCL may include a portion protruding downward toward the emission area EMA of each sub-pixel PXn.
  • the protruding portion of the first scan line SCL may serve as a gate electrode of the second transistor T2 and may apply a first scan signal to the second transistor T2 .
  • the first scan line SCL may be connected to the gate electrode of the second transistor T2 through an electrode disposed on another conductive layer.
  • the second scan line SSL extends in the first direction DR1 and is disposed across the plurality of sub-pixels PXn arranged in the first direction DR1 .
  • a plurality of second scan lines SSL are disposed to be spaced apart from each other in the second direction DR2 in the display area DPA, and each of the second scan lines SSL includes a plurality of sub-pixels PXn arranged in the same row. can be placed across.
  • the second scan line SSL may be disposed below the center of each pixel PX or sub-pixel PXn in a plan view or above the first voltage line VDL.
  • the second scan line SSL may include a portion protruding upward toward the emission area EMA of each sub-pixel PXn.
  • the protruding portion of the second scan line SSL may serve as a gate electrode of the third transistor T3 and may apply a second scan signal to the third transistor T3 .
  • the second scan line SSL may be connected to the gate electrode of the third transistor T3 through an electrode disposed on another conductive layer.
  • the first scan line SCL and the second scan line SSL may be formed of a second conductive layer disposed on the first conductive layer.
  • the second conductive layer may further include other wirings or patterns in addition to the wirings and lines.
  • the data line DTL extends in the second direction DR2 and is disposed across the plurality of sub-pixels PXn arranged in the second direction DR2 .
  • a plurality of data lines DTL may be disposed to be spaced apart from each other in the first direction DR1 in the display area DPA, and each data line DTL may be disposed across a plurality of sub-pixels PXn arranged in the same column. there is.
  • the data line DTL may be disposed adjacent to the center of each sub-pixel PXn in a plan view. However, the position of the data line DTL may be located in the center of each sub-pixel PXn with respect to the emission area EMA surrounded by the second bank BNL2, but is connected to the sub-pixel PXn.
  • the data line DTL may be disposed in the emission area EMA of another sub-pixel PXn adjacent in the first direction DR1 . That is, in the drawing, the data line DTL crossing the emission area EMA of any one sub-pixel PXn in the second direction DR2 is not connected to the corresponding sub-pixel PXn and moves in the first direction DR1 . It may be a data line DTL connected to another adjacent sub-pixel PXn. However, the present invention is not limited thereto.
  • the data line DTL may be electrically connected to the drain electrode of the second transistor T2 , and may apply a data signal to the second transistor T2 .
  • the fifth voltage line VIL extends in the second direction DR2 and is disposed across the plurality of pixels PXs arranged in the second direction DR2 .
  • a plurality of fifth voltage lines VIL are disposed to be spaced apart from each other in the first direction DR1 , and each of the fifth voltage lines VIL is connected to a plurality of sub-pixels PXn arranged in the same column. can be placed across.
  • the fifth voltage line VIL may be disposed on the left side of the data line DTL in a plan view.
  • the fifth voltage line VIL may be arranged one line per three sub-pixels PXn or one pixel PX arranged in the first direction DR1 , and the voltage distribution line IDL and connected to transmit an initialization voltage to each sub-pixel PXn.
  • the fifth voltage line VIL may be electrically connected to the drain electrode of the third transistor T3 , and may apply an initialization voltage to the third transistor T3 .
  • the third transistor T3 of each sub-pixel PXn may transfer the initialization voltage applied from the voltage line VIL to the source electrode of the first transistor T1 to initialize the source electrode of the first transistor T1 . there is.
  • a sensing signal for external compensation of the first transistor T1 and the light emitting device ED may be applied to the fifth voltage line VIL.
  • the fifth voltage line VIL may sense the voltage of the source electrode of the first transistor T1 in order to calculate the threshold voltage and electron mobility of the first transistor T1 , and transmit the sensed voltage to the external compensation circuit.
  • the fifth voltage line VIL senses the voltage of the source electrode of the first transistor T1 applied to the first electrode of the light emitting element ED in order to calculate the degree of deterioration of the light emitting element ED, and transmits it to the outside. It can be passed to the compensation circuit.
  • the third voltage line VL1 and the fourth voltage line VL2 extend in the second direction DR2 and are disposed across a plurality of sub-pixels PXn adjacent to each other in the second direction DR2 .
  • a plurality of third voltage lines VL1 and fourth voltage lines VL2 are disposed to be spaced apart from each other in the first direction DR1 , respectively, and each of the third voltage lines VL1 and the fourth voltage lines VL2 are disposed in the display area DPA.
  • the VL2s may be disposed across the plurality of sub-pixels PXn arranged in the same column.
  • the third voltage line VL1 may include a first wiring pattern VL_B and a second wiring pattern VL_D formed of conductive layers disposed on different layers.
  • the first wiring pattern VL_B may be formed of the same first conductive layer as the first voltage line VDL
  • the second wiring pattern VL_D may be formed of the same conductive layer as the data line DTL.
  • the first wiring pattern VL_B and the second wiring pattern VL_D are respectively disposed to extend in the second direction DR2 and overlap each other in the emission area EMA.
  • the first wiring pattern VL_B is disposed over the light-emitting area EMA and the non-emission area of the sub-pixel PXn
  • the second wiring pattern VL_D is a second wiring pattern in addition to the light-emitting area EMA and the non-emission area. It may be disposed across the boundary of the sub-pixels PXn adjacent in the direction DR2 .
  • the second wiring pattern VL_D may be disposed to cross the first voltage line VDL and the second voltage line VSL. 4 , a portion of the second wiring pattern VL_D is illustrated, and the upper portion and the lower portion of the drawing are the second wiring patterns VL_D disposed over different sub-pixels PXn, respectively. can be
  • the fourth voltage line VL2 may be formed of the same conductive layer as that of the data line DTL and may extend in the second direction DR2 .
  • the third voltage line VL1 is disposed on the left side of the data line DTL, and the fourth voltage line VL2 is disposed between the third voltage line VL1 and the data line DTL or the fifth voltage line VIL. can be placed.
  • the third voltage line VL1 and the fourth voltage line VL2 may each extend in the second direction DR2 and may be disposed across the plurality of sub-pixels PXn arranged in the second direction DR2 . Also, they may be disposed to cross the first voltage line VDL and the second voltage line VSL.
  • a plurality of third voltage lines VL1 and fourth voltage lines VL2 are disposed over the entire surface of the display area DPA, and they may be spaced apart from each other in the first direction DR1 .
  • the third voltage line VL1 is connected to the first voltage line VDL, and the fourth voltage line VL2 is connected to the second voltage line VSL.
  • the third voltage line VL1 transmits a signal applied through the first voltage line VDL to one electrode of the light emitting element ED, and the fourth voltage line VL2 is connected to the second voltage line VSL through the second voltage line VSL.
  • the applied signal may be transmitted to the other electrode of the light emitting device ED.
  • the first voltage line VDL is disposed below the emission area EMA in a plan view
  • the second voltage line VSL is the light emission area EMA in a plan view. placed on top of A first voltage line VDL and a second voltage line VSL connected to different sub-pixels PXn are adjacent to a boundary with another pixel PX or sub-pixel PXn adjacent in the second direction DR2 . can be placed.
  • the data line DTL, the fifth voltage line VIL, the second wiring pattern VL_D of the third voltage line VL1 , and the fourth voltage line VL2 have a third conductivity disposed on the second conductive layer. It may consist of layers.
  • the third conductive layer may further include other conductive layers in addition to the wirings and lines.
  • a circuit layer transmitting a signal for driving the light emitting device ED may include first to third conductive layers.
  • the first voltage line VDL and the second voltage line VSL for applying a power supply voltage to the light emitting device ED are respectively disposed on the first conductive layer, and the third voltage line (VDL) disposed on the third conductive layer VL1) and the fourth voltage line VL2.
  • the display device 10 can reduce the number of conductive layers constituting the circuit layer, so that there is an advantage in the manufacturing process.
  • the structure of each sub-pixel PXn will be described in more detail with reference to other drawings.
  • FIG. 5 is a layout diagram illustrating a plurality of conductive layers included in one pixel of a display device according to an exemplary embodiment.
  • 6 is a layout diagram illustrating a plurality of conductive layers included in one sub-pixel of a display device according to an exemplary embodiment.
  • 7 is a schematic plan view illustrating a plurality of electrodes and banks included in one pixel of a display device according to an exemplary embodiment.
  • 8 is a cross-sectional view taken along lines Q1-Q1', Q2-Q2', and Q3-Q3' of FIGS. 6 and 7 .
  • 9 is a cross-sectional view taken along lines Q4-Q4' and Q5-Q5' of FIGS. 6 and 7 .
  • 10 is a cross-sectional view taken along lines Q6-Q6' and Q7-Q7' of FIGS. 6 and 7 .
  • 11 is a cross-sectional view taken along the line Q8-Q8' of FIGS. 6 and 7 .
  • FIG. 5 shows a circuit layer disposed to correspond to a region divided with respect to the second bank BNL2 of FIG. 4
  • FIG. 6 is the circuit of FIG. 5 irrespective of the region divided by the second bank BNL2 of FIG.
  • the layers only a circuit layer connected to one sub-pixel PXn is shown.
  • 7 is a display element layer disposed in each pixel PX, and is illustrated based on each sub-pixel PXn divided by the second bank BNL2. 7 illustrates an arrangement of the plurality of banks BNL1 and BNL2 and the contact electrodes CNE1 and CNE2 in addition to the respective electrodes RME1 and RME2 and the light emitting element ED. 8 and 9 show cross-sections of the first transistor T1, the second transistor T2, and the third transistor T3, and FIG. 11 illustrates a cross-section crossing both ends of the light emitting device ED.
  • the display device 10 may include a circuit layer and a display element layer.
  • the display element layer is a layer in which the first electrode RME1 and the second electrode RME2 are disposed including the light emitting element ED
  • the circuit layer includes a plurality of pixel circuit elements for driving the light emitting element ED.
  • the circuit layer may include a first scan line SCL, a second scan line SSL, a data line DTL, a fifth voltage line VIL, a first voltage line VDL, and a second voltage line ( VSL), each of the transistors T1 , T2 , and T3 may be included in addition to the third voltage line VL1 , and the fourth voltage line VL2 .
  • the display device 10 includes a first substrate SUB on which a circuit layer and display layers are disposed.
  • the first substrate SUB may be an insulating substrate, and may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate SUB may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, or the like.
  • a first conductive layer is disposed on the first substrate SUB.
  • the first conductive layer includes a first wiring pattern VL_B of the first voltage line VDL, the second voltage line VSL, the lower metal layer BML, the voltage distribution line IDL, and the third voltage line VL1.
  • the first voltage line VDL and the second voltage line VSL are disposed to extend in the first direction DR1 .
  • the first voltage line VDL and the second voltage line VSL are positioned to overlap the second bank BNL2 in the third direction DR3 in the thickness direction in the non-emission area so as not to overlap the light emitting area EMA. are placed They may be connected to the pads WPD_VDD and WPD_VSS of the pad area PDA, and a first power voltage and a second power voltage may be applied thereto.
  • the first voltage line VDL may be connected to the drain electrode of the first transistor T1 and the third voltage line VL1 through a first conductive pattern DP1 of a third conductive layer, which will be described later.
  • the second voltage line VSL may be connected to the second electrode RME2 through a fourth voltage line VL2 of a third conductive layer, which will be described later.
  • the first wiring pattern VL_B of the third voltage line VL1 may extend in the second direction DR2 and may be disposed over the emission area EMA. According to an embodiment, the first wiring pattern VL_B of the third voltage wiring VL1 may be disposed to overlap the light emitting devices ED in the thickness direction. As will be described later, in some embodiments, an insulating layer between the third conductive layer and the electrodes RME1 and RME2 may be omitted, and a portion of the electrodes RME1 and RME2 may be disposed on the same layer as the third conductive layer. The structure of the third conductive layer may be designed to secure a region in which the electrodes RME1 and RME2 may be disposed.
  • the third voltage line VL1 connects the second wiring patterns VL_D to other layers. It may include a first wiring pattern VL_B connected to the conductive layer.
  • the first wiring pattern VL_B may be a bypass wiring connecting the second wiring patterns VL_D of the third conductive layer in the region where the light emitting devices ED are disposed.
  • the voltage distribution line IDL may have a shape extending in the first direction DR1 and may be disposed across the first to third sub-pixels PX1 , PX2 , and PX3 .
  • the voltage division line IDL is connected to a fifth voltage line VIL of a third conductive layer and a drain electrode of a third transistor T3 to be described later, and is initialized to a third transistor T3 of each sub-pixel PXn. voltage can be transmitted.
  • the lower metal layer BML may be disposed on the first substrate SUB.
  • the lower metal layer BML is disposed to overlap the first active layer ACT1 of the semiconductor layer, which will be described later, and the first capacitance electrode CSE1 of the second conductive layer.
  • the lower metal layer BML1 prevents light from being incident on the active layer ACT1 of the first transistor or is electrically connected to the active layer ACT1 of the first transistor T1 to obtain electrical characteristics of the first transistor T1 . can perform a stabilizing function.
  • the lower metal layer BML may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto, and in some cases, the lower metal layer BML may be omitted, and may be disposed to overlap the active layers of the other transistors T1 , T2 , and T3 .
  • the buffer layer BL covers the first conductive layer and may be entirely disposed on the first substrate SUB.
  • the buffer layer BL is formed on the first substrate SUB to protect each transistor T1 , T2 , and T3 from moisture penetrating through the first substrate SUB, which is vulnerable to moisture permeation, and performs a surface planarization function.
  • the semiconductor layer is disposed on the buffer layer BL.
  • the semiconductor layer may include active layers ACT1 , ACT2 , and ACT3 of each of the transistors T1 , T2 , and T3 .
  • the first active layer ACT1 of the first transistor T1 may be disposed adjacent to and below the center of each sub-pixel PXn.
  • the second active layer ACT2 of the second transistor T2 is disposed above the center of each sub-pixel PXn, and the third active layer ACT3 of the third transistor T3 is the first active layer. It may be disposed below (ACT1).
  • a portion of the first active layer ACT1 may be disposed to overlap the lower metal layer BML.
  • the present invention is not limited thereto.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • each of the active layers ACT1 , ACT2 , and ACT3 may include a plurality of conductive regions and a channel region therebetween.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium- Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Zinc Oxide (IGZO), Indium-Gallium-Tin Oxide (IGTO), Indium -gallium-zinc-tin oxide (Indium-Gallium-Zinc-Tin Oxide, IGZTO), or the like.
  • the semiconductor layer may include polycrystalline silicon.
  • Polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the conductive regions of the active layers ACT1 , ACT2 , and ACT3 may be doped regions doped with impurities, respectively.
  • the present invention is not limited thereto.
  • the first gate insulating layer GI is disposed on the semiconductor layer and the buffer layer BL.
  • the first gate insulating layer GI may be disposed to cover upper surfaces of the semiconductor layer and the buffer layer BL.
  • the first gate insulating layer GI may function as a gate insulating layer of each transistor.
  • the second conductive layer is disposed on the first gate insulating layer GI.
  • the second conductive layer includes the gate electrodes G1, G2, and G3 of each of the transistors T1, T2, and T3, the first scan line SCL, the second scan line SSL, and the first capacitance of the storage capacitor
  • An electrode CSE1 may be included. Since the description of the first scan line SCL and the second scan line SSL is the same as described above, the plurality of gate electrodes and the first capacitance electrode CSE1 will be described below.
  • the gate electrodes G1 , G2 , and G3 of the second conductive layer may be disposed to partially overlap the active layers of the transistors T1 , T2 , and T3 , respectively.
  • the first gate electrode G1 of the first transistor T1 may be disposed to partially overlap the first active layer ACT1 .
  • the first gate electrode G1 may be integrated with a first capacitance electrode CSE1 of a storage capacitor to be described later.
  • the second gate electrode G2 of the second transistor T2 partially overlaps the second active layer ACT2
  • the third gate electrode G3 of the third transistor T3 partially overlaps the third active layer ACT2 . It is arranged to overlap the layer ACT3.
  • the second gate electrode G2 may be electrically connected to the first scan line SCL, and a first scan signal may be applied to the second transistor T2.
  • the third gate electrode G3 may be electrically connected to the second scan line SSL, and the third transistor T3 may apply a second scan signal to the gate electrode.
  • the second gate electrode G2 and the third gate electrode G3 may be integrally formed with the first scan line SCL and the second scan line SSL, respectively.
  • the first scan line SCL and the second scan line SSL include portions protruding in the second direction DR2 toward the emission area EMA, and some of the protruding portions each It may be a second gate electrode G2 and a third gate electrode G3 .
  • the first capacitance electrode CSE1 of the storage capacitor Cst is disposed between the first scan line SCL and the second scan line SSL.
  • the first capacitance electrode CSE1 may be electrically connected to the first gate electrode G1 of the first transistor T1 and the source electrode of the second transistor T2 .
  • the first capacitance electrode CSE1 may be formed integrally with the first gate electrode G1 , and may be connected to the source electrode of the second transistor T2 through a contact hole.
  • the first interlayer insulating layer IL1 is disposed on the second conductive layer.
  • the first interlayer insulating layer IL1 may be disposed to cover the second conductive layer to protect it.
  • the third conductive layer is disposed on the first interlayer insulating layer IL1.
  • the third conductive layer includes the source electrodes S1, S2, and S3 of each of the transistors T1, T2, and T3, the drain electrodes D1, D2, and D3, the data line DTL, and the third voltage line VL1.
  • the first conductive pattern DP1 may be included in addition to the second wiring pattern VL_D, the fourth voltage line VL2 , and the second capacitance electrode CSE2 of the storage capacitor. Since the description of the data line DTL and the fifth voltage line VIL is the same as that described above with reference to FIG. 4 , detailed descriptions thereof will be omitted hereinafter.
  • the first source electrode S1 and the first drain electrode D1 of the first transistor T1 are disposed to partially overlap the first active layer ACT1 .
  • the first source electrode S1 and the first drain electrode D1 are connected to the first active layer ( ACT1) can be individually contacted.
  • the first source electrode S1 is connected to the lower metal layer BML through the fourth contact hole CT4 penetrating the first interlayer insulating layer IL1, the first gate insulating layer GI, and the buffer layer BL. can be contacted
  • the first drain electrode D1 may be electrically connected to the first voltage line VDL, and the first source electrode S1 may be connected to the first electrode RME1 and the second capacitance electrode CSE2 of the storage capacitor.
  • the first drain electrode D1 may be connected to the first voltage line VDL through the first conductive pattern DP1 , and the first source electrode S1 is integrated with the second capacitance electrode CSE2 . and can be connected.
  • the first transistor T1 may be turned on in response to the data signal transmitted from the second transistor T2 to transmit the first power voltage to the first electrode RME1 .
  • the second source electrode S2 and the second drain electrode D2 of the second transistor T2 are disposed to partially overlap the second active layer ACT2 .
  • the second source electrode S2 and the second drain electrode D2 are connected to the second active layer ( ACT2) respectively.
  • the second drain electrode D2 may be integrally connected to the data line DTL, and the second source electrode S2 may be connected through the sixth contact hole CT6 penetrating the first interlayer insulating layer IL1. It may be in contact with the capacitive electrode CSE1.
  • the second transistor T2 may be turned on in response to the first scan signal to transmit the data signal applied from the data line DTL to the first gate electrode G1 of the first transistor T1 .
  • the third source electrode S3 and the third drain electrode D3 of the third transistor T3 are disposed to partially overlap the third active layer ACT3 .
  • the third source electrode S3 and the third drain electrode D3 are connected to the third active layer ( ACT3) respectively.
  • the third drain electrode D3 is connected to the voltage distribution line IDL through the seventh contact hole CT7 penetrating the first interlayer insulating layer IL1 , the first gate insulating layer GI, and the buffer layer BL. and the third source electrode S3 may be integrally connected with the second capacitance electrode CSE2 of the storage capacitor.
  • the voltage division line IDL is connected to the fifth voltage line VIL through the tenth contact hole CT10 passing through the buffer layer BL, the first gate insulating layer GI, and the first interlayer insulating layer IL1.
  • the initialization voltage may be applied, and the initialization voltage may be transmitted to the third drain electrode D3.
  • the third transistor T3 may be turned on in response to the second scan signal to transmit an initialization voltage to the first electrode RME1 through the second capacitance electrode CSE2 .
  • the second capacitance electrode CSE2 of the storage capacitor Cst is disposed to overlap the first capacitance electrode CSE1 .
  • the second capacitance electrode CSE2 may be integrally connected with the first source electrode S1 of the first transistor T1 and the third source electrode S3 of the third transistor T3 of the third transistor T3. there is.
  • the second capacitance electrode CSE2 may be electrically connected to the first electrode RME1 through the first electrode contact hole CTD penetrating the insulating layers disposed thereon.
  • the drawing illustrates that the second capacitance electrode CSE2 directly contacts the first electrode RME1, the present invention is not limited thereto.
  • the second capacitance electrode CSE2 may be electrically connected to the first electrode RME1 through an electrode formed of a conductive layer disposed thereon.
  • the first conductive pattern DP1 is disposed to overlap the first active layer ACT1 , the first voltage line VDL, and the first wiring pattern VL_B.
  • the first conductive pattern DP1 is in contact with the first active layer ACT1 through the first contact hole CT1 penetrating the first interlayer insulating layer IL1 and the first gate insulating layer GI, and the first transistor
  • the first drain electrode D1 of (T1) may be formed.
  • the first conductive pattern DP1 is formed through the first interconnection pattern VL_B through the fifth contact hole CT5 penetrating the first interlayer insulating layer IL1 , the first gate insulating layer GI, and the buffer layer BL. ) and may contact the first voltage line VDL through the eighth contact hole CT8 .
  • the second wiring pattern VL_D of the third voltage line VL1 may have a shape extending in the second direction DR2 and be disposed across the boundary between the sub-pixels PXn adjacent in the second direction DR2 .
  • the second wiring pattern VL_D is disposed parallel to the first wiring pattern VL_B in a plan view, and may partially overlap the first wiring pattern VL_B in the emission area EMA.
  • the second wiring pattern VL_D has a ninth contact hole passing through the first interlayer insulating layer IL1, the first gate insulating layer GI, and the buffer layer BL at a portion overlapping the first wiring pattern VL_B.
  • CT9 may contact the first wiring pattern VL_B.
  • the first wiring pattern VL_B and the second wiring pattern VL_D are connected to each other to form one third voltage line VL1 , and electrically connected to the first voltage line VDL through the first conductive pattern DP1 . can be connected to
  • the fourth voltage line VL2 is disposed to extend in the second direction DR2 .
  • the fourth voltage line VL2 has an eleventh contact hole passing through the first interlayer insulating layer IL1, the first gate insulating layer GI, and the buffer layer BL at a portion crossing the second voltage line VSL. CT11) can contact each other.
  • the fourth voltage line VL2 may be electrically connected to each other by directly contacting the second voltage line VSL. Also, as will be described later, the fourth voltage line VL2 may be electrically connected to the second electrode RME2 through the second electrode contact hole CTS penetrating the insulating layers disposed thereon.
  • the second interlayer insulating layer IL2 is disposed on the third conductive layer.
  • the second interlayer insulating layer IL2 may function as an insulating layer between the third conductive layer and other layers disposed thereon.
  • the second interlayer insulating layer IL2 may cover the third conductive layer and serve to protect the third conductive layer.
  • the second interlayer insulating layer IL2 may perform a surface planarization function.
  • the second interlayer insulating layer IL2 may be omitted or may be integrated with the first bank BNL1 to be described later.
  • the first to third conductive layers may be selected from among molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be formed as a single layer or multiple layers made of any one or an alloy thereof. However, the present invention is not limited thereto.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1 and the second interlayer insulating layer IL2 are a single layer, a plurality of layers are stacked, or the plurality of layers. may be formed of a plurality of inorganic layers alternately stacked.
  • the buffer layer BL, the first gate insulating layer GI, the first interlayer insulating layer IL1 and the second interlayer insulating layer IL2 are silicon oxide (SiO x ), silicon nitride (SiN x ), and silicon oxynitride.
  • SiO x N y It may be formed as a multi-layer in which inorganic layers including at least one are alternately stacked, or as a double layer in which silicon oxide (SiO x ) and silicon nitride (SiN x ) are sequentially stacked.
  • a plurality of first banks BNL1 , a plurality of electrodes RME1 and RME2 , a light emitting device ED, a second bank BNL2 , and a plurality of contact electrodes CNE1 and CNE2 are disposed on the second interlayer insulating layer IL2 .
  • a plurality of insulating layers PAS1 and PAS2 may be further disposed on the second interlayer insulating layer IL2 .
  • the plurality of first banks BNL1 may be directly disposed on the second interlayer insulating layer IL2 .
  • One first bank BNL1 may have a shape extending in the first direction DR1 and may be disposed across other neighboring sub-pixels PXn.
  • the first bank BNL1 has a shape extending in the second direction DR2 , but is not disposed in the sub-pixel PXn neighboring in the second direction DR2 , and the emission area EMA of each sub-pixel PXn ) can be placed in That is, each of the first banks BNL1 is formed to have a predetermined width in the first direction DR1 , a portion is disposed in the emission area EMA, and the other portion is adjacent to the sub-pixel PXn in the first direction DR1 .
  • first banks BNL1 have a length measured in the second direction DR2 greater than a length measured in the second direction DR2 of the light emitting area EMA, so that a portion of the first banks BNL1 is formed in the second bank ( ) of the non-emission area.
  • BNL2 and may be disposed to overlap.
  • a plurality of first banks BNL1 may be disposed in one sub-pixel PXn.
  • two first banks BNL1 may be partially disposed in the emission area EMA.
  • the two first banks BNL1 may be spaced apart from each other in the first direction DR1 .
  • the light emitting device ED may be disposed between the first banks BNL1 spaced apart in the first direction DR1 .
  • the two first banks BNL1 are disposed in the emission area EMA of each sub-pixel PXn to form an island-shaped or island-shaped pattern, the present invention is not limited thereto.
  • the number of first banks BNL1 disposed in the emission area EMA of each sub-pixel PXn may vary depending on the number of electrodes RME1 and RME2 or the arrangement of the light emitting devices ED.
  • the first bank BNL1 may have a structure in which at least a portion protrudes from the top surface of the second interlayer insulating layer IL2 .
  • the protruding portion of the first bank BNL1 may have an inclined side surface, and the light emitted from the light emitting device ED is reflected from the electrodes RME1 and RME2 disposed on the first bank BNL1 to the second second bank BNL1 . It may be emitted in an upper direction of the interlayer insulating layer IL2.
  • the first bank BNL1 may provide a region in which the light emitting device ED is disposed, and may serve as a reflective wall to reflect light emitted from the light emitting device ED in an upward direction.
  • the side surface of the first bank BNL1 may be inclined in a linear shape, but is not limited thereto, and the first bank BNL1 may have a semi-circle or semi-elliptical shape with a curved outer surface.
  • the first banks BNL1 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the plurality of electrodes RME1 and RME2 have a shape extending in one direction and are disposed in each sub-pixel PXn.
  • the plurality of electrodes RME1 and RME2 may have a shape extending in the second direction DR2 and may be spaced apart from each other in the first direction DR1 to be disposed in each sub-pixel PXn.
  • a first electrode RME1 and a second electrode RME2 spaced apart from the first electrode RME1 in the first direction DR1 may be disposed in each sub-pixel PXn.
  • a plurality of light emitting devices ED may be disposed on the first electrode RME1 and the second electrode RME2 .
  • positions of the electrodes RME1 and RME2 disposed in each sub-pixel PXn may vary according to the number or the number of light-emitting devices ED disposed in each sub-pixel PXn.
  • the first electrode RME1 and the second electrode RME2 are disposed in the light emitting area EMA of each sub-pixel PXn, and a part overlaps the light emitting area EMA and overlaps the second bank BNL2 in the thickness direction. can be arranged to do so.
  • the plurality of electrodes RME1 and RME2 extend in the second direction DR2 in the sub-pixel PXn, and in the sub-region CBA, are connected to the electrodes RME1 and RME2 of the other sub-pixel PXn in the second direction. (DR2) can be spaced apart.
  • the electrodes RME1 and RME2 may be disposed as electrode lines extending in the second direction DR2 , and may be formed to be separated from each other in a subsequent process after the light emitting devices ED are disposed.
  • the electrode line may be used to generate an electric field in the sub-pixel PXn to align the light emitting device ED during the manufacturing process of the display device 10 .
  • the light emitting devices ED are sprayed onto the electrode lines through an inkjet printing process, and when ink including the light emitting device ED is sprayed onto the electrode lines, an alignment signal is applied to the electrode lines to generate an electric field.
  • the light emitting device ED may be disposed on the electrodes by an electric field formed between the electrode lines.
  • the light emitting devices ED dispersed in the ink may be aligned on the electrodes RME by receiving a dielectrophoretic force by the generated electric field.
  • a plurality of electrodes RME1 and RME2 may be formed by arranging the light emitting devices ED and then disconnecting some of the electrode lines.
  • the first electrode RME1 and the second electrode RME2 may be disposed to partially overlap the third voltage line VL1 and the fourth voltage line VL2 in the thickness direction, respectively.
  • Each of the electrodes RME1 and RME2 , the third voltage line VL1 , and the fourth voltage line VL2 may be disposed to extend in the first direction DR1 at positions partially overlapping each other in a plan view.
  • the portion where the first electrode RME1 overlaps the third voltage line VL1 in the thickness direction is the first wiring pattern VL_B disposed on the first conductive layer
  • the second electrode RME2 is the first bank A portion disposed on BNL1 may overlap the fourth voltage line VL2 in a thickness direction.
  • the second interlayer insulating layer IL2 is omitted so that parts of the first electrode RME1 and the second electrode RME2 are directly disposed on the first interlayer insulating layer IL1, they are formed of the third conductive layer It may be directly disposed on the first interlayer insulating layer IL1 in a portion that does not overlap other wirings.
  • the electrodes RME1 and RME2 disposed in each sub-pixel PXn may be disposed on a plurality of first banks BNL1 spaced apart from each other. Each of the electrodes RME1 and RME2 may be disposed on one side of the first bank BNL1 in the first direction DR1 and disposed on an inclined side surface of the first bank BNL1 . In an embodiment, a width measured in the first direction DR1 of the plurality of electrodes RME1 and RME2 may be smaller than a width measured in the first direction DR1 of the first bank BNL1 . Each of the electrodes RME1 and RME2 may be disposed to cover at least one side surface of the first bank BNL1 to reflect light emitted from the light emitting device ED.
  • a distance between the plurality of electrodes RME1 and RME2 in the first direction DR1 may be smaller than a distance between the first banks BNL1 .
  • At least a partial region of each of the electrodes RME1 and RME2 may be directly disposed on the second interlayer insulating layer IL2 so that they may be disposed on the same plane.
  • the plurality of electrodes RME1 and RME2 may be electrically connected to the light emitting device ED.
  • the plurality of electrodes RME1 and RME2 may be connected to the third conductive layer so that a signal for emitting light of the light emitting device ED may be applied.
  • the first electrode RME1 may be electrically connected to the third conductive layer through the first electrode contact hole CTD
  • the second electrode RME2 may be electrically connected to the third conductive layer through the second electrode contact hole CTS.
  • the first electrode RME1 may contact the second capacitance electrode CSE2 through the first electrode contact hole CTD formed in a region overlapping the second bank BNL2 .
  • the second electrode RME2 may contact the fourth voltage line VL2 through the second electrode contact hole CTS formed in a region overlapping the second bank BNL2 .
  • the first electrode RME1 is electrically connected to the first transistor T1 through the second capacitance electrode CSE2 to receive a first power voltage
  • the second electrode RME2 is connected to the fourth voltage line VL2 .
  • the second power voltage may be applied by being electrically connected to the second voltage line VSL through . Since each of the electrodes RME1 and RME2 is separated for each sub-pixel PXn, the light emitting devices ED of different sub-pixels PXn may emit light individually.
  • first electrode contact hole CTD and the second electrode contact hole CTS are formed at positions overlapping the second bank BNL2 , but the present invention is not limited thereto.
  • the position of the second electrode contact hole CTS may be variously modified.
  • the first electrode contact hole CTD and the second electrode contact hole CTS may be located in the light emitting area EMA surrounded by the second bank BNL2 , and in some embodiments, a larger number Contact holes may be formed.
  • Each of the electrodes RME1 and RME2 may include a conductive material having high reflectance.
  • each of the electrodes RME1 and RME2 is a highly reflective material and includes a metal such as silver (Ag), copper (Cu), aluminum (Al), or aluminum (Al), nickel (Ni), lanthanum ( La) and the like may be an alloy containing.
  • Each of the electrodes RME1 and RME2 may reflect light emitted from the light emitting device ED and traveling to the side surface of the first bank BNL1 in an upper direction of each sub-pixel PXn.
  • each of the electrodes RME1 and RME2 may further include a transparent conductive material.
  • each of the electrodes RME1 and RME2 may include a material such as ITO, IZO, ITZO, or the like.
  • each of the electrodes RME may have a structure in which one or more layers of a transparent conductive material and a metal layer having high reflectivity are stacked, or may be formed as a single layer including them.
  • each of the electrodes RME1 and RME2 may have a stacked structure such as ITO/Ag/ITO/, ITO/Ag/IZO, or ITO/Ag/ITZO/IZO.
  • the first electrode RME1 and the second electrode RME2 are separated from the electrodes RME1 and RME2 of the other sub-pixel PXn in the sub area CBA.
  • the second electrode RME2 may contact the fourth voltage line VL2 through a contact hole formed in the sub-region CBA before being separated from the other neighboring sub-pixels PXn.
  • the second bank BNL2 further includes a third electrode contact hole CTV formed in the sub-region CBA surrounded, and a pattern part (CTV) disposed inside the third electrode contact hole CTV.
  • RP may be included.
  • the electrode line may contact the fourth voltage line VL2 through the third electrode contact hole CTV in addition to the second electrode contact hole CTS.
  • a signal for aligning the light emitting devices ED may be applied to the electrode line and the fourth voltage line VL2 , and a signal applied to the fourth voltage line VL2 may be applied to the second and third electrode contact holes CTS. , CTV) may be applied to the electrode line.
  • a portion disposed on the second interlayer insulating layer IL2 may be removed, and a pattern portion RP identical to the material constituting the second electrode RME2 may remain inside the third electrode contact hole CTV.
  • the third electrode contact hole CTV is a region where the second voltage line VSL and the fourth voltage line VL2 intersect, and may be disposed on a region where the eleventh contact hole CT11 is formed. That is, the third electrode contact hole CTV may overlap the eleventh contact hole CT11 in the thickness direction.
  • the present invention is not limited thereto, and the third electrode contact hole CTV and the pattern portion RP may be omitted, and only the electrodes RME1 and RME2 may be disposed in a separated state in the sub area CBA.
  • the first insulating layer PAS1 is disposed on the plurality of electrodes RME1 and RME2 and the first bank BNL1 .
  • the first insulating layer PAS1 is disposed to cover the first banks BNL1 and the first electrode RME1 and the second electrode RME2, and a portion of the upper surface of the first electrode RME1 and the second electrode RME2 may be disposed to be exposed.
  • An opening may be formed in the first insulating layer PAS1 to expose a top surface of a portion disposed on the first bank BNL1 among the top surfaces of each of the electrodes RME1 and RME2 , and the contact electrodes CNE1 and CNE2 are It may contact the electrodes RME1 and RME2 through the opening.
  • a step may be formed between the first electrode RME1 and the second electrode RME2 so that a portion of the upper surface of the first insulating layer PAS1 is recessed.
  • a step difference may be formed therebetween.
  • the first insulating layer PAS1 may protect the first electrode RME1 and the second electrode RME2 and may insulate them from each other. Also, it is possible to prevent the light emitting device ED disposed on the first insulating layer PAS1 from being damaged by direct contact with other members.
  • the second bank BNL2 may be disposed on the first insulating layer PAS1 .
  • the second bank BNL2 may be disposed in a lattice pattern including portions extending in the first and second directions DR1 and DR2 in plan view.
  • the second bank BNL2 is disposed across the boundary of each sub-pixel PXn to distinguish neighboring sub-pixels PXn.
  • the second bank BNL2 is disposed to surround the emission area EMA and the sub area CBA disposed in each sub-pixel PXn to distinguish them.
  • a portion disposed between the light emitting areas EMA may have a greater width than a portion disposed between the sub areas CBA. Accordingly, the interval between the sub-regions CBA may be smaller than the interval between the light-emitting areas EMA.
  • the second bank BNL2 may be formed to have a greater height than the first bank BNL1 .
  • the second bank BNL2 prevents ink from overflowing into the adjacent sub-pixel PXn in the inkjet printing process of the manufacturing process of the display device 10 , so that the different light emitting devices ED are dispersed in each of the other sub-pixels PXn. They can be separated so that they do not mix with each other.
  • a portion of the second bank BNL2 extending in the second direction DR2 is It may be disposed on one bank BNL1.
  • the second bank BNL2 may include a polyimide (PI) like the first bank BNL1 , but is not limited thereto.
  • the light emitting device ED may be disposed on the first insulating layer PAS1 .
  • the plurality of light emitting devices ED may be disposed to be spaced apart from each other along the second direction DR2 in which the respective electrodes RME1 and RME2 extend, and may be aligned substantially parallel to each other.
  • the light emitting device ED may have a shape extending in one direction, and the direction in which each of the electrodes RME1 and RME2 extends and the direction in which the light emitting device ED extends may be substantially perpendicular to each other.
  • the present invention is not limited thereto, and the light emitting device ED may be disposed obliquely in a direction in which the respective electrodes RME1 and RME2 extend.
  • the light emitting device ED may include semiconductor layers doped with different conductivity types.
  • the light emitting device ED may include a plurality of semiconductor layers, and one end may be oriented to face a specific direction according to the direction of an electric field generated on the electrodes RME1 and RME2 .
  • the light emitting device ED may include a light emitting layer ( '36' in FIG. 13 ) to emit light in a specific wavelength band.
  • the light emitting devices ED disposed in each sub pixel PXn may emit light of different wavelength bands depending on the material constituting the light emitting layer 36 .
  • the present invention is not limited thereto, and the light emitting devices ED disposed in each sub-pixel PXn may emit light of the same color.
  • the light emitting device ED may be disposed on each electrode RME1 and RME2 between the first banks BNL1 .
  • the light emitting device ED may be disposed such that one end is placed on the first electrode RME1 and the other end is placed on the second electrode RME2 .
  • the extended length of the light emitting element ED is longer than the interval between the first electrode RME1 and the second electrode RME2, and both ends of the light emitting element ED are respectively the first electrode RME1 and the second electrode RME2.
  • RME2 the light emitting device ED may be disposed on each electrode RME1 and RME2 between the first banks BNL1 .
  • the light emitting device ED may be disposed such that one end is placed on the first electrode RME1 and the other end is placed on the second electrode RME2 .
  • the extended length of the light emitting element ED is longer than the interval between the first electrode RME1 and the second electrode RME2, and both ends of the light emitting element ED are respectively the first electrode R
  • the light emitting devices ED disposed on the electrodes RME1 and RME2 may overlap the first wiring pattern VL_B of the first conductive layer in the thickness direction.
  • a third conductive layer may be disposed under the second interlayer insulating layer IL2 , and a third voltage line VL1 may be disposed in a region overlapping the light emitting devices ED in the thickness direction.
  • the second interlayer insulating layer IL2 may be omitted, and the electrodes RME1 and RME2 on which the light emitting devices ED are disposed may be disposed on the same layer as the third conductive layer. there is.
  • the third voltage line VL1 includes a first wiring pattern VL_B disposed on the first conductive layer so as to secure a space for the electrodes RME1 and RME2 to be disposed on the same layer as the third conductive layer, , the first wiring pattern VL_B may be disposed to overlap an area in which the light emitting devices ED are disposed. As the first wiring pattern VL_B is disposed under the light emitting devices ED and the third voltage line VL1 is bypassed and connected, even if the second interlayer insulating layer IL2 is omitted, the electrodes RME1 and RME2 are connected to each other. It can be arranged avoiding other wirings of the third conductive layer.
  • a plurality of layers may be disposed in a direction parallel to the top surface of the first substrate SUB.
  • the light emitting device ED of the display device 10 is disposed such that one extended direction is parallel to the first substrate SUB, and a plurality of semiconductor layers included in the light emitting device ED are formed on the top surface of the first substrate SUB. may be sequentially disposed along a direction parallel to the However, the present invention is not limited thereto. In some cases, when the light emitting device ED has a different structure, the plurality of layers may be disposed in a direction perpendicular to the first substrate SUB.
  • Both ends of the light emitting element ED may contact the contact electrodes CNE1 and CNE2, respectively.
  • an insulating layer ( '38' in FIG. 13 ) is not formed on an extended end surface of the light emitting element ED and a part of the semiconductor layer is exposed, so that the exposed semiconductor layer is in contact with the contact electrodes CNE1 and CNE2 can do.
  • the present invention is not limited thereto.
  • at least a partial region of the insulating layer 38 may be removed, and the insulating layer 38 may be removed to partially expose both end surfaces of the semiconductor layers. The exposed side surfaces of the semiconductor layer may directly contact the contact electrodes CNE1 and CNE2.
  • the second insulating layer PAS2 may be partially disposed on the light emitting device ED.
  • the second insulating layer PAS2 is disposed to partially cover the outer surface of the light emitting device ED, so that one end and the other end of the light emitting device ED are not covered.
  • Contact electrodes CNE1 and CNE2 to be described later may contact both ends of the light emitting device ED not covered by the second insulating layer PAS2 .
  • a portion of the second insulating layer PAS2 disposed on the light emitting device ED is disposed to extend in the second direction DR2 on the first insulating layer PAS1 in a plan view, so that in each sub-pixel PXn, it is linear or An island-like pattern can be formed.
  • the second insulating layer PAS2 may protect the light emitting device ED and may fix the light emitting device ED in the manufacturing process of the display device 10 .
  • the cutting process for forming the electrodes RME1 and RME2 by separating the electrode lines after forming the second insulating layer PAS2 may be performed after forming the second insulating layer PAS2 .
  • the second insulating layer PAS2 may not be disposed in the sub area CBA but may be disposed only in the light emitting area EMA, and in the sub area CBA, only the electrodes RME1 and RME2 and the first insulating layer PAS1 are disposed in the sub area CBA. may be placed.
  • the electrodes RME1 and RME2 are spaced apart to expose the second interlayer insulating layer IL2, and the first insulating layer PAS1 may be disposed on the separated electrodes RME1 and RME2.
  • the third electrode contact hole CTV and the pattern part RP may be disposed in the sub-region CBA, and the pattern part RP disposed inside the third electrode contact hole CTV has an upper surface. can be exposed.
  • a plurality of contact electrodes CNE1 and CNE2 may be disposed on the second insulating layer PAS2 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 of the contact electrodes CNE1 and CNE2 may be disposed on a portion of the first electrode RME1 and the second electrode RME2, respectively.
  • the first contact electrode CNE1 is disposed on the first electrode RME1
  • the second contact electrode CNE2 is disposed on the second electrode RME2
  • Each of CNE2 may have a shape extending in the second direction DR2 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be spaced apart from each other in the first direction DR1 , and they form a linear pattern within the emission area EMA of each sub-pixel PXn. can do.
  • the width of the first contact electrode CNE1 and the second contact electrode CNE2 measured in one direction is the width measured in the one direction of the first electrode RME1 and the second electrode RME2, respectively. may be smaller than The first contact electrode CNE1 and the second contact electrode CNE2 contact one end and the other end of the light emitting element ED, respectively, and at the same time, a portion of upper surfaces of the first electrode RME1 and the second electrode RME2 may be disposed to cover the
  • the plurality of contact electrodes CNE1 and CNE2 may contact the light emitting element ED and the electrodes RME1 and RME2, respectively.
  • a semiconductor layer is exposed on both end surfaces of the light emitting device ED in the extended direction, and the first contact electrode CNE1 and the second contact electrode CNE2 have a light emitting device ED at the end surfaces where the semiconductor layer is exposed.
  • can be contacted with One end of the light emitting element ED is electrically connected to the first electrode RME1 through the first contact electrode CNE1 , and the other end is electrically connected to the second electrode RME2 through the second contact electrode CNE2 .
  • first contact electrode CNE1 and one second contact electrode CNE2 are disposed in one sub-pixel PXn, the present invention is not limited thereto.
  • the number of first and second contact electrodes CNE1 and CNE2 may vary according to the number of first and second electrodes RME1 and RME2 disposed in each sub-pixel PXn.
  • the contact electrodes CNE1 and CNE2 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrodes CNE1 and CNE2 may include a transparent conductive material, and light emitted from the light emitting device ED may pass through the contact electrodes CNE1 and CNE2 to travel toward the electrodes RME1 and RME2 .
  • the present invention is not limited thereto.
  • an insulating layer covering the contact electrodes CNE1 and CNE2 and the second bank BNL2 may be further disposed.
  • the insulating layer may be completely disposed on the first substrate SUB to protect other members from external environments.
  • first insulating layer PAS1 and second insulating layer PAS2 may include an inorganic insulating material or an organic insulating material.
  • the first insulating layer PAS1 and the second insulating layer PAS2 are silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (Al) x O y ), aluminum nitride (Al x N y ), and the like may include at least one inorganic insulating material.
  • organic insulating materials such as acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane resin , silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, etc. may include at least one or more. However, the present invention is not limited thereto.
  • a third voltage line electrically connected thereto VL1 and a fourth voltage line VL2 are included.
  • wires to which a power voltage for driving the light emitting device ED are applied may be disposed in a mesh structure on the entire surface of the display area DPA.
  • the wirings to which the power voltage is applied may be disposed on the uppermost layer of the circuit layer to be connected to a first electrode RME1 and a second electrode RME2 to be described later.
  • the circuit layer includes the source/drain electrodes of the transistors T1 , T2 , and T3 , the data line DTL and the fifth voltage line VIL, wirings to which a power voltage is applied are disposed in the third conductive layer including them. It can be difficult to find enough space to do this.
  • the display device 10 by dividing the wirings to which the power voltage is applied into a first conductive layer and a third conductive layer, only a minimum space is allocated to the third conductive layer to provide a power supply voltage wiring can be placed Since the first voltage line VDL and the second voltage line VSL connected to the pads WPD are formed of a first conductive layer, spatial restrictions in pattern formation can be minimized, and each of the electrodes RME1 and RME2 is formed. As the third voltage line VL1 or the fourth voltage line VL2 connected to the ?rst is formed of the third conductive layer, the power voltage may be transmitted to the light emitting device ED without a short circuit.
  • the thickness of the wirings may be thicker than that of the third conductive layer, and the resistance of the wiring to which the power voltage is applied is reduced.
  • the number of conductive layers required for a circuit layer may be reduced by separating and disposing wires for applying a power voltage into different conductive layers, thereby simplifying a manufacturing process.
  • FIG. 12 is a cross-sectional view illustrating a portion of a display device according to another exemplary embodiment.
  • the display device 10 may further include a third insulating layer PAS3 that insulates the first contact electrode CNE1 and the second contact electrode CNE2 from each other.
  • the third insulating layer PAS3 may be disposed on the second insulating layer PAS2
  • the first contact electrode CNE1 may be disposed on the third insulating layer PAS3 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed on different layers to be insulated from each other by the third insulating layer PAS3 .
  • the arrangement of the second insulating layer PAS2 may be partially changed.
  • the second insulating layer PAS2 may be partially disposed on the first bank BNL1 and the second bank BNL2 while surrounding the light emitting device ED. A part of the second insulating layer PAS2 may be disposed directly on the first insulating layer PAS1 on the first bank BNL1 , and another part may be disposed directly on the second bank BNL2 .
  • the second insulating layer PAS2 may be formed by a process of being completely disposed on the first insulating layer PAS1 and the second bank BNL2 and then removing both ends of the light emitting device ED to expose it. .
  • the third insulating layer PAS3 may be disposed on the second contact electrode CNE2 . Also, the third insulating layer PAS3 may be disposed on the second insulating layer PAS2 except for the region where the second contact electrode CNE2 is disposed. The third insulating layer PAS3 covers the second contact electrode CNE2 and is disposed on the first insulating layer PAS1 , the second insulating layer PAS2 , and the second bank BNL2 , and then the light emitting device ED ) may be formed in a process of removing one end to expose.
  • FIG. 13 is a schematic diagram of a light emitting device according to an embodiment.
  • the light emitting device ED may be a light emitting diode, and specifically, the light emitting device ED has a nano-meter to micro-meter unit size, and an inorganic material or an inorganic semiconductor. It may be an inorganic light emitting diode made of The inorganic light emitting diode may be aligned between the two electrodes in which polarity is formed when an electric field is formed in a specific direction between the two electrodes facing each other. The light emitting device ED may be aligned between the electrodes by an electric field formed on the two electrodes.
  • the light emitting device ED may have a shape extending in one direction.
  • the light emitting device ED may have a shape such as a rod, a wire, or a tube.
  • the light emitting device ED may have a cylindrical shape or a rod shape.
  • the shape of the light emitting element (ED) is not limited thereto, and the light emitting element ( ED) may have various forms.
  • a plurality of semiconductors included in the light emitting device ED, which will be described later, may have a structure in which they are sequentially disposed or stacked along the one direction.
  • the light emitting device ED may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may emit an electric signal applied from an external power source to emit light in a specific wavelength band.
  • the light emitting device ED may include a first semiconductor layer 31 , a second semiconductor layer 32 , a light emitting layer 36 , an electrode layer 37 , and an insulating layer 38 .
  • the first semiconductor layer 31 may be an n-type semiconductor.
  • the first semiconductor layer 31 may be AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the chemical formula of 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 31 may be doped with an n-type dopant, for example, the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 31 may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 31 may be in a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 32 is disposed on the light emitting layer 36 to be described later.
  • the second semiconductor layer 32 may be a p-type semiconductor.
  • the second semiconductor layer 32 may be AlxGayIn1-x-yN (0 ⁇ It may include a semiconductor material having a chemical formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 32 may be doped with a p-type dopant, and for example, the p-type dopant may be Mg, Zn, Ca, Ba, or the like. In an exemplary embodiment, the second semiconductor layer 32 may be p-GaN doped with p-type Mg. The length of the second semiconductor layer 32 may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the drawing shows that the first semiconductor layer 31 and the second semiconductor layer 32 are configured as one layer, the present invention is not limited thereto. According to some embodiments, depending on the material of the light emitting layer 36, the first semiconductor layer 31 and the second semiconductor layer 32 have a larger number of layers, such as a clad layer or a TSBR (Tensile strain barrier reducing). It may further include a layer.
  • the light emitting layer 36 is disposed between the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the light emitting layer 36 may include a material having a single or multiple quantum well structure.
  • the light emitting layer 36 may include a material having a multi-quantum well structure, it may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the light emitting layer 36 may emit light by combining electron-hole pairs according to an electric signal applied through the first semiconductor layer 31 and the second semiconductor layer 32 .
  • the emission layer 36 when the emission layer 36 emits light in a blue wavelength band, it may include a material such as AlGaN, AlGaInN, or InGaN.
  • the quantum layer may include a material such as AlGaN, InGaN or AlGaInN
  • the well layer may include a material such as GaN, InGaN or AlInN.
  • the light emitting layer 36 includes AlGaN as a quantum layer and InGaN as a well layer. .
  • the present invention is not limited thereto, and the light emitting layer 36 may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other group 3 to group 5 semiconductor materials according to the present invention.
  • the light emitted by the light emitting layer 36 is not limited to the light of the blue wavelength band, and in some cases, the light of the red and green wavelength bands may be emitted.
  • the length of the light emitting layer 36 may have a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the light emitting layer 36 may be emitted not only from the longitudinal outer surface of the light emitting element ED, but also from both sides.
  • the light emitted from the light emitting layer 36 is not limited in directionality in one direction.
  • the electrode layer 37 may be an ohmic contact electrode. However, the present invention is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device ED may include at least one electrode layer 37 . 11 illustrates that the light emitting device ED includes one electrode layer 37, but is not limited thereto. In some cases, the light emitting device ED may include a larger number of electrode layers 37 or may be omitted. The description of the light emitting device ED, which will be described later, may be equally applied even if the number of electrode layers 37 is changed or a different structure is further included.
  • the electrode layer 37 may reduce resistance between the light emitting device ED and the electrode or contact electrode when the light emitting device ED is electrically connected to an electrode or a contact electrode in the display device 10 according to an exemplary embodiment.
  • the electrode layer 37 may include a conductive metal.
  • the electrode layer 37 may include aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and ITZO ( Indium Tin-Zinc Oxide) may include at least one.
  • the electrode layer 37 may include a semiconductor material doped with n-type or p-type. However, the present invention is not limited thereto.
  • the insulating film 38 is disposed to surround outer surfaces of the plurality of semiconductor layers and electrode layers.
  • the insulating layer 38 may be disposed to surround at least the outer surface of the light emitting layer 36 , and may extend in one direction in which the light emitting device ED extends.
  • the insulating layer 38 may function to protect the members.
  • the insulating layer 38 may be formed to surround side surfaces of the members, and both ends of the light emitting device ED in the longitudinal direction may be exposed.
  • the insulating layer 38 extends in the longitudinal direction of the light emitting device ED and is formed to cover from the first semiconductor layer 31 to the side surface of the electrode layer 37 , but is not limited thereto.
  • the insulating layer 38 may cover only the outer surface of a portion of the semiconductor layer including the light emitting layer 36 , or cover only a portion of the outer surface of the electrode layer 37 so that the outer surface of each electrode layer 37 is partially exposed.
  • the insulating layer 38 may be formed to have a rounded upper surface in cross-section in a region adjacent to at least one end of the light emitting device ED.
  • the thickness of the insulating layer 38 may have a range of 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 38 may be about 40 nm.
  • the insulating layer 38 is formed of materials having insulating properties, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum nitride (Al x N y ), oxide It may include at least one of aluminum (Al x O y ), zirconium oxide (ZrO x ), titanium oxide (TiO x ), and hafnium oxide (HfO x ). Accordingly, an electrical short that may occur when the light emitting layer 36 is in direct contact with an electrode through which an electric signal is transmitted to the light emitting element ED can be prevented. Since the insulating layer 38 protects the outer surface of the light emitting device ED by including the light emitting layer 36 , a decrease in luminous efficiency can be prevented.
  • the outer surface of the insulating film 38 may be surface-treated.
  • the light emitting element ED may be sprayed onto the electrode in a state of being dispersed in a predetermined ink to be aligned.
  • the surface of the insulating layer 38 may be treated with hydrophobicity or hydrophilicity.
  • the light emitting device ED may have a length h of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device ED may be in the range of 30 nm to 700 nm, and the aspect ratio of the light emitting device ED may be 1.2 to 100.
  • the present invention is not limited thereto, and the plurality of light emitting devices ED included in the display device 10 may have different diameters according to a difference in composition of the light emitting layer 36 .
  • the diameter of the light emitting device ED may have a range of about 500 nm.
  • FIG. 14 to 19 are cross-sectional views sequentially illustrating a manufacturing process of a display device according to an exemplary embodiment. Since the structure or arrangement relationship of the members disposed on each layer is the same as described above, in the following drawings, the lamination order of each layer will be described in detail with reference to the cross section of FIG. 11 .
  • a first substrate SUB is prepared, and a first conductive layer is formed on the first substrate SUB.
  • the first conductive layer may include a first voltage line VDL, a second voltage line VSL, a lower metal layer BML, and a voltage distribution line IDL, including the first wiring pattern VL_B.
  • the process of forming the first conductive layer may be formed by forming a layer including a material constituting the first conductive layer, and patterning it through a process of developing and exposing the layer.
  • the first wiring pattern VL_B includes the first voltage line VDL, the second voltage line VSL, the voltage distribution line IDL and It may be formed simultaneously with the lower metal layer BML.
  • a buffer layer BL, a semiconductor layer, a first gate insulating layer GI, a second conductive layer, a first interlayer insulating layer IL1, and a third A circuit layer is formed by stacking the conductive layer and the second interlayer insulating layer IL2.
  • Each of the layers may be sequentially formed in separate processes.
  • the semiconductor layer, the second conductive layer, and the third conductive layer may be formed by forming a layer including a material constituting them, and then patterning it through a process of developing and exposing the layer.
  • a process of forming a plurality of contact holes CT1 to CT11 penetrating some of the buffer layer BL, the first gate insulating layer GI, and the first interlayer insulating layer IL1 before forming the third conductive layer This can be done.
  • the second interlayer insulating layer IL2 is disposed to cover the third conductive layer, and electrode contact holes CTD, CTS, and CTV are formed through the second interlayer insulating layer IL2 to expose a portion of the third conductive layer.
  • the second interlayer insulating layer IL2 is formed to cover both the third conductive layer and the first interlayer insulating layer IL1, and then the second interlayer insulating layer (IL2) can be performed as a separate process that penetrates a part.
  • the circuit layer of the display device 10 includes a semiconductor layer in addition to the first to third conductive layers, and a patterning process for forming a circuit layer is performed four times, and a contact hole forming process passing through the plurality of insulating layers is performed two times. can be performed twice.
  • the present invention is not limited thereto, and in some embodiments, the second interlayer insulating layer IL2 and the electrode contact holes CTD, CTS, and CTV are formed through a half-tone mask or a slit mask. They may be simultaneously formed in one patterning process. In this case, as the process of forming the electrode contact holes CTD, CTS, and CTV and the process of forming the second interlayer insulating layer IL2 are simultaneously performed, the contact hole forming process during the manufacturing process of the display device 10 is performed once more. can be reduced.
  • a plurality of first banks BNL1 is formed on the second interlayer insulating layer IL2 .
  • the first bank BNL1 may be formed by laminating an organic insulating material layer including an organic insulating material, and then forming a photoresist thereon to expose and develop the first bank BNL1 .
  • the first bank BNL1 may be formed to expose a portion of the top surface of the second interlayer insulating layer IL2 . In the region where the second interlayer insulating layer IL2 is exposed, the electrodes RME1 and RME2 may be disposed or the second bank BNL2 may be disposed.
  • a plurality of electrodes RME1 and RME2 , a first insulating layer PAS1 , and a second bank BNL2 are formed on the first bank BNL1 .
  • the electrodes RME1 and RME2 may be formed in substantially the same manner as in the above-described process of forming the first to third conductive layers.
  • the electrodes RME1 and RME2 may be formed by forming a layer including a material constituting the electrode on the first bank BNL1 and then patterning the layer.
  • a process of forming an opening exposing a portion of the top surface of the electrodes RME1 and RME2 is performed.
  • the process may be performed in the same manner as the process of forming the plurality of contact holes CT1 to CT11 of the circuit layer.
  • the second bank BNL2 may be formed to be substantially the same as that of the first bank BNL1 .
  • the second insulating layer PAS2 is formed.
  • the light emitting device ED may be prepared in a state of being dispersed in ink, and may be sprayed onto the light emitting area EMA through an inkjet printing process.
  • the second bank BNL2 may prevent the ink from overflowing into the emission area EMA of another sub-pixel PXn adjacent thereto.
  • an alignment signal is applied to each of the electrodes RME1 and RME2 to generate an electric field on the electrodes RME1 and RME2.
  • the light emitting device ED dispersed in the ink may be disposed on the electrodes RME1 and RME2 having different ends as the position and orientation direction are changed by receiving a dielectrophoretic force by an electric field.
  • a second insulating layer PAS2 fixing the light emitting device ED is formed.
  • the second insulating layer PAS2 is formed such that a layer including an insulating material is formed to cover the first insulating layer PAS1 and the light emitting device ED in the light emitting area EMA, and then both ends of the light emitting device ED are formed. It can be formed through a process of removing to be exposed. In the process of forming the second insulating layer PAS2, one patterning process may be performed.
  • the display device 10 may be manufactured by forming the contact electrodes CNE1 and CNE2 on the second insulating layer PAS2 and the light emitting device ED. Similarly to the electrodes RME1 and RME2, the contact electrodes CNE1 and CNE2 may also be formed through a patterning process of forming a layer including a material constituting the contact electrode and then exposing and developing the layer. Through the above process, the display device 10 including the circuit layer and the display element layer may be manufactured.
  • the display device 10 is a process of forming a display element layer disposed on a circuit layer, including a first bank BNL1 , a first insulating layer PAS1 , electrodes RME1 and RME2 , a second bank BNL2 , The patterning process may be performed six times to form the second insulating layer PAS2 and the contact electrodes CNE1 and CNE2. Since the circuit layer of the display device 10 may be formed through four patterning processes and two contact hole forming processes, the display device 10 according to an exemplary embodiment may be manufactured through a total of 12 patterning processes.
  • the present invention is not limited thereto, and some layers may be omitted or formed in the same process as other layers, so that the manufacturing process of the display device 10 may be further shortened.
  • the display device 10 will be described with reference to other drawings.
  • FIG. 20 is a cross-sectional view illustrating a partial cross-section of a display device according to another exemplary embodiment.
  • the display device 10_1 may be formed by integrating the second interlayer insulating layer IL2 and the first bank BNL1_1.
  • the process of forming the second interlayer insulating layer IL2 may be replaced with the process of forming the first bank BNL1_1 .
  • the first bank BNL1_1 may be directly disposed on the third conductive layer and the first interlayer insulating layer IL1 .
  • This embodiment is different from the embodiment of FIG. 11 in that the second interlayer insulating layer IL2 is integrated with the first bank BNL1_1 .
  • the process of forming the first bank BNL1_1 may be performed by forming a layer including an organic insulating material on the third conductive layer and the first interlayer insulating layer IL1 and then partially patterning the layer.
  • the first bank BNL1_1 may be patterned such that a portion of the light emitting area EMA has a low height, and the first bank BNL1_1 of the corresponding area may be formed to have an inclined side surface.
  • a portion of the first bank BNL1_1 may be recessed to have a low height, and light emitting devices ED may be disposed in the recessed portion.
  • the electrode contact holes CTD, CTS, and CTV may be simultaneously formed while forming the portion where the light emitting device ED is disposed.
  • the first bank BNL1_1 may be formed by forming a layer including an organic insulating material and then patterning it, or may be formed in one process by using a halftone mask or a slit mask.
  • the manufacturing process of the display device 10_1 is reduced by one time, so that a total of 11 patterning processes may be performed.
  • 21 is a cross-sectional view illustrating a partial cross-section of a display device according to another exemplary embodiment.
  • the first bank BNL1_2 is formed on the third conductive layer and the first interlayer insulating layer IL1 . It may be disposed directly but may be disposed to expose a portion of the upper surface of the first interlayer insulating layer IL1.
  • the plurality of electrodes RME1_2 and RME2_2 and the first insulating layer PAS1 may be directly disposed on the exposed first interlayer insulating layer IL1 , and the light emitting device ED may be disposed thereon.
  • This embodiment is different in that the second interlayer insulating layer IL2 is omitted so that the first bank BNL1_2 is directly disposed on the first interlayer insulating layer IL1.
  • the layer integrated with the first bank BNL1_2 is not disposed in the region where the light emitting device ED is disposed, and the first electrode RME1_2 and the second electrode RME2_2 and the first insulation
  • the layer PAS1 may be directly disposed on the first interlayer insulating layer IL1 .
  • the wiring of the third conductive layer may not be disposed in the region where the light emitting device ED is disposed, and the first wiring pattern VL_B of the third voltage line VL1 may overlap in the thickness direction.
  • the electrodes RME1_2 and RME2_2 and the first insulating layer PAS1 may be directly disposed on the first interlayer insulating layer IL1 by avoiding wirings of the third conductive layer.
  • the thickness of the display device 10_2 may become thinner.
  • FIG. 22 is a cross-sectional view illustrating a partial cross-section of a display device according to another exemplary embodiment.
  • the first insulating layer PAS1 is omitted and the light emitting device ED is directly disposed on the first electrode RME1_3 and the second electrode RME2_3 .
  • the first contact electrode CNE1_3 and the second contact electrode CNE2_3 may contact each of the electrodes RME1_3 and RME2_3 even on the inclined side surface of the first bank BNL1_3 as the first insulating layer PAS1 is disposed. there is.
  • This embodiment is different from the embodiment of FIG. 21 in that the first insulating layer PAS1 is omitted.
  • the manufacturing process of the display device 10_3 may be reduced once more, and thus, a total of 10 patterning processes may be performed.
  • redundant descriptions will be omitted.
  • 23 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • 24 is a cross-sectional view taken along the line Q9-Q9' of FIG. 23 .
  • the display device 10_4 may include a larger number of electrodes RME1_4 and RME2_4 and contact electrodes CNE1_4 , CNE2_4 , and CNE3_4 .
  • Each sub-pixel PXn may include a plurality of light emitting devices ED1 and ED2 arranged at different positions by including two first electrodes RME1_4 and two second electrodes RME2_4 .
  • the present embodiment is different from the embodiment of FIG. 11 in that the number and structure of the electrodes RME1_4 and RME2_4 arranged in each sub-pixel PXn and the arrangement of the contact electrodes CNE1_4 , CNE2_4 and CNE3_4 are different.
  • duplicate descriptions will be omitted and descriptions will be made focusing on differences.
  • the first bank BNL1 may include a first sub-bank BNL_A and a second sub-bank BNL_B having different widths.
  • the first sub-bank BNL_A may have substantially the same shape as the display devices 10 of other embodiments, and the second sub-bank BNL_B may be disposed between the first sub-banks BNL_A.
  • the second sub-bank BNL_B may extend in the second direction DR2 from the center of the emission area EMA of the sub-pixel PXn.
  • the second sub-bank BNL_B may have a smaller width than that of the first sub-bank BNL_A and may be spaced apart therebetween.
  • the first electrode RME1_4 is disposed on the first sub-bank BNL_A and extends in the second direction DR2 .
  • the first electrode RME1_4 extends in the second direction DR2 , the extension RM_S having a greater width than the other portions, and extends in a direction inclined from the first direction DR1 and the second direction DR2 . It may include bent parts RM_D and extension parts RM_E connecting the bent parts RM_D and the extended part RM_S.
  • the first electrode RME1_4 generally has a shape extending in the second direction DR2 , but may have a partially larger width or may have a shape bent in a direction inclined from the second direction DR2 .
  • the first electrodes RME1_4 disposed in each sub-pixel PXn may have a symmetrical structure with respect to the central portion of the emission area EMA, and the plurality of second electrodes RME2_4 may be disposed between the first electrodes RME1_4 . It may be disposed spaced apart from them.
  • the extended portion RM_S of the first electrode RME1_4 may have a greater width than other portions.
  • the extension RM_S is disposed on the first sub-banks BNL_A in the emission area EMA of the sub-pixel PXn, extends in the second direction DR2, and is spaced apart from the second electrode RME2_4.
  • the first electrode RME1_4 may be disposed closer to the second electrode RME2_4 than other portions including the extension RM_S, and the light emitting device ED includes the second electrode RME2_4 and the first electrode ( RME2_4 ). It may be disposed on the extension RM_S of the RME1_4.
  • the extension parts RM_E may be respectively connected to both sides of the extension parts RM_S in the second direction DR2 .
  • the extension parts RM_E may be connected to the extension part RM_S and may be disposed across the emission area EMA of each sub-pixel PXn and the second bank BNL2 .
  • the width of the extension part RM_E may be smaller than the width of the extension part RM_S.
  • Each of the extension parts RM_E may be connected on the same line as one side extending in the second direction DR2 of the one side extension part RM_S extending in the second direction DR2 . For example, among both sides of the extended part RM_S and the extended part RM_E, one side located outside the center of the light emitting area EMA may be extended and connected to each other.
  • a contact portion RM_C having a relatively wide width may be formed in the extension portion RM_E disposed above the emission area EMA.
  • the contact portion RM_C may overlap the second bank BNL2 to form a first electrode contact hole CTD.
  • the contact portion RM_C is formed on only one electrode and the contact portion RM_C is not formed on the other first electrode RME1_4.
  • the bent parts RM_D are connected to the extension parts RM_E.
  • the bent part RM_D is connected to the extension part RM_E on the upper side of the light emitting area EMA and is disposed over the second bank BNL2 and the sub area CBA, or is disposed below the light emitting area EMA to make the first It may be disposed across a boundary with the sub-pixel PXn adjacent in the two directions DR2 .
  • the bent portions RM_D may be bent in a direction inclined from the second direction DR2 , for example, toward the center of the sub-pixel PXn.
  • the second electrodes RME2_4 may have a shape similar to that of the embodiment of FIG. 7 , and a plurality, for example, two, may be disposed between the first electrodes RME1_4 .
  • the plurality of second electrodes RME2_4 may be respectively disposed on both sides of the second sub-bank BNL_B in the first direction DR1 to be spaced apart from each other.
  • a contact portion RM_C is formed at a portion overlapping the second bank BNL2 in the second electrode RME2_4 disposed on the right side as any one of the second electrodes RME2_4 , and the contact portion RM_C is the second electrode RME2_4 . It may be connected to the fourth voltage line VL2 through the second electrode contact hole CTS.
  • a distance between the first electrode RME1_4 and the second electrode RME2_4 may vary depending on a portion of the first electrode RME1_4 .
  • a distance between the extended part RM_S and the second electrode RME2_4 may be smaller than a distance between the extended part RM_E and the bent part RM_D.
  • the present invention is not limited thereto.
  • Both ends of the light emitting devices ED are disposed on the extension RM_S of the first electrode RME1_4 and the second electrode RME2_4 .
  • One end at which the second semiconductor layer 32 is disposed among both ends of the light emitting device ED may be disposed on the first electrode RME1_4 .
  • Light emitting devices ED2 may be included.
  • One end of the first light emitting element ED1 and the second light emitting element ED2 in each sub-pixel PXn may have opposite directions.
  • the display device 10 may include a greater number of contact electrodes CNE1_4 , CNE2_4 , and CNE3_4 .
  • the contact electrodes CNE1_4, CNE2_4, and CNE3_4 include a first contact electrode CNE1_4 disposed on any one of the first electrodes RME1_4 and a second contact electrode CNE1_4 disposed on any one of the second electrodes RME2_4.
  • a third contact electrode CNE3_4 disposed on the contact electrode CNE2_4 and the other first electrode RME1_4 and the second electrode RME2_4 and surrounding the second contact electrode CNE2_4 may be included.
  • the first contact electrode CNE1_4 is disposed on any one of the first electrodes RME1_4 .
  • the first contact electrode CNE1_4 is disposed on the extension RM_S of the first electrode RME1_4 at which one end of the first light emitting device ED1 is disposed.
  • the first contact electrode CNE1_4 may contact the extension RM_S of the first electrode RME1_4 and one end of the first light emitting device ED1, respectively.
  • the second contact electrode CNE2_4 is disposed on any one of the second electrodes RME2_4 .
  • the second contact electrode CNE2_4 is disposed on the second electrode RME2_4 on which the other end of the second light emitting device ED2 is disposed.
  • the second contact electrode CNE2_4 may contact the second electrode RME2_4 and the other end of the second light emitting device ED2, respectively.
  • the first contact electrode CNE1_4 and the second contact electrode CNE2_4 may contact the electrodes RME1_4 and RME2_4 in which the first electrode contact hole CTD and the second electrode contact hole CTS are formed, respectively.
  • the first contact electrode CNE1_4 contacts the first electrode RME1_4 electrically connected to the first transistor T1 through the first electrode contact hole CTD, and the second contact electrode CNE2_4 makes a second electrode contact.
  • the second electrode RME2_4 may be electrically connected to the second voltage line VSL through the hole CTS.
  • the first contact electrode CNE1_4 and the second contact electrode CNE2_4 may transmit an electrical signal applied from the first transistor T1 or the second voltage line VSL to the light emitting devices ED1 and ED2 .
  • the first contact electrode CNE1_4 and the second contact electrode CNE2_4 are substantially the same as described above.
  • Electrodes RME1_4 and RME2_4 in which first and second electrode contact holes CTD and CTS are not formed are further disposed in each sub-pixel PXn. These may be electrodes to which an electric signal is not applied directly from the first transistor T1 or the second voltage line VSL. However, the third contact electrode CNE3_4 is disposed on the electrodes RME1_4 and RME2_4 in which the first and second contact holes CTD and CTS are not formed, and the electrical signal transmitted to the light emitting devices ED1 and ED2 is It can flow through the three-contact electrode CNE3_4.
  • the third contact electrode CNE3_4 is disposed on the first electrode RME1_4 and the second electrode RME2_4 in which the first and second contact holes CTD and CTS are not formed, and connects the second contact electrode CNE2_4 to It may be arranged to surround.
  • the third contact electrode CNE3_4 may include portions extending in the second direction DR2 and portions connecting them and extending in the first direction DR1 to surround the second contact electrode CNE2_4 . Portions extending in the second direction DR2 of the third contact electrode CNE3_4 are formed on the first electrode RME1_4 and the second electrode RME2_4 in which the first and second contact holes CTD and CTS are not formed, respectively.
  • a portion of the third contact electrodes CNE3_4 disposed on the second electrode RME2_4 contacts the other end of the first light emitting device ED1 , and a portion disposed on the first electrode RME1_4 may It may contact one end of the second light emitting device ED2 .
  • a portion of the third contact electrode CNE3_4 disposed on the electrodes RME1_4 and RME2_4 in which the first and second contact holes CTD and CTS are not formed forms an opening penetrating the first insulating layer PAS1.
  • the electrodes RME1_4 and RME2_4 in which the first and second contact holes CTD and CTS are not formed may be prevented from being disposed in a floating state even if they are not connected to the third conductive layer.
  • a portion of the third contact electrode CNE3_4 extending in the first direction DR1 may overlap the second electrode RME2_4 in which the second electrode contact hole CTS is formed, but the first insulating layer PAS1 is disposed between them. With this arrangement, they may not be directly connected to each other.
  • An electrical signal transmitted from the first contact electrode CNE1_4 to one end of the first light emitting element ED1 is transferred to the third contact electrode CNE3_4 in contact with the other end of the first light emitting element ED1 .
  • the third contact electrode CNE3_4 may transmit the electrical signal to one end of the second light emitting device ED2 , which may be transmitted to the second electrode RME2_4 through the second contact electrode CNE2_4 . Accordingly, the electric signal for light emission of the light emitting device ED is transmitted to only one first electrode RME1_4 and the second electrode RME2_4 , and the first light emitting device ED1 and the second light emitting device ED2 . may be connected in series through the third contact electrode CNE3_4.
  • 25 is a plan view illustrating one sub-pixel of a display device according to another exemplary embodiment.
  • the first electrode RME1_5 may further include extension portions RM_E1 and RM_E2 having the same width as other portions in which the extension portion RM_S is omitted.
  • the first electrode RME1_5 faces the first extension part RM_E1 and the second electrode RME2_5 , and is disposed on the first sub-bank BNL_A, the second extension part RM_E2, and the connection part RM_B connecting them to each other ) is different from the embodiment of FIG. 23 in that it includes.
  • the first electrode RME1_5 is formed to have a uniform width without including the extension portion RM_S, and includes a plurality of extension portions RM_E1 and RM_E2 and the connection portion RM_B. There is a difference in that it has an included shape.
  • the first extension part RM_E1 and the second extension part RM_E2 are respectively extended in the second direction DR2 and are not parallel to each other, but are alternately arranged, and the connection part RM_B is extended in the first direction DR1, You can connect between them.
  • the second electrode RME2_5 is formed to have a smaller interval between the first electrode RME1_5 and the second extension RM_E2 than other portions, and the light emitting devices ED are formed from the second extension portion RM_E2 of the first electrode RME1_5. It may be disposed on the RM_E2 and the second electrode RME2_5. Descriptions of other structures are the same as those of the embodiment of FIG. 23 , and detailed descriptions thereof will be omitted.

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Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 제1 전압 배선과 제2 전압 배선을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되고 상기 제1 전압 배선과 전기적으로 연결된 제1 트랜지스터, 상기 제1 트랜지스터 상에 배치되고 서로 이격된 복수의 제1 뱅크들, 상기 제1 뱅크 상에 배치되고 상기 제1 트랜지스터와 전기적으로 연결된 제1 전극 및 상기 제1 뱅크 상에 배치되어 상기 제2 전압 배선과 전기적으로 연결된 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들 및 상기 발광 소자의 일 단부와 접촉하고 상기 제1 전극 상에 배치된 제1 접촉 전극 및 상기 발광 소자의 타 단부와 접촉하고 상기 제2 전극 상에 배치된 제2 접촉 전극을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 전압이 인가되는 배선을 보다 하부의 도전층으로 형성하여 공정 수가 감소된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 제1 전압 배선과 제2 전압 배선을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되고 상기 제1 전압 배선과 전기적으로 연결된 제1 트랜지스터, 상기 제1 트랜지스터 상에 배치되고 서로 이격된 복수의 제1 뱅크들, 상기 제1 뱅크 상에 배치되고 상기 제1 트랜지스터와 전기적으로 연결된 제1 전극 및 상기 제1 뱅크 상에 배치되어 상기 제2 전압 배선과 전기적으로 연결된 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들 및 상기 발광 소자의 일 단부와 접촉하고 상기 제1 전극 상에 배치된 제1 접촉 전극 및 상기 발광 소자의 타 단부와 접촉하고 상기 제2 전극 상에 배치된 제2 접촉 전극을 포함한다.
상기 제1 전극과 상기 제2 전극은 각각 서로 다른 상기 제1 뱅크들 상에 배치되어 서로 이격 배치되고, 상기 발광 소자는 서로 이격된 상기 제1 뱅크들 사이에 배치될 수 있다.
상기 발광 소자는 상기 제1 전극과 상기 제2 전극 상에 직접 배치될 수 있다.
상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층을 더 포함하고, 상기 발광 소자는 상기 제1 절연층 상에 직접 배치될 수 있다.
상기 제1 접촉 전극은 상기 제1 절연층을 관통하며 상기 제1 전극 상면 일부를 노출하는 개구부를 통해 상기 제1 전극과 접촉하고, 상기 제2 접촉 전극은 상기 제1 절연층을 관통하며 상기 제2 전극 상면 일부를 노출하는 다른 개구부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 발광 소자의 일 단부 및 타 단부를 노출하며 상기 발광 소자 상에 배치된 절연층을 더 포함하고, 상기 제1 접촉 전극과 상기 제2 접촉 전극은 각각 일 측이 상기 절연층 상에 배치될 수 있다.
상기 제1 도전층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치되고 상기 제1 트랜지스터의 제1 액티브층을 포함하는 반도체층, 상기 반도체층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치되고 상기 제1 트랜지스터의 제1 게이트 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제1 층간 절연층 및 상기 제1 층간 절연층 상에 배치되고 상기 제1 트랜지스터의 소스 전극과 드레인 전극을 포함하는 제3 도전층을 더 포함할 수 있다.
상기 제1 도전층과 동일한 층에 배치된 제1 배선 패턴 및 상기 제3 도전층과 동일한 층에 배치되되 상기 제1 배선 패턴과 접촉하는 제2 배선 패턴을 포함하는 제3 전압 배선, 및 상기 제3 도전층과 동일한 층에 배치된 제4 전압 배선을 더 포함할 수 있다.
상기 제2 배선 패턴은 상기 버퍼층, 제1 게이트 절연층 및 상기 제1 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 배선 패턴과 접촉하고, 상기 제4 전압 배선은 상기 버퍼층, 제1 게이트 절연층 및 상기 제1 층간 절연층을 관통하는 관통하는 컨택홀을 통해 상기 제2 전압 배선과 직접 접촉할 수 있다.
상기 제2 전극은 상기 제4 전압 배선과 접촉할 수 있다.
상기 제3 도전층과 동일한 층에 배치된 제1 도전 패턴을 더 포함하고, 상기 제1 도전 패턴은 상기 버퍼층, 제1 게이트 절연층 및 상기 제1 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 배선 패턴 및 상기 제1 전압 배선과 각각 접촉할 수 있다.
상기 제1 배선 패턴은 상기 발광 소자와 두께 방향으로 중첩하도록 배치될 수 있다.
상기 제1 뱅크는 상기 제1 층간 절연층 상에 직접 배치될 수 있다.
상기 제1 전극과 상기 제2 전극 중 적어도 일부분은 상기 제1 층간 절연층 상에 직접 배치될 수 있다.
상기 제3 도전층과 상기 제1 뱅크 사이에 배치된 제2 층간 절연층을 더 포함하고, 상기 제2 층간 절연층은 실리콘 질화물(SiNx)을 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전압 배선과 제2 전압 배선, 상기 제2 방향으로 연장되고 서로 제1 방향으로 이격되며, 각각 상기 제1 전압 배선 및 상기 제2 전압 배선과 교차하는 제3 전압 배선 및 제4 전압 배선, 상기 제2 방향으로 연장되며 부분적으로 상기 제3 전압 배선과 중첩하는 제1 전극 및 상기 제2 방향으로 연장되며 부분적으로 상기 제4 전압 배선과 중첩하고 상기 제1 전극과 상기 제1 방향으로 이격된 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치되며 상기 제2 방향으로 이격된 복수의 발광 소자들 및 상기 제2 방향으로 연장되고 상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 방향으로 연장되고 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 포함하고, 상기 제1 접촉 전극은 상기 제1 전압 배선과 전기적으로 연결되고 상기 제2 접촉 전극은 상기 제2 전압 배선과 전기적으로 연결된다.
상기 제1 전압 배선 및 상기 제2 전압 배선은 상기 제4 전압 배선과 다른 층에 배치된 도전층으로 이루어질 수 있다.
상기 제3 전압 배선은 상기 제1 전압 배선과 상기 제2 전압 배선 사이에서 상기 제2 방향으로 연장된 제1 배선 패턴, 및 상기 제2 방향으로 연장되되 상기 제1 배선 패턴과 부분적으로 중첩하고 상기 제1 전압 배선 및 상기 제2 전압 배선을 가로지르는 제2 배선 패턴을 포함하고, 상기 제1 배선 패턴과 상기 제2 배선 패턴은 서로 직접 연결될 수 있다.
상기 제4 전압 배선은 상기 제2 전압 배선과 교차하는 부분에서 상기 제2 전압 배선과 직접 접촉할 수 있다.
상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치되어 각각 상기 제1 방향으로 연장된 제1 스캔 라인과 제2 스캔 라인 및 상기 제3 전압 배선과 상기 제1 방향으로 이격되어 배치되고 상기 제2 방향으로 연장된 데이터 라인과 제5 전압 배선을 더 포함할 수 있다.
상기 제1 전극은 상기 제2 방향으로 연장된 연장부 및 상기 연장부와 연결되되 상기 연장부보다 폭이 크고 상기 발광 소자가 배치되는 확장부를 포함할 수 있다.
상기 제1 전극은 상기 제2 방향으로 연장되되 서로 엇갈려 배치된 제1 연장부와 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하며 상기 제1 방향으로 연장된 연결부를 포함하고, 상기 발광 소자는 상기 제2 연장부와 상기 제2 전극 상에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 소자에 전원 전압을 인가하는 전압 배선들이 서로 다른 층에 배치된 도전층으로 분리되어 배치된다. 표시 장치는 전압 배선들이 다른 배선들과 동일한 도전층에 배치됨에 따라, 전압 배선들을 위한 별도의 도전층이 생략될 수 있고, 표시 장치의 제조 공정이 단축될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 개략적인 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다.
도 6은 일 실시예에 따른 표시 장치의 일 서브 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다.
도 7은 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다.
도 8은 도 6 및 도 7의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 9는 도 6 및 도 7의 Q4-Q4'선 및 Q5-Q5'선을 따라 자른 단면도이다.
도 10은 도 6 및 도 7의 Q6-Q6'선 및 Q7-Q7'선을 따라 자른 단면도이다.
도 11은 도 6 및 도 7의 Q8-Q8'선을 따라 자른 단면도이다.
도 12는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
도 14 내지 도 19는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 20은 다른 실시예에 따른 표시 장치의 일부 단면을 나타내는 단면도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 일부 단면을 나타내는 단면도이다.
도 22는 또 다른 실시예에 따른 표시 장치의 일부 단면을 나타내는 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 24는 도 23의 Q9-Q9'선을 따라 자른 단면도이다.
도 25는 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 제3 방향(DR3)의 일 방향을 가리키고, “하부”, “바텀”, “하면”은 제3 방향(DR3)의 타 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 제1 방향(DR1)의 일 방향, “우”는 제1 방향(DR1)의 타 방향, “상”은 제2 방향(DR2)의 일 방향, “하”는 제2 방향(DR2)의 타 방향을 가리킨다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 제1 스캔 라인(SCL), 제2 스캔 라인(SSL), 데이터 라인(DTL), 제5 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
제1 스캔 라인(SCL)과 제2 스캔 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 제1 스캔 라인(SCL)과 제2 스캔 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 배선 패턴(CWL)과 연결되고, 신호 배선 패턴(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)과 제5 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제5 전압 배선(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다.
제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치된다. 후술할 바와 같이, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분이 서로 다른 층에 배치된 도전층으로 이루어지고, 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다. 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 라인(DTL), 제5 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 라인(DTL), 제5 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 제5 전압 배선(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'), 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드') 및 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_Vint), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(PXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(PXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(PXn)는 발광 소자(ED) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 소자(ED)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(ED)는 후술하는 제1 전극, 제2 전극 및 복수의 접촉 전극들을 통해 제1 트랜지스터(T1) 및 제2 전압 배선(VSL)과 연결될 수 있다. 발광 소자(ED)는 전달된 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 소자(ED)의 일 전극은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 전극은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다. 또한, 발광 소자(ED)의 타 전극은 제2 트랜지스터(T2)의 소스 전극에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 소자(ED)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SCL)의 제1 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SCL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SSL)의 제2 스캔 신호에 의해 턴-온되어 제5 전압 배선(VIL)을 발광 소자(ED)의 일 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SSL)에 연결되고, 드레인 전극은 제5 전압 배선(VIL)에 연결되며, 소스 전극은 발광 소자(ED)의 일 전극 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 배선들을 나타내는 개략적인 평면도이다. 도 4에서는 표시 장치(10)의 각 화소(PX)에 배치되는 복수의 배선들과 제2 뱅크(BNL2)의 개략적인 형상을 도시하며 각 서브 화소(PXn)의 발광 영역(EMA)에 배치된 부재들과 그 하부에 배치된 몇몇 도전층들은 생략하여 도시하고 있다. 이하의 각 도면들에, 제1 방향(DR1)의 양 측은 각각 좌측과 우측으로, 제2 방향(DR2)의 양 측은 각각 상측과 하측으로 지칭될 수 있다.
도 4를 참조하면, 표시 장치(10)의 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(도 13의 'ED')가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 서브 영역(CBA)을 포함할 수 있다. 서브 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 서브 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 서브 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 서브 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 서브 영역(CBA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(도 7의 'RME1', 'RME2') 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(RME1, RME2)들은 서브 영역(CBA)에서 서로 분리되어 배치될 수 있다.
제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분이 서브 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 서브 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다. 제2 뱅크(BNL2)에 대한 보다 자세한 설명은 후술하기로 한다.
표시 장치(10)의 각 화소(PX) 및 서브 화소(PXn)에는 복수의 배선들이 배치된다. 예를 들어, 표시 장치(10)는 제1 방향(DR1)으로 연장되어 배치된 제1 스캔 라인(SCL) 및 제2 스캔 라인(SSL)에 더하여, 몇몇 서브 화소(PXn)에 걸쳐 배치된 전압 분배 라인(IDL)과 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)을 포함한다. 또한, 표시 장치(10)는 제2 방향(DR2)으로 연장되어 배치된 데이터 라인(DTL), 제5 전압 배선(VIL), 제3 전압 배선(VL1) 및 제4 전압 배선(VL2)을 포함한다.
제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1)으로 연장되어 제1 방향(DR1)으로 이웃하는 복수의 서브 화소(PXn)에 걸쳐 배치된다. 표시 영역(DPA)에는 복수의 제1 전압 배선(VDL)과 제2 전압 배선(VSL)들이 각각 제2 방향(DR2)으로 이격되어 배치되고, 각 제1 전압 배선(VDL)과 제2 전압 배선(VSL)들은 동일한 행으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 각 화소(PX) 또는 서브 화소(PXn)를 기준으로, 제1 전압 배선(VDL)은 평면도 상 발광 영역(EMA)의 하측에 배치되고 제2 전압 배선(VSL)은 평면도 상 발광 영역(EMA)의 상측에 배치된다. 제2 방향(DR2)으로 이웃하는 다른 화소(PX) 또는 서브 화소(PXn)와의 경계에는 서로 다른 서브 화소(PXn)에 접속되는 제1 전압 배선(VDL)과 제2 전압 배선(VSL)이 인접하여 배치될 수 있다.
제1 전압 배선(VDL)은 제1 트랜지스터(T1)의 드레인 전극과 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)에 제1 전원 전압을 인가할 수 있다. 제2 전압 배선(VSL)은 후술하는 제2 전극(RME2)과 전기적으로 연결되어 발광 소자(ED)에 제2 전원 전압을 인가할 수 있다.
전압 분배 라인(IDL)은 각 화소(PX)마다 배치되어 3개의 서브 화소(PXn)에 걸쳐 배치될 수 있다. 전압 분배 라인(IDL)은 평면도 상 제1 전압 배선(VDL)의 상측에 배치되어 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 전압 분배 라인(IDL)은 제5 전압 배선(VIL)과 전기적으로 연결되어 각 화소(PX)마다 인가되는 초기화 전압(Vint)을 각 서브 화소(PXn)로 전달할 수 있다. 일 예로, 전압 분배 라인(IDL)은 제5 전압 배선(VIL)과 컨택홀(도 6의 'CT10')을 통해 직접 접촉하고, 각 서브 화소(PXn)의 제3 트랜지스터(T3)의 드레인 전극과 전기적으로 연결될 수 있다. 전압 분배 라인(IDL)은 하나의 화소(PX)에서 복수의 서브 화소(PXn)들에 걸쳐 배치되므로, 제5 전압 배선(VIL)으로부터 인가되는 초기화 전압을 각 서브 화소(PXn)의 제3 트랜지스터(T3)에 동시에 인가할 수 있다.
제1 전압 배선(VDL), 제2 전압 배선(VSL), 및 전압 분배 라인(IDL)은 제1 도전층으로 이루어질 수 있다. 제1 도전층은 상기 배선들 및 라인들에 더하여 다른 도전층을 더 포함할 수 있다.
제1 스캔 라인(SCL)은 제1 방향(DR1)으로 연장되어, 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치된다. 표시 영역(DPA)에는 복수의 제1 스캔 라인(SCL)들이 제2 방향(DR2)으로 이격되어 배치되고, 각 제1 스캔 라인(SCL)들은 동일한 행으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 제1 스캔 라인(SCL)은 평면도 상 각 화소(PX) 또는 서브 화소(PXn)의 중심을 기준으로 상측, 또는 제2 전압 배선(VSL)의 하측에 배치될 수 있다. 또한, 제1 스캔 라인(SCL)은 각 서브 화소(PXn)의 발광 영역(EMA)을 향해 하측으로 돌출된 부분을 포함할 수 있다. 제1 스캔 라인(SCL)의 상기 돌출된 부분은 제2 트랜지스터(T2)의 게이트 전극의 역할을 할 수 있고 제2 트랜지스터(T2)에 제1 스캔 신호를 인가할 수 있다. 또는 몇몇 실시예에서 제1 스캔 라인(SCL)은 다른 도전층에 배치된 전극을 통해 제2 트랜지스터(T2)의 게이트 전극과 연결될 수도 있다.
이와 유사하게, 제2 스캔 라인(SSL)은 제1 방향(DR1)으로 연장되어, 제1 방향(DR1)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치된다. 표시 영역(DPA)에는 복수의 제2 스캔 라인(SSL)들이 제2 방향(DR2)으로 이격되어 배치되고, 각 제2 스캔 라인(SSL)들은 동일한 행으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 제2 스캔 라인(SSL)은 평면도 상 각 화소(PX) 또는 서브 화소(PXn)의 중심을 기준으로 하측, 또는 제1 전압 배선(VDL)의 상측에 배치될 수 있다. 또한, 제2 스캔 라인(SSL)은 각 서브 화소(PXn)의 발광 영역(EMA)을 향해 상측으로 돌출된 부분을 포함할 수 있다. 제2 스캔 라인(SSL)의 상기 돌출된 부분은 제3 트랜지스터(T3)의 게이트 전극의 역할을 할 수 있고 제3 트랜지스터(T3)에 제2 스캔 신호를 인가할 수 있다. 또는 몇몇 실시예에서 제2 스캔 라인(SSL)은 다른 도전층에 배치된 전극을 통해 제3 트랜지스터(T3)의 게이트 전극과 연결될 수도 있다.
제1 스캔 라인(SCL)과 제2 스캔 라인(SSL)은 제1 도전층 상에 배치된 제2 도전층으로 이루어질 수 있다. 제2 도전층은 상기 배선들 및 라인들에 더하여 다른 배선들 또는 패턴들을 더 포함할 수 있다.
데이터 라인(DTL)은 제2 방향(DR2)으로 연장되어, 제2 방향(DR2)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치된다. 표시 영역(DPA)에는 복수의 데이터 라인(DTL)들이 제1 방향(DR1)으로 이격되어 배치되고, 각 데이터 라인(DTL)들은 동일한 열로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 데이터 라인(DTL)은 평면도 상 각 서브 화소(PXn)의 중심부에 인접하여 배치될 수 있다. 다만, 데이터 라인(DTL)의 위치는 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)을 기준으로 각 서브 화소(PXn)의 중심부에 위치할 수 있으나, 해당 서브 화소(PXn)에 접속되는 데이터 라인(DTL)은 제1 방향(DR1)으로 이웃하는 다른 서브 화소(PXn)의 발광 영역(EMA)에 배치될 수 있다. 즉, 도면 상 어느 한 서브 화소(PXn)의 발광 영역(EMA)을 제2 방향(DR2)으로 가로지르는 데이터 라인(DTL)은 해당 서브 화소(PXn)에 접속되지 않고 제1 방향(DR1)으로 이웃한 다른 서브 화소(PXn)에 접속하는 데이터 라인(DTL)일 수 있다. 다만, 이에 제한되지 않는다. 데이터 라인(DTL)은 제2 트랜지스터(T2)의 드레인 전극과 전기적으로 연결될 수 있고, 제2 트랜지스터(T2)에 데이터 신호를 인가할 수 있다.
제5 전압 배선(VIL)은 제2 방향(DR2)으로 연장되어, 제2 방향(DR2)으로 배열된 복수의 화소(PX)들에 걸쳐 배치된다. 표시 영역(DPA)에는 복수의 제5 전압 배선(VIL)들이 제1 방향(DR1)으로 이격되어 배치되고, 각 제5 전압 배선(VIL)들은 동일한 열로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 제5 전압 배선(VIL)은 평면도 상 데이터 라인(DTL)의 좌측에 배치될 수 있다. 다만, 제5 전압 배선(VIL)은 제1 방향(DR1)으로 배열된 3개의 서브 화소(PXn), 또는 하나의 화소(PX) 당 한 배선씩 배치될 수 있고, 전압 분배 라인(IDL)과 연결되어 각 서브 화소(PXn)에 초기화 전압을 전달할 수 있다. 제5 전압 배선(VIL)은 제3 트랜지스터(T3)의 드레인 전극과 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)에 초기화 전압을 인가할 수 있다. 각 서브 화소(PXn)의 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 소스 전극을 초기화하기 위해 전압 배선(VIL)에서 인가된 초기화 전압을 제1 트랜지스터(T1)의 소스 전극에 전달할 수 있다.
또한, 몇몇 실시예에서 제5 전압 배선(VIL)은 제1 트랜지스터(T1) 및 발광 소자(ED)의 외부 보상을 위한 센싱 신호가 인가될 수도 있다. 제5 전압 배선(VIL)은 제1 트랜지스터(T1)의 문턱 전압과 전자 이동도를 산출하기 위해 제1 트랜지스터(T1)의 소스 전극의 전압을 센싱하여 이를 외부 보상 회로로 전달할 수 있다. 또한, 제5 전압 배선(VIL)은 발광 소자(ED)의 열화 정도를 산출하기 위해 발광 소자(ED)의 제1 전극에 인가되는 제1 트랜지스터(T1)의 소스 전극의 전압을 센싱하여 이를 외부 보상 회로로 전달할 수 있다.
제3 전압 배선(VL1)과 제4 전압 배선(VL2)은 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 이웃하는 복수의 서브 화소(PXn)에 걸쳐 배치된다. 표시 영역(DPA)에는 복수의 제3 전압 배선(VL1)과 제4 전압 배선(VL2)들이 각각 제1 방향(DR1)으로 이격되어 배치되고, 각 제3 전압 배선(VL1)과 제4 전압 배선(VL2)들은 동일한 열로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다.
제3 전압 배선(VL1)은 서로 다른 층에 배치된 도전층으로 이루어진 제1 배선 패턴(VL_B)과 제2 배선 패턴(VL_D)을 포함할 수 있다. 제1 배선 패턴(VL_B)은 제1 전압 배선(VDL)과 동일한 제1 도전층으로 이루어지고, 제2 배선 패턴(VL_D)은 데이터 라인(DTL)과 동일한 도전층으로 이루어질 수 있다. 제1 배선 패턴(VL_B)과 제2 배선 패턴(VL_D)은 각각 제2 방향(DR2)으로 연장되어 배치되되 발광 영역(EMA)에서 서로 중첩하도록 배치된다. 제1 배선 패턴(VL_B)은 서브 화소(PXn)의 발광 영역(EMA)과 비발광 영역에 걸쳐 배치되고, 제2 배선 패턴(VL_D)은 발광 영역(EMA)과 비발광 영역에 더하여, 제2 방향(DR2)으로 인접한 서브 화소(PXn)의 경계에 걸쳐 배치될 수 있다. 제2 배선 패턴(VL_D)은 제1 전압 배선(VDL)과 제2 전압 배선(VSL)을 가로지르도록 배치될 수 있다. 도 4에서는 제2 배선 패턴(VL_D)의 일부분이 도시되어 있으며, 도면 상 상측에 배치된 부분과 하측에 배치된 부분은 각각 서로 다른 서브 화소(PXn)에 걸쳐 배치된 제2 배선 패턴(VL_D)일 수 있다.
제4 전압 배선(VL2)은 데이터 라인(DTL)과 동일한 도전층으로 이루어져 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제3 전압 배선(VL1)은 데이터 라인(DTL)의 좌측에 배치되고, 제4 전압 배선(VL2)은 제3 전압 배선(VL1)과 데이터 라인(DTL) 또는 제5 전압 배선(VIL) 사이에 배치될 수 있다. 제3 전압 배선(VL1)과 제4 전압 배선(VL2)은 각각 제2 방향(DR2)으로 연장되어 제2 방향(DR2)으로 배열된 복수의 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 또한, 이들은 제1 전압 배선(VDL)과 제2 전압 배선(VSL)을 교차하도록 배치될 수 있다. 표시 영역(DPA) 전면에 걸쳐 복수의 제3 전압 배선(VL1)과 제4 전압 배선(VL2)들이 배치되고, 이들은 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다.
제3 전압 배선(VL1)은 제1 전압 배선(VDL)과 연결되고 제4 전압 배선(VL2)은 제2 전압 배선(VSL)과 연결된다. 제3 전압 배선(VL1)은 제1 전압 배선(VDL)을 통해 인가되는 신호를 발광 소자(ED)의 일 전극에 전달하고, 제4 전압 배선(VL2)은 제2 전압 배선(VSL)을 통해 인가되는 신호를 발광 소자(ED)의 타 전극에 전달할 수 있다. 제3 전압 배선(VL1)과 제4 전압 배선(VL2)에 대한 보다 자세한 설명은 후술하기로 한다.
각 화소(PX) 또는 서브 화소(PXn)를 기준으로, 제1 전압 배선(VDL)은 평면도 상 발광 영역(EMA)의 하측에 배치되고 제2 전압 배선(VSL)은 평면도 상 발광 영역(EMA)의 상측에 배치된다. 제2 방향(DR2)으로 이웃하는 다른 화소(PX) 또는 서브 화소(PXn)와의 경계에는 서로 다른 서브 화소(PXn)에 접속되는 제1 전압 배선(VDL)과 제2 전압 배선(VSL)이 인접하여 배치될 수 있다.
데이터 라인(DTL), 제5 전압 배선(VIL), 제3 전압 배선(VL1)의 제2 배선 패턴(VL_D), 및 제4 전압 배선(VL2)은 제2 도전층 상에 배치된 제3 도전층으로 이루어질 수 있다. 제3 도전층은 상기 배선들 및 라인들에 더하여 다른 도전층들을 더 포함할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)를 구동하기 위한 신호를 전달하는 회로층이 제1 내지 제3 도전층을 포함할 수 있다. 특히, 발광 소자(ED)에 전원 전압을 인가하는 제1 전압 배선(VDL)과 제2 전압 배선(VSL)이 각각 제1 도전층에 배치되고, 제3 도전층에 배치된 제3 전압 배선(VL1) 및 제4 전압 배선(VL2)과 연결될 수 있다. 표시 장치(10)는 회로층을 구성하는 도전층의 개수를 줄일 수 있어 제조 공정 상 이점이 있다. 이하, 다른 도면들을 더 참조하여, 각 서브 화소(PXn)의 구조에 대하여 보다 상세히 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다. 도 6은 일 실시예에 따른 표시 장치의 일 서브 화소에 포함된 복수의 도전층들을 나타내는 레이아웃도이다. 도 7은 일 실시예에 따른 표시 장치의 일 화소에 포함된 복수의 전극들과 뱅크들을 나타내는 개략적인 평면도이다. 도 8은 도 6 및 도 7의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 9는 도 6 및 도 7의 Q4-Q4'선 및 Q5-Q5'선을 따라 자른 단면도이다. 도 10은 도 6 및 도 7의 Q6-Q6'선 및 Q7-Q7'선을 따라 자른 단면도이다. 도 11은 도 6 및 도 7의 Q8-Q8'선을 따라 자른 단면도이다.
도 5는 도 4의 제2 뱅크(BNL2)를 기준으로 구분된 영역에 대응되어 배치된 회로층을 도시하고 있고, 도 6은 제2 뱅크(BNL2)가 구분하는 영역에 무관하게 도 5의 회로층 중 일 서브 화소(PXn)에 접속되는 회로층만을 도시하고 있다.
또한, 도 7은 각 화소(PX)에 배치된 표시 소자층으로, 제2 뱅크(BNL2)에 의하여 구분되는 각 서브 화소(PXn)를 기준으로 도시하고 있다. 도 7에서는 각 전극(RME1, RME2)들과 발광 소자(ED)에 더하여, 복수의 뱅크(BNL1, BNL2)들 및 접촉 전극(CNE1, CNE2)의 배치를 도시하고 있다. 도 8 및 도 9에서는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 단면을 도시하고 있고, 도 10에서는 복수의 전압 배선들이 연결된 부분의 단면을 도시하고 있으며, 도 11에서는 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 4에 결부하여 도 5 내지 도 11을 참조하면, 표시 장치(10)는 회로층과 표시 소자층을 포함할 수 있다. 표시 소자층은 발광 소자(ED)를 포함하여 제1 전극(RME1) 및 제2 전극(RME2)이 배치된 층이고, 회로층은 발광 소자(ED)를 구동하기 위한 화소 회로 소자들을 포함하여 복수의 배선들이 배치된 층일 수 있다. 예를 들어, 회로층은 제1 스캔 라인(SCL), 제2 스캔 라인(SSL), 데이터 라인(DTL), 제5 전압 배선(VIL), 제1 전압 배선(VDL), 제2 전압 배선(VSL), 제3 전압 배선(VL1) 및 제4 전압 배선(VL2)에 더하여, 각 트랜지스터(T1, T2, T3)들을 포함할 수 있다.
구체적으로, 표시 장치(10)는 회로층 및 표시층들이 배치되는 제1 기판(SUB)을 포함한다. 제1 기판(SUB)은 절연 기판일 수 있으며, 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 기판(SUB) 상에는 제1 도전층이 배치된다. 제1 도전층은 제1 전압 배선(VDL), 제2 전압 배선(VSL), 하부 금속층(BML), 전압 분배 라인(IDL), 및 제3 전압 배선(VL1)의 제1 배선 패턴(VL_B)을 포함한다.
제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1)으로 연장되어 배치된다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 발광 영역(EMA)과 비중첩하도록 비발광 영역에서 제2 뱅크(BNL2)와 두께 방향인 제3 방향(DR3)으로 중첩하는 위치에 배치된다. 이들은 패드 영역(PDA)의 패드(WPD_VDD, WPD_VSS)와 연결될 수 있고, 제1 전원 전압 및 제2 전원 전압이 인가될 수 있다. 제1 전압 배선(VDL)은 후술하는 제3 도전층의 제1 도전 패턴(DP1)을 통해 제1 트랜지스터(T1)의 드레인 전극 및 제3 전압 배선(VL1)과 연결될 수 있다. 제2 전압 배선(VSL)은 후술하는 제3 도전층의 제4 전압 배선(VL2)을 통해 제2 전극(RME2)과 연결될 수 있다.
제3 전압 배선(VL1)의 제1 배선 패턴(VL_B)은 제2 방향(DR2)으로 연장된 형상을 갖고 발광 영역(EMA)에 걸쳐 배치될 수 있다. 일 실시예에 따르면, 제3 전압 배선(VL1)의 제1 배선 패턴(VL_B)은 발광 소자(ED)들과 두께 방향으로 중첩하도록 배치될 수 있다. 후술할 바와 같이, 몇몇 실시예에서 제3 도전층과 전극(RME1, RME2) 사이의 절연층이 생략되고, 전극(RME1, RME2) 일부가 제3 도전층과 동일한 층에 배치될 수 있다. 제3 도전층은 전극(RME1, RME2)이 배치될 수 있는 영역을 확보할 수 있도록 그 구조가 설계될 수 있는데, 이를 반영하여 제3 전압 배선(VL1)은 제2 배선 패턴(VL_D)들을 다른 도전층으로 연결하는 제1 배선 패턴(VL_B)을 포함할 수 있다. 제1 배선 패턴(VL_B)은 발광 소자(ED)들이 배치되는 영역에서 제3 도전층의 제2 배선 패턴(VL_D)들을 연결하는 우회 배선일 수 있다.
전압 분배 라인(IDL)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 내지 제3 서브 화소(PX1, PX2, PX3)에 걸쳐 배치될 수 있다. 전압 분배 라인(IDL)은 후술하는 제3 도전층의 제5 전압 배선(VIL) 및 제3 트랜지스터(T3)의 드레인 전극과 연결되고, 각 서브 화소(PXn)의 제3 트랜지스터(T3)에 초기화 전압을 전달할 수 있다.
하부 금속층(BML)은 제1 기판(SUB) 상에 배치될 수 있다. 하부 금속층(BML)은 후술하는 반도체층의 제1 액티브층(ACT1), 및 제2 도전층의 제1 정전 용량 전극(CSE1)과 중첩하도록 배치된다. 하부 금속층(BML1)은 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 트랜지스터(T1)의 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 일 예로, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있고, 다른 트랜지스터(T1, T2, T3)들의 액티브층과 중첩하도록 배치될 수도 있다.
버퍼층(BL)은 제1 도전층을 덮으며 제1 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 각 트랜지스터(T1, T2, T3)들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 각 트랜지스터(T1, T2, T3)들의 액티브층(ACT1, ACT2, ACT3)들을 포함할 수 있다. 제1 트랜지스터(T1)의 제1 액티브층(ACT1)은 각 서브 화소(PXn)의 중심과 인접하여 그 하측에 배치될 수 있다. 제2 트랜지스터(T2)의 제2 액티브층(ACT2)은 각 서브 화소(PXn)의 중심을 기준으로 상측에 배치되고, 제3 트랜지스터(T3)의 제3 액티브층(ACT3)은 제1 액티브층(ACT1)의 하측에 배치될 수 있다. 일 실시예에서, 제1 액티브층(ACT1)은 일부분이 하부 금속층(BML)과 중첩하도록 배치될 수 있다. 다만, 이에 제한되지 않는다.
한편, 예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1, ACT2, ACT3)들은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1, ACT2, ACT3)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 예를 들어, 제1 게이트 절연층(GI)은 반도체층과 버퍼층(BL)의 상면을 덮도록 배치될 수 있다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 각 트랜지스터(T1, T2, T3)들의 게이트 전극(G1, G2, G3)들, 제1 스캔 라인(SCL), 제2 스캔 라인(SSL), 및 스토리지 커패시터의 제1 정전 용량 전극(CSE1)을 포함할 수 있다. 제1 스캔 라인(SCL) 및 제2 스캔 라인(SSL)에 대한 설명은 상술한 바와 동일하므로, 이하에서는 복수의 게이트 전극들과 제1 정전 용량 전극(CSE1)에 대하여 설명하기로 한다.
제2 도전층의 게이트 전극(G1, G2, G3)들은 각각 트랜지스터(T1, T2, T3)들의 액티브층과 부분적으로 중첩하도록 배치될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 게이트 전극(G1)은 부분적으로 제1 액티브층(ACT1)과 중첩하도록 배치될 수 있다. 제1 게이트 전극(G1)은 후술하는 스토리지 커패시터의 제1 정전 용량 전극(CSE1)과 연결되어 일체화될 수 있다.
제2 트랜지스터(T2)의 제2 게이트 전극(G2)은 부분적으로 제2 액티브층(ACT2)과 중첩하도록 배치되고, 제3 트랜지스터(T3)의 제3 게이트 전극(G3)은 부분적으로 제3 액티브층(ACT3)과 중첩하도록 배치된다. 제2 게이트 전극(G2)은 제1 스캔 라인(SCL)과 전기적으로 연결되고 제2 트랜지스터(T2)는 제1 스캔 신호가 인가될 수 있다. 제3 게이트 전극(G3)은 제2 스캔 라인(SSL)과 전기적으로 연결되고 제3 트랜지스터(T3)는 제2 스캔 신호가 게이트 전극에 인가될 수 있다. 예시적인 실시예에서, 제2 게이트 전극(G2)과 제3 게이트 전극(G3)은 각각 제1 스캔 라인(SCL)과 제2 스캔 라인(SSL)과 일체화되어 형성될 수 있다. 상술한 바와 같이 제1 스캔 라인(SCL)과 제2 스캔 라인(SSL)은 발광 영역(EMA)을 향해 제2 방향(DR2)으로 돌출된 부분을 포함하고, 상기 돌출된 부분 중 일부는 각각 제2 게이트 전극(G2)과 제3 게이트 전극(G3)일 수 있다.
스토리지 커패시터(Cst)의 제1 정전 용량 전극(CSE1)은 제1 스캔 라인(SCL)과 제2 스캔 라인(SSL) 사이에 배치된다. 제1 정전 용량 전극(CSE1)은 제1 트랜지스터(T1)의 제1 게이트 전극(G1) 및 제2 트랜지스터(T2)의 소스 전극과 전기적으로 연결될 수 있다. 일 예로, 제1 정전 용량 전극(CSE1)은 제1 게이트 전극(G1)과 일체화되어 형성될 수 있고, 제2 트랜지스터(T2)의 소스 전극과 컨택홀을 통해 연결될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 각 트랜지스터(T1, T2, T3)들의 소스 전극(S1, S2, S3)과 드레인 전극(D1, D2, D3)들, 데이터 라인(DTL), 제3 전압 배선(VL1)의 제2 배선 패턴(VL_D), 제4 전압 배선(VL2), 스토리지 커패시터의 제2 정전 용량 전극(CSE2)에 더하여 제1 도전 패턴(DP1)을 포함할 수 있다. 데이터 라인(DTL)과 제5 전압 배선(VIL)에 대한 설명은 도 4를 참조하여 상술한 바와 동일하므로, 이하에서는 이들에 대한 구체적인 설명은 제외하여 서술하기로 한다.
제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 액티브층(ACT1)과 부분적으로 중첩하도록 배치된다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 제1 층간 절연층(IL1) 및 제1 게이트 절연층(GI)을 관통하는 제1 컨택홀(CT1)을 통해 제1 액티브층(ACT1)에 각각 접촉할 수 있다. 또한, 제1 소스 전극(S1)은 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 제4 컨택홀(CT4)을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 드레인 전극(D1)은 제1 전압 배선(VDL)과 전기적으로 연결될 수 있고, 제1 소스 전극(S1)은 제1 전극(RME1)과 연결되는 스토리지 커패시터의 제2 정전 용량 전극(CSE2)과 연결될 수 있다. 일 예로, 제1 드레인 전극(D1)은 제1 도전 패턴(DP1)을 통해 제1 전압 배선(VDL)과 연결될 수 있고, 제1 소스 전극(S1)은 제2 정전 용량 전극(CSE2)과 일체화되어 연결될 수 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)에서 전달된 데이터 신호에 턴-온되어 제1 전원 전압을 제1 전극(RME1)에 전달할 수 있다.
제2 트랜지스터(T2)의 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제2 액티브층(ACT2)과 부분적으로 중첩하도록 배치된다. 제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 제1 층간 절연층(IL1) 및 제1 게이트 절연층(GI)을 관통하는 제2 컨택홀(CT2)을 통해 제2 액티브층(ACT2)에 각각 접촉할 수 있다. 제2 드레인 전극(D2)은 데이터 라인(DTL)과 일체화되어 연결될 수 있고, 제2 소스 전극(S2)은 제1 층간 절연층(IL1)을 관통하는 제6 컨택홀(CT6)을 통해 제1 정전 용량 전극(CSE1)과 접촉할 수 있다. 제2 트랜지스터(T2)는 제1 스캔 신호에 턴-온되어 데이터 라인(DTL)으로부터 인가되는 데이터 신호를 제1 트랜지스터(T1)의 제1 게이트 전극(G1)에 전달할 수 있다.
제3 트랜지스터(T3)의 제3 소스 전극(S3) 및 제3 드레인 전극(D3)은 제3 액티브층(ACT3)과 부분적으로 중첩하도록 배치된다. 제3 소스 전극(S3) 및 제3 드레인 전극(D3)은 제1 층간 절연층(IL1) 및 제1 게이트 절연층(GI)을 관통하는 제3 컨택홀(CT3)을 통해 제3 액티브층(ACT3)에 각각 접촉할 수 있다. 또한, 제3 드레인 전극(D3)은 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 제7 컨택홀(CT7)을 통해 전압 분배 라인(IDL)과 접촉하고, 제3 소스 전극(S3)은 스토리지 커패시터의 제2 정전 용량 전극(CSE2)과 일체화되어 연결될 수 있다. 전압 분배 라인(IDL)은 버퍼층(BL), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하는 제10 컨택홀(CT10)을 통해 제5 전압 배선(VIL)과 연결되어 초기화 전압이 인가될 수 있고, 제3 드레인 전극(D3)에는 초기화 전압이 전달될 수 있다. 제3 트랜지스터(T3)는 제2 스캔 신호에 턴-온되어 제2 정전 용량 전극(CSE2)을 통해 제1 전극(RME1)에 초기화 전압을 전달할 수 있다.
스토리지 커패시터(Cst)의 제2 정전 용량 전극(CSE2)은 제1 정전 용량 전극(CSE1)과 중첩하도록 배치된다. 제2 정전 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제3 트랜지스터(T3)의 제3 트랜지스터(T3)의 제3 소스 전극(S3)과 일체화되어 연결될 수 있다. 또한, 후술할 바와 같이 제2 정전 용량 전극(CSE2)은 그 상부에 배치된 절연층들을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 전극(RME1)과 전기적으로 연결될 수 있다. 도면에서는 제2 정전 용량 전극(CSE2)이 제1 전극(RME1)과 직접 접촉하는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제2 정전 용량 전극(CSE2)은 그 상부에 배치된 도전층으로 이루어진 전극을 통해 제1 전극(RME1)과 전기적으로 연결될 수 있다.
제1 도전 패턴(DP1)은 제1 액티브층(ACT1), 제1 전압 배선(VDL), 및 제1 배선 패턴(VL_B)과 중첩하도록 배치된다. 제1 도전 패턴(DP1)은 제1 층간 절연층(IL1) 및 제1 게이트 절연층(GI)을 관통하는 제1 컨택홀(CT1)을 통해 제1 액티브층(ACT1)과 접촉하여 제1 트랜지스터(T1)의 제1 드레인 전극(D1)을 형성할 수 있다. 또한, 제1 도전 패턴(DP1)은 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 제5 컨택홀(CT5)을 통해 제1 배선 패턴(VL_B)과 접촉하고, 제8 컨택홀(CT8)을 통해 제1 전압 배선(VDL)과 접촉할 수 있다.
또한, 제3 전압 배선(VL1)의 제2 배선 패턴(VL_D)은 제2 방향(DR2)으로 연장된 형상을 갖고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 경계에 걸쳐 배치될 수 있다. 제2 배선 패턴(VL_D)은 제1 배선 패턴(VL_B)과 평면도 상 나란하게 배치되며, 발광 영역(EMA)에서 제1 배선 패턴(VL_B)과 부분적으로 중첩할 수 있다. 제2 배선 패턴(VL_D)은 제1 배선 패턴(VL_B)과 중첩하는 부분에서 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 제9 컨택홀(CT9)을 통해 제1 배선 패턴(VL_B)과 접촉할 수 있다. 제1 배선 패턴(VL_B)과 제2 배선 패턴(VL_D)은 서로 연결되어 하나의 제3 전압 배선(VL1)을 형성하고, 제1 도전 패턴(DP1)을 통해 제1 전압 배선(VDL)과 전기적으로 연결될 수 있다.
제4 전압 배선(VL2)은 제2 방향(DR2)으로 연장되어 배치된다. 제4 전압 배선(VL2)은 제2 전압 배선(VSL)과 교차하는 부분에서 제1 층간 절연층(IL1), 제1 게이트 절연층(GI) 및 버퍼층(BL)을 관통하는 제11 컨택홀(CT11)을 통해 서로 접촉할 수 있다. 제4 전압 배선(VL2)은 제2 전압 배선(VSL)과 직접 접촉함으로써 서로 전기적으로 연결될 수 있다. 또한, 후술할 바와 같이 제4 전압 배선(VL2)은 그 상부에 배치된 절연층들을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
제2 층간 절연층(IL2)은 제3 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제3 도전층을 덮으며 제3 도전층을 보호하는 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 표면 평탄화 기능을 수행할 수 있다. 다만, 제2 층간 절연층(IL2)은 생략되거나, 후술하는 제1 뱅크(BNL1)와 일체화될 수 있다.
상술한 제1 내지 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 단일층, 또는 복수의 층들이 적층되거나 상기 복수의 층들이 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예컨대 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층, 또는 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)이 순차적층된 이중층으로 형성될 수도 있다.
제2 층간 절연층(IL2) 상에는 복수의 제1 뱅크(BNL1)들, 복수의 전극(RME1, RME2)들, 발광 소자(ED), 제2 뱅크(BNL2) 및 복수의 접촉 전극(CNE1, CNE2)들이 배치된다. 또한, 제2 층간 절연층(IL2) 상에는 복수의 절연층(PAS1, PAS2)들이 더 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 제2 층간 절연층(IL2) 상에 직접 배치될 수 있다. 하나의 제1 뱅크(BNL1)는 제1 방향(DR1)으로 연장된 형상을 갖고, 이웃하는 다른 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 또한, 제1 뱅크(BNL1)는 제2 방향(DR2)으로 연장된 형상을 갖되 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에는 배치되지 않도록 각 서브 화소(PXn)의 발광 영역(EMA)에 배치될 수 있다. 즉, 각 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 일정 폭을 갖도록 형성되어 일부분은 발광 영역(EMA) 내에 배치되고 다른 일부는 제1 방향(DR1)으로 이웃한 서브 화소(PXn)의 경계에 배치될 수 있다. 또한, 제1 뱅크(BNL1)들은 제2 방향(DR2)으로 측정된 길이가 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 길이보다 크게 형성되어 일부분은 비발광 영역의 제2 뱅크(BNL2)와 중첩하도록 배치될 수 있다.
하나의 서브 화소(PXn)에는 복수의 제1 뱅크(BNL1)들이 배치될 수 있다. 예를 들어, 하나의 서브 화소(PXn)는 발광 영역(EMA)에 2개의 제1 뱅크(BNL1)들이 부분적으로 배치될 수 있다. 2개의 제1 뱅크(BNL1)들은 각각 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 방향(DR1)으로 이격된 제1 뱅크(BNL1)들 사이에는 발광 소자(ED)가 배치될 수 있다. 도면에서는 각 서브 화소(PXn)의 발광 영역(EMA)에 2개의 제1 뱅크(BNL1)들이 배치되어 섬형 또는 아일랜드(Island)형 패턴을 형성하는 것이 예시되어 있으나, 이에 제한되지 않는다. 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되는 제1 뱅크(BNL1)의 수는 전극(RME1, RME2)의 수 또는 발광 소자(ED)들의 배치에 따라 달라질 수 있다.
제1 뱅크(BNL1)는 제2 층간 절연층(IL2)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(RME1, RME2)에서 반사되어 제2 층간 절연층(IL2)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME1, RME2)들은 일 방향으로 연장된 형상을 갖고 각 서브 화소(PXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제2 방향(DR2)으로 연장된 형상을 갖고 서로 제1 방향(DR1)으로 이격되어 각 서브 화소(PXn)마다 배치될 수 있다. 각 서브 화소(PXn)에는 제1 전극(RME1) 및 이와 제1 방향(DR1)으로 이격된 제2 전극(RME2)이 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2) 상에는 복수의 발광 소자(ED)들이 배치될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들은 그 개수, 또는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 수에 따라 배치되는 위치가 달라질 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되고, 일부분은 발광 영역(EMA)을 넘어 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치될 수 있다. 복수의 전극(RME1, RME2)들은 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 서브 영역(CBA)에서 다른 서브 화소(PXn)의 전극(RME1, RME2)들과 제2 방향(DR2)으로 이격될 수 있다.
이러한 전극(RME1, RME2)의 배치는 제2 방향(DR2)으로 연장된 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 서로 분리되어 형성될 수 있다. 상기 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)들은 잉크젯 프린팅 공정을 통해 전극 라인들 상에 분사되고, 전극 라인들 상에 발광 소자(ED)를 포함하는 잉크가 분사되면 전극 라인들에 정렬 신호를 인가하여 전계를 생성한다. 발광 소자(ED)는 전극 라인들 사이에 형성된 전계에 의해 전극들 상에 배치될 수 있다. 잉크 내에 분산된 발광 소자(ED)는 생성된 전계에 의해 유전영동힘을 받아 전극(RME) 상에 정렬될 수 있다. 발광 소자(ED)들을 정렬시킨 뒤 전극 라인 일부를 단선시켜 복수의 전극(RME1, RME2)들을 형성할 수 있다.
일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 각각 부분적으로 제3 전압 배선(VL1) 및 제4 전압 배선(VL2)과 두께 방향으로 중첩하도록 배치될 수 있다. 각 전극(RME1, RME2)과 제3 전압 배선(VL1) 및 제4 전압 배선(VL2)은 평면도 상 부분적으로 중첩하는 위치에서 각각 제1 방향(DR1)으로 연장되어 배치될 수 있다. 다만, 제1 전극(RME1)이 제3 전압 배선(VL1)과 두께 방향으로 중첩하는 부분은 제1 도전층에 배치된 제1 배선 패턴(VL_B)이고, 제2 전극(RME2)은 제1 뱅크(BNL1) 상에 배치된 부분이 제4 전압 배선(VL2)과 두께 방향으로 중첩할 수 있다. 다른 실시예에서 제2 층간 절연층(IL2)이 생략되어 제1 전극(RME1)과 제2 전극(RME2) 일부가 제1 층간 절연층(IL1) 상에 직접 배치되더라도, 이들은 제3 도전층의 다른 배선들과 중첩되지 않는 부분에서 제1 층간 절연층(IL1) 상에 직접 배치될 수 있다.
각 서브 화소(PXn)마다 배치되는 전극(RME1, RME2)들은 각각 서로 이격된 복수의 제1 뱅크(BNL1)들 상에 배치될 수 있다. 각 전극(RME1, RME2)들은 제1 뱅크(BNL1)들의 제1 방향(DR1) 일 측 상에 배치되어 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME1, RME2)들의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크(BNL1)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 각 전극(RME1, RME2)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 복수의 전극(RME1, RME2)들이 제1 방향(DR1)으로 이격된 간격은 제1 뱅크(BNL1)들 사이의 간격보다 좁을 수 있다. 각 전극(RME1, RME2)들은 적어도 일부 영역이 제2 층간 절연층(IL2) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
복수의 전극(RME1, RME2)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 또한, 복수의 전극(RME1, RME2)들은 제3 도전층과 연결되어 발광 소자(ED)를 발광하기 위한 신호가 인가될 수 있다. 제1 전극(RME1)은 제1 전극 컨택홀(CTD)을 통해, 제2 전극(RME2)은 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RME1)은 제2 뱅크(BNL2)와 중첩된 영역에 형성된 제1 전극 컨택홀(CTD)을 통해 제2 정전 용량 전극(CSE2)과 접촉할 수 있다. 제2 전극(RME2)은 제2 뱅크(BNL2)와 중첩된 영역에 형성된 제2 전극 컨택홀(CTS)을 통해 제4 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제2 정전 용량 전극(CSE2)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제4 전압 배선(VL2)을 통해 제2 전압 배선(VSL)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 전극(RME1, RME2)들은 각 서브 화소(PXn)마다 분리되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
도면에서는 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)이 제2 뱅크(BNL2)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않고 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)의 위치는 다양하게 변형될 수 있다. 예를 들어, 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)은 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)에 위치할 수도 있고, 몇몇 실시예에서 더 많은 수의 컨택홀들이 형성될 수도 있다.
각 전극(RME1, RME2)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(RME1, RME2)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME1, RME2)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
한편, 상술한 바와 같이 제1 전극(RME1)과 제2 전극(RME2)은 서브 영역(CBA)에서 다른 서브 화소(PXn)의 전극(RME1, RME2)들과 분리된다. 제2 전극(RME2)은 이웃하는 다른 서브 화소(PXn)와 분리되기 전, 서브 영역(CBA)에 형성된 컨택홀을 통해 제4 전압 배선(VL2)과 접촉할 수 있다. 일 실시예에 따르면, 제2 뱅크(BNL2)가 둘러싸는 서브 영역(CBA)에 형성된 제3 전극 컨택홀(CTV)을 더 포함하고, 제3 전극 컨택홀(CTV) 내부에 배치된 패턴부(RP)를 포함할 수 있다. 제2 방향(DR2)으로 이웃한 다른 서브 화소(PXn)의 전극(RME1, RME2)들은 서로 연결되어 하나의 전극 라인으로 형성되었다가, 표시 장치(10)의 제조 공정 중 이들 사이를 절단하는 공정에 의해 분리될 수 있다.
상기 전극 라인은 제2 전극 컨택홀(CTS)에 더하여 제3 전극 컨택홀(CTV)을 통해 제4 전압 배선(VL2)과 접촉할 수 있다. 발광 소자(ED)들을 정렬하기 위한 신호는 상기 전극 라인 및 제4 전압 배선(VL2)으로 인가될 수 있고, 제4 전압 배선(VL2)으로 인가된 신호는 제2 및 제3 전극 컨택홀(CTS, CTV)을 통해 상기 전극 라인으로 인가될 수 있다. 발광 소자(ED)들이 정렬된 후에는 전극 라인을 분리하여 복수의 전극(RME1, RME2)들로 분리하는 공정이 수행될 수 있다. 해당 공정에서 제2 층간 절연층(IL2) 상에 배치된 부분은 제거되고, 제3 전극 컨택홀(CTV) 내부에는 제2 전극(RME2)을 이루는 재료와 동일한 패턴부(RP)가 남을 수 있다. 제3 전극 컨택홀(CTV)은 제2 전압 배선(VSL)과 제4 전압 배선(VL2)이 교차하는 영역으로, 제11 컨택홀(CT11)이 형성된 영역 상에 배치될 수 있다. 즉, 제3 전극 컨택홀(CTV)은 제11 컨택홀(CT11)과 두께 방향으로 중첩할 수 있다. 다만, 이에 제한되지 않고, 제3 전극 컨택홀(CTV)과 패턴부(RP)는 생략될 수 있고, 서브 영역(CBA)에서 전극(RME1, RME2)들만 분리된 상태로 배치될 수 있다.
제1 절연층(PAS1)은 복수의 전극(RME1, RME2)들 및 제1 뱅크(BNL1) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들 및 제1 전극(RME1)과 제2 전극(RME2)들을 덮도록 배치되되, 제1 전극(RME1)과 제2 전극(RME2) 상면 일부가 노출되도록 배치될 수 있다. 제1 절연층(PAS1)에는 각 전극(RME1, RME2)들의 상면 중, 제1 뱅크(BNL1) 상에 배치된 부분의 상면을 노출하는 개구부가 형성될 수 있고, 접촉 전극(CNE1, CNE2)들은 상기 개구부를 통해 전극(RME1, RME2)들과 접촉할 수 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 서브 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 하나의 제1 뱅크(BNL1)가 제1 방향(DR1)으로 이웃한 서브 화소(PXn)에 걸쳐 배치됨에 따라, 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 뱅크(BNL1) 상에 배치될 수도 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME1, RME2)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME1, RME2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME1, RME2)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME1, RME2) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 13의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 뱅크(BNL1)들 사이에서 각 전극(RME1, RME2) 상에 배치될 수 있다. 예를 들어 발광 소자(ED)는 일 단부가 제1 전극(RME1) 상에 놓이고, 타 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 길고, 발광 소자(ED)의 양 단부가 각각 제1 전극(RME1)과 제2 전극(RME2) 상에 배치될 수 있다.
한편, 일 실시예에 따르면, 전극(RME1, RME2) 상에 배치된 발광 소자(ED)들은 제1 도전층 중 제1 배선 패턴(VL_B)과 두께 방향으로 중첩할 수 있다. 제2 층간 절연층(IL2)의 하부에는 제3 도전층이 배치되고, 발광 소자(ED)들과 두께 방향으로 중첩하는 영역에는 제3 전압 배선(VL1)이 배치될 수 있다. 다만, 후술할 바와 같이 몇몇 실시예에서 제2 층간 절연층(IL2)이 생략될 수 있고, 발광 소자(ED)들이 배치되는 전극(RME1, RME2)은 제3 도전층과 동일한 층에 배치될 수 있다. 전극(RME1, RME2)들이 제3 도전층과 동일한 층에 배치될 수 있는 공간이 확보될 수 있도록 제3 전압 배선(VL1)은 제1 도전층에 배치되는 제1 배선 패턴(VL_B)을 포함하고, 제1 배선 패턴(VL_B)은 발광 소자(ED)들이 배치된 영역에 중첩하도록 배치될 수 있다. 발광 소자(ED)들의 하부에는 제1 배선 패턴(VL_B)이 배치되어 제3 전압 배선(VL1)이 우회하여 연결됨에 따라, 제2 층간 절연층(IL2)이 생략되더라도 전극(RME1, RME2)들이 제3 도전층의 다른 배선들을 회피하여 배치될 수 있다.
발광 소자(ED)는 제1 기판(SUB)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 13의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 후술하는 접촉 전극(CNE1, CNE2)들은 제2 절연층(PAS2)이 덮지 않는 발광 소자(ED)의 양 단부와 접촉할 수 있다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다.
한편, 표시 장치(10)의 제조 공정 중, 전극 라인을 형성한 뒤 이들을 분리하여 각 전극(RME1, RME2)을 형성하기 위한 절단 공정은 제2 절연층(PAS2)을 형성한 뒤에 수행될 수 있다. 제2 절연층(PAS2)은 서브 영역(CBA)에는 배치되지 않고 발광 영역(EMA)에만 배치될 수 있고, 서브 영역(CBA)에서는 전극(RME1, RME2)들과 제1 절연층(PAS1)만이 배치될 수도 있다. 서브 영역(CBA)에서 전극(RME1, RME2)들이 이격되어 제2 층간 절연층(IL2)이 노출되고, 분리된 전극(RME1, RME2) 상에는 제1 절연층(PAS1)이 분리되어 배치될 수 있다. 상술한 바와 같이, 서브 영역(CBA)에는 제3 전극 컨택홀(CTV)과 패턴부(RP)가 배치될 수 있고, 제3 전극 컨택홀(CTV) 내부에 배치된 패턴부(RP)는 상면이 노출될 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 접촉 전극(CNE1, CNE2)의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1) 상에 배치되고, 제2 접촉 전극(CNE2)은 제2 전극(RME2) 상에 배치되며, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 일 방향으로 측정된 폭이 각각 제1 전극(RME1)과 제2 전극(RME2)의 상기 일 방향으로 측정된 폭보다 더 작을 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(RME1)과 제2 전극(RME2)의 상면 일부를 덮도록 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(ED) 및 전극(RME1, RME2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상기 반도체층이 노출된 단부면에서 발광 소자(ED)와 접촉할 수 있다. 발광 소자(ED)의 일 단부는 제1 접촉 전극(CNE1)을 통해 제1 전극(RME1)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(CNE2)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(RME1)과 제2 전극(RME2)의 수에 따라 달라질 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에 도시하지 않았으나, 접촉 전극(CNE1, CNE2)들, 및 제2 뱅크(BNL2) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 전면적으로 배치되어 다른 부재들을 외부 환경으로부터 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1) 및 제2 절연층(PAS2) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1) 및 제2 절연층(PAS2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlxNy)등과 같은 무기물 절연성 물질을 적어도 하나 이상 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 적어도 하나 이상 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(10)는 패드 영역(PDA)의 패드(WPD)와 연결된 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 더하여, 이들과 전기적으로 연결된 제3 전압 배선(VL1) 및 제4 전압 배선(VL2)을 포함한다. 표시 장치(10)는 발광 소자(ED)를 구동하기 위한 전원 전압이 인가되는 배선들이 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조로 배치될 수 있다. 전원 전압이 인가되는 배선들은 후술하는 제1 전극(RME1) 및 제2 전극(RME2)과 연결되기 위해 회로층의 최상층에 배치될 수 있다. 회로층은 트랜지스터(T1, T2, T3)들의 소스/드레인 전극과 데이터 라인(DTL) 및 제5 전압 배선(VIL)을 포함하므로, 이들을 포함하는 제3 도전층에는 전원 전압이 인가되는 배선들이 배치되기에 충분한 공간 확보가 어려울 수 있다.
다만, 일 실시예에 따른 표시 장치(10)는 상기 전원 전압이 인가되는 배선들을 제1 도전층과 제3 도전층으로 분리하여 구성함으로써, 제3 도전층에 최소한의 공간만을 할당하여 전원 전압 배선들을 배치할 수 있다. 패드(WPD)들과 연결된 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 도전층으로 이루어짐에 따라 패턴 형성에 있어 공간적 제약을 최소화할 수 있고, 각 전극(RME1, RME2)들과 연결되는 제3 전압 배선(VL1) 또는 제4 전압 배선(VL2)은 제3 도전층으로 이루어짐에 따라 상기 전원 전압을 발광 소자(ED)로 단락 이슈 없이 전달할 수 있다. 특히, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)이 제1 도전층으로 형성됨에 따라, 상기 배선들의 두께가 제3 도전층보다 두꺼울 수 있고 전원 전압이 인가되는 배선의 저항이 감소하는 이점이 있다. 일 실시예에 따른 표시 장치(10)는 전원 전압을 인가하는 배선들을 서로 다른 도전층으로 분리하여 배치함으로써 회로층에 필요한 도전층의 수를 감소하여 제조 공정을 단순화할 수 있다.
도 12는 다른 실시예에 따른 표시 장치의 일부분을 나타내는 단면도이다.
도 12를 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 상호 절연시키는 제3 절연층(PAS3)을 더 포함할 수 있다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 배치되고, 제1 접촉 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 도 11의 실시예와 달리, 본 실시예는 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 서로 다른 층에 배치되어 제3 절연층(PAS3)에 의해 상호 절연될 수 있다. 또한, 제3 절연층(PAS3)을 더 포함함에 따라 제2 절연층(PAS2)의 배치도 일부 달라질 수 있다.
제2 절연층(PAS2)은 발광 소자(ED)를 감싸면서 제1 뱅크(BNL1) 및 제2 뱅크(BNL2) 상에도 부분적으로 배치될 수 있다. 제2 절연층(PAS2)은 일부분은 제1 뱅크(BNL1) 상에서 제1 절연층(PAS1) 상에 직접 배치될 수 있고, 다른 일부분은 제2 뱅크(BNL2) 상에 직접 배치될 수 있다. 이러한 제2 절연층(PAS2)은 제1 절연층(PAS1) 및 제2 뱅크(BNL2) 상에 전면적으로 배치되었다가, 발광 소자(ED)의 양 단부를 노출하도록 제거하는 공정으로 형성될 수 있다.
제3 절연층(PAS3)은 제2 접촉 전극(CNE2) 상에 배치될 수 있다. 또한, 제3 절연층(PAS3)은 제2 접촉 전극(CNE2)이 배치된 영역을 제외한 제2 절연층(PAS2) 상에도 배치될 수 있다. 제3 절연층(PAS3)은 제2 접촉 전극(CNE2)을 덮으며 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제2 뱅크(BNL2) 상에 배치되었다가, 발광 소자(ED)의 일 단부를 노출하도록 제거하는 공정으로 형성될 수 있다.
도 13은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물 또는 무기 반도체로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 13을 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN, InGaN 또는 AlGaInN, 우물층은 GaN, InGaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaN를, 우물층으로 InGaN를 포함하여 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 11에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 이에 제한되는 것은 아니다.
절연막(38)은 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 질화알루미늄(AlxNy), 산화알루미늄(AlxOy), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 및 하프늄 산화물(HfOx) 중 적어도 어느 하나를 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 더 참조하여 일 실시예에 따른 표시 장치(10)의 제 조 공정에 대하여 설명하기로 한다.
도 14 내지 도 19는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다. 각 층들에 배치된 부재들의 구조나 배치 관계는 상술한 바와 동일하므로, 이하의 도면에서는 도 11의 단면을 기준으로 각 층들의 적층 순서에 대하여 상세히 설명하기로 한다.
먼저, 도 14를 참조하면, 제1 기판(SUB)을 준비하고, 제1 기판(SUB) 상에 제1 도전층을 형성한다. 제1 도전층은 제1 배선 패턴(VL_B)을 포함하여 제1 전압 배선(VDL), 제2 전압 배선(VSL), 하부 금속층(BML) 및 전압 분배 라인(IDL)을 포함할 수 있다. 제1 도전층을 형성하는 공정은 제1 도전층을 이루는 재료를 포함한 층을 형성한 뒤, 이를 현상 및 노광하는 공정을 통해 패터닝하여 형성될 수 있다. 도면에서는 제1 배선 패턴(VL_B)이 배치된 부분만이 도시되어 있으나, 제1 배선 패턴(VL_B)은 제1 전압 배선(VDL), 제2 전압 배선(VSL), 전압 분배 라인(IDL) 및 하부 금속층(BML)과 동시에 형성될 수 있다.
이어, 도 15 및 도 16을 참조하면, 제1 도전층 상에 버퍼층(BL), 반도체층, 제1 게이트 절연층(GI), 제2 도전층, 제1 층간 절연층(IL1), 제3 도전층 및 제2 층간 절연층(IL2)을 적층하여 회로층을 형성한다. 상기 층들은 각각 개별적인 공정에서 순차적으로 형성될 수 있다. 그 중, 반도체층, 제2 도전층 및 제3 도전층은 이들을 이루는 재료를 포함한 층을 형성한 뒤, 이를 현상 및 노광하는 공정을 통해 패터닝하여 형성될 수 있다. 제3 도전층을 형성하기 전, 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1) 중 일부를 관통하는 복수의 컨택홀(CT1~CT11)을 형성하는 공정이 수행될 수 있다.
제2 층간 절연층(IL2)은 제3 도전층을 덮도록 배치되고, 제2 층간 절연층(IL2)을 관통하여 제3 도전층 일부를 노출하는 전극 컨택홀(CTD, CTS, CTV)들이 형성될 수 있다. 전극 컨택홀(CTD, CTS, CTV)들을 형성하는 공정은 제3 도전층과 제1 층간 절연층(IL1)을 모두 덮도록 제2 층간 절연층(IL2)을 형성한 뒤, 제2 층간 절연층(IL2) 일부를 관통하는 별도의 공정으로 수행될 수 있다. 표시 장치(10)의 회로층은 제1 내지 제3 도전층에 더하여 반도체층을 포함하여 회로층을 형성하기 위한 패터닝 공정이 4회 수행되고, 복수의 절연층을 관통하는 컨택홀 형성 공정이 2회 수행될 수 있다.
다만, 이에 제한되지 않고, 몇몇 실시예에서 제2 층간 절연층(IL2)과 전극 컨택홀(CTD, CTS, CTV)들은 하프톤 마스크(Half-tone mask), 또는 슬릿 마스크(Slit mask)을 통해 하나의 패터닝 공정에서 동시에 형성될 수도 있다. 이 경우, 전극 컨택홀(CTD, CTS, CTV)들을 형성하는 공정과 제2 층간 절연층(IL2) 형성 공정이 동시에 수행됨에 따라 표시 장치(10)의 제조 공정 중 컨택홀 형성 공정이 1회 더 감소될 수 있다.
다음으로, 도 17을 참조하면, 제2 층간 절연층(IL2) 상에 복수의 제1 뱅크(BNL1)들을 형성한다. 제1 뱅크(BNL1)는 유기 절연 물질을 포함하여, 유기 절연 물질층을 적층한 뒤, 그 상부에 포토 레지스트를 형성하여 노광 및 현상하는 공정을 통해 형성될 수 있다. 제1 뱅크(BNL1)는 제2 층간 절연층(IL2) 상면 일부를 노출하도록 형성될 수 있다. 제2 층간 절연층(IL2)이 노출된 영역은 전극(RME1, RME2)들이 배치되거나 제2 뱅크(BNL2)가 배치될 수 있다.
이어, 도 18을 참조하면, 제1 뱅크(BNL1) 상에 복수의 전극(RME1, RME2)들, 제1 절연층(PAS1) 및 제2 뱅크(BNL2)를 형성한다. 전극(RME1, RME2)들은 상술한 제1 내지 제3 도전층을 형성하는 공정과 실질적으로 동일하게 형성될 수 있다. 전극(RME1, RME2)들은 제1 뱅크(BNL1) 상에 전극을 이루는 재료를 포함한 층을 형성한 뒤 이를 패터닝하는 공정으로 형성될 수 있다.
제1 절연층(PAS1)은 복수의 전극(RME1, RME2)들과 제1 뱅크(BNL1)를 덮도록 형성된 뒤, 전극(RME1, RME2)들의 상면 일부를 노출하는 개구부를 형성하는 공정이 수행될 수 있다. 상기 공정은 회로층의 복수의 컨택홀(CT1~CT11)들을 형성하는 공정과 동일하게 수행될 수 있다. 제2 뱅크(BNL2)의 경우 제1 뱅크(BNL1)와 실질적으로 동일하게 형성될 수 있다.
다음으로, 도 19를 참조하면, 제1 절연층(PAS1) 상에 발광 소자(ED)를 배치한 뒤, 제2 절연층(PAS2)을 형성한다. 일 실시예에서, 발광 소자(ED)는 잉크에 분산된 상태로 준비되고, 잉크젯 프린팅 공정을 통해 발광 영역(EMA)에 분사될 수 있다. 제2 뱅크(BNL2)는 상기 잉크가 이웃하는 다른 서브 화소(PXn)의 발광 영역(EMA)으로 넘치는 것을 방지할 수 있다. 상기 잉크가 발광 영역(EMA)에 분사되면 각 전극(RME1, RME2)에 정렬 신호를 인가하여 전극(RME1, RME2)들 상에 전계를 생성한다. 잉크 내에 분산된 발광 소자(ED)는 전계에 의해 유전영동힘을 받아 위치 및 배향 방향이 변하면서 양 단부가 서로 다른 전극(RME1, RME2)들 상에 배치될 수 있다.
발광 소자(ED)가 배치되면 이를 고정시키는 제2 절연층(PAS2)을 형성한다. 제2 절연층(PAS2)은 절연 물질을 포함하는 층을 발광 영역(EMA)에서 제1 절연층(PAS1) 및 발광 소자(ED)를 덮도록 형성한 뒤, 발광 소자(ED)의 양 단부가 노출되도록 제거하는 공정을 통해 형성될 수 있다. 제2 절연층(PAS2)을 형성하는 공정에서도 1회의 패터닝 공정이 수행될 수 있다.
마지막으로, 도면에 도시하지 않았으나, 제2 절연층(PAS2)과 발광 소자(ED) 상에 접촉 전극(CNE1, CNE2)들을 형성하여 표시 장치(10)를 제조할 수 있다. 접촉 전극(CNE1, CNE2)들도 전극(RME1, RME2)과 유사하게 접촉 전극을 이루는 재료를 포함한 층을 형성한 뒤 이를 노광 및 현상하는 패터닝 공정을 통해 형성될 수 있다. 이상의 공정을 통해, 회로층 및 표시 소자층을 포함한 표시 장치(10)를 제조할 수 있다.
표시 장치(10)는 회로층 상에 배치된 표시 소자층을 형성하는 공정으로, 제1 뱅크(BNL1), 제1 절연층(PAS1), 전극(RME1, RME2), 제2 뱅크(BNL2), 제2 절연층(PAS2) 및 접촉 전극(CNE1, CNE2)을 형성하기 위한 6회의 패터닝 공정이 수행되어 제조될 수 있다. 표시 장치(10)의 회로층은 4회의 패터닝 공정과 2회의 컨택홀 형성 공정을 통해 형성될 수 있으므로, 일 실시예에 따른 표시 장치(10)는 총 12회의 패터닝 공정을 통해 제조될 수 있다.
다만, 이에 제한되지 않으며, 몇몇 층들은 생략되거나 다른 층들과 동일한 공정에서 형성되어 표시 장치(10)의 제조 공정은 더 단축될 수 있다. 이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 20은 다른 실시예에 따른 표시 장치의 일부 단면을 나타내는 단면도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제2 층간 절연층(IL2)과 제1 뱅크(BNL1_1)가 일체화되어 형성될 수 있다. 표시 장치(10_1)는 제2 층간 절연층(IL2)을 형성하는 공정이 제1 뱅크(BNL1_1)를 형성하는 공정으로 대체될 수 있다. 제1 뱅크(BNL1_1)는 제3 도전층 및 제1 층간 절연층(IL1) 상에 직접 배치될 수 있다. 본 실시예는 제2 층간 절연층(IL2)이 제1 뱅크(BNL1_1)와 일체화된 점에서 도 11의 실시예와 차이가 있다.
제1 뱅크(BNL1_1)를 형성하는 공정은 제3 도전층 및 제1 층간 절연층(IL1) 상에 유기 절연 물질을 포함하는 층을 형성한 뒤, 이를 부분적으로 패터닝하는 공정으로 수행될 수 있다. 제1 뱅크(BNL1_1)는 발광 영역(EMA) 중 일부분이 낮은 높이를 갖도록 패터닝될 수 있고, 해당 영역의 제1 뱅크(BNL1_1)는 측면이 경사지도록 형성될 수 있다. 제1 뱅크(BNL1_1)는 일부분이 함몰되어 낮은 높이를 가질 수 있고, 함몰된 부분에는 발광 소자(ED)들이 배치될 수 있다. 또한, 제1 뱅크(BNL1_1)를 형성하는 공정에서 발광 소자(ED)가 배치되는 부분을 형성함과 동시에 전극 컨택홀(CTD, CTS, CTV)를 동시에 형성할 수 있다. 제1 뱅크(BNL1_1)는 유기 절연 물질을 포함하는 층을 형성한 뒤 이를 패터닝하여 형성하거나, 하프톤 마스크 또는 슬릿 마스크를 통한 공정으로 하나의 공정에서 형성될 수도 있다.
본 실시예는 제2 층간 절연층(IL2)과 제1 뱅크(BNL1_1)가 일체화되어 형성됨에 따라 표시 장치(10_1)의 제조 공정이 1회 감축되어 총 11회의 패터닝 공정으로 제조될 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치의 일부 단면을 나타내는 단면도이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 층간 절연층(IL2)이 생략되면서 제1 뱅크(BNL1_2)는 제3 도전층 및 제1 층간 절연층(IL1) 상에 직접 배치되되 제1 층간 절연층(IL1) 상면 일부를 노출하도록 배치될 수 있다. 노출된 제1 층간 절연층(IL1) 상에는 복수의 전극(RME1_2, RME2_2)들 및 제1 절연층(PAS1)이 직접 배치되고, 그 상에는 발광 소자(ED)가 배치될 수 있다. 본 실시예는 제2 층간 절연층(IL2)이 생략되어 제1 뱅크(BNL1_2)가 제1 층간 절연층(IL1) 상에 직접 배치된 점에서 차이가 있다.
도 20의 실시예와 달리, 발광 소자(ED)가 배치되는 영역에 제1 뱅크(BNL1_2)와 일체화된 층이 배치되지 않고, 제1 전극(RME1_2)과 제2 전극(RME2_2) 및 제1 절연층(PAS1)이 제1 층간 절연층(IL1) 상에 직접 배치될 수 있다. 또한, 발광 소자(ED)가 배치되는 영역에는 제3 도전층의 배선이 배치되지 않고, 제3 전압 배선(VL1)의 제1 배선 패턴(VL_B)이 두께 방향으로 중첩할 수 있다. 제2 층간 절연층(IL2)이 생략되더라도, 전극(RME1_2, RME2_2)들과 제1 절연층(PAS1)은 제3 도전층의 배선들을 회피하여 제1 층간 절연층(IL1) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1_2)의 높이가 낮아짐에 따라 표시 장치(10_2)의 두께가 더 얇아질 수 있다.
도 22는 또 다른 실시예에 따른 표시 장치의 일부 단면을 나타내는 단면도이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 절연층(PAS1)이 생략되고 발광 소자(ED)가 제1 전극(RME1_3)과 제2 전극(RME2_3) 상에 직접 배치될 수 있다. 제1 접촉 전극(CNE1_3)과 제2 접촉 전극(CNE2_3)은 제1 절연층(PAS1)이 배치됨에 따라 제1 뱅크(BNL1_3)의 경사진 측면 상에서도 각 전극(RME1_3, RME2_3)들과 접촉할 수 있다. 본 실시예는 제1 절연층(PAS1)이 생략된 점에서 도 21의 실시예와 차이가 있다. 제2 층간 절연층(IL2)에 더하여 제1 절연층(PAS1)도 생략됨에 따라 표시 장치(10_3)는 제조 공정이 1회 더 감축되어 총 10회의 패터닝 공정으로 제조될 수 있다. 이하, 중복된 설명은 생략하기로 한다.
도 23은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 24는 도 23의 Q9-Q9'선을 따라 자른 단면도이다.
도 23 및 도 24를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 더 많은 수의 전극(RME1_4, RME2_4)들과 접촉 전극(CNE1_4, CNE2_4, CNE3_4)을 포함할 수 있다. 각 서브 화소(PXn)는 2개의 제1 전극(RME1_4)과 2개의 제2 전극(RME2_4)을 포함함에 따라 서로 다른 위치에서 배열된 복수의 발광 소자(ED1, ED2)들을 포함할 수 있다. 본 실시예는 각 서브 화소(PXn)에 배치된 전극(RME1_4, RME2_4)의 수와 구조, 및 접촉 전극(CNE1_4, CNE2_4, CNE3_4)의 배치가 다른 점에서 도 11의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제1 뱅크(BNL1)는 서로 다른 폭을 갖는 제1 서브 뱅크(BNL_A) 및 제2 서브 뱅크(BNL_B)를 포함할 수 있다. 제1 서브 뱅크(BNL_A)는 실질적으로 다른 실시예의 표시 장치(10)들과 동일한 형상을 갖고, 제2 서브 뱅크(BNL_B)는 제1 서브 뱅크(BNL_A)들 사이에 배치될 수 있다. 제2 서브 뱅크(BNL_B)는 서브 화소(PXn)의 발광 영역(EMA)의 중심부에서 제2 방향(DR2)으로 연장될 수 있다. 제2 서브 뱅크(BNL_B)는 제1 서브 뱅크(BNL_A)보다 작은 폭을 갖고 이들 사이에서 이격 배치될 수 있다.
제1 전극(RME1_4)은 제1 서브 뱅크(BNL_A) 상에 배치되며, 제2 방향(DR2)으로 연장되어 배치된다. 제1 전극(RME1_4)은 제2 방향(DR2)으로 연장되되, 다른 부분보다 큰 폭을 갖는 확장부(RM_S), 제1 방향(DR1) 및 제2 방향(DR2)으로부터 기울어진 방향으로 연장된 절곡부(RM_D)들, 및 절곡부(RM_D)들과 확장부(RM_S)를 연결하는 연장부(RM_E)들을 포함할 수 있다. 제1 전극(RME1_4)은 전반적으로 제2 방향(DR2)으로 연장된 형상을 갖되, 부분적으로 더 큰 폭을 갖거나 제2 방향(DR2)으로부터 기울어진 방향으로 절곡된 형상을 가질 수 있다. 각 서브 화소(PXn)에 배치된 제1 전극(RME1_4)들은 발광 영역(EMA)의 중심부를 기준으로 서로 대칭 구조를 가질 수 있고, 복수의 제2 전극(RME2_4)들은 제1 전극(RME1_4) 사이에서 이들과 이격되어 배치될 수 있다.
제1 전극(RME1_4)의 확장부(RM_S)는 다른 부분보다 큰 폭을 가질 수 있다. 확장부(RM_S)는 서브 화소(PXn)의 발광 영역(EMA) 내에서 제1 서브 뱅크(BNL_A)들 상에 배치되어 제2 방향(DR2)으로 연장되고, 제2 전극(RME2_4)과 이격될 수 있다. 제1 전극(RME1_4)은 확장부(RM_S)를 포함하여 다른 부분들보다 제2 전극(RME2_4)과 인접하게 배치될 수 있고, 발광 소자(ED)는 제2 전극(RME2_4)과 제1 전극(RME1_4)의 확장부(RM_S) 상에 배치될 수 있다.
확장부(RM_S)들의 제2 방향(DR2) 양 측에는 각각 연장부(RM_E)들이 연결될 수 있다. 연장부(RM_E)들은 확장부(RM_S)와 연결되어 각 서브 화소(PXn)의 발광 영역(EMA)과 제2 뱅크(BNL2)에 걸쳐 배치될 수 있다. 연장부(RM_E)는 그 폭이 확장부(RM_S)의 폭보다 작을 수 있다. 각 연장부(RM_E)들은 제2 방향(DR2)으로 연장된 일 변이 확장부(RM_S)의 제2 방향(DR2)으로 연장된 일 변과 동일 선 상에서 연결될 수 있다. 예를 들어, 확장부(RM_S)와 연장부(RM_E)의 양 변들 중, 발광 영역(EMA)의 중심을 기준으로 외측에 위치한 일 변들이 서로 연장되어 연결될 수 있다.
발광 영역(EMA)의 상측에 배치된 연장부(RM_E)에는 그 폭이 비교적 넓은 컨택부(RM_C)가 형성될 수 있다. 컨택부(RM_C)는 제2 뱅크(BNL2)와 중첩되어 제1 전극 컨택홀(CTD)이 형성될 수 있다. 다만, 각 서브 화소(PXn)에 배치된 제1 전극(RME1_4)들 중, 어느 한 전극에만 컨택부(RM_C)가 형성되고, 다른 제1 전극(RME1_4)에는 컨택부(RM_C)가 형성되지 않을 수 있다.
절곡부(RM_D)들은 연장부(RM_E)들과 연결된다. 절곡부(RM_D)는 발광 영역(EMA)의 상측에서 연장부(RM_E)와 연결되어 제2 뱅크(BNL2)와 서브 영역(CBA)에 걸쳐 배치되거나, 발광 영역(EMA)의 하측에 배치되어 제2 방향(DR2)으로 이웃한 서브 화소(PXn)와의 경계에 걸쳐 배치될 수 있다. 절곡부(RM_D)들은 제2 방향(DR2)으로부터 기울어진 방향, 예를 들어 서브 화소(PXn)의 중심을 향해 절곡될 수 있다.
제2 전극(RME2_4)들은 도 7의 실시예와 유사한 형상을 갖고 제1 전극(RME1_4)들 사이에 복수개, 예를 들어 2개 배치될 수 있다. 복수의 제2 전극(RME2_4)들은 각각 제2 서브 뱅크(BNL_B)의 제1 방향(DR1) 양 측에 배치되어 서로 이격될 수 있다. 제2 전극(RME2_4)들 중 어느 한 전극으로 우측에 배치된 제2 전극(RME2_4)은 제2 뱅크(BNL2)와 중첩된 부분에서 컨택부(RM_C)가 형성되고, 컨택부(RM_C)는 제2 전극 컨택홀(CTS)을 통해 제4 전압 배선(VL2)과 연결될 수 있다.
제1 전극(RME1_4)과 제2 전극(RME2_4) 사이의 간격은 제1 전극(RME1_4)의 부분에 따라 달라질 수 있다. 예를 들어, 확장부(RM_S)와 제2 전극(RME2_4) 사이의 간격은 연장부(RM_E) 및 절곡부(RM_D)와의 간격보다 작을 수 있다. 다만, 이에 제한되지 않는다.
발광 소자(ED)들은 양 단부가 제1 전극(RME1_4)의 확장부(RM_S) 및 제2 전극(RME2_4) 상에 배치된다. 발광 소자(ED)의 양 단부 중 제2 반도체층(32)이 배치된 일 단부는 각각 제1 전극(RME1_4) 상에 배치될 수 있다. 이에 따라, 서브 화소(PXn)의 중심을 기준으로 좌측에 배치된 전극(RME1_4, RME2_4)들 사이의 제1 발광 소자(ED1)들과 우측에 배치된 전극(RME1_4, RME2_4)들 사이의 제2 발광 소자(ED2)들을 포함할 수 있다. 각 서브 화소(PXn) 내에서 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 일 단부가 향하는 방향이 반대 방향일 수 있다.
표시 장치(10)는 더 많은 수의 전극(RME1_4, RME2_4)들을 포함함에 따라, 더 많은 수의 접촉 전극(CNE1_4, CNE2_4, CNE3_4)들을 포함할 수 있다.
예시적인 실시예에서, 접촉 전극(CNE1_4, CNE2_4, CNE3_4)은 어느 한 제1 전극(RME1_4) 상에 배치된 제1 접촉 전극(CNE1_4), 어느 한 제2 전극(RME2_4) 상에 배치된 제2 접촉 전극(CNE2_4) 및 다른 제1 전극(RME1_4)과 제2 전극(RME2_4) 상에 배치되며 제2 접촉 전극(CNE2_4)을 둘러싸는 제3 접촉 전극(CNE3_4)을 포함할 수 있다.
제1 접촉 전극(CNE1_4)은 어느 한 제1 전극(RME1_4) 상에 배치된다. 예를 들어, 제1 접촉 전극(CNE1_4)은 제1 발광 소자(ED1)의 일 단부가 배치된 제1 전극(RME1_4)의 확장부(RM_S) 상에 배치된다. 제1 접촉 전극(CNE1_4)은 제1 전극(RME1_4)의 확장부(RM_S)와 제1 발광 소자(ED1)의 일 단부와 각각 접촉할 수 있다. 제2 접촉 전극(CNE2_4)은 어느 한 제2 전극(RME2_4) 상에 배치된다. 예를 들어, 제2 접촉 전극(CNE2_4)은 제2 발광 소자(ED2)의 타 단부가 배치된 제2 전극(RME2_4) 상에 배치된다. 제2 접촉 전극(CNE2_4)은 제2 전극(RME2_4)과 제2 발광 소자(ED2)의 타 단부와 각각 접촉할 수 있다. 제1 접촉 전극(CNE1_4)과 제2 접촉 전극(CNE2_4)은 각각 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)이 형성된 전극(RME1_4, RME2_4)들과 접촉할 수 있다. 제1 접촉 전극(CNE1_4)은 제1 전극 컨택홀(CTD)을 통해 제1 트랜지스터(T1)와 전기적으로 연결된 제1 전극(RME1_4)과 접촉하고, 제2 접촉 전극(CNE2_4)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VSL)과 전기적으로 연결된 제2 전극(RME2_4)과 접촉할 수 있다. 제1 접촉 전극(CNE1_4)과 제2 접촉 전극(CNE2_4)은 제1 트랜지스터(T1) 또는 제2 전압 배선(VSL)으로부터 인가된 전기 신호를 발광 소자(ED1, ED2)들에 전달할 수 있다. 제1 접촉 전극(CNE1_4)과 제2 접촉 전극(CNE2_4)은 상술한 바와 실질적으로 동일하다.
각 서브 화소(PXn)에는 제1 및 제2 전극 컨택홀(CTD, CTS)이 형성되지 않은 전극(RME1_4, RME2_4)들이 더 배치된다. 이들은 실질적으로 제1 트랜지스터(T1) 또는 제2 전압 배선(VSL)으로부터 직접 전기 신호가 인가되지 않는 전극일 수 있다. 다만, 제1 및 제2 컨택홀(CTD, CTS)이 형성되지 않은 전극(RME1_4, RME2_4)상에는 제3 접촉 전극(CNE3_4)이 배치되고, 발광 소자(ED1, ED2)로 전달된 전기 신호는 제3 접촉 전극(CNE3_4)을 통해 흐를 수 있다.
제3 접촉 전극(CNE3_4)은 제1 및 제2 컨택홀(CTD, CTS)이 형성되지 않은 제1 전극(RME1_4)과 제2 전극(RME2_4) 상에 배치되며, 제2 접촉 전극(CNE2_4)을 둘러싸도록 배치될 수 있다. 제3 접촉 전극(CNE3_4)은 제2 방향(DR2)으로 연장된 부분들과 이들을 연결하며 제1 방향(DR1)으로 연장된 부분을 포함하여 제2 접촉 전극(CNE2_4)을 둘러쌀 수 있다. 제3 접촉 전극(CNE3_4)의 제2 방향(DR2)으로 연장된 부분들은 각각 제1 및 제2 컨택홀(CTD, CTS)이 형성되지 않은 제1 전극(RME1_4)과 제2 전극(RME2_4) 상에 배치되어 발광 소자(ED1, ED2)와 접촉할 수 있다. 예를 들어, 제3 접촉 전극(CNE3_4) 중 제2 전극(RME2_4) 상에 배치된 부분은 제1 발광 소자(ED1)의 타 단부와 접촉하고, 제1 전극(RME1_4) 상에 배치된 부분은 제2 발광 소자(ED2)의 일 단부와 접촉할 수 있다. 또한, 제3 접촉 전극(CNE3_4) 중 제1 및 제2 컨택홀(CTD, CTS)이 형성되지 않은 전극(RME1_4, RME2_4) 상에 배치된 부분은 제1 절연층(PAS1)을 관통하는 개구부를 통해 이들과 각각 접촉할 수 있다. 제1 및 제2 컨택홀(CTD, CTS)이 형성되지 않은 전극(RME1_4, RME2_4)들은 제3 도전층과 연결되지 않더라도 플로팅(Floating) 상태로 배치되는 것을 방지할 수 있다. 제3 접촉 전극(CNE3_4)의 제1 방향(DR1)으로 연장된 부분은 제2 전극 컨택홀(CTS)이 형성된 제2 전극(RME2_4)과 중첩할 수 있으나, 이들 사이에는 제1 절연층(PAS1이 배치되어 이들은 서로 직접 연결되지 않을 수 있다.
제1 접촉 전극(CNE1_4)으로부터 제1 발광 소자(ED1)의 일 단부로 전달된 전기 신호는 제1 발광 소자(ED1)의 타 단부와 접촉하는 제3 접촉 전극(CNE3_4)으로 전달된다. 제3 접촉 전극(CNE3_4)은 상기 전기 신호를 제2 발광 소자(ED2)의 일 단부로 전달하고, 이는 제2 접촉 전극(CNE2_4)을 통해 제2 전극(RME2_4)으로 전달될 수 있다. 이에 따라, 발광 소자(ED)의 발광을 위한 전기 신호는 하나의 제1 전극(RME1_4) 및 제2 전극(RME2_4)으로만 전달되고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(CNE3_4)을 통해 직렬로 연결될 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제1 전극(RME1_5)이 확장부(RM_S)가 생략되고 다른 부분과 동일한 폭을 갖는 연장부(RM_E1, RM_E2)들을 더 포함할 수 있다. 제1 전극(RME1_5)은 제1 연장부(RM_E1), 제2 전극(RME2_5)과 대향하며 제1 서브 뱅크(BNL_A) 상에 배치된 제2 연장부(RM_E2) 및 이들을 서로 연결하는 연결부(RM_B)를 포함하는 점에서 도 23의 실시예와 차이가 있다. 본 실시예에 따른 표시 장치(10_5)는 제1 전극(RME1_5)이 확장부(RM_S)를 포함하지 않고 균일한 폭을 갖도록 형성되되, 복수의 연장부(RM_E1, RM_E2)와 연결부(RM_B)를 포함한 형상을 갖는 점에서 차이가 있다. 제1 연장부(RM_E1)과 제2 연장부(RM_E2)는 각각 제2 방향(DR2)으로 연장되어 배치되되 서로 나란하지 않고 엇갈려 배치되고, 연결부(RM_B)는 제1 방향(DR1)으로 연장되며 이들 사이를 연결할 수 있다. 제2 전극(RME2_5)은 제1 전극(RME1_5)의 제2 연장부(RM_E2)와의 사이 간격이 다른 부분보다 좁게 형성되고, 발광 소자(ED)들은 제1 전극(RME1_5)의 제2 연장부(RM_E2)와 제2 전극(RME2_5) 상에 배치될 수 있다. 그 외 다른 구조에 대한 설명은 도 23의 실시예와 동일한 바, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (22)

  1. 제1 기판;
    상기 제1 기판 상에 배치된 제1 전압 배선과 제2 전압 배선을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되고 상기 제1 전압 배선과 전기적으로 연결된 제1 트랜지스터;
    상기 제1 트랜지스터 상에 배치되고 서로 이격된 복수의 제1 뱅크들;
    상기 제1 뱅크 상에 배치되고 상기 제1 트랜지스터와 전기적으로 연결된 제1 전극 및 상기 제1 뱅크 상에 배치되어 상기 제2 전압 배선과 전기적으로 연결된 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들; 및
    상기 발광 소자의 일 단부와 접촉하고 상기 제1 전극 상에 배치된 제1 접촉 전극 및 상기 발광 소자의 타 단부와 접촉하고 상기 제2 전극 상에 배치된 제2 접촉 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 각각 서로 다른 상기 제1 뱅크들 상에 배치되어 서로 이격 배치되고,
    상기 발광 소자는 서로 이격된 상기 제1 뱅크들 사이에 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자는 상기 제1 전극과 상기 제2 전극 상에 직접 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층을 더 포함하고,
    상기 발광 소자는 상기 제1 절연층 상에 직접 배치된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 접촉 전극은 상기 제1 절연층을 관통하며 상기 제1 전극 상면 일부를 노출하는 개구부를 통해 상기 제1 전극과 접촉하고,
    상기 제2 접촉 전극은 상기 제1 절연층을 관통하며 상기 제2 전극 상면 일부를 노출하는 다른 개구부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  6. 제2 항에 있어서,
    상기 발광 소자의 일 단부 및 타 단부를 노출하며 상기 발광 소자 상에 배치된 절연층을 더 포함하고,
    상기 제1 접촉 전극과 상기 제2 접촉 전극은 각각 일 측이 상기 절연층 상에 배치된 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 도전층 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치되고 상기 제1 트랜지스터의 제1 액티브층을 포함하는 반도체층;
    상기 반도체층 상에 배치된 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 배치되고 상기 제1 트랜지스터의 제1 게이트 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제1 층간 절연층; 및
    상기 제1 층간 절연층 상에 배치되고 상기 제1 트랜지스터의 소스 전극과 드레인 전극을 포함하는 제3 도전층을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 도전층과 동일한 층에 배치된 제1 배선 패턴 및 상기 제3 도전층과 동일한 층에 배치되되 상기 제1 배선 패턴과 접촉하는 제2 배선 패턴을 포함하는 제3 전압 배선, 및
    상기 제3 도전층과 동일한 층에 배치된 제4 전압 배선을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 배선 패턴은 상기 버퍼층, 제1 게이트 절연층 및 상기 제1 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 배선 패턴과 접촉하고,
    상기 제4 전압 배선은 상기 버퍼층, 제1 게이트 절연층 및 상기 제1 층간 절연층을 관통하는 관통하는 컨택홀을 통해 상기 제2 전압 배선과 직접 접촉하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 전극은 상기 제4 전압 배선과 접촉하는 표시 장치.
  11. 제8 항에 있어서,
    상기 제3 도전층과 동일한 층에 배치된 제1 도전 패턴을 더 포함하고,
    상기 제1 도전 패턴은 상기 버퍼층, 제1 게이트 절연층 및 상기 제1 층간 절연층을 관통하는 컨택홀을 통해 상기 제1 배선 패턴 및 상기 제1 전압 배선과 각각 접촉하는 표시 장치.
  12. 제8 항에 있어서,
    상기 제1 배선 패턴은 상기 발광 소자와 두께 방향으로 중첩하도록 배치된 표시 장치.
  13. 제7 항에 있어서,
    상기 제1 뱅크는 상기 제1 층간 절연층 상에 직접 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 적어도 일부분은 상기 제1 층간 절연층 상에 직접 배치된 표시 장치.
  15. 제7 항에 있어서,
    상기 제3 도전층과 상기 제1 뱅크 사이에 배치된 제2 층간 절연층을 더 포함하고,
    상기 제2 층간 절연층은 실리콘 질화물(SiNx)을 포함하는 표시 장치.
  16. 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전압 배선과 제2 전압 배선;
    상기 제2 방향으로 연장되고 서로 제1 방향으로 이격되며, 각각 상기 제1 전압 배선 및 상기 제2 전압 배선과 교차하는 제3 전압 배선 및 제4 전압 배선;
    상기 제2 방향으로 연장되며 부분적으로 상기 제3 전압 배선과 중첩하는 제1 전극 및 상기 제2 방향으로 연장되며 부분적으로 상기 제4 전압 배선과 중첩하고 상기 제1 전극과 상기 제1 방향으로 이격된 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치되며 상기 제2 방향으로 이격된 복수의 발광 소자들; 및
    상기 제2 방향으로 연장되고 상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 방향으로 연장되고 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 포함하고,
    상기 제1 접촉 전극은 상기 제1 전압 배선과 전기적으로 연결되고 상기 제2 접촉 전극은 상기 제2 전압 배선과 전기적으로 연결된 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전압 배선 및 상기 제2 전압 배선은 상기 제4 전압 배선과 다른 층에 배치된 도전층으로 이루어진 표시 장치.
  18. 제17 항에 있어서,
    상기 제3 전압 배선은 상기 제1 전압 배선과 상기 제2 전압 배선 사이에서 상기 제2 방향으로 연장된 제1 배선 패턴, 및 상기 제2 방향으로 연장되되 상기 제1 배선 패턴과 부분적으로 중첩하고 상기 제1 전압 배선 및 상기 제2 전압 배선을 가로지르는 제2 배선 패턴을 포함하고,
    상기 제1 배선 패턴과 상기 제2 배선 패턴은 서로 직접 연결된 표시 장치.
  19. 제17 항에 있어서,
    상기 제4 전압 배선은 상기 제2 전압 배선과 교차하는 부분에서 상기 제2 전압 배선과 직접 접촉하는 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 전압 배선과 상기 제2 전압 배선 사이에 배치되어 각각 상기 제1 방향으로 연장된 제1 스캔 라인과 제2 스캔 라인; 및
    상기 제3 전압 배선과 상기 제1 방향으로 이격되어 배치되고 상기 제2 방향으로 연장된 데이터 라인과 제5 전압 배선을 더 포함하는 표시 장치.
  21. 제16 항에 있어서,
    상기 제1 전극은 상기 제2 방향으로 연장된 연장부 및 상기 연장부와 연결되되 상기 연장부보다 폭이 크고 상기 발광 소자가 배치되는 확장부를 포함하는 표시 장치.
  22. 제16 항에 있어서,
    상기 제1 전극은 상기 제2 방향으로 연장되되 서로 엇갈려 배치된 제1 연장부와 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하며 상기 제1 방향으로 연장된 연결부를 포함하고,
    상기 발광 소자는 상기 제2 연장부와 상기 제2 전극 상에 배치된 표시 장치.
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