KR20200009175A - 표시 장치 - Google Patents

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Abstract

표시 장치는, 기판, 기판 상에 배치되는 반도체층, 기판 및 반도체층 상에 배치되는 제1 절연층, 제1 절연층 상에 배치되고 제1 전극 패턴을 포함하는 제1 도전층, 제1 절연층 및 제1 전극 패턴 상에 배치되는 제2 절연층, 제2 절연층 상에 배치되는 제2 도전층으로 제1 도전 패턴 및 제2 도전 패턴을 포함하는 제2 절연층, 제2 도전층 상에 배치되는 제3 절연층, 제3 절연층 상에 배치되는 표시소자층으로, 제3 절연층을 관통하는 제1 비아홀을 통해 제1 도전 패턴과 전기적으로 연결되는 제1 화소 전극, 및 제3 절연층을 관통하는 제2 비아홀을 통해 제2 도전 패턴과 전기적으로 연결되는 제2 화소 전극을 포함하는 발광 소자를 포함하는 표시소자층을 포함한다. 여기서, 제1 도전 패턴은 제1 절연층 및 제2 절연층을 관통하는 제1 콘택홀을 통해 반도체층과 접촉하고 제2 절연층을 관통하는 제2 콘택홀을 통해 제1 전극 패턴과 접촉하며, 제2 도전 패턴은 제1 전극 패턴과 부분적으로 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 발광 다이오드를 포함하는 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode, LED)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 등의 빛의 형태로 변환시키는 소자로서, 가전제품, 리모콘, 전광판, 각종 자동화 기기 등에 사용되고 있으며, 그 적용범위는 점차 확대되는 추세이다.
나아가, 발광 다이오드를 표시 장치에 적용하려는 시도가 확대되고 있다. 일 예로, 표시 장치의 백라이트로서 발광 다이오드가 이용되거나, 발광 다이오드를 화상을 표시할 수 있는 미세한 화소 단위로 소형화하여 자발광 형식의 표시 장치를 직접 구현하는 등의 시도가 확대되고 있다.
이에, 발광 다이오드들을 소형화하면서도 여러 종류의 장치에 사용할 수 있을 만큼 충분한 밝기를 확보하기 위하여, 여러 개의 발광 다이오드를 집적할 수 있는 구조가 요구된다.
발광 다이오드를 소형화함에 따라 발광 다이오드의 기생 커패시턴스가 감소되며, 이에 따라 발광 다이오드의 일 전극의 전압은 인접 노드의 전압 변동에 상대적으로 크게 영향을 받아 변동하며, 발광 다이오드는 일 전극의 전압 변동에 기인하여 오동작 또는 오(誤)발광 할 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 안정적으로 발광 다이오드를 발광시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 기판; 상기 기판 상에 배치되는 반도체층; 상기 기판 및 상기 반도체층 상에 배치되는 제1 절연층; 상기 제1 절연층 상에 배치되고 제1 전극 패턴을 포함하는 제1 도전층; 상기 제1 절연층 및 상기 제1 전극 패턴 상에 배치되는 제2 절연층; 상기 제2 절연층 상에 배치되고, 제1 도전 패턴 및 제2 도전 패턴을 포함하는 제2 도전층; 상기 제2 도전층 상에 배치되는 제3 절연층; 및 상기 제3 절연층 상에 배치되고, 상기 제3 절연층을 관통하는 제1 비아홀을 통해 상기 제1 도전 패턴과 전기적으로 연결되는 제1 화소 전극, 상기 제3 절연층을 관통하는 제2 비아홀을 통해 상기 제2 도전 패턴과 전기적으로 연결되는 제2 화소 전극, 및 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되는 미세 발광 소자를 포함하는 표시소자층을 포함한다. 여기서, 상기 제1 도전 패턴은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 콘택홀을 통해 상기 반도체층과 접촉하고, 상기 제2 절연층을 관통하는 제2 콘택홀을 통해 상기 제1 전극 패턴과 접촉하며, 상기 제2 도전 패턴은 상기 제1 전극 패턴과 부분적으로 중첩하여 상기 제1 전극 패턴과 제1 커패시터를 구성한다.
일 실시예에 의하면, 상기 제1 화소 전극 및 상기 제2 화소 전극은 동일한 층에 상호 대향하여 이격되어 배치되며, 상기 미세 발광 소자는 무기 발광 다이오드일 수 있다.
일 실시예에 의하면, 상기 제1 전극 패턴은 상기 제1 커패시터의 제1 전극을 구성하고, 상기 제1 전극 패턴과 중첩하는 상기 제2 도전 패턴의 중첩부는 상기 제1 커패시터의 제2 전극을 구성할 수 있다.
일 실시예에 의하면, 상기 제2 도전 패턴에는 공통전압이 인가될 수 있다.
일 실시예에 의하면, 상기 미세 발광 소자의 기생 커패시턴스 및 상기 제1 커패시터의 커패시턴스의 합은 일정할 수 있다.
일 실시예에 의하면, 상기 제1 커패시터의 커패시턴스는 0.1pF 내지 0.3pF일 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 반도체층 및 상기 제1 절연층 사이에 배치되는 게이트 절연층; 및 상기 게이트 절연층 및 상기 제1 절연층 사이에 배치되되 상기 반도체층과 중첩하는 게이트 전극을 포함하는 제3 도전층을 더 포함 수 있다.
일 실시예에 의하면, 상기 제2 절연층의 두께는 5000Å 내지 7000Å일 수 있다.
일 실시예에 의하면, 상기 제1 도전층은, 상기 반도체층과 중첩하는 게이트 전극을 더 포함하고, 상기 게이트 전극 패턴과 중첩하는 상기 반도체층의 중첩 영역은 트랜지스터의 채널을 구성할 수 있다.
일 실시예에 의하면, 상기 제2 절연층의 두께는 6000Å 내지 9000Å일 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 도전층 및 상기 제2 절연층 사이에 배치되는 층간 절연층; 및 상기 층간 절연층 및 상기 제2 절연층 사이에 배치되는 제3 도전층을 더 포함하고, 상기 제3 도전층은, 상기 제1 전극 패턴과 상기 제2 도전 패턴 사이에 배치되되 상기 제1 전극 패턴과 중첩하는 제2 전극 패턴을 포함하며, 상기 제2 도전 패턴은 상기 제2 절연층을 관통하여 상기 제2 전극 패턴을 노출시키는 제3 콘택홀을 통해 상기 제2 전극 패턴과 접할 수 있다.
일 실시예에 의하면, 상기 층간 절연층의 두께는 1500Å 내지 3000Å일 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 반도체층 및 상기 제1 절연층 사이에 배치되는 게이트 절연층; 및 상기 게이트 절연층 및 상기 제1 절연층 사이에 배치되되 상기 제1 전극 패턴과 중첩하는 제2 전극 패턴을 포함하는 제3 도전층을 더 포함하고, 상기 제2 도전 패턴은 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제2 전극 패턴을 노출시키는 제3 관통홀을 통해 상기 제2 전극 패턴과 접할 수 있다.
일 실시예에 의하면, 상기 제1 전극 패턴과 상기 제2 도전 패턴은 제1 커패시터를 구성하고, 상기 제1 전극 패턴과 상기 제2 전극 패턴은 제2 커패시터를 구성하며, 상기 제1 커패시터는 상기 제2 커패시터에 병렬 연결될 수 있다.
일 실시예에 의하면, 상기 제3 콘택홀은 상기 제1 전극 패턴을 관통하여 형성되며, 상기 제3 콘택홀의 가장자리에서 상기 제1 전극 패턴 및 상기 제2 도전 패턴은 상기 제2 절연층에 의해 절연될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 화소 전극과 상기 제2 화소 전극 상에 배치되고, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 위치하며, 상부에 상기 미세 발광 소자가 배치되는 제4 절연층; 상기 미세 발광 소자를 덮되, 상기 미세 발광 소자 각각의 양 단부를 노출하는 제5 절연층; 상기 제1 화소 전극과 전기적으로 연결되고, 상기 유기 절연층 상에 배치되며 상기 제1 패시베이션층에 의해 노출된 상기 미세 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극; 및 상기 제2 전극과 전기적으로 연결되고, 상기 유기 절연층 상에 배치되며 상기 제1 패시베이션층에 의해 노출된 상기 미세 발광 소자의 제2 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 기판; 상기 기판 상에 배치되고, 제1 트랜지스터, 제1 방향으로 연장하는 전원배선 및 상기 제1 트랜지스터 및 상기 전원배선에 각각 직접적으로 연결되고 상기 전원배선과 중첩하여 배치된 커패시터를 포함하는 회로소자층; 및 상기 회로소자층 상에 배치되고, 상기 제1 트랜지스터와 전기적으로 연결된 제1 화소 전극, 상기 제1 화소 전극과 이격되어 배치되되 상기 전원배선과 전기적으로 연결된 제2 화소 전극, 및 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되는 미세 발광 소자를 포함하는 표시소자층을 포함한다.
일 실시예에 의하면, 상기 회로소자층은 제1 전극 패턴을 더 포함하되, 상기 제1 전극 패턴은 상기 제1 트랜지스터와 중첩하고 상기 트랜지스터와 전기적으로 연결되며, 상기 제1 전극 패턴은 상기 제1 방향에 수직하는 제2 방향으로 연장하여 상기 전원배선과 중첩하되 상기 전원배선과 절연이며, 상기 커패시터는 상기 전원배선과 상기 제1 전극 패턴의 중첩 영역에 형성될 수 있다.
일 실시예에 의하면, 상기 전원배선과 중첩하는 상기 제1 전극 패턴의 일부분은 상기 커패시터의 제1 전극을 구성하며, 상기 제1 전극 패턴과 중첩하는 상기 전원배선의 일부분은 상기 커패시터의 제2 전극을 구성할 수 있다.
일 실시예에 의하면, 상기 회로소자층은, 상기 제2 방향으로 연장하며 상기 제1 트랜지스터의 게이트 전극과 연결되는 제1 주사선, 상기 제1 주사선과 이격되어 상기 제2 방향으로 연장하는 제2 주사선, 상기 제1 주사선 및 상기 제2 주사선 사이에서 상기 제2 방향으로 연장하는 초기화 전압 배선, 상기 제1 화소 전극과 전기적으로 연결되는 제1 전극, 상기 초기화 전압 배선과 전기적으로 연결되는 제2 전극, 및 상기 제2 주사선과 연결되는 게이트 전극을 포함하는 제2 트랜지스터를 더 포함하고, 상기 커패시터는 평면도 상 상기 제1 주사선 및 상기 초기화 전압 배선 사이에 위치할 수 있다.
일 실시예에 의하면, 상기 커패시터의 상기 제1 전극과 상기 제2 전극 사이에는 복수의 절연층들이 개재될 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 표시 장치는, 제1 전원전압 배선; 제2 전원전압 배선; 데이터 배선; 제1 주사선; 상기 데이터 배선에 전기적으로 연결되는 제1 전극, 제1 노드에 전기적으로 연결되는 제2 전극 및 상기 제1 주사선에 전기적으로 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 상기 제1 노드 및 상기 제1 전원전압 배선 사이에 연결되는 제1 커패시터; 상기 제1 전원전압 배선에 전기적으로 연결되는 제1 전극, 제2 노드에 전기적으로 연결되는 제2 전극 및 상기 제1 노드에 전기적으로 연결되는 게이트 전극을 포함하는 제2 트랜지스터; 및 상기 제2 노드 및 상기 제2 전원전압 배선에 사이에 전기적으로 연결되는 발광 소자; 및 상기 제2 노드 및 상기 제2 전원전압 배선에 사이에 전기적으로 연결되는 제2 커패시터를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 표시 장치는 발광 소자에 병렬 연결된 보조 커패시터를 포함함으로써, 발광 소자의 일 전극의 노드 전압이 인접 노드에 의해 변동되는 것이 방지되고, 표시 장치 내 발광 소자는 원하는 휘도를 가지고 안정적으로 발광할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1의 표시 장치에 포함된 발광 유닛의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 레이아웃도이다.
도 4는 도 3의 A-A'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 5는 도 3의 표시 장치에 포함된 회로소자층의 일 예를 나타내는 레이아웃도이다.
도 6은 도 5의 회로소자층에 포함된 반도체층의 일 예를 나타내는 평면도이다.
도 7은 도 5의 회로소자층의 일 예를 나타내는 레이아웃도이다.
도 8은 도 3의 표시 장치에 포함된 표시소자층의 일 예를 나타내는 평면도이다.
도 9은 도 3의 A1 영역을 확대한 레이아웃도이다.
도 10은 도 9의 B-B'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 11은 도 3의 표시 장치에 포함된 미세 발광 소자의 일 예를 나타내는 도면이다.
도 12는 도 1의 표시 장치의 다른 예를 나타내는 레이아웃도이다.
도 13은 도 12의 C-C'선을 따라 자른 단면도이다.
도 14는 도 1의 표시 장치의 또 다른 예를 나타내는 레이아웃도이다.
도 15는 도 14의 A1 영역을 확대한 레이아웃도이다.
도 16은 도 15의 D-D'선을 따라 자른 단면도이다.
도 17은 도 1의 표시 장치의 또 다른 예를 나타내는 레이아웃도이다.
도 18은 도 17의 A1 영역을 확대한 레이아웃도이다.
도 19는 도 18의 E-E'선을 따라 자른 단면도이다.
도 20은 도 1의 표시 장치의 또 다른 일 예를 나타내는 레이아웃도이다.
도 21는 도 20의 A1 영역을 확대한 레이아웃도이다.
도 22는 도 21의 F-F'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 표시 장치(1)는 발광 유닛(LU)을 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40) 및 제어부(50)를 포함할 수 있다.
표시 장치(1)(또는, 표시부(10))는 주사선들(SL11~SL1n, SL21~SL2n)(단, n은 2 이상의 정수), 데이터선들(DL1~DLm)(단, m은 2 이상의 정수), 및 발광 제어선들(EL1~ELn)을 포함하고, 발광 유닛(LU)은 주사선들(SL11~SL1n, SL21~SL2n), 데이터선들(DL1~DLm), 및 발광 제어선들(EL1~ELn)의 교차 영역에 배치될 수 있다. 여기서, 발광 유닛(LU)(또는, 화소)는 영상 또는 색상을 표시하는 최소 단위의 구성일 수 있다. 발광 유닛(LU)에 대해서는 도 2를 참조하여 후술하기로 한다.
주사선들(SL11~SL1n, SL21~SL2n)은 대체적으로 행 방향(또는, 제1 방향, 좌우측)으로 연장할 수 있다. 발광 제어선들(EL1~ELn)은 대체적으로 행 방향으로 연장할 수 있다. 데이터선들(DL1~DLm)은 대체적으로 열 방향(또는, 제2 방향, 상하측)으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다.
또한, 표시 장치(1)는 초기화 전압 배선(또는, 초기화 전압 공급선), 제1 전원전압 배선(또는, 제1 전원전압 공급선) 및 제2 전원전압 배선(또는, 제2 전원전압 공급선)을 포함할 수 있다.
초기화 전압 배선은 발광 유닛(LU)에 초기화 전압(VINT)을 공급하는 배선으로, 행별로 분지되어 행 방향으로 연장할 수 있다. 제1 전원전압 배선은 발광 유닛(LU)에 제1 전원전압(QVDD)을 공급하는 배선으로, 열별로 분지되어 열 방향으로 연장될 수 있다. 제2 전원전압 배선은 제1 전원전압(QVDD)과 다른 제2 전원전압(QVSS)(또는, 공통전압)을 발광 유닛(LU)에 공급하는 배선으로, 메쉬 형태로 배열될 수 있다. 그러나, 이에 제한되는 것은 아니고, 초기화 전압 배선의 연장 방향과 제1 전원전압 배선의 연장 방향은 다양하게 변형 가능하다.
발광 유닛(LU)는 2개의 주사선들, 1개의 데이터선, 1개의 발광 제어선, 1개의 초기화 전압 배선 및 1개의 제1 전원전압 배선과 연결될 수 있다. 예를 들어, 제1 행(또는, 제1 화소행) 및 제1 열(또는, 제1 화소열)에 위치하는 발광 유닛(LU)(이하, 제11 발광 유닛)은 제11 및 제21 주사선들(SL11, SL21), 제1 데이터선(DL1), 제1 발광 제어선(EL1), 1개의 초기화 전압 배선 및 1개의 제1 전원전압 배선과 연결될 수 있다.
주사 구동부(20)는 제1 및 제2 주사 신호들을 생성하고, 주사선들(SL11~SL1n, SL21~SL2n)을 통해 발광 유닛(LU)에 제1 및 제2 주사 신호들을 제공할 수 있다. 제1 및 제2 주사 신호들에 대해서는 도 2를 참조하여 후술하기로 한다.
데이터 구동부(30)는 데이터선들(DL1 내지 DLm)을 통해 발광 유닛(LU)에 데이터 신호를 제공할 수 있다. 예를 들어, 제1 행 및 제1 열의 발광 유닛(LU)(즉, 제11 발광 유닛)에 제1 주사선(SL11)을 통해 제1 주사 신호가 제공되는 경우, 데이터 신호가 제11 발광 유닛에 제공될 수 있다.
발광 제어 구동부(40)는 발광 제어 신호를 생성하고, 발광 제어선들(EL1 내지 ELn)을 통해 발광 유닛(LU)에 발광 제어 신호를 제공할 수 있다. 발광 제어 구동부(40)(또는, 표시 장치(1))는 발광 제어 신호에 기초하여 발광 유닛(LU)의 발광 시간을 조절할 수 있다. 한편, 발광 제어 구동부(40)는 주사 구동부(20)에 독립하여 별도로 구현되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 발광 제어 구동부(40)는 주사 구동부(20)에 포함되어 일체로 구현될 수 있다. 다른 예로, 발광 유닛(LU)의 회로 구성에 따라, 발광 제어 구동부(40)는 생략될 수 있다.
제어부(50)는 외부(또는, 외부 장치, 예를 들어, application processor)에서 전달되는 영상 신호들(R, G, B)을 영상 데이터 신호들(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달할 수 있다. 또한, 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 수신하고, 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40)의 동작(또는, 구동)을 제어하는 제어 신호를 생성하고, 제어 신호를 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40) 각각에 제공할 수 있다. 여기서, 제어 신호는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 포함할 수 있다.
한편, 표시 장치(1)는 전원 공급부(미도시)를 더 포함하고, 전원 공급부는 제1 전원전압(QVDD), 제2 전원전압(QVSS) 및 초기화 전압(VINT)을 생성하고, 제1 전원전압 배선, 제2 전원전압 배선 및 초기화 전압 배선을 통해 발광 유닛(LU)에 제1 전원전압(QVDD), 제2 전원전압(QVSS) 및 초기화 전압(VINT)을 각각 제공할 수 있다. 제1 전원전압(QVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(QVSS)은 소정의 로우 레벨 전압이며, 제2 전원전압(QVSS)의 전압 레벨은 제1 전원전압(QVDD)의 전압 레벨 보다 낮을 수 있다. 한편, 전원 공급부는 외부 전압원으로 구현될 수 있다.
발광 유닛(LU)은 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 기초하여 소정 휘도을 가지고 발광할 수 있다.
도 2는 도 1의 표시 장치에 포함된 발광 유닛의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 발광 유닛(LU)은 미세 발광 소자(NED), 제1 내지 제7 트랜지스터들(T1 내지 T7), 커패시터(Cst)(또는, 유지 커패시터, 저장 커패시터) 및 보조 커패시터(Caux)를 포함할 수 있다. 여기서, 미세 발광 소자(NED)는 무기 발광 소자이고, 복수의 미세 발광 소자들을 포함할 수 있다. 미세 발광 소자(NED)에 대해서는 도 8 및 도 11을 참조하여 후술하기로 한다.
발광 유닛(LU)에는 데이터 신호(DATA), 제1 주사 신호(GW), 제2 주사 신호(GI), 제3 주사 신호(GB) 및 발광 제어 신호(EM)가 제공될 수 있다. 여기서, 제2 주사 신호(GI)는 이전 시점 또는 이전 행의 제1 주사 신호(GW)와 같을 수 있고, 예를 들어, n 번째 행의 발광 유닛(LU)에 제공되는 제2 주사 신호(GI[n])는 n-1 번째 행의 발광 유닛(LU)에 제공되는 제1 주사 신호(GW[n-1])와 같을 수 있다. 유사하게, 제3 주사 신호(GB)는 이후 시점 또는 이후 행의 제2 주사 신호(GI)와 같을 수 있고, 예를 들어, n번째 행의 발광 유닛(LU)에 제공되는 제3 주사 신호(GB[n])는 n+1 번째 행의 발광 유닛(LU)에 제공되는 제2 주사 신호(GI[n+1])과 같을 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 제1 전극 및 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 박막 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다. 이하에서는, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 PMOS 트랜지스터인 것으로 예시하여 설명한다.
미세 발광 소자(NED)는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 미세 발광 소자(NED)의 애노드 전극은 제4 노드(N4)에 연결되고, 캐소드 전극은 제2 전원전압 배선(즉, 제2 전원전압(QVSS)를 전송하는 배선)에 연결될 수 있다. 미세 발광 소자(NED)는 애노드 전극 및 캐소드 전극 사이에 배치되는 복수의 미세 발광 소자들을 포함할 수 있고, 이에 대해서는 도 8을 참조하여 후술하기로 한다.
보조 커패시터(Caux)는 미세 발광 소자(NED)에 병렬 연결될 수 있다. 예를 들어, 보조 커패시터(Caux)는 제1 전극 및 제2 전극을 포함하고, 제1 전극은 미세 발광 소자(NED)의 제1 화소 전극에 전기적으로 연결되고, 제2 전극은 미세 발광 소자(NED)의 제2 화소 전극에 전기적으로 연결될 수 있다. 보조 커패시터(Caux)는 미세 발광 소자(NED)의 애노드 전극의 전압(즉, 제4 노드(N4))의 전압)이 후술하는 제6 트랜지스터(T6)의 동작에 의해 변동되는 것을 완화하고, 미세 발광 소자(NED)가 상대적으로 안정된 제1 화소 전극의 전압에 대응하여 안정적으로 발광할 수 있도록 할 수 있다.
실시예들에서, 보조 커패시터(Caux)의 커패시턴스(capacitance)(또는, 정전 용량)은 0.1pF (picofarad) 이상이거나, 0.1pF 내지 1pF 이거나, 0.1pF 내지 0.5pF 이거나, 또는 0.1pF 내지 0.3pF 일 수 있다. 보조 커패시터(Caux)의 커패시턴스가 증가할수록 제1 화소 전극의 전압의 안정성이 높아질 수 있다. 한편, 보조 커패시터(Caux)의 커패시턴스가 감소할수록 보조 커패시터(Caux)의 초기화를 위한 초기화 시간이 감소될 수 있다. 따라서, 보조 커패시터(Caux)는 특정 범위(예를 들어, 0.1pF 내지 0.3pF)의 커패시턴스를 가질 수 있다.
일 실시예에서, 보조 커패시터(Caux)의 커패시턴스와 미세 발광 소자(NED)의 기생 커패시턴스의 총합은 일정할 수 있다. 예를 들어, 보조 커패시터(Caux)의 커패시턴스와 미세 발광 소자(NED)의 기생 커패시턴스의 총합은 0.1pF 내지 1pF 이거나, 0.1pF 내지 0.5pF 이거나, 또는 0.1pF 내지 0.3Pf 일 수 있다. 따라서, 미세 발광 소자(NED)의 기생 커패시턴스가 증가할수록 보조 커패시터(Caux)의 커패시턴스는 감소될 수 있다.
예를 들어, 보조 커패시터(Caux)의 커패시턴스와 미세 발광 소자(NED)의 기생 커패시턴스의 총합은 0.11pF 이고, 미세 발광 소자(NED)에 포함되는 미세 발광 소자(또는, 미세 무기 발광 소자)의 커패시턴스는 0.5fF 일 수 있다. 미세 발광 소자(NED)가 20개의 미세 발광 소자들을 포함하는 경우, 미세 발광 소자(NED)의 커패시턴스는 10fF 이고, 보조 커패시터(Caux)의 커패시턴스는 100fF 일 수 있다. 다른 예를 들어, 미세 발광 소자(NED)가 50개의 미세 발광 소자들을 포함하는 경우, 미세 발광 소자(NED)의 커패시턴스는 25fF 이고, 보조 커패시터(Caux)의 커패시턴스는 85fF 일 수 있다.
다시 도 2를 참조하면, 제1 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 연결(또는, 전기적으로 연결)되는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극 및 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압(또는, 후술하는 커패시터(Cst)에 저장된 데이터 전압)에 기초하여 구동 전류(Id)를 미세 발광 소자(NED)에 제공할 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 데이터선에 연결되는(또는, 데이터(DATA)를 수신하는) 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제1 주사선(예를 들어, 도 1에 도시된 제1 주사선(SL1))에 연결되거나 제1 주사 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 주사 신호(GW)에 응답하여 턴온되고, 데이터 신호(DATA)를 제1 노드(N1)에 전달할 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 주사선에 연결되거나 제1 주사 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제1 주사 신호(GW)에 응답하여 턴온되고, 데이터 신호(DATA)를 제3 노드(N3)로 전달할 수 있다.
커패시터(Cst)는 제3 노드(N3)와 제1 전원전압(QVDD) 사이에 연결될 수 있다. 커패시터(Cst)는 제공되는 데이터 신호(DATA)를 저장하거나 유지시킬 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결되는 제1 전극, 초기화 전압 배선에 연결되거나 초기화 전압(VINT)을 수신하는 제2 전극, 및 제2 주사선(예를 들어, 도 1에 도시된 제2 주사선(SL21))에 연결되거나 제2 주사 신호(GI)를 수신하는 게이트 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 커패시터(Cst)에 데이터 신호(DATA)가 저장되기 전에(또는, 미세 발광 소자(NED)가 발광한 이후에), 제2 주사 신호(GI)에 응답하여 턴온되고, 제3 노드(N3)(또는, 커패시터(Cst))를 초기화 전압(VINT)을 이용하여 초기화할 수 있다.
일 실시예에서, 제3 및 제4 트랜지스터들(T3, T4)는 듀얼 트랜지스터(즉, 2개의 트랜지스터들이 결합된 형태의 트랜지스터)로 구현될 수 있다. 이 경우, 제3 및 제4 트랜지스터들(T3, T4)의 누설 전류 및 이에 기인한 표시 품질의 저하가 방지 또는 완화될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)(또는, 제1 및 제2 발광 제어 트랜지스터들)는 제1 전원전압 배선 및 미세 발광 소자(NED) 사이에 연결되고, 제1 트랜지스터(T1)에 의해 생성되는 구동 전류(Id)가 이동하는 전류 이동 경로를 형성할 수 있다.
제5 트랜지스터(T5)는 제1 전원전압 배선에 연결되어 제1 전원전압(QVDD)를 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
유사하게, 제6 트랜지스터(T6)는 제2 노드(N2)에 연결되는 제1 전극, 제4 노드(N4)(또는, 미세 발광 소자(NED)의 애노드 전극)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호(EM)에 응답하여 턴온되고, 이 경우, 구동 전류(Id)가 미세 발광 소자(NED)에 제공되며, 미세 발광 소자(NED)는 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
제7 트랜지스터(T7)는 제4 노드(N4)에 연결되는 제1 전극, 초기화 전압 배선(또는, 초기화 전압(VINT))에 연결되는 제2 전극, 및 제2 주사 신호선(예를 들어, 도 1에 도시된 제2 주사 신호선(SL21))에 연결되거나 제3 주사 신호(GB)를 수신하는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는, 미세 발광 소자(NED)가 발광하기 전에(또는, 미세 발광 소자(NED)가 발광한 이후에), 제3 주사 신호(GB)에 응답하여 턴온되고, 초기화 전압(VINT)을 이용하여 미세 발광 소자(NED)의 애노드 전극을 초기화시킬 수 있다. 미세 발광 소자(NED)에 병렬 연결된 보조 커패시터(Caux) 및 미세 발광 소자(NED)의 기생 커패시터는 미세 발광 소자(NED)가 발광하는 동안 구동 전류(Id)에 의해 충전되거나 방전되어, 미세 발광 소자(NED)의 애노드 전극은 일정하지 않은 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)를 통해 미세 발광 소자(NED)의 기생 커패시터 및 보조 커패시터(Caux)를 초기화시킬 수 있다.
도 2를 참조하여 설명한 바와 같이, 발광 유닛(LU)은 미세 발광 소자(NED)에 병렬 연결된 보조 커패시터(Caux)를 포함함으로써, 미세 발광 소자(NED)의 일단에 연결된 제6 트랜지스터(T6)가 턴온되더라도 미세 발광 소자(NED)의 애노드 전극의 전압이 변동되지 않고 일정하게 유지되며, 발광 유닛(LU)은 애노드 전극의 전압의 변화를 고려할 필요 없이 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
한편, 도 2에서 제7 트랜지스터(T7)는 제3 주사 신호(GB)를 수신하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제7 트랜지스터(T7)는, 제2 주사신호(GI)를 수신할 수 있다.
이하에서는, 표시 장치(1)의 레이아웃 및 단면을 참조하여, 표시 장치(1) 및 보조 커패시터(Caux)의 구체적인 구성에 대해 상세히 설명하기로 한다.
도 3은 도 1의 표시 장치의 일 예를 나타내는 레이아웃도이다. 도 4는 도 3의 A-A'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 3 및 도 4를 참조하면, 표시 장치(1)는 회로소자층(10a) 및 표시소자층(10b)을 포함할 수 있다. 회로소자층(10a)는 도 2를 참조하여 설명한 제1 내지 제7 트랜지스터들(T1 내지 T7), 커패시터(Cst) 및 보조 커패시터(Caux)를 포함하고, 표시소자층(10b)은 미세 발광 소자(NED)를 포함할 수 있다. 한편, 도 3에 도시된 바와 같이, 발광 유닛들(LU1 내지 LU3)은 상호 동일한 레이아웃을 가지므로, 이하에서는, 제1 발광 유닛(LU1)을 기준으로 그 구체적인 구성을 설명하기로 한다.
도 3 및 도 4에 도시된 바와 같이, 회로소자층(10a)은 기판(1010), 버퍼층(1020), 반도체층(100), 제1 절연층(1030), 제1 도전층(200), 제2 절연층(1040), 제2 도전층(300), 제3 절연층(1050), 제3 도전층(400) 및 제4 절연층(1060)을 포함할 수 있다.
표시소자층(10b)은 격벽(500), 반사층(600), 전극층(700)(또는, 화소 전극층), 제5 절연층(1070), 미세 발광 소자(NED), 제6 절연층(1080), 제1 접촉 전극(800), 제7 절연층(1090), 제2 접촉 전극(900) 및 제8 절연층(1100)을 포함할 수 있다. 반사층(600) 및 전극층(700)은 미세 발광 소자(NED)의 제1 및 제2 화소 전극들(ED1, ED2)를 구성할 수 있다.
상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
도 5는 도 3의 표시 장치에 포함된 회로소자층의 일 예를 나타내는 레이아웃도이다. 즉, 도 5는 도 3의 표시 장치에서 표시소자층(10b)을 제외하고, 회로소자층(10a)만이 도시되어 있다. 이하에서는, 도 4 및 도 5를 참조하여, 회로소자층(10a)을 먼저 설명하고, 이후, 도 4 및 도 8을 참조하여 표시소자층(10b)을 설명하기로 한다.
도 4에 도시된 바와 같이, 기판(1010)(또는, 베이스층)은 그 위에 배치되는 층들을 지지한다. 표시 장치(1)가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 표시 장치(1)가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(1010)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(1010)은 금속 재질의 물질을 포함할 수도 있다.
기판(1010)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(1020)은 기판(1010)의 전체 면 상에 배치될 수 있다. 버퍼층(1020)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(1020)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(1020)은 기판(1010)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층(100)(또는, 액티브층)은 제1 내지 제7 트랜지스터들(T1 내지 T7)의 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(100)은 발광 유닛별로 서로 분리될 수 있으나, 이에 제한되지 않는다. 도 3에 도시된 바와 같이, 제1 방향(D1)(또는, 열방향)으로 배치된 발광 유닛들은 반도체층(100)을 공유할 수 있다.
반도체층(100)을 설명하기 위하여, 도 6 및 도 7이 참조된다.
도 6은 도 5의 회로소자층에 포함된 반도체층의 일 예를 나타내는 평면도이다. 도 7은 도 5의 회로소자층의 일 예를 나타내는 레이아웃도이다.
도 6을 참조하면, 반도체층(100)은 제2 방향(D2)으로 연장된 가로부, 제1 방향(D1)으로 연장된 제1 세로부(또는, 좌측 세로부) 및 제2 세로부(또는, 우측 세로부), 및 곡부를 포함할 수 있다.
가로부는 제1 세로부의 중간 부위와 제2 세로부의 중간 부위를 연결하는 제1 반도체 영역(110)을 포함할 수 있다. 제1 반도체 영역(110)은 제1 세로부와 제2 세로부를 최단 거리로 연결할 수도 있지만, 도 6에 도시된 바와 같이 좌측의 절곡부 및 우측의 절곡부를 포함할 수 있다. 복수 회의 절곡을 통해 제1 반도체 영역(110)의 총 길이가 증가할 수 있다. 제1 반도체 영역(110)에 제1 트랜지스터(T1)의 채널(111)이 배치 또는 형성될 수 있다.
제1 세로부는 발광 유닛(LU)(또는, 하나의 발광 유닛(LU)이 배치되는 화소 영역)의 좌측에 인접하여 배치되고, 제2 세로부는 발광 유닛의 우측에 인접하여 배치될 수 있다. 제1 세로부 및 제2 세로부는 서로 이격되어 배치될 수 있다.
제1 세로부는 제1 반도체 영역(110)을 기준으로 상측에 배치되는 제2 반도체 영역(120) 및 하측에 배치되는 제5 반도체 영역(150)을 포함할 수 있다. 제2 세로부는 제1 반도체 영역(110)을 기준으로 상측에 배치되는 제31 반도체 영역(130a)(또는, 제3-1 반도체 영역) 및 하측에 배치되는 제6 반도체 영역(160) 및 제7 반도체 영역(170)을 포함할 수 있다.
굴곡부는 제2 세로부의 상측 단부로부터 좌측으로 연장하는 제32 반도체 영역(130b)(또는, 제3-2 반도체 영역), 제32 반도체 영역(130b)으로부터 상측으로 절곡되어 연장하는 제42 반도체 영역(140b)(또는, 제4-2 반도체 영역) 및 다시 우측 및 하측으로 절곡되어 연장하는 제41 반도체 영역(140a)(또는, 제4-1 반도체 영역)을 포함하고, 제2 세로부(또는, 이전 화소 영역에 위치하는 제2 세로부 또는 제7 반도체 영역(170))와 연결될 수 있다.
제31 반도체 영역(130a) 및 제32 반도체 영역(130b)는 제3 반도체 영역(130)에 포함되고, 제41 반도체 영역(140a) 및 제42 반도체 영역(140b)은 제4 반도체 영역에 포함될 수 있다. 유사하게, 제31 트랜지스터(T3_1) 및 제32 트랜지스터(T3_2)는 제3 트랜지스터(T3)에 포함되고, 제41 트랜지스터(T4_1) 및 제42 트랜지스터(T4_2)는 제4 트랜지스터(T4)에 포함될 수 있다.
반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
반도체층(100)에서 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 소소/드레인 전극과 연결되는 부위(또는, 전극 영역, 소스/드레인 영역)에는 불순물 이온이 도핑되어 있을 수 있다. 예를 들어, p형 또는 n형 불순물 이온으로 사용될 수 있다.
다시 도 4를 참조하면, 제1 절연층(1030)은 반도체층(100) 상에 배치되고, 대체로 기판(1010)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(1030)은 게이트 절연막일 수 있다.
제1 절연층(1030)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(1030)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(1030)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(1030)은 1000Å 내지 2000Å, 또는 1200Å 내지 1500Å의 두께를 가지며, 예를 들어, 약 1300Å의 두께를 가질 수 있다.
제1 도전층(200)은 제1 절연층(1030) 상에 배치된다.
도 5에 도시된 바와 같이, 제1 도전층(200)은 제1 주사선(210), 제2 주사선(220) 및 발광 제어선(230)(또는, 제4 주사선) 및 제1 게이트 전극(240)을 포함할 수 있다. 또한, 제1 도전층(200)은 제1 더미 패턴(290)을 포함할 수 있다.
제1 주사선(210)은 제2 주사 신호(GI)를 전달할 수 있다. 제1 주사선(210)은 제2 방향(D2)을 따라 연장하고, 발광 유닛(LU)의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다. 제1 주사선(210)은 평면상 발광 유닛(LU)의 상측에 위치할 수 있다.
제2 주사선(220)은 제1 주사 신호(GW)를 전달할 수 있다. 제2 주사선(220)은 제2 방향(D2)을 따라 연장하고, 발광 유닛(LU)의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다. 제2 주사선(220)은 평면상 발광 유닛(LU)의 중앙부(또는, 후술하는 미세 발광 소자들이 배치되는 영역)에 인접하여 위치할 수 있다. 제2 주사선(220)은 제2 반도체 영역(120) 및 제3 반도체 영역(130)과 중첩할 수 있다. 도 7에 도시된 바와 같아. 제2 주사선(220)은 제1 방향(D1)으로 돌출 형성된 돌출부를 포함하고, 돌출부는 제32 반도체 영역(130b)와 중첩할 수 있다.
발광 제어선(230)(또는, 제4 주사선)은 발광 제어 신호(EM)를 전달할 수 있다. 발광 제어선(230)은 제2 방향(D2)을 따라 연장하고, 발광 유닛(LU)의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다. 발광 제어선(230)은 평면상 발광 유닛(LU)의 하측에 위치할 수 있다. 발광 제어선(230)은 제5 반도체 영역(150) 및 제6 반도체 영역(160)과 중첩할 수 있다.
제1 게이트 전극(240)은 제1 트랜지스터(T1)의 게이트 전극(111)으로, 발광 유닛(LU)의 중앙부에 위치할 수 있다. 제1 게이트 전극(240)은 평면상 제2 주사선(220)과 발광 제어선(230)의 사이에 위치할 수 있다. 제1 게이트 전극(240)은 발광 유닛(LU)별로 분리되며, 아일랜드 형태로 배치될 수 있다. 제1 게이트 전극(240)은 제1 반도체 영역(110)과 중첩할 수 있다.
제1 더미 패턴(290)은 제3 반도체 영역(130)과 중첩할 수 있다. 제1 더미 패턴(290)은 도 6에 도시된 평면도상 제31 반도체 영역(130a)과 제32 반도체 영역(130b)과 사이에 위치하며, 제2 전원전압(QVSS)이 인가되어, 제31 트랜지스터(T3-1) 및 제32 트랜지스터(T3-2) 사이의 노드 전압의 변동을 완화시키거나 방지할 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(200)은 단일막 또는 다층막일 수 있다.
제1 도전층(200)과 반도체층(100)의 중첩 영역에 따라, 트랜지스터들(T1 내지 T7) 각각의 게이트 전극과, 제1 및 제2 전극 영역들(또는, 소스 및 드레인 영역들)이 결정되며, 이에 대한 설명을 위해 도 7이 참조될 수 있다.
도 7은 도 5의 회로소자층의 일 예를 나타내는 레이아웃도이다.
도 6 및 도 7에 도시된 바와 같이, 제1 주사선(210)은 제4 반도체 영역(140)과 중첩하며, 제1 주사선(210)과 제41 반도체 영역(140a)과 중첩하는 제41 중첩 영역에는 제41 트랜지스터(T4_1)의 게이트 전극(141a)이 형성되고, 제1 주사선(210)과 제41 반도체 영역(140b)가 중첩하는 제42 중첩 영역에는 제42 트랜지스터(T4_2)의 게이트 전극(141b)이 형성될 수 있다. 제41 중첩 영역을 기준으로 하측에 위치하는 제41 반도체 영역(140a)의 일부(142a)는 제41 트랜지스터(T4_1)의 제1 전극 영역(또는, 제1 전극이 형성되는 영역)이 되고, 제41 중첩 영역보다 상측에 위치하는 제41 반도체 영역(140a)의 일부(143a)는 제41 트랜지스터(T4_1)의 제2 전극 영역이 될 수 있다. 유사하게, 상기 제42 중첩 영역을 기준으로 상측에 위치하는 제42 반도체 영역(140b)의 일부(142b)는 제42 트랜지스터(T4_2)의 제1 전극 영역이 되고, 상기 제42 중첩 영역보다 하측에 위치하는 제42 반도체 영역(140b)의 일부(143b)는 제42 트랜지스터(T4_2)의 제2 전극 영역이 될 수 있다.
또한, 제1 주사선(210)(또는, 제1 주사선(210_1))은 제7 반도체 영역(170)과 중첩하며, 제1 주사선(210)과 제7 반도체 영역(170)가 중첩하는 제7 중첩 영역에는 제7 트랜지스터(T7)의 게이트 전극(171)이 형성되고, 제7 중첩 영역을 기준으로 하측에 위치하는 제7 반도체 영역(170)의 일부(172)는 제7 트랜지스터(T7)의 제1 전극 영역이 되고, 제7 중첩 영역보다 상측에 위치하는 제7 반도체 영역(170)의 일부(173)는 제7 트랜지스터(T7)의 제2 전극 영역이 될 수 있다.
제2 주사선(220)과 제2 반도체 영역(120)이 중첩하는 제2 중첩 영역에는 제2 트랜지스터(T2)의 게이트 전극(121)이 형성되고, 제2 중첩 영역의 상측에 위치하는 제2 반도체 영역(120)의 일부(122)는 제2 트랜지스터(T2)의 제1 전극 영역이 되고, 제2 중첩 영역의 하측에 위치하는 제2 반도체 영역(120)의 일부(123)는 제2 트랜지스터(T2)의 제2 전극 영역이 될 수 있다.
제2 주사선(220)과 제32 반도체 영역(130b)이 중첩하는 제32 중첩 영역에는 제32 트랜지스터(T3_2)의 게이트 전극(132b)이 형성될 수 있다. 제32 중첩 영역을 기준으로 우측에 위치하는 제32 반도체 영역(130b)의 일부(132b)는 제32 트랜지스터(T3_2)의 제1 전극 영역이 되고, 제32 중첩 영역의 좌측에 위치하는 제32 반도체 영역(130b)의 일부(133b)는 제32 트랜지스터(T3_2)의 제2 전극 영역이 될 수 있다.
제2 주사선(220)과 제31 반도체 영역(130a)이 중첩하는 제31 중첩 영역에는 제31 트랜지스터(T3_1)의 게이트 전극(131a)이 형성될 수 있다. 제31 중첩 영역을 기준으로 상측에 위치하는 제31 반도체 영역(130a)의 일부(132a)는 제32 트랜지스터(T3_2)의 제1 전극 영역이 되고, 제32 중첩 영역보다 하측에 위치하는 제31 반도체 영역(130a)의 일부(133)는 제32 트랜지스터(T3_2)의 제2 전극 영역이 될 수 있다.
발광 제어선(230)과 제5 반도체 영역(150)이 중첩하는 제5 중첩 영역에는 제5 트랜지스터(T5)의 게이트 전극(151)이 형성되고, 제5 중첩 영역의 하측에 위치하는 제5 반도체 영역(150)의 일부(152)는 제5 트랜지스터(T5)의 제1 전극 영역이 되고, 제5 중첩 영역의 상측에 위치하는 제5 반도체 영역(150)의 일부(153)는 제5 트랜지스터(T5)의 제2 전극 영역이 될 수 있다.
유사하게, 발광 제어선(230)과 제6 반도체 영역(160)이 중첩하는 제6 중첩 영역에는 제6 트랜지스터(T6)의 게이트 전극(161)이 형성되고, 제6 중첩 영역의 상측에 위치하는 제6 반도체 영역(160)의 일부(162)는 제6 트랜지스터(T6)의 제1 전극 영역이 되고, 제6 중첩 영역의 하측에 위치하는 제6 반도체 영역(160)의 일부(163)는 제6 트랜지스터(T6)의 제2 전극 영역이 될 수 있다.
제1 게이트 전극(240)과 제1 반도체 영역(110)이 중첩하는 제1 중첩 영역을 기준으로 좌측에 위치하는 제1 반도체 영역(110)의 일부(112)는 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 우측에 위치하는 제1 반도체 영역(110)의 일부(113)는 제1 트랜지스터(T1)의 제2 전극 영역이 될 수 있다.
다시 도 4를 참조하면, 제2 절연층(1040)(또는, 층간 절연층)은 제1 도전층(200) 상에 배치되고, 대체로 기판(1010)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(1040)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제2 절연층(1040)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(1040)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 절연층(1040)은 1500Å 내지 3000Å, 또는 2000Å 내지 2500Å의 두께를 가질 수 있다.
제2 도전층(300)은 제2 절연층(1040) 상에 배치된다.
도 5에 도시된 바와 같이, 제2 도전층(300)은 초기화 전압(VINT)을 전달하는 초기화 전압 배선(310), 커패시터(Cst)의 제1 전극(320)(또는, 전극선) 및 제1 전극 패턴(350)(또는, 보조 커패시터(Caux)의 제1 전극 패턴(350))을 포함할 수 있다.
초기화 전압 배선(310)은 평면상 제1 주사선(210)과 인접하는 제1 주사선(210)(또는, 제1 주사선(210_1)) 사이에 배치되고, 제2 방향(D2)을 따라 발광 유닛(LU)의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다.
커패시터(Cst)의 제1 전극(320)은 발광 유닛(LU)의 중앙부를 가로지르며, 평면상 제2 주사선(220) 및 발광 제어선(230) 사이에 위치할 수 있다. 커패시터(Cst)의 제1 전극(320)은 제2 절연층(1040)을 사이에 두고 제1 게이트 전극(240)과 중첩하도록 배치될 수 있다. 제1 게이트 전극(240)은 커패시터(Cst)의 제2 전극이 되고, 이와 중첩하는 제1 전극(320)의 확장된 영역은 저장 커패시터(Cst)의 제1 전극이 되며, 이들 사이에 개재된 제2 절연층(1040)은 커패시터(Cst)의 유전체가 될 수 있다.
커패시터(Cst)의 제1 전극(320)은 제2 방향(D2)을 따라 연장하고, 발광 유닛(LU)의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다. 제1 게이트 전극(230)과 중첩하는 영역에서 커패시터(Cst)의 제1 전극(320)은 폭이 확장될 수 있다. 커패시터(Cst)의 제1 전극(320)은 확장된 영역에서 후술하는 제1 도전 패턴(441)과 중첩하는 개구를 포함할 수 있다.
제1 전극 패턴(350)은 발광 제어선(230)과 제1 주사선(210_1)(또는, 초기화 전압 배선(310_1)) 사이에서, 발광 유닛(LU)의 우측에 인접하여 배치될 수 있다. 제1 전극 패턴(350)은 후술하는 제2 전원전압 배선(430)과 중첩하고, 이 경우, 제1 전극 패턴(350)은 보조 커패시터(Caux)의 제1 전극이 되고, 제2 전원전압 배선(430)은 보조 커패시터(Caux)의 제2 전극이 되며, 이들 사이에 개재되는 절연층(즉, 후술하는 제3 절연층(1050))은 보조 커패시터(Caux)의 유전체가 될 수 있다. 보조 커패시터(Caux)의 보다 구체적인 구성에 대해서는 회로소자층(10a)의 다른 구성들 및 표시소자층(10b)을 설명한 후, 도 9 및 도 10을 참조하여 후술하기로 한다.
제2 도전층(300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(300)은 단일막 또는 다층막일 수 있다. 예를 들어, 제2 도전층(300)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제3 절연층(1050)은 제2 도전층(300) 상에 배치되고 제2 도전층(300)을 커버할 수 있다. 제3 절연층(1050)은 대체로 기판(1010)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(1050)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제3 절연층(1050)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제3 절연층(1050)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 절연층(1050)은 5000Å 내지 7000Å, 또는, 6000Å 내지 6500Å의 두께를 가지며, 예를 들어, 약 5000Å의 두께를 가질 수 있다.
한편, 제3 절연층(1050)은 제1 내지 제11 콘택홀들(CNT1 내지 CNT11)을 포함할 수 있다. 제1 내지 제11 콘택홀들(CNT1 내지 CNT11)에 대해서는 제3 도전층(400)과 함께 설명하기로 한다.
제3 도전층(400)은 제2 절연층(1040) 상에 배치된다. 제3 도전층(400)은 데이터선(410), 제1 전원전압 배선(420), 제2 전원전압 배선(430) 및 제1 내지 제3 도전 패턴들(441, 442, 443)을 포함할 수 있다.
데이터선(410)은 발광 소자(LU)의 좌측에 배치되고 제1 방향(D1)을 따라 연장하고, 발광 유닛의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다.
데이터선(410)은 제2 반도체 영역(120)과 중첩할 수 있다. 데이터선(410)이 제2 반도체 영역(120)과 중첩하는 영역에서, 제3 절연층(1050)을 관통하여 제2 반도체 영역(120)을 노출시키는 제3 콘택홀(CNT3)이 형성되고, 데이터선(410)은 제3 콘택홀(CNT3)을 통해 제2 반도체 영역(120)과 연결되거나 접할 수 있다.
제1 전원전압 배선(420)은 발광 유닛(LU)의 중앙부에 배치되고 제1 방향(D1)을 따라 연장하고, 발광 유닛(LU)의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다. 제1 전원전압 배선(420)은 커패시터(Cst)의 제1 전극(320) 및 제5 반도체 영역(150)과 중첩할 수 있다.
제1 전원전압 배선(420)과 커패시터(Cst)의 제1 전극(320)이 중첩하는 영역에서, 제3 절연층(1050)을 관통하여 커패시터(Cst)의 제1 전극(320)을 노출시키는 제7 내지 제9 콘택홀들(CNT7, CNT8, CNT9)이 형성되고, 제1 전원전압 배선(420)은 제7 내지 제9 콘택홀들(CNT7, CNT8, CNT9)을 통해 커패시터(Cst)의 제1 전극(320)과 연결되거나 접할 수 있다.
제1 전원전압 배선(420)과 커패시터(Cst)의 제1 전극(320)이 연결되어 전체적으로 메쉬 구조의 배선을 형성하므로, 제1 전원전압 배선(420)에 인가되는 제1 전원전압(QVDD)의 전압 강하가 완화 또는 방지될 수 있다.
제1 전원전압 배선(420)과 제5 반도체 영역(150)이 중첩하는 영역에서, 제3 절연층(1050)을 관통하여 제5 반도체 영역(150)을 노출시키는 제10 콘택홀(CNT10)이 형성되고, 제1 전원전압 배선(420)은 제10 콘택홀(CNT10)을 통해 제5 반도체 영역(150)과 연결되거나 접할 수 있다.
제2 전원전압 배선(430)은 발광 유닛(LU)의 우측에 배치되고 제1 방향(D1)을 따라 연장하며, 발광 유닛(LU)의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다. 제2 전원전압 배선(430)은 제1 더미 패턴(290)과 중첩할 수 있다.
제2 전원전압 배선(430)이 제1 더미 패턴(290)과 중첩하는 영역에서, 제3 절연층(1050)을 관통하여 제1 더미 패턴(290)을 노출시키는 제5 콘택홀(CNT5)이 형성되고, 제2 전원전압 배선(430)은 제5 콘택홀(CNT5)을 통해 제1 더미 패턴(290)과 연결되거나 접할 수 있다.
한편, 제2 전원전압 배선(430)은 후술하는 제21 콘택홀(CNT21)을 통해 제2 화소 전극(ED2)과 전기적으로 연결될 수 있다.
제1 도전 패턴(441)은 제1 게이트 전극(240)과 중첩하여 배치되고, 제1 방향(D1)으로 연장하여, 제3 반도체 영역(130)(또는, 제4 반도체 영역(140))과 중첩하여 배치될 수 있다.
제1 도전 패턴(441)과 제1 게이트 전극(240)이 중첩하는 영역에서, 제2 및 제3 절연층들(1040, 1050)을 관통하여 제1 게이트 전극(240)을 노출시키는 제6 콘택홀(CNT6)이 형성되고, 제1 도전 패턴(441)은 제6 콘택홀(CNT6)을 통해 제1 게이트 전극(240)과 접할 수 있다. 유사하게, 제1 도전 패턴(420)과 제3 반도체 영역(130)이 중첩하는 영역에서, 제1 내지 제3 절연층들(1030, 1040, 1050)을 관통하여 제3 반도체 영역(130)을 노출시키는 제4 콘택홀(CNT4)이 형성되고, 제1 도전 패턴(441)은 제4 콘택홀(CNT4)을 통해 제3 반도체 영역(130)과 접할 수 있다. 즉, 제1 도전 패턴(441)은 제1 트랜지스터(T1)의 게이트 전극(및 저장 커패시터(Cst)의 제1 전극) 및 제3 트랜지스터(T3)의 제2 전극(또는, 제4 트랜지스터(T4)의 제2 전극)을 전기적으로 연결할 수 있다.
한편, 제4 콘택홀(CNT4)은 커패시터(Cst)의 제1 전극(320)의 개구 내에 위치할 수 있다. 제4 콘택홀(CNT4)의 내부에서, 제1 도전 패턴(441)과 그에 인접한 커패시터(Cst)의 제1 전극(320)은 제3 절연층(1050)을 통해 상호 절연될 수 있다.
제2 도전 패턴(442)은 제4 반도체 영역(140)(또는, 제7 반도체 영역(170))과 중첩하여 배치되고, 제1 방향(D1)으로 연장하여 초기화 전압 배선(310)과 중첩할 수 있다.
제2 도전 패턴(442)과 초기화 전압 배선(310)이 중첩하는 영역에는, 제3 절연층(1050)을 관통하여 초기화 전압 배선(310)을 노출시키는 제1 콘택홀(CNT1)이 형성되고, 제2 도전 패턴(442)은 제1 콘택홀(CNT1)을 통해 초기화 전압 배선(310)에 연결되거나 접할 수 있다.
제2 도전 패턴(442)과 제4 반도체 영역(140)이 중첩하는 영역에는, 제1 내지 제3 절연층들(1030, 1040, 1050)을 관통하여 제4 반도체 영역(140)을 노출시키는 제2 콘택홀(CNT2)이 형성되고, 제2 도전 패턴(442)은 제2 콘택홀(CNT2)을 통해 제4 반도체 영역(140)과 접할 수 있다. 즉, 제2 도전 패턴(442)은 초기화 전압 배선(310)과 제4 트랜지스터(T4)의 제1 전극(및 제7 트랜지스터(T7)의 제1 전극)을 전기적으로 연결할 수 있다.
제3 도전 패턴(443)은 제6 반도체 영역(160)(및 제7 반도체 영역(170)) 및 제1 전극 패턴(290)과 중첩할 수 있다.
제3 도전 패턴(443)이 제6 반도체 영역(160)과 중첩하는 영역에는 제1 내지 제3 절연층들(1030, 1040, 1050)을 관통하여 제6 반도체 영역(160)을 노출시키는 제11 콘택홀(CNT11)이 형성되고, 제3 도전 패턴(443)은 제11 콘택홀(CNT11)을 통해 제6 반도체 영역(160)과 접할 수 있다.
제3 도전 패턴(443)이 제1 전극 패턴(290)과 중첩하는 영역에는 제3 절연층(1050)을 관통하여 제1 전극 패턴(290)을 노출시키는 제31 콘택홀(CNT31)이 형성되고, 제3 도전 패턴(443)은 제31 콘택홀(CNT31)을 통해 제1 전극 패턴(290)과 접할 수 있다.
한편, 제3 도전 패턴(443)은 후술할 제22 콘택홀(CNT22)(또는, 제2 비아홀)을 통해 제1 화소 전극(ED1)과 전기적으로 연결될 수 있다. 즉, 제3 도전 패턴(450)은 제6 트랜지스터(T6)의 제2 전극(및 제7 트랜지스터(T7)의 제2 전극)을 제1 화소 전극(ED1)에 전기적으로 연결시키고, 또한, 보조 커패시터(Caux)의 제1 전극을 제1 화소 전극(ED1)에 전기적으로 연결시킬 수 있다.
제3 도전층(400)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(400)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(400)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제4 절연층(1060)(또는, 보호막)은 제3 도전층(400) 상에 배치되고, 대체로 기판(1010)의 전체 면에 걸쳐 배치될 수 있다.
제4 절연층(1060)은 제3 도전층(400)과 미세 발광 소자(NED)를 절연시킬 수 있다. 제4 절연층(1060)은 폴리아크릴계 수지(polyacrylics resin), 폴리이미드계 수지(polyimides resin) 등의 유기 절연 물질을 포함할 수 있으며, 제4 절연층(1060)의 윗면은 실질적으로 평탄할 수 있다.
제4 절연층(1050)은 15000Å 내지 25000Å, 또는, 15000Å 내지 20000Å의 두께를 가질 수 있다.
이하, 표시소자층(10b)을 설명한다.
격벽(500)은 제4 절연층(1050) 상에 배치될 수 있다. 격벽(500)은 제1 화소 전극(ED1)의 가지부 및 제2 화소 전극(ED2)의 가지부에 대응하여, 상호 분리된 격벽들을 포함할 수 있다.
격벽(500)은 150000Å 내지 30000Å, 또는 20000Å 내지 25000Å의 두께를 가지며, 예를 들어, 약 20000Å의 두께를 가질 수 있다.
격벽(500)은 테이퍼(taper) 진 단면 형상을 가질 수 있다. 즉, 격벽(500)의 측면은 경사지게 형성되고, 제4 절연층(1060)의 상부면과 예각을 이룰 수 있다. 이 경우, 후술하는 미세 발광 소자(NED)의 측면에서 발산되는 광은 격벽(500)의 측면에 대응하는 반사층(600)(즉, 경사진 반사층(600))에 의해 대체적으로 상부로 반사될 수 있다.
격벽(500)의 측면의 경사각(또는, 테이퍼 각도(taper angle))은 60도 이하이거나, 20도 내지 60도 이거나, 40도 내지 50도 일 수 있다. 이 경우, 미세 발광 소자(NED)의 측면으로부터 발산되는 광은, 발광 유닛(LU)이 차지하는 영역 내에서 대체적으로 상부를 향해 반사될 수 있다.
제1 및 제2 화소 전극들(ED1, ED2)(즉, 반사층(600) 및 전극층(700)로 구성된 제1 및 제2 화소 전극들(ED1, ED2))은 격벽(500) 및 제4 절연층(1060) 상에 배치될 수 있다.
제1 및 제2 화소 전극들(ED1, ED2)의 보다 구체적인 구성을 설명하기 위해 도 8이 참조될 수 있다.
도 8은 도 3의 표시 장치에 포함된 표시소자층의 일 예를 나타내는 평면도이다.
도 3 및 도 8에 도시된 바와 같이, 제1 화소 전극(ED1)은 본체부 및 가지부를 포함할 수 있다. 제1 화소 전극(ED1)의 본체부는 평면도 상 발광 제어선(230)과 제1 주사선(210_1)(또는, 초기화 전압 배선(310_1) 사이에서 제2 방향(D2)을 따라 연장하여 배치되고, 제1 화소 전극(ED1)의 가지부는 본체부로부터 제1 방향(DR1)을 따라 연장할 수 있다. 제1 화소 전극(ED1)의 가지부는 제2 주사선(220)까지 연장하며, 제2 주사선(220)과 중첩할 수 있다. 도 3에 도시된 바와 같이, 제1 화소 전극(ED1)은 제1 가지부(또는, 좌측 가지부)와 제2 가지부(또는, 우측 가지부)를 포함하고, 제1 가지부는 평면도 상 데이터선(410) 및 제1 게이트 전극(240) 사이에 배치되며, 제2 가지부는 평면도 상 제1 게이트 전극(240)과 제2 전원전압 배선(430) 사이에 배치될 수 있다.
제1 화소 전극(ED1)과 제3 도전 패턴(443)이 중첩하는 영역에는 제4 절연층(1060)을 관통하여 제3 도전 패턴(443)을 노출시키는 제22 콘택홀(CNT22)이 형성되고, 제1 화소 전극(ED1)은 제22 콘택홀(CNT22)을 통해 제3 도전 패턴(443)과 연결되거나 접할 수 있다. 도 5를 참조하여 설명한 바와 같이, 제3 도전 패턴(443)은 제11 콘택홀(CNT11)을 통해 제6 반도체 영역(160)과 연결되므로, 제1 화소 전극(ED1)은 제3 도전 패턴(443)을 통해 제6 반도체 영역(160)(즉, 제6 트랜지스터(T6)의 제2 전극)과 연결될 수 있다.
유사하게, 제2 화소 전극(ED2)은 본체부 및 가지부를 포함할 수 있다. 제2 화소 전극(ED2)의 본체부는 평면도 상 제1 주사선(210)과 인접하는 제1 화소 전극(ED1) 사이에서 제2 방향(D2)을 따라 연장하여 배치되고, 발광 유닛(LU)의 경계를 넘어 이웃하는 발광 유닛으로 연장될 수 있다.
제2 화소 전극(ED2)의 가지부는 제2 화소 전극(ED2)의 본체부로부터 제1 방향(DR1)을 따라 연장할 수 있다. 제2 화소 전극(ED2)의 가지부는 발광 제어신(230)까지 연장하며, 대체적으로 제1 게이트 전극(240)과 중첩하여 배치될 수 있다.
제2 화소 전극(ED2)과 제2 전원전압 배선(430)이 중첩하는 영역에는 제4 절연층(1060)을 관통하여 제2 전원전압 배선(430)을 노출시키는 제21 콘택홀(CNT21)이 형성되고, 제2 화소 전극(ED2)은 제21 콘택홀(CNT21)을 통해 제2 전원전압 배선(430)과 전기적으로 연결될 수 있다.
다시 도 4를 참조하면, 제1 및 제2 화소 전극들(ED1, ED2)에 포함된 반사층(600)은 격벽(500) 상에 배치될 수 있다. 반사층(600)은 격벽(500)을 커버할 수 있다. 반사층(600)은 제1 반사 패턴(610)과 제2 반사 패턴(620)을 포함할 수 있다. 제1 반사 패턴(610)은 제1 화소 전극(ED1)을 구성하고, 제2 반사 패턴(620)은 제2 화소 전극(ED2)을 구성할 수 있다.
반사층(600)은 광을 반사하는 반사 특성을 가지는 반사 물질(또는, 반사율이 높은 물질)을 포함할 수 있다. 여기서, 반사 물질은 은(Ag), 마그네슘(Mg), 크롬(Cr), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 텅스텐(W), 알루미늄(Al), 알루미늄-리튬(Al-Li), 마그네슘-인듐(Mg-In) 및 마그네슘-은(Mg-Ag)으로 이루어진 군에서 선택된 하나 이상을 포함할 수 있다.
전극층(700)(또는, 화소 전극층)은 반사층(600) 상에 배치될 수 있다. 전극층(700)은 반사층(600)을 커버할 수 있다. 전극층(700)은 제1 화소 전극 패턴(710) 및 제2 화소 전극 패턴(720)을 포함할 수 있다. 제1 화소 전극 패턴(710)은 제1 반사 패턴(610)보다 크게 형성되어 제1 반사 패턴(610)을 커버하고, 제4 절연층(1060)과 접할 수 있다. 유사하게, 제2 화소 전극 패턴(720)은 제2 반사 패턴(620)보다 크게 형성되어 제2 반사 패턴(620) 커버하고, 제4 절연층(1060)과 접할 수 있다.
전극층(700)은 상대적으로 우수한 전기 전도성(또는, 도전성)을 가질 수 있다. 전극층(700)은 회로소자층(10a)으로부터 전달되는 전기 신호를 후술할 접촉 전극들(800, 900)에 전달할 수 있다. 전극층(700)은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, 전극층(700)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 화소 전극(ED1)과 제2 화소 전극(ED2)의 일부 영역상에는 제5 절연층(1070)이 배치될 수 있다. 제5 절연층(1070)은 제1 화소 전극(ED1)과 제2 화소 전극(ED2) 사이의 공간 내에 배치될 수 있다. 제5 절연층(1070)은 평면상 제1 화소 전극(ED1)과 제2 화소 전극(ED2)의 가지부 사이의 공간을 따라 형성된 섬형 또는 선형 형상을 가질 수 있다.
제5 절연층(1070) 상에는 미세 발광 소자(NED)가 배치될 수 있다. 제5 절연층(1070)은 미세 발광 소자(NED)와 제4 절연층(1060) 사이에 배치될 수 있다. 제5 절연층(1070)의 하면은 제4 절연층(1060)에 접촉하고, 제5 절연층(1070)의 상면에 미세 발광 소자(NED)가 배치될 수 있다. 제5 절연층(1070)은 양 측면에서 제1 화소 전극(ED1)과 제2 화소 전극(ED2)들과 접촉하여, 제1 및 제2 화소 전극들(ED1, ED2)을 전기적으로 상호 절연시킬 수 있다.
제5 절연층(1070)은 제1 화소 전극(ED1)과 제2 화소 전극(ED2)의 일부 영역, 예컨대, 제1 화소 전극(ED1)과 제2 화소 전극(ED2)이 서로 대향하는 방향으로 형성된 경사면 중 일부와 중첩될 수 있다. 예를 들어, 제5 절연층(1070)의 양 측면 단부는 제1 화소 전극(ED1)과 제2 화소 전극(ED2)이 서로 대향하는 방향으로 돌출된 영역의 상부면을 덮을 수 있다. 제5 절연층(1070)은 제1 화소 전극(ED1) 및 제2 화소 전극(ED2)과 중첩된 영역을 보호함과 동시에, 이들을 전기적으로 상호 절연시킬 수 있다. 또한, 제5 절연층(1070)은 도 11에 도시된 미세 발광 소자(NED)의 제1 반도체층(1211) 및 제2 반도체층(1212)이 다른 기재와 직접 접촉하는 것을 방지하여 미세 발광 소자(NED)의 손상을 방지할 수 있다.
미세 발광 소자(NED)는 제1 화소 전극(ED1)과 제2 화소 전극(ED2) 사이에 적어도 하나 배치될 수 있다. 도 1에서는 각 발광 유닛(LU) 마다 동일한 색의 광을 방출하는 미세 발광 소자(NED)가 배치된 경우를 예시하고 있다. 다만, 이에 제한되지 않고 상술한 바와 같이 서로 다른 색의 광을 방출하는 미세 발광 소자(NED)들이 하나의 발광 유닛(LU) 내에 함께 배치될 수도 있다.
제1 화소 전극(ED1) 및 제2 화소 전극(ED2)은 일정 간격만큼 이격되어 배치되고, 이격된 간격은 미세 발광 소자(NED)의 길이보다 같거나 작을 수 있다. 그에 따라 제1 화소 전극(ED1) 및 제2 화소 전극(ED2)과 미세 발광 소자(NED) 사이의 전기적 접촉이 원활하게 이루어질 수 있다.
미세 발광 소자(NED)는 이격된 제1 화소 전극(ED1)과 제2 화소 전극(ED2)의 사이에 배치될 수 있다. 미세 발광 소자(NED)는 활성물질층의 재료에 따라 다른 색의 광을 방출할 수 있다. 서로 다른 종류의 미세 발광 소자(NED)는 각 발광 유닛(LU)에 정렬되어 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 미세 발광 소자(NED)가 청색, 녹색 또는 적색 파장대의 광을 방출함으로써, 발광 유닛들(LU1, LU2, LU3)은 각각 청색, 녹색 또는 적색의 광을 방출할 수 있다. 다만, 이에 제한되는 것은 아니다. 경우에 따라서는 미세 발광 소자(NED)가 모두 같은 색의 파장대의 광을 방출하여 발광 유닛들(LU1, LU2, LU3)이 동일한 색(예컨대, 청색)의 광을 방출하도록 구현할 수 있다. 또한, 서로 다른 색의 파장대의 광을 방출하는 미세 발광 소자(NED)들을 하나의 발광 유닛(LU)에 배치하여 다른 색(예컨대, 백색)의 광을 방출할 수도 있다.
미세 발광 소자(NED)는 발광 다이오드(Light Emitting diode; LED)일 수 있다. 미세 발광 소자(NED)는 그 크기가 대체로 나노 단위인 나노 구조물일 수 있다. 미세 발광 소자(NED)는 무기물로 이루어진 무기 발광 다이오드일 수 있다. 미세 발광 소자(NED)가 무기 발광 다이오드일 경우, 서로 대향하는 두 전극들 사이에 무기 결정 구조를 갖는 발광 물질을 배치하고 발광 물질에 특정 방향으로 전계를 형성하면, 무기 발광 다이오드가 특정 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
제6 절연층(1080)은 미세 발광 소자(NED) 상에 배치되어, 미세 발광 소자(NED)를 보호하고 제1 화소 전극(ED1)과 제2 화소 전극(ED2) 사이에서 미세 발광 소자(NED)를 고정시킬 수 있다. 도 4에 도시되지 않았으나, 미세 발광 소자(NED)의 외면에도 제6 절연층(1080)이 배치되어 미세 발광 소자(NED)를 고정시킬 수 있다. 제6 절연층(1080)은 미세 발광 소자(NED)의 외면 중 일부 영역에 배치되되, 미세 발광 소자(NED)의 양 측면은 노출되도록 배치될 수 있다. 즉, 제6 절연층(1080)의 길이가 미세 발광 소자(NED)보다 짧아서, 제6 절연층(1080)은 미세 발광 소자(NED)의 상기 양 측면보다 내측으로 함몰될 수 있다. 이에 따라, 제5 절연층(1070), 미세 발광 소자(NED) 및 제6 절연층(1080)은 측면이 계단식으로 적층될 수 있다. 이 경우, 제5 절연층(1070)과 같이, 제6 절연층(1080)이 배치됨으로써 제1 접촉 전극(800)과 제2 접촉 전극(900)은 미세 발광 소자(NED)의 측면에서 원활하게 접촉이 이루어질 수 있다.
다만, 이에 제한되지 않으며, 제6 절연층(1080)의 길이와 미세 발광 소자(NED)의 길이가 일치하여 양 측부들이 정렬될 수 있다. 뿐만 아니라, 제6 절연층(1080)이 제5 절연층(510)과 동시에 패터닝되는 경우, 제6 절연층(1080)은 미세 발광 소자(NED) 및 제5 절연층(1070)과 각 양 측부들이 정렬될 수도 있다.
제6 절연층(1080) 상에는 제1 접촉 전극(800) 및 제2 접촉 전극(900)이 배치될 수 있다. 제1 접촉 전극(800)은 제1 화소 전극(ED1) 상에 배치되되 제6 절연층(1080)의 적어도 일부와 중첩될 수 있다. 제2 접촉 전극(900)은 제2 화소 전극(ED2) 상에 배치되되 제1 접촉 전극(800)과 이격되어 배치되며 제6 절연층(1080)의 적어도 일부와 접촉할 수 있다.
제1 접촉 전극(800)과 제2 접촉 전극(900)은 제1 화소 전극(ED1)과 제2 화소 전극(ED2)의 상부면에 각각 배치될 수 있다. 제1 접촉 전극(800)과 제2 접촉 전극(900)은 제1 화소 전극(ED1)과 제2 화소 전극(ED2)의 상부면에서 각각 제1 화소 전극 패턴(710) 및 제2 화소 전극 패턴(720)과 접촉할 수 있다. 제1 접촉 전극(800)과 제2 접촉 전극(900)은 미세 발광 소자(NED)의 제1 반도체층(1211) 및 제2 반도체층(1212)에 각각 접촉될 수 있다. 이에 따라, 제1 접촉 전극(800) 및 제2 접촉 전극(900)은 제1 화소 전극(ED1)과 제2 화소 전극(ED2)에 인가된 전기 신호를 미세 발광 소자(NED)에 전달할 수 있다.
제1 접촉 전극(800)은 제1 화소 전극(ED1) 상에서 이를 커버하도록 배치되되, 하면이 부분적으로 미세 발광 소자(NED) 및 제6 절연층(1080)과 접촉할 수 있다. 제1 접촉 전극(800)의 제2 화소 전극(ED2)이 배치된 방향의 일 단부는 제6 절연층(1080) 상에 배치될 수 있다. 제2 접촉 전극(900)은 제2 화소 전극(ED2) 상에서 이를 커버하도록 배치되되, 하면이 부분적으로 미세 발광 소자(NED), 제6 절연층(1080) 및 제7 절연층(1090)과 접촉할 수 있다. 제2 접촉 전극(900)의 제1 화소 전극(ED1)이 배치된 방향의 일 단부는 제7 절연층(1090) 상에 배치될 수 있다.
제1 접촉 전극(800)과 제2 접촉 전극(900)은 제6 절연층(1080) 또는 제7 절연층(1090) 상에서 서로 이격되어 배치될 수 있다. 즉, 제1 접촉 전극(800)과 제2 접촉 전극(900)은 미세 발광 소자(NED)와 제6 절연층(1080) 또는 제7 절연층(1090)에 함께 접촉되나, 제6 절연층(1080) 상에서는 서로 이격되어 연결되지 않을 수 있다.
제1 접촉 전극(800)과 제2 접촉 전극(900)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 제1 접촉 전극(800)과 제2 접촉 전극(900)은 제1 화소 전극 패턴(710) 및 제2 화소 전극 패턴(720)과 동일한 물질을 포함할 수 있다. 제1 접촉 전극(800)과 제2 접촉 전극(900)은 제1 화소 전극 패턴(710) 및 제2 화소 전극 패턴(720)에 컨택될 수 있도록, 제1 화소 전극 패턴(710) 및 제2 화소 전극 패턴(720) 상에서 실질적으로 동일한 패턴으로 배치될 수 있다. 제1 화소 전극 패턴(710) 및 제2 화소 전극 패턴(720)에 컨택되는 제1 접촉 전극(800)과 제2 접촉 전극(900)은 제1 화소 전극 패턴(710) 및 제2 화소 전극 패턴(720)으로 인가되는 전기 신호를 전달받아 미세 발광 소자(NED)로 전달할 수 있다.
제7 절연층(1090)은 제1 접촉 전극(800)의 상부에 배치되어, 제1 접촉 전극(800)과 제2 접촉 전극(900)을 전기적으로 상호 절연시킬 수 있다. 제7 절연층(1090)은 제1 접촉 전극(800)을 덮도록 배치되되, 미세 발광 소자(NED)가 제2 접촉 전극(900)과 연결될 수 있도록 미세 발광 소자(NED)의 일부 영역에는 중첩되지 않도록 배치될 수 있다. 제7 절연층(1090)은 제6 절연층(1080)의 상부면에서 제1 접촉 전극(800) 및 제6 절연층(1080)과 부분적으로 접촉할 수 있다. 제7 절연층(1090)은 제6 절연층(1080)의 상부면에서 제1 접촉 전극(800)의 일 단부를 커버하도록 배치될 수 있다. 이에 따라 제7 절연층(1090)은 제1 접촉 전극(800)을 보호함과 동시에, 제2 접촉 전극(900)과 전기적으로 절연시킬 수 있다.
제7 절연층(1090)의 제2 화소 전극(ED2)이 배치된 방향의 일 단부는 제6 절연층(1080)을 커버하도록 배치되고, 제6 절연층(1080)의 일 측면과 정렬될 수 있다.
제8 절연층(1100)은 제7 절연층(1090) 및 제2 접촉 전극(900)의 상부에 형성되어, 외부 환경에 대하여 표시소자층(10b)에(또는, 제4 절연층(1060) 상에) 배치되는 부재들을 보호하는 기능을 할 수 있다. 제1 접촉 전극(800)과 제2 접촉 전극(900)이 노출될 경우, 전극 손상에 의해 접촉 전극 재료의 단선 문제가 발생할 수 있기 때문에, 제8 절연층(1100)으로 이들을 커버할 수 있다. 즉, 제8 절연층(1100)은 제1 화소 전극(ED1), 제2 화소 전극(ED2), 미세 발광 소자(NED) 등을 커버하도록 배치될 수 있다. 또한, 제7 절연층(1090)이 생략되는 경우, 제8 절연층(1100)은 제1 접촉 전극(800)과 제2 접촉 전극(900)의 상부에 형성될 수 있다. 이 경우, 제8 절연층(1100)은 제1 접촉 전극(800)과 제2 접촉 전극(900)을 전기적으로 상호 절연시킬 수도 있다.
일 실시예에서, 제5 절연층(1070), 제7 절연층(1090) 및 제8 절연층(1100) 각각은 무기물 절연성 물질을 포함할 수 있다. 예를 들어, 제5 절연층(1070), 제7 절연층(1090) 및 제8 절연층(1100)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 물질을 포함할 수 있다. 제5 절연층(1070), 제7 절연층(1090) 및 제8 절연층(1100)은 동일한 물질로 이루어질 수도 있지만, 서로 다른 물질로 이루어질 수도 있다. 기타, 제5 절연층(1070), 제7 절연층(1090) 및 제8 절연층(1100)에 절연성을 부여하는 다양한 물질이 적용될 수 있다.
한편, 제5 절연층(510), 제7 절연층(1090) 및 제8 절연층(1100)은 제6 절연층(1080)과 같은 유기 절연 물질을 더 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다. 제6 절연층(1080)에 포함되는 유기 절연 물질은 발광 소자 용액(S)(즉, 미세 발광 소자(NED)를 포함하는 용액으로, 잉크젯 기술을 이용한 미세 발광 소자(NED)의 배치에 사용되는 용액)의 특성에 영향을 주지 않는 범위내의 것이라면 특별히 제한되지 않는다. 일 예로, 상기 유기 절연 물질은 에폭시(Epoxy)계 수지, 카토(cardo)계 수지, 폴리이미드(Polyimide)계 수지, 아크릴계 수지, 실록산(Siloxane)계 수지 및 실세스퀴옥산(Silsesquioxane)계 수지로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 9은 도 3의 A1 영역을 확대한 레이아웃도이다. 도 10은 도 9의 B-B'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 9 및 도 10을 참조하면, 앞서 설명한 바와 같이, 보조 커패시터(Caux)는 제1 전극 패턴(350) 및 제2 전원전압 배선(430)의 중첩 영역에 형성될 수 있다.
제6 반도체 영역(160)의 일단(또는, 드레인 영역)과 제1 전극(ED1)이 중첩하는 영역에 제11 콘택홀(CNT11)과 제22 콘택홀(CNT22)이 위치할 수 있다. 제22 콘택홀(CNT22)은 제11 콘택홀(CNT11)을 기준으로 제2 방향(D2)(또는, 좌측)으로 이격되어 배치될 수 있다. 다만, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 예를 들어, 제11 콘택홀(CNT11) 및 제22 콘택홀(CNT22)은 중첩하여 형성될 수도 있다.
제3 도전 패턴(443)은 제11 콘택홀(CNT11)과 제22 콘택홀(CNT22)을 통해 제6 반도체 영역(160)과 제1 화소 전극(ED1)을 전기적으로 연결하기 위해, 제11 콘택홀(CNT11)과 제22 콘택홀(CNT22)을 커버하도록 배치될 수 있다.
제1 전극 패턴(350)은 제2 절연층(1040) 상에(또는, 제2 도전층(300)에 배치되므로, 제1 내지 제3 절연층(1030, 1040, 1050)을 관통하여 형성된 제11 콘택홀(CNT11)을 우회하는 형태로 배치되되, 제31 콘택홀(CNT31)을 기준으로 제2 방향(D2)으로 연장하여 제2 전원전압 배선(430)과 중첩하도록 배치될 수 있다. 제1 전극 패턴(350)의 제2 방향(D2)으로의 폭(W1)은 제2 전원전압 배선(430)의 선폭(W1)보다 크고, 제1 전극 패턴(350)은 평면도 상 제2 방향(D2)으로 제2 전원전압 배선(430)을 커버할 수 있다. 예를 들어, 제1 전극 패턴(350)은 제2 전원전압 배선(430)으로부터 제2 방향(D2)으로 제1 길이(M1)만큼 돌출될 수 있다. 이 경우, 표시 장치(1)의 제조 과정에서 제2 전원전압 배선(430)과 제1 전극 패턴(350)의 얼라인에 오차가 발생하더라도, 제1 전극 패턴(350)과 제2 전원전압 배선(430) 간의 중첩 면적은 변화하지 않으므로, 보조 커패시터(Caux)의 커패시턴스는 균일할 수 있다.
제31 콘택홀(CNT31)은 제2 전원전압 배선(430)과 인접하여 배치되되, 제11 콘택홀(CNT11)로부터 제1 방향(D1)(또는, 상측)으로 이격되어 위치할 수 있다. 제1 전극 패턴(350)은 제31 콘택홀(CNT31)과 중첩하는 영역으로부터 제2 방향(D2)으로 연장하며, 제2 전원전압 배선(430)과 중첩하는 영역에서 제1 방향(D1)으로의 폭(또는, 길이)이 확장될 수 있다. 예를 들어, 제2 전원전압 배선(430)과 중첩하는 영역에서 제1 전극 패턴(350)의 제1 방향(D1)으로의 폭(H2)은, 제2 전원전압 배선(430)과 비중첩하는 영역에서 제1 전극 패턴(350)의 제1 방향(D1)으로의 폭(H1)보다 클 수 있다.
제1 전극 패턴(350)과 제2 전원전압 배선(430)간의 중첩 영역의 크기는, 10um * 10um 내지 20um * 20um 일 수 있다. 제2 전원전압 배선(430)은 동일한 층에 배치되고 동일한 방향(즉, 제1 방향(D1))으로 연장하는 데이터 배선(420) 및 제1 전원전압 배선(430)과 전기적으로 분리되어야 하고(즉, 이격되어야 하고), 또한, 제2 전원전압 배선(430)은 인접한 제3 도전 패턴(443)과 전기적으로 분리되어야 한다. 이에 따라 제2 전원전압 배선(430)의 선폭(즉, 제2 방향(D2)으로의 폭)은 제한적이며. 예를 들어, 제2 전원전압 배선(430)의 선폭은 20um 이하이며, 전압 강하 등을 고려하여 10um 이상일 수 있다. 제2 전원전압 배선(430)과 유사하게, 제1 전극 패턴(350)은 동일한 층에 배치되는 초기화 전압 배선(310) 및 커패시터(Cst)의 제1 전극(320)과 전기적으로 분리되어야 하고, 또한, 발광 제어선(230)과 중첩하지 않아야 한다(예를 들어, 발광 제어선(230)과의 사이에서 기생 커패시터가 추가로 형성되는 것을 방지하기 위하여, 제1 전극 패턴(350)은 발광 제어선(230)과 중첩하지 않아야 할 수 있다). 이에 따라, 제1 전극 패턴(350)의 제1 방향(D1)으로의 폭은 제한적이고, 예를 들어, 제1 전극 패턴(350)의 제1 방향(D1)으로의 폭(또는, 제2 전원전압 배선(430)과 중첩하는 영역에서, 제1 전극 패턴(350)의 제1 방향(D1)으로의 폭)은 20um 이하 일 수 있다. 한편, 제1 전극 패턴(350)의 제1 방향(D1)으로의 폭이 10um 이상인 경우, 보조 커패시터(Caux)의 커패시턴스는 0.1pF보다 클 수 있다. 따라서, 제1 전극 패턴(350)이 제2 전원전압 배선(430)과 중첩하는 중첩 영역의 크기는, 10um*10um 내지 20um*20um 일 수 있다.
제1 전극 패턴(350)과 제2 전원전압 배선(420)의 중첩 영역의 크기(또는, 면적)는 20um * 20um 이하로 제한적이므로, 보조 커패시터(Caux)의 커패시턴스를 증가시키기 위해서는, 보조 커패시터(Caux)의 전극들(즉, 제1 전극 패턴(350) 및 제2 전원전압 배선(420))간의 간격이 상대적으로 좁아져야 한다. 제2 전원전압 배선(420)이 포함된 제3 도전층(400)과 인접한 제2 도전층(300)에 제1 전극 패턴(350)이 형성되는 경우, 보조 커패시터(Caux)는 상대적으로 큰 커패시턴스를 가질 수 있다.
한편, 도 9에서, 제6 반도체 영역(160)은 제11 콘택홀(CNT11)을 통해 제3 도전 패턴(443)에 연결되고, 제3 도전 패턴(443)이 제31 콘택홀(CNT31)을 통해 제1 전극 패턴(350)에 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 전극 패턴(350)이 제11 콘택홀(CNT11)과 중첩하도록 연장되는 경우, 제6 반도체 영역(160)은 제11 콘택홀(CNT11)을 통해 제3 도전 패턴(443) 대신에 제1 전극 패턴(350)과 연결될 수도 있다.
도 3 내지 도 10을 참조하여 설명한 바와 같이, 표시 장치(1)는 제1 전극 패턴(350)(즉, 제2 도전층(300)에 포함된 제1 전극 패턴(350)), 제2 전원전압 배선(430)(즉, 제3 도전층(400)에 포함된 제2 전원전압 배선(430)), 및 제3 절연층(1050)로 구성된 보조 커패시터(Caux)를 포함할 수 있다. 보조 커패시터(Caux)의 배치 위치와 연결 관계에 따라, 보조 커패시터(Caux)는 별도의 추가 공정없이 용이하게 형성될 수 있다.
도 11은 도 3의 표시 장치에 포함된 미세 발광 소자의 일 예를 나타내는 도면이다.
도 3을 참조하면, 미세 발광 소자(NED)는 반도체층들(1211, 1212) 및 반도체층들(1211, 1212) 사이에 배치되는 활성물질층(1213)을 포함할 수 있다. 또한, 미세 발광 소자(NED)는 절연성 물질층(358)을 더 포함할 수 있다. 제1 화소 전극(ED1) 및 제2 화소 전극(ED2)으로부터 인가되는 전기 신호는 반도체층들(1211, 1212)을 통해 활성물질층(1213)으로 전달되어 광을 방출할 수 있다.
제1 반도체층(1211)은 n형 반도체층일 수 있다. 일 예로, 미세 발광 소자(NED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(1211)은 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(1211)은 제1 도전성 도펀트가 도핑될 수 있으며, 예를 들어, 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 제1 반도체층(1211)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(1212)은 p형 반도체층일 수 있다. 일 예로, 미세 발광 소자(NED)가 청색 파장대의 광을 방출하는 경우, 제2 반도체층(1212)은 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(1212)은 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 제2 반도체층(1212)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
활성물질층(1213)은 제1 반도체층(1211) 및 제2 반도체층(1212) 사이에 배치되며, 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 활성물질층(1213)은 밴드갭(Band gap) 에너지가 큰 종류 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조를 가질 수도 있다.
활성물질층(1213)은 제1 반도체층(1211) 및 제2 반도체층(1212)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성물질층(1213)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있으며, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 이에 따라, 활성물질층(1213)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성물질층(1213)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
활성물질층(1213)에서 방출되는 광은 미세 발광 소자(NED)의 길이방향 외부면 뿐만 아니다, 양 측면으로 방출될 수 있다. 즉, 활성물질층(1213)에서 방출되는 광은 일 방향으로 방향성이 제한되지 않는다.
절연성 물질층(1214)은 미세 발광 소자(NED)의 외부에 형성되어 미세 발광 소자(NED)를 보호할 수 있다. 일 예로, 절연성 물질층(1214)은 미세 발광 소자(NED)의 측면부를 둘러싸도록 형성되어, 미세 발광 소자(NED)의 길이방향의 양 단부, 예를 들어 제1 반도체층(1211) 및 제2 반도체층(1212)이 배치된 양 단부에는 형성되지 않을 수 있다. 다만, 이에 제한되지는 않는다. 절연성 물질층(1214)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성물질층(1213)이 제1 화소 전극(ED1) 또는 제2 화소 전극(ED2)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연성 물질층(1214)은 활성물질층(1213)을 포함하여 미세 발광 소자(NED)의 외부면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
절연성 물질층(1214)의 두께는 0.5㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
미세 발광 소자(NED)는 원통형일 수 있다. 다만, 미세 발광 소자(NED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다양한 형태를 가질 수 있다. 미세 발광 소자(NED)는 길이가 1㎛ 내지 10㎛ 또는 2㎛ 내지 5㎛의 범위를 가질 수 있으며, 바람직하게는 4㎛ 내외의 길이를 가질 수 있다. 또한, 미세 발광 소자(NED)의 직경은 400nm 내지 700nm의 범위를 가질 수 있으며, 바람직하게는 500nm 내외의 두께를 가질 수 있다.
실시예들에서, 미세 발광 소자(NED)는 제1 반도체층(1211) 및 제2 반도체층(1212)이 배치되는 양 측면 중 적어도 어느 하나에 전극층을 더 포함할 수도 있다. 이 경우, 절연성 물질층(1214)은 길이방향으로 연장되어 전극층을 커버하도록 형성될 수 있다. 다만, 이에 제한되지 않고 절연성 물질층(1214)은 제1 반도체층(1211), 활성물질층(1213) 및 제2 반도체층(1212)만 커버하거나, 전극층 외면의 일부만 커버하여 전극층의 일부 외면이 노출될 수도 있다.
전극층은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au) 및 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다.
도 12는 도 1의 표시 장치의 다른 예를 나타내는 레이아웃도이다. 도 13은 도 12의 C-C'선을 따라 자른 단면도이다.
도 3, 도 9, 도 10, 도 12 및 도 13을 참조하면, 표시 장치(1_1)는 제1 전극 패턴(350) 대신 제2 전극 패턴(250)을 포함한다는 점에서, 도 3을 참조하여 설명한 표시 장치(1)와 상이하다.
표시 장치(1_1)는 제2 전극 패턴(250)을 제외하고 도 3의 표시 장치(1)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다. 도 12(및 도 12 이후의 도면들)에서 표시소자층(10b)의 제1 및 제2 화소 전극들(ED1, ED2)이 도시되지 않았으나, 이는 표시 장치(1_1)의 회로소자층(10a)을 중심으로 설명하기 위한 것으로, 표시 장치(1_1)는 표시 장치(1)에 포함된 표시소자층(10b)을 포함할 수 있다.
도 12 및 도 13에 도시된 바와 같이, 제1 도전층(200)은 제2 전극 패턴(250)을 더 포함할 수 있다. 제2 전극 패턴(250)은, 단면도 상 배치 위치를 제외하고, 앞서 설명한 제1 전극 패턴(350)과 실질적으로 동일하므로 중복되는 설명은 반복하지 않기로 한다.
제2 전극 패턴(250)은 발광 제어선(230)과 제1 주사선(210_1)(또는, 초기화 전압 배선(310_1)) 사이에서, 발광 유닛(LU)의 우측에 인접하여 배치될 수 있다.
도 13에 도시된 바와 같이, 제2 전극 패턴(250)은 제2 전원전압 배선(430)과 중첩하고, 이 경우, 제2 전극 패턴(250)은 보조 커패시터(Caux_1)의 제1 전극이 되고, 제2 전원전압 배선(430)은 보조 커패시터(Caux_1)의 제2 전극이 되며, 제2 절연층(1040) 및 제3 절연층(1050)은 보조 커패시터(Caux_1)의 유전체가 될 수 있다.
제2 전극 패턴(250)과 제3 도전 패턴(443)이 중첩하는 영역에는 제2 및 제3 절연층들(1040, 1050)을 관통하여 제2 전극 패턴(250)을 노출시키는 제31 콘택홀(CNT31_1)이 형성되고, 제2 전극 패턴(250)은 제31 콘택홀(CNT31_1)을 통해 제3 도전 패턴(443)에 접하거나 연결될 수 있다.
제2 전극 패턴(250)은 제2 전원전압 배선(430)으로부터 상대적으로 이격되므로(즉, 제1 전극 패턴(350)에 비해 제2 전원전압 배선(430)으로부터 이격되므로), 보조 커패시터(Caux_1)의 커패시턴스는 상대적으로 감소할 수 있다. 예를 들어, 제2 및 제3 절연층(1040, 1050)의 총 두께는 6000Å 내지 9000Å, 또는 7500Å 내지 8000Å인 경우, 보조 커패시터(Caux_1)는 제3 절연층(1050)만을 포함하는 커패시터에 비해 상대적으로 작은 커패시턴스를 가질 수도 있다.
도 14는 도 1의 표시 장치의 또 다른 예를 나타내는 레이아웃도이다. 도 15는 도 14의 A1 영역을 확대한 레이아웃도이다. 도 16은 도 15의 D-D'선을 따라 자른 단면도이다.
도 3, 도 9, 도 10, 도 12 내지 도 16을 참조하면, 표시 장치(1_2)는 제1 전극 패턴(360)을 더 포함한다는 점에서, 도 12를 참조하여 설명한 표시 장치(1_1)와 상이하다.
표시 장치(1_2)는 제1 전극 패턴(360)을 제외하고 도 12의 표시 장치(1_1)(또는, 도 3의 표시 장치(1))와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
제2 도전층(300)은 제1 전극 패턴(360)을 더 포함할 수 있다.
도 15에 도시된 바와 같이, 제1 전극 패턴(360)은 발광 제어선(230) 및 초기화 전압 배선(310_1) 사이에 배치되되, 제2 전원전압 배선(430)과 중첩하여 배치될 수 있다. 제1 전극 패턴(360)과 제2 전원전압 배선(430)이 중첩하는 영역에는 제3 절연층(1050)을 관통하여 제1 전극 패턴(360)을 노출시키는 제32 콘택홀(CNT32)이 형성되고, 제1 전극 패턴(360)은 제32 콘택홀(CNT32)을 통해 제2 전원전압 배선(430)에 접하거나 연결될 수 있다.
제1 전극 패턴(360)은 제2 전원전압 배선(430)의 선폭과 동일하거나 큰 폭(즉, 제2 방향(D2)으로의 폭)을 가질 수 있으나, 이에 한정되는 것은 아니다. 제1 전극 패턴(360)의 크기는, 앞서 설명한 바와 같이, 보조 커패시터(Caux_2)의 커패시턴스에 의해 결정되며, 설계적인 제약 조건들을 고려하여, 예를 들어, 10um*10um 내지 20um*20um 일 수 있다.
도 16에 도시된 바와 같이, 제1 전극 패턴(360)은 제2 전극 패턴(250)과 중첩하고, 이 경우, 제2 전극 패턴(250)은 보조 커패시터(Caux_2)의 제1 전극이 되고, 제1 전극 패턴(360)은 보조 커패시터(Caux_2)의 제2 전극이 되며, 제2 절연층(1040)은 보조 커패시터(Caux_1)의 유전체가 될 수 있다.
제1 전극 패턴(360)과 제2 전극 패턴(250)은 상대적으로 인접하게 되므로, 보조 커패시터(Caux_2)는 상대적으로 큰 커패시턴스를 가질 수 있다. 예를 들어, 제2 절연층(1040)의 두께는 1000Å 내지 2000Å이고, 보조 커패시터(Caux_2)의 커패시턴스는 도 3을 참조하여 설명한 보조 커패시터(Caux)의 커패시턴스의 약 3배 내지 5배 일 수 있다.
제1 전극 패턴(360) 및 제2 전극 패턴(250)은 데이터 배선(410)과 중첩할 수 있다. 제1 전극 패턴(360) 및 제2 전극 패턴(250) 각각은, 데이터 배선(410) 및 제2 전원전압 배선(430)이 배치되는 제3 도전층(400)과는 다른 도전층들(200, 300)에 배치됨에 따라 제2 방향(D2)으로 더 연장될 수 있다. 이 경우, 보조 커패시터(Caux_2)의 면적이 증가될 수 있고, 보조 커패시터(Caux_2)는 보다 큰 커패시턴스를 가질 수도 있다.
도 17은 도 1의 표시 장치의 또 다른 예를 나타내는 레이아웃도이다. 도 18은 도 17의 A1 영역을 확대한 레이아웃도이다. 도 19는 도 18의 E-E'선을 따라 자른 단면도이다.
도 3, 도 9, 도 10, 및 도 17 내지 도 19를 참조하면, 표시 장치(1_3)는 제2 전극 패턴(260)을 더 포함한다는 점에서, 도 3을 참조하여 설명한 표시 장치(1)와 상이하다.
표시 장치(1_3)는 제2 전극 패턴(260)을 제외하고 도 3의 표시 장치(1)와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 도전층(200)은 제2 전극 패턴(260)을 더 포함할 수 있다.
도 18에 도시된 바와 같이, 제2 전극 패턴(260)은 발광 제어선(230) 및 초기화 전압 배선(310_1) 사이에 배치되되, 제2 전원전압 배선(430)과 중첩하여 배치될 수 있다. 제2 전극 패턴(260)은 제1 방향(D1)으로 제1 전극 패턴(350)보다 길 수 있다.
제2 전극 패턴(260)과 제2 전원전압 배선(430)이 중첩하는 영역에는 제2 및 제3 절연층들(1040, 1050)을 관통하여 제2 전극 패턴(260)을 노출시키는 제33 콘택홀(CNT33)이 형성되고, 제2 전극 패턴(260)은 제33 콘택홀(CNT33)을 통해 제2 전원전압 배선(430)에 접하거나 연결될 수 있다.
도 19에 도시된 바와 같이, 제1 전극 패턴(350)은 제2 전극 패턴(260)과 중첩하고, 이 경우, 제2 전극 패턴(360)은 제1 보조 커패시터(Caux_3a)의 제1 전극이 되고, 제1 전극 패턴(350)은 제1 보조 커패시터(Caux_3a)의 제2 전극이 되며, 제2 절연층(1040)은 제1 보조 커패시터(Caux_3a)의 유전체가 될 수 있다.
또한, 제1 전극 패턴(350)과 제2 전원전압 배선(430)의 중첩 영역에는 제2 보조 커패시터(Caux_3b)(즉, 도 3을 참조하여 설명한 보조 커패시터(Caux))가 형성될 수 있다. 제2 보조 커패시터(Caux_3b)는 제1 보조 커패시터(Caux_3a)와 병렬 연결될 수 있다.
따라서, 제2 전극 패턴(260), 제1 전극 패턴(350) 및 제2 전원전압 배선(430)에 의해 형성되는 보조 커패시터(Caux_3)의 총 커패시턴스는 제1 보조 커패시터(Caux_3a)의 커패시턴스 및 제2 보조 커패시터(Caux_3b)의 커패시턴스의 합과 같을 수 있다. 따라서, 표시 장치(1_1)는 발광 유닛(LU)별로 도 3을 참조하여 설명한 보조 커패시터(Caux)의 커패시턴스의 약 4배 내지 6배의 커패시턴스를 가지는 보조 커패시터를 가질 수 있다.
도 20은 도 1의 표시 장치의 또 다른 일 예를 나타내는 레이아웃도이다. 도 21는 도 20의 A1 영역을 확대한 레이아웃도이다. 도 22는 도 21의 F-F'선을 따라 자른 단면도이다.
도 17 내지 도 22를 참조하면, 표시 장치(1_4)는 제2 전극 패턴(260_1) 및 제33 콘택홀(CNT33_1)을 제외하고, 도 17의 표시 장치(1_3)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 전극 패턴(260_1)은 평면도 상 크기를 제외하고, 도 18 및 도 19를 참조하여 설명한 제2 전극 패턴(260)과 실질적으로 동일할 수 있다.
도 21 및 도 22에 도시된 바와 같이, 제2 전극 패턴(260_1)은 발광 제어선(230) 및 초기화 전압 배선(310_1) 사이에 배치되되, 제2 전원전압 배선(430)과 중첩하여 배치될 수 있다. 제2 전극 패턴(260_1)은 제1 방향(D1)으로 제1 전극 패턴(350)과 같은 길이를 가질 수 있다.
제2 전극 패턴(260_1)이 초기화 전압 배선(310_1)에 인접할수록 초기화 전압 배선(310_1)과의 단락(short)되거나, 발광 유닛(LU)의 크기가 커질 수 있다.
따라서, 제33 콘택홀(CNT33_1)은 제1 전극 패턴(350) 및 제2 전극 패턴(260_1)이 중첩하는 영역 내에 형성될 수 있다. 제1 전극 패턴(350)이 제33 콘택홀(CNT33_1)과 중첩하는 영역에는 개구가 형성되고, 제33 콘택홀(CNT33_1)은 개구 내에 위치하며, 제2 및 제3 절연층들(1040, 1050)을 관통하여 제2 전극 패턴(260_1)을 노출시키고, 제2 전극 패턴(260_1)은 제33 콘택홀(CNT33_1)을 통해 제2 전원전압 배선(430)과 접하거나 연결될 수 있다. 제1 전극 패턴(350)의 개구에서, 제1 전극 패턴(350)과 제2 전원전압 배선(430)은 제3 절연층(1050)을 통해 상호 절연될 수 있다.
보조 커패시터(Caux_4)의 커패시턴스는, 도 17 내지 도 19를 참조하여 설명한 보조 커패시터(Caux_4)과 유사하게, 제3 보조 커패시터(Caux_4a) 및 제4 보조 커패시터(Caux_4b)를 포함하고, 제3 보조 커패시터(Caux_4a) 및 제4 보조 커패시터(Caux_4b)는 도 19에 도시된 제1 보조 커패시터(Caux_3a) 및 제2 보조 커패시터(Caux3b)와 각각 실질적으로 동일하거나 유사할 수 있다.
도 20 내지 도 22를 참조하여 설명한 바와 같이, 제2 전극 패턴(260_1) 및 초기화 전압 배선(310_1)과의 단락(short)이나, 발광 유닛(LU)의 크기 증가 없이, 보다 큰 커패시턴스를 가지는 보조 커패시터(Caux_4)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시부
10a: 회로소자층
10b: 표시소자층
20: 주사 구동부
30: 데이터 구동부
40: 발광 제어 구동부
50: 제어부
100: 반도체층
200: 제1 도전층
300: 제2 도전층
350: 제1 전극 패턴
400: 제3 도전층
500: 격벽
600: 반사층
700: 전극층
800: 제1 접촉 전극
900: 제2 접촉 전극
1010: 기판
1020: 버퍼층
1030, 1040, 1050, 1060, 1070, 1080, 1090, 1100: 제1 내지 제8 절연층

Claims (22)

  1. 기판;
    상기 기판 상에 배치되는 반도체층;
    상기 기판 및 상기 반도체층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되고 제1 전극 패턴을 포함하는 제1 도전층;
    상기 제1 절연층 및 상기 제1 전극 패턴 상에 배치되는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 제1 도전 패턴 및 제2 도전 패턴을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되는 제3 절연층; 및
    상기 제3 절연층 상에 배치되고, 상기 제3 절연층을 관통하는 제1 비아홀을 통해 상기 제1 도전 패턴과 전기적으로 연결되는 제1 화소 전극, 상기 제3 절연층을 관통하는 제2 비아홀을 통해 상기 제2 도전 패턴과 전기적으로 연결되는 제2 화소 전극, 및 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되는 미세 발광 소자를 포함하는 표시소자층을 포함하고,
    상기 제1 도전 패턴은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 콘택홀을 통해 상기 반도체층과 접촉하고, 상기 제2 절연층을 관통하는 제2 콘택홀을 통해 상기 제1 전극 패턴과 접촉하며,
    상기 제2 도전 패턴은 상기 제1 전극 패턴과 부분적으로 중첩하여 상기 제1 전극 패턴과 제1 커패시터를 구성하는 표시 장치.
  2. 제1 항에 있어서, 상기 제1 화소 전극 및 상기 제2 화소 전극은 동일한 층에 상호 대향하여 이격되어 배치되며,
    상기 미세 발광 소자는 무기 발광 다이오드인 표시 장치.
  3. 제1 항에 있어서, 상기 제1 전극 패턴은 상기 제1 커패시터의 제1 전극을 구성하고,
    상기 제1 전극 패턴과 중첩하는 상기 제2 도전 패턴의 중첩부는 상기 제1 커패시터의 제2 전극을 구성하는 표시 장치.
  4. 제3 항에 있어서, 상기 제2 도전 패턴에는 공통전압이 인가되는 표시 장치.
  5. 제4 항에 있어서, 상기 미세 발광 소자의 기생 커패시턴스 및 상기 제1 커패시터의 커패시턴스의 합은 일정한 표시 장치.
  6. 제1 항에 있어서, 상기 제1 커패시터의 커패시턴스는 0.1pF 내지 0.3pF인 표시 장치.
  7. 제1 항에 있어서,
    상기 반도체층 및 상기 제1 절연층 사이에 배치되는 게이트 절연층; 및
    상기 게이트 절연층 및 상기 제1 절연층 사이에 배치되되 상기 반도체층과 중첩하는 게이트 전극을 포함하는 제3 도전층을 더 포함하는 표시 장치.
  8. 제7 항에 있어서, 상기 제2 절연층의 두께는 5000Å 내지 7000Å인 표시 장치.
  9. 제1 항에 있어서, 상기 제1 도전층은, 상기 반도체층과 중첩하는 게이트 전극을 더 포함하고,
    상기 게이트 전극 패턴과 중첩하는 상기 반도체층의 중첩 영역은 트랜지스터의 채널을 구성하는 표시 장치.
  10. 제9 항에 있어서, 상기 제2 절연층의 두께는 6000Å 내지 9000Å인 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 도전층 및 상기 제2 절연층 사이에 배치되는 층간 절연층; 및
    상기 층간 절연층 및 상기 제2 절연층 사이에 배치되는 제3 도전층을 더 포함하고,
    상기 제3 도전층은, 상기 제1 전극 패턴과 상기 제2 도전 패턴 사이에 배치되되 상기 제1 전극 패턴과 중첩하는 제2 전극 패턴을 포함하며,
    상기 제2 도전 패턴은 상기 제2 절연층을 관통하여 상기 제2 전극 패턴을 노출시키는 제3 콘택홀을 통해 상기 제2 전극 패턴과 접하는 표시 장치.
  12. 제11 항에 있어서, 상기 층간 절연층의 두께는 1500Å 내지 3000Å인 표시 장치.
  13. 제1 항에 있어서,
    상기 반도체층 및 상기 제1 절연층 사이에 배치되는 게이트 절연층; 및
    상기 게이트 절연층 및 상기 제1 절연층 사이에 배치되되 상기 제1 전극 패턴과 중첩하는 제2 전극 패턴을 포함하는 제3 도전층을 더 포함하고,
    상기 제2 도전 패턴은 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제2 전극 패턴을 노출시키는 제3 관통홀을 통해 상기 제2 전극 패턴과 접하는 표시 장치.
  14. 제13 항에 있어서, 상기 제1 전극 패턴과 상기 제2 도전 패턴은 제1 커패시터를 구성하고,
    상기 제1 전극 패턴과 상기 제2 전극 패턴은 제2 커패시터를 구성하며,
    상기 제1 커패시터는 상기 제2 커패시터에 병렬 연결된 표시 장치.
  15. 제13 항에 있어서, 상기 제3 콘택홀은 상기 제1 전극 패턴을 관통하여 형성되며,
    상기 제3 콘택홀의 가장자리에서 상기 제1 전극 패턴 및 상기 제2 도전 패턴은 상기 제2 절연층에 의해 절연되는 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 화소 전극과 상기 제2 화소 전극 상에 배치되고, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 위치하며, 상부에 상기 미세 발광 소자가 배치되는 제4 절연층;
    상기 미세 발광 소자를 덮되, 상기 미세 발광 소자 각각의 양 단부를 노출하는 제5 절연층;
    상기 제1 화소 전극과 전기적으로 연결되고, 상기 유기 절연층 상에 배치되며 상기 제1 패시베이션층에 의해 노출된 상기 미세 발광 소자의 제1 단부와 접촉하는 제1 접촉 전극; 및
    상기 제2 전극과 전기적으로 연결되고, 상기 유기 절연층 상에 배치되며 상기 제1 패시베이션층에 의해 노출된 상기 미세 발광 소자의 제2 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  17. 기판;
    상기 기판 상에 배치되고, 제1 트랜지스터, 제1 방향으로 연장하는 전원배선, 및 상기 제1 트랜지스터 및 상기 전원배선에 각각 직접적으로 연결되고 상기 전원배선과 중첩하여 배치된 커패시터를 포함하는 회로소자층; 및
    상기 회로소자층 상에 배치되고, 상기 제1 트랜지스터와 전기적으로 연결된 제1 화소 전극, 상기 제1 화소 전극과 이격되어 배치되되 상기 전원배선과 전기적으로 연결된 제2 화소 전극, 및 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되는 미세 발광 소자를 포함하는 표시소자층을 포함하는 표시 장치.
  18. 제17 항에 있어서, 상기 회로소자층은 제1 전극 패턴을 더 포함하되,
    상기 제1 전극 패턴은 상기 제1 트랜지스터와 중첩하고 상기 트랜지스터와 전기적으로 연결되며,
    상기 제1 전극 패턴은 상기 제1 방향에 수직하는 제2 방향으로 연장하여 상기 전원배선과 중첩하되 상기 전원배선과 절연이며,
    상기 커패시터는 상기 전원배선과 상기 제1 전극 패턴의 중첩 영역에 형성되는 표시 장치.
  19. 제18 항에 있어서, 상기 전원배선과 중첩하는 상기 제1 전극 패턴의 일부분은 상기 커패시터의 제1 전극을 구성하며,
    상기 제1 전극 패턴과 중첩하는 상기 전원배선의 일부분은 상기 커패시터의 제2 전극을 구성하는 표시 장치.
  20. 제18 항에 있어서, 상기 회로소자층은,
    상기 제2 방향으로 연장하며 상기 제1 트랜지스터의 게이트 전극과 연결되는 제1 주사선,
    상기 제1 주사선과 이격되어 상기 제2 방향으로 연장하는 제2 주사선,
    상기 제1 주사선 및 상기 제2 주사선 사이에서 상기 제2 방향으로 연장하는 초기화 전압 배선,
    상기 제1 화소 전극과 전기적으로 연결되는 제1 전극, 상기 초기화 전압 배선과 전기적으로 연결되는 제2 전극, 및
    상기 제2 주사선과 연결되는 게이트 전극을 포함하는 제2 트랜지스터를 더 포함하고,
    상기 커패시터는 평면도 상 상기 제1 주사선 및 상기 초기화 전압 배선 사이에 위치하는 표시 장치.
  21. 제20 항에 있어서, 상기 커패시터의 상기 제1 전극과 상기 제2 전극 사이에는 복수의 절연층들이 개재되는 표시 장치.
  22. 제1 전원전압 배선;
    제2 전원전압 배선;
    데이터 배선;
    제1 주사선;
    상기 데이터 배선에 전기적으로 연결되는 제1 전극, 제1 노드에 전기적으로 연결되는 제2 전극 및 상기 제1 주사선에 전기적으로 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드 및 상기 제1 전원전압 배선 사이에 연결되는 제1 커패시터;
    상기 제1 전원전압 배선에 전기적으로 연결되는 제1 전극, 제2 노드에 전기적으로 연결되는 제2 전극 및 상기 제1 노드에 전기적으로 연결되는 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제2 노드 및 상기 제2 전원전압 배선에 사이에 전기적으로 연결되는 발광 소자; 및
    상기 제2 노드 및 상기 제2 전원전압 배선에 사이에 전기적으로 연결되는 제2 커패시터를 포함하는 표시 장치.
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