KR102417005B1 - 표시장치 - Google Patents

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KR102417005B1
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Abstract

표시장치가 제공된다. 표시장치는 발광 다이오드, 발광 다이오드에 구동 전류를 전달하는 제1 트랜지스터, 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터, 제1 트랜지스터의 게이트 전극에 문턱 전압이 보상된 데이터 신호를 전달하는 제3 트랜지스터, 제2 트랜지스터의 게이트 전극에 연결된 제1 주사 라인, 제3 트랜지스터의 게이트 전극에 연결되고, 제1 주사 라인과 절연된 제2 주사 라인, 및 제1 트랜지스터의 게이트 전극에 연결되고, 제1 주사 라인 및 제2 주사 라인과 절연된 도전 패턴을 포함하되, 도전 패턴은 제1 주사 라인 및 제2 주사 라인과 중첩하고, 도전 패턴은 일 방향으로 연장된 줄기부 및 줄기부로부터 분지되고 제1 주사 라인과 중첩된 가지부를 포함한다.

Description

표시장치{Display device}
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 포함하는 화소를 갖는 유기발광 표시장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기발광 표시장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
유기발광 표시장치의 트랜지스터는 통상 PMOS 트랜지스터가 많이 사용되지만, NMOS 트랜지스터를 사용하거나 병용하는 연구도 이루어지고 있다.
PMOS 트랜지스터와 NMOS 트랜지스터는 서로 특성이 상이하다. 기생 커패시턴스에 따른 킥백 전압이 플러스 방향인지 마이너스 방향인지도 차이가 있다. 따라서, 일부 또는 전부의 PMOS 트랜지스터를 NMOS 트랜지스터로 변경하게 되면 킥백 전압 특성이 달라질 수 있다.
본 발명이 해결하고자 하는 과제는 킥백에 의해 트랜지스터 게이트 전극이 과도하게 작아지는 것을 방지하는 표시장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는 발광 다이오드, 상기 발광 다이오드에 구동 전류를 전달하는 제1 트랜지스터, 상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터, 상기 제1 트랜지스터의 게이트 전극에 문턱 전압이 보상된 상기 데이터 신호를 전달하는 제3 트랜지스터, 상기 제2 트랜지스터의 게이트 전극에 연결된 제1 주사 라인, 상기 제3 트랜지스터의 게이트 전극에 연결되고, 상기 제1 주사 라인과 절연된 제2 주사 라인, 및 상기 제1 트랜지스터의 게이트 전극에 연결되고, 상기 제1 주사 라인 및 상기 제2 주사 라인과 절연된 도전 패턴을 포함하되, 상기 도전 패턴은 상기 제1 주사 라인 및 상기 제2 주사 라인과 중첩하고, 상기 도전 패턴은 일 방향으로 연장된 줄기부 및 상기 줄기부로부터 분지되고 상기 제1 주사 라인과 중첩된 가지부를 포함한다.
상기 제2 트랜지스터는 PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나이고, 상기 제3 트랜지스터는 PMOS 트랜지스터 및 NMOS 트랜지스터 중 다른 하나일 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터는 NMOS 트랜지스터일 수 있다.
표시 장치는 상기 제2 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 형성된 제1 기생 커패시터, 및 상기 제2 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 형성된 제2 기생 커패시터를 더 포함할 수 있다.
상기 제1 기생 커패시터의 커패시턴스는 상기 제2 기생 커패시터의 커패시턴스보다 크거나 같을 수 있다.
상기 도전 패턴과 상기 제1 주사 라인의 중첩 면적은 상기 도전 패턴과 상기 제2 주사 라인의 중첩 면적보다 클 수 있다.
상기 PMOS 트랜지스터는 다결정 실리콘을 포함하고, 상기 NMOS 트랜지스터는 산화물 반도체를 포함할 수 있다.
상기 제1 트랜지스터의 게이트 전극은 상기 제3 트랜지스터의 제2 전극과 연결되고, 상기 제1 트랜지스터의 제1 전극은 상기 제2 트랜지스터의 제2 전극과 연결되고, 상기 제1 트랜지스터의 제2 전극은 상기 제3 트랜지스터의 제1 전극과 연결될 수 있다.
상기 가지부는 상기 줄기부의 일측 방향으로 연장된 제1 가지부를 포함할 수 있다.
상기 가지부는 상기 줄기부의 타측 방향으로 연장된 제2 가지부를 더 포함할 수 있다.
상기 제1 주사 라인은 상기 가지부와 중첩하는 영역을 전후하여 선폭이 증가할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시장치는 발광 다이오드, 상기 발광 다이오드에 구동 전류를 전달하는 제1 트랜지스터, 상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터, 상기 제2 트랜지스터의 게이트 전극에 연결된 제1 주사 라인, 상기 제1 트랜지스터의 게이트 전극에 연결되고, 상기 제1 주사 라인과 절연된 도전 패턴을 포함하되, 상기 도전 패턴은 상기 제1 주사 라인과 교차하고, 상기 도전 패턴의 선폭은 상기 제1 주사 라인과의 교차 전후에 비해 상기 교차 지점에서 더 크다.
상기 제1 트랜지스터의 게이트 전극에 문턱 전압이 보상된 상기 데이터 신호를 전달하는 제3 트랜지스터, 및 상기 제3 트랜지스터의 게이트 전극에 연결되고, 상기 제1 주사 라인과 절연된 제2 주사 라인을 더 포함할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터는 NMOS 트랜지스터일 수 있다.
표시 장치는 상기 제2 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 형성된 제1 기생 커패시터, 및 상기 제2 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 형성된 제2 기생 커패시터를 더 포함할 수 있다.
상기 제1 기생 커패시터의 커패시턴스는 상기 제2 기생 커패시터의 커패시턴스보다 크거나 같을 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시장치는 기판, 상기 기판 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 제1 방향으로 연장된 제1 신호 라인을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치되고 상기 제1 방향으로 연장된 제2 신호 라인을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제3 절연층, 상기 제3 절연층 상에 배치된 제2 반도체층, 및 상기 제2 반도체층 상에 배치되고, 상기 제1 신호 라인 및 상기 제2 신호 라인과 중첩하는 도전 패턴을 포함하는 제3 도전층을 포함하되, 상기 도전 패턴과 상기 제1 주사 라인의 중첩 면적은 상기 도전 패턴과 상기 제2 주사 라인의 중첩 면적보다 크상기 도전 패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장된 줄기부 및 상기 줄기부로부터 분지되어 돌출되고 상기 제1 신호 라인과 중첩된 가지부를 포함한다.
상기 제1 신호 라인은 제1 신호를 전달하고, 상기 제2 신호 라인은 상기 제1 신호와 동일 시점에 반대의 하이/로우 레벨을 갖는 제2 신호를 전달할 수 있다.
상기 제1 도전층은 상기 제1 신호 라인과 분리된 전극을 더 포함하되, 상기 전극은 상기 제3 절연층 및 상기 제2 절연층을 관통하는 콘택홀에 의해 상기 도전 패턴과 전기적으로 연결될 수 있다.
상기 제1 반도체층은 다결정 실리콘을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시장치에 의하면, 레이아웃의 대폭적인 수정이나 그에 따른 해상도의 저하없이 킥백에 의해 제1 트랜지스터 게이트 전극의 전압 레벨이 과도하게 작아지는 것을 효과적으로 방지할 수 있다. 나아가, 그에 따라 PMOS 트랜지스터만으로 이루어진 유기발광 표시장치에 쓰이는 범용의 외부 전압원을 사용할 수 있게 되는 경우 제조 비용을 절감할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 유기발광 표시장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 유기발광 표시장치의 일 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 유기발광 표시장치의 일 화소의 레이아웃도이다. 도 4는 도 3의 제1 반도체층과 제2 반도체층의 레이아웃도이다. 도 5는 도 3의 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 6은 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다. 도 7은 도 6의 C-C'선과 D-D'선을 자른 단면도이다. 도 8은 제1 주사 라인, 제2 주사 라인 및 제1 데이터 패턴에 인가되는 전압 파형도이다.
도 9는 다른 실시예에 따른 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다.
도 10은 또 다른 실시예에 따른 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다.
도 11은 또 다른 실시예에 따른 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다.
도 12는 또 다른 실시예에 따른 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시장치로서 유기발광 표시장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 유기발광 표시장치의 개략적인 블록도이다.
도 1을 참조하면, 유기발광 표시장치(60)는 복수의 화소(1)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함한다.
표시부((10)는 복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n), 복수의 데이터 라인(DL1~DLm), 및 복수의 발광 제어 라인(EL1~ELn)의 교차부에 위치되어, 행렬 형태로 배열된 복수의 화소(1)를 포함한다.
복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n) 및 복수의 발광 제어 라인(EL1~ELn)은 행 방향으로 연장되고, 복수의 데이터 라인(DL1~DLm)은 열 방향으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다. 초기화 전압(VINT) 공급 라인은 행별로 분지되어 행 방향으로 연장되고, 제1 전원 전압(ELVDD)의 공급 라인은 열별로 분지되어 열 방향으로 연장될 수 있다. 그러나, 이에 제한되는 것은 아니고, 초기화 전압(VINT) 공급 라인과 제1 전원 전압(ELVDD)의 공급 라인의 연장 방향은 다양하게 변형 가능하다.
예시적인 화소인 1행 1열의 화소에는 3개의 주사 라인(SL11, SL21, SL31), 1개의 데이터 라인(DL1), 1개의 발광 제어 라인(EL1), 1개의 초기화 전압(VINT) 공급 라인 및 1개의 제1 전원 전압(ELVDD)의 공급 라인이 지날 수 있다. 다른 화소도 마찬가지의 배선이 지날 수 있다.
주사 구동부(20)는 복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n)을 통해 각 화소에 세 개의 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 제1 주사 라인(SL11~SL1n), 제2 주사 라인(SL21~SL2n) 또는 제3 주사 라인(SL31~SL3n)으로 주사 신호를 순차적으로 공급한다.
데이터 구동부(30)는 복수의 데이터 라인(DL1 내지 DLm)을 통해 각 화소(1)에 데이터 신호를 전달한다. 데이터 신호는 제1 주사 라인(SL11~SL1n)으로 제1 주사 신호가 공급될 때마다 제1 주사 신호에 의해 선택된 화소(1)로 공급된다.
발광 제어 구동부(40)는 복수의 발광 제어 라인(EL1 내지 ELn)을 통해 각 화소에 발광 제어 신호를 생성하여 전달한다. 발광 제어 신호는 화소(1)의 발광 시간을 제어한다. 발광 제어 구동부(40)는 주사 구동부(20)가 주사 신호 뿐만 아니라 발광 제어 신호를 생성하는 경우, 또는 화소(1)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소(1) 각각은 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 공급받는다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
복수의 화소(1) 각각은 복수의 데이터 라인(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 초기화 전압(VINT) 등은 외부 전압원으로부터 공급될 수 있다.
도 2는 일 실시예에 따른 유기발광 표시장치의 일 화소의 등가 회로도이다.
도 2를 참조하면, 유기발광 표시장치의 일 화소의 회로는 유기발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 유지 커패시터(Cst)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 주사 신호(Gw-p), 제2 주사 신호(Gw-n), 제3 주사 신호(GI), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
유기발광 다이오드(OLED)는 애노드 전극 및 캐소드 전극을 포함한다. 유지 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5) 및 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6)는 PMOS 트랜지스터이다. 반면, 보상 트랜지스터인 제3 트랜지스터(T3), 제1 초기화 트랜지스터인 제4 트랜지스터(T4) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 NMOS 트랜지스터이다. PMOS 트랜지스터와 NMOS 트랜지스터는 그 특성이 상이한데, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제7 트랜지스터(T7)를 턴오프 특성이 상대적으로 우수한 NMOS 트랜지스터로 형성함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류(Id)가 누설되는 것을 감소시킬 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기발광 다이오드(OLED)에 구동 전류(Id)를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 주사 신호(Gw-p) 단자와 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DATA) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제2 트랜지스터(T2)는 제1 주사 신호(Gw-p)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제2 주사 신호(Gw-n) 단자에 연결된다. 제3 트랜지스터(T3)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제1 전극, 제4 트랜지스터(T4)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제3 트랜지스터(T3)는 제2 주사 신호(Gn-p)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제3 주사 신호(GI) 단자와 연결된다. 제4 트랜지스터(T4)의 제2 전극은 초기화 전압(VINT) 단자와 연결된다. 제4 트랜지스터(T4)의 제1 전극은 유지 커패시터(Cst)의 제1 전극, 제3 트랜지스터(T3)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제3 주사 신호(GI)에 따라 턴온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
*제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결된다. 제6 트랜지스터(T6)의 제2 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기발광 다이오드(OLED)에 구동 전류(Id)가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제7 트랜지스터(T7)의 제1 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압(VINT) 단자와 연결된다. 제7 트랜지스터(T7)는 발광 제어 신호(EM)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
제7 트랜지스터(T7)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)와 동일한 발광 제어 신호(EM)를 인가받지만, 제7 트랜지스터(T7)는 NMOS 트랜지스터인 반면, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 PMOS 트랜지스터이므로 서로 다른 타이밍에 턴온될 수 있다. 즉, 발광 제어 신호(EM)가 하이 레벨인 경우 제7 트랜지스터(T7)는 턴온되고 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 턴오프된다. 발광 제어 신호(EM)가 하이 레벨인 경우 제7 트랜지스터(T7)는 턴오프되고 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 턴온된다. 따라서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴온되는 발광 시점에서는 제7 트랜지스터(T7)에 의한 초기화 동작이 이루어지지 않고, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴오프되는 비발광 시점에 제7 트랜지스터(T7)에 의한 초기화가 이루어질 수 있다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 젠호(EM)를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 제3 주사 신호(GI)를 인가받도록 화소 회로를 구성할 수도 있다.
유지 커패시터(Cst)의 제2 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 유지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결된다. 유기발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS) 단자와 연결된다. 유기발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
일 실시예에 따른 화소 회로는 제1 트랜지스터(T1)의 게이트 전극에 킥백 전압의 영향을 주는 기생 커패시터(Cp-gate, Cn-gate)를 더 포함할 수 있다. 기생 커패시터는 제1 트랜지스터(T1) 게이트 전극과 제2 트랜지스터(T2) 게이트 전극 사이에 배치되는 제1 기생 커패시터(Cp_gate) 및 제1 트랜지스터(T1) 게이트 전극과 제3 트랜지스터(T3) 게이트 전극 사이에 배치되는 제2 기생 커패시터(Cp_gate)를 포함할 수 있다. 기생 커패시터(Cp-gate, Cn-gate)에 대한 상세한 설명은 후술하기로 한다.
이하, 상술한 화소의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 3은 일 실시예에 따른 유기발광 표시장치의 일 화소의 레이아웃도이다. 도 4는 도 3의 제1 반도체층과 제2 반도체층의 레이아웃도이다. 도 5는 도 3의 A-A'선 및 B-B'선을 따라 자른 단면도이다. 이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 3 내지 도 5를 참조하면, 상술한 바와 같이 화소는 복수의 트랜지스터(T1~T7), 유지 커패시터(도 2의 'Cst', 이하 동일), 및 유기발광 다이오드(도 2의 'OLED', 이하 동일)를 포함한다.
트랜지스터(T1~T7)는 전극을 이루는 도전층, 채널을 형성하는 반도체층 및 절연층을 포함한다. PMOS 트랜지스터인 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 형식의 트랜지스터가 적용되고, NMOS 트랜지스터인 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 게이트 전극이 반도체층보다 하부에 배치되는 바텀 게이트 형식의 트랜지스터가 적용될 수 있다.
유지 커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함한다. 유기발광 다이오드(OLED)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 유기발광층을 포함한다. 각 엘리멘트들의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 유기발광층 등은 기판(750) 상에 배치된다.
화소의 각 층들은 기판(750), 버퍼층(760), 하부 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 제2 도전층(300), 제3 절연층(730), 상부 반도체층(400), 제3 도전층(500), 제4 절연층(740), 제4 도전층(600)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(560)은 그 위에 배치되는 각 층들을 지지한다. 유기발광 표시장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기발광 표시장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(560)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(560)은 금속 재질의 물질을 포함할 수도 있다.
기판(560)은 리지드(rigid) 기판(560)이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판(560)일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(760)은 기판(560)의 전체 면 상에 배치될 수 있다. 버퍼층(760)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(760)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(760)은 기판(560)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
하부 반도체층(100)은 제1 트랜지스터(T1), 제2 트랜지스터(T32), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 채널을 이루는 액티브층이다.
하부 반도체층(100)은 각 화소별로 서로 분리될 수 있다. 하부 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 하부 반도체층(100)은 대체로 열 방향으로 연장된 제1 세로부(110)와 제2 세로부(120), 및 대체로 행 방향으로 연장된 가로부(130)를 포함할 수 있다. 제1 세로부(110), 제2 세로부(120), 및 가로부(130)는 물리적으로 연결되어 있을 수 있다.
제1 세로부(110)는 화소의 좌측에 인접하여 배치되고, 제2 세로부(120)는 화소의 우측에 인접하여 배치될 수 있다. 제1 세로부(110)와 제2 세로부(120)는 서로 이격되어 배치될 수 있다. 제1 세로부(110)는 제2 세로부(120)보다 열방향의 길이가 더 길 수 있다. 가로부(130)는 제1 세로부(110)와 제2 세로부(120)의 중간 부위를 연결할 수 있다. 본 명세서에서 제1 세로부(110)와 제2 세로부(120)의 "상측 부위(111, 121)"는 평면상 가로부(130)와의 연결부보다 위쪽에 위치하는 부위를, "하측 부위(112, 122)"는 평면상 가로부(130)와의 연결부보다 아래쪽에 위치하는 부위를 각각 지칭할 수 있다. 하부 반도체층(100)의 평면 형상은 대략 'H'자 형상과 유사할 수 있다.
제5 트랜지스터(T5)의 채널은 제1 세로부 상측 부위(111)에 배치되고, 제2 트랜지스터(T2)의 채널은 제1 세로부 하측 부위(112)에 배치될 수 있다. 제6 트랜지스터(T6)의 채널은 제2 세로부 상측 부위(121)에 배치될 수 있다. 제1 트랜지스터(T1)의 채널은 가로부(130)에 배치될 수 있다.
가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있지만, 도면에 도시된 바와 같이 좌측의 제1 절곡부(131) 및 우측의 제2 절곡부(132)를 포함할 수 있다. 복수 회의 절곡을 통해 가로부(130)의 총 길이가 증가할 수 있다.
하부 반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 하부 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
하부 반도체층(100)에서 각 트랜지스터(T1, T2, T5, T6)의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
제1 절연층(710)은 하부 반도체층(100) 상에 배치되고, 대체로 기판(560)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(710)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(710)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(710)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(710)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 도전층(200)은 제1 절연층(710) 상에 배치된다. 제1 도전층(200)은 제1 주사 신호(도 2의 'Gw-p', 이하 동일)를 전달하는 제1 주사 라인(210), 제1 트랜지스터(T1)의 게이트 전극(240), 발광 제어 신호(도 2의 'EM', 이하 동일)을 전달하는 제1 발광 제어 라인(220), 및 초기화 전압(도 2의 'VINT', 이하 동일)을 공급하는 초기화 전압 라인(230)을 포함할 수 있다.
제1 주사 라인(210)은 제2 트랜지스터(T2)의 게이트 전극을 포함하고, 제1 발광 제어 라인(220)은 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극을 포함할 수 있다.
제1 주사 라인(210), 제1 발광 제어 라인(220), 및 초기화 전압 라인(230)은 각각 행 방향을 따라 연장될 수 있다. 제1 주사 라인(210), 제1 발광 제어 라인(220), 및 초기화 전압 라인(230)은 각각 행 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
*제1 주사 라인(210)은 화소의 아래쪽에 위치할 수 있다. 제1 주사 라인(210)은 하부 반도체층(100)의 제1 세로부 하측 부위(112)와 중첩하며, 해당 중첩 부위에서 제2 트랜지스터(T2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 아래쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제1 전극 영역이 되고, 그보다 위쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제2 전극 영역이 될 수 있다. 제1 주사 라인(210)은 제2 세로부 하측 부위(122)와는 중첩하지 않을 수 있다.
제1 발광 제어 라인(220)은 평면상 제1 주사 라인(210)보다 위쪽에 위치하며, 하부 반도체층(100)의 제1 세로부 상측 부위(111) 및 제2 세로부 상측 부위(121)와 중첩할 수 있다.
제1 발광 제어 라인(220)은 하부 반도체층(100) 제1 세로부 상측 부위(111)와 중첩하는 부위에서 제5 트랜지스터(T5)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 위쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제1 전극 영역이 되고, 그보다 아래쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제2 전극 영역이 될 수 있다.
또한, 제1 발광 제어 라인(220)은 제2 세로부 상측 부위(121)와 중첩하는 부위에서 제6 트랜지스터(T6)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 위쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제1 전극 영역이 되고, 그보다 아래쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제2 전극 영역이 될 수 있다.
제2 트랜지스터(T2)의 게이트 전극, 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 해당 부위에서 주변 라인보다 폭이 확장되어 있을 수 있지만, 이에 제한되는 것은 아니다.
초기화 전압 라인(230)은 평면상 화소의 위쪽에 위치할 수 있다. 초기화 전압 라인(230)은 하부 반도체층(100)과 비중첩할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 화소의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(240)은 평면상 제1 주사 라인(210)과 제1 발광 제어 라인(220)의 사이에 위치할 수 있다. 화소별 제1 트랜지스터(T1)의 게이트 전극(240)은 분리될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 하부 반도체층(100)의 가로부(130)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 왼쪽에 위치하는 하부 반도체층(100)의 가로부(130)는 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 그보다 오른쪽에 위치하는 하부 반도체층(100)의 가로부(130)는 제1 트랜지스터(T1)의 제2 전극 영역이 될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(200)은 단일막 또는 다층막일 수 있다.
제2 절연층(720)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 한다. 제1 도전층(200) 상에 배치되고, 대체로 기판(560)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(720)은 층간 절연막일 수 있다.
제2 절연층(720)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(720)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(300)은 제2 절연층(720) 상에 배치된다. 제2 도전층(300)은 제2 주사 신호(도 2의 'Gw-n', 이하 동일)를 전달하는 제2 주사 라인(320), 제3 주사 신호(도 2의 'Gw-p', 이하 동일)를 전달하는 제3 주사 라인(330), 유지 커패시터 전극 라인(310) 및 발광 제어 신호(EM)을 전달하는 제2 발광 제어 라인(340)을 포함할 수 있다.
제2 주사 라인(320), 제3 주사 라인(330), 유지 커패시터 전극 라인(310) 및 제2 발광 제어 라인(340)은 각각 행 방향을 따라 연장될 수 있다. 제2 주사 라인(320), 제3 주사 라인(330), 유지 커패시터 전극 라인(310) 및 제2 발광 제어 라인(340)은 각각 행 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 제2 주사 라인(320), 제3 주사 라인(330) 및 제2 발광 제어 라인(340)은 하부 반도체층(100)과 중첩하지 않을 수 있다.
제2 주사 라인(320)은 평면상 제1 주사 라인(210)보다 화소의 아래쪽에 위치할 수 있다. 제2 주사 라인(320)은 제1 주사 라인(210)과 절연된다. 제3 주사 라인(330)은 제2 주사 라인(320)보다 화소의 아래쪽에 위치할 수 있다. 제2 발광 제어 라인(340)은 평면상 초기화 전압 라인(230)과 제1 발광 제어 라인(220) 사이에 위치할 수 있다. 도면으로 도시하지는 않았지만, 제2 발광 제어 라인(340)은 제1 발광 제어 라인(220)과 표시부 외측에서 콘택홀을 통해 전기적으로 연결되거나, 발광 제어 구동부(도 1의 '40')으로부터 직접 제1 발광 제어 라인(220)과 동일한 발광 제어 신호(EM)를 제공받을 수 있다. 다른 실시예에서, 제1 발광 제어 라인(220)과 제2 발광 제어 라인(340) 중 어느 하나는 생략될 수도 있다.
제2 주사 라인(320)은 제3 트랜지스터(T3)의 게이트 전극을, 제3 주사 라인(330)은 제4 트랜지스터(T4)의 게이트 전극을, 제2 발광 제어 라인(340)은 제7 트랜지스터(T6)의 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)의 게이트 전극, 제4 트랜지스터(T4)의 게이트 전극 및 제7 트랜지스터(T6)의 게이트 전극은 주변 라인보다 폭이 확장되어 있을 수 있지만, 이에 제한되는 것은 아니다.
유지 커패시터 전극 라인(310)은 화소의 중앙부를 가로지르며, 평면상 제2 주사 라인(320)과 제2 발광 제어 라인(340) 사이에 위치할 수 있다. 유지 커패시터 전극 라인(310)은 제2 절연층(720)을 사이에 두고 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하도록 배치되어 유지 커패시터(Cst)를 이룬다. 제1 트랜지스터(T1)의 게이트 전극(240)은 유지 커패시터(Cst)의 제1 전극이 되고, 그에 중첩된 유지 커패시터 전극 라인(310)의 확장된 영역은 유지 커패시터(Cst)의 제2 전극이 되고, 이들 사이에 개재된 제2 절연층(720)은 유지 커패시터의 유전체가 될 수 있다.
제1 트랜지스터(T1) 게이트 전극(240)과 중첩되는 영역에서 유지 커패시터 전극 라인(310)은 폭이 확장될 수 있다. 유지 커패시터 전극 라인(310)은 확장된 영역에서 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하는 개구를 포함할 수 있다.
제2 도전층(300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제3 절연층(730)은 제2 도전층(300)을 덮는다. 제3 절연층(730)은 대체로 기판(560)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(730)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제3 절연층(730)은 제1 절연층(710)과 동일한 물질을 포함하거나, 제1 절연층(710)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제3 절연층(730)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
상부 반도체층(400)은 제3 절연층(730) 상에 배치된다. 상부 반도체층(400)은 한 화소 내에서 서로 분리된 복수의 반도체 패턴을 포함할 수 있다. 예를 들어, 상부 반도체층(400)은 제3 트랜지스터(T3)의 게이트 전극과 중첩하도록 배치되어 제3 트랜지스터(T3)의 채널을 이루는 제1 상부 반도체 패턴(410), 제4 트랜지스터(T4)의 게이트 전극과 중첩하도록 배치되어 제4 트랜지스터(T4)의 채널을 이루는 제2 상부 반도체 패턴(420), 및 제7 트랜지스터(T6)의 게이트 전극과 중첩하도록 배치되어 제7 트랜지스터(T6)의 채널을 이루는 제3 상부 반도체 패턴(430)을 포함할 수 있다. 제1 상부 반도체 패턴(410), 제2 상부 반도체 패턴(420), 및 제3 상부 반도체 패턴(430)은 각각 직사각형 형상을 가질 수 있지만, 이에 제한되지 않는다. 또한, 제1 상부 반도체 패턴(410), 제2 상부 반도체 패턴(420), 및 제3 상부 반도체 패턴(430)은 각각 중첩된 게이트 전극들보다 폭이 작을 수 있지만 이에 제한되는 것은 아니다.
상부 반도체층(400)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체층(400)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 상부 반도체층(400)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
제3 도전층(500)은 데이터 신호(도 2의 'DATA', 이하 동일)를 전달하는 데이터 라인(560) 및 복수의 데이터 패턴들(510, 520, 530, 540, 550)을 포함할 수 있다.
데이터 라인(560)은 열 방향을 따라 연장될 수 있다. 데이터 라인(560)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 데이터 라인(560)은 화소의 좌측에 인접하여 배치될 수 있다. 데이터 라인(560)은 하부 반도체층(100)의 제1 세로부(110)와 중첩할 수 있다.
데이터 라인(560)은 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 하부 반도체층(100)의 제1 세로부 하측 부위(112)를 노출하는 제1 콘택홀(CNT1)을 통해 하부 반도체층(100)의 제1 세로부 하측 부위(112)와 콘택할 수 있다. 제1 콘택홀(CNT1)은 평면상 제1 주사 라인(210)의 하측에 위치할 수 있지만 이에 제한되지 않는다.
복수의 데이터 패턴은 제1 데이터 패턴(510), 제2 데이터 패턴(520), 제3 데이터 패턴(530), 제4 데이터 패턴(540) 및 제5 데이터 패턴(550)을 포함할 수 있다. 각 데이터 패턴(510, 520, 530, 540, 550)은 대체로 열 방향으로 연장된 형상을 갖되, 각 데이터 패턴(510, 520, 530, 540, 550)의 열 방향의 길이는 화소의 열 방향 길이보다 작다. 각 데이터 패턴(510, 520, 530, 540, 550)은 상호 물리적으로 이격되어 있다. 각 데이터 패턴(510, 520, 530, 540, 550)은 서로 떨어진 부위를 전기적으로 연결하며, 일부의 데이터 패턴은 NMOS 트랜지스터의 제1 전극이나 제2 전극을 구성할 수 있다. 데이터 패턴이 상부 반도체층(400)과 중첩하는 경우, 그 데이터 패턴은 상부 반도체층(400)의 상면에 직접 접하거나 오믹 콘택층을 개재하여 접할 수 있다.
제1 데이터 패턴(510)은 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩할 수 있다. 제1 데이터 패턴(510)은 상기 중첩 영역에서 제3 절연층(730)과 제2 절연층(720)을 관통하여 제1 트랜지스터(T1) 게이트 전극(240)을 노출하는 제2 콘택홀(CNT2)을 통해 제1 트랜지스터(T1) 게이트 전극(240)과 전기적으로 연결될 수 있다. 제2 콘택홀(CNT2)은 유지 커패시터 전극 라인(310)의 개구 내에 위치할 수 있다. 제2 콘택홀(CNT2) 내부의 제1 데이터 패턴(510)과 그에 인접한 유지 커패시터 전극 라인(310)은 제3 절연층(730)을 통해 상호 절연될 수 있다.
제1 데이터 패턴(510)은 또한 제1 트랜지스터(T1) 게이트 전극(240)과의 중첩 영역으로부터 하측으로 연장되어 제1 주사 라인(210)과 절연되어 교차하고, 제2 주사 라인(320)과 절연된 상태에서 중첩할 수 있다. 제1 데이터 패턴(510)은 하측으로 더 연장되어 제2 주사 라인(320)과 교차할 수 있다. 제1 데이터 패턴(510)은 제1 상부 반도체 패턴(410)의 좌측 및 제2 상부 반도체 패턴(420)의 우측에 중첩할 수 있다. 제1 상부 반도체 패턴(410)의 좌측에 위치하는 제1 데이터 패턴(510)은 제3 트랜지스터(T3)의 제2 전극이 되고, 제2 상부 반도체 패턴(420)의 우측에 위치하는 제1 데이터 패턴(510)은 제4 트랜지스터(T4)의 제1 전극이 된다.
제1 데이터 패턴(510)은 제1 주사 라인(210)과 교차하는 부위에서 분지되고 제1 주사 라인(210)의 연장 방향을 따라 돌출되어 제1 주사 라인(210)과 중첩하는 제1 가지부(도 6의 '511' 참조)를 더 포함할 수 있다. 제1 데이터 패턴(510)의 제1 가지부는 제1 기생 커패시터(Cp-gate)의 기생 커패시턴스를 증가시키는 역할을 한다. 이에 대한 상세한 설명은 후술하기로 한다.
제2 데이터 패턴(520)은 하부 반도체층(100)의 제2 세로부 하측 부위(122)와 중첩할 수 있다. 제2 데이터 패턴(520)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720), 및 제1 절연층(710)을 관통하여 하부 반도체층(100) 제2 세로부 하측 부위(122)를 노출하는 제3 콘택홀(CNT3)을 통해 하부 반도체층(100)의 제2 세로부 하측 부위(122)와 콘택할 수 있다.
제2 데이터 패턴(520)은 또한 하부 반도체층(100)의 제2 세로부(120)와의 중첩 영역으로부터 하측으로 연장되어 제1 상부 반도체 패턴(410)의 우측에 중첩할 수 있다. 제1 상부 반도체 패턴(410)의 우측에 위치하는 제2 데이터 패턴(520)은 제3 트랜지스터(T3)의 제1 전극이 된다.
제3 데이터 패턴(530)은 제3 상부 반도체 패턴(430)의 좌측에 중첩할 수 있다. 제1 상부 반도체 패턴(410)의 좌측에 위치하는 제3 데이터 패턴(530)은 제7 트랜지스터(T6)의 제2 전극이 된다.
제3 데이터 패턴(530)은 또한 제3 상부 반도체 패턴(430)과의 중첩 영역으로부터 평면상 상측으로 연장되어 초기화 전압 라인(230)과 교차할 수 있다. 제3 데이터 패턴(530)은 상기 교차 영역에서 제3 절연층(730)과 제2 절연층(720)을 관통하는 제4 콘택홀(CNT4)을 통해 초기화 전압 라인(230)과 전기적으로 연결될 수 있다.
제3 데이터 패턴(530)은 초기화 전압 라인(230)과의 교차 영역으로부터 상측으로 더욱 연장되어 인접한 이전 행의 화소의 제2 상부 반도체 패턴(420)의 좌측에 중첩할 수 있다. 제1 상부 반도체 패턴(410)의 좌측에 위치하는 제2 데이터 패턴(520)은 제3 트랜지스터(T3)의 제2 전극이 된다.
제4 데이터 패턴(540)은 제3 상부 반도체 패턴(430)의 우측에 중첩할 수 있다. 제3 상부 반도체 패턴(430)의 우측에 위치하는 제3 데이터 패턴(530)은 제7 트랜지스터(T6)의 제1 전극이 된다.
제4 데이터 패턴(540)은 또한 제3 상부 반도체 패턴(430)과의 중첩 영역으로부터 하측으로 연장되어 하부 반도체층(100)의 제2 세로부 상측 부위(121)와 중첩할 수 있다. 제4 데이터 패턴(540)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하는 제5 콘택홀(CNT5)을 통해 하부 반도체층(100)의 제2 세로부 상측 부위(121)와 콘택할 수 있다.
제4 데이터 패턴(540)은 또한 하부 반도체층(100)과의 중첩 영역으로부터 하측으로 더 연장되어 제1 발광 제어 라인(220)과 중첩할 수 있다. 제4 데이터 패턴(540)의 하단은 상층 도전층과 원활하게 콘택하기 위해 폭이 확장될 수 있다.
제5 데이터 패턴(550)은 하부 반도체층(100)의 제1 세로부 상측 부위(111)와 중첩할 수 있다. 제5 데이터 패턴(550)은 상기 중첩 영역에서 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하는 제6 콘택홀(CNT6)을 통해 하부 반도체층(100)의 제1 세로부 상측 부위(111)와 콘택할 수 있다.
제5 데이터 패턴(550)은 또한 하부 반도체층(100)과의 중첩 영역으로부터 하측으로 연장되어 유지 커패시터 전극 라인(310)과 중첩할 수 있다. 제5 데이터 패턴(550)은 상기 중첩 영역에서 제3 절연층(730)을 관통하는 제7 콘택홀(CNT7)을 통해 유기 커패시터 전극 라인(310)과 전기적으로 연결될 수 있다.
제3 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(500)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(500)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제4 절연층(740)은 제3 도전층(500)과 제4 도전층(600)을 절연시키는 역할을 한다. 제4 절연층(740)은 제3 도전층(500) 상에 배치되고, 대체로 기판(560)의 전체 면에 걸쳐 배치될 수 있다. 제4 절연층(740)은 층간 절연막일 수 있다. 제4 절연층(740)은 상술한 제2 절연층(720)과 동일한 물질을 포함하거나, 제2 절연층(720)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제4 절연층(740)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다
제4 도전층(600)은 제4 절연층(740) 상에 배치된다. 제4 도전층(600)은 제1 전원 전압(도 2의 'ELVDD', 이하 동일)을 공급하는 제1 전원 전압 라인(610) 및 유기발광 다이오드(OLED)의 애노드 전극과 제4 데이터 패턴(540)의 전기적 연결을 매개하는 비아 전극(620)을 포함할 수 있다.
제1 전원 전압 라인(610)은 열 방향을 따라 연장될 수 있다. 제1 전원 전압 라인(610)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 제1 전원 전압 라인(610)은 대체로 화소의 좌측에 인접하되 데이터 라인(560)의 우측에 배치될 수 있지만 이에 제한되지 않는다. 제1 전원 전압 전극은 제4 절연층(740)을 관통하는 제8 콘택홀(CNT8)을 통해 제5 데이터 패턴(550)과 전기적으로 연결될 수 있다. 제1 전원 전압 라인(610)은 제5 데이터 패턴(550)을 통해 하부 반도체층(100)의 제1 세로부 상측 부위(111) 및 유지 커패시터 라인과 전기적으로 연결될 수 있다.
제1 전원 전압 라인(610)은 행 방향으로 돌출되어 상부 반도체층(400)을 덮는 커버부를 포함할 수 있다. 상부 반도체층(400)이 제1 전원 전압 라인(610)의 커버부에 의해 덮임에 따라 두께 방향의 위쪽에서 오는 빛, 예컨대 유기 발광층으로부터 발광된 빛이나 외광 등에 노출되는 것이 방지될 수 있다. 따라서, 상부 반도체층(400)의 노광에 의한 오동작을 방지할 수 있다. 한편, 상부 반도체층(400)의 하부는 제2 도전층(300)에 의해 커버되므로, 두께 방향의 아래쪽으로부터 진입할 수 있는 빛에 대하여 노출되지 않고 보호될 수 있다.
비아 전극(620)은 제4 데이터 패턴(540)의 확장부와 중첩할 수 있다. 비아 전극(620)은 제4 절연층(740)을 관통하는 제9 콘택홀(CNT9)을 통해 제4 데이터 패턴(540)과 전기적으로 연결될 수 있다. 비아 전극(620)은 제4 데이터 패턴(540)을 통해 하부 반도체층(100)의 제2 세로부 상측 부위(121)와 전기적으로 연결될 수 있다.
제4 도전층(600)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(600)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(600)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
도면으로 도시하지는 않았지만, 제4 도전층(600) 상에는 순차적으로 제5 절연층, 제5 도전층, 유기 발광층 및 제6 도전층이 배치될 수 있다. 유기발광 다이오드의 애노드 전극은 제5 도전층으로 이루어지고, 캐소드 전극은 제6 도전층으로 이루어질 수 있다. 애노드 전극은 제5 절연층을 관통하는 콘택홀을 통해 비아 전극(620)과 전기적으로 연결될 수 있다.
도 6은 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다. 도 7은 도 6의 C-C'선과 D-D'선을 자른 단면도이다. 도 8은 제1 주사 라인, 제2 주사 라인 및 제1 데이터 패턴에 인가되는 전압 파형도이다.
도 3, 도 6 내지 도 8을 참조하면, 제1 데이터 패턴(510)은 제1 트랜지스터(T1) 게이트 전극(240), 제3 트랜지스터(T3) 제2 전극 및 제4 트랜지스터(T4) 제1 전극을 전기적으로 연결하면서, 제1 주사 라인(210) 및 제2 주사 라인(320)과 교차한다.
제1 데이터 패턴(510)과 제1 주사 라인(210)은 교차 영역에서 중첩하면서 제1 기생 커패시터(Cp-gate)를 이룬다. 제1 기생 커패시터(Cp-gate)의 제1 전극은 제1 주사 라인(210)이 되고, 제2 전극은 제1 데이터 패턴(510)이 되며, 유전체는 그들 사이에 배치된 제2 절연층(720)과 제3 절연층(730)이 된다.
제1 데이터 패턴(510)과 제2 주사 라인(320)은 교차 영역에서 중첩하면서 제2 기생 커패시터(Cn-gate)를 이룬다. 제2 기생 커패시터(Cn-gate)의 제1 전극은 제2 주사 라인(320)이 되고, 제2 전극은 제1 데이터 패턴(510)이 되며, 유전체는 그들 사이에 배치된 제3 절연층(730)이 된다.
제1 주사 라인(210)과 제2 주사 라인(320)에는 제1 주사 신호(Gw_p) 및 제2 주사 신호(Gw_n)가 인가된다. 제1 주사 신호(Gw-p)와 제2 주사 신호(Gw-n)는 동일 시점에 서로 반대의 하이/로우 레벨을 갖는 신호일 수 있다.
제1 주사 라인(210)의 제1 주사 신호(Gw_p)는 PMOS 트랜지스터인 제2 트랜지스터(T2)를 제어하므로, 로우 레벨의 전압 인가시 턴온되고, 하이 레벨의 전압 인가시 턴오프된다.
반면, 제2 주사 라인(320)의 제2 주사 신호(Gw_n)는 NMOS 트랜지스터인 제3 트랜지스터(T3)를 제어하므로, 하이 레벨의 전압 인가시 턴온되고, 로우 레벨의 전압 인가시 턴오프된다.
제2 트랜지스터(T2)가 턴온되었다가 턴오프되는 시점에서 제1 트랜지스터(T1)의 게이트 전극(240)은 포지티브 킥백 전압의 영향을 받을 수 있다. 구체적으로, 제1 기생 커패시터(Cp-gate)의 제1 전극에 인가되는 제1 주사 신호가 로우 레벨에서 하이 레벨로 바뀔 때, 제1 기생 커패시터(Cp-gate)의 제2 전극은 그에 커플링되어 제1 킥백 전압(KBp)만큼 전압이 올라간다. 따라서, 제1 기생 커패시터(Cp-gate)의 제2 전극과 연결된 제1 트랜지스터(T1)의 게이트 전극(240)의 전압 레벨도 제1 킥백 전압(KBp)만큼 올라갈 수 있다.
한편, 제3 트랜지스터(T3)가 턴온되었다가 턴오프되는 시점에서 제1 트랜지스터(T1)의 게이트 전극(240)은 네가티브 킥백 전압의 영향을 받을 수 있다. 구체적으로, 제2 기생 커패시터(Cn-gate)의 제1 전극에 인가되는 제2 주사 신호가 하이 레벨에서 로우 레벨로 바뀔 때, 제2 기생 커패시터(Cn-gate)의 제2 전극은 그에 커플링되어 제2 킥백 전압(KBn)만큼 전압이 내려간다. 따라서, 제2 기생 커패시터(Cp-gate)의 제2 전극과 연결된 제1 트랜지스터(T1)의 게이트 전극(240)의 전압 레벨도 제1 킥백 전압(KBp)만큼 내려갈 수 있다.
제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 동시에 턴오프되는 경우, 제1 트랜지스터(T1)의 게이트 전극(240)은 포지티브인 제1 킥백 전압(KBp)과 네가티브인 제2 킥백 전압(KBn)의 영향을 동시에 받을 수 있다. 즉, 제1 트랜지스터(T1)의 게이트 전극(240)은 제1 킥백 전압(KBp)에서 제2 킥백 전압(KBn)을 뺀 값만큼 전압이 바뀔 수 있다. 제2 트랜지스터(T2)와 제3 트랜지스터(T3)의 턴오프 시점이 일치하지 않고, 그 사이에 다른 전압이 인가되지 않는다면, 제1 트랜지스터(T1)의 게이트 전극(240)은 순차적으로 해당 킥백 전압을 받아 결과적으로 플러스의 제1 킥백 전압(KBp)과 마이너스의 제2 킥백 전압(KBn)을 더한 값만큼 전압이 바뀔 것이다.
결과적으로 킥백 전압이 반영된 제1 트랜지스터(T1) 게이트 전극(240)의 전압은 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 모두 PMOS 트랜지스터로 이루어진 경우에 비하면 그 전압 레벨이 낮아지게 된다. 제1 트랜지스터(T1)는 PMOS 트랜지스터이므로, 제1 트랜지스터(T1)의 게이트 전극(240) 전압이 낮아지면 블랙 휘도를 나타내기가 어려워진다. 제1 전원 전압(ELVDD)을 낮춤으로써 블랙 휘도를 구현할 수 있지만 그에 맞추어 제2 전원 전압(ELVSS)도 함께 낮춰줄 필요가 있다. 이것은 현재 널리 사용되고 있는 PMOS 트랜지스터만으로 이루어진 유기발광 표시장치의 외부 전압원의 전원 공급 한계를 넘어설 수 있다.
범용의 외부 전압원을 이용하면서도 블랙 휘도를 잘 구현하기 위한 방법으로, 본 실시예에서는 킥백 전압(KBp, KBn)의 크기를 조절하는 것이 고려된다. 일예로 제2 킥백 전압(KBn)이 동일하더라도 제1 킥백 전압(KBp)이 커지면 전체적인 킥백 전압의 크기를 키울 수 있어 제1 트랜지스터(T1) 게이트 전극(240)의 전압 레벨이 과도하게 작아지는 것을 방지할 수 있다.
기생 커패시터에 의한 킥백 전압의 크기는 일반적으로 기생 커패시터의 커패시턴스에 비례한다. 커패시턴스는 대향하는 두 전극의 중첩 면적이 클수록 커진다. 따라서, 제1 기생 커패시터(Cp-gate)의 두 전극, 다시 말하면 제1 주사 라인(210)과 제1 데이터 패턴(510)의 중첩 면적이 클수록 제1 기생 커패시터(Cp-gate)의 커패시턴스가 커지고 그에 의한 킥백 전압의 크기가 커질 수 있다.
제1 데이터 패턴(510)은 제1 주사 라인(210)의 연장 방향을 따라 돌출되어 제1 주사 라인(210)과 중첩하는 제1 가지부(511)를 더 포함할 수 있다.
제1 데이터 패턴이 제1 가지부 없이 동일한 선폭으로 제1 주사 라인(210)과 교차하는 경우와 비교하면, 제1 가지부(511)를 포함하는 경우, 제1 가지부(511)가 제1 주사 라인(210)과 중첩하는 만큼 제1 기생 커패시터(Cp-gate)의 두 전극간 중첩 면적이 늘어난다. 그에 따라 제1 기생 커패시터(Cp-gate)에 의한 킥백 전압의 크기를 증가시킬 수 있다. 제1 데이터 패턴(510)의 주된 연장 방향을 기준으로 보면 제1 주사 라인(210)과 중첩 영역에서 제1 가지부(511)를 통해 제1 데이터 패턴(510)의 선폭이 증가한 셈이다. 즉, 제1 데이터 패턴(510)은 제1 주사 라인(210)과의 교차 전후에 비해 교차 지점에서 선폭이 더 크다고 할 수 있다.
주된 연장 방향인 열 방향으로 연장되는 제1 데이터 패턴(510)의 부분을 줄기부라고 정의하면 제1 가지부(511)는 제1 데이터 패턴(510)의 줄기부가 제1 주사 라인(210)과 교차하는 부위에서 분지되어 행 방향, 예컨대 좌측 방향으로 돌출된다. 제1 가지부(511)는 제1 주사 라인(210)과 중첩한 상태로 좌측 방향으로 연장된다. 제1 가지부(511)의 돌출 길이가 길수록 제1 주사 라인(210)과의 중첩 면적은 증가할 수 있다. 제1 가지부(511)의 동일한 돌출 길이 대비 제1 주사 라인(210)과의 중첩 면적을 최대로 늘리기 위해 제1 가지부(511)와 제1 주사 라인(210)은 폭 방향(열 방향)으로 상호 완전히 중첩할 수 있다. 즉, 제1 가지부(511)의 평면 패턴은 중첩된 제1 주사 라인(210)의 평면 패턴과 동일하며 중첩 영역에서 상호 패턴 형상이 완전히 겹칠 수 있다. 제1 가지부(511)는 데이터 라인(560) 근처까지 연장될 수 있지만, 데이터 라인(560)과는 접하지 않고 이격된다.
일 실시예에서, 제1 가지부(511)의 돌출 길이는 제1 데이터 패턴(510)의 줄기부가 제1 주사 라인(210)과 교차하는 영역에서의 폭보다 클 수 있다. 일 실시예에서, 제1 가지부(511)를 제외한 제1 데이터 패턴(510)의 줄기부와 제1 주사 라인(210)의 중첩 면적은 제1 데이터 패턴(510)과 제2 주사 라인(320)의 중첩 면적보다 작을 수 있지만, 제1 가지부(511)를 포함한 제1 데이터 패턴(510)과 제1 주사 라인(210)의 중첩 면적은 제1 데이터 패턴(510)과 제2 주사 라인(320)의 중첩 면적보다 클 수 있다. 나아가, 제1 데이터 패턴(510)과 제1 주사 라인(210) 사이에 형성되는 제1 기생 커패시터(Cp-gate)의 커패시턴스는 1 데이터 패턴(510)과 제2 주사 라인(320) 사이에 형성되는 제2 기생 커패시터(Cn-gate)의 커패시턴스보다 크거나 같을 수 있다.
몇몇 실시예에서, 제1 가지부(511)를 포함한 제1 데이터 패턴(510)과 제1 주사 라인(210)의 중첩 면적은 제1 데이터 패턴(510)과 제2 주사 라인(320)의 중첩 면적의 3배 이상일 수 있다.
본 실시예의 경우, 레이아웃의 대폭적인 수정이나 그에 따른 해상도의 저하없이 제1 가지부(511)를 형성하는 것만으로 킥백에 의해 제1 트랜지스터(T1) 게이트 전극(240)의 전압 레벨이 과도하게 작아지는 것을 효과적으로 방지할 수 있다. 나아가, 그에 따라 PMOS 트랜지스터만으로 이루어진 유기발광 표시장치에 쓰이는 범용의 외부 전압원을 사용할 수 있게 되는 경우 제조 비용을 절감할 수 있다.
도 9는 다른 실시예에 따른 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다.
도 9를 참조하면, 본 실시예는 제1 데이터 패턴(510_1)이 제1 가지부(511) 뿐만 아니라 제2 가지부(512)를 더 포함하는 점에서 도 6의 실시예와 상이하다. 제2 가지부(512)는 제1 데이터 패턴(510_1)의 줄기부가 제1 주사 라인(210)과 교차하는 부위에서 분지되고, 제1 가지부(511)가 돌출된 방향과 반대인 우측 방향으로 돌출된다. 제2 가지부(512)는 제1 주사 라인(210)과 중첩한 상태로 우측 방향으로 연장된다. 다만, 제3 트랜지스터(T3)의 제1 전극이 되는 제2 데이터 패턴(520)까지는 접하지 않고 이격된다. 인접한 제3 데이터 패턴(520)까지의 거리가 충분하지 않으므로 제1 가지부(511) 대비 제2 가지부(512)의 돌출 길이에 한계가 있지만, 제2 가지부(512)에 의해 제1 데이터 패턴(510_2)과 제1 주사 라인(210)의 중첩 면적은 더욱 증가할 수 있다.
도 10은 또 다른 실시예에 따른 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다.
도 10을 참조하면, 본 실시예는 제1 데이터 패턴(510_2)의 제1 가지부(511_2)와 중첩하는 영역에서 제1 주사 라인(211)의 선폭이 확대된 점에서 도 6의 실시예와 상이하다. 즉, 도 6의 실시예에서는 제1 주사 라인(210)의 선폭이 제1 가지부(511_2)와 중첩하는 영역을 전후하여 동일하게 유지되지만, 본 실싱예에서는 제1 주사 라인(211)의 선폭이 제1 가지부(511_2)와 중첩하는 영역을 전후하여 두껍게 확장된다.
제1 주사 라인(211)의 선폭 확대는 평면상 상측에 위치하는 제1 주사 라인(211)의 측벽이 평면상 상측으로 이동함에 따라 이루어질 수 있다. 본 명세서에서 "측벽"은 특정 패턴의 경계가 되는 부분으로서, 평면 배치상 선으로 이루어진 부분을 지칭할 수 있다.
제1 주사 라인(211)의 선폭이 확대됨에 따라 제1 가지부(511_2)의 선폭도 함께 확대될 수 있고, 그에 따라 제1 데이터 패턴(510_2)과 제1 주사 라인(211)의 중첩 면적이 더욱 증가할 수 있다.
도 11은 또 다른 실시예에 따른 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다.
도 11을 참조하면, 본 실시예는 제1 데이터 패턴(510_3)의 제1 가지부(511_3)와 중첩하는 영역에서 제1 주사 라인(212)의 선폭이 확대된 점은 도 10의 실시예와 유사하지만, 제1 주사 라인(212)의 선폭 확대가 평면상 하측에 위치하는 제1 주사 라인(212)의 측벽이 평면상 하측으로 이동함에 따라 이루어진 점에서 도 10의 실시예와 차이가 있다.
평면상 하측으로 이동한 제1 주사 라인(212)의 측벽은 제2 주사 라인(320)의 제3 트랜지스터(T3) 게이트 전극에 인접해서는 다시 상측으로 이동하여 선폭을 줄일 수 있다. 제1 가지부(511_3)는 제1 주사 라인(212)의 선폭에 상응하여 분지 시점에서는 상대적으로 좁은 선폭을 가지며 좌측으로 연장되다가 제1 주사 라인(212)의 선폭이 확대된 영역에 이르러 그 선폭이 확대될 수 있다.
본 실시예의 경우에도 도 6의 실시예에 비해 제1 주사 라인(212)과 제1 가지부(511_3)의 선폭이 확대되어 중첩 면적이 증가할 수 있다.
도 12는 또 다른 실시예에 따른 제1 데이터 패턴, 제1 주사 라인 및 제2 주사 라인의 평면 배치 관계를 도시한 레이아웃도이다.
도 12를 참조하면, 본 실시예는 제1 데이터 패턴(510_4)이 제2 주사 라인(320)과 교차하는 영역에서 평균 선폭이 줄어들 수 있음을 예시한다. 예를 들어, 제2 데이터 패턴(510_4)은 제2 주사 라인(320)과의 교차 영역에서 내측으로 함몰된 오목 패턴을 포함할 수 있다. 오목 패턴은 제2 데이터 패턴(510_4)의 좌측과 우측 측벽 중 적어도 하나에 형성될 수 있다. 오목 패턴이 제2 데이터 패턴(510_4)의 우측 측벽에 형성되는 경우, 제3 트랜지스터(T3)의 채널의 폭이 증가할 수 있다.
제2 데이터 패턴(510_4)의 오목 패턴은 제2 데이터 패턴(510_4)이 존재하지 않는 부분에 의해 정의되므로, 그만큼 제2 데이터 패턴(510_4)의 면적 및 평균 선폭이 줄어든다. 그에 따라 제2 데이터 패턴(510_4)과 제3 주사 라인(320)의 중첩 면적이 줄어들 수 있고, 제2 기생 커패시터(Cp-gate)의 커패시턴스를 낮출 수 있다. 따라서, 제2 기생 커패시터(Cp-gate)에 의한 킥백 전압(KBn)의 절대값을 줄일 수 있어, 제1 트랜지스터(T1) 게이트 전극(240)의 전압 레벨이 과도하게 작아지는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 반도체층
200: 제1 도전층
300: 제2 도전층
400: 상부 반도체층
500: 제3 도전층
600: 제4 도전층

Claims (16)

  1. 발광 다이오드;
    상기 발광 다이오드에 구동 전류를 전달하는 제1 트랜지스터;
    상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극에 문턱 전압이 보상된 상기 데이터 신호를 전달하는 제3 트랜지스터;
    상기 제2 트랜지스터의 게이트 전극에 연결된 제1 주사 라인;
    상기 제3 트랜지스터의 게이트 전극에 연결되고, 상기 제1 주사 라인과 절연된 제2 주사 라인; 및
    상기 제1 트랜지스터의 게이트 전극에 연결되고, 상기 제1 주사 라인 및 상기 제2 주사 라인과 절연된 도전 패턴을 포함하되,
    상기 도전 패턴은 상기 제1 주사 라인 및 상기 제2 주사 라인과 중첩하고,
    상기 도전 패턴과 상기 제1 주사 라인 간의 중첩 면적은, 상기 도전 패턴과 상기 제2 주사 라인 간의 중첩 면적보다 넓은 표시장치.
  2. 제1 항에 있어서,
    상기 제2 트랜지스터는 PMOS 트랜지스터이고,
    상기 제3 트랜지스터는 NMOS 트랜지스터인 표시장치.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터인 표시장치.
  4. 제3 항에 있어서,
    상기 제2 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 형성된 제1 기생 커패시터, 및
    상기 제2 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 게이트 전극 사이에 형성된 제2 기생 커패시터를 더 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 제1 기생 커패시터의 커패시턴스는 상기 제2 기생 커패시터의 커패시턴스보다 큰 표시장치.
  6. 제2 항에 있어서,
    상기 PMOS 트랜지스터는 다결정 실리콘을 포함하고,
    상기 NMOS 트랜지스터는 산화물 반도체를 포함하는 표시장치.
  7. 제6 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극은 상기 제3 트랜지스터의 제2 전극과 연결되고,
    상기 제1 트랜지스터의 제1 전극은 상기 제2 트랜지스터의 제2 전극과 연결되고,
    상기 제1 트랜지스터의 제2 전극은 상기 제3 트랜지스터의 제1 전극과 연결되는 표시장치.
  8. 제1 항에 있어서,
    상기 도전 패턴은 일 방향으로 연장된 줄기부 및 상기 줄기부로부터 분지되고 상기 제1 주사 라인과 중첩하는 가지부를 포함하고,
    상기 가지부는 상기 줄기부의 일측 방향으로 연장된 제1 가지부를 포함하는 표시장치.
  9. 제8 항에 있어서,
    상기 가지부는 상기 줄기부의 타측 방향으로 연장된 제2 가지부를 더 포함하는 표시장치.
  10. 제1 항에 있어서,
    상기 도전 패턴은 일 방향으로 연장된 줄기부 및 상기 줄기부로부터 분지되고 상기 제1 주사 라인과 중첩하는 가지부를 포함하고,
    상기 제1 주사 라인은 상기 가지부와 중첩하는 영역을 전후하여 선폭이 증가하는 표시장치.
  11. 발광 다이오드;
    상기 발광 다이오드에 구동 전류를 전달하는 제1 트랜지스터;
    상기 제1 트랜지스터에 데이터 신호를 전달하는 제2 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극에 문턱 전압이 보상된 상기 데이터 신호를 전달하는 제3 트랜지스터;
    상기 제2 트랜지스터의 게이트 전극에 연결된 제1 주사 라인;
    상기 제3 트랜지스터의 게이트 전극에 연결되고, 상기 제1 주사 라인과 절연된 제2 주사 라인; 및
    상기 제1 트랜지스터의 게이트 전극에 연결되고, 상기 제1 주사 라인 및 상기 제2 주사 라인과 절연된 도전 패턴을 포함하되,
    상기 도전 패턴은 상기 제1 주사 라인 및 상기 제2 주사 라인과 중첩하고,
    상기 도전 패턴과 상기 제1 주사 라인 사이에 형성된 커패시턴스는 상기 도전 패턴과 상기 제2 주사 라인 사이에 형성된 커패시턴스보다 큰 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고,
    상기 제3 트랜지스터는 NMOS 트랜지스터인 표시장치.
  13. 기판;
    상기 기판 상에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 제1 방향으로 연장된 제1 신호 라인을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치되고 상기 제1 방향으로 연장된 제2 신호 라인을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제3 절연층;
    상기 제3 절연층 상에 배치된 제2 반도체층; 및
    상기 제2 반도체층 상에 배치되고, 상기 제1 신호 라인 및 상기 제2 신호 라인과 중첩하는 도전 패턴을 포함하는 제3 도전층을 포함하되,
    상기 도전 패턴과 상기 제1 신호 라인 간의 중첩 면적은 상기 도전 패턴과 상기 제2 신호 라인 간의 중첩 면적보다 큰 표시장치.
  14. 제13 항에 있어서,
    상기 제1 신호 라인은 제1 신호를 전달하고,
    상기 제2 신호 라인은 상기 제1 신호와 동일 시점에 반대의 하이/로우 레벨을 갖는 제2 신호를 전달하는 표시장치.
  15. 제14 항에 있어서,
    상기 제1 도전층은 상기 제1 신호 라인과 분리된 전극을 더 포함하되,
    상기 전극은 상기 제3 절연층 및 상기 제2 절연층을 관통하는 콘택홀에 의해 상기 도전 패턴과 전기적으로 연결되는 표시장치.
  16. 제15 항에 있어서,
    상기 제1 반도체층은 다결정 실리콘을 포함하고,
    상기 제2 반도체층은 산화물 반도체를 포함하는 표시장치.

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