KR20210044335A - 표시 장치 - Google Patents

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KR20210044335A
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transistor
scan line
electrode
line
insulating layer
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KR1020190126756A
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조영진
나지수
문중수
김양완
진창규
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삼성디스플레이 주식회사
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Abstract

표시장치가 제공된다. 표시장치는 제1 방향으로 연장되는 신호 라인, 게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되며, 상기 구동 전류에 따라 발광하는 발광 소자, 상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되며, 데이터 전압을 전달하는 제2 트랜지스터, 상기 제2 트랜지스터의 게이트 전극에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 제1 주사 라인, 제1 전극이 상기 제1 트랜지스터의 상기 제2 전극과 전기적으로 연결되며, 제2 전극이 상기 제1 트랜지스터의 상기 게이트 전극과 전기적으로 연결되는 제3 트랜지스터 및 상기 제3 트랜지스터의 게이트 전극에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 제2 주사 라인을 포함하며, 상기 제2 주사 라인은 상기 신호 라인과 상기 제1 주사 라인 중 어느 하나와 중첩하는 표시 장치.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD)등과 같은 여러 종류의 표시장치가 사용되고 있다.
그 중, 유기발광 표시장치는 자발광형 소자인 유기발광 다이오드를 포함한다. 유기발광 다이오드는 대향하는 두 개의 전극 및 그 사이에 개재된 유기 발광층을 포함할 수 있다. 두 개의 전극으로부터 제공된 전자와 정공은 유기 발광층에서 재결합하여 엑시톤을 생성하고, 생성된 엑시톤이 여기 상태에서 기저 상태로 변화하며 광이 방출될 수 있다.
이러한 유기발광 표시장치는 별도의 광원이 불필요하기 때문에 소비 전력이 낮고 경량의 박형으로 구성할 수 있을 뿐만 아니라 넓은 시야각, 높은 휘도와 콘트라스트 및 빠른 응답 속도 등의 고품위 특성을 가져 차세대 표시 장치로 주목을 받고 있다.
유기발광 표시장치의 트랜지스터는 통상 PMOS 트랜지스터가 많이 사용되지만, NMOS 트랜지스터를 사용하거나 병용하는 연구도 이루어지고 있다.
PMOS 트랜지스터와 NMOS 트랜지스터를 병용하는 유기발광 표시장치에서 NMOS 트랜지스터의 하부 차광을 위해, 하부 차광 패턴이 필요할 수 있다. 이 경우 PMOS 트랜지스터의 게이트 전극과 하부 차광 패턴이 동일한 층에 형성되어 추가적인 공간이 필요하므로, 하나의 화소에 더 많은 공간이 필요할 수 있어, 해상도를 향상시키기 어려울 수 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 표시 장치는 제1 방향으로 연장되는 신호 라인, 게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되며, 상기 구동 전류에 따라 발광하는 발광 소자, 상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되며, 데이터 전압을 전달하는 제2 트랜지스터, 상기 제2 트랜지스터의 게이트 전극에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 제1 주사 라인, 제1 전극이 상기 제1 트랜지스터의 상기 제2 전극과 전기적으로 연결되며, 제2 전극이 상기 제1 트랜지스터의 상기 게이트 전극과 전기적으로 연결되는 제3 트랜지스터 및 상기 제3 트랜지스터의 게이트 전극에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 제2 주사 라인을 포함하며, 상기 제2 주사 라인은 상기 신호 라인과 상기 제1 주사 라인 중 어느 하나와 중첩한다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터는 NMOS 트랜지스터일 수 있다.
상기 PMOS 트랜지스터는 다결정 실리콘을 포함하고, 상기 NMOS 트랜지스터는 산화물 반도체를 포함할 수 있다.
상기 제2 주사 라인은 상기 제1 주사 라인과 중첩하되, 상기 제3 트랜지스터는 상기 제2 주사 라인과 중첩하는 채널 영역을 포함하고, 상기 제3 트랜지스터의 상기 채널 영역은 상기 제1 주사 라인과 중첩할 수 있다.
상기 제3 트랜지스터의 상기 채널 영역은 상기 제1 주사 라인과 상기 제2 주사 라인 사이에 배치될 수 있다.
상기 제2 트랜지스터는 상기 제1 주사 라인과 중첩하는 채널 영역을 포함할 수 있다.
상기 제2 트랜지스터의 상기 채널 영역은 상기 제2 주사 라인과 중첩하며, 상기 제1 주사 라인은 상기 제2 트랜지스터의 상기 채널 영역과 상기 제2 주사 라인 사이에 배치될 수 있다.
상기 제1 주사 라인의 상기 제1 방향과 수직인 제2 방향으로의 폭은 상기 제2 주사 라인의 상기 제2 방향으로의 폭보다 클 수 있다.
상기 제2 주사 라인은 전부 상기 제1 주사 라인과 중첩할 수 있다.
상기 제2 주사 라인은 상기 신호 라인과 중첩하되, 상기 신호 라인은 발광 제어 신호를 전달하는 발광 제어 라인일 수 있다.
상기 제2 주사 라인은 상기 신호 라인과 중첩하되, 상기 신호 라인은 초기화 전압을 전달하는 초기화 전압 라인일 수 있다.
제1 전극이 상기 제3 트랜지스터의 상기 제2 전극과 전기적으로 연결되는 제4 트랜지스터, 상기 제4 트랜지스터의 게이트 전극과 전기적으로 연결된 제3 주사 라인, 상기 제4 트랜지스터의 제2 전극과 전기적으로 연결되는 제5 트랜지스터 및 상기 제5 트랜지스터의 게이트 전극과 전기적으로 연결된 제4 주사 라인을 더 포함하고, 상기 제3 주사 라인과 상기 제4 주사 라인은 상기 제1 방향으로 연장되며, 서로 중첩할 수 있다.
상기 제4 트랜지스터는 상기 제3 주사 라인과 중첩하는 채널 영역을 포함하고, 상기 제4 트랜지스터의 상기 채널 영역은 상기 제4 주사 라인과 중첩할 수 있다.
상기 제4 트랜지스터의 상기 채널 영역은 상기 제3 주사 라인과 상기 제4 주사 라인 사이에 배치될 수 있다.
상기 제5 트랜지스터는 상기 제4 주사 라인과 중첩하는 채널 영역을 포함할 수 있다.
상기 제4 트랜지스터는 NMOS 트랜지스터이고, 상기 제5 트랜지스터는 PMOS 트랜지스터일 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 제1 반도체층, 상기 제1 반도체층을 덮으며, 상기 기판 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 제1 방향으로 연장되는 제1 주사 라인을 포함하는 제1 도전층, 상기 제1 도전층을 덮으며, 상기 제1 절연층 상에 배치되는 제2 절연층, 상기 제2 절연층 상에 배치되는 제2 반도체층, 상기 제2 반도체층을 덮으며, 상기 제2 절연층 상에 배치되는 제3 절연층 및 상기 제3 절연층 상에 배치되며, 상기 제1 방향으로 연장되는 제2 주사 라인을 포함하는 제2 도전층을 포함하고, 상기 제1 주사 라인과 상기 제2 주사 라인은 중첩한다.
상기 제1 반도체층은 다결정 실리콘을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함할 수 있다.
상기 제2 반도체층은 상기 제2 주사 라인과 중첩하는 제1 중첩 영역을 포함하고, 상기 제1 중첩 영역은 상기 제1 주사 라인과 중첩할 수 있다.
상기 제1 반도체층은 상기 제1 주사 라인과 중첩하는 제2 중첩 영역을 포함하고, 상기 제2 중첩 영역은 상기 제2 주사 라인과 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시장치에 의하면, 별도의 하부 차광 패턴을 추가하지 않고, PMOS 트랜지스터의 게이트 전극을 NMOS 트랜지스터의 하부 차광 패턴으로 사용할 수 있고, 이에 따라, 별도의 하부 차광 패턴을 위한 추가적인 공간이 필요하지 않으며, 하나의 화소에 필요한 공간이 감소하여 유기발광 표시장치의 해상도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다.
도 4는 도 3의 하부 반도체층과 상부 반도체층의 레이아웃도이다. 도 5는 도 3의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다.
도 6은 도 3의 Ⅵ-Ⅵ'선을 따라 자른 단면도이다.
도 7은 도 3의 제1 도전층과 제2 도전층의 레이아웃도이다.
도 8은 도 3의 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 9는 도 3의 C-C'선 및 D-D'선을 따라 자른 단면도이다.
도 10은 다른 실시예에 따른 제1 도전층과 제2 도전층의 레이아웃도이다.
도 11은 도 10의 E-E'선과 F-F'선을 따라 자른 단면도이다.
도 12는 도 10의 G-G'선과 H-H'선을 따라 자른 단면도이다.
도 13은 또 다른 실시예에 따른 제1 도전층과 제2 도전층의 레이아웃도이다.
도 14은 도 13의 ⅩⅣ-ⅩⅣ'선을 따라 자른 단면도이다.
도 15는 도 13의 ⅩⅤ-ⅩⅤ'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시 장치로서 유기 발광 표시 장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 1을 참조하면, 표시 장치(1)는 복수의 화소(PX)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함한다.
표시부(10)는 복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n), 복수의 데이터 라인(DL1~DLm), 및 복수의 발광 제어 라인(EL1~ELn)의 교차부에 위치되어, 행렬 형태로 배열된 복수의 화소(PX)를 포함한다.
복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n) 및 복수의 발광 제어 라인(EL1~ELn)은 행 방향으로 연장되고, 복수의 데이터 라인(DL1~DLm)은 열 방향으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다. 초기화 전압(VINT) 공급 라인은 행별로 분지되어 행 방향으로 연장되고, 제1 전원 전압(ELVDD)의 공급 라인은 열별로 분지되어 열 방향으로 연장될 수 있다. 그러나, 이에 제한되는 것은 아니고, 초기화 전압(VINT) 공급 라인과 제1 전원 전압(ELVDD)의 공급 라인의 연장 방향은 다양하게 변형 가능하다.
예시적인 화소인 1행 1열의 화소에는 3개의 주사 라인(SL11, SL21, SL31), 1개의 데이터 라인(DL1), 1개의 발광 제어 라인(EL1), 1개의 초기화 전압(VINT) 공급 라인 및 1개의 제1 전원 전압(ELVDD)의 공급 라인이 지날 수 있다. 다른 화소도 마찬가지의 배선이 지날 수 있다.
주사 구동부(20)는 복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n)을 통해 각 화소에 세 개의 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 제1 주사 라인(SL11~SL1n), 제2 주사 라인(SL21~SL2n) 또는 제3 주사 라인(SL31~SL3n)으로 주사 신호를 순차적으로 공급하되, 제4 주사 라인(SL41~SL4n)은 인접한 화소의 제1 주사 라인(SL11~SL1n)과 연결되어 동일한 주사 신호를 전달한다.
데이터 구동부(30)는 복수의 데이터 라인(DL1 내지 DLm)을 통해 각 화소(PX)에 데이터 신호를 전달한다. 데이터 신호는 제1 주사 라인(SL11~SL1n)으로 제1 주사 신호가 공급될 때마다 제1 주사 신호에 의해 선택된 화소(PX)로 공급된다.
발광 제어 구동부(40)는 복수의 발광 제어 라인(EL1 내지 ELn)을 통해 각 화소에 발광 제어 신호를 생성하여 전달한다. 발광 제어 신호는 화소(PX)의 발광 시간을 제어한다. 발광 제어 구동부(40)는 주사 구동부(20)가 주사 신호 뿐만 아니라 발광 제어 신호를 생성하는 경우, 또는 화소(PX)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소(PX) 각각은 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 공급받는다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
복수의 화소(PX) 각각은 복수의 데이터 라인(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 초기화 전압(VINT) 등은 외부 전압원으로부터 공급될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 2를 참조하면, 표시 장치의 일 화소의 회로는 유기발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 유지 커패시터(Cst)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 주사 신호(GW_P[n]), 제2 주사 신호(GW_N[n]), 제3 주사 신호(GI_N[n]), 제4 주사 신호(GW_P[n+1]), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
제4 주사 신호(GW_P[n+1])는 인접한 화소의 제1 주사 신호(미도시)와 실질적으로 동일한 주사 신호일 수 있다. 다시 말해서, 하나의 화소를 가로지르는 주사 라인은 4개일 수 있으나, 상기 4개의 주사 라인 중 제4 주사 신호를 전달하는 주사 라인은 이웃한 화소에서 제1 주사 신호를 전달하는 주사 라인과 상호 연결되며, 동일한 주사 신호를 전달할 수 있다. 즉, 상술한 바와 같이, 각 화소에 포함된 주사 신호는 실질적으로 세 개일 수 있다.
유기발광 다이오드(OLED)는 애노드 전극 및 캐소드 전극을 포함한다. 유지 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 PMOS 트랜지스터이다. 반면, 보상 트랜지스터인 제3 트랜지스터(T3) 및 제1 초기화 트랜지스터인 제4 트랜지스터(T4)는 NMOS 트랜지스터이다. PMOS 트랜지스터와 NMOS 트랜지스터는 그 특성이 상이한데, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 턴오프 특성이 상대적으로 우수한 NMOS 트랜지스터로 형성함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류가 누설되는 것을 감소시킬 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기발광 다이오드(OLED)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 주사 신호(GW_P[n]) 단자와 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DATA) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제2 트랜지스터(T2)는 제1 주사 신호(GW_P[n])에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제2 주사 신호(GW_N[n]) 단자에 연결된다. 제3 트랜지스터(T3)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제1 전극, 제4 트랜지스터(T4)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제3 트랜지스터(T3)는 제2 주사 신호(GW_P[n])에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제3 주사 신호(GI_N[n]) 단자와 연결된다. 제4 트랜지스터(T4)의 제2 전극은 초기화 전압(VINT) 단자와 연결된다. 제4 트랜지스터(T4)의 제1 전극은 유지 커패시터(Cst)의 제1 전극, 제3 트랜지스터(T3)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제3 주사 신호(GI_N[n])에 따라 턴온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결된다. 제6 트랜지스터(T6)의 제2 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기발광 다이오드(OLED)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제4 주사 신호(GW_P[n+1]) 단자와 연결된다. 제7 트랜지스터(T7)의 제1 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압(VINT) 단자와 연결된다. 제7 트랜지스터(T7)는 발광 제어 신호(EM)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제4 주사 신호(GW_P[n+1])를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 신호(EM)를 인가받도록 화소 회로를 구성할 수도 있다.
유지 커패시터(Cst)의 제2 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 유지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결된다. 유기발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS) 단자와 연결된다. 유기발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다.
이하, 상술한 화소의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다. 도 4는 도 3의 하부 반도체층과 상부 반도체층의 레이아웃도이다. 도 5는 도 3의 Ⅴ-Ⅴ'선을 따라 자른 단면도이다. 도 6은 도 3의 Ⅵ-Ⅵ'선을 따라 자른 단면도이다.
이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 3 내지 도 6를 참조하면, 상술한 바와 같이 화소는 복수의 트랜지스터(T1~T7), 유지 커패시터(도 2의 'Cst', 이하 동일), 및 유기발광 다이오드(도 2의 'OLED', 이하 동일)를 포함한다.
트랜지스터(T1~T7)는 전극을 이루는 도전층, 채널을 형성하는 반도체층 및 절연층을 포함한다. PMOS 트랜지스터인 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)와 NMOS 트랜지스터인 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 모두 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 형식의 트랜지스터가 적용될 수 있으나, 이에 한정되는 것은 아니다.
유지 커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함한다. 유기발광 다이오드(OLED)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 유기 발광층을 포함한다. 각 엘리멘트들의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 유기발광층 등은 기판(SUB1) 상에 배치된다.
화소의 각 층들은 기판(SUB1), 버퍼층(SUB2), 하부 반도체층(100), 제1 절연층(710), 제1 도전층(200), 제2 절연층(720), 상부 반도체층(300), 제3 절연층(730), 제2 도전층(400), 제4 절연층(740), 제3 도전층(500)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(SUB1)은 그 위에 배치되는 각 층들을 지지한다. 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 표시 장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(SUB1)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB1)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(SUB2)은 기판(SUB1)의 전체 면 상에 배치될 수 있다. 버퍼층(SUB2)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(SUB2)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(SUB2)은 기판(SUB1)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
하부 반도체층(100)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 채널을 이루는 액티브층이다.
하부 반도체층(100)은 각 화소별로 서로 분리될 수 있다. 하부 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 하부 반도체층(100)은 대체로 열 방향으로 연장된 제1 세로부(110)와 제2 세로부(120), 및 대체로 행 방향으로 연장된 제1 가로부(130)를 포함할 수 있다. 제1 세로부(110), 제2 세로부(120), 및 제1 가로부(130)는 물리적으로 연결되어 있을 수 있다.
제1 세로부(110)는 화소의 좌측에 인접하여 배치되고, 제2 세로부(120)는 화소의 우측에 인접하여 배치될 수 있다. 제1 세로부(110)와 제2 세로부(120)는 서로 이격되어 배치될 수 있다. 제1 가로부(130)는 제1 세로부(110)의 중간 부분과 제2 세로부(120)의 상측 부분을 연결할 수 있다. 즉, 제2 세로부(120)는 대부분 제1 가로부(120)의 하측에 위치할 수 있다.
본 명세서에서 제1 세로부(110)의 "제1 영역(111)"은 평면상 제1 가로부(130)와의 연결부보다 위쪽에 위치하는 영역을, 제1 세로부(110)의 "제2 영역(112)"은 평면상 제1 가로부(130)와의 연결부보다 아래쪽에 위치하는 영역을 각각 지칭할 수 있다.
또한, 제2 세로부(120)의 "제3 영역(121)"은 제1 세로부(110)가 평면상 제1 가로부(130)와의 연결부보다 아래쪽으로 연장된 길이와 실질적으로 동일한 길이만큼 평면상 제1 가로부(130)와의 연결부보다 아래쪽으로 연장된 영역을, "제4 영역(122)"은 제3 영역(121)으로부터 아래쪽으로 연장된 영역을 각각 지칭할 수 있다. 다시 말해서, 제3 영역(121)은 제1 가로부(130)와 직접 연결되어 있으며, 제2 세로부(120)에서 상측에 위치하며, 제4 영역(122)은 제3 영역(121)으로부터 하측으로 연장되어 제3 영역(121)을 통해 제1 가로부(130)와 연결되며, 제2 세로부(120)에서 하측에 위치할 수 있다.
제2 트랜지스터(T2)의 채널은 제1 세로부의 제1 영역(111)에 배치되고, 제5 트랜지스터(T5)의 채널은 제1 세로부의 제2 영역(112)에 배치될 수 있다. 제6 트랜지스터(T6)의 채널은 제2 세로부의 제3 영역(121)에 배치되고, 제7 트랜지스터(T7)의 채널은 제2 세로부의 제4 영역(122)에 배치될 수 있다. 제1 트랜지스터(T1)의 채널은 제1 가로부(130)에 배치될 수 있다.
제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있지만, 도면에 도시된 바와 같이 좌측의 제1 절곡부(131) 및 우측의 제2 절곡부(132)를 포함할 수 있다. 복수 회의 절곡을 통해 제1 가로부(130)의 총 길이가 증가할 수 있다.
하부 반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 하부 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
하부 반도체층(100)에서 각 트랜지스터(T1, T2, T5, T6, T7)의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
제1 절연층(710)은 하부 반도체층(100) 상에 배치되고, 대체로 기판(SUB1)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(710)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(710)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(710)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(710)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 도전층(200)은 제1 절연층(710) 상에 배치된다. 제1 도전층(200)은 제1 주사 신호(도 2의 'GW_P[n]', 이하 동일)를 전달하는 제1 주사 라인(210), 제1 트랜지스터(T1)의 게이트 전극(240), 발광 제어 신호(도 2의 'EM', 이하 동일)를 전달하는 발광 제어 라인(220), 및 제4 주사 신호(도 2의 'GW_P[n+1]', 이하 동일)를 전달하는 제4 주사 라인(230)을 포함할 수 있다.
제1 주사 라인(210)은 제2 트랜지스터(T2)의 게이트 전극을 포함하고, 발광 제어 라인(220)은 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극을 포함하며, 제4 주사 라인(230)은 제7 트랜지스터(T7)의 게이트 전극을 포함할 수 있다.
제1 주사 라인(210), 발광 제어 라인(220), 및 제4 주사 라인(230)은 각각 행 방향을 따라 연장될 수 있다. 제1 주사 라인(210), 발광 제어 라인(220), 및 제4 주사 라인(230)은 각각 행 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 주사 라인(210)은 화소의 위쪽에 위치할 수 있다. 제1 주사 라인(210)은 하부 반도체층(100)의 제1 세로부 제1 영역(111)과 중첩하며, 해당 중첩 부위에서 제2 트랜지스터(T2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 위쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제1 전극 영역이 되고, 그보다 아래쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제2 전극 영역이 될 수 있다. 상기 제1 전극 영역과 상기 제2 전극 영역 사이에는 제2 트랜지스터(T2)의 채널 영역이 위치하며, 상기 제2 트랜지스터(T2)의 채널 영역은 제1 주사 라인(210)과 중첩할 수 있다. 제1 주사 라인(210)은 제2 세로부와는 중첩하지 않을 수 있다.
제1 주사 라인(210)은 후술할 제2 주사 라인(410)과 동일한 방향으로 연장되면서 적어도 일부가 중첩할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
발광 제어 라인(220)은 평면상 제1 주사 라인(210)보다 아래쪽에 위치하며, 하부 반도체층(100)의 제1 세로부 제2 영역(112) 및 제2 세로부 제3 영역(121)과 중첩할 수 있다.
발광 제어 라인(220)은 하부 반도체층(100) 제1 세로부 제2 영역(112)과 중첩하는 부위에서 제5 트랜지스터(T5)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 아래쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제1 전극 영역이 되고, 그보다 위쪽에 위치하는 하부 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제2 전극 영역이 될 수 있다. 상기 제1 전극 영역과 상기 제2 전극 영역 사이에는 제5 트랜지스터(T5)의 채널 영역이 위치하며, 상기 제5 트랜지스터(T5)의 채널 영역은 발광 제어 라인(220)과 중첩할 수 있다.
또한, 발광 제어 라인(220)은 제2 세로부 제3 영역(121)과 중첩하는 부위에서 제6 트랜지스터(T6)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 위쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제1 전극 영역이 되고, 그보다 아래쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제2 전극 영역이 될 수 있다. 상기 제1 전극 영역과 상기 제2 전극 영역 사이에는 제6 트랜지스터(T6)의 채널 영역이 위치하며, 상기 제6 트랜지스터(T6)의 채널 영역은 발광 제어 라인(220)과 중첩할 수 있다.
제2 트랜지스터(T2)의 게이트 전극, 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 해당 부위에서 주변 라인보다 폭이 확장되어 있을 수 있지만, 이에 제한되는 것은 아니다.
제4 주사 라인(230)은 평면상 화소의 아래쪽에 위치할 수 있다. 제4 주사 라인(230)은 제2 세로부 제4 영역(124)과 중첩하는 부위에서 제7 트랜지스터(T7)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 그보다 위쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제7 트랜지스터(T7)의 제1 전극 영역이 되고, 그보다 아래쪽에 위치하는 하부 반도체층(100)의 제2 세로부(120)는 제7 트랜지스터(T7)의 제2 전극 영역이 될 수 있다. 상기 제1 전극 영역과 상기 제2 전극 영역 사이에는 제7 트랜지스터(T7)의 채널 영역이 위치하며, 상기 제7 트랜지스터(T7)의 채널 영역은 제4 주사 라인(230)과 중첩할 수 있다.
제4 주사 라인(230)은 후술할 제3 주사 라인(420)과 동일한 방향으로 연장되면서 적어도 일부가 중첩할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
제1 트랜지스터(T1)의 게이트 전극(240)은 화소의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(240)은 평면상 제1 주사 라인(210)과 발광 제어 라인(220)의 사이에 위치할 수 있다. 화소별 제1 트랜지스터(T1)의 게이트 전극(240)은 분리될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 하부 반도체층(100)의 제1 가로부(130)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 왼쪽에 위치하는 하부 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 그보다 오른쪽에 위치하는 하부 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제2 전극 영역이 될 수 있다. 상기 제1 전극 영역과 상기 제2 전극 영역 사이에는 제1 트랜지스터(T1)의 채널 영역이 위치하며, 상기 제1 트랜지스터(T1)의 채널 영역은 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩할 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(200)은 단일막 또는 다층막일 수 있다.
제2 절연층(720)은 제1 도전층(200) 상에 배치되고, 대체로 기판(SUB1)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(720)은 제1 도전층(200)과 상부 반도체층(300)을 절연시키는 역할을 한다. 제2 절연층(720)은 층간 절연막일 수 있다.
제2 절연층(720)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(720)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
상부 반도체층(300)은 제2 절연층(720) 상에 배치된다. 상부 반도체층(300)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 채널을 이루는 액티브층인 상부 반도체 패턴(310) 및 유지 커패시터 전극(320)으로 이루어질 수 있다. 상부 반도체층(300)은 각 화소별로 서로 분리될 수 있다.
상부 반도체 패턴(310)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 상부 반도체 패턴(310)은 대체로 열 방향으로 연장된 제3 세로부(311)와 제4 세로부(312), 및 대체로 행 방향으로 연장된 제2 가로부(313)를 포함할 수 있다. 제3 세로부(311), 제4 세로부(312), 및 제2 가로부(313)는 물리적으로 연결되어 있을 수 있다.
제3 세로부(311)는 화소의 좌측에 인접하여 배치되고, 제4 세로부(312)는 화소의 우측에 인접하여 배치될 수 있다. 제3 세로부(311)와 제4 세로부(312)는 서로 이격되어 배치될 수 있다. 제2 가로부(313)는 제3 세로부(311)의 하측 부분과 제4 세로부(312)의 상측 부분을 연결할 수 있다. 즉, 제4 세로부(312)는 대부분 제3 세로부(311)의 하측에 위치할 수 있다.
제2 주사 라인(410)은 상부 반도체 패턴(310)의 제4 가로부(312)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 아래쪽에 위치하는 상부 반도체 패턴(310)의 제4 가로부(312)는 제3 트랜지스터(T3)의 제1 전극 영역이 되고, 그보다 위쪽에 위치하는 상부 반도체 패턴(310)의 제4 가로부(312)는 제3 트랜지스터(T3)의 제2 전극 영역이 될 수 있다. 상기 제1 전극 영역과 상기 제2 전극 영역 사이에는 제3 트랜지스터(T3)의 채널 영역이 위치하며, 상기 제3 트랜지스터(T3)의 채널 영역은 제2 주사 라인(410)과 중첩할 수 있다.
제3 주사 라인(420)은 상부 반도체 패턴(310)의 제3 가로부(311)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 아래쪽에 위치하는 상부 반도체 패턴(310)의 제3 가로부(311)는 제4 트랜지스터(T4)의 제1 전극 영역이 되고, 그보다 위쪽에 위치하는 상부 반도체 패턴(310)의 제3 가로부(311)는 제4 트랜지스터(T4)의 제2 전극 영역이 될 수 있다. 상기 제1 전극 영역과 상기 제2 전극 영역 사이에는 제4 트랜지스터(T4)의 채널 영역이 위치하며, 상기 제4 트랜지스터(T4)의 채널 영역은 제3 주사 라인(420)과 중첩할 수 있다.
유지 커패시터 전극(320)은 화소의 중앙부에 위치할 수 있다. 유지 커패시터 전극(320)은 제2 절연층(720)을 사이에 두고 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하도록 배치되어 유지 커패시터(Cst)를 이룬다. 제1 트랜지스터(T1)의 게이트 전극(240)은 유지 커패시터(Cst)의 제1 전극이 되고, 그에 중첩된 유지 커패시터 전극(320)은 유지 커패시터(Cst)의 제2 전극이 되고, 이들 사이에 개재된 제2 절연층(720)은 유지 커패시터의 유전체가 될 수 있다. 유지 커패시터 전극(320)은 하부의 제1 트랜지스터(T1) 게이트 전극(240)과 중첩하는 개구를 포함할 수 있다.
상부 반도체층(300)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상부 반도체층(300)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 상부 반도체층(300)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
제3 절연층(730)은 상부 반도체층(300) 상에 배치되고, 대체로 기판(SUB1)의 전체 면에 걸쳐 배치될 수 있다. 제3 절연층(730)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제3 절연층(730)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제3 절연층(730)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제3 절연층(730)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(400)은 제3 절연층(730) 상에 배치된다. 제2 도전층(400)은 제2 주사 신호(도 2의 'GW_N[n]', 이하 동일)를 전달하는 제2 주사 라인(410), 제3 주사 신호(도 2의 'GW_P[n]', 이하 동일)를 전달하는 제3 주사 라인(420), 및 초기화 전압(도 2의 'VINT', 이하 동일)을 전달하는 제1 초기화 전압 라인(430)과 제2 초기화 전압 라인(440)을 포함할 수 있다.
제2 주사 라인(410), 제3 주사 라인(420), 제1 초기화 전압 라인(430), 및 제2 초기화 전압 라인(440)은 각각 행 방향을 따라 연장될 수 있다. 제2 주사 라인(410), 제3 주사 라인(420), 제1 초기화 전압 라인(430), 및 제2 초기화 전압 라인(440)은 각각 행 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 제2 주사 라인(410), 제3 주사 라인(420) 및 제2 발광 제어 라인(340)은 하부 반도체층(100)과 중첩할 수 있다.
제3 주사 라인(420)은 제2 주사 라인(410)보다 화소의 아래쪽에 위치할 수 있다. 제2 주사 라인(410)과 제3 주사 라인(420)은 각각 제1 주사 라인(210)과 제4 주사 라인(230)과 동일한 방향으로 연장되며, 적어도 일부가 중첩하도록 위치할 수 있다. 이에 따라, 제1 주사 라인(210)과 제4 주사 라인(230)은 각각 트랜지스터의 게이트 전극 역할을 수행하면서, 인접한 다른 트랜지스터의 하부 차광 패턴의 역할도 수행할 수 있다. 이에 대해 상세히 설명하기 위해, 도 7 내지 도 9가 참조된다.
도 7은 도 3의 제1 도전층과 제2 도전층의 레이아웃도이다. 도 8은 도 3의 A-A'선 및 B-B'선을 따라 자른 단면도이다. 도 9는 도 3의 C-C'선 및 D-D'선을 따라 자른 단면도이다.
도 3 및 도 7 내지 도 9를 참조하면, 제2 주사 라인(410)은 전부 제1 주사 라인(210)과 중첩되되, 제1 주사 라인(210)은 일부만 제2 주사 라인(410)과 중첩될 수 있다. 또한, 제3 주사 라인(420)은 전부 제4 주사 라인(230)과 중첩되되, 제4 주사 라인(230)은 일부만 제3 주사 라인(420)과 중첩될 수 있다. 다시 말해서, 제2 주사 라인(410)의 열방향 폭은 제1 주사 라인(210)의 열방향 폭보다 작거나 동일할 수 있으며, 제2 주사 라인(410)은 제1 주사 라인(210)과 완전히 중첩하되, 제1 주사 라인(210)은 일부만이 제2 주사 라인(410)과 중첩할 수 있다. 또한, 제4 주사 라인(230)의 열방향 폭은 제3 주사 라인(420)의 열방향 폭보다 작거나 동일할 수 있으며, 제3 주사 라인(420)은 제4 주사 라인(230)과 완전히 중첩하되, 제4 주사 라인(230)은 일부만이 제3 주사 라인(420)과 중첩할 수 있다.
제2 주사 라인(410)의 형상은 제1 주사 라인(210)의 형상과 실질적으로 동일할 수 있으며, 제3 주사 라인(420)의 형상은 제4 주사 라인(230)의 형상과 실질적으로 동일할 수 있다. 여기서, 형상이 동일하다는 의미는 크기까지 동일하다는 의미가 아니며, 동일한 패턴으로 형성될 수 있음을 의미한다.
아울러, 하나의 화소(PX)에서 제1 주사 라인(210)의 평면도상 면적은 제2 주사 라인(410)의 평면도상 면적보다 클 수 있으며, 제4 주사 라인(230)의 평면도상 면적은 제3 주사 라인(420)의 평면도상 면적보다 클 수 있다.
다만, 이에 제한되는 것은 아니고, 예를 들어, 제1 주사 라인(210)과 제2 주사 라인(410)이 상부 반도체 패턴(310)과 중첩하는 영역에서만, 제1 주사 라인(210)의 열방향 폭은 제2 주사 라인(410)의 열방향 폭보다 크거나 동일하고, 상기 영역에서 제2 주사 라인(410)은 제1 주사 라인(210)과 완전히 중첩할 수 있다. 상기 영역 외에서 제1 주사 라인(210)의 열방향 폭은 제2 주사 라인(410)의 열방향 폭보다 작을 수 있다. 또한, 상기 영역 외에서 제1 주사 라인(210)과 제2 주사 라인(410)은 서로 일부만 중첩하거나, 중첩하지 않을 수도 있다. 아울러, 제4 주사 라인(230)과 제3 주사 라인(420)이 상부 반도체 패턴(310)과 중첩하는 영역에서만, 제4 주사 라인(230)의 열방향 폭은 제3 주사 라인(420)의 열방향 폭보다 크거나 동일하고, 상기 영역에서 제3 주사 라인(420)은 제4 주사 라인(230)과 완전히 중첩할 수 있다. 상기 영역 외에서 제4 주사 라인(230)의 열방향 폭은 제3 주사 라인(420)의 열방향 폭보다 작을 수 있다. 또한, 상기 영역 외에서 제4 주사 라인(230)과 제3 주사 라인(420)은 서로 일부만 중첩하거나, 중첩하지 않을 수도 있다.
제3 트랜지스터(T3)의 채널 영역(CT3)의 열방향 폭은 제2 주사 라인(410)의 열방향 폭보다 크지 않으며, 제3 트랜지스터(T3)의 채널 영역(CT3)은 제1 주사 라인(210)과 완전히 중첩할 수 있다. 즉, 제1 주사 라인(210)의 열방향 폭은 제3 트랜지스터(T3)의 채널 영역(CT3)의 열방향 폭보다 크거나 같으며, 평면도상 제1 주사 라인(210)은 제3 트랜지스터(T3)의 채널 영역(CT3)을 둘러싸고 있을 수 있다.
또한, 제4 트랜지스터(T4)의 채널 영역(CT4)의 열방향 폭은 제3 주사 라인(420)의 열방향 폭보다 크지 않으며, 제4 트랜지스터(T4)의 채널 영역(CT4)은 제4 주사 라인(230)과 완전히 중첩할 수 있다. 즉, 제4 주사 라인(230)의 열방향 폭은 제4 트랜지스터(T4)의 채널 영역(CT4)의 열방향 폭보다 크거나 같으며, 평면도상 제4 주사 라인(230)은 제4 트랜지스터(T4)의 채널 영역(CT4)을 둘러싸고 있을 수 있다.
제2 트랜지스터(T2)는 하부 반도체층(100) 상에서 제1 주사 라인(210)과 중첩하는 영역에서 형성되고, 제3 트랜지스터는 상부 반도체 패턴(310)과 제2 주사 라인(410)이 중첩하는 영역에서 형성되고, 제2 주사 라인(410)은 제1 주사 라인(210)과 중첩하므로, 제2 트랜지스터(T2)는 제2 주사 라인(410)과 중첩할 수 있으며, 제3 트랜지스터(T3)는 제1 주사 라인(210)과 중첩할 수 있다. 다시 말해서, 제2 트래지스터(T2) 및 제3 트랜지스터(T3)는 하나의 주사 라인(예를 들어, 제1 주사 라인(210) 또는 제4 주사 라인(410))을 따라 형성될 수 있다. 즉, 제1 주사 라인(210)의 연장 방향 및 제2 주사 라인(410)의 연장 방향을 따라 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 번갈아 가면서 형성될 수 있다.
또한, 제7 트랜지스터(T7)는 하부 반도체층(100) 상에서 제4 주사 라인(230)과 중첩하는 영역에서 형성되고, 제4 트랜지스터는 상부 반도체 패턴(310)과 제3 주사 라인(420)이 중첩하는 영역에서 형성되고, 제3 주사 라인(420)은 제4 주사 라인(230)과 중첩하므로, 제7 트랜지스터(T7)는 제3 주사 라인(420)과 중첩할 수 있으며, 제4 트랜지스터(T4)는 제4 주사 라인(230)과 중첩할 수 있다. 다시 말해서, 제4 트래지스터(T4) 및 제7 트랜지스터(T7)는 하나의 주사 라인(예를 들어, 제2 주사 라인(230) 또는 제3 주사 라인(420))을 따라 형성될 수 있다. 즉, 제4 주사 라인(210)의 연장 방향 및 제3 주사 라인(420)의 연장 방향을 따라 제4 트랜지스터(T4)와 제7 트랜지스터(T7)가 번갈아 가면서 형성될 수 있다.
제1 주사 라인(210) 및 제4 주사 라인(230)은 각각 하나의 트랜지스터에서 게이트 전극의 역할을 수행할 수 있으며, 동시에 인접한 다른 트랜지스터에서 하부 차광 패턴의 역할도 수행할 수 있다. 하부 차광 패턴이란 표시 장치(1)의 하부 방향에서 입사되는 광이 상부에 위치한 상부 반도체 패턴(310)으로 진입하는 것을 방지하는 역할을 하는 구성을 의미한다. 하부 차광 패턴은 상부 반도체 패턴(310)에 채널을 형성하는 트랜지스터(예를 들어, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4))의 채널 영역과 중첩할 수 있다.
예를 들어, 제1 주사 라인(210)은 제2 트랜지스터(T2)가 배치된 영역(이하, 제2 트랜지스터 영역(AT2))에서 하부 반도체층(100)과 제2 주사 라인(410) 사이에 배치되어 제2 트랜지스터(T2)의 게이트 전극 역할을 수행할 수 있다. 아울러, 제1 주사 라인(210)은 제2 트랜지스터(T2)의 우측에 위치하는 제3 트랜지스터(T3)가 배치된 영역(이하, 제3 트랜지스터 영역(AT3))에서 상부 반도체 패턴(310) 및 제2 주사 라인(410)의 하부에 배치되어 제3 트랜지스터(T3)의 하부 차광 패턴 역할을 수행할 수 있다.
또한, 제4 주사 라인(230)은 제4 트랜지스터(T4)가 배치된 영역(이하, 제4 트랜지스터 영역(AT4))에서 상부 반도체 패턴(310) 및 제3 주사 라인(420)의 하부에 배치되어 제4 트랜지스터(T4)의 하부 차광 패턴 역할을 수행할 수 있다. 아울러, 제4 주사 라인(230)은 제4 트랜지스터(T4)의 우측에 위치하는 제7 트랜지스터(T7)가 배치된 영역(이하, 제7 트랜지스터 영역(AT7))에서 하부 반도체층(100)과 제3 주사 라인(420) 사이에 배치되어 제7 트랜지스터(T7)의 게이트 전극 역할을 수행할 수 있다.
이와 같이 서로 다른 영역에서 하나의 주사 라인(예를 들어, 제1 주사 라인(210) 및 제4 주사 라인(230))을 게이트 전극 및 하부 차광 패턴으로 사용함에 따라, 별도의 하부 차광 패턴이 불필요할 수 있다. 즉, 하나의 화소에서 상기 별도의 하부 차광 패턴을 설계하기 위한 별도의 공간이 불필요할 수 있어, 하나의 화소에 필요한 공간이 감소한다. 이에 따라, 표시 장치(1)에 더 많은 화소를 배치할 수 있어 해상도가 향상될 수 있다.
다시 도 3 내지 도 6을 참조하면, 제1 초기화 전압 라인(430) 및 제2 초기화 전압 라인(440)은 평면상 제4 주사 라인(230)과 발광 제어 라인(220) 사이에 위치할 수 있다. 제1 초기화 전압 라인(430)은 제2 초기화 전압 라인(440)의 상측에 위치할 수 있다. 도면으로 도시하지는 않았지만, 제2 초기화 전압 라인(440)은 제1 초기화 전압 라인(430)과 표시부 외측에서 콘택홀을 통해 전기적으로 연결되거나, 외부 전압원으로부터 직접 제1 초기화 전압 라인(430)과 동일한 초기화 전압(VINT)을 제공받을 수 있다. 다른 실시예에서, 제1 초기화 전압 라인(430)과 제2 초기화 전압 라인(440) 중 어느 하나는 생략될 수도 있다.
제2 주사 라인(410)은 제3 트랜지스터(T3)의 게이트 전극을, 제3 주사 라인(420)은 제4 트랜지스터(T4)의 게이트 전극을, 제2 발광 제어 라인(340)은 제7 트랜지스터(T6)의 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)의 게이트 전극, 제4 트랜지스터(T4)의 게이트 전극 및 제7 트랜지스터(T6)의 게이트 전극은 주변 라인보다 폭이 확장되어 있을 수 있지만, 이에 제한되는 것은 아니다.
제2 도전층(400)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제4 절연층(740)은 제2 도전층(400)을 덮는다. 제4 절연층(740)은 대체로 기판(SUB1)의 전체 면에 걸쳐 배치될 수 있다. 제4 절연층(740)은 제2 도전층(400)과 제3 도전층(500)을 절연시키는 역할을 한다. 제4 절연층(740)은 층간 절연막일 수 있다. 제4 절연층(740)은 상술한 제2 절연층(720)과 동일한 물질을 포함하거나, 제2 절연층(720)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 제4 절연층(740)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다
제3 도전층(500)은 제4 절연층 상에 배치될 수 있다. 제3 도전층(500)은 데이터 신호(도 2의 'DATA', 이하 동일)를 전달하는 데이터 라인(560), 제1 전원 전압(도 2의 'ELVDD', 이하 동일)을 공급하는 제1 전원 전압 라인(570) 및 복수의 데이터 패턴들(510, 520, 530, 540, 550)을 포함할 수 있다.
데이터 라인(560)은 열 방향을 따라 연장될 수 있다. 데이터 라인(560)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 데이터 라인(560)은 화소의 좌측에 인접하여 배치될 수 있다. 데이터 라인(560)은 하부 반도체층(100)의 제1 세로부(110)와 중첩할 수 있다.
데이터 라인(560)은 제4 절연층, 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 하부 반도체층(100)의 제1 세로부(110)의 제1 영역(111)을 노출하는 제1 콘택홀(CNT1)을 통해 하부 반도체층(100)의 제1 세로부(110)의 제1 영역(111)과 콘택할 수 있다. 제1 콘택홀(CNT1)은 평면상 제1 주사 라인(210)의 상측에 위치할 수 있지만 이에 제한되지 않는다.
제1 전원 전압 라인(570)은 열 방향을 따라 연장될 수 있다. 제1 전원 전압 라인(570)은 열 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 제1 전원 전압 라인(570)은 대체로 화소의 좌측에 인접하되 데이터 라인(560)의 우측에 배치될 수 있지만 이에 제한되지 않는다.
데이터 라인(560)은 제4 절연층, 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 하부 반도체층(100)의 제1 세로부(110)의 제2 영역(112)을 노출하는 제2 콘택홀(CNT2)을 통해 하부 반도체층(100)의 제1 세로부(110)의 제2 영역(112)과 콘택할 수 있다. 제2 콘택홀(CNT2)은 평면상 발광 제어 라인(220)의 하측에 위치할 수 있지만 이에 제한되지 않는다.
제1 전원 전압 라인(570)은 제4 절연층(740) 및 제3 절연층(730)을 관통하여 유지 커패시터 전극(320)을 노출하는 제3 콘택홀(CNT3)을 통해 유지 커패시터 전극(320)과 콘택할 수 있다.
복수의 데이터 패턴은 제1 데이터 패턴(510), 제2 데이터 패턴(520), 제3 데이터 패턴(530), 제4 데이터 패턴(540) 및 제5 데이터 패턴(550)을 포함할 수 있다. 각 데이터 패턴(510, 520, 530, 540, 550)은 대체로 열 방향으로 연장된 형상을 갖되, 각 데이터 패턴(510, 520, 530, 540, 550)의 열 방향의 길이는 화소의 열 방향 길이보다 작다. 각 데이터 패턴(510, 520, 530, 540, 550)은 상호 물리적으로 이격되어 있다. 각 데이터 패턴(510, 520, 530, 540, 550)은 서로 떨어진 부위를 전기적으로 연결한다.
제1 데이터 패턴(510)은 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩할 수 있다. 제1 데이터 패턴(510)은 상기 중첩 영역에서 제4 절연층(740), 제3 절연층(730) 및 제2 절연층(720)을 관통하여 제1 트랜지스터(T1) 게이트 전극(240)을 노출하는 제4 콘택홀(CNT4)을 통해 제1 트랜지스터(T1) 게이트 전극(240)과 전기적으로 연결될 수 있다. 제4 콘택홀(CNT4)은 유지 커패시터 전극(320)의 개구 내에 위치할 수 있다. 제4 콘택홀(CNT4) 내부의 제1 데이터 패턴(510)과 그에 인접한 유지 커패시터 전극(320)은 제3 절연층(730) 및 제4 절연층(740)을 통해 상호 절연될 수 있다.
제1 데이터 패턴(510)은 또한 제1 트랜지스터(T1) 게이트 전극(240)과의 중첩 영역으로부터 상측으로 연장되어 제1 주사 라인(210) 및 제2 주사 라인(410)과 절연되어 교차할 수 있다. 제1 데이터 패턴(510)은 상측으로 더 연장되어 상부 반도체 패턴(310)과 중첩할 수 있다. 상기 중첩 영역에서 제1 데이터 패턴(510)은 제4 절연층(740) 및 제3 절연층(730)을 관통하여 상부 반도체 패턴(310)을 노출하는 제5 콘택홀(CNT5)을 통해 상부 반도체 패턴(310)과 전기적으로 연결될 수 있다.
제2 데이터 패턴(520)은 하부 반도체층(100)의 제1 가로부(130) 및/또는 제2 세로부의 제3 영역(121)과 중첩할 수 있다. 제2 데이터 패턴(520)은 상기 중첩 부분에서 제4 절연층(740), 제3 절연층(730), 제2 절연층(720), 및 제1 절연층(710)을 관통하여 하부 반도체층(100)의 제1 가로부(130) 및/또는 제2 세로부의 제3 영역(121)을 노출하는 제6 콘택홀(CNT6)을 통해 하부 반도체층(100)의 제1 가로부(130) 및/또는 제2 세로부의 제3 영역(121)과 콘택할 수 있다.
제2 데이터 패턴(520)은 또한 하부 반도체층(100)의 제1 가로부(130) 및/또는 제2 세로부의 제3 영역(121)과의 중첩 영역으로부터 상측으로 연장되어 상부 반도체 패턴(310)의 제4 가로부(312)와 중첩할 수 있다. 제2 데이터 패턴(520)은 상기 중첩 영역에서 제4 절연층(740) 및 제3 절연층(730)을 관통하여 상부 반도체 패턴(310)의 제4 가로부(312)를 노출하는 제7 콘택홀(CNT7)을 통해 상부 반도체 패턴(310)의 제4 가로부(312)과 콘택할 수 있다. 이에 따라, 하부 반도체층(100)과 상부 반도체 패턴(310)의 제4 가로부(312)는 제2 데이터 패턴(520)을 통해 상호 전기적으로 연결될 수 있다.
제3 데이터 패턴(530)은 상부 반도체 패턴(310)의 제3 세로부(311)와 중첩할 수 있다. 제3 데이터 패턴(530)은 상기 중첩 영역에서 제4 절연층(740) 및 제3 절연층(730)을 관통하여 상부 반도체 패턴(310)의 제3 세로부(311)를 노출하는 제8 콘택홀(CNT8)을 통해 상부 반도체 패턴(310)의 제3 세로부(311)와 콘택할 수 있다.
제3 데이터 패턴(530)은 또한 상부 반도체 패턴(310)의 제3 세로부(311)와의 중첩 영역으로부터 평면상 상측으로 연장되어 제2 초기화 전압 라인(440)과 절연되어 교차할 수 있다. 제3 데이터 패턴(530)은 제2 초기화 전압 라인(440)과의 교차 영역으로부터 상측으로 더욱 연장되어 제1 초기화 전압 라인(430)과 중첩할 수 있다. 상기 중첩 영역에서 제3 데이터 패턴(530)은 제4 절연층(740)을 관통하여 제1 초기화 전압 라인(430)을 노출하는 제9 콘택홀(CNT9)을 통해 제1 초기화 전압 라인(430)과 콘택할 수 있다. 따라서, 상부 반도체 패턴(310)의 제3 세로부(311)와 제1 초기화 전압 라인(430)은 제9 콘택홀(CNT9)을 통해 전기적으로 연결될 수 있다.
제4 데이터 패턴(540)은 하부 반도체층(100)의 제2 세로부(120)의 제4 영역(122)과 중첩할 수 있다. 상기 중첩 영역에서 제4 데이터 패턴(540)은 제4 절연층(740), 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 하부 반도체층(100)의 제2 세로부(120)의 제4 영역(122)을 노출하는 제10 콘택홀(CNT10)을 통해 하부 반도체층(100)의 제2 세로부(120)의 제4 영역(122)과 콘택할 수 있다. 제10 콘택홀(CNT10)은 제3 주사 라인(420) 및 제4 주사 라인(230)의 하측에 위치할 수 있으나, 이에 제한되는 것은 아니다.
제4 데이터 패턴(540)은 또한 하부 반도체층(100)의 제2 세로부(120)의 제4 영역(122)과의 중첩 영역으로부터 상측으로 더 연장되어 제3 주사 라인(420) 및 제4 주사 라인(230)과 절연되어 교차할 수 있다. 제4 데이터 패턴(540)은 제3 주사 라인(420) 및 제4 주사 라인(230)과의 교차 영역으로부터 상측으로 더욱 연장되어 제2 초기화 전압 라인(440)과 중첩할 수 있다. 상기 중첩 영역에서 제4 데이터 패턴(540)은 제4 절연층(740)을 관통하여 제2 초기화 전압 라인(440)을 노출하는 제11 콘택홀(CNT11)을 통해 제2 초기화 전압 라인(440)과 콘택할 수 있다. 따라서, 하부 반도체층(100)의 제2 세로부(120)의 제4 영역(122)과 제2 초기화 전압 라인(440)은 제11 콘택홀(CNT11)을 통해 전기적으로 연결될 수 있다.
제5 데이터 패턴(550)은 하부 반도체층(100)의 제2 세로부(120)의 제3 영역(121)과 중첩할 수 있다. 제5 데이터 패턴(550)은 상기 중첩 영역에서 제4 절연층(740), 제3 절연층(730), 제2 절연층(720) 및 제1 절연층(710)을 관통하여 하부 반도체층(100)의 제2 세로부(120)의 제3 영역(121)을 노출하는 제12 콘택홀(CNT12)을 통해 하부 반도체층(100)의 제2 세로부(120)의 제3 영역(121)과 콘택할 수 있다. 제5 데이터 패턴(550)은 화소의 애노드 전극과 연결될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
제3 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(500)은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(500)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
도면으로 도시하지는 않았지만, 제3 도전층(500) 상에는 순차적으로 제5 절연층, 제4 도전층(600), 유기 발광층 및 제5 도전층이 배치될 수 있다. 유기발광 다이오드의 애노드 전극(ANO)은 제4 도전층(600)으로 이루어지고, 캐소드 전극은 제5 도전층으로 이루어질 수 있다. 애노드 전극(ANO)은 제5 절연층을 관통하는 콘택홀을 통해 제5 데이터 패턴(550)과 전기적으로 연결될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 10은 다른 실시예에 따른 제1 도전층과 제2 도전층의 레이아웃도이다. 도 11은 도 10의 E-E'선과 F-F'선을 따라 자른 단면도이다. 도 12는 도 10의 G-G'선과 H-H'선을 따라 자른 단면도이다.
도 10 내지 도 12를 참조하면, 본 실시예에 따른 제1 도전층(200_1)은 제1 발광 제어 라인(221_1) 및 제2 발광 제어 라인(222_1)을 포함하며, 제2 주사 라인(410)은 제1 발광 제어 라인(221_1)과 중첩하며, 제3 주사 라인(420)은 제2 발광 제어 라인(222_1)과 중첩한다는 점에서 도 4의 실시예와 차이가 있다.
구체적으로 설명하면, 제1 도전층(200_1)은 제1 주사 라인(210), 제4 주사 라인(230), 제1 트랜지스터(T1)의 게이트 전극(240) 뿐만 아니라, 제1 발광 제어 라인(221_1) 및 제2 발광 제어 라인(222_1)을 포함한다. 제2 도전층(400)은 제2 주사 라인(410), 제3 주사 라인(420), 제1 초기화 전압 라인(430) 및 제2 초기화 전압 라인(440)을 포함한다.
제2 주사 라인(410)은 제1 발광 제어 라인(221_1)과 동일한 방향 즉, 행방향으로 연장되며, 제2 주사 라인(410)은 제1 발광 제어 라인(221_1)과 중첩한다. 상기 중첩 영역은 제5 트랜지스터(T5) 및 제3 트랜지스터(T3)와 중첩할 수 있다. 또한, 제3 주사 라인(420)은 제2 발광 제어 라인(222_1)과 동일한 방향 즉, 행 방향으로 연장되며, 제3 주사 라인(420)은 제2 발광 제어 라인(222_1)과 중첩한다. 상기 중첩 영역은 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)와 중첩할 수 있다.
이에 따라, 제1 발광 제어 라인(221_1)은 제5 트랜지스터(T5)이 배치된 영역(이하, 제5 트랜지스터 영역(AT5))에서 제5 트랜지스터(T5)의 게이트 전극의 역할을 수행하면서, 동시에 제3 트랜지스터 영역(AT3)에서 제3 트랜지스터(T3)의 하부 차광 패턴의 역할을 수행할 수 있다. 아울러, 제2 발광 제어 라인(222_1)은 제6 트랜지스터(T6)이 배치된 영역(이하, 제6 트랜지스터 영역(AT6))에서 제6 트랜지스터(T6)의 게이트 전극의 역할을 수행하면서, 동시에 제4 트랜지스터 영역(AT4)에서 제4 트랜지스터(T4)의 하부 차광 패턴의 역할을 수행할 수 있다.
이 경우에도 별도의 하부 차광 패턴이 불필요할 수 있으므로, 하나의 화소에서 별도의 하부 차광 패턴을 설계하기 위한 별도의 공간이 불필요할 수 있다. 하나의 화소에 필요한 공간이 감소되며, 표시 장치(1)에 더 많은 화소를 배치할 수 있어 해상도가 향상될 수 있다. 아울러, 본 실시예의 경우 발광 제어 라인(221_1, 222_1)이 NMOS 트랜지스터인 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 하부 차광 패턴으로 사용되고, 발광 제어 라인은 발광 시 긴 시간동안 로우 레벨 전압으로 유지될 수 있으므로, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 오프 특성에 유리할 수 있다. 따라서, 누설전류가 발생하는 것을 방지할 수 있고, 표시 장치(1)를 보다 안정적으로 구동시킬 수 있다.
도 13은 또 다른 실시예에 따른 제1 도전층과 제2 도전층의 레이아웃도이다. 도 14은 도 13의 ⅩⅣ-ⅩⅣ'선을 따라 자른 단면도이다. 도 15는 도 13의 ⅩⅤ-ⅩⅤ'선을 따라 자른 단면도이다.
도 13 내지 도 15를 참조하면, 본 실시예에 따른 제1 도전층(200_2)은 제1 초기화 전압 라인(250) 및 제2 초기화 전압 라인(260)을 포함하고, 제2 주사 라인(410)은 제1 초기화 전압 라인(250)과 중첩하며, 제3 주사 라인(240)은 제2 초기화 전압 라인(260)과 중첩한다는 점에서 도 4의 실시예와 차이가 있다.
구체적으로 설명하면, 제1 도전층(200_2)은 제1 주사 라인(210), 발광 제어 라인(220), 제4 주사 라인(230), 제1 트랜지스터(T1)의 게이트 전극(240) 뿐만 아니라, 제1 초기화 전압 라인(250) 및 제2 초기화 전압 라인(260)을 포함하고, 제2 도전층(400_2)은 제2 주사 라인(410) 및 제3 주사 라인(420)을 포함한다. 즉, 제1 초기화 전압 라인(250) 및 제2 초기화 전압 라인(260)은 제1 주사 라인(210), 발광 제어 라인(220), 제4 주사 라인(230), 제1 트랜지스터(T1)의 게이트 전극(240)과 동일한 층에 배치될 수 있다.
제2 주사 라인(410)은 제1 초기화 전압 라인(250)과 동일한 방향 즉, 행방향으로 연장되며, 제2 주사 라인(410)은 제1 초기화 전압 라인(250)과 중첩한다. 상기 중첩 영역은 제3 트랜지스터(T3)와 중첩할 수 있다. 또한, 제3 주사 라인(420)은 제2 초기화 전압 라인(260)과 동일한 방향 즉, 행 방향으로 연장되며, 제3 주사 라인(420)은 제2 초기화 전압 라인(260)과 중첩한다. 상기 중첩 영역은 제4 트랜지스터(T4)와 중첩할 수 있다.
이에 따라, 외부 전원으로부터 초기화 전압을 전달하는 제1 초기화 전압 라인(250)과 제2 초기화 전압 라인(260)은 하부 차광 패턴의 역할을 수행할 수 있다. 다시 말해서, 제1 초기화 전압 라인(250)은 제3 트랜지스터 영역(AT3)에서 제3 트랜지스터(T3)의 하부 차광 패턴의 역할을 수행할 수 있으며, 제2 초기화 전압 라인(260)은 제4 트랜지스터 영역(AT4)에서 제4 트랜지스터(T4)의 하부 차광 패턴의 역할을 수행할 수 있다.
이 경우에도 별도의 하부 차광 패턴이 불필요할 수 있으므로, 하나의 화소에서 별도의 하부 차광 패턴을 설계하기 위한 별도의 공간이 불필요할 수 있다. 하나의 화소에 필요한 공간이 감소되며, 표시 장치(1)에 더 많은 화소를 배치할 수 있어 해상도가 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 반도체층
200: 제1 도전층
300: 상부 반도체층
400: 제2 도전층
500: 제3 도전층
600: 제4 도전층

Claims (20)

  1. 제1 방향으로 연장되는 신호 라인;
    게이트 전극에 인가되는 전압에 따라 제1 전극으로부터 제2 전극으로 흐르는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 연결되며, 상기 구동 전류에 따라 발광하는 발광 소자;
    상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되며, 데이터 전압을 전달하는 제2 트랜지스터;
    상기 제2 트랜지스터의 게이트 전극에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 제1 주사 라인;
    제1 전극이 상기 제1 트랜지스터의 상기 제2 전극과 전기적으로 연결되며, 제2 전극이 상기 제1 트랜지스터의 상기 게이트 전극과 전기적으로 연결되는 제3 트랜지스터; 및
    상기 제3 트랜지스터의 게이트 전극에 전기적으로 연결되고, 상기 제1 방향으로 연장되는 제2 주사 라인을 포함하며,
    상기 제2 주사 라인은 상기 신호 라인과 상기 제1 주사 라인 중 어느 하나와 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고,
    상기 제3 트랜지스터는 NMOS 트랜지스터인 표시 장치.
  3. 제2 항에 있어서,
    상기 PMOS 트랜지스터는 다결정 실리콘을 포함하고,
    상기 NMOS 트랜지스터는 산화물 반도체를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 주사 라인은 상기 제1 주사 라인과 중첩하되,
    상기 제3 트랜지스터는 상기 제2 주사 라인과 중첩하는 채널 영역을 포함하고, 상기 제3 트랜지스터의 상기 채널 영역은 상기 제1 주사 라인과 중첩하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 트랜지스터의 상기 채널 영역은 상기 제1 주사 라인과 상기 제2 주사 라인 사이에 배치되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 트랜지스터는 상기 제1 주사 라인과 중첩하는 채널 영역을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 트랜지스터의 상기 채널 영역은 상기 제2 주사 라인과 중첩하며, 상기 제1 주사 라인은 상기 제2 트랜지스터의 상기 채널 영역과 상기 제2 주사 라인 사이에 배치되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 주사 라인의 상기 제1 방향과 수직인 제2 방향으로의 폭은 상기 제2 주사 라인의 상기 제2 방향으로의 폭보다 큰 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 주사 라인은 전부 상기 제1 주사 라인과 중첩하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 주사 라인은 상기 신호 라인과 중첩하되, 상기 신호 라인은 발광 제어 신호를 전달하는 발광 제어 라인인 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 주사 라인은 상기 신호 라인과 중첩하되, 상기 신호 라인은 초기화 전압을 전달하는 초기화 전압 라인인 표시 장치.
  12. 제1 항에 있어서,
    제1 전극이 상기 제3 트랜지스터의 상기 제2 전극과 전기적으로 연결되는 제4 트랜지스터;
    상기 제4 트랜지스터의 게이트 전극과 전기적으로 연결된 제3 주사 라인;
    상기 제4 트랜지스터의 제2 전극과 전기적으로 연결되는 제5 트랜지스터; 및
    상기 제5 트랜지스터의 게이트 전극과 전기적으로 연결된 제4 주사 라인을 더 포함하고,
    상기 제3 주사 라인과 상기 제4 주사 라인은 상기 제1 방향으로 연장되며, 서로 중첩하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제4 트랜지스터는 상기 제3 주사 라인과 중첩하는 채널 영역을 포함하고, 상기 제4 트랜지스터의 상기 채널 영역은 상기 제4 주사 라인과 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제4 트랜지스터의 상기 채널 영역은 상기 제3 주사 라인과 상기 제4 주사 라인 사이에 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제5 트랜지스터는 상기 제4 주사 라인과 중첩하는 채널 영역을 포함하는 표시 장치.
  16. 제12 항에 있어서,
    상기 제4 트랜지스터는 NMOS 트랜지스터이고,
    상기 제5 트랜지스터는 PMOS 트랜지스터인 표시 장치.
  17. 기판;
    상기 기판 상에 배치된 제1 반도체층;
    상기 제1 반도체층을 덮으며, 상기 기판 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 제1 방향으로 연장되는 제1 주사 라인을 포함하는 제1 도전층;
    상기 제1 도전층을 덮으며, 상기 제1 절연층 상에 배치되는 제2 절연층;
    상기 제2 절연층 상에 배치되는 제2 반도체층;
    상기 제2 반도체층을 덮으며, 상기 제2 절연층 상에 배치되는 제3 절연층; 및
    상기 제3 절연층 상에 배치되며, 상기 제1 방향으로 연장되는 제2 주사 라인을 포함하는 제2 도전층을 포함하고,
    상기 제1 주사 라인과 상기 제2 주사 라인은 중첩하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 반도체층은 다결정 실리콘을 포함하고,
    상기 제2 반도체층은 산화물 반도체를 포함하는 표시 장치.
  19. 제17 항에 있어서,
    상기 제2 반도체층은 상기 제2 주사 라인과 중첩하는 제1 중첩 영역을 포함하고, 상기 제1 중첩 영역은 상기 제1 주사 라인과 중첩하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 반도체층은 상기 제1 주사 라인과 중첩하는 제2 중첩 영역을 포함하고, 상기 제2 중첩 영역은 상기 제2 주사 라인과 중첩하는 표시 장치.
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