CN114093914A - 显示装置 - Google Patents

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金应泽
金希娟
申晃燮
李娜莱
李珍淑
李宅根
曹柱铉
崔贞美
崔洪准
黄荣仁
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Abstract

提供了显示装置。显示装置包括：包含有顺序地层叠的第一衬底和第二衬底的基础衬底、布置在第一衬底和第二衬底中的至少一个上的下半导体层、布置在基础衬底上的缓冲层、布置在缓冲层上并且包括第一晶体管的第一有源层和第二晶体管的第二有源层的有源半导体层、布置在有源半导体层上的第一绝缘层以及布置在第一绝缘层上并且包括第一晶体管的第一栅电极和第二晶体管的第二栅电极的第一导电层，其中，下半导体层与第一有源层重叠，并且不与第二有源层重叠。

Description

显示装置
本申请要求于2020年8月24日提交到韩国知识产权局的第10-2020-0106320号韩国专利申请的优先权以及从其获得的所有权益，该韩国专利申请的公开内容通过引用以其整体并入本文。
技术领域
本公开涉及显示装置。
背景技术
显示装置显示用于诸如智能电话、平板个人电脑(PC)、数码相机、笔记本电脑、导航仪和电视机(TV)的各种电子设备的图像。
显示装置可为平板显示装置，诸如液晶显示装置、场发射显示装置或有机发光显示装置。在各种平板显示装置中，有机发光显示装置包括排列有发光元件的显示面板，而没有向显示面板提供光的背光。
发明内容
本公开提供一种显示装置，该显示装置具有元件特性改善的用于驱动发光元件的半导体元件。
然而，本公开不限于本文中阐述的实例和/或实施方式。通过参照下面给出的本公开的详细描述，本公开对于本领域的普通技术人员将变得更加显而易见。
根据本公开的实施方式，显示装置包括：包含有顺序地层叠的第一衬底和第二衬底的基础衬底、布置在第一衬底和第二衬底中的至少一个上的下半导体层、布置在基础衬底上的缓冲层、布置在缓冲层上并且包括第一晶体管的第一有源层和第二晶体管的第二有源层的有源半导体层、布置在有源半导体层上的第一绝缘层、以及布置在第一绝缘层上并且包括第一晶体管的第一栅电极和第二晶体管的第二栅电极的第一导电层，其中，下半导体层与第一有源层重叠，并且不与第二有源层重叠。
显示装置还可包括发光元件。第一晶体管可包括第一电极和第二电极，并且根据施加到第一栅电极的电压来控制从第一电极向第二电极流动的驱动电流。第二晶体管可布置在第一晶体管的第一栅电极与第二电极之间。发光元件可电连接到第一晶体管的第二电极并且根据驱动电流来发射光。
下半导体层可包括非晶硅。
有源半导体层可包括多晶硅和氧化物半导体中的至少一种。
下半导体层可包括在厚度方向上与第二晶体管的沟道区的至少一部分重叠的开口。
下半导体层可布置在第一衬底与第二衬底之间，并且下半导体层可具有在1nm至5nm的范围内的厚度。
下半导体层可布置在第一衬底和第二衬底上方，并且下半导体层可具有在20nm至50nm的范围内的厚度。
显示装置还可包括布置在第一导电层上的第二绝缘层、以及布置在第二绝缘层上并且与第二晶体管的第二有源层至少部分地重叠的遮光图案。相同的电压可施加到遮光图案和第二晶体管的第二栅电极。
显示装置还可包括布置在遮光图案上的第三绝缘层、以及布置在第三绝缘层上并且包括连接图案的第二导电层。第一导电层还可包括电连接到第二晶体管的第二栅电极的第一扫描线。连接图案可通过穿透第三绝缘层以暴露遮光图案的第一接触孔电连接到遮光图案，并且还可通过穿透第三绝缘层和第二绝缘层以暴露第一扫描线的第二接触孔电连接到第一扫描线。
扫描信号可施加到遮光图案和第二晶体管的第二栅电极。
第二导电层还可包括第一晶体管的第一电极和第二电极。
第一导电层还可包括电连接到第二晶体管的第二栅电极的第一扫描线。遮光图案可与第一扫描线重叠。在与第一扫描线重叠的区域中，遮光图案可通过穿透第二绝缘层以暴露第一扫描线的第三接触孔电连接到第一扫描线。
第二晶体管可包括施加有相同的扫描信号的第一子晶体管和第二子晶体管。遮光图案可与连接第一子晶体管的第一沟道区与第二子晶体管的第二沟道区的连接区重叠。
根据本公开的实施方式，显示装置包括第一晶体管、发光元件、第二晶体管和下半导体层，第一晶体管包括包含有与第一栅电极重叠的第一沟道区的第一有源层并且根据施加到第一栅电极的电压来控制流过第一沟道区的驱动电流，发光元件电连接到第一晶体管并且根据驱动电流来发射光，第二晶体管电连接到第一晶体管的第一栅电极并且包括包含有第二沟道区的第二有源层，下半导体层布置在第一晶体管的第一有源层下方并且与第一晶体管的第一沟道区的至少一部分重叠，其中，下半导体层不与第二晶体管的第二沟道区重叠。
下半导体层可包括非晶硅。
第一有源层和第二有源层中的每个可包括多晶硅和氧化物半导体中的至少一种。
根据本公开的实施方式，显示装置包括：衬底、布置在衬底上的下半导体层、布置在下半导体层上的缓冲层、包括第一子晶体管和第二子晶体管的第一晶体管、布置在缓冲层上并且包括第一子晶体管的第一沟道区和第二子晶体管的第二沟道区的有源半导体层、布置在有源半导体层上的第一绝缘层、布置在第一绝缘层上并且包括第一子晶体管的第一栅电极和第二子晶体管的第二栅电极的第一导电层、布置在第一导电层上的第二绝缘层、以及布置在第二绝缘层上并且与连接第一子晶体管的第一沟道区与第二子晶体管的第二沟道区的连接区重叠的遮光图案，其中，相同的电压施加到遮光图案、第一子晶体管和第二子晶体管。
下半导体层可不与第一子晶体管的第一沟道区和第二子晶体管的第二沟道区重叠。
显示装置还可包括覆盖遮光图案的第三绝缘层、以及布置在第三绝缘层上并且包括连接图案的第二导电层。第一导电层还可包括电连接到第一子晶体管的第一栅电极和第二子晶体管的第二栅电极的第一扫描线。连接图案可通过穿透第三绝缘层以暴露遮光图案的第一接触孔电连接到遮光图案，并且还可通过穿透第三绝缘层和第二绝缘层以暴露第一扫描线的第二接触孔电连接到第一扫描线。
第一导电层还可包括电连接到第一子晶体管的第一栅电极和第二子晶体管的第二栅电极的第一扫描线。遮光图案可与第一扫描线重叠。在与第一扫描线重叠的区域中，遮光图案可通过穿透第二绝缘层以暴露第一扫描线的第三接触孔电连接到第一扫描线。
本文中公开的显示装置能改善用于驱动发光元件的半导体元件的特性。
本公开的效果不受前文的限制，并且在不背离本公开的教导的情况下在本文中预期其它各种效果。
附图说明
通过参照附图详细描述本公开的实施方式，本公开的上述和其它方面和特征将变得更加明确，在附图中：
图1是根据实施方式的显示装置的平面图；
图2是图1的显示装置的侧视图，示出了显示装置在其沿厚度方向弯曲的状态下的侧面形状；
图3是具体示出根据实施方式的像素的电路图；
图4是根据实施方式的显示装置的像素的布局图；
图5是图4的下半导体层、半导体层和第一导电层的布局图；
图6是图5的遮光图案的周边的放大图；
图7是沿图4中的线VII-VII'截取的剖面图；
图8示出了沿图4中的线VIIIa-VIIIa'和线VIIIb-VIIIb'截取的剖面图的一部分；
图9是示意地示出在下半导体层中形成的电荷在第一晶体管下方累积的状态的视图；
图10是根据实施方式的第一晶体管的驱动电流相对于数据电压的曲线图；
图11是驱动电压根据第一晶体管下方是否布置有下半导体层的变化的曲线图；
图12是根据实施方式的第三晶体管的驱动电流相对于栅极电压的曲线图；
图13是阈值电压根据第三晶体管下方是否布置有下半导体层的变化的曲线图；
图14是示出位于第三晶体管周围的电荷的排列的剖面图；
图15是阈值电压相对于施加到遮光图案的电压的变化的曲线图；
图16是根据另一实施方式的显示面板的剖面图；
图17是根据另一实施方式的遮光图案的周边的放大图；
图18是沿图17中的线XVIII-XVIII'截取的剖面图；
图19是根据另一实施方式的像素的下半导体层、半导体层和第一导电层的布局图；以及
图20是根据另一实施方式的像素的下半导体层、半导体层和第一导电层的布局图。
具体实施方式
现在在下文中将参照示出了本公开的一些实施方式的附图，对本公开进行更全面的描述。然而，本公开可以不同的形式和/或配置实施，并且不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底和完整的，并且将向本领域技术人员全面地传达本公开的发明概念的范围。
也应理解，当层被称为在另一层或衬底“上”时，该层能直接在另一层或衬底上，或者其间也可存在有一个或多个中间层。在整个本公开中，相同的附图标记指示相同的部件。在附图中，为了清楚起见，层和区的厚度可被放大。
虽然术语“第一”、“第二”等可在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语可用于将一个元件与另一个元件区分开。因此，在不背离本公开的教导的情况下，下面讨论的第一元件可被称为第二元件。作为“第一”元件的元件的描述可不要求或不暗示第二元件或其它元件的存在。术语“第一”、“第二”等也可在本文中用于区分元件的不同类别或组。为了简洁起见，术语“第一”、“第二”等可分别表示“第一类(或第一组)”、“第二类(或第二组)”等。
在下文中，将参照附图对本公开的实施方式进行描述。
图1是根据实施方式的显示装置的平面图。图2是图1的显示装置的侧视图。图2示出了显示装置在其沿厚度方向弯曲的状态下的侧面形状。
用于显示运动图像或静止图像的显示装置1可用作诸如电视机、笔记本电脑、监视器、广告牌、物联网(IOT)以及便携式电子设备的各种产品的显示屏幕，便携式电子设备有诸如移动电话、智能电话、平板个人电脑(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航仪和超移动PC(UMPC)。
根据实施方式的显示装置1在平面图中可具有大致矩形形状。例如，显示装置1可在平面图中具有带尖拐角的矩形形状。然而，本公开不限于此，并且显示装置1可在平面图中具有带圆拐角的矩形形状。
在附图中，在平面图中，第一方向DR1表示显示装置1的水平方向，并且第二方向DR2表示显示装置1的垂直方向。第三方向DR3表示显示装置1的厚度方向。第一方向DR1和第二方向DR2在彼此垂直的方向上彼此相交，并且第三方向DR3在与由第一方向DR1和第二方向DR2限定的平面相交的方向上与第一方向DR1和第二方向DR2两者相交。然而，提及的这些方向应被理解为相对方向，并且本公开不限于上述方向。
除非另有明确限定，否则如本文所使用的，基于第三方向DR3表述的“上部”、“上表面”和“上侧”意味着基于显示装置1的显示表面的一侧，并且基于第三方向DR3表述的“下部”、“下表面”和“下侧”意味着基于显示装置1的显示表面的相反侧。
参照图1和图2，显示装置1可包括显示面板10。显示面板10可为柔性衬底，柔性衬底包括柔性聚合物材料，诸如聚酰亚胺。在这种情况下，显示面板10可被扭曲、弯曲、折叠或卷曲。
显示面板10可为有机发光显示面板。在下面的实施方式中，有机发光显示面板被描述为显示面板10的非限制性实例，但是本公开不限于此，并且可在不背离本公开的范围的情况下使用其它类型的显示面板，诸如液晶显示(LCD)面板、量子点有机发光显示(QD-OLED)面板、量子点液晶显示(QD-LCD)面板、量子纳米发光显示面板(nano NED)和微发光二极管(LED)显示面板。
显示面板10可包括显示图像的显示区域DA、以及不显示图像的非显示区域NDA。在平面图中，显示面板10可划分为显示区域DA和非显示区域NDA。非显示区域NDA可布置成围绕显示区域DA。非显示区域NDA可对应于显示装置1的边框区域。
显示区域DA可具有带尖拐角的矩形形状或带圆拐角的矩形形状。然而，显示区域DA的平面形状不限于矩形，并且可具有圆形形状、椭圆形形状或其它各种形状。
显示区域DA可包括多个像素。像素可排列成矩阵形状。每个像素可包括发光层、以及控制从发光层发射的光量的电路层。电路层可包括信号线、电极和至少一个晶体管。发光层可包括有机发光材料。发光层可由封装层密封。稍后将对像素的详细配置进行描述。
非显示区域NDA可围绕显示区域DA的所有侧面，并且可形成显示区域DA的框架。然而，本公开不限于此。
显示面板10可包括主区域MA、以及在第二方向DR2上与主区域MA的一侧连接的弯曲区域BD。显示面板10还可包括在第二方向DR2上与弯曲区域BD的一侧连接的子区域SA。弯曲区域BD可在厚度方向(例如，第三方向DR3)上弯曲以在厚度方向上使主区域MA与子区域SA重叠。
显示区域DA可位于主区域MA中。非显示区域NDA可排列在主区域MA的显示区域DA的外围边缘部处。
主区域MA可具有与显示装置1的平面形状相似的形状。主区域MA可具有平坦的平面区域。然而，本公开不限于此，并且除了与弯曲区域BD连接的边缘(侧)以外，主区域MA可在多个边缘之中具有至少一个弯曲边缘，并且可形成弯折表面。
在具有至少一个弯曲边缘的主区域MA中，显示区域DA可布置在对应的边缘处。然而，本公开不限于此，并且不显示图像的非显示区域NDA可布置在弯折表面或弯曲边缘处，或者显示区域DA和非显示区域NDA两者可位于弯折表面或弯曲边缘处。
主区域MA的非显示区域NDA可对应于从显示区域DA的外边界到显示面板10的边缘的区域。非显示区域NDA中可排列有用于将信号施加到显示区域DA的信号线或驱动电路。
弯曲区域BD可通过主区域MA的一个短边连接。弯曲区域BD的宽度(在第一方向DR1上测量的宽度)可小于主区域MA的宽度(主区域MA的短边的宽度)。主区域MA与弯曲区域BD之间的连接部可具有L形形状以减小显示装置1的边框区域的宽度。
在弯曲区域BD中，显示面板10可在与显示表面相反的方向上以一曲率弯曲。随着显示面板10在弯曲区域BD中弯曲，显示面板10的表面可被反转。即，显示面板10的在主区域MA中面向上的一个表面可改变为在弯曲区域BD中面向侧表面的外侧，并且然后在子区域SA中面向显示面板10的下侧。
子区域SA从弯曲区域BD延伸并且继续在与主区域MA平行的方向上延伸。子区域SA可在显示面板10的厚度方向上与主区域MA重叠。子区域SA可与在主区域MA的边缘处的非显示区域NDA重叠，并且可与主区域MA的显示区域DA重叠。子区域SA的宽度可与弯曲区域BD的宽度相同，但是本公开不限于此。
显示面板10的子区域SA中可布置有焊盘部(未示出)。焊盘部上可安装(或附接)有外部装置。例如，外部装置可包括驱动芯片20和实现为柔性印刷电路板或刚性印刷电路板的驱动衬底30。另外，焊盘部上可安装有线连接膜、连接器等。子区域SA上可安装有一个外部装置，但是其上也可安装有多个外部装置。如图1和图2中所示，驱动芯片20可布置在显示面板10的子区域SA中，并且驱动衬底30可附接到子区域SA的端部。在这种情况下，显示面板10可包括与驱动芯片20连接的第一焊盘部、以及与驱动衬底30连接的第二焊盘部。作为另一实例，驱动芯片20可安装在膜上，并且膜可附接到显示面板10的子区域SA。
驱动芯片20安装在显示面板10的上表面上，并且显示面板10的在主区域MA中面向上的一个表面可对应于显示表面。然而，如上所述，随着弯曲区域BD弯曲，显示面板10的安装有驱动芯片20的上表面在子区域SA中面向下。
驱动芯片20可通过各向异性导电膜附接到显示面板10上，或者可通过超声波接合附接到显示面板10上。驱动芯片20可包括对显示面板10进行驱动的集成电路。
图3是具体示出根据实施方式的像素的电路图。
参照图3，像素PX的电路包括多个晶体管T1至T7、电容器Cst和发光元件LE。数据信号DATA、第一扫描信号GW、第二扫描信号GI、第三扫描信号GB、发光控制信号EM、第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT施加到像素PX的电路。
发光元件LE可为但不限于包括第一电极(或阳极，参见图7中的“ANO”)、发光层(参见图7中的“EL”)以及第二电极(或阴极，参见图7中的“CAT”)的有机发光二极管。
多个晶体管T1至T7可包括第一晶体管T1至第七晶体管T7。第一晶体管T1至第七晶体管T7中的每个包括栅电极、第一电极和第二电极。第一晶体管T1至第七晶体管T7中的每个的第一电极和第二电极中的任一个为源电极，并且其另一个为漏电极。
第一晶体管T1可用作驱动晶体管，并且第二晶体管T2至第七晶体管T7可用作开关晶体管。
第一晶体管T1至第七晶体管T7中的每个可为薄膜晶体管。第一晶体管T1至第七晶体管T7中的每个可为P沟道金属氧化物半导体(PMOS)晶体管和N沟道金属氧化物半导体(NMOS)晶体管中的一种。在实施方式中，第一晶体管T1至第七晶体管T7中的所有可为PMOS晶体管。第一晶体管T1可被称为驱动晶体管，第二晶体管T2可被称为数据传输晶体管，第三晶体管T3可被称为补偿晶体管，第四晶体管T4可被称为第一初始化晶体管，第五晶体管T5可被称为第一发光控制晶体管，第六晶体管T6可被称为第二发光控制晶体管，并且第七晶体管T7可被称为第二初始化晶体管。
在下文中，将对第一晶体管T1至第七晶体管T7中的每个的配置进行详细描述。
第一晶体管T1的栅电极连接到电容器Cst的第一电极。第一晶体管T1的第一电极通过第五晶体管T5连接到提供第一电源电压ELVDD的第一驱动电压线。第一晶体管T1的第二电极通过第六晶体管T6连接到发光元件LE的第一电极。第一晶体管T1根据第二晶体管T2的开关操作而接收数据信号DATA，并且将驱动电流供给到发光元件LE。
第二晶体管T2的栅电极连接到提供第一扫描信号GW的第一扫描线。第二晶体管T2的第一电极连接到提供数据信号DATA的数据信号线。第二晶体管T2的第二电极连接到第一晶体管T1的第一电极，并且通过第五晶体管T5连接到提供第一电源电压ELVDD的第一驱动电压线。第二晶体管T2根据第一扫描信号GW而导通，并且执行将数据信号DATA传输到第一晶体管T1的第一电极的开关操作。
第三晶体管T3可形成为包括第一子晶体管T3_1和第二子晶体管T3_2的双晶体管。第一子晶体管T3_1的栅电极可连接到提供第一扫描信号GW的第一扫描线，其第一电极可连接到第二子晶体管T3_2的第二电极，并且其第二电极可连接到电容器Cst的第一电极和第一晶体管T1的栅电极。第二子晶体管T3_2的栅电极可连接到提供第一扫描信号GW的第一扫描线，其第一电极可连接到第一晶体管T1的第二电极，并且其第二电极可连接到第一子晶体管T3_1的第一电极。
第一子晶体管T3_1和第二子晶体管T3_2根据第一扫描信号GW而导通，并且连接第一晶体管T1的栅电极和第二电极以将第一晶体管T1进行二极管形式连接。相应地，第一晶体管T1的第一电极和栅电极之间可因第一晶体管T1的阈值电压而出现电压差，并且可通过第一晶体管T1的阈值电压补偿的数据信号DATA可被供给到第一晶体管T1的栅电极，从而补偿因第一晶体管T1的阈值电压引起的偏差。
第四晶体管T4也可形成为包括第三子晶体管T4_1和第四子晶体管T4_2的双晶体管。第三子晶体管T4_1的栅电极可连接到提供第二扫描信号GI的第二扫描线，其第一电极可连接到电容器Cst的第一电极、第一子晶体管T3_1的第二电极和第一晶体管T1的栅电极，并且其第二电极可连接到第四子晶体管T4_2的第一电极。第四子晶体管T4_2的栅电极可连接到提供第二扫描信号GI的第二扫描线，其第一电极可连接到第三子晶体管T4_1的第二电极，并且其第二电极可连接到提供初始化电压VINT的初始化电压线。第三子晶体管T4_1和第四子晶体管T4_2根据第二扫描信号GI而导通，并且将初始化电压VINT传输到第一晶体管T1的栅电极，以执行对第一晶体管T1的栅电极的电压进行初始化的操作。
第五晶体管T5的栅电极连接到提供发光控制信号EM的发光控制线，其第一电极连接到提供第一电源电压ELVDD的第一驱动电压线，并且其第二电极连接到第一晶体管T1的第一电极。第五晶体管T5根据发光控制信号EM而导通，并且将第一晶体管T1的第一电极与提供第一电源电压ELVDD的第一驱动电压线连接。
第六晶体管T6连接在第一晶体管T1的第二电极与发光元件LE的第一电极之间。第六晶体管T6的栅电极连接到提供发光控制信号EM的发光控制线，其第一电极连接到第一晶体管T1的第二电极和第二子晶体管T3_2的第一电极，并且其第二电极连接到发光元件LE的第一电极。
第五晶体管T5和第六晶体管T6可根据发光控制信号EM而同时导通，并且由第一晶体管T1供给的驱动电流可流过发光元件LE。
第七晶体管T7的栅电极连接到提供第三扫描信号GB的第三扫描线。第七晶体管T7的第一电极连接到发光元件LE的第一电极。第七晶体管T7的第二电极连接到提供初始化电压VINT的初始化电压线。第七晶体管T7根据第三扫描信号GB而导通并且对发光元件LE的第一电极进行初始化。
尽管本实施方式描述了第七晶体管T7的栅电极接收第三扫描信号GB，但是在另一实施方式中，像素PX的电路可配置成使得第七晶体管T7的栅电极接收发光控制信号EM或第二扫描信号GI。
电容器Cst形成在第一晶体管T1的栅电极与提供第一电源电压ELVDD的第一驱动电压线之间。电容器Cst的第一电极可连接到第一晶体管T1的栅电极、第一子晶体管T3_1的第二电极和第三子晶体管T4_1的第一电极，并且电容器Cst的第二电极可连接到提供第一电源电压ELVDD的第一驱动电压线。电容器Cst可用于恒定地保持施加到第一晶体管T1的栅电极的数据电压。
发光元件LE的第二电极连接到提供第二电源电压ELVSS的第二驱动电压线。发光元件LE通过根据由第一晶体管T1供给的驱动电流发射光来显示图像。
在下文中，将对上述像素PX的平面排列和剖面结构进行详细描述。
图4是根据实施方式的显示装置的像素的布局图。图5是图4的下半导体层、半导体层和第一导电层的布局图。图6是图5的遮光图案的周边的放大图。图7是沿图4中的线VII-VII'截取的剖面图。图8示出了沿图4中的线VIIIa-VIIIa'和线VIIIb-VIIIb'截取的剖面图的一部分。
为了描述的便利，图6示出了根据实施方式的遮光图案330的周边的放大图。图7进一步示出了包括阳极ANO、发光层EL、阴极CAT的像素的有机发光元件和布置在其上的薄膜封装层770。
在下面的实施方式中，尽管一些部件与关于图1至图3描述的部件实质上相同，但是新附图标记分被配，以容易地描述部件之间的排列和联接关系。
参照图3至图8，像素PX包括多个晶体管T1至T7、电容器Cst和发光元件LE。
电容器Cst包括与第一电极和第二电极对应的导电层、以及布置在导电层之间的绝缘层。发光元件LE(例如，有机发光二极管(OLED))包括形成阳极ANO和阴极CAT的导电层、以及布置在它们之间的有机发光层。相应的部件的电连接可通过由导电层制成的布线和/或由导电材料制成的通孔来进行。上述的导电材料、导电层、半导体层、绝缘层、发光层等可布置在基础衬底750上。
像素PX的相应的层可以基础衬底750、阻挡层BA、下半导体层AS、缓冲层760、有源半导体层100、第一绝缘层710、第一导电层200、第二绝缘层720、第二导电层300、第三绝缘层730、第三导电层400、保护层740、第一通孔层VIA1、第四导电层500、第二通孔层VIA2、第五导电层600、像素限定层PDL、发光层EL和阴极CAT的顺序排列。上述层中的每个可形成为单层或包括多个层的层叠层。相应的层之间还可布置有附加层。
基础衬底750可具有多个层叠结构。基础衬底750可包括第一衬底SUB1和第二衬底SUB2。第一衬底SUB1和第二衬底SUB2可被顺序地层叠。基础衬底750对布置在其上的层进行支承。在有机发光显示装置为背面或双面发光型显示装置的情况下，基础衬底750可为透明衬底。在有机发光显示装置为正面发射型显示装置的情况下，基础衬底750不仅可为透明衬底，而且可为半透明或不透明衬底。
基础衬底750可由诸如玻璃、石英或聚合物树脂的绝缘材料制成。聚合物树脂的实例可包括但不限于聚醚砜(PES)、聚丙烯酸酯(PA)、聚芳酯(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚烯丙基酯、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(CTA)、乙酸丙酸纤维素(CAP)和它们的组合。基础衬底750也可包括金属。
基础衬底750可为刚性衬底，或者可为能够弯曲、折叠、卷曲等的柔性衬底。构成柔性衬底的材料的实例可为聚酰亚胺(PI)，但不限于此。
阻挡层BA可布置在基础衬底750的整个表面上。阻挡层BA可防止杂质离子的扩散和/或湿气或外部空气的渗透，并且可使表面平坦化。阻挡层BA可包括硅氧化物(SiOx)。然而，本公开不限于此，并且阻挡层BA可包括硅氮化物(SiNx)或硅氮氧化物(SiOxNy)。
阻挡层BA可具有多个层叠结构。例如，阻挡层BA可包括第一阻挡层BA1和第二阻挡层BA2。第一阻挡层BA1可布置在第一衬底SUB1上，并且第二阻挡层BA2可布置在第二衬底SUB2上。根据基础衬底750的类型或工艺条件，阻挡层BA可被省略。
下半导体层AS可布置在基础衬底750的第一衬底SUB1与第二衬底SUB2之间。下半导体层AS可布置在阻挡层BA的第一阻挡层BA1和第二阻挡层BA2之间，但是本公开不限于此。下半导体层AS可包括非晶硅。然而，本公开不限于此，并且下半导体层AS可包括多晶硅和氧化物硅中的至少一种。下半导体层AS的厚度可为但不限于例如1nm至5nm或0.1nm至10nm。
由于下半导体层AS不直接布置在有源半导体层100的一部分下方，因此布置在第一衬底SUB1与第二衬底SUB2之间并且具有5nm或更小或者10nm或更小的厚度的下半导体层AS可防止在非晶硅的结晶工艺期间可能因有源半导体层100中的台阶而引起的断开。此外，下半导体层AS可在蚀刻有源半导体层100的工艺中用作对齐标记，并且布置在第一衬底SUB1与第二衬底SUB2之间并且具有0.1nm或更大或者1nm或更大的厚度的下半导体层AS可防止对齐标记的识别失败，从而改善元件的可靠性。
下半导体层AS可将层叠在其上和其下的部件彼此牢固地附接。例如，布置在下半导体层AS上和下的第一衬底SUB1和第二衬底SUB2可更牢固地彼此附接。相应地，基础衬底750和/或阻挡层BA可防止在使表面平坦化时的杂质离子的扩散和/或湿气或外部空气的渗透。
参照图5，下半导体层AS可布置在第一晶体管T1下方，但是可不布置在第三晶体管T3(T3_1和T3_2)下方。例如，下半导体层AS可在厚度方向上至少与第一晶体管T1的沟道区CH1重叠，并且可至少不与第三晶体管T3(T3_1和T3_2)的沟道区CH3_1或CH3_2重叠。
尽管不限于此，例如，下半导体层AS可布置在基础衬底750的表面上，并且可包括在厚度方向上的开口OP。开口OP可在平面图中具有各种形状。例如，开口OP可具有矩形形状，但不限于此，并且可包括诸如正方形和五边形的其它多边形形状，或者可包括圆形形状或椭圆形形状。开口OP可布置在布置有第三晶体管T3(T3_1和T3_2)的沟道区CH3_1或CH3_2的区域中。下半导体层AS可最初布置在基础衬底750的整个表面上，并且可从布置有第三晶体管T3的区域中选择性地被去除。
在这种情况下，下半导体层AS可在厚度方向上与第一晶体管T1的沟道区CH1重叠。另外，下半导体层AS可在厚度方向上与第二晶体管T2、第四晶体管T4(T4_1和T4_2)、第五晶体管T5、第六晶体管T6和第七晶体管T7中的每个的沟道区重叠。第三晶体管T3(T3_1和T3_2)的沟道区CH3_1或CH3_2可在厚度方向上与开口OP重叠，因此第三晶体管T3(T3_1和T3_2)可不与下半导体层AS重叠。换言之，开口OP可围绕第三晶体管T3(T3_1和T3_2)的沟道区CH3_1或CH3_2。
由于下半导体层AS布置在第一晶体管T1下方但未布置在第三晶体管T3(T3_1和T3_2)下方，因此第一晶体管T1的元件特性和第三晶体管T3(T3_1和T3_2)的元件特性可被单独控制。例如，下半导体层AS可布置在第一晶体管T1下方以改善第一晶体管T1的元件特性，并且下半导体层AS可在第三晶体管T3下方选择性地被省略以防止第三晶体管T3的元件特性的劣化。
参照图9至图11以用于解释根据实施方式的第一晶体管T1的元件特性的变化。
图9是示意地示出在下半导体层中形成的电荷在第一晶体管下方累积的状态的视图。图10是根据实施方式的第一晶体管的驱动电流相对于数据电压的曲线图。图11是驱动电压根据第一晶体管的下方是否布置有下半导体层的变化的曲线图。作为非限制性实例，图9示出了根据实施方式的第一晶体管T1的剖面图。在图10和图11中，曲线图A指示下半导体层AS布置在第一晶体管T1下方的情况，并且曲线图B指示下半导体层AS未布置在第一晶体管T1下方的情况。
参照图9，电荷E和空穴H通过入射在下半导体层AS上的光L而生成。由于周围电场，下半导体层AS中的电荷E可在第一晶体管T1下方移动。如上所述，在布置在第一晶体管T1下方的下半导体层AS中收集的电荷E可改善第一晶体管T1的元件特性。
具体地，入射在下半导体层AS上的光L可为从显示装置1(参照图1)的外部入射的外部光，或者可为从显示面板10(参照图1)发射并且从内部反射的反射光，但不限于此。入射在下半导体层AS上的光L可在下半导体层AS中生成电荷E和空穴H。在电荷E和空穴H之中，电荷E可因通过驱动第一晶体管T1而生成的电场在第一晶体管T1下方移动。此外，通过驱动第一晶体管T1，在第一晶体管T1下面的第二衬底SUB2中可发生极化，并且第二衬底SUB2中的空穴H可在第一晶体管T1的沟道区CH1下方移动。相应地，在下半导体层AS中，电荷E可在第一晶体管T1的沟道区CH1下方移动并且在第一晶体管T1的沟道区CH1下方累积。在图9中，第一晶体管T1已被描述为实例，但是其描述也可适用于像素PX的其它晶体管。
图10示出了示出驱动电流Id与数据电压Vdata之间的关系的I-V(电流-电压)曲线图。图10示出了两个曲线图，包括下半导体层AS布置在第一晶体管T1下方的曲线图A和下半导体层AS未布置在第一晶体管T1下方的曲线图B。参照图10，曲线图A和曲线图B在数据电压Vdata为P1和P2的点处彼此交叉，在小于P1或大于P2的数据电压范围内曲线图B表示比曲线图A高的驱动电流值，并且在P1与P2之间的数据电压范围内曲线图A表示比曲线图B高的驱动电流值。在一个实施方式中，第一晶体管T1可在第一驱动电流Id1与第二驱动电流Id2之间的驱动范围DA内驱动。
第一晶体管T1的驱动范围DA大于在下半导体层AS未布置在第一晶体管T1下方的情况(曲线图B)下的第一晶体管T1的驱动范围DB。换言之，在下半导体层AS布置在第一晶体管T1下方的情况(曲线图A)下的第一驱动电流Id1与第二驱动电流Id2之间的曲线图A的斜率的绝对值小于在下半导体层AS未布置在第一晶体管T1下方的情况(曲线图B)下的第一驱动电流Id1与第二驱动电流Id2之间的曲线图B的斜率的绝对值，从而增加能够控制用于驱动发光元件LE(参照图3)的驱动电流Id的数据电压Vdata的范围。相应地，能更容易地调节驱动电流Id，并且此外，能更容易地调节像素PX(参照图3)的亮度。
此外，即使在P1和P2之间施加相同的数据电压Vdata时，与下半导体层AS未布置在第一晶体管T1下方的情况(曲线图B)相比，在下半导体层AS布置在第一晶体管T1下方的情况(图A)下，高驱动电流Id流动。相应地，对于相同的数据电压Vdata被施加，布置在第一晶体管T1下方的下半导体层AS可增加像素PX(参照图3)的亮度并且改善显示装置1(参照图1)的光效率。
图11示出了在下半导体层AS布置在第一晶体管T1下方的情况(曲线图A)下的驱动范围DA的变化ΔDR1和在下半导体层AS未布置在第一晶体管T1下方在情况(曲线图B)下的驱动范围DB的变化ΔDR1的测量。
在图11中，驱动范围DA(曲线图A)的变化ΔDR1具有0.195的中值和0.215的平均值。相反，驱动范围DB(曲线图B)的变化ΔDR1具有0.015的中值和0.015的平均值。即，在下半导体层AS布置在第一晶体管T1下方的情况(曲线图A)下的驱动范围DA的变化ΔDR1可大于在下半导体层AS未布置在第一晶体管T1下方的情况(曲线图B)下的驱动范围DB的变化ΔDR1。
换言之，可通过布置在第一晶体管T1下方的下半导体层AS来增加第一晶体管T1的驱动范围DA的变化，并且相应地，可更容易地调节驱动电流Id，并且可容易地调节像素PX(参照图3)的亮度。
随后，参照图12和图13以用于解释根据实施方式的第三晶体管T3的元件特性的变化。
图12是根据实施方式的第三晶体管T3的驱动电流Id相对于栅极电压Vg的曲线图。图13是阈值电压根据第三晶体管T3下方是否布置有下半导体层AS的变化的曲线图。在图12和图13中，曲线图C指示下半导体层AS未布置在第三晶体管T3下方的情况，并且曲线图D指示下半导体层AS布置在第三晶体管T3下方的情况。
图12示出了示出驱动电流Id与栅极电压Vg之间的关系的I-V(电流-电压)曲线图。图12示出了两个曲线图，包括下半导体层AS未布置在第三晶体管T3下方的曲线图C和下半导体层AS布置在第三晶体管T3下方的曲线图D。
参照图12，曲线图D从曲线图C沿正方向偏移(+偏移)。换言之，当施加相同的栅极电压Vg时，在下半导体层AS布置在第三晶体管T3下方的曲线图D的驱动电流Id从未布置有下半导体层AS的曲线图C增加。
图13示出了在下半导体层AS未布置在第三晶体管T3下方的情况(曲线图C)下的阈值电压的变化ΔVth和在下半导体层AS布置在第三晶体管T3下方的情况(曲线图D)下的阈值电压的变化ΔVth的测量。
在图13中，在下半导体层AS未布置在第三晶体管T3下方的情况(曲线图C)下，阈值电压的变化ΔVth具有0.125的中值和0.138的平均值。相反，在下半导体层AS布置在第三晶体管T3下方的情况(曲线图D)下，阈值电压的变化ΔVth具有1.983的中值和1.880的平均值。即，在下半导体层AS布置在第三晶体管T3下方的情况(曲线图D)下的阈值电压的变化ΔVth可大于在未布置有下半导体层AS的情况(曲线图C)下的阈值电压的变化ΔVth。
换言之，在下半导体层AS布置在第三晶体管T3下方的情况(曲线图D)下，阈值电压可沿正方向偏移，从而增加第三晶体管T3的反冲。相应地，像素PX(参照图3)的亮度可能降低，并且显示装置1(参照图1)的光效率可能降低。
由于下半导体层AS未布置在第三晶体管T3下方，因此能够抑制或防止第三晶体管T3的阈值电压Vth沿正方向偏移，从而抑制或防止第三晶体管T3的反冲的增加以及像素PX(参照图3)的亮度的降低。此外，显示装置1(参照图1)可通过抑制或防止残像来抑制或防止光效率的降低，并且改善其长期图像品质。
即，布置在第一晶体管T1下方但不布置在第三晶体管T3下方的下半导体层AS可在防止第三晶体管T3的元件特性的劣化的同时改善第一晶体管T1的元件特性。此外，可增加像素PX(参照图3)的亮度，并且显示装置1(参照图1)可改善光效率。
返回参照图4至图8，缓冲层760可布置在阻挡层BA(例如，第二阻挡层BA2)上。缓冲层760可布置在阻挡层BA的整个表面上。缓冲层760可防止杂质离子的扩散和/或湿气或外部空气的渗透，并且可使表面平坦化。缓冲层760可包括硅氮化物、硅氧化物或硅氮氧化物。取决于基础衬底750的类型或工艺条件，缓冲层760可被省略。
有源半导体层100包括与第一晶体管T1至第七晶体管T7中的每个的第一电极和第二电极接触的第一区、第二区和沟道(或沟道区)。第一区和第二区中的一个可对应于源极区，并且第一区和第二区中的另一个可对应于漏极区。
在下文中，为了参考的便利，在平面图中，除非另有明确指出，否则右侧也可称为在第一方向DR1上的一侧，并且左侧也可称为在第一方向DR1上的另一侧。此外，在平面图中，除非另有明确指出，否则上侧也可称为在第二方向DR2上的一侧，并且下侧也可称为在第二方向DR2上的另一侧。
多个有源半导体层100可在多个像素PX上方延伸以彼此连接而不彼此分离。有源半导体层100在平面图中可具有特定图案。参照图5，有源半导体层100可包括大致在第二方向DR2上延伸的第一垂直部110、第二垂直部120、第三垂直部150、第四垂直部160和第五垂直部170；大致在第一方向DR1上延伸的第一水平部130和第二水平部140；以及将多个垂直部110、120、150、160和170中的一些与多个水平部130和140中的一些连接的第一连接部181、第二连接部182和第三连接部183。多个垂直部110、120、150、160和170、多个水平部130和140以及第一连接部181、第二连接部182和第三连接部183可彼此物理地连接。
第一垂直部110可布置成与像素PX的左侧相邻，并且第二垂直部120可布置成与像素PX的右侧相邻。第一垂直部110和第二垂直部120可布置成彼此间隔开。第一垂直部110可在第二方向DR2上具有比第二垂直部120长的长度。第一水平部130可连接第一垂直部110的中间部与第二垂直部120的中间部。在本公开中，第一垂直部110的上部111和第二垂直部120的上部121可分别是指在平面图中位于与第一水平部130连接的部分的上侧处的部分，并且第一垂直部110的下部112和第二垂直部120的下部122可分别是指在平面图中位于与第一水平部130连接的部分的下侧处的部分。第一垂直部110、第二垂直部120和第一水平部130的平面形状可与“H”形实质上相似。
第一水平部130可以短距离连接第一垂直部110与第二垂直部120，但是如附图中所示，可包括在第一水平部130的左侧处的第一弯曲部131和在第一水平部130的右侧处的第二弯曲部132。第一水平部130的总长度可通过包括多个弯曲部而增加。
第二水平部140可从第二垂直部120的上部121的一个端部向左侧延伸，并且可布置在第一水平部130的上侧处。第二水平部140可包括在第二方向DR2上测量的宽度大于其它区的区，但是本公开不限于此。
第三垂直部150、第四垂直部160和第五垂直部170可布置在第二水平部140的上侧处。第三垂直部150可布置在第五垂直部170的左侧处，并且第四垂直部160可在第二方向DR2上布置在第三垂直部150与第五垂直部170之间。第五垂直部170的一个端部可经由第三连接部183连接到第四垂直部160，并且第五垂直部170的另一个端部可连接到在第二方向DR2上相邻的像素PX的第二垂直部120的下部122。
第一连接部181可布置在第二水平部140与第三垂直部150之间。第一连接部181可连接第二水平部140与第三垂直部150，并且可形成为相对于第一方向DR1和第二方向DR2倾斜。
第二连接部182可在第一方向DR1上布置在第三垂直部150与第四垂直部160之间。第二连接部182可连接第三垂直部150与第四垂直部160。
第三连接部183可布置在第四垂直部160与第五垂直部170之间。第三连接部183可连接第四垂直部160与第五垂直部170。
第三垂直部150、第四垂直部160、第五垂直部170、第二连接部182和第三连接部183的平面形状可与大致反转放置的“S”形实质上相似。
第二晶体管T2的沟道可布置在第一垂直部110的上部111中，并且第五晶体管T5的沟道可布置在第一垂直部110的下部112中。第二子晶体管T3_2的沟道可布置在第二垂直部120的上部121中。第一晶体管T1的沟道可布置在第一水平部130中。第一子晶体管T3_1的沟道可布置在第二水平部140中。第三子晶体管T4_1的沟道可布置在第三垂直部150中，并且第四子晶体管T4_2的沟道可布置在第四垂直部160中。第七晶体管T7的沟道可布置在第五垂直部170中。
有源半导体层100可包括多晶硅。多晶硅可通过使非晶硅结晶来形成。用于形成多晶硅的结晶方法的实例可包括但不限于快速热退火(RTA)、固相结晶(SPC)、准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)和顺序横向固化(SLS)。作为另一实例，有源半导体层100可包括单晶硅、低温多晶硅、非晶硅等，或者可包括氧化物半导体。
第一绝缘层710可布置在有源半导体层100上，并且可布置在基础衬底750的整个表面上方。第一绝缘层710可称为栅极绝缘层。
第一绝缘层710可包括硅化合物、金属氧化物等。例如，第一绝缘层710可包括硅氧化物、硅氮化物、硅氮氧化物、铝氧化物、钽氧化物、铪氧化物、锆氧化物、钛氧化物和它们的任意组合中的至少一个。
第一导电层200布置在第一绝缘层710上。第一导电层200可包括提供第一扫描信号GW的第一扫描线210、第一晶体管T1的栅电极240、提供发光控制信号EM的发光控制线220、以及提供第二扫描信号GI的第二扫描线230。
第一扫描线210可包括第二晶体管T2的栅电极、第一子晶体管T3_1的栅电极和第二子晶体管T3_2的栅电极。发光控制线220可包括第五晶体管T5的栅电极和第六晶体管T6的栅电极。第二扫描线230可包括第三子晶体管T4_1的栅电极、第四子晶体管T4_2的栅电极和第七晶体管T7的栅电极。
第一扫描线210、发光控制线220和第二扫描线230中的每个可沿第一方向DR1延伸到像素PX的边界之外的相邻像素PX。
第一扫描线210可位于像素PX的中心周围，并且可与有源半导体层100的第一垂直部110的上部111和有源半导体层100的第二垂直部120的上部121重叠。
第一扫描线210可在与有源半导体层100的第一垂直部110的上部111重叠的部分处包括第二晶体管T2的栅电极。位于重叠部分的上侧处的有源半导体层100的第一垂直部110可对应于第二晶体管T2的第一区，并且位于重叠部分的下侧处的有源半导体层100的第一垂直部110可对应于第二晶体管T2的第二区。
第一扫描线210可在与有源半导体层100的第二垂直部120的上部121重叠的部分处包括第二子晶体管T3_2的栅电极。位于重叠部分的上侧处的有源半导体层100的第二垂直部120可对应于第二子晶体管T3_2的第二区，并且位于重叠部分的下侧处的有源半导体层100的第二垂直部120可对应于第二子晶体管T3_2的第一区。
第一扫描线210还可包括第一扫描线突出部211。第一扫描线突出部211可从在第一方向DR1上延伸的第一扫描线210朝向其上侧突出。
第一扫描线突出部211可与有源半导体层100的第二水平部140重叠，并且可在对应的重叠部分处包括第一子晶体管T3_1的栅电极。位于重叠部分的右侧处的有源半导体层100的第二水平部140可对应于第一子晶体管T3_1的第一区，并且位于重叠部分的左侧处的有源半导体层100的第二水平部140可对应于第一子晶体管T3_1的第二区。
发光控制线220可在平面图中位于像素PX的下侧处，并且可与有源半导体层100的第一垂直部110的下部112和有源半导体层100的第二垂直部120的下部122重叠。
发光控制线220可在与有源半导体层100的第一垂直部110的下部112重叠的部分处包括第五晶体管T5的栅电极。位于重叠部分的上侧处的有源半导体层100的第一垂直部110可对应于第五晶体管T5的第二区，并且位于重叠部分的下侧处的有源半导体层100的第一垂直部110可对应于第五晶体管T5的第一区。
发光控制线220可在与有源半导体层100的第二垂直部120的下部122重叠的部分处包括第六晶体管T6的栅电极。位于重叠部分的上侧处的有源半导体层100的第二垂直部120可对应于第六晶体管T6的第一区，并且位于重叠部分的下侧处的有源半导体层100的第二垂直部120可对应于第六晶体管T6的第二区。
第二扫描线230可在平面图中位于像素PX的上侧处，并且可与有源半导体层100的第三垂直部150、第四垂直部160和第五垂直部170重叠。
第二扫描线230可在与有源半导体层100的第三垂直部150重叠的部分处包括第三子晶体管T4_1的栅电极。位于重叠部分的上侧处的有源半导体层100的第三垂直部150可对应于第三子晶体管T4_1的第二区，并且位于重叠部分的下侧处的有源半导体层100的第三垂直部150可对应于第三子晶体管T4_1的第一区。
第二扫描线230可在与有源半导体层100的第四垂直部160重叠的部分处包括第四子晶体管T4_2的栅电极。位于重叠部分的上侧处的有源半导体层100的第四垂直部160可对应于第四子晶体管T4_2的第一区，并且位于重叠部分的下侧处的有源半导体层100的第四垂直部160可对应于第四子晶体管T4_2的第二区。
第二扫描线230可在与有源半导体层100的第五垂直部170重叠的部分处包括第七晶体管T7的栅电极。位于重叠部分的上侧处的有源半导体层100的第五垂直部170可对应于第七晶体管T7的第二区，并且位于重叠部分的下侧处的有源半导体层100的第五垂直部170可对应于第七晶体管T7的第一区。
第二晶体管T2至第七晶体管T7的栅电极可具有比对应部分处的外围线的宽度大的宽度，但是本公开不限于此。
第一晶体管T1的栅电极240可位于像素PX的中心处。在平面图中，第一晶体管T1的栅电极240可位于第一扫描线210与发光控制线220之间。每个像素PX的第一晶体管T1的栅电极240可彼此分离。
第一晶体管T1的栅电极240可与有源半导体层100的第一水平部130重叠。位于重叠部分的左侧处的有源半导体层100的第一水平部130可对应于第一晶体管T1的第一区，并且位于重叠部分的右侧处的有源半导体层100的第一水平部130可对应于第一晶体管T1的第二区。
第一导电层200可包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第二绝缘层720可使第一导电层200与第二导电层300彼此绝缘。第二绝缘层720可布置在第一导电层200上，并且可布置在基础衬底750的整个表面上方。第二绝缘层720可为层间绝缘层。
第二绝缘层720可包括诸如硅氧化物、硅氮化物、硅氮氧化物、铪氧化物、铝氧化物、钛氧化物、钽氧化物或锌氧化物的无机绝缘材料，或者可包括诸如丙烯酸树脂(例如，聚丙烯酸酯树脂)、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯撑树脂(例如，聚苯醚树脂)、聚苯硫醚树脂或苯并环丁烯(BCB)的有机绝缘材料。第二绝缘层720可为单层或包括不同材料的层叠层的多层。
第二导电层300布置在第二绝缘层720上。第二导电层300可包括电容器电极线310、提供初始化电压VINT的初始化电压线320和遮光图案330。
电容器电极线310和初始化电压线320中的每个可沿第一方向DR1延伸到像素PX的边界之外的相邻像素PX。遮光图案330可具有岛形状。每个遮光图案330可横跨在第一方向DR1上彼此相邻的两个像素PX布置，但是本公开不限于此。
电容器电极线310可与像素PX的中心交叉，并且可布置成在第二绝缘层720介于其间的情况下与下面的第一晶体管T1的栅电极240重叠以形成电容器Cst。第一晶体管T1的栅电极240可对应于电容器Cst的第一电极，电容器电极线310的与第一晶体管T1重叠的扩大区域可对应于电容器Cst的第二电极，并且介于其间的第二绝缘层720可对应于电容器Cst的电介质。
电容器电极线310的宽度可在与第一晶体管T1的栅电极240重叠的区域中扩大。电容器电极线310可包括在扩大区域中与下面的第一晶体管T1的栅电极240重叠的开口。
在平面图中，初始化电压线320可位于像素PX的上侧处。初始化电压线320可与有源半导体层100的第五垂直部170重叠。
遮光图案330的至少一部分可布置在第三晶体管T3(T3_1和T3_2)的沟道区CH3_1和CH3_2之间以在厚度方向上与连接沟道区CH3_1和CH3_2的连接区域CA重叠。遮光图案330可从提供数据信号DATA的数据线450阻挡连接区域CA，并且抑制或防止第三晶体管T3受到数据信号DATA的影响。例如，遮光图案330可抑制或防止流过第三晶体管T3的电流和/或施加到第一晶体管T1的栅极电压根据数据信号DATA的变化而变化，并因此可改善像素PX的可靠性。
遮光图案330可通过连接图案460电连接到第一扫描线210。相应地，遮光图案330可施加有与作为第三晶体管T3(T3_1和T3_2)的栅电极的第一扫描线210和第一扫描线突出部211实质上相同的电压，并因此可改善第三晶体管T3(T3_1和T3_2)的元件特性。稍后将描述其细节。
第二导电层300可包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第三绝缘层730可覆盖第二导电层300。第三绝缘层730可布置在基础衬底750的整个表面上方。第三绝缘层730可为层间绝缘层。第三绝缘层730可包括与第二绝缘层720相同的材料，或者可包括构成第二绝缘层720的至少一种材料。
第三导电层400布置在第三绝缘层730上。第三导电层400可包括包含有第一数据图案410和第二数据图案420的多个数据图案、用于将发光元件LE的阳极ANO电连接到有源半导体层100的第一阳极连接电极430、提供第一电源电压ELVDD的第一电源电压线440、用于提供数据信号DATA的数据线450、以及连接图案460。
第三导电层400可包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。第三导电层400可为单层或多层。例如，第三导电层400可具有Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo和Ti/Cu的层叠结构。
第一数据图案410和第二数据图案420中的每个可具有在第二方向DR2上延伸的形状，并且第一数据图案410和第二数据图案420中的每个的在第二方向DR2上的长度可小于像素PX的在第二方向DR2上的长度。第一数据图案410和第二数据图案420可彼此物理地间隔开。第一数据图案410和第二数据图案420中的每个可电连接彼此分离的部分。
参照图7，第一数据图案410可与第一晶体管T1的栅电极240重叠。在重叠区域中，第一数据图案410可通过穿透第三绝缘层730和第二绝缘层720以暴露第一晶体管T1的栅电极240的第一接触孔CNT1电连接到第一晶体管T1的栅电极240。第一接触孔CNT1可位于电容器电极线310的开口中。第一接触孔CNT1内部的第一数据图案410和与其相邻的电容器电极线310可通过第三绝缘层730彼此绝缘。
此外，第一数据图案410可在平面图中从与第一晶体管T1的栅电极240的重叠区域向上延伸以与第一扫描线210绝缘并交叉，并且可与有源半导体层100的第二水平部140的一部分重叠。在重叠区域中，第一数据图案410可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露有源半导体层100的第二水平部140的一部分的第二接触孔CNT2电连接到有源半导体层100的第二水平部140。第二水平部140的一部分可对应于第一子晶体管T3_1的第二区，但是本公开不限于此。
换言之，第一数据图案410可将第一晶体管T1的栅电极240和有源半导体层100的第二水平部140电连接。
第二数据图案420可与有源半导体层100的第三连接部183重叠。在重叠区域中，第二数据图案420可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露有源半导体层100的第三连接部183的第四接触孔CNT4电连接到有源半导体层100的第三连接部183。
此外，第二数据图案420可在平面图中从与有源半导体层100的第三连接部183的重叠区域向上延伸以与第二扫描线230绝缘并交叉，并且可与初始化电压线320重叠。在重叠区域中，第二数据图案420可通过穿透第三绝缘层730以暴露初始化电压线320的第五接触孔CNT5电连接到初始化电压线320。
换言之，第二数据图案420可将有源半导体层100的第三连接部183电连接到初始化电压线320。
第一阳极连接电极430可具有在第二方向DR2上延伸的形状，但是第一阳极连接电极430的在第二方向DR2上的长度可小于像素PX的在第二方向DR2上的长度。第一阳极连接电极430可与第一数据图案410和第二数据图案420物理地间隔开。第一阳极连接电极430可与待后述的第二阳极连接电极530一起将有源半导体层100连接到阳极ANO。
第一阳极连接电极430可与有源半导体层100的第二垂直部120的下部122重叠。第一阳极连接电极430可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露有源半导体层100的第二垂直部120的下部122的第六接触孔CNT6电连接到有源半导体层100的第二垂直部120的下部122。
第一电源电压线440可沿第二方向DR2延伸，以沿第二方向DR2到像素PX的边界之外的相邻像素PX。第一电源电压线440可延伸为与像素PX的左侧大致相邻，但是可布置在第一方向DR1上的数据线450的一侧，但是本公开不限于此。第一电源电压线440可通过穿透第三绝缘层730以暴露电容器电极线310的第八接触孔CNT8电连接到电容器电极线310。
此外，第一电源电压线440可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露有源半导体层100的第一垂直部110的下部112的第七接触孔CNT7电连接到有源半导体层100的第一垂直部110的下部112。
数据线450可沿第二方向DR2延伸到像素PX的边界之外的相邻像素PX。数据线450可布置成与像素PX的左侧相邻。数据线450可与有源半导体层100的第一垂直部110重叠。
数据线450可通过穿透第三绝缘层730、第二绝缘层720和第一绝缘层710以暴露有源半导体层100的第一垂直部110的上部111的第三接触孔CNT3电连接到有源半导体层100的第一垂直部110的上部111。在平面图中，第三接触孔CNT3可位于第二扫描线230下方，但是本公开不限于此。
连接图案460可布置在第一电源电压线440与数据线450之间，并且可具有在第二方向DR2上延伸的形状。连接图案460的在第二方向DR2上的长度可小于像素PX的在第二方向DR2上的长度。连接图案460可与第一数据图案410和第二数据图案420物理地间隔开。连接图案460可电连接彼此分离的部分。
连接图案460的至少一部分可与第一扫描线210重叠。在重叠区域中，连接图案460可通过穿透第三绝缘层730和第二绝缘层720以暴露第一扫描线210的第九接触孔CNT9电连接到第一扫描线210。
此外，连接图案460可在平面图中从与第一扫描线210重叠的区域向上延伸以与遮光图案330的一部分重叠。在重叠区域中，连接图案460可通过穿透第三绝缘层730以暴露遮光图案330的第十接触孔CNT10电连接到遮光图案330。
换言之，连接图案460可将第一扫描线210和遮光图案330电连接。相应地，遮光图案330可施加有与作为第三晶体管T3(T3_1和T3_2)的栅电极的第一扫描线210和第一扫描线突出部211实质上相同的电压，并因此可改善第三晶体管T3(T3_1和T3_2)的元件特性。
图14是示出位于第三晶体管T3周围的电荷的排列的剖面图。图15是阈值电压相对于施加到遮光图案330的电压的变化的曲线图。
在图15中，曲线图F指示施加到遮光图案330的电压和施加到第三晶体管T3(T3_1和T3_2)的栅电极的电压彼此实质上相同的情况，并且曲线图G指示施加到遮光图案330的电压和施加到第三晶体管T3(T3_1和T3_2)的栅电极的电压彼此不同的情况。例如，曲线图F可指示第一扫描信号GW施加到遮光图案330的情况，并且曲线图G可指示第一电源电压ELVDD施加到遮光图案330的情况，但是本公开不限于此。
首先，参照图14，当施加到遮光图案330的电压和施加到第三晶体管T3(T3_1和T3_2)的栅电极的电压彼此实质上相同时，在第三晶体管T3(T3_1和T3_2)的有源层(例如，有源半导体层100)周围的绝缘层(例如，第一绝缘层710)中的电荷E可实质上均匀地分布。换言之，当遮光图案330电连接到第一扫描线210时，第一扫描信号GW可相等地施加到第三晶体管T3(T3_1和T3_2)的栅电极和遮光图案330。
当实质上相同的电压施加到第三晶体管T3(T3_1和T3_2)的栅电极和遮光图案330时，排列在第三晶体管T3(T3_1和T3_2)的栅电极和遮光图案330下方的第一绝缘层710、缓冲层760、阻挡层BA以及第一衬底SUB1和第二衬底SUB2中的电荷E可实质上均匀地分布。在与第三晶体管T3(T3_1和T3_2)的有源层重叠的区域中，电荷E可实质上均匀地分布。即，电荷E可不集中地累积在第三晶体管T3(T3_1和T3_2)的有源层的一部分中，使得可不影响第三晶体管T3(T3_1和T3_2)的元件特性，并且可抑制或防止第三晶体管T3(T3_1和T3_2)的元件特性的劣化。作为结果，可改善第三晶体管T3(T3_1和T3_2)的元件特性。
参照图15，与施加到遮光图案330的电压和施加到第三晶体管T3(T3_1和T3_2)的栅电极的电压彼此不同的情况(曲线图G)相比，在施加到遮光图案330的电压和施加到第三晶体管T3(T3_1和T3_2)的栅电极的电压彼此实质上相同的情况(曲线图F)下，阈值电压的变化ΔVth可为小的。相应地，当施加到遮光图案330的电压与施加到第三晶体管T3(T3_1和T3_2)的栅电极的电压实质上相同时，能够抑制或防止阈值电压Vth沿正方向偏移，从而抑制或防止第三晶体管T3(T3_1和T3_2)的反冲的增加和像素PX的亮度的降低。此外，显示装置1(参照图1)可通过抑制或防止残像来改善光效率及其长期图像品质特性。
尽管图14和图15示出了下半导体层AS在第三晶体管T3(T3_1和T3_2)下方选择性地被去除的情况，但是本公开不限于此。例如，即使下半导体层AS布置在第三晶体管T3(T3_1和T3_2)下方，施加到遮光图案330的电压和施加到第三晶体管T3(T3_1和T3_2)的栅电极的电压可彼此实质上相同，使得下半导体层AS中的电荷E(例如，由外部光L生成的电荷E)可实质上均匀地分布，而不累积在第三晶体管T3(T3_1和T3_2)的沟道区CH3_1和CH3_2下方。相应地，即使下半导体层AS可布置在第三晶体管T3(T3_1和T3_2)下方，也可抑制或防止阈值电压Vth因布置在第三晶体管T3(T3_1和T3_2)下方的下半导体层AS而沿正方向的偏移。
再次参照图4至图8，保护层740可布置在第三导电层400上。保护层740可包括无机层，例如，硅氮化物层、硅氮氧化物层、硅氧化物层、钛氧化物层或铝氧化物层。然而，在一些实施方式中，保护层740可被省略。
第一通孔层VIA1可布置在保护层740上。第一通孔层VIA1可用作平坦化层。第一通孔层VIA1可包括无机绝缘材料，或者可包括诸如丙烯酸树脂(例如，聚丙烯酸酯树脂)、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯撑树脂(例如，聚苯醚树脂)、聚苯硫醚树脂或苯并环丁烯(BCB)的有机绝缘材料。
第四导电层500布置在第一通孔层VIA1上。第四导电层500可包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第四导电层500可包括第二阳极连接电极530。暴露第一阳极连接电极430的第一阳极接触孔ACNT1可布置在第一通孔层VIA1中，并且第二阳极连接电极530可通过第一阳极接触孔ACNT1连接到第一阳极连接电极430。
第二通孔层VIA2可布置在第四导电层500上。第二通孔层VIA2也可用作平坦化层。第二通路层VIA2可包括无机绝缘材料，或者可包括诸如丙烯酸树脂(例如，聚丙烯酸酯树脂)、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯撑树脂(例如，聚苯醚树脂)、聚苯硫醚树脂或苯并环丁烯(BCB)的有机绝缘材料。
第五导电层600可布置在第二通孔层VIA2上。第五导电层600可包括阳极ANO。阳极ANO可针对每个像素PX分开地布置。阳极ANO可通过穿透第二通孔层VIA2以暴露第二阳极连接电极530的第二阳极接触孔ACNT2电连接到第二阳极连接电极530。
阳极ANO可具有但不限于：包含有氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟(In2O3)的高功函数材料层和包含有银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或其混合物的反射材料层被层叠的层叠膜结构。高功函数材料层可在反射材料层上方布置成更靠近发光层EL。阳极ANO可具有ITO/Mg、ITO/MgF、ITO/Ag或ITO/Ag/ITO的多层结构，但是本公开不限于此。
像素限定层PDL可布置在第五导电层600和第二通孔层VIA2上。像素限定层PDL可包括部分地暴露阳极ANO的开口。像素限定层PDL可包括有机绝缘材料或无机绝缘材料。例如，像素限定层PDL可包括聚酰亚胺树脂、丙烯酸树脂、硅化合物和聚丙烯酸树脂中的至少一种。
发光层EL可进一步布置在由像素限定层PDL暴露的阳极ANO上。发光层EL可包括有机材料层。发光层EL的有机材料层可包括有机发光层，并且还可包括空穴注入/传输层和/或电子注入/传输层。
阴极CAT可布置在发光层EL上。阴极CAT可为整个布置在基础衬底750上的公共电极。阳极ANO、发光层EL和阴极CAT可构成像素PX的有机发光元件。
阴极CAT可包括包含有Li、Ca、LiF/Ca、LiF/Al、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF、Ba、其化合物或其混合物(例如，Ag和Mg的混合物)的低功函数材料层。阴极CAT还可包括布置在低功函数材料层上的透明金属氧化物层。
阴极CAT上可布置有薄膜封装层770。薄膜封装层770可包括第一无机层771、第一有机层772和第二无机层773。在薄膜封装层770的边缘处，第一无机层771和第二无机层773可彼此接触。第一有机层772可被第一无机层771和第二无机层773封装。
第一无机层771和第二无机层773中的每个可各自包括硅氮化物、硅氧化物或硅氮氧化物。第一有机层772可包括有机绝缘材料。
在下文中，将对其它实施方式进行描述。在下面的实施方式中，将省略或简化对于与先前描述的部件和配置相同的部件和配置的冗余描述，并且将主要对差异进行描述。
图16是根据另一实施方式的显示面板的剖面图。图16示出了第一晶体管T1和第三晶体管T3的外围区域的局部剖面图。
参照图16，显示面板10_1与参照图7描述的显示面板10的不同之处在于，显示面板10_1的下半导体层AS可布置在阻挡层BA与缓冲层760之间。
具体地，根据本实施方式的下半导体层AS可布置在基础衬底750与缓冲层760之间。下半导体层AS可布置在第一衬底SUB1和第二衬底SUB2上，并且可布置在缓冲层760下方。在这种情况下，下半导体层AS的厚度可例如在20nm至50nm的范围内或在5nm至100nm的范围内，但不限于此。当下半导体层AS布置在第一衬底SUB1和第二衬底SUB2上并且在缓冲层760下方，并且其厚度在上述范围内时，在使有源半导体层100结晶的工艺中，可防止断开并且可防止对齐标记的识别失败。
下半导体层AS可布置在第一晶体管T1下方并且可不布置在第三晶体管T3下方，从而单独地控制第一晶体管T1和第三晶体管T3的元件特性。此外，遮光图案330(参照图8)可与第三晶体管T3(T3_1和T3_2)的栅电极施加有实质上相同的电压，并因此可改善第三晶体管T3(T3_1和T3_2)的元件特性。此外，下半导体层AS可布置成更靠近第一晶体管T1的有源层，并且可增加其厚度，从而更加改善第一晶体管T1的元件特性。
图17是根据另一实施方式的遮光图案的周边的布局图。图18是沿图17中的线XVIII-XVIII'截取的剖面图。为了解释的便利，图17仅示出了根据本实施方式的遮光图案330_2、有源半导体层100和第一扫描线210。
参照图17和图18，本实施方式与参照图6描述的实施方式的不同之处在于，遮光图案330_2可通过第十一接触孔CNT11与第一扫描线210直接接触。
具体地，遮光图案330_2可与第一扫描线210重叠。在重叠区域中，遮光图案330_2可通过穿透第二绝缘层720以暴露第一扫描线210的一部分的第十一接触孔CNT11电连接到第一扫描线210。在这种情况下，连接图案460(参照图6)可被省略。
下半导体层AS可布置在第一晶体管T1下方并且可不布置在第三晶体管T3下方，从而单独地控制第一晶体管T1和第三晶体管T3的元件特性。此外，遮光图案330(参照图8)可施加有与第三晶体管T3(T3_1和T3_2)的栅电极实质上相同的电压，并因此可改善第三晶体管T3(T3_1和T3_2)的元件特性。此外，遮光图案330_2可在没有附加导电图案的情况下与第一扫描线210直接接触，从而可减小接触电阻，并且可更容易地通过其传输电信号。
图19是根据另一实施方式的像素的下半导体层、半导体层和第一导电层的布局图。
参照图19，本实施方式与参照图5描述的实施方式的不同之处在于，在与有源半导体层100重叠的区域中，像素PX_3可在下半导体层AS_3中具有开口OP_3，并且开口OP_3可具有与有源半导体层100实质上相同的图案。
具体地，开口OP_3可在平面图中与有源半导体层100重叠，并且在重叠区域中，开口OP_3可具有与有源半导体层100实质上相同的图案。例如，在平面图中，开口OP_3可布置在布置有第三晶体管T3的有源层的区域中以暴露第三晶体管T3的有源层，从而具有与第三晶体管T3的有源层的平面图案实质上相同的平面图案。
下半导体层AS_3可布置在第一晶体管T1下方并且可不布置在第三晶体管T3下方，从而单独地控制第一晶体管T1和第三晶体管T3的元件特性。此外，遮光图案330(参照图8)可施加有与第三晶体管T3(T3_1和T3_2)的栅电极实质上相同的电压，并因此可改善第三晶体管T3(T3_1和T3_2)的元件特性。
图20是根据另一实施方式的像素的下半导体层、半导体层和第一导电层的布局图。
参照图20，本实施方式与参照图5描述的实施方式的不同之处在于，像素PX_4包括仅选择性地布置在第一晶体管T1下方的下半导体层AS_4。
具体地，下半导体层AS_4可仅布置在像素PX_4的区域的一部分中。例如，下半导体层AS_4可仅选择性地布置在第一晶体管T1下方。下半导体层AS_4可在厚度方向上与第一晶体管T1的有源层重叠，但是可不与第二晶体管T2至第七晶体管T7的有源层重叠。在这种情况下，下半导体层AS_4可不包括开口OP(参照图5)，并且下半导体层AS_4可被图案化并且布置在像素PX_4中。下半导体层AS_4可在平面图中具有各种形状。例如，下半导体层AS_4可具有四边形形状，但不限于此，并且可包括诸如矩形、正方形或五边形的多边形形状，或者可具有圆形形状或椭圆形形状。
尽管在图20中示出了下半导体层AS_4布置在第一晶体管T1下方，但是本公开不限于此，并且下半导体层AS_4还可布置在第二晶体管T2和第四晶体管T4至第七晶体管T7中的至少一个下方。
下半导体层AS_4可布置在第一晶体管T1下方并且可不布置在第三晶体管T3下方，从而单独地控制第一晶体管T1和第三晶体管T3的元件特性。此外，遮光图案330(参照图8)可施加有与第三晶体管T3(T3_1和T3_2)的栅电极实质上相同的电压，并因此可改善第三晶体管T3(T3_1和T3_2)的元件特性。此外，选择性地布置的下半导体层AS_4不仅可单独地控制第一晶体管T1和第三晶体管T3的元件特性，而且还可单独地控制第二晶体管T2和第四晶体管T4至第七晶体管T7的元件特性。
虽然已出于说明性目的公开了本公开的一些实施方式，但是本领域技术人员将领会的是，在不背离包括随附的权利要求的本公开的范围和精神的情况下可进行各种修改、添加和替换。

Claims (20)

1.一种显示装置，包括：
基础衬底，所述基础衬底包括顺序地层叠的第一衬底和第二衬底；
下半导体层，所述下半导体层布置在所述第一衬底和所述第二衬底中的至少一个上；
缓冲层，所述缓冲层布置在所述基础衬底上；
有源半导体层，所述有源半导体层布置在所述缓冲层上并且包括第一晶体管的第一有源层和第二晶体管的第二有源层；
第一绝缘层，所述第一绝缘层布置在所述有源半导体层上；以及
第一导电层，所述第一导电层布置在所述第一绝缘层上并且包括所述第一晶体管的第一栅电极和所述第二晶体管的第二栅电极，
其中，所述下半导体层与所述第一有源层重叠，并且不与所述第二有源层重叠。
2.如权利要求1所述的显示装置，还包括：
发光元件，
其中，所述第一晶体管包括第一电极和第二电极并且根据施加到所述第一栅电极的电压来控制从所述第一电极向所述第二电极流动的驱动电流，
其中，所述第二晶体管布置在所述第一晶体管的所述第一栅电极与所述第二电极之间，以及
其中，所述发光元件电连接到所述第一晶体管的所述第二电极并且根据所述驱动电流来发射光。
3.如权利要求1所述的显示装置，
其中，所述下半导体层包括非晶硅。
4.如权利要求3所述的显示装置，
其中，所述有源半导体层包括多晶硅和氧化物半导体中的至少一种。
5.如权利要求1所述的显示装置，
其中，所述下半导体层包括在厚度方向上与所述第二晶体管的沟道区的至少一部分重叠的开口。
6.如权利要求1所述的显示装置，
其中，所述下半导体层布置在所述第一衬底与所述第二衬底之间，以及
其中，所述下半导体层具有在1nm至5nm的范围内的厚度。
7.如权利要求1所述的显示装置，
其中，所述下半导体层布置在所述第一衬底和所述第二衬底上方，以及
其中，所述下半导体层具有在20nm至50nm的范围内的厚度。
8.如权利要求1所述的显示装置，还包括：
第二绝缘层，所述第二绝缘层布置在所述第一导电层上；以及
遮光图案，所述遮光图案布置在所述第二绝缘层上并且与所述第二晶体管的所述第二有源层至少部分地重叠，
其中，相同的电压施加到所述遮光图案和所述第二晶体管的所述第二栅电极。
9.如权利要求8所述的显示装置，还包括：
第三绝缘层，所述第三绝缘层布置在所述遮光图案上；以及
第二导电层，所述第二导电层布置在所述第三绝缘层上并且包括连接图案，
其中，所述第一导电层还包括第一扫描线，所述第一扫描线电连接到所述第二晶体管的所述第二栅电极，以及
其中，所述连接图案通过穿透所述第三绝缘层以暴露所述遮光图案的第一接触孔电连接到所述遮光图案，并且还通过穿透所述第三绝缘层和所述第二绝缘层以暴露所述第一扫描线的第二接触孔电连接到所述第一扫描线。
10.如权利要求9所述的显示装置，
其中，扫描信号施加到所述遮光图案和所述第二晶体管的所述第二栅电极。
11.如权利要求10所述的显示装置，其中，所述第二导电层还包括所述第一晶体管的第一电极和第二电极。
12.如权利要求8所述的显示装置，
其中，所述第一导电层还包括第一扫描线，所述第一扫描线电连接到所述第二晶体管的所述第二栅电极，
其中，所述遮光图案与所述第一扫描线重叠，以及
其中，在与所述第一扫描线重叠的区域中，所述遮光图案通过穿透所述第二绝缘层以暴露所述第一扫描线的第三接触孔电连接到所述第一扫描线。
13.如权利要求8所述的显示装置，
其中，所述第二晶体管包括施加有相同的扫描信号的第一子晶体管和第二子晶体管，以及
其中，所述遮光图案与连接所述第一子晶体管的第一沟道区与所述第二子晶体管的第二沟道区的连接区重叠。
14.一种显示装置，包括：
第一晶体管，所述第一晶体管包括包含有与第一栅电极重叠的第一沟道区的第一有源层并且根据施加到所述第一栅电极的电压来控制流过所述第一沟道区的驱动电流；
发光元件，所述发光元件电连接到所述第一晶体管并且根据所述驱动电流来发射光；
第二晶体管，所述第二晶体管电连接到所述第一晶体管的所述第一栅电极并且包括包含有第二沟道区的第二有源层；以及
下半导体层，所述下半导体层布置在所述第一晶体管的所述第一有源层下方并且与所述第一晶体管的所述第一沟道区的至少一部分重叠，
其中，所述下半导体层不与所述第二晶体管的所述第二沟道区重叠。
15.如权利要求14所述的显示装置，
其中，所述下半导体层包括非晶硅。
16.如权利要求15所述的显示装置，
其中，所述第一有源层和所述第二有源层中的每个包括多晶硅和氧化物半导体中的至少一种。
17.一种显示装置，包括：
衬底；
下半导体层，所述下半导体层布置在所述衬底上；
缓冲层，所述缓冲层布置在所述下半导体层上；
第一晶体管，所述第一晶体管包括第一子晶体管和第二子晶体管；
有源半导体层，所述有源半导体层布置在所述缓冲层上并且包括所述第一子晶体管的第一沟道区和所述第二子晶体管的第二沟道区；
第一绝缘层，所述第一绝缘层布置在所述有源半导体层上；
第一导电层，所述第一导电层布置在所述第一绝缘层上并且包括所述第一子晶体管的第一栅电极和所述第二子晶体管的第二栅电极；
第二绝缘层，所述第二绝缘层布置在所述第一导电层上；以及
遮光图案，所述遮光图案布置在所述第二绝缘层上并且与连接所述第一子晶体管的所述第一沟道区与所述第二子晶体管的所述第二沟道区的连接区重叠，
其中，相同的电压施加到所述遮光图案、所述第一子晶体管和所述第二子晶体管。
18.如权利要求17所述的显示装置，
其中，所述下半导体层不与所述第一子晶体管的所述第一沟道区和所述第二子晶体管的所述第二沟道区重叠。
19.如权利要求18所述的显示装置，还包括：
第三绝缘层，所述第三绝缘层覆盖所述遮光图案；以及
第二导电层，所述第二导电层布置在所述第三绝缘层上并且包括连接图案，
其中，所述第一导电层还包括第一扫描线，所述第一扫描线电连接到所述第一子晶体管的所述第一栅电极和所述第二子晶体管的所述第二栅电极，以及
其中，所述连接图案通过穿透所述第三绝缘层以暴露所述遮光图案的第一接触孔电连接到所述遮光图案，并且还通过穿透所述第三绝缘层和所述第二绝缘层以暴露所述第一扫描线的第二接触孔电连接到所述第一扫描线。
20.如权利要求18所述的显示装置，
其中，所述第一导电层还包括第一扫描线，所述第一扫描线电连接到所述第一子晶体管的所述第一栅电极和所述第二子晶体管的所述第二栅电极，
其中，所述遮光图案与所述第一扫描线重叠，以及
其中，在与所述第一扫描线重叠的区域中，所述遮光图案通过穿透所述第二绝缘层以暴露所述第一扫描线的第三接触孔电连接到所述第一扫描线。
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