KR20210007073A - 표시 장치 - Google Patents

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KR20210007073A
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insulating layer
gate electrode
semiconductor layer
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최지은
김덕회
김정환
선종백
신준철
이재학
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 일 실시예에 따른 표시 장치는 제1 영역, 및 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역이 정의된 베이스 기판; 상기 베이스 기판 상의 상기 제2 영역에 배치된 제1 반도체층; 상기 제1 반도체층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치되고 상기 제1 영역에 배치된 바텀 게이트 전극과 상기 제2 영역에 배치된 제2-1 게이트 전극을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치된 제2 절연층; 상기 제2 절연층 상의 상기 제1 영역에 배치된 제2 반도체층; 상기 제2 반도체층 상에 배치된 제3 절연층; 상기 제3 절연층 상에 배치되고 상기 제1 영역에 배치된 탑 게이트 전극, 및 상기 제2 영역에 배치된 제2-2 게이트 전극을 포함하는 제2 도전층; 상기 제2 도전층 상에 배치된 제4 절연층; 및 상기 제4 절연층 상에 배치되고 상기 제2 반도체층과 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 연결된 제2 소스/드레인 전극을 포함하는 제3 도전층을 포함하되, 상기 제1 반도체층은 폴리실리콘을 포함하고, 상기 제2 반도체층은 산화물을 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
본 발명이 해결하고자 하는 과제는 제조 공정시 이용되는 마스크의 개수가 절감된 표시 장치를 제공하고자 하는 것이다.
제조 공정시 이용되는 마스크의 개수가 절감된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 영역, 및 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역이 정의된 베이스 기판; 상기 베이스 기판 상의 상기 제2 영역에 배치된 제1 반도체층; 상기 제1 반도체층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치되고 상기 제1 영역에 배치된 바텀 게이트 전극과 상기 제2 영역에 배치된 제2-1 게이트 전극을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치된 제2 절연층; 상기 제2 절연층 상의 상기 제1 영역에 배치된 제2 반도체층; 상기 제2 반도체층 상에 배치된 제3 절연층; 상기 제3 절연층 상에 배치되고 상기 제1 영역에 배치된 탑 게이트 전극, 및 상기 제2 영역에 배치된 제2-2 게이트 전극을 포함하는 제2 도전층; 상기 제2 도전층 상에 배치된 제4 절연층; 및 상기 제4 절연층 상에 배치되고 상기 제2 반도체층과 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 연결된 제2 소스/드레인 전극을 포함하는 제3 도전층을 포함하되, 상기 제1 반도체층은 폴리실리콘을 포함하고, 상기 제2 반도체층은 산화물을 포함한다.
상기 바텀 게이트 전극과 상기 탑 게이트 전극은 전기적으로 연결될 수 있다.
상기 제3 도전층 상에 배치된 제1 비아층, 및 상기 제1 비아층 상에 배치된 화소 전극을 더 포함하고, 상기 화소 전극은 상기 제2 소스 전극 또는 상기 제2 드레인 전극과 직접 연결될 수 있다.
상기 비표시 영역은 상기 표시 영역의 일측에 위치한 벤딩 영역을 더 포함하고, 상기 벤딩 영역에서 상기 제1 절연층 내지 상기 제4 절연층은 상기 베이스 기판의 상면을 노출하고, 상기 벤딩 영역은 상기 베이스 기판 상에 배치된 벤딩 비아층, 및 상기 벤딩 비아층 상에 배치된 연결 배선을 더 포함하되,
상기 연결 배선은 상기 제3 도전층에 배치될 수 있다.
상기 제2 절연층, 및 상기 제3 절연층 사이에 배치되고, 상기 제2 영역에 배치된 캡 도전 패턴을 더 포함하고, 상기 캡 도전 패턴은 상기 제2 절연층을 사이에 두고 상기 제2-1 게이트 전극과 커패시터를 형성할 수 있다.
상기 캡 도전 패턴은 상기 제2 반도체층과 동일한 물질을 포함할 수 있다.
상기 제2-2 게이트 전극은 상기 캡 도전 패턴과 커패시터를 형성할 수 있다.
상기 바텀 게이트 전극, 및 상기 제2-1 게이트 전극은 동일한 재료로 이루어질 수 있다.
상기 탑 게이트 전극과 상기 제2-2 게이트 전극은 동일한 재료로 이루어질 수 있다.
상기 제2 반도체층의 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물일 수 있다.
상기 제1 반도체층, 상기 제2-1 게이트 전극, 및 상기 제2 소스/드레인 전극은 구동 트랜지스터를 구성하고, 상기 제2 반도체층, 상기 바텀 게이트 전극, 상기 탑 게이트 전극, 및 상기 제1 소스/드레인 전극은 스위칭 트랜지스터를 구성할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 영역, 및 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역이 정의된 베이스 기판; 상기 베이스 기판 상의 상기 제2 영역에 배치된 제1 반도체층; 상기 제1 반도체층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치되고 상기 제1 영역에 배치된 바텀 게이트 전극과 상기 제2 영역에 배치된 제2-1 게이트 전극을 포함하는 제1 도전층; 상기 제1 도전층 상에 배치된 제2 절연층; 상기 제2 절연층 상의 상기 제1 영역에 배치된 제2 반도체층; 상기 제2 반도체층 상에 배치된 제3 절연층; 상기 제3 절연층 상에 배치되고 상기 제1 영역에 배치된 탑 게이트 전극을 포함하는 제2 도전층; 상기 제2 도전층 상에 배치된 제4 절연층; 및 상기 제4 절연층 상에 배치되고 상기 제2 반도체층과 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 연결된 제2 소스/드레인 전극을 포함하는 제3 도전층을 포함하되, 상기 제2 절연층, 및 상기 제3 절연층 사이에 배치되고, 상기 제2 영역에 배치된 캡 도전 패턴을 더 포함하고, 상기 캡 도전 패턴은 상기 제2 절연층을 사이에 두고 상기 제2-1 게이트 전극과 커패시터를 형성하되, 상기 제1 반도체층은 폴리실리콘을 포함하고, 상기 제2 반도체층은 산화물을 포함한다.
상기 캡 도전 패턴은 상기 제2 반도체층과 동일한 물질을 포함할 수 있다.
상기 제2-2 게이트 전극은 상기 캡 도전 패턴과 커패시터를 형성할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 영역, 및 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역이 정의되고 상기 제2 영역에 제1 반도체층이 배치된 베이스 기판을 준비하는 단계; 상기 제1 반도체층 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상의 상기 제1 영역에 바텀 게이트 전극, 및 상기 제2 영역에 제2-1 게이트 전극을 동시에 형성하는 단계; 상기 바텀 게이트 전극, 및 상기 제2-1 게이트 전극 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층 상의 상기 제1 영역에 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 상에 제3 절연층을 형성하는 단계; 상기 제3 절연층 상의 상기 제1 영역에 탑 게이트 전극, 및 상기 제2 영역에 제2-2 게이트 전극을 형성하는 단계; 상기 탑 게이트 전극, 및 상기 제2-2 게이트 전극 상에 제4 절연층을 형성하는 단계; 및 상기 제4 절연층 상에 상기 제2 반도체층과 제1 콘택홀을 통해 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 제2 콘택홀을 통해 연결된 제2 소스/드레인 전극을 형성하는 단계를 포함하고, 상기 제1 반도체층은 폴리실리콘을 포함하고, 상기 제2 반도체층은 산화물을 포함한다.
상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극 상에 제1 비아층, 및 상기 제1 비아층 상에 화소 전극을 형성하는 단계를 더 포함하고, 상기 화소 전극은 상기 제2 소스 전극 또는 상기 제2 드레인 전극과 직접 연결될 수 있다.
상기 비표시 영역은 상기 표시 영역의 일측에 위치한 벤딩 영역을 더 포함하고, 상기 탑 게이트 전극, 및 상기 제2-2 게이트 전극 상에 제4 절연층을 형성하는 단계, 및 상기 제4 절연층 상에 상기 제2 반도체층과 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 연결된 제2 소스/드레인 전극을 형성하는 단계 사이에, 상기 제1 콘택홀, 및 상기 제2 콘택홀을 형성하는 단계를 더 포함하고, 상기 제1 콘택홀, 및 상기 제2 콘택홀을 형성하는 단계는 상기 벤딩 영역에서 상기 제1 절연층 내지 상기 제4 절연층을 관통하는 제3 콘택홀을 형성하는 단계를 더 포함할 수 있다.
상기 제1 콘택홀, 및 상기 제2 콘택홀을 형성하는 단계와 상기 벤딩 영역에서 상기 제1 절연층 내지 상기 제4 절연층을 관통하는 제3 콘택홀을 형성하는 단계는 동시에 이루어질 수 있다.
제2 절연층 상의 상기 제1 영역에 제2 반도체층을 형성하는 단계는 상기 제2 절연층 상의 상기 제2 영역에 캡 도전 패턴을 형성하는 단계를 더 포함하고, 상기 캡 도전 패턴은 상기 제2 반도체층과 동시에 형성될 수 있다.
상기 캡 도전 패턴은 상기 제2 절연층을 사이에 두고 상기 제2-1 게이트 전극과 커패시터를 형성할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법에 의하면, 마스크의 개수가 절감되어 공정 비용을 줄이고, 공정 효율을 증가시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 평면 배치도이다,
도 4는 일 실시예에 따른 벤딩된 표시 장치의 개략적인 단면도이다.
도 5는 각각 도 3의 V-V' 선, VI-VI' 선을 따라 자른 단면도들이다.
도 6은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 7 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 22는 다른 실시예에 따른 표시 장치의 단면도들이다.
도 23은 또 다른 실시예에 따른 표시 장치의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시 장치로서 유기 발광 표시 장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 1을 참조하면, 표시 장치(1)는 복수의 화소(10)를 포함하는 표시 영역, 주사 구동부(20), 데이터 구동부(30)(도 3의 '900'), 발광 제어 구동부(40), 및 제어부(50)를 포함한다. 제어부(50)는 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)를 제어하는 기능을 한다. 제어부(50)는 도 3의 메인 회로 보드(도 3의 '500' 참조) 상에 배치될 수 있다.
표시 장치(1)의 표시 영역은 복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n)(n은 2이상 정수), 복수의 데이터 라인(DL1~DLm)(m은 2이상 정수), 및 복수의 발광 제어 라인(EL1~ELn) 또는 복수의 발광 제어 라인(EML1~EMLn)의 교차부에 위치되어, 행렬 형태로 배열된 복수의 화소를 포함한다.
복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n) 및 복수의 발광 제어 라인(EL1~ELn)은 행 방향으로 연장되고, 복수의 데이터 라인(DL1~DLm)은 열 방향으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다. 초기화 전압(VINT) 공급 라인은 행별로 분지되어 행 방향으로 연장되고, 제1 전원 전압(ELVDD)의 공급 라인은 열별로 분지되어 열 방향으로 연장될 수 있다. 그러나, 이에 제한되는 것은 아니고, 초기화 전압(VINT) 공급 라인과 제1 전원 전압(ELVDD)의 공급 라인의 연장 방향은 다양하게 변형 가능하다.
예시적인 화소인 1행 1열의 화소에는 4개의 주사 라인(SL11, SL21, SL31, SL41), 1개의 데이터 라인(DL1), 1개의 발광 제어 라인(EL1), 1개의 초기화 전압(VINT) 공급 라인 및 1개의 제1 전원 전압(ELVDD)의 공급 라인이 지날 수 있다. 다른 화소도 마찬가지의 배선이 지날 수 있다.
주사 구동부(20)는 복수의 주사 라인(SL11~SL1n, SL21~SL2n, SL31~SL3n, SL41~SL4n)을 통해 각 화소에 네 개의 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 제1 주사 라인(SL11~SL1n), 제2 주사 라인(SL21~SL2n), 제3 주사 라인(SL31~SL3n), 또는 제4 주사 라인(SL41~SL4n)으로 주사 신호를 순차적으로 공급한다.
데이터 구동부(30)는 복수의 데이터 라인(DL1 내지 DLm)을 통해 각 화소(10)에 데이터 신호를 전달한다. 데이터 신호는 제2 주사 라인(SL21~SL2n)으로 제2 주사 신호가 공급될 때마다 상기 제2 주사 신호에 의해 선택된 화소(10)로 공급된다.
발광 제어 구동부(40)는 복수의 발광 제어 라인(EML1 내지 EMLn)을 통해 각 화소(10)에 발광 제어 신호를 생성하여 전달한다. 상기 발광 제어 신호는 화소(10)의 발광 시간을 제어한다. 발광 제어 구동부(40)는 주사 구동부(20)가 상기 주사 신호뿐만 아니라 상기 발광 제어 신호를 생성하는 경우, 또는 화소(10)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소 각각은 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 공급받는다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
복수의 화소(10) 각각은 복수의 데이터 라인(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 초기화 전압(VINT) 등은 외부 전압원으로부터 공급될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 2를 참조하면, 표시 장치(1)의 일 화소의 예시적인 회로는 유기 발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 유지 커패시터(Cst)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 주사 신호(GI-N(n)), 제2 주사 신호(GW-P(n)), 제3 주사 신호(GW_P(n+1)), 제4 주사 신호(GW_N(n)), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
유기 발광 다이오드(OLED)는 애노드 전극 및 캐소드 전극을 포함한다. 유지 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다.
일 실시예에 따른 트랜지스터(T1~T7)는 각각 반도체층을 포함한다. 트랜지스터(T1~T7)의 반도체층은 산화물 또는 결정화 실리콘을 포함하여 이루어질 수 있다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 반도체층은 각각 결정화 실리콘을 포함하여 이루어질 수 있고, 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 반도체층은 각각 산화물을 포함하여 이루어질 수 있다.
결정화 실리콘을 포함하여 이루어지는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 반도체층은 서로 동일층에 위치할 수 있고, 산화물을 포함하여 이루어지는 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 반도체층은 서로 동일층에 위치할 수 있다. 또한, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 반도체층과 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 반도체층은 서로 다른 층에 위치할 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD)을 인가하는 제1 전원 전압 공급 라인(VDDL)과 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다. 즉, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 제2 주사 신호(GW-P(n))를 인가하는 제2 주사 라인(SLn+1)과 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 라인(DLm)과 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압 공급 라인(VDDL)과 연결된다. 제2 트랜지스터(T2)는 제2 주사 신호(GW-P(n))에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제4 주사 신호(GW-N(n))를 인가하는 제4 주사 라인(SLn+3)과 연결되고 제3 트랜지스터(T3)의 제1 전극은 제6 트랜지스터(T6)의 제1 전극과 제1 트랜지스터(T1)의 제2 전극과 연결된다. 제3 트랜지스터(T3)의 제2 전극은 제4 트랜지스터(T4)의 제1 전극과 유지 커패시터(Cst)의 제1 전극과 제1 트랜지스터(T1)의 게이트 전극과 연결된다.
제4 트랜지스터(T4)의 게이트 전극은 제1 주사 신호(GI_N(n))를 인가하는 제1 주사 라인(SLn)과 연결된다. 제4 트랜지스터(T4)의 제2 전극은 초기화 전압(VINT) 공급 라인(ViniL)과 제7 트랜지스터(T7)의 제1 전극과 연결된다. 제4 트랜지스터(T4)의 제1 전극은 제3 트랜지스터(T3)의 제2 전극과 제1 트랜지스터(T1)의 게이트 전극, 및 유지 커패시터(Cst)의 제1 전극과 연결된다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 라인(EMLn)과 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 라인(EMLn)과 연결된다. 제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 제3 트랜지스터(T3)의 제1 전극과 연결된다. 제6 트랜지스터(T6)의 제2 전극은 유기 발광 다이오드(OLED)의 애노드 전극과 제7 트랜지스터(T7)의 제2 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기 발광 다이오드(OLED)에 구동 전류(Id)가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제3 주사 신호(GW-P(n+1))를 인가하는 제3 주사 라인(SLn+2)과 연결된다. 제7 트랜지스터(T7)의 제1 전극은 제4 트랜지스터(T4)의 제2 전극과 초기화 전압(VINT) 공급 라인(ViNIL)과 연결되고, 제7 트랜지스터(T7)의 제2 전극은 유기 발광 다이오드(OLED)의 애노드 전극과 제6 트랜지스터(T6)의 제2 전극과 연결된다.
제2 트랜지스터(T2) 내지 제7 트랜지스터(T7)는 스위칭 트랜지스터일 수 있다.
유지 커패시터(Cst)의 제2 전극은 제1 전원 전압 공급 라인(VDDL)과 연결된다. 유지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극, 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결된다. 유기 발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS) 공급 라인(VSSL)과 연결된다. 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 일 실시예에 따른 표시 장치의 평면 배치도이고, 도 4는 일 실시예에 따른 벤딩된 표시 장치의 개략적인 단면도이고, 도 5는 각각 도 3의 V-V' 선, VI-VI' 선을 따라 자른 단면도들이다.
도 3 내지 도 5를 참조하면, 표시 장치(1)는 화상을 표시하는 표시 패널(100), 표시 패널(100) 상에 부착된 구동 집적 회로(900), 및 표시 패널(100)에 연결된 메인 회로 보드(500)를 포함할 수 있다.
본 실시예에서 구동 집적 회로(900)는 칩 온 플라스틱(chip on plastic, COP)으로 적용될 수 있다. 다만, 이에 제한되지 않고 구동 집적 회로(900)는 칩 온 글래스(chip on glass, COG)로 적용될 수 있다.
표시 패널(100)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(100)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(Nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(100)은 복수의 화소 영역을 포함하는 표시 영역(DA), 표시 영역(DA)의 주변에 배치된 비표시 영역(NA)을 포함한다. 표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)은 단변과 장변을 가질 수 있다. 표시 영역(DA)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 영역(DA)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다. 비표시 영역(NA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.
표시 패널(100)의 비표시 영역(NA)은 패널 패드 영역(P_PA)을 더 포함한다. 패널 패드 영역(P_PA)은 예를 들어, 표시 영역(DA)의 일측 단변 주변에 배치될 수 있지만, 이에 제한되지 않고 표시 영역(DA)의 양 단변 주변에 배치되거나 표시 영역(DA)의 양 단변 및 양 장변 주변에 배치될 수 있다.
패널 패드 영역(P_PA)에는 상술한 구동 집적 회로(900)가 배치될 수 있다. 구동 집적 회로(900)는 표시 패널(100)의 패널 패드 영역(P_PA)에 직접 배치될 수 있다.
표시 패널(100)의 패널 패드 영역(P_PA)에는 메인 회로 보드(500)가 연결될 수 있다. 메인 회로 보드(500)가 배치된 패널 패드 영역(P_PA)은 구동 집적 회로(900)가 배치된 패널 패드 영역(P_PA)보다 제2 방향(DR2)의 하측에 위치할 수 있다. 메인 회로 보드(500)는 이방성 도전 필름을 이용하여 표시 패널(100)의 패널 패드 영역(P_PA)에 마련된 패드들 상에 부착될 수 있다. 몇몇 실시예에서 메인 회로 보드(500)는 초음파 접합을 통해 표시 패널(100)의 일측에 부착될 수도 있다. 메인 회로 보드(500) 상에는 상술한 제어부(도 1의 '50' 참조)가 배치될 수 있다.
메인 회로 보드(500) 상에 위치한 제어부(50)에서 생성된 신호들을 기초로 구동 집적 회로(500)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 출력한다. 구동 집적 회로(500)는 집적 회로로 형성될 수 있으니, 이에 제한되지 않는다.
표시 패널(100)의 비표시 영역(NA)은 벤딩 영역(BA)을 더 포함할 수 있다.
표시 패널(100)의 베이스 기판(도 5의 '101' 참조)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 표시 기판(101)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
벤딩 영역(BA)은 복수의 화소들의 어레이와 패널 패드 영역(P_PA) 사이에 배치될 수 있다. 벤딩 영역(BA)은 비표시 영역(NA)에 위치할 수 있다. 표시 패널(100)은 벤딩 영역(BA)에 배치된 기준선인 벤딩 라인을 중심으로 일 방향으로 접힐 수 있다. 상기 벤딩 라인은 표시 패널(100)의 하변(또는 상변)과 평행한 직선일 수 있다. 도 4에 도시된 바와 같이 표시 패널(100)의 벤딩 영역(BA)은 제3 방향(DR3) 하부로 벤딩될 수 있다.
표시 패널(100)의 패널 패드 영역(P_PA)은 표시 패널(100)의 표시 영역(DA)의 하부에 위치할 수 있다. 이에 따라, 표시 패널(100)의 패널 패드 영역(P_PA)에 각각 부착된 구동 집적 회로(900), 및 메인 회로 보드(500)는 벤딩된 표시 패널(100)의 패널 패드 영역(P_PA)을 따라 표시 패널(100)의 표시 영역(DA)의 하부에 위치할 수 있다.
그러나, 이에 한정되는 것은 아니며, 표시 영역(DA)과 패널 패드 영역(P_PA)은 벤딩 영역(BA)없이도 서로 연결될 수 있다. 즉, 표시 패널(100)은 벤딩 영역(BA)없이 표시 영역(DA)과 비표시 영역(NA) 전체가 평탄할 수 있다.
도 5를 참조하면, 표시 패널(100)은 베이스 기판(101), 베이스 기판(101) 상에 배치된 복수의 도전층, 및 복수의 도전층 사이에 배치된 복수의 절연층을 포함한다. 도 5에서는 표시 패널(100)의 표시 영역(DA)의 일 화소, 및 비표시 영역(NA)의 예시적인 단면 구조를 도시하였다. 나아가. 도 5에서는 비표시 영역(NA)의 벤딩 영역(BA)의 예시적인 단면 구조를 도시하였다.
표시 패널(100)은 베이스 기판(101), 버퍼층(102), 배리어층(103), 제1 반도체층(105), 제1 절연층(111), 제1 도전층(120), 제2 절연층(112), 제2 반도체층(135), 제3 절연층(113), 제2 도전층(140), 제4 절연층(114), 벤딩 비아층(VIA0), 제3 도전층(150), 제1 비아층(VIA1), 화소 전극(ANO), 뱅크층(VANK)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
베이스 기판(101)은 그 위에 배치되는 각 층들을 지지한다. 베이스 기판(101)에는 표시 영역(DA), 비표시 영역(NA), 및 비표시 영역(NA)의 벤딩 영역(BA)이 정의될 수 있다. 표시 영역(DA)은 산화물로 이루어진 반도체층을 포함하는 트랜지스터가 배치된 제1 영역, 및 상기 제1 영역의 주변에 배치되고 결정화 실리콘으로 이루어진 반도체층을 포함하는 트랜지스터가 배치된 제2 영역을 포함할 수 있다. 상기 제1 영역에는 상술한 바와 같이, 산화물로 이루어진 반도체층을 포함하는 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)가 배치될 수 있고, 상기 제2 영역에는 상술한 바와 같이, 결정화 실리콘으로 이루어진 반도체층을 포함하는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5) 내지 제7 트랜지스터(T7)를 포함할 수 있다.
유기 발광 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기 발광 표시 장치가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
베이스 기판(101)의 구성 물질은 상술한 바 중복 설명은 생략하기로 한다.
버퍼층(102)은 베이스 기판(101) 상에 배치될 수 있다. 버퍼층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(102)은 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
배리어층(103)은 버퍼층(102) 상에 배치될 수 있다. 배리어층(103)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다. 배리어층(103)은 베이스 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
배리어층(103) 상에는 제1 반도체층(105)이 배치될 수 있다. 제1 반도체층(105)은 베이스 기판(101)의 상기 제2 영역 상에 배치될 수 있다.
제1 반도체층(105)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)　등으로 이루어질 수 있다.　이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
제1 반도체층(105)은 상부의 제2-1 게이트 전극(123)과 두께 방향으로 중첩 배치된 채널 영역과 상기 채널 영역의 일측 및 타측에 각각 위치한 소스/드레인 영역을 포함할 수 있다. 상기 채널 영역에 비해 상기 소스/드레인 영역에는 다소 캐리어 이온이 포함되어 있어, 전기적인 저항이 상기 채널 영역의 전기적인 저항보다 낮을 수 있다.
제1 반도체층(105)은 상술한 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 반도체층일 수 있다.
제1 반도체층(105) 상에는 제1 절연층(111)이 배치될 수 있다. 제1 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(111)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(111) 상에는 제1 도전층(120)이 배치된다. 제1 도전층(120)은
몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(120)은 단일막 또는 다층막일 수 있다.
제1 도전층(120)은 상기 제1 영역에 배치된 바텀 게이트 전극(121), 및 상기 제2 영역에 배치된 제2-1 게이트 전극(123)을 포함할 수 있다. 바텀 게이트 전극(121), 및 제2-1 게이트 전극(123)은 동시에 형성되고, 동일한 물질을 포함하여 이루어질 수 있다.
바텀 게이트 전극(121)은 하부 차광 패턴일 수 있다. 즉, 바텀 게이트 전극(121)은 표시 패널(100)의 하부 방향에서 입사되는 광이 상부에 위치한 제2 반도체층(135)으로 진입하는 것을 억제하는 역할을 할 수 있다.
제1 도전층(120) 상에는 제2 절연층(112)이 배치된다. 제2 절연층(112)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제2 절연층(112)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제2 절연층(112)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 절연층(112) 상에는 제2 반도체층(135)이 배치된다. 제2 반도체층(135)은 베이스 기판(101)의 상기 제1 영역 상에 배치될 수 있다. 제2 반도체층(135)은 산화물을 포함하여 이루어질 수 있다. 즉, 제2 반도체층(135)은 산화물 반도체층일 수 있다. 상기 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물을 포함할 수 있다. 상기 산화물은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
제2 반도체층(135)은 상부의 탑 게이트 전극(141)과 두께 방향으로 중첩 배치된 채널 영역과 상기 채널 영역의 일측 및 타측에 각각 위치한 소스/드레인 영역을 포함할 수 있다. 상기 채널 영역에 비해 상기 소스/드레인 영역에는 다소 캐리어 이온이 포함되어 있어, 전기적인 저항이 상기 채널 영역의 전기적인 저항보다 낮을 수 있다.
제2 반도체층(135)은 상술한 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 반도체층일 수 있다.
제2 반도체층(135) 상에는 제3 절연층(113)이 배치된다. 제3 절연층(113)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제3 절연층(113)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제3 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제3 절연층(113)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 절연층(113) 상에는 제2 도전층(140)이 배치된다. 제2 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(140)은 단일막 또는 다층막일 수 있다.
제2 도전층(140)은 상기 제1 영역에 배치된 탑 게이트 전극(141), 및 상기 제2 영역에 배치된 제2-2 게이트 전극(143)을 포함할 수 있다. 탑 게이트 전극(141), 및 제2-2 게이트 전극(143)은 동시에 형성되고, 동일한 물질을 포함하여 이루어질 수 있다.
베이스 기판(101)의 상기 제1 영역에 배치된 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 제2 반도체층(135)은 하부, 및 상부에 각각 배치된 바텀 게이트 전극(105), 및 탑 게이트 전극(135)을 통해 채널이 온/오프될 수 있다. 즉, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 더블 게이트 방식으로 적용될 수 있다.
바텀 게이트 전극(105), 및 탑 게이트 전극(135)은 도시되지 않았지만, 전기적으로 연결되어 있을 수 있다. 즉, 바텀 게이트 전극(105), 및 탑 게이트 전극(135)에는 동일한 스캔 신호가 인가될 수 있고, 상기 동일한 스캔 신호를 기초로 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 온/오프 방식을 조절할 수 있게 된다.
한편, 상기 제2 영역에 배치된 제2-1 게이트 전극(123), 및 제2-2 게이트 전극(143)은 상호 커패시터를 형성할 수 있다. 즉, 제2-1 게이트 전극(123)과 제2-2 게이트 전극(143)은 유지 커패시터(Cst)의 제1 전극, 및 제2 전극일 수 있다.
제2 도전층(140) 상에는 제4 절연층(114)이 배치된다. 제4 절연층(114)은 층간 절연 기능을 갖는 층간 절연막일 수 있다. 제4 절연층(114)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제4 절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제4 절연층(114)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제4 절연층(114)의 두께는 상술한 제1 절연층(111)의 두께보다 클 수 있다. 또한, 제1 절연층(111) 내지 제3 절연층(113)은 전면에 걸쳐 동일한 두께로 형성되어, 하부 단차를 컨포멀하게 반영하고 있지만, 제4 절연층(114)은 이와 달리, 하부 구조의 단차를 컨포멀하게 반영하지 않을 수 있다. 이로 인해, 상부에 배치된 제3 도전층(150)이 평탄하게 배치될 수 있도록 하는 역할을 할 수 있다.
한편, 벤딩 영역(BA)에서 버퍼층(102), 배리어층(103), 및 제1 내지 제4 절연층(111~114)은 배치되지 않을 수 있다. 벤딩 영역(BA)에서 버퍼층(102), 배리어층(103), 및 제1 내지 제4 절연층(111~114)은 배치되지 않아 베이스 기판(101)의 상면을 노출할 수 있다. 즉, 벤딩 영역(BA)에서 버퍼층(102), 배리어층(103), 및 제1 내지 제4 절연층(111~114)을 관통하는 제5 콘택홀(CNT5) 또는 비아홀이 더 배치될 수 있다. 벤딩 영역(BA)에서 버퍼층(102), 배리어층(103), 및 제1 내지 제4 절연층(111~114)은 측면을 노출할 수 있다. 노출된 버퍼층(102), 배리어층(103), 및 제1 내지 제4 절연층(111~114)의 측면은 서로 정렬될 수 있지만, 이에 제한되는 것은 아니다.
제5 콘택홀(CNT5) 또는 비아홀은 후술할 제1 콘택홀(CNT1) 내지 제4 콘택홀(CNT4)의 형성 공정과 동시에 이루어질 수 있다.
이로 인해, 벤딩 영역(BA)에서 상술한 표시 장치(1)의 벤딩이 이루어질 때, 발생할 수 있는 벤딩 스트레스를 미연에 방지할 수 있다.
제5 콘택홀(CNT5) 또는 비아홀 내에는 벤딩 비아층(VIA0)이 배치될 수 있다. 벤딩 비아층(VIA0)은 비표시 영역(NA)에서 제4 절연층(114) 상에 배치되고, 벤딩 영역(BA)에서 노출된 버퍼층(102), 배리어층(103), 및 제1 내지 제4 절연층(111~114)의 측면 상에 배치될 수 있다. 벤딩 비아층(VIA0)은 노출된 베이스 기판(101)의 상면에 직접 접할 수 있다.
벤딩 비아층(VIA0)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 벤딩 비아층(VIA0)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제4 절연층(114) 상에는 제3 도전층(150)이 배치된다. 제3 도전층(150)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(150)은 단일막 또는 다층막일 수 있다.
제3 도전층(150)은 상기 제1 영역에 배치된 제1 소스/드레인 전극(151, 153), 및 상기 제2 영역에 배치된 제2 소스/드레인 전극(155, 157)을 포함할 수 있다.
상기 제1 소스/드레인 전극(151, 153)은 각각 제2 반도체층(135)의 상기 소스/드레인 영역과 연결되고, 상기 제2 소스/드레인 전극(155, 157)은 각각 제1 반도체층(105)의 상기 소스/드레인 영역과 연결될 수 있다.
상기 제1 소스/드레인 전극(151, 153)의 제2 반도체층(135)의 상기 소스/드레인 영역과의 연결은 제1 콘택홀(CNT1), 및 제2 콘택홀(CNT2)을 통해 이루어질 수 있다. 제1 콘택홀(CNT1), 및 제2 콘택홀(CNT2)은 각각 상기 제1 영역에 배치되고, 제4 절연층(114), 및 제3 절연층(113)을 관통할 수 있다.
상기 제2 소스/드레인 영역(155, 157)의 제1 반도체층(105)의 상기 소스/드레인 영역과의 연결은 제3 콘택홀(CNT3), 및 제4 콘택홀(CNT4)을 통해 이루어질 수 있다. 제3 콘택홀(CNT3), 및 제4 콘택홀(CNT4)은 각각 상기 제2 영역에 배치되고, 제4 절연층(114) 내지 제1 절연층(111)을 두께 방향으로 관통할 수 있다.
비표시 영역(NA), 및 벤딩 영역(BA)에서 제3 도전층(150)은 연결 전극(159)을 더 포함할 수 있다. 연결 전극(159)은 상술한 화소의 스캔 라인, 데이터 라인, 또는 전원 전압 라인과 연결되어 패널 패드 영역(P_PA)에까지 연결되어 표시 패널(100)의 패드들을 구성할 수 있다.
연결 전극(159)은 상술한 제1 소스/드레인 전극과 동일하게 형성되어 동일한 물질을 포함하여 이루어질 수 있다.
제3 도전층(150) 상에는 제1 비아층(VIA1)이 배치된다. 제1 비아층(VIA)은 표시 영역(DA), 및 비표시 영역(NA)에 걸쳐 배치될 수 있다.
제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제1 비아층(VIA1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 비아층(VIA1) 상에는 화소 전극(ANO)이 배치된다. 화소 전극(ANO)은 애노드 전극일 수 있다. 화소 전극(ANO)은 제1 비아층(VIA1)을 관통하는 제6 컨택홀(CNT6)을 통해 제2 소스 전극(155) 또는 제2 드레인 전극(157)과 전기적으로 연결될 수 있다. 화소 전극(ANO)은 연결 전극 등을 통하지 않고 제6 콘택홀(CNT6)을 통해 하부의 제2 소스 전극(155) 또는 제2 드레인 전극(157)과 직접 연결될 수 있다.
화소 전극(ANO)은 각 화소마다 분리되어 배치될 수 있다.
화소 전극(ANO) 상에는 뱅크층(BANK)이 배치될 수 있다. 뱅크층(BANK)은 화소 전극(ANO)을 부분적으로 노출할 수 있다. 뱅크층(BANK)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 뱅크층(BANK)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 전극(ANO) 상면 및 뱅크층(BANK)의 개구부 내에는 유기층(EL)이 배치될 수 있다. 유기층(EL)과 뱅크층(BANK) 상에는 캐소드 전극(CAT)이 배치된다. 캐소드 전극(CAT)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
화소 전극(AN0), 유기층(EL), 및 캐소드 전극(CAT)은 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT) 상에는 박막 봉지층(170)이 배치된다. 박막 봉지층(170)은 유기 발광 소자(OLED)를 덮을 수 있다. 박막 봉지층(170)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 박막 봉지층(170)은 순차 적층된 제1 봉지 무기막(171), 봉지 유기막(172), 및 제2 봉지 무기막(173)을 포함할 수 있다.
일 실시예에 따른 표시 장치(1)는 상기 제1 영역의 바텀 게이트 전극(121)과 상기 제2 영역의 제2-1 게이트 전극(123)을 동일층에 배치될 수 있다. 바텀 게이트 전극(121)과 제2-1 게이트 전극(123)을 다른 마스크를 사용하지 않고, 동일 마스크를 사용하여 동시에 형성함으로써, 마스크의 개수를 절감할 수 있다.
나아가, 제1 영역의 바텀 게이트 전극(121)과 상기 제2 영역의 제2-1 게이트 전극(123)을 동일층에 배치됨으로써 표시 장치의 전반적인 두께를 줄일 수 있게 된다.
또한, 상기 제2 영역의 탑 게이트 전극(141)과 상기 제2 영역의 제2-2 게이트 전극(143)이 동일층에 배치될 수 있다. 탑 게이트 전극(141)과 상기 제2 영역의 제2-2 게이트 전극(143)을 마른 마스크를 사용하지 않고, 동일 마스크를 사용하여 동시에 형성함으로써, 마스크의 개수를 절감할 수 있다.
나아가, 상기 제2 영역의 탑 게이트 전극(141)과 상기 제2 영역의 제2-2 게이트 전극(143)이 동일층에 배치됨으로써 표시 장치의 전반적인 두께를 줄일 수 있게 된다.
이하, 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 6은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이고, 도 7 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 6, 도 7과 도 5를 함께 참조하면, 우선 제1 영역, 및 제2 영역을 포함하는 표시 영역(DA), 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NA)이 정의되고 상기 제2 영역에 제1 반도체층(105)이 배치된 베이스 기판(101)을 준비(S10)한다.
베이스 기판(101)의 구성 물질은 상술한 바 중복 설명은 생략하기로 한다.
상기 제2 영역에 제1 반도체층(105)이 배치된 베이스 기판(101)을 준비하는 단계(S10)는 베이스 기판(101) 상에 버퍼층(102), 및 배리어층(103)을 순차 적층하는 단계를 더 포함할 수 있다.
버퍼층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(102)은 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
배리어층(103)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다. 배리어층(103)은 베이스 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
베이스 기판(101) 상에 버퍼층(102), 및 배리어층(103)을 순차 적층하는 단계 후에, 배리어층(103) 상에는 제1 반도체층(105)이 형성될 수 있다. 제1 반도체층(105)은 베이스 기판(101)의 상기 제2 영역 상에 배치될 수 있다.
제1 반도체층(105)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)　등으로 이루어질 수 있다.　이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
제1 반도체층(105)은 상부의 제2-1 게이트 전극(123)과 두께 방향으로 중첩 배치된 채널 영역과 상기 채널 영역의 일측 및 타측에 각각 위치한 소스/드레인 영역을 포함할 수 있다. 상기 채널 영역에 비해 상기 소스/드레인 영역에는 다소 캐리어 이온이 포함되어 있어, 전기적인 저항이 상기 채널 영역의 전기적인 저항보다 낮을 수 있다.
제1 반도체층(105)은 상술한 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 반도체층일 수 있다.
도 6, 도 8과 도 5를 함께 참조하면, 제1 반도체층(105) 상에 제1 절연층(111)을 형성(S20)한다.
제1 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(111)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
도 6, 도 9와 도 5를 함께 참조하면, 제1 절연층(111) 상의 상기 제1 영역에 바텀 게이트 전극(121), 및 상기 제2 영역에 제2-1 게이트 전극(123)을 동시에 형성(S30)한다.
바텀 게이트 전극(121), 및 제2-1 게이트 전극(123)은 동일한 마스크를 이용하여 동시에 형성되고, 동일한 물질을 포함하여 이루어질 수 있다.
바텀 게이트 전극(121), 및 제2-1 게이트 전극(123)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 바텀 게이트 전극(121), 및 제2-1 게이트 전극(123)은 단일막 또는 다층막일 수 있다.
바텀 게이트 전극(121)은 하부 차광 패턴일 수 있다. 즉, 바텀 게이트 전극(121)은 표시 패널(100)의 하부 방향에서 입사되는 광이 상부에 위치한 제2 반도체층(135)으로 진입하는 것을 억제하는 역할을 할 수 있다.
도 6, 도 10과 도 5를 함께 참조하면, 바텀 게이트 전극(121), 및 제2-1 게이트 전극(123) 상에 제2 절연층(112)을 형성(S40)한다.
제2 절연층(112)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제2 절연층(112)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제2 절연층(112)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
도 6, 도 11과 도 5를 함께 참조하면, 제2 절연층(112) 상의 상기 제1 영역에 제2 반도체층(135)을 형성(S50)한다.
제2 반도체층(135)은 베이스 기판(101)의 상기 제1 영역 상에 배치될 수 있다. 제2 반도체층(135)은 산화물을 포함하여 이루어질 수 있다. 즉, 제2 반도체층(135)은 산화물 반도체층일 수 있다. 상기 산화물은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
제2 반도체층(135)은 상부의 탑 게이트 전극(141)과 두께 방향으로 중첩 배치된 채널 영역과 상기 채널 영역의 일측 및 타측에 각각 위치한 소스/드레인 영역을 포함할 수 있다. 상기 채널 영역에 비해 상기 소스/드레인 영역에는 다소 캐리어 이온이 포함되어 있어, 전기적인 저항이 상기 채널 영역의 전기적인 저항보다 낮을 수 있다.
제2 반도체층(135)은 상술한 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 반도체층일 수 있다.
도 6, 도 12와 도 5를 함께 참조하면, 제2 반도체층(135) 상에 제3 절연층(113)을 형성(S60)한다.
제3 절연층(113)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제3 절연층(113)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제3 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제3 절연층(113)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
도 6, 도 13과 도 5를 함께 참조하면, 제3 절연층(113) 상의 상기 제1 영역에 탑 게이트 전극(141), 및 상기 제2 영역에 제2-2 게이트 전극(143)을 형성(S70)한다.
탑 게이트 전극(141), 및 제2-2 게이트 전극(143)은 동일한 마스크를 이용하여 동시에 형성되고, 동일한 물질을 포함하여 이루어질 수 있다.
탑 게이트 전극(141), 및 제2-2 게이트 전극(143)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 탑 게이트 전극(141), 및 제2-2 게이트 전극(143)은 단일막 또는 다층막일 수 있다.
베이스 기판(101)의 상기 제1 영역에 배치된 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 제2 반도체층(135)은 하부, 및 상부에 각각 배치된 바텀 게이트 전극(105), 및 탑 게이트 전극(135)을 통해 채널이 온/오프될 수 있다. 즉, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 더블 게이트 방식으로 적용될 수 있다.
바텀 게이트 전극(105), 및 탑 게이트 전극(135)은 도시되지 않았지만, 전기적으로 연결되어 있을 수 있다. 즉, 바텀 게이트 전극(105), 및 탑 게이트 전극(135)에는 동일한 스캔 신호가 인가될 수 있고, 상기 동일한 스캔 신호를 기초로 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 온/오프 방식을 조절할 수 있게 된다.
한편, 상기 제2 영역에 배치된 제2-1 게이트 전극(123), 및 제2-2 게이트 전극(143)은 상호 커패시터를 형성할 수 있다. 즉, 제2-1 게이트 전극(123)과 제2-2 게이트 전극(143)은 유지 커패시터(Cst)의 제1 전극, 및 제2 전극일 수 있다.
도 6, 도 14와 도 5를 함께 참조하면, 탑 게이트 전극(141), 및 제2-2 게이트 전극(143) 상에 제4 절연층(114)을 형성(S80)한다.
제4 절연층(114)은 층간 절연 기능을 갖는 층간 절연막일 수 있다. 제4 절연층(114)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제4 절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제4 절연층(114)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
도 6, 도 15 및 도 5를 함께 참조하면, 도 6에서 상술한 제1 콘택홀(CNT1) 내지 제5 콘택홀(CNT5) 또는 비아홀을 형성한다.
제1 콘택홀(CNT1), 및 제2 콘택홀(CNT2)은 각각 상기 제1 영역에 배치되고, 제4 절연층(114), 및 제3 절연층(113)을 관통할 수 있다.
제1 콘택홀(CNT1) 내지 제4 콘택홀(CNT4)을 형성하는 단계는 제5 콘택홀(CNT5) 또는 비아홀을 형성하는 단계와 동일 공정에서 이루어질 수 있다.
제3 콘택홀(CNT3), 및 제4 콘택홀(CNT4)은 각각 상기 제2 영역에 배치되고, 제4 절연층(114) 내지 제1 절연층(111)을 두께 방향으로 관통할 수 있다.
제5 콘택홀(CNT5)은 벤딩 영역(BA)에 배치되고, 제4 절연층(114)으로부터 버퍼층(102)까지 순차적으로 두께 방향으로 관통할 수 있다.
도 6, 도 16 및 도 5를 함께 참조하면, 제5 콘택홀(CNT5) 내에 벤딩 비아층(VIA0)을 형성한다.
벤딩 비아층(VIA0)은 비표시 영역(NA)에서 제4 절연층(114) 상에 형성되고, 벤딩 영역(BA)에서 노출된 버퍼층(102), 배리어층(103), 및 제1 내지 제4 절연층(111~114)의 측면 상에 형성될 수 있다. 벤딩 비아층(VIA0)은 노출된 베이스 기판(101)의 상면에 직접 접하도록 형성될 수 있다.
벤딩 비아층(VIA0)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 벤딩 비아층(VIA0)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
도 6, 도 17 및 도 5를 함께 참조하면, 제4 절연층(114) 상에 제2 반도체층(135)과 제1 콘택홀(CNT1), 및 제2 콘택홀(CNT2)을 통해 연결된 제1 소스/드레인 전극(151, 153)과 제1 반도체층(105)과 제3 콘택홀(CNT3), 및 제4 콘택홀(CNT4)을 통해 연결된 제2 소스/드레인 전극(155, 157)과 벤딩 비아층(VIA0) 상에 연결 전극(159)을 형성(S90)한다.
제1 소스/드레인 전극(151, 153), 제2 소스/드레인 전극(155, 157), 및 연결 전극(159)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 소스/드레인 전극(151, 153), 제2 소스/드레인 전극(155, 157), 및 연결 전극(159)은 동일한 물질을 포함하여 동일한 마스크를 이용하여 동시에 형성될 수 있다. 이들은 단일막 또는 다층막일 수 있다.
도 6, 도 18 및 도 5를 함께 참조하면, 제1 소스/드레인 전극(151, 153), 제2 소스/드레인 전극(155, 157), 및 연결 전극(159) 상에 제1 비아층(VIA1)을 형성한다.
제1 비아층(VIA)은 표시 영역(DA), 및 비표시 영역(NA)에 걸쳐 배치될 수 있다.
제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제1 비아층(VIA1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
도 6, 도 19 및 도 5를 함께 참조하면, 제1 비아층(VIA1)을 관통하는 제6 콘택홀(CNT6)을 형성한다.
제6 콘택홀(CNT6)은 제1 비아층(VIA1)을 관통하여 제2 소스 전극(155), 또는 제2 드레인 전극(157)의 상면을 노출하도록 형성될 수 있다.
도 6, 도 20 및 도 5를 함께 참조하면, 제1 비아층(VIA1) 상에 화소 전극(ANO)을 형성한다.
화소 전극(ANO)은 애노드 전극일 수 있다. 화소 전극(ANO)은 제1 비아층(VIA1)을 관통하는 제6 컨택홀(CNT6)을 통해 제2 소스 전극(155) 또는 제2 드레인 전극(157)과 전기적으로 연결되도록 형성될 수 있다. 화소 전극(ANO)은 연결 전극 등을 통하지 않고 제6 콘택홀(CNT6)을 통해 하부의 제2 소스 전극(155) 또는 제2 드레인 전극(157)과 직접 연결되도록 형성될 수 있다. 화소 전극(ANO)은 각 화소마다 분리되어 형성될 수 있다.
도 6, 도 20 및 도 5를 함께 참조하면, 화소 전극(ANO) 상에는 뱅크층(BANK)을 형성한다. 뱅크층(BANK)은 화소 전극(ANO)을 부분적으로 노출하도록 형성될 수 있다. 뱅크층(BANK)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 뱅크층(BANK)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
이후, 뱅크층(BANK)이 노출하는 화소 전극(ANO) 상에 유기층(EL)을 형성하고, 유기층(EL)과 뱅크층(BANK) 상에는 캐소드 전극(CAT)을 전면에 걸쳐 형성할 수 있다. 캐소드 전극(CAT)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
이하, 다른 실시예에 따른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 22는 다른 실시예에 따른 표시 장치의 단면도들이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치(2)는 제2 절연층(112), 및 제3 절연층(113) 사이에 배치되고, 상기 제2 영역에 배치된 캡 도전 패턴(CAP)을 더 포함하고, 제2-2 게이트 전극(143)이 생략된다는 점에서 일 실시예에 따른 표시 장치(1)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(2)는 제2 절연층(112), 및 제3 절연층(113) 사이에 배치되고, 상기 제2 영역에 배치된 캡 도전 패턴(CAP)을 더 포함할 수 있다. 본 실시예에 따른 표시 장치(2)는 제2-2 게이트 전극(143)이 생략될 수 있다.
캡 도전 패턴(CAP)은 제2 절연층(112)을 사이에 두고 제2-1 게이트 전극(123)과 커패시터를 형성할 수 있다.
캡 도전 패턴(CAP)은 제2 반도체층(135)과 동일층에 배치되고, 동일 공정을 통해 형성될 수 있다. 캡 도전 패턴(CAP)은 제2 반도체층(135)과 동일한 물질을 포함하여 이루어질 수 있다.
캡 도전 패턴(CAP)은 제2 절연층(111)을 사이에 두고 제2-1 게이트 전극(123)과 커패시터를 형성할 수 있다.
제조 방법 측면에서, 제2 절연층(112) 상의 상기 제1 영역에 제2 반도체층(135)을 형성하는 단계는 제2 절연층(112) 상의 상기 제2 영역에 캡 도전 패턴(CAP)을 형성하는 단계를 더 포함할 수 있다. 제2 절연층(112) 상의 상기 제1 영역에 제2 반도체층(135)을 형성하는 단계와 제2 절연층(112) 상의 상기 제2 영역에 캡 도전 패턴(CAP)을 형성하는 단계는 동시에 이루어질 수 있다.
본 실시예에 따른 표시 장치(2)는 제2 절연층(112), 및 제3 절연층(113) 사이에 배치되고, 상기 제2 영역에 배치된 캡 도전 패턴(CAP)을 더 포함함으로써 상기 제2 영역에 배치된 구동 트랜지스터, 예컨대 제1 트랜지스터(T1)의 커패시터 용량을 늘릴 수 있다. 구체적으로 설명하면, 본 실시예에 따르면, 캡 도전 패턴(CAP)은 제2-1 게이트 전극(123)과 제2 절연층(112)을 사이에 두고 배치되는 반면, 일 실시예에 따른 표시 장치(1)는 제2-1 게이트 전극(123)과 제2 절연층(112), 및 제3 절연층(113)을 사이에 두고 배치될 수 있다. 즉, 본 실시예에 따르면, 캡 도전 패턴(CAP)과 제2-1 게이트 전극(123) 간의 거리가 더 줄어들 수 있다. 커패시터 용량은 도전체들끼리의 대향 면적, 및 이격 거리 등에 영향받는데, 본 실시예와 같이, 캡 도전 패턴(CAP)과 제2-1 게이트 전극(123) 간의 이격 거리를 줄임으로써 제1 트랜지스터(T1)의 전반적인 커패시터 용량을 증가시킬 수 있다.
도 23은 또 다른 실시예에 따른 표시 장치의 단면도들이다.
도 23을 참조하면, 본 실시예에 따른 표시 장치(3)는 제2 절연층(112), 및 제3 절연층(113) 사이에 배치되고, 상기 제2 영역에 배치된 캡 도전 패턴(CAP)을 더 포함한다는 점에서 도 5에 따른 표시 장치(1)와 상이하다.
캡 도전 패턴(CAP)은 제2 절연층(111)을 사이에 두고 제2-1 게이트 전극(123)과 커패시터를 형성하고, 제3 절연층(113)을 사이에 두고 제2-2 게이트 전극(143)과 커패시터를 형성할 수 있다.
캡 도전 패턴(CAP)에 관한 설명은 도 22에서 상술한 바 이하, 중복 설명은 생략하기로 한다.
본 실시예에 따른 표시 장치(3)는 캡 도전 패턴(CAP)이 제2 절연층(111)을 사이에 두고 제2-1 게이트 전극(123)과 커패시터를 형성하고, 제3 절연층(113)을 사이에 두고 제2-2 게이트 전극(143)과 커패시터를 형성함으로써 제1 트랜지스터(T1)의 전반적인 커패시터 용량을 증가시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 패널
120: 제1 도전층
140: 제2 도전층
150: 제3 도전층

Claims (20)

  1. 제1 영역, 및 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역이 정의된 베이스 기판;
    상기 베이스 기판 상의 상기 제2 영역에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고 상기 제1 영역에 배치된 바텀 게이트 전극과 상기 제2 영역에 배치된 제2-1 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 제2 절연층;
    상기 제2 절연층 상의 상기 제1 영역에 배치된 제2 반도체층;
    상기 제2 반도체층 상에 배치된 제3 절연층;
    상기 제3 절연층 상에 배치되고 상기 제1 영역에 배치된 탑 게이트 전극, 및 상기 제2 영역에 배치된 제2-2 게이트 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제4 절연층; 및
    상기 제4 절연층 상에 배치되고 상기 제2 반도체층과 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 연결된 제2 소스/드레인 전극을 포함하는 제3 도전층을 포함하되,
    상기 제1 반도체층은 폴리실리콘을 포함하고,
    상기 제2 반도체층은 산화물을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 바텀 게이트 전극과 상기 탑 게이트 전극은 전기적으로 연결된 표시 장치.
  3. 제1 항에 있어서,
    상기 제3 도전층 상에 배치된 제1 비아층, 및 상기 제1 비아층 상에 배치된 화소 전극을 더 포함하고,
    상기 화소 전극은 상기 제2 소스 전극 또는 상기 제2 드레인 전극과 직접 연결된 표시 장치.
  4. 제1 항에 있어서,
    상기 비표시 영역은 상기 표시 영역의 일측에 위치한 벤딩 영역을 더 포함하고,
    상기 벤딩 영역에서 상기 제1 절연층 내지 상기 제4 절연층은 상기 베이스 기판의 상면을 노출하고,
    상기 벤딩 영역은 상기 베이스 기판 상에 배치된 벤딩 비아층, 및 상기 벤딩 비아층 상에 배치된 연결 배선을 더 포함하되,
    상기 연결 배선은 상기 제3 도전층에 배치된 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 절연층, 및 상기 제3 절연층 사이에 배치되고, 상기 제2 영역에 배치된 캡 도전 패턴을 더 포함하고,
    상기 캡 도전 패턴은 상기 제2 절연층을 사이에 두고 상기 제2-1 게이트 전극과 커패시터를 형성하는 표시 장치.
  6. 제5 항에 있어서,
    상기 캡 도전 패턴은 상기 제2 반도체층과 동일한 물질을 포함하는 표시 장치.
  7. 제5 항에 있어서,
    상기 제2-2 게이트 전극은 상기 캡 도전 패턴과 커패시터를 형성하는 표시 장치.
  8. 제7 항에 있어서,
    상기 바텀 게이트 전극, 및 상기 제2-1 게이트 전극은 동일한 재료로 이루어진 표시 장치.
  9. 제8 항에 있어서,
    상기 탑 게이트 전극과 상기 제2-2 게이트 전극은 동일한 재료로 이루어진 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 반도체층의 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물인 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 반도체층, 상기 제2-1 게이트 전극, 및 상기 제2 소스/드레인 전극은 구동 트랜지스터를 구성하고,
    상기 제2 반도체층, 상기 바텀 게이트 전극, 상기 탑 게이트 전극, 및 상기 제1 소스/드레인 전극은 스위칭 트랜지스터를 구성하는 표시 장치.
  12. 제1 영역, 및 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역이 정의된 베이스 기판;
    상기 베이스 기판 상의 상기 제2 영역에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고 상기 제1 영역에 배치된 바텀 게이트 전극과 상기 제2 영역에 배치된 제2-1 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치된 제2 절연층;
    상기 제2 절연층 상의 상기 제1 영역에 배치된 제2 반도체층;
    상기 제2 반도체층 상에 배치된 제3 절연층;
    상기 제3 절연층 상에 배치되고 상기 제1 영역에 배치된 탑 게이트 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제4 절연층; 및
    상기 제4 절연층 상에 배치되고 상기 제2 반도체층과 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 연결된 제2 소스/드레인 전극을 포함하는 제3 도전층을 포함하되,
    상기 제2 절연층, 및 상기 제3 절연층 사이에 배치되고, 상기 제2 영역에 배치된 캡 도전 패턴을 더 포함하고, 상기 캡 도전 패턴은 상기 제2 절연층을 사이에 두고 상기 제2-1 게이트 전극과 커패시터를 형성하되,
    상기 제1 반도체층은 폴리실리콘을 포함하고,
    상기 제2 반도체층은 산화물을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 캡 도전 패턴은 상기 제2 반도체층과 동일한 물질을 포함하는 표시 장치.
  14. 제12 항에 있어서,
    상기 제2-2 게이트 전극은 상기 캡 도전 패턴과 커패시터를 형성하는 표시 장치.
  15. 제1 영역, 및 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역의 주변에 배치된 비표시 영역이 정의되고 상기 제2 영역에 제1 반도체층이 배치된 베이스 기판을 준비하는 단계;
    상기 제1 반도체층 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상의 상기 제1 영역에 바텀 게이트 전극, 및 상기 제2 영역에 제2-1 게이트 전극을 동시에 형성하는 단계;
    상기 바텀 게이트 전극, 및 상기 제2-1 게이트 전극 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상의 상기 제1 영역에 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 상에 제3 절연층을 형성하는 단계;
    상기 제3 절연층 상의 상기 제1 영역에 탑 게이트 전극, 및 상기 제2 영역에 제2-2 게이트 전극을 형성하는 단계;
    상기 탑 게이트 전극, 및 상기 제2-2 게이트 전극 상에 제4 절연층을 형성하는 단계; 및
    상기 제4 절연층 상에 상기 제2 반도체층과 제1 콘택홀을 통해 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 제2 콘택홀을 통해 연결된 제2 소스/드레인 전극을 형성하는 단계를 포함하고,
    상기 제1 반도체층은 폴리실리콘을 포함하고,
    상기 제2 반도체층은 산화물을 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극 상에 제1 비아층, 및 상기 제1 비아층 상에 화소 전극을 형성하는 단계를 더 포함하고,
    상기 화소 전극은 상기 제2 소스 전극 또는 상기 제2 드레인 전극과 직접 연결된 표시 장치.
  17. 제15 항에 있어서,
    상기 비표시 영역은 상기 표시 영역의 일측에 위치한 벤딩 영역을 더 포함하고, 상기 탑 게이트 전극, 및 상기 제2-2 게이트 전극 상에 제4 절연층을 형성하는 단계, 및 상기 제4 절연층 상에 상기 제2 반도체층과 연결된 제1 소스/드레인 전극과 상기 제1 반도체층과 연결된 제2 소스/드레인 전극을 형성하는 단계 사이에,
    상기 제1 콘택홀, 및 상기 제2 콘택홀을 형성하는 단계를 더 포함하고,
    상기 제1 콘택홀, 및 상기 제2 콘택홀을 형성하는 단계는 상기 벤딩 영역에서 상기 제1 절연층 내지 상기 제4 절연층을 관통하는 제3 콘택홀을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 콘택홀, 및 상기 제2 콘택홀을 형성하는 단계와 상기 벤딩 영역에서 상기 제1 절연층 내지 상기 제4 절연층을 관통하는 제3 콘택홀을 형성하는 단계는 동시에 이루어지는 표시 장치의 제조 방법.
  19. 제15 항에 있어서,
    제2 절연층 상의 상기 제1 영역에 제2 반도체층을 형성하는 단계는 상기 제2 절연층 상의 상기 제2 영역에 캡 도전 패턴을 형성하는 단계를 더 포함하고,
    상기 캡 도전 패턴은 상기 제2 반도체층과 동시에 형성되는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 캡 도전 패턴은 상기 제2 절연층을 사이에 두고 상기 제2-1 게이트 전극과 커패시터를 형성하는 표시 장치의 제조 방법.
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