KR102582394B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 베이스 기판, 상기 베이스 기판 상에 배치되며, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극, 및 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터, 상기 베이스 기판 상에 배치되며, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극, 및 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 트랜지스터, 상기 베이스 기판 상에 배치된 복수의 절연층들, 및 상기 절연층들 중 적어도 어느 하나의 절연층을 사이에 두고 상기 제1 제어 전극 상에 배치되어 평면상에서 상기 제1 제어 전극과 중첩하며, 상기 제1 제어 전극과 커패시터를 정의하는 상부 전극을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 상세하게는 신뢰성이 향상된 반도체 장치에 관한 것이다.
반도체 장치는 적어도 하나의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 반도체 물질을 포함하는 반도체 패턴을 포함한다. 반도체 장치의 일 실시예인 표시장치는 복수의 화소들 및 화소들을 제어하기 위한 구동회로를 포함할 수 있다. 구동회로는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 구동회로를 구성하는 박막 트랜지스터는 화소들을 제어하기 위한 전기적 신호들을 대응되는 화소에 제공한다.
화소들 각각은 화소 구동회로 및 화소 구동회로에 연결된 표시소자를 포함할 수 있다. 화소 구동회로는 적어도 하나의 박막 트랜지스터 및 커패시터를 포함할 수 있다. 화소 구동회로를 구성하는 박막 트랜지스터 및 커패시터는 구동회로로부터 제공된 전기적 신호에 따라 표시소자를 제어한다.
본 발명은 구동 특성이 향상되고 신뢰성이 향상된 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 반도체 장치는 베이스 기판, 상기 베이스 기판 상에 배치되며, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극, 및 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터, 상기 베이스 기판 상에 배치되며, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극, 및 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 트랜지스터, 상기 베이스 기판 상에 배치된 복수의 절연층들, 및 상기 절연층들 중 적어도 어느 하나의 절연층을 사이에 두고 상기 제1 제어 전극 상에 배치되어 평면상에서 상기 제1 제어 전극과 중첩하며 상기 상부 전극과 커패시터를 정의하는 상부 전극을 포함한다.
상기 제1 제어 전극 및 상기 상부 전극 각각은 상기 제1 반도체 패턴과 평면상에서 중첩할 수 있다.
상기 제1 제어 전극은 상기 제1 반도체 패턴 상에 배치될 수 있다.
상기 절연층들은, 상기 제1 제어 전극과 상기 제1 반도체 패턴 사이에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 제어 전극과 상기 상부 전극 사이에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치되고, 상기 제2 반도체 패턴과 상기 제2 제어 전극 사이에 배치된 제3 절연층을 포함할 수 있다.
상기 제2 제어 전극은 상기 제2 반도체 패턴 상에 배치될 수 있다.
상기 제3 절연층은 평면상에서 상기 제2 제어 전극에 중첩하고, 상기 제1 제어 전극에 비 중첩하는 절연 패턴일 수 있다.
상기 제3 절연층은, 평면상에서 상기 제2 제어 전극에 중첩하는 제1 부분 및 상기 제1 제어 전극에 중첩하는 제2 부분을 포함할 수 있다.
상기 제2 부분은 상기 제1 제어 전극 및 상기 상부 전극 사이에 배치될 수 있다.
상기 제2 부분은 상기 상부 전극 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 제2 절연층 및 상기 제3 절연층 사이에 배치된 제4 절연층을 더 포함하고, 상기 제2 반도체 패턴은 상기 제4 절연층 상에 배치되고, 상기 제4 절연층은 상기 상부 전극을 커버할 수 있다.
상기 제2 트랜지스터는 상기 기판 및 상기 제1 절연층 사이에 배치되고, 반사율이 높은 물질 및 광 흡수율이 높은 물질 중 적어도 어느 하나를 포함하는 광 차단 패턴을 더 포함할 수 있다.
상기 광 차단 패턴은 상기 제1 반도체 패턴과 동일한 물질을 포함할 수 있다.
상기 광 차단 패턴은 상기 제2 제어 전극과 접속될 수 있다.
상기 제2 반도체 패턴은 상기 제2 제어 전극 상에 배치되고, 상기 제3 절연층은 상기 제2 제어 전극 및 상기 상부 전극을 커버할 수 있다.
상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 서로 다른 층상에 배치될 수 있다.
상기 제1 반도체 패턴의 일단과 상기 제2 반도체 패턴의 일단은 평면상에서 소정의 라인을 따라 정렬될 수 있다.
상기 제1 입력 전극과 상기 제2 출력 전극은 서로 접속되어 일체의 연결 전극을 정의할 수 있다.
상기 연결 전극은 상기 제2 반도체 패턴의 적어도 일부를 관통하여 상기 제2 반도체 패턴과 상기 제1 반도체 패턴에 접속될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 제1 출력 전극에 연결된 유기발광 다이오드를 더 포함할 수 있다.
본 발명에 따르면, 이동도가 높은 결정질 반도체를 구동 트랜지스터에 이용하고 온-오프 특성이 좋은 산화물 반도체를 제어 트랜지스터에 이용함으로써 구동 특성과 신뢰성이 동시에 향상된 반도체 장치를 제공할 수 있다.
또한, 커패시터 전극과 트랜지스터의 구성을 동시에 형성함으로써 공정 비용이 절감되고 공정 시간이 단축될 수 있어 경제적이다.
또한, 서로 다른 반도체 물질을 포함하는 복수의 트랜지스터들의 집적도가 향상될 수 있어 고 해상도의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 문턱 전압을 비교한 그래프이다.
도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 이동도를 비교한 그래프이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 8b는 도 8a에 도시된 일부 구성을 도시한 평면도이다.
도 9a 내지 도 9m은 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 도시한 단면도들이다.
도 10a 내지 도 10j는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 도시한 단면도들이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다. 본 발명에 따른 표시장치는 적어도 하나의 반도체를 포함하는 반도체 장치일 수 있다. 표시장치는 타이밍 제어부(TC), 주사 구동회로(SDC), 데이터 구동회로(DDC), 및 표시패널(DP)을 포함한다. 표시패널(DP)은 전기적 신호에 따라 영상을 표시한다.
본 실시예에서, 표시패널(DP)은 예시적으로 유기발광 표시패널인 것으로 설명한다. 한편, 이는 예시적으로 기재한 것이고, 본 발명에 따른 표시패널(DP)은 다양한 실시예들을 포함할 수 있다.
타이밍 제어부(TC)는 입력 영상신호들(미 도시)을 수신하고, 주사 구동회로(SDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력한다.
주사 구동회로(SDC)는 타이밍 제어부(TC)로부터 주사 제어 신호(SCS)를 수신한다.　주사 제어 신호(SCS)는 주사 구동회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭 신호 등을 포함할 수 있다.
주사 구동회로(SDC)는 복수의 주사 신호들을 생성하고, 주사 신호들을 복수의 주사 라인들(SL1~SLn)에 순차적으로 출력한다.　또한, 주사 구동회로(SDC)는 주사 제어 신호(SCS)에 응답하여 복수의 발광 제어 신호들을 생성하고, 복수의 발광 라인들(EL1~ELn)에 발광 제어 신호들을 출력한다.
도 1에서 주사 신호들과 발광 제어 신호들이 하나의 주사 구동회로(SDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 주사 구동회로들이 주사 신호들을 분할하여 출력하고, 발광 제어 신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 주사 신호들을 생성하여 출력하는 구동회로와 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.
데이터 구동회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값들에 대응하는 아날로그 전압들이다.
표시패널(DP)은 주사 라인들(SL1~SLn), 발광 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 및 화소들(PX)을 포함한다. 주사 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 직교하는 제2 방향(DR2)으로 나열된다.
복수의 발광 라인들(EL1~ELn) 각각은 주사 라인들(SL1~SLn) 중 대응하는 주사 라인에 나란하게 배열될 수 있다. 데이터 라인들(DL1~DLm)은 주사 라인들(SL1~SLn)과 절연되게 교차한다.
복수의 화소들(PX) 각각은 주사 라인들(SL1~SLn) 중 대응하는 주사 라인, 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다.
화소들(PX) 각각은 제1 전압(ELVDD) 및 제1 전압(ELVDD)보다 낮은 레벨의 제2 전압(ELVSS)을 수신한다. 제1 전압(ELVDD)은 상술한 전원 전압(ELVDD: 도 1 참조)에 대응될 수 있다. 화소들(PX) 각각은 제1 전압(ELVDD)이 인가되는 전원 라인(PL)에 접속된다. 화소들(PX) 각각은 초기화 전압(Vint)을 수신하는 초기화 라인(RL)에 접속된다.
복수의 화소들(PX) 각각은 3개의 주사 라인들에 전기적으로 연결될 수 있다. 도 1에 도시된 것과 같이, 제2 번째 화소행의 화소들은 제1 번째 내지 제3 번째 주사 라인(SL1 내지 SL3)에 연결될 수 있다.
미 도시되었으나, 표시패널(DP)은 복수의 더미 주사 라인들을 더 포함할 수 있다. 표시패널(DP)은 제1 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인 및 제n 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인을 더 포함할 수 있다. 또한, 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인에 연결된 화소들(이하, 화소열의 화소들)은 서로 연결될 수 있다. 화소열의 화소들 중 인접하는 2개의 화소들이 전기적으로 연결될 수 있다.
복수의 화소들(PX) 각각은 유기발광 다이오드(미 도시) 및 유기발광 다이오드의 발광을 제어하는 화소의 구동회로(미 도시)를 포함한다. 화소 구동회로는 복수의 박막 트랜지스터들 및 커패시터를 포함할 수 있다. 구동회로(SDC)와 데이터 구동회로(DDC) 중 적어도 어느 하나는 화소 구동회로와 동일한 공정을 통해 형성된 박막 트랜지스터들을 포함할 수 있다.
복수 회의 포토리소그래피 공정을 통해 베이스 기판(미 도시) 상에 주사 라인들(SL1~SLn), 발광 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 전원 라인(PL), 초기화 라인(RL), 화소들(PX), 주사 구동회로(SDC), 및 데이터 구동회로(DDC)을 형성할 수 있다. 복수 회의 증착공정 또는 코팅공정을 통해 베이스 기판(미 도시) 상에 절연층들을 형성할 수 있다. 절연층들 각각은 표시패널(DP) 전체를 커버하는 박막이거나, 표시패널(DP)의 특정 구성에만 중첩하는 적어도 하나의 절연 패턴을 포함할 수 있다. 절연층들은 유기층 및/또는 무기층을 포함한다. 그밖에 화소들(PX)을 보호하는 봉지층(미 도시)을 베이스 기판 상에 더 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 2에는 데이터 라인들(DL1~DLm) 중 k번째 데이터 라인(DLk)에 연결된 i번째 화소(PXi)와 대응되는 등가 회로도를 예시적으로 도시하였다.
i번째 화소(PXi)는 유기발광 다이오드(OLED) 및 유기발광 다이오드(OLED)를 제어하는 화소 구동회로를 포함한다. 화소 구동회로는 6개의 박막 트랜지스터들(T1~T6) 및 하나의 커패시터(CST)를 포함할 수 있다. 이하, 6 개의 트랜지스터들(T1~T6)은 N형의 박막 트랜지스터인 것을 예시적으로 설명한다. 한편, 도 2에 도시된 화소 구동회로는 하나의 예시에 불과하고 구동회로의 구성은 변형되어 실시될 수 있다.
화소 구동회로는 구동 트랜지스터와 제어 트랜지스터를 포함할 수 있다. 구동 트랜지스터는 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다. 본 발명의 실시예에서 구동 트랜지스터는 제1 트랜지스터(TR1)일 수 있다.
제1 트랜지스터(TR1)의 출력전극은 유기발광 다이오드(OLED)와 전기적으로 연결된다. 제1 트랜지스터(TR1)의 출력전극은 유기발광 다이오드(OLED)의 애노드와 직접 접촉하거나, 다른 트랜지스터를 경유하여 연결될 수 있다.
제어 트랜지스터의 제어 전극은 제어 신호를 수신할 수 있다. i번째 화소(PXi)에 인가되는 제어 신호는 i번째 주사 신호(Si), 데이터 신호(Dk), i-1번째 발광 제어 신호(Ei-1, 및 i번째 발광 제어 신호(Ei)를 포함할 수 있다.
본 발명의 실시예에서 제어 트랜지스터는 제2 내지 제6 트랜지스터들(TR2~TR6)을 포함할 수 있다. 이하에서 제어 트랜지스터는 5 개의 박막 트랜지스터들로 이루어진 실시예를 예시적으로 설명하나, 이에 제한되는 것은 아니고, 제어 트랜지스터는 5 개 미만이거나 5 개를 초과하는 박막 트랜지스터들로 이루어질 수도 있다.
제2 트랜지스터(TR2)의 출력 전극과 제1 트랜지스터(TR1)의 입력 전극 사이의 노드는 제1 노드(N1)로 정의되고, 제5 트랜지스터(TR5)의 출력 전극과 제1 트랜지스터(TR1)의 출력 전극 사이의 노드는 제2 노드(N2)로 정의된다.
제1 트랜지스터(TR1)는 제3 트랜지스터(TR3)를 경유하여 전원 전압(ELVDD)을 수신하고 제1 노드(N1)에 접속된 입력 전극, 커패시터(CST)의 일 전극에 접속된 제어 전극, 및 제2 노드(N2)를 통해 유기발광 다이오드(OLED)에 접속된 출력 전극을 포함한다.
제2 트랜지스터(TR2)는 i번째 주사라인(SLi)에 접속된 제어 전극, 입력 전극, 및 제1 노드(N1)에 접속된 출력 전극을 포함한다. 제2 트랜지스터(TR2)의 입력 전극은 제1 트랜지스터(TR1)의 제어 전극 및 커패시터(CST)의 일 전극에 접속된다.
제3 트랜지스터(TR3)는 i번째 발광 제어 라인(Eli)에 접속된 제어 전극, 전원 라인(PL)에 접속된 입력 전극, 및 제1 노드(N1)에 접속된 출력 전극을 포함한다. 제3 트랜지스터(TR3)는 i번재 발광 제어 신호(Ei)에 응답하여 턴-온 된다.
제4 트랜지스터(TR4)는 i번째 주사 라인(SLi)에 접속된 제어 전극, k번째 데이터 라인(DLk)에 접속된 입력 전극, 및 출력 전극을 포함한다. 제4 트랜지스터(TR4)의 출력 전극은 커패시터의 다른 일 전극 및 제5 트랜지스터(TR5)에 연결된다. 제4 트랜지스터(TR4)는 i번째 주사 신호(Si)에 의해 턴-온 되고 입력 전극을 통해 수신된 데이터 신호를 커패시터(CST)에 제공한다.
제5 트랜지스터(TR5)는 i-1번째 발광 제어 라인(Ei-1)에 접속된 제어 전극, 입력 전극, 및 제2 노드(N2)에 연결된 출력 전극을 포함한다. 제5 트랜지스터(TR5)의 입력 전극은 커패시터(CST)의 다른 일 전극 및 제4 트랜지스터(TR4)의 출력 전극에 연결된다. 제5 트랜지스터(TR5)는 i-1번째 발광 제어 신호(Ei-1)에 응답하여 턴-온 된다.
제6 트랜지스터(TR6)는 i번째 주사 라인(SLi)에 접속된 제어 전극, 초기화 라인(RL)에 접속된 입력 전극, 및 유기발광 다이오드(OLED)에 접속된 출력 전극을 포함한다. 제6 트랜지스터(TR6)는 i번째 주사 신호(Si)에 응답하여 턴-온 되고 초기화 전압(Vint)을 제2 노드(N2)에 제공한다.
한편, 이는 예시적으로 기재한 것이고, 도 2에 도시된 등가 회로도는 P형 트랜지스터들로 구성될 수도 있다. 본 발명에 따른 반도체 장치는 어느 하나의 실시예에 한정되지 않으며, 다양한 형태의 트랜지스터들을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 3에는 도 1에 도시된 표시장치의 부분 단면도를 예시적으로 도시하였다.
도 3에 도시된 것과 같이, 표시장치는 베이스 기판(SUB), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 유기발광 다이오드(OLED)를 포함한다. 제1 및 제2 트랜지스터들(T1, T2) 각각은 도 2에 도시된 화소 구동 회로들 중 어느 하나의 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(T1)는 도 2에 도시된 제1 트랜지스터(TR1)에 대응되고, 제2 트랜지스터(T2)는 도 2에 도시된 제4 트랜지스터(TR4)에 대응될 수 있다. 한편, 이는 예시적으로 기재한 것이고, 제2 트랜지스터(T2)는 제어 트랜지스터들 중 어느 하나일 수 있으며, 하나의 실시예로 한정되지 않는다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 유기발광 다이오드(OLED)는 베이스 기판(SUB)의 상면에 배치된다. 베이스 기판(SUB)의 상면은 제1 방향(DR1, 도 1 참조)과 제2 방향(DR2, 도 2 참조)에 의해 정의된다.
제1 트랜지스터(T1)는 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제1 제어 전극(CE1), 및 제1 반도체 패턴(SP1)을 포함한다. 제1 트랜지스터(T1)는 유기발광 다이오드(OLED)에 연결된 구동 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 제2 입력 전극(IE2), 제2 출력 전극(OE2), 제2 제어 전극(CE2), 및 제2 반도체 패턴(SP2)을 포함한다. 제2 트랜지스터(T2)는 화소(PX)를 턴-온 하기 위한 제어 트랜지스터일 수 있다.
유기발광 다이오드(OLED)는 하부 전극(AE), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 상부 전극(CE)을 포함한다. 본 실시예에서, 하부 전극(AE), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 상부 전극(CE)은 각각 애노드 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드 전극(CE)에 대응될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 하부 전극(AE), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 상부 전극(CE)은 각각 캐소드 전극, 전자 제어층, 발광층, 정공 제어층, 및 애노드 전극일 수 있다.
한편, 본 실시예에서, 소정의 커패시터는 제1 트랜지스터(TR1)와 중첩하여 정의될 수 있다. 구체적으로, 커패시터는 제1 제어 전극(CE1) 및 상부 전극(UE)에 의해 정의될 수 있다. 제1 제어 전극(CE1)과 상부 전극(UE)은 평면상에서 서로 중첩되도록 배치되고, 중첩된 영역에서 소정의 전계를 형성할 수 있다. 제1 제어 전극(CE1) 및 상부 전극(UE)에 의해 정의되는 커패시터는 도 2의 커패시터(CST: 도 2 참조)에 대응될 수 있다.
본 발명의 일 실시예에 따른 제1 제어 전극(CE1)은 제1 트랜지스터(TR1)의 일 구성이 되는 동시에 커패시터(CST)의 일 전극이 될 수 있다. 본 발명의 일 실시예에 따른 커패시터(CST)는 반도체 패턴(SP1)과 중첩한다. 이하, 구체적으로 설명하기로 한다.
베이스 기판(SUB)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 커패시터(CST)가 배치될 수 있는 층, 필름, 또는 플레이트일 수 있다. 베이스 기판(SUB)은 플라스틱 기판, 유리 기판, 금속 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
베이스 기판(SUB)의 상면과 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 사이에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 베이스 기판(SUB)과 도전성 패턴들 또는 반도체 패턴들의 결합력을 향상시킨다. 버퍼층(BFL)은 무기물 및/또는 유기물 중 어느 하나를 포함할 수 있다. 별도로 도시되지 않았으나, 이물질이 유입되는 것을 방지하는 배리어층이 베이스 기판(SUB)의 상면에 더 배치될 수도 있다. 버퍼층(BFL)과 배리어층은 선택적으로 배치되거나 생략될 수 있다.
버퍼층(BFL) 상에 제1 반도체 패턴(SP1)이 배치된다. 제1 반도체 패턴(SP1)은 결정질 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)은 다결정 실리콘과 같은 다결정 반도체 물질을 포함할 수 있다.
제1 반도체 패턴(SP1)은 불순물이 포함된 제1 영역(AR11) 및 제3 영역(AR13), 제1 영역(AR11)과 제3 영역(AR13)에 인접한 제2 영역(AR12)으로 구분될 수 있다. 불순물은 도펀트(dopant)일 수 있다. 제1 영역(AR11)은 제1 입력 전극(IE1)에 접속되고, 제3 영역(AR13)은 제1 출력 전극(OE1)에 접속된다.
제2 영역(AR12)은 제1 영역(AR11)과 제3 영역(AR13) 사이에 배치되고 제1 제어 전극(CE1)과 평면상에서 중첩될 수 있다. 제2 영역(AR12)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 트랜지스터(T1)의 채널 영역은 다결정 반도체 물질을 포함할 수 있다. 이에 따라, 제1 트랜지스터(T1)는 향상된 이동도를 갖고, 높은 신뢰성을 가진 구동 소자로 기능할 수 있다.
제1 반도체 패턴(SP1) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 절연층(10)은 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
제1 절연층(10)은 버퍼층(BFL) 상에 배치되어 제1 반도체 패턴(SP1)의 적어도 일부를 커버할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 절연층(10)은 평면상에서 제2 영역(AR12)에 중첩하는 절연 패턴일 수 있다. 본 발명의 일 실시예에 따른 제1 절연층(10)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 절연층(10) 상에 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)이 배치된다. 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 동일한 층상에 배치될 수 있다.
제1 제어 전극(CE1)은 적어도 제2 영역(AR12)에 중첩한다. 제1 제어 전극(CE1)은 제1 절연층(10)을 사이에 두고 제1 반도체 패턴(SP1)으로부터 이격된다. 제1 제어 전극(CE1)은 채널 영역이 되는 제2 영역(AR12)에서의 전하 이동을 제어한다. 한편, 본 실시예에서, 제1 제어 전극(CE1)은 커패시터의 일 전극을 정의한다.
제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1) 상에 제2 절연층(20)이 배치된다. 제2 절연층(20)은 제1 절연층(10) 상에 배치되어 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)을 커버한다. 제2 절연층(20)은 유기물 및/또는 무기물을 포함할 수 있다.
제2 절연층(20) 상에 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 제1 제어 전극(CE1)과 평면상에서 중첩하도록 배치될 수 있다. 상부 전극(UE)은 커패시터의 다른 일 전극을 정의한다. 상부 전극(UE)은 제2 절연층(20)을 사이에 두고 제1 제어 전극(CE1)과 대향될 수 있다.
제2 절연층(20)은 제1 제어 전극(CE1)과 상부 전극(UE)이 정의하는 커패시터의 유전층을 정의할 수 있다. 제1 제어 전극(CE1)은 제2 절연층(20)을 사이에 두고 평면상에서 중첩하는 전극과 제2 절연층(20)에 전계를 형성한다. 이에 따라, 전계는 제2 절연층(20)의 두께 및 제2 절연층(20)을 구성하는 재료에 의해 영향 받을 수 있다.
제2 절연층(20) 상에 제2 반도체 패턴(SP2)이 배치된다. 제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다.
한편, 제2 반도체 패턴(SP2)은 결정화된 산화물 반도체를 포함할 수 있다. 산화물 반도체의 결정은 수직 방향의 방향성을 가질 수 있다.
제2 반도체 패턴(SP2)은 불순물이 포함된 제1 영역(AR21) 및 제3 영역(AR23), 제1 영역(AR21)과 제3 영역(AR23)에 인접한 제2 영역(AR22)으로 구분될 수 있다. 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)을 사이에 두고 서로 이격된다.
제2 영역(AR22)은 제2 트랜지스터(T2)의 채널 영역일 수 있다. 제2 반도체 패턴(SP2)에 있어서, 불순물은 환원된 금속 물질들일 수 있다. 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)을 이루는 금속 산화물로부터 환원된 금속 물질들을 포함할 수 있다. 이에 따라, 제2 트랜지스터(T2)는 누설전류를 낮출 수 있어 온-오프 특성이 향상된 스위칭 소자로 기능할 수 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 무기물 및/또는 유기물을 포함한다. 본 실시예에서, 제3 절연층(30)은 하나의 절연 패턴(이하, 절연 패턴)일 수 있다. 절연 패턴(30)은 제2 제어 전극(CE2)과 평면상에서 중첩한다. 절연 패턴(30)은 제2 반도체 패턴(SP2)의 제2 영역(AR22)을 커버하고, 제1 영역(AR21) 및 제3 영역(AR23)을 노출시킨다.
절연 패턴(30)의 측면과 제2 제어 전극(CE2)의 측면은 하나의 라인을 따라 정렬될 수 있다. 제1 영역(AR21)과 제2 영역(AR22) 사이의 경계 및 제2 영역(AR22)과 제3 영역(AR23) 사이의 경계는 절연 패턴(30)의 측면을 따라 정렬될 수 있다. 절연 패턴(30)과 제2 제어 전극(CE2)은 평면상에서 동일한 형상을 가질 수 있다.
절연 패턴(30) 상에 제2 제어 전극(CE2) 이 배치된다. 한편, 도시되지 않았으나, 주사 라인들(SL1~SLn: 도 1 참조)은 제2 제어 전극(CE2)과 동일한 층상에 배치될 수 있다. 다만, 이는 예시적으로 기재한 것이고, 본 발명의 일 실시예에 따른 주사 라인들(SL1~SLn)은 다양한 층상에 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 제어 전극(CE2) 및 상부 전극(UE) 상에 제4 절연층(40)이 배치된다. 제4 절연층(40)은 무기물 및/또는 유기물을 포함한다.
제4 절연층(40) 상에 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)이 배치된다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 각각 제1 내지 제4 절연층들(10, 20, 30, 40) 중 적어도 일부를 관통하여 제1 반도체 패턴(SP1) 또는 제2 반도체 패턴(SP2)에 접속될 수 있다.
구체적으로, 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 내지 제4 절연층들(10, 20, 30, 40)을 관통하는 제1 관통홀들(OP1)을 통해 각각 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제3 영역(AR13)에 접속된다. 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 제4 절연층(40)을 관통하는 제2 관통홀들(OP2)을 통해 각각 제2 반도체 패턴(SP2)의 제1 영역(AR21) 및 제3 영역(AR23)에 접속된다. 한편, 도시되지 않았으나, 데이터 라인들(DL1~DLm)은 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)과 동일한 층상에 배치될 수 있다. 이에 따라, 데이터 라인들(DL1~DLm)은 제4 절연층(40)의 상면에 직접 배치될 수 있다.
제4 절연층(40) 상에 중간막(ILD)이 배치된다. 중간막(ILD)은 무기물 및/또는 유기물을 포함한다. 중간막(ILD)에는 중간막(ILD)을 관통하는 제3 관통홀(OP3)이 정의될 수 있다. 제3 관통홀(OP3)은 제1 출력 전극(OE1)에 중첩하는 영역에 정의될 수 있다.
중간막(ILD) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제3 관통홀(OP3)을 통해 제1 트랜지스터(T1)의 제1 출력 전극(OE1)에 접속된다. 제1 출력 전극(OE1)과 제1 전극(AE)의 접속부는 도 2에 도시된 제2 노드(N2, 도 2 참조)에 대응될 수 있다.
중간막(ILD) 상에 화소 정의막(PLD)이 배치된다. 화소 정의막(PLD)은 무기막 및/또는 무기막을 포함할 수 있다. 화소 정의막(PLD)에는 소정의 개구부(OP-PX)가 정의된다. 개구부(OP-PX)는 하부 전극(AE)의 적어도 일부를 노출시킨다.
제1 전극(AE) 상에 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(CE)이 순차적으로 적층된다. 발광층(EML)은 개구부(OP-PX)에 중첩하는 발광 패턴일 수 있다. 유기발광 다이오드(OLED)는 제1 전극(AE) 및 제2 전극(CE) 사이의 전압 차이를 이용하여 발광층(EML)으로부터 광을 생성한다. 한편, 도시되지 않았으나, 본 발명의 일 실시예에 따른 표시장치는 제2 전극(CE) 상에 배치되는 유기막 및/또는 무기막을 더 포함할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다. 한편, 도 1 내지 도 3에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
본 발명의 일 실시예에 따른 반도체 장치는 다양한 구조의 트랜지스터들을 포함할 수 있다.
도 4a에 도시된 것과 같이, 반도체 장치는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 유기발광 다이오드(OLED)는 도 3에 도시된 구성들에 각각 대응될 수 있다.
반도체 장치는 제3 절연층(30-1)을 포함할 수 있다. 제3 절연층(30-1)은 제2 절연층(20)과 제4 절연층(40) 사이에 배치될 수 있다. 제3 절연층(30-1)은 제1 제어 전극(CE1)에 중첩하고, 제2 반도체 패턴(SP2)의 적어도 일부를 노출시킨다.
3 절연층(30-1)은 제2 반도체 패턴(SP2)의 제2 영역(AR22)을 커버하는 제1 절연 패턴(31) 및 제1 영역(AR21) 및 제3 영역(AR23)의 적어도 일부를 노출시키는 제2 절연 패턴(32)을 포함한다. 제1 절연 패턴(31) 및 제2 절연 패턴(32)은 제2 반도체 패턴(SP2)의 제1 영역(AR21) 및 제3 영역(AR23)을 각각 노출시키는 개구부를 형성함에 따라 형성될 수 있다.
제1 부분(31)은 제2 제어 전극(CE2)과 중첩한다. 제1 부분(31)은 제2 제어 전극(CE2)과 제2 반도체 패턴(SP2) 사이에 배치될 수 있다. 제1 부분(31)은 실질적으로 도 3에 도시된 절연 패턴(30: 도 3 참조)과 대응될 수 있다.
제2 부분(32)은 제1 제어 전극(CE1)과 중첩한다. 제2 부분(32)은 제1 제어 전극(CE1)과 상부 전극(UE) 사이에 배치될 수 있다. 제3 절연층(30-1)은 제1 부분(31) 및 제2 부분(32)으로 구분됨으로써, 제2 반도체 패턴(SP2)의 제1 영역(AR21) 및 제3 영역(AR23)을 노출시키고, 제2 반도체 패턴(SP2)의 제2 영역(AR22)과 제1 반도체 패턴(SP1)에 중첩한다.
한편, 본 실시예에서, 커패시터를 구성하는 제1 제어 전극(CE1)과 상부 전극(UE) 사이에는 제2 절연층(20) 및 제3 절연층(30-1)이 배치될 수 있다. 이에 따라, 제1 제어 전극(CE1)과 상부 전극(UE)이 형성하는 전계는 제2 절연층(20)과 제3 절연층(30-1) 각각의 두께 및 구성 재료들에 의해 영향 받을 수 있다.
도 4b에 도시된 것과 같이, 반도체 장치는 도 3에 도시된 반도체 장치와 비교할 때, 제3 절연층(30-1) 및 제5 절연층(50)을 더 포함할 수 있다. 제3 절연층(30-1)은 제1 부분(31) 및 제2 부분(32)을 포함한다. 제1 부분(31)은 도 3에 도시된 절연 패턴(30)과 대응되므로 중복되는 설명은 생략한다.
제 2 부분(32)은 상부 전극(UE) 상에 배치될 수 있다. 이에 따라, 도 4a에 도시된 반도체 장치와 달리, 상부 전극(UE)과 제1 제어 전극(CE1) 사이에는 제2 절연층(20)이 배치될 수 있다. 상부 전극(UE)과 제1 제어 전극(CE1)이 정의하는 커패시터는 제3 절연층(30-1)에 의한 영향을 상대적으로 적게 받을 수 있다.
한편, 제5 절연층(50)은 제2 절연층(20) 및 제3 절연층(30) 사이에 배치될 수 있다. 제5 절연층(50)은 제2 반도체 패턴(SP2) 하측에 배치될 수 있다. 이에 따라, 제2 트랜지스터(T2)는 제5 절연층(50) 상에 배치될 수 있다. 제5 절연층(50)은 상부 전극(UE)을 커버한다.
본 실시예에서, 제5 절연층(50)은 제3 절연층(30-1)에 비해 상대적으로 낮은 두께를 가질 수 있다. 제5 절연층(50)은 제2 반도체 패턴(SP2)이 용이하게 형성될 수 있도록 제2 절연층(20)과 상이한 상태의 표면을 제2 반도체 패턴(SP2)에 제공할 수 있다. 또한, 제5 절연층(50)은 상부 전극(UE)을 상부 전극(UE) 상에 형성되는 층으로부터 용이하게 보호할 수 있다.
도 4c에 도시된 것과 같이, 반도체 장치는 제1 트랜지스터(T1), 제2 트랜지스터(T2-1), 및 유기발광 다이오드(OLED)를 포함한다. 제1 트랜지스터(T1)는 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)이 각각 제3 절연층(30-1) 상에 배치되고, 제1 절연층(10), 제2 절연층(20-1), 및 제3 절연층(30-1)을 관통하는 관통부(OP4)에 의해 제1 반도체 패턴(SP10에 접속되는 것 외에는 실질적으로 도 3에 도시된 제1 트랜지스터(T1: 도 3 참조)와 대응될 수 있다. 이하, 중복된 설명은 생략하기로 한다.
제2 트랜지스터(T2-1)는 제2 제어 전극(CE2-1) 상에 배치된 제2 반도체 패턴(SP2-1)을 포함할 수 있다. 구체적으로, 제2 트랜지스터(T2-1)는 제2 절연층(20-1) 상에 배치된 제2 제어 전극(CE2-1), 제3 절연층(30-1) 상에 배치된 제2 반도체 패턴(SP2-1), 제3 절연층(30-1) 상에 배치된 제2 입력 전극(IE2-1) 및 제2 출력 전극(OE2-1)을 포함할 수 있다. 제2 제어 전극(CE2-1)은 제2 절연층(20-1) 및 제3 절연층(30-1) 사이에 배치될 수 있다. 제2 제어 전극(CE2-1)은 상부 전극(UE)과 동일한 층상에 배치될 수 있다.
제2 반도체 패턴(SP2-1)은 제2 제어 전극(CE2-1) 상에 배치될 수 있다. 제2 반도체 패턴(SP2-1)은 제2 제어 전극(CE2-1)과 평면상에서 중첩한다. 제2 입력 전극(IE2-1) 및 제2 출력 전극(O2-1)은 제3 절연층(30-1) 상에 배치되어 각각 제2 반도체 패턴(SP2-1)을 부분적으로 커버한다. 도시되지 않았으나, 제2 트랜지스터(T2-1)는 제2 반도체 패턴(SP2-1) 중 제2 입력 전극(IE2-1) 및 제2 출력 전극(OE2-1) 각각과 접촉하는 영역에 정의된 오믹 컨택층(ohmic contact layer)을 더 포함할 수 있다.
반도체 장치는 제1 층(IL1) 및 제2 층(IL2)을 포함하는 중간막(ILD-1)을 포함할 수 있다. 제1 층(IL1)에는 제1 층(IL1)을 관통하는 관통홀(OP51)이 정의된다. 관통홀(OP51)은 제1 트랜지스터(T1-2)의 제1 출력 전극(OE1)과 중첩하는 영역에 정의된다.
제2 층(IL2)은 제1 층(IL1) 상에 배치된다. 제2 층(IL2)은 제1 층(IL1)에 정의된 관통홀(OP51)을 충진한다. 제2 층(IL2)에는 제2 층(IL2)을 관통하는 관통홀(OP52)이 정의된다. 관통홀(OP52)은 제1 층(IL1)의 관통홀(OP51)과 중첩하는 영역에 정의된다. 제2 층(IL2)의 관통홀(OP52)은 제1 층(IL1)의 관통홀(OP51) 내부에 정의될 수 있다. 하부 전극(AE)은 중간막(ILD-1) 상에 배치되어 제2 층(IL2)의 관통홀(OP52)을 통해 제1 출력 전극(OE1)에 접속될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에 있어서, 제2 트랜지스터(T2-1)는 제2 반도체 패턴(SP2-1)이 제2 제어 전극(CE2-1) 상에 배치된 구조를 가질 수 있다. 이에 따라, 제2 입력 전극(IE2-1)과 제2 출력 전극(OE2-1)은 별도의 관통홀 없이 제2 반도체 패턴(SP2-1)에 직접 접속될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치는 도 2에 도시된 반도체 장치에 비해 상대적으로 적은 절연막들을 포함하면서도 대응 가능한 화소 구동회로를 구현할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다. 도 5a 및 도 5b에 도시된 것과 같이, 커패시터(CST)는 평면상에서 부분적으로 연장되어 제1 트랜지스터(T1)와 비 중첩하는 영역에 존재할 수 있다. 한편, 도 1 내지 도 4c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 5a에 도시된 것과 같이, 커패시터(CST)의 일부는 제1 반도체 패턴(SP1)과 비 중첩할 수 있다. 도시되지 않았으나, 제1 커패시터 전극(CPE1)은 상부 전극(UE)과 연결된 일체의 전극 패턴 중 일부일 수 있고, 제2 커패시터 전극(CPE2)은 제1 제어 전극(CE1)과 연결된 일체의 전극 패턴 중 일부일 수 있다. 즉, 제1 커패시터 전극(CPE1)은 상부 전극(UE)의 일부일 수 있고, 제2 커패시터 전극(CPE2)은 제1 제어 전극(CE1)의 일부일 수 있다.
또는, 도 5b에 도시된 것과 같이, 제1 반도체 패턴(SP1)의 일부는 제1 트랜지스터(T1)와 비 중첩하는 영역으로 연장될 수 있다. 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2)은 각각 제1 반도체 패턴(SP1)과 전면적으로 중첩할 수 있다. 이때, 커패시터(CST)와 중첩하는 제1 반도체 패턴(SP1)은 제1 반도체 패턴(SP1)의 제2 영역(AR12)과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 평면상에서 제1 트랜지스터(T1) 외측으로 연장된 영역에서 전계를 형성하는 커패시터(CST)를 포함할 수 있다. 즉, 상부 전극(UE) 중 일부는 제1 반도체 패턴(SP1)의 제2 영역(AR12)에 중첩하고, 다른 일부는 연장되어 제1 트랜지스터(T1) 외측에 배치될 수 있다. 또한, 제1 제어 전극(CE1) 중 일부는 제1 반도체 패턴(SP1)의 제2 영역(AR12)에 중첩하고, 다른 일부는 연장되어 제1 트랜지스터(T1) 외측에 배치될 수 있다. 이에 따라, 제2 영역(AR12)외의 다른 영역에서도 전계를 형성함으로써, 보다 넓은 면적에서의 커패시터 용량 확보가 가능할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 문턱 전압을 비교한 그래프이다. 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 이동도를 비교한 그래프이다.
도 6에 도시된 반도체 장치는 제1 트랜지스터(T1), 제2 트랜지스터(T2-2), 커패시터(CST-1), 및 유기발광 다이오드(OLED)를 포함한다. 제1 트랜지스터(T1) 및 유기발광 다이오드(OLED)는 도 4b에 도시된 제1 트랜지스터(T1) 및 유기발광 다이오드(OLED)와 대응되도록 도시되었다. 또한, 제2 트랜지스터(T2-2)는 도 4b에 도시된 제2 트랜지스터(T2)와 광 차단 패턴(LBP)을 제외하고 동일하게 대응되도록 도시하였다.
도 7a 및 도 7b는 도 4b에 도시된 제2 트랜지스터(T2)와 대응되는 제1 실시예(E1) 및 도 6에 도시된 제2 트랜지스터(T2-2)와 대응되는 제2 실시예(E2)의 문턱 전압(Threshold voltage)과 전하 이동도를 각각 비교하여 도시하였다. 제1 실시예(E1)는 단일의 제2 제어 전극(CE2)을 포함하는 트랜지스터에 대응되고, 제2 실시예(E2)는 제2 제어 전극(CE2) 및 광 차단 패턴(LBP)을 포함하는 트랜지스터에 대응될 수 있다.
도 6에 도시된 것과 같이, 제2 트랜지스터(T2-2)는 광 차단 패턴(LBP)을 더 포함할 수 있다. 광 차단 패턴(LBP)은 버퍼층(BFL) 및 제1 절연층(10) 사이에 배치된다. 광 차단 패턴(LBP)은 광 흡수율이 높은 물질, 및/또는 광 반사율이 높은 물질을 포함할 수 있다. 광 차단 패턴(LBP)은 제2 반도체 패턴(SP2) 하부에 배치되어 외광이 제2 반도체 패턴(SP2)에 미치는 영향을 방지할 수 있다.
한편, 광 차단 패턴(LBP)은 제1 반도체 패턴(SP1)과 동일한 물질을 포함할 수 있다. 구체적으로, 광 차단 패턴(LBP)은 결정질 반도체를 포함할 수 있다. 이에 따라, 광 차단 패턴(LBP)은 제1 반도체 패턴(SP1)과 동시에 형성될 수 있어, 별도의 추가 공정 없이도 다양한 구조의 제2 트랜지스터(T2-2)를 구현할 수 있다.
광 차단 패턴(LBP)은 제2 반도체 패턴(SP2)의 채널 영역에서의 전하 이동을 제어하는 제어 전극으로서의 역할을 할 수 있다. 이에 따라, 제2 트랜지스터(T2-2)는 복수의 제어 전극들을 포함할 수 있다.
도 6 및 도 7a를 참조하면, 단일의 제어 전극(CE2)을 포함하는 제2 트랜지스터(T2)에 대응되는 제1 실시예(E1)와 복수의 제어 전극들을 포함하는 제2 트랜지스터(T2-2)에 대응되는 제2 실시예(E2) 사이에는 문턱 전압(Threshold voltage, Vth)의 차이를 가진다. 구체적으로, 제2 실시예(E2)는 제1 실시예(E1)에 비해 상대적으로 높은 문턱 전압을 가진다.
도 6a에서 제1 실시예(E1)는 약 -0.22V의 문턱 전압을 갖고, 제2 실시예(E2)는 약 0.24V의 문턱 전압을 갖는 것으로 도시되었다. 제1 실시예(E1) 및 제2 실시예(E2)는 모두 1V 보다 낮은 문턱 전압들을 가진다. 이에 따라, 본 발명에 따른 제1 실시예(E1) 및 제2 실시예(E2)는 낮은 구동 전압에 의해서도 용이하게 구동될 수 있다.
한편, 제2 실시예(E2)는 제1 실시예(E1)에 비해 상대적으로 높은 문턱 전압을 가진다. 제1 실시예(E1)의 경우, 문턱 전압이 음의 값을 가짐에 따라, 오프 상태에서도 미세 전류가 흐를 수 있다. 이와 달리, 제2 실시예(E2)에 따르면, 저 전력 구동에 효과적이면서도, 문턱 전압이 과도하게 낮아짐에 따라 오프 상태에서 발생될 수 있는 누설 전류 문제를 방지할 수 있다.
도 6 및 도 7b를 참조하면, 단일의 제어 전극(CE2)을 포함하는 제1 실시예(E1)와 복수의 제어 전극들을 포함하는 제2 실시예(E2) 사이에는 전하 이동도(carrier mobility)의 차이가 나타난다. 구체적으로, 제2 실시예(E2)는 제1 실시예(E1)에 비해 상대적으로 높은 전하 이동도를 가진다. 이에 따라, 제2 실시예(E2)는 제1 실시예(E1)에 비해 동일한 구동 전압 하에서 상대적으로 향상된 전류 이동 특성을 보일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 반도체 패턴(SP1)과 동일한 물질을 가진 광 차단 패턴(LBP)을 더 포함함으로써, 복수의 제어 전극이 구비된 제2 트랜지스터(T2-2)를 구현할 수 있다. 이에 따라, 제2 트랜지스터(T2-2)는 안정적이고 신뢰성이 향상된 제어 트랜지스터의 역할을 할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 8b는 도 8a에 도시된 일부 구성을 도시한 평면도이다. 이하, 도 8a 및 도 8b를 참조하여 본 발명의 일 실시예에 따른 반도체 장치에 대해 살펴본다. 한편, 도 1 내지 도 7b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략한다.
도 8a에 도시된 것과 같이, 반도체 장치는 제1 트랜지스터(T1-2) 및 제2 트랜지스터(T2-3)를 포함한다. 제1 트랜지스터(T1-3)는 제1 반도체 패턴(SP1-O), 제1 제어 전극(CE1), 제1 출력 전극(OE1), 및 연결 전극(CNE)을 포함한다. 제2 트랜지스터(T2-3)는 제2 반도체 패턴(SP2-O), 제2 제어 전극(CE2), 제2 입력 전극(IE2), 및 연결 전극(CNE)을 포함한다.
제1 트랜지스터(T1-3) 및 제2 트랜지스터(T2-3)는 연결 전극(CNE)을 통해 서로 연결될 수 있다. 연결 전극(CNE)은 제1 트랜지스터(T1-3)의 입력 전극 및 제2 트랜지스터(T2-3)의 출력 전극의 역할을 동시에 할 수 있다.
본 발명에 따른 제1 반도체 패턴(SP1-O) 및 제2 반도체 패턴(SP2-O)은 서로 다른 층상에 배치된다. 연결 전극(CNE)은 제1 반도체 패턴(SP1-O)의 제1 영역(AR11) 및 제2 반도체 패턴(SP2-O)의 제3 영역(AR23)에 각각 접속될 수 있다. 연결 전극(CNE)은 제2 반도체 패턴(SP2-O)의 적어도 일부를 관통한다. 연결 전극(CNE)은 제1 내지 제4 절연층들(10, 20, 30, 40)을 관통하는 관통홀(CH)을 통해 서로 다른 층상에 배치된 제1 반도체 패턴(SP1-O)과 제2 반도체 패턴(SP2-O)에 접속된다.
도 8b에 도시된 것과 같이, 제1 반도체 패턴(SP1-O)과 제2 반도체 패턴(SP2-O)의 끝단들은 평면상에서 소정의 라인(BL)을 따라 정렬될 수 있다. 이에 따라, 제1 트랜지스터(TR1-3)와 제2 트랜지스터(TR2-3) 사이의 집적도가 향상되면서도 제1 반도체 패턴(SP1-O)과 제2 반도체 패턴(SP2-O)이 중첩됨에 따라 발생 가능한 문제를 방지할 수 있다.
관통홀(CH)은 평면상에서 제1 반도체 패턴(SP1-O)의 제1 영역(AR11) 및 제2 반도체 패턴(SP2-O)의 제3 영역(AR23)과 중첩한다. 연결 전극(CNE)은 하나의 관통홀(CH)을 통해 인접한 두 트랜지스터들(T1-3, T2-3)을 연결할 수 있다. 이에 따라, 연결 전극(CNE)이 차지하는 면적이 감소될 수 있고, 두 트랜지스터들(T1-3, T2-3)을 접속시키기 위한 컨택 영역이 감소될 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 장치는 고 집적 회로를 용이하게 형성할 수 있다. 본 발명에 따르면 고 해상도의 표시장치를 용이하게 구현할 수 있다.
관통홀(CH)은 제1 반도체 패턴(SP1-O) 및 제2 반도체 패턴(SP2-O) 중 적어도 제2 반도체 패턴(SP2-O)을 관통하여 정의될 수 있다. 이때, 관통홀(CH)을 형성하기 위한 식각 공정에서 제공되는 식각 가스에 의해 제2 반도체 패턴(SP2-O) 중 제3 영역(AR23)은 추가로 환원 공정을 더 거칠 수 있다. 이에 따라, 제2 반도체 패턴(SP2-O)의 제3 영역(AR23)은 관통홀(CH)에 인접할수록 환원된 금속의 비중이 높아지는 양상을 가질 수 있다.
관통홀(CH)은 제1 반도체 패턴(SP1-O)도 관통하도록 정의될 수 있다. 이때, 제1 반도체 패턴(SP1-O)의 제1 영역(AR11)은 관통홀(CH)에 인접할수록 환원된 금속의 비중이 높아지는 양상을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 연결 전극(CNE)을 통해 연결된 제1 트랜지스터(T1-3) 및 제2 트랜지스터(T2-3)를 포함함으로써, 제1 반도체 패턴(SP1-O)과 연결 전극(CNE) 사이의 접속 특성 및 제2 반도체 패턴(SP2-O)과 연결 전극(CNE) 사이의 접속 특성이 향상될 수 있다.
본 발명의 일 실시예에 따른 제1 트랜지스터(T1-3) 및 제2 트랜지스터(T2-3)는 서로 인접하여 배치되고 서로 접속 가능한 다양한 트랜지스터들에 적용될 수 있다. 예를 들어, 연결 전극(CNE)은 도 2에 도시된 제1 노드(N1: 도 2 참조) 또는 제2 노드(N2: 도 2 참조)에 대응될 수 있다. 구체적으로, 제1 트랜지스터(T1-3)는 도 2의 제1 트랜지스터(TR1: 도 2 참조)에 대응되고 제2 트랜지스터(T2-3)는 제2 트랜지스터(TR2: 도 2 참조)에 대응될 수 있다. 또는, 제1 트랜지스터(T1-3)는 도 2의 제1 트랜지스터(TR1)에 대응되고 제2 트랜지스터(T2-3)는 제5 트랜지스터(TR5: 도 2 참조)에 대응될 수도 있다. 한편, 이는 예시적으로 기재한 것이고, 제1 트랜지스터(T1-3) 및 제2 트랜지스터(T2-3)는 서로 인접하는 다양한 트랜지스터들에 적용될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
도 9a 내지 도 9m은 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 도시한 단면도들이다.
도 9a에 도시된 것과 같이, 기판(SUB) 상에 초기 제1 반도체 패턴(SP1-A)을 형성한다. 초기 제1 반도체 패턴(SP1-A)은 기판(SUB) 상에 결정질 반도체 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 이때, 초기 제1 반도체 패턴(SP1-A)은 반도체 물질을 포함하는 층을 형성한 후, 반도체 물질을 결정화시키기 위한 결정화 단계를 포함할 수 있다.
한편, 기판(SUB) 상에 버퍼층(BFL)을 형성하는 단계가 초기 제1 반도체 패턴(SP1-A) 형성 이전에 먼저 진행될 수 있다. 버퍼층(BFL은) 본 발명에 따른 반도체 장치 공정 과정 및 사용 과정에서 기판(SUB)으로부터 제공될 수 있는 불순물 등이 기판(SUB) 상에 형성되는 소자들로 유입되는 것을 방지할 수 있다.
이후, 도 9b 및 도 9c에 도시된 것과 같이, 제1 제어 전극(CE1) 및 초기 제1 반도체 패턴(SP1-A)을 형성한다. 제1 제어 전극(CE1)은 초기 제1 반도체 패턴(SP1-A) 상에 초기 제1 절연층(10-1) 및 도전층(CP)을 형성한 후, 도전층(CP)을 패터닝하여 형성될 수 있다.
제1 제어 전극(CE1)은 도 3에 도시된 제1 제어 전극(CE1: 도 3 참조)과 대응될 수 있다. 본 실시예에서 제1 제어 전극(CE1)은 커패시터의 일 전극으로 기능할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 제조방법에 따르면, 제1 커패시터 전극을 형성하기 위한 별도 공정이 생략될 수 있으므로, 공정 시간이 단축될 수 있다.
초기 제1 절연층(10-A)은 버퍼층(BFL) 상에 형성되며, 초기 제1 반도체 패턴(SP1-A)을 커버한다. 초기 제1 절연층(10-A)은 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 형성될 수 있다.
한편, 도 9c에 도시된 것과 같이, 제1 반도체 패턴(SP1)은 초기 제1 반도체 패턴(SP1-A)에 제1 내지 제3 영역들(AR11, AR12, AR13)을 정의함으로써 형성할 수 있다. 초기 제1 반도체 패턴(SP1-A)에 소정의 불순물(DM)을 주입하면 제1 영역(AR11) 및 제3 영역(AR13)이 형성된다. 제1 영역(AR11) 및 제3 영역(AR13)은 제2 영역(AR12)에 비해 상대적으로 높은 도핑 농도를 가진다.
불순물(DM)은 다양한 물질을 포함할 수 있다. 예를 들어, 도펀트 물질(DM)은 3가 원소를 포함할 수 있다. 이때, 제1 반도체 패턴(SP1)은 P형 반도체로 형성될 수 있다. 또는 불순물(DM)은 5가 원소를 포함할 수 있다. 이때, 제1 반도체 패턴(SP1)은 N형 반도체로 형성될 수 있다.
이때, 제2 영역(AR12)은 제1 제어 전극(CE11)과 평면상에서 중첩할 수 있다. 구체적으로, 제2 영역(AR12)의 평면상에서의 형상은 제1 제어 전극(CE11)의 평면상에서의 형상과 동일할 수 있다. 초기 제1 반도체 패턴(SP1-A)에 소정의 도펀트 물질을 주입하는 공정에서, 제1 제어 전극(CE11)은 마스크 역할을 할 수 있다. 이에 따라, 제1 영역(AR11)과 제2 영역(AR12)의 경계 및 제2 영역(AR12)과 제3 영역(AR13)의 경계는 각각 제1 제어 전극(CE11)의 가장자리를 따라 정렬될 수 있다.
이후, 도 9d 및 도 9e에 도시된 것과 같이, 초기 제1 절연층(10-A) 상에 초기 제2 절연층(20-A), 초기 제2 반도체 패턴(SP2-A), 및 초기 제2 절연층(30-A)을 형성한다. 초기 제2 절연층(20-A)은 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 형성될 수 있다.
초기 제2 반도체 패턴(SP2-A)은 산화물 반도체 물질을 포함한다. 초기 제2 반도체 패턴(SP2-A)은 초기 제2 절연층(20-A) 상에 산화물 반도체 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다.
초기 제2 절연층(30-A)은 초기 제2 반도체 패턴(SP2-A) 상에 무기 물질 및/또는 유기 물질을 포함하는 층을 형성한 후 이를 패터닝하여 형성될 수 있다. 초기 제2 반도체 패턴(SP2-A)과 초기 제2 절연층(30-A)은 구별되는 공정을 통해 별개로 패터닝될 수 있다.
한편, 이는 예시적으로 기재한 것이고, 본 실시예에서, 초기 제2 반도체 패턴(SP2-A)과 초기 제2 절연층(30-A)은 동일한 마스크를 이용하여 패터닝될 수도 있다. 이에 따라, 초기 제2 반도체 패턴(SP2-A)과 초기 제2 절연층(30-A)은 실질적으로 동일한 평면 형상을 가질 수 있다.
이후, 도 9f에 도시된 것과 같이, 초기 제2 절연층(20-A) 상에 초기 제2 제어 전극(CE2-A) 및 상부 전극(UE)을 형성한다. 초기 제2 제어 전극(CE2-A)은 초기 제2 반도체 패턴(SP2-A)의 측면들, 초기 제3 절연층(30-A)의 상면 및 측면들을 커버할 수 있다.
초기 제2 제어 전극(CE2-A) 및 상부 전극(UE)은 초기 제2 절연층(20-A) 상에 도전 물질을 포함하는 층을 형성한 후 이를 패터닝하여 형성할 수 있다. 이때, 초기 제2 제어 전극(CE2-A) 및 상부 전극(UE)은 하나의 마스크를 이용하여 동시에 패터닝될 수 있다. 이에 따라, 공정 시간이 단축되고 공정 비용이 절감될 수 있다.
이때, 상부 전극(UE)은 커패시터의 다른 일 전극으로 기능할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 제조방법에 따르면, 제2 커패시터 전극을 형성하기 위한 별도 공정이 생략될 수 있으므로, 공정 시간이 단축될 수 있다.
이후, 도 9g에 도시된 것과 같이, 초기 제2 제어 전극(CE2-A) 및 초기 제3 절연층(30-A)을 패터닝하여 제2 제어 전극(CE2) 및 제3 절연층(30)을 각각 형성한다. 제2 제어 전극(CE2)은 초기 제2 반도체 패턴(SP2-A) 중 적어도 일부가 노출되도록 패터닝된다.
이때, 제3 절연층(30)은 제2 제어 전극(CE2)을 형성한 후, 제2 제어 전극(CE2)을 마스크로 이용하여 패터닝될 수 있따. 이에 따라, 제2 제어 전극(CE2)과 제3 절연층(30)은 평면상에서 동일한 형상을 가질 수 있다.
이후, 도 9h에 도시된 것과 같이, 초기 제4 절연층(40-A)을 형성한다. 초기 제4 절연층(40-A)은 제2 제어 전극(CE2) 및 상부 전극(UE) 상에 무기 물질을 증착하여 형성할 수 있다.
이때, 초기 제2 반도체 패턴(SP2-A) 중 제3 절연층(30)에 의해 노출된 영역들은 변형되어 제1 영역(AR21), 제2 영역(AR22) 및 제3 영역(AR23)으로 구분되는 제2 반도체 패턴(SP2)이 형성될 수 있다. 초기 제2 반도체 패턴(SP2-A) 중 제3 절연층(30)에 의해 노출된 영역들은 소정의 불순물들이 주입되거나, 초기 제4 절연층(40-A)을 형성하는 과정에서 제공되는 식각 가스에 의해 노출되어 적어도 일부분이 환원됨으로써 제1 영역(AR21) 및 제3 영역(AR23)으로 변화될 수 있다. 이에 따라, 상대적으로 불순물 유입 또는 환원 결과물이 적은 제2 영역(AR22)은 채널 영역으로 정의될 수 있다.
이후, 도 9i에 도시된 것과 같이, 제1 개구부들(OP1) 및 제2 개구부들(OP2)을 형성하여 제1, 제2, 및 제4 절연층들(10, 20, 40)을 형성할 수 있다. 제1 개구부들(OP1)은 제1 반도체 패턴(SP1)에 중첩하고, 제2 개구부들(OP2)은 제2 반도체 패턴(SP2)에 중첩한다.
제1 개구부들(OP1)은 제1 절연층(10), 제2 절연층(20), 및 제4 절연층(40)을 관통한다. 제1 개구부들(OP1)은 제1 반도체 패턴(SP1)의 제1 영역(AR11)의 적어도 일부 및 제3 영역(AR13)의 적어도 일부를 각각 노출시킨다.
제2 개구부들(OP2)은 제2 반도체 패턴(SP2)에 중첩한다. 제2 개구부들(OP2)은 제4 절연층(40-A)을 관통하여 제2 반도체 패턴(SP2)의 제1 영역(AR21)의 적어도 일부 및 제3 영역(AR23)의 적어도 일부를 각각 노출시킨다.
이후, 도 9j에 도시된 것과 같이, 제4 절연층(40) 상에 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)을 형성한다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제4 절연층(40) 상에 도전 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다.
제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제1 개구부들(OP1) 및 제2 개구부들(OP2)을 각각 충진한다. 제1 입력 전극(IE1)과 제1 출력 전극(OE1)은 제1 개구부들(OP1)을 통해 제1 반도체 패턴(SP1)의 제1 영역(AR11)과 제1 반도체 패턴(SP1)의 제3 영역(AR13)에 각각 접속되어 제1 트랜지스터(T1-1)를 구성한다. 제2 입력 전극(IE2)과 제2 출력 전극(OE2)은 제2 반도체 패턴(SP2)의 제1 영역(AR21)과 제2 반도체 패턴(SP2)의 제3 영역(AR23)에 각각 접속되어 제2 트랜지스터(T2)를 구성한다.
이후, 도 9k에 도시된 것과 같이, 제4 절연층(40) 상에 초기 중간막(ILD-A)을 형성한다. 초기 중간막(ILD-A)은 제4 절연층(40) 상에 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 형성될 수 있다.
이후, 도 9l에 도시된 것과 같이, 중간막(ILD) 및 제1 전극(AE)을 형성한다. 중간막(ILD)은 초기 중간막(ILD-A)에 소정의 관통홀(OP3)를 정의하여 형성될 수 있다. 개구부(OP3)는 제1 출력 전극(OE1)과 중첩하도록 형성될 수 있다.
제1 전극(AE)은 상술한 하부 전극에 대응될 수 있다. 제1 전극(AE)은 도전 물질을 중간막(ILD) 상에 형성한 후, 이를 패터닝하여 형성될 수 있다. 제1 전극(AE)은 개구부(OP3)에 충진되어 제1 출력 전극(OE1)에 접속될 수 있다.
이후, 도 9m에 도시된 것과 같이, 중간막(ILD) 상에 화소 정의막(PDL)을 형성한다. 화소 정의막(PDL)은 중간막(ILD) 상에 유기 물질 또는 무기 물질을 증착, 도포 또는 프린팅한 후, 소정의 개구부(OP-PX)를 정의함으로써 형성될 수 있다. 개구부(OP-PX)는 제1 전극(AE)의 적어도 일부를 노출시킨다.
이후, 도 9n에 도시된 것과 같이, 화소 정의막(PDL) 상에 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드 전극(CE)이 순차적으로 형성된다. 정공 제어층(HCL)은 상술한 제1 전하 제어층에 대응되고, 전자 제어층(ECL)은 상술한 제2 전하 제어층에 대응될 수 있다. 애노드 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드 전극(CE)은 유기발광 다이오드(OLED)를 구성할 수 있다.
한편, 이는 예시적으로 도시한 것이고, 정공 제어층(HCL)과 전자 제어층(ECL)은 서로 반대 순서로 형성될 수도 있다. 즉, 전자 제어층(ECL)이 먼저 형성된 후, 발광층(EML) 및 정공 제어층(HCL)이 순차적으로 형성될 수도 있다. 한편, 정공 제어층(HCL), 발광층(EML), 및 전자 제어층(ECL) 각각은 단일의 공정에 의해 형성될 수도 있고, 복수 회의 공정들을 통해 형성될 수도 있다.
도 10a 내지 도 10j는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 도시한 단면도들이다. 이하, 도 10a 내지 도 10j를 참조하여, 반도체 장치 제조 방법에 대해 설명한다. 한편, 도 9a 내지 도 9m에서 설명한 내용과 중복된 내용에 대해서는 생략하기로 한다.
도 10a에 도시된 것과 같이, 기판(SUB) 상에 버퍼층(BFL) 및 초기 제1 반도체 패턴(SP1-A)을 형성한다. 이후, 도 10b에 도시된 것과 같이, 버퍼층(BFL) 상에 초기 제1 절연층(10-A), 및 제1 제어 전극(CE1)을 형성한다. 이때, 초기 제1 절연층(10-A)을 통해 소정의 도펀트를 주입함으로써, 제1 영역(AR11), 제2 영역(AR12), 제3 영역(AR13)으로 구분되는 제1 반도체 패턴(SP1)이 형성될 수 있다.
이후, 도 10c에 도시된 것과 같이, 초기 제1 절연층(10-A1) 상에 초기 제2 절연층(20-A1), 제2 제어 전극(CE2-1), 및 상부 전극(UE)을 형성한다. 초기 제2 절연층(20-A1)은 초기 제1 절연층(10-A1) 상에 유기 물질 또는 무기 물질을 증착, 코팅, 또는 패터닝하여 형성될 수 있다.
제2 제어 전극(CE2-1) 및 상부 전극(UE)은 초기 제2 절연층(20-A1) 상에 각각 도전 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 이때, 제2 제어 전극(CE2-1)과 상부 전극(UE) 은 동시에 형성될 수 있다.
이후, 도 10d에 도시된 것과 같이, 제4 개구부들(OP4)을 형성하여 제1 내지 제3 절연층들(10-1, 20-1, 30-1)을 형성한다. 초기 제2 절연층(20-A1) 상에 유기 물질 또는 무기 물질을 포함하는 층을 형성한 후, 제1 영역(AR11) 및 제3 영역(AR13)에 각각 중첩하는 제4 개구부들(OP4)을 형성한다. 제4 개구부들(OP4)은 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제3 영역(AR13)을 각각 노출시킨다.
이후, 도 10e에 도시된 것과 같이, 제3 절연층(30-1) 상에 제2 반도체 패턴(SP2-1)을 형성한다. 제2 반도체 패턴(SP2-1)은 제3 절연층(30-1) 상에 산화물 반도체 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다.
이후, 도 10f에 도시된 것과 같이, 제3 절연층(30-1) 상에 제1 입력 전극(IE1-1), 제1 출력 전극(OE1-1), 제2 입력 전극(IE2-1), 및 제2 출력 전극(OE2-1)을 형성한다. 제1 입력 전극(IE1-1), 제1 출력 전극(OE1-1), 제2 입력 전극(IE2-1), 및 제2 출력 전극(OE2-1)은 각각 제3 절연층(30-1) 상에 도전 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 한편, 제1 입력 전극(IE1-1), 제1 출력 전극(OE1-1), 제2 입력 전극(IE2-1), 및 제2 출력 전극(OE2-1)은 동시에 형성될 수 있다. 이에 따라, 제1 입력 전극(IE1-1), 제1 출력 전극(OE1-1), 제2 입력 전극(IE2-1), 및 제2 출력 전극(OE2-1)을 별도로 형성하기 위한 공정이 생략될 수 있어, 공정 시간이 단축되고, 공정 비용이 절감될 수 있다.
이때, 초기 제2 반도체 패턴(SP2-A1)은 제2 입력 전극(IE2-1) 및 제2 출력 전극(OE2-1)과 접촉함에 따라, 소정의 오믹 컨택부가 정의된 제2 반도체 패턴(SP2-1)으로 형성될 수 있다. 2 반도체 패턴(SP2-1) 중 제2 입력 전극(IE2-1) 및 제2 출력 전극(OE2-1)과 비 중첩하는 영역은 제2 트랜지스터(T2-1)의 채널 영역의 역할을 할 수 있다. 한편, 이는 예시적으로 기재한 것이고, 제2 입력 전극(IE2-1) 및 제2 출력 전극(OE2-1)이 형성되기 전에 제2 반도체 패턴(SP2-1)은 미리 불순물들이 도핑된 상태로 제공될 수도 있다.
이후, 도 10g 및 도 10h에 도시된 것과 같이, 제3 절연층(30-1) 상에 중간막(ILD-1) 및 애노드 전극(AE)이 형성될 수 있다. 중간막(ILD-1)은 제1 층(IL1) 및 제2 층(IL2)을 포함한다.
도 10g에 도시된 것과 같이, 제3 절연층(30-1) 상에 유기 물질 또는 무기 물질을 포함하는 층을 형성한 후, 관통홀(OP51)를 정의하여 제1 층(IL1)을 형성한다. 제1 층(IL1)은 제2 입력 전극(IE2-1), 제2 출력 전극(OE2-1), 및 제2 반도체 패턴(SP2-1)을 커버한다. 관통홀(OP51)는 제1 트랜지스터(T1)의 제1 출력 전극(OE1)과 중첩하는 영역에 형성되어, 제1 출력 전극(OE1)의 적어도 일부를 노출시킨다.
도 10h에 도시된 것과 같이, 제1 층(IL1) 상에 유기 물질 또는 무기 물질을 포함하는 층을 형성한 후, 관통홀(OP52)를 정의하여 제2 층(IL2)을 형성한다. 제2 층(IL2)이 관통홀(OP51)가 정의된 후 형성됨에 따라, 제2 층(IL2)은 관통홀(OP51)의 적어도 일부를 충진한다. 관통홀(OP52)는 제1 출력 전극(OE1)에 중첩하도록 제2 층(IL2)에 형성된다. 제2 층(IL2)의 관통홀(OP52)는 제1 층(IL1)의 관통홀(OP51)와 중첩할 수 있다.
제1 전극(AE)은 제2 층(IL2) 상에 형성된다. 제1 전극(AE)은 제2 층(IL2) 상에 도전 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 제1 전극(AE)은 제2 층(IL2)의 관통홀(OP52)를 충진하여 제1 출력 전극(OE1)에 접속될 수 있다.
이후, 도 10i 및 도 10j에 도시된 것과 같이, 중간막(ILD-1) 상에 화소 정의막(PDL), 복수의 유기층들(HCL, EML, ECL), 및 제2 전극(CE)을 형성할 수 있다. 제1 전극(AE), 복수의 유기층들(HCL, EML, ECL), 및 제2 전극(CE)은 유기발광 다이오드(OLED)를 구성한다. 이에 대한 상세한 설명은 도 9l 및 도 9n에 대한 설명과 대응되므로, 중복된 설명은 생략한다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
T1: 제1 트랜지스터 SP1: 제1 반도체 패턴
T2: 제2 트랜지스터 SP2: 제2 반도체 패턴
OLED: 유기발광 다이오드 CNE: 연결 전극

Claims (19)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극, 및 결정질 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터;
    상기 베이스 기판 상에 배치되며, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극, 및 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 제2 트랜지스터;
    상기 베이스 기판 상에 배치된 복수의 절연층들; 및
    상기 절연층들 중 적어도 어느 하나의 절연층을 사이에 두고 상기 제1 제어 전극 상에 배치되어 평면상에서 상기 제1 제어 전극과 중첩하며, 상기 제1 제어 전극과 커패시터를 정의하는 상부 전극을 포함하고,
    상기 절연층들은,
    상기 제1 제어 전극과 상기 제1 반도체 패턴 사이에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 제어 전극과 상기 상부 전극 사이에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치되고, 상기 제2 반도체 패턴과 상기 제2 제어 전극 사이에 배치된 제3 절연층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 제어 전극 및 상기 상부 전극 각각은 상기 제1 반도체 패턴과 평면상에서 중첩하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 제어 전극은 상기 제1 반도체 패턴 상에 배치된 반도체 장치.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제2 제어 전극은 상기 제2 반도체 패턴 상에 배치된 반도체 장치.
  6. 제1 항에 있어서,
    상기 제3 절연층은 평면상에서 상기 제2 제어 전극에 중첩하고, 상기 제1 제어 전극에 비 중첩하는 절연 패턴인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제3 절연층은, 평면상에서 상기 제2 제어 전극에 중첩하는 제1 부분 및 상기 제1 제어 전극에 중첩하는 제2 부분을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 부분은 상기 제1 제어 전극 및 상기 상부 전극 사이에 배치된 반도체 장치.
  9. 제7 항에 있어서,
    상기 제2 부분은 상기 상부 전극 상에 배치된 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 절연층 및 상기 제3 절연층 사이에 배치된 제4 절연층을 더 포함하고,
    상기 제2 반도체 패턴은 상기 제4 절연층 상에 배치되고,
    상기 제4 절연층은 상기 상부 전극을 커버하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제2 트랜지스터는 상기 기판 및 상기 제1 절연층 사이에 배치되고, 상기 제1 절연층보다 반사율이 높은 물질 및 상기 제1 절연층보다 광 흡수율이 높은 물질 중 적어도 어느 하나를 포함하는 광 차단 패턴을 더 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 광 차단 패턴은 상기 제1 반도체 패턴과 동일한 물질을 포함하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 광 차단 패턴은 상기 제2 제어 전극과 접속된 반도체 장치.
  14. 제1 항에 있어서,
    상기 제2 반도체 패턴은 상기 제2 제어 전극 상에 배치되고,
    상기 제3 절연층은 상기 제2 제어 전극 및 상기 상부 전극을 커버하는 반도체 장치.
  15. 제1 항에 있어서,
    상기 제1 반도체 패턴과 상기 제2 반도체 패턴은 서로 다른 층상에 배치된 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 반도체 패턴의 일단과 상기 제2 반도체 패턴의 일단은 평면상에서 소정의 라인을 따라 정렬된 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 입력 전극과 상기 제2 출력 전극은 서로 접속되어 일체의 연결 전극을 정의하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 연결 전극은 상기 제2 반도체 패턴의 적어도 일부를 관통하여 상기 제2 반도체 패턴과 상기 제1 반도체 패턴에 접속된 반도체 장치.
  19. 제1 항에 있어서,
    상기 제1 출력 전극에 연결된 유기발광 다이오드를 더 포함하는 반도체 장치.
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