KR102550604B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

표시장치는 베이스 기판, 제1 박막 트랜지스터, 제2 박막 트랜지스터, 및 복수 개의 절연층들을 포함한다. 상기 제1 박막 트랜지스터는 상기 베이스 기판에 배치되며, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극, 및 결정질 산화물 반도체를 포함하는 제1 산화물 반도체 패턴을 포함한다. 상기 제2 박막 트랜지스터는 상기 베이스 기판에 배치되며, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극, 및 상기 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체를 포함하는 제2 산화물 반도체 패턴을 포함한다

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 박막 트랜지스터들을 구비한 반도체장치 및 그 제조방법에 관한 것이다.
표시장치는 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 주사 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시소자 및 표시소자를 제어하는 화소 구동회로를 포함한다. 화소 구동회로는 유기적으로 연결된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
주사 구동회로 및/또는 데이터 구동회로는 복수 개의 화소들과 동일한 공정을 통해 형성될 수 있다. 이러한 구동회로들은 유기적으로 연결된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
화소 구동회로 박막 트랜지스터들은 구동 타이밍에 따라 서로 다른 바이어스 전압이 각각의 제어 전극, 입력 전극, 및 출력 전극에 인가된다. 주사 구동회로 및/또는 데이터 구동회로의 박막 트랜지스터들 역시 구동 타이밍에 따라 서로 다른 바이어스 전압이 각각의 제어 전극, 입력 전극, 및 출력 전극에 인가된다.
본 발명의 목적은 네거티브 바이어스 스트레스에 내성이 강한 반도체장치 및 그 제조방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는 베이스 기판, 베이스 기판 상에 배치된 제1 박막 트랜지스터, 베이스 기판 상에 배치된 제2 박막 트랜지스터, 및 베이스 기판 상에 배치된 복수 개의 절연층들을 포함한다. 상기 제1 박막 트랜지스터는 상기 베이스 기판에 배치되며, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극, 및 결정질 산화물 반도체를 포함하는 제1 산화물 반도체 패턴을 포함한다. 상기 제2 박막 트랜지스터는 상기 베이스 기판에 배치되며, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극, 및 상기 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체를 포함하는 제2 산화물 반도체 패턴을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 제1 박막 트랜지스터가 턴-오프되었을 때, 상기 제1 제어 전극의 전압은 상기 제1 출력 전극의 전압보다 낮은 레벨을 갖는다. 상기 제2 박막 트랜지스터가 턴-오프되었을 때, 상기 제2 제어 전극의 전압은 상기 제2 출력 전극의 전압보다 높은 레벨을 갖는다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 제1 제어 전극에 연결된 주사 라인, 상기 제1 입력 전극에 연결된 데이터 라인 및 상기 제2 출력 전극에 전기적으로 연결된 유기발광 다이오드를 더 포함한다.
상기 베이스 기판과 상기 제1 제어 전극 사이에 배치된 차광 패턴을 더 포함한다. 상기 제2 산화물 반도체 패턴은 비정질 산화물 반도체를 포함한다.
상기 제1 산화물 반도체 패턴과 상기 제2 산화물 반도체 패턴은 동일한 산화물 반도체를 포함한다.
상기 제1 산화물 반도체 패턴은 비정질 산화물 반도체를 더 포함한다.
상기 복수 개의 절연층들은 제1 중간 절연층과 제2 중간 절연층을 포함한다. 상기 제1 중간 절연층과 상기 제2 중간 절연층은 상기 제1 제어 전극 및 상기 제1 산화물 반도체 패턴 사이와 상기 제2 제어 전극 및 상기 제2 산화물 반도체 패턴 사이 중 어느 하나에 배치된다.
상기 제2 중간 절연층은 상기 제1 제어 전극 및 상기 제1 산화물 반도체 패턴 사이와 상기 제2 제어 전극 및 상기 제2 산화물 반도체 패턴 사이 중 다른 하나에 배치된다.
상기 제1 중간 절연층과 상기 제2 중간 절연층 각각은 무기층을 포함한다. 상기 제1 중간 절연층과 상기 제2 중간 절연층 각각은 실리콘 옥사이드층을 포함한다.
상기 제1 중간 절연층의 두께는 상기 제2 중간 절연층의 두께의 10 % 내지 20 % 일 수 있다.
상기 제1 산화물 반도체 패턴은 상기 베이스 기판과 상기 제1 중간 절연층 사이에 배치되고, 상기 제2 중간 절연층은 상기 제1 중간 절연층 상에 배치되며, 상기 제1 제어 전극은 상기 제2 중간 절연층 상에 배치될 수 있다.
상기 복수 개의 절연층들은 하부 절연층을 더 포함한다. 상기 하부 절연층은 상기 베이스 기판과 상기 제2 산화물 반도체 패턴 사이에 배치되고, 상기 제2 산화물 반도체 패턴은 상기 하부 절연층과 상기 제2 중간 절연층 사이에 배치되고, 상기 제2 제어 전극은 상기 제2 중간 절연층 상에 배치될 수 있다.
상기 제1 제어 전극은 상기 베이스 기판과 상기 제1 중간 절연층 사이에 배치되고, 상기 제1 산화물 반도체 패턴은 상기 제1 중간 절연층 상에 배치될 수 있다.
상기 복수 개의 절연층들은 상부 절연층을 더 포함하고, 상기 상부 절연층은 상기 제1 산화물 반도체 패턴 상에 배치될 수 있다.
상기 제2 제어 전극은 상기 베이스 기판과 상기 제1 중간 절연층 사이에 배치되고, 상기 제1 중간 절연층 상에 상기 제2 중간 절연층이 배치되고, 상기 제2 중간 절연층 상에 상기 제2 산화물 반도체 패턴이 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은 베이스 기판 상에 결정질 산화물 반도체를 포함하는 제1 산화물 반도체 패턴을 형성하는 단계, 베이스 기판 상에 상기 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체를 포함하는 제2 산화물 반도체 패턴을 형성하는 단계, 상기 제1 산화물 반도체 패턴과 상기 제2 산화물 반도체 패턴 중 어느 하나를 커버하고 다른 하나를 노출시키는 제1 중간 절연층을 형성하는 단계, 상기 제1 산화물 반도체 패턴과 상기 제2 산화물 반도체 패턴 각각에 중첩하는 제1 제어 전극 및 제2 제어 전극을 형성하는 단계, 상기 제1 산화물 반도체 패턴에 연결된 제1 입력 전극 및 제1 출력 전극을 형성하는 단계 및 상기 제2 산화물 반도체 패턴에 연결된 제2 입력 전극 및 제2 출력 전극을 형성하는 단계를 포함한다.
상기 제1 중간 절연층을 형성하는 단계에서, 상기 제1 중간 절연층의 일부분은 상기 제1 산화물 반도체 패턴을 부분적으로 커버하고, 상기 제2 산화물 반도체 패턴을 형성하는 단계에서, 상기 제2 산화물 반도체 패턴은 상기 제1 중간 절연층의 다른 일부분 상에 배치될 수 있다.
상기 제1 중간 절연층을 형성하는 단계와 상기 제1 제어 전극 및 상기 제2 제어 전극을 형성하는 단계 사이에 상기 제2 산화물 반도체 패턴을 커버하는 제2 중간 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 제어 전극 및 상기 제2 제어 전극을 형성하는 단계 이후에, 상기 제1 제어 전극 및 상기 제2 제어 전극을 커버하는 제2 중간 절연층을 형성하는 단계를 더 포함할 수 있다. 상기 제1 산화물 반도체 패턴을 형성하는 단계에서 상기 제1 산화물 반도체 패턴은 상기 제2 중간 절연층 상에 배치될 수 있다.
상술한 바에 따르면, 제1 박막 트랜지스터가 턴-오프되었을 때, 제1 제어 전극과 상기 제1 출력 전극 사이에 네거티브 바이어스 전압이 인가될 수 있다. 제1 박막 트랜지스터에 네거티브 바이어스 스트레스가 인가되더라도, 제1 박막 트랜지스터의 전압-전류 특성이 시프트되는 것을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 반도체장치의 단면도이다.
도 3은 산화물 반도체 패턴들의 결정 구조들을 나타낸 투과전자현미경 사진들이다.
도 4는 산화물 반도체 패턴들의 흡수계수에 따른 에너지 레벨을 나타내는 그래프이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 반도체장치의 제조방법을 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체장치의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 7b는 도 7a에 도시된 화소를 구동하기 위한 구동신호들의 파형도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체장치의 단면도이다.
도 10a 내지 도 10g는 본 발명의 일 실시예에 따른 반도체장치의 제조방법을 도시한 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다. 표시장치는 타이밍 제어부(TC), 주사 구동회로(SDC), 데이터 구동회로(DDC), 및 표시패널(DP)을 포함한다. 본 실시예에서 표시패널(DP)은 유기발광 표시패널로 설명된다. 그러나, 본 발명에 따른 표시장치에 있어서 표시패널의 종류는 제한되지 않는다.
타이밍 제어부(TC)는 입력 영상신호들(미 도시)을 수신하고, 데이터 구동회로(DDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력한다.
주사 구동회로(SDC)는 타이밍 제어부(TC)로부터 주사 제어 신호(SCS)를 수신한다.　주사 제어 신호(SCS)는 주사 구동회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 주사 구동회로(SDC)는 복수 개의 주사 신호들을 생성하고, 복수 개의 주사 신호들을 후술하는 복수 개의 주사 라인들(SL1~SLn)에 순차적으로 출력한다.　또한, 주사 구동회로(SDC)는 주사 제어 신호(SCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 후술하는 복수 개의 발광 라인들(EL1~ELn)에 복수 개의 발광 제어 신호들을 출력한다.
도 1에서 복수 개의 주사 신호들과 복수 개의 발광 제어 신호들이 하나의 주사 구동회로(SDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 복수 개의 주사 구동회로가 복수 개의 주사 신호들을 분할하여 출력하고, 복수 개의 발광 제어 신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 복수 개의 주사 신호들을 생성하여 출력하는 구동회로와 복수 개의 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.
데이터 구동회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값에 대응하는 아날로그 전압들이다.
유기발광 표시패널(DP)은 복수 개의 주사 라인들(SL1~SLn), 복수 개의 발광 라인들(EL1~ELn), 복수 개의 데이터 라인들(DL1~DLm), 및 복수 개의 화소들(PX)을 포함한다. 복수 개의 주사 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 직교하는 제2 방향(DR2)으로 나열된다. 복수 개의 발광 라인들(EL1~ELn) 각각은 복수 개의 주사 라인들(SL1~SLn) 중 대응하는 주사 라인에 나란하게 배열될 수 있다. 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 주사 라인들(SL1~SLn)과 절연되게 교차한다. 복수 개의 화소들(PX) 각각은 복수 개의 주사 라인들(SL1~SLn) 중 대응하는 주사 라인, 복수 개의 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다.
복수 개의 화소들(PX) 각각은 제1 전압(ELVDD) 및 제1 전압(ELVDD)보다 낮은 레벨의 제2 전압(ELVSS)을 수신한다. 복수 개의 화소들(PX) 각각은 제1 전압(ELVDD)이 인가되는 전원 라인(PL)에 접속된다. 복수 개의 화소들(PX) 각각은 초기화 전압(Vint)을 수신하는 초기화 라인(RL)에 접속된다.
복수 개의 화소들(PX) 각각은 3개의 주사 라인들에 전기적으로 연결될 수 있다. 도 1에 도시된 것과 같이, 제2 번째 화소행의 화소들은 제1 번째 내지 제3 번째 주사 라인(SL1 내지 SL3)에 연결될 수 있다.
미 도시되었으나, 유기발광 표시패널(DP)은 복수 개의 더미 주사 라인들을 더 포함할 수 있다. 유기발광 표시패널(DP)은 제1 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인 및 제n 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인을 더 포함할 수 있다. 또한, 복수 개의 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인에 연결된 화소들(이하, 화소열의 화소들)은 서로 연결될 수 있다. 화소열의 화소들 중 인접하는 2개의 화소들이 전기적으로 연결될 수 있다.
복수 개의 화소들(PX)은 레드 컬러를 발광하는 레드 화소들, 그린 컬러를 발광하는 그린 화소들, 및 블루 컬러를 발광하는 블루 화소들을 포함할 수 있다. 복수 개의 화소들(PX) 각각은 유기발광 다이오드(미 도시) 및 유기발광 다이오드의 발광을 제어하는 화소의 구동회로(미 도시)를 포함한다. 레드 화소의 유기발광 다이오드, 그린 화소의 유기발광 다이오드, 및 블루 화소의 유기발광 다이오드는 서로 다른 물질의 유기발광층을 포함할 수 있다.
화소 구동회로는 복수 개의 박막 트랜지스터(이하, 트랜지스터)와 커패시터를 포함할 수 있다. 주사 구동회로(SDC)와 데이터 구동회로(DDC) 중 적어도 어느 하나는 화소 구동회로와 동일한 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
복수 회의 포토리소그래피 공정을 통해 베이스 기판(미 도시) 상에 복수 개의 주사 라인들(SL1~SLn), 복수 개의 발광 라인들(EL1~ELn), 복수 개의 데이터 라인들(DL1~DLm), 전원 라인(PL), 초기화 라인(RL), 복수 개의 화소들(PX), 주사 구동회로(SDC), 및 데이터 구동회로(DDC)을 형성할 수 있다. 복수 회의 증착공정 또는 코팅공정을 통해 베이스 기판(미 도시) 상에 복수 개의 절연층들을 형성할 수 있다. 복수 개의 절연층들 각각은 표시패널(DP) 전체(도 2를 참조하여 설명하는 베이스 기판(SUB)의 상면 전체)를 커버하는 박막이거나, 표시패널(DP)의 특정 구성에만 중첩하는 적어도 하나의 절연 패턴을 포함할 수 있다. 절연층들은 유기층 및/또는 무기층을 포함한다. 그밖에 복수 개의 화소들(PX)을 보호하는 봉지층(미 도시)을 베이스 기판 상에 더 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체장치의 단면도이다. 도 3은 산화물 반도체 패턴들의 결정 구조들을 나타낸 투과전자현미경 사진들이다. 도 4는 산화물 반도체 패턴들의 흡수계수에 따른 에너지 레벨을 나타내는 그래프이다.
도 2에 도시된 것과 같이, 반도체장치는 베이스 기판(SUB)의 상면에 배치된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한다. 베이스 기판(SUB)의 상면은 제1 방향(DR1, 도 1 참조)과 제2 방향(DR2, 도 1 참조)으로 정의된다. 도 2에 도시된 반도체장치는 화소(PX, 도 1 참조)의 구동회로, 주사 구동회로(200, 도 1 참조) 또는 데이터 구동회로(300, 도 1 참조)의 일부를 구성할 수 있다.
제1 트랜지스터(T1)는 제1 입력 전극(DE1), 제1 출력 전극(SE1), 제1 제어 전극(GE1), 및 제1 산화물 반도체 패턴(OSP1)을 포함한다. 제2 트랜지스터(T2)는 제2 입력 전극(DE2), 제2 출력 전극(SE2), 제2 제어 전극(GE2), 및 제2 산화물 반도체 패턴(OSP2)을 포함한다.
도 2는 제1 방향(DR1)으로 이격된 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 도시하였으나, 본 발명은 이에 제한되지 않으며, 이는 하나의 예시에 불과하다. 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 독립적으로 설계될 수 있다. 제1 트랜지스터(T1)의 제1 입력 전극(DE1)과 제1 출력 전극(SE1)이 제1 방향(DR1)에서 이격될 때, 제2 트랜지스터(T2)의 제2 입력 전극(DE2)과 제2 출력 전극(SE2)은 제1 방향(DR1)에 교차하며 베이스 기판(SUB)의 상면에 정의된 또 다른 방향으로 이격되어 배치될 수 있다.
베이스 기판(SUB)의 상면에 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 베이스 기판(SUB)과 도전성 패턴들 또는 반도체 패턴들의 결합력을 향상시킨다. 버퍼층(BFL)은 무기층을 포함할 수 있다. 별도로 도시되지 않았으나, 이물질이 유입되는 것을 방지하는 배리어층이 베이스 기판(SUB)의 상면에 더 배치될 수도 있다. 버퍼층(BFL)과 배리어층은 선택적으로 배치/생략될 수 있다.
베이스 기판(SUB)은 플라스틱 기판, 유리 기판, 금속 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
버퍼층(BFL) 상에 제1 산화물 반도체 패턴(OSP1)이 배치된다. 버퍼층(BFL) 상에 제1 절연층(10, 또는 하부 절연층)이 배치된다. 제1 산화물 반도체 패턴(OSP1)과 제1 절연층(10)은 버퍼층(BFL) 상면에 직접 배치된다. 제1 산화물 반도체 패턴(OSP1)과 제1 절연층(10)은 버퍼층(BFL)의 상면 상에서 서로 이격된다. 본 발명의 일 실시예에서 제1 절연층(10)은 생략될 수 있다.
제1 절연층(10) 상에 제2 산화물 반도체 패턴(OSP2)이 배치된다. 제1 절연층(10)은 절연패턴으로 제2 산화물 반도체 패턴(OSP2)에 중첩하면 충분하다. 즉, 제2 산화물 반도체 패턴(OSP2)은 평면상에서 제1 절연층(10) 내측에 배치된다.
제1 산화물 반도체 패턴(OSP1) 상에 제2 절연층(20, 또는 제1 중간 절연층) 및 제3 절연층(30, 또는 제2 중간 절연층)이 연속적으로 적층되고, 제2 산화물 반도체 패턴(OSP2) 상에 제3 절연층(30)이 배치된다.
제2 절연층(20)은 절연패턴을 포함하며, 제1 산화물 반도체 패턴(OSP1)에 중첩하면 충분하다. 제2 절연층(20)은 제1 산화물 반도체 패턴(OSP1)과 제3 절연층(30) 사이에 배치된다.
제3 절연층(30)은 제1 절연패턴(30-1)과 제2 절연패턴(30-2)을 포함하며, 제1 절연패턴(30-1)과 제2 절연패턴(30-2)은 제1 산화물 반도체 패턴(OSP1)과 제2 산화물 반도체 패턴(OSP2)에 중첩하면 충분하다. 평면 상에서 제3 절연층(30)의 제1 절연패턴(30-1)은 제2 절연층(20)은 절연패턴의 내측에 배치된다.
제2 절연층(20)은 제1 산화물 반도체 패턴(OSP1)의 2개 영역을 노출시킨다. 노출된 2개 영역의 평면상 형상은 특별히 제한되지 않는다. 결과적으로 제1 산화물 반도체 패턴(OSP1)은 단면 상에서 제2 절연층(20)에 중첩된 제1 영역(또는, 채널 영역)과 상기 제1 영역을 사이에 둔 제2 영역(또는 입력 영역)과 제3 영역(또는 출력 영역)을 포함한다.
제3 절연층(30)은 제2 산화물 반도체 패턴(OSP2)의 2개 영역을 노출시킨다. 노출된 2개 영역의 평면상 형상은 특별히 제한되지 않는다. 제2 산화물 반도체 패턴(OSP2)은 단면 상에서 제3 절연층(30)에 중첩된 제1 영역과 상기 제1 영역을 사이에 둔 제2 영역과 제3 영역을 포함한다.
제1 절연패턴(30-1) 상에 제1 제어 전극(GE1)이 배치되고, 제2 절연패턴(30-2) 상에 제2 제어 전극(GE2)이 배치된다. 버퍼층(BFL) 상에 제4 절연층(40, 또는 상부 절연층)이 배치된다. 제4 절연층(40)은 제1 제어 전극(GE1)과 제2 제어 전극(GE2)을 커버한다. 제4 절연층(40)은 제1 제어 전극(GE1)과 버퍼층(BFL) 사이에 배치된 구성들 및 제2 제어 전극(GE2)과 버퍼층(BFL) 사이에 배치된 구성들을 커버할 수 있다.
제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 평탄한 상면을 제공할 수 있다. 제5 절연층(50)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 본 발명의 일 실시예에서 제5 절연층(50)은 생략될 수 있다.
제1 산화물 반도체 패턴(OSP1)의 제2 영역과 제3 영역을 노출시키는 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)이 상기 절연층들에 정의된다. 제2 산화물 반도체 패턴(OSP2)의 제2 영역과 제3 영역을 노출시키는 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)이 상기 절연층들에 정의된다. 제1 컨택홀(CH1) 내지 제4 컨택홀(CH4) 각각은 제4 절연층(40)과 제5 절연층(50)을 관통한다.
본 발명의 일 실시예에서 제2 절연층(20) 및/또는 제3 절연층(30)이 제1 산화물 반도체 패턴(OSP1)과 제2 산화물 반도체 패턴(OSP2)을 완전히 커버할 수 있다. 이때, 제1 컨택홀(CH1) 내지 제4 컨택홀(CH4) 각각은 제2 절연층(20) 및/또는 제3 절연층(30)을 더 관통한다.
제1 입력 전극(DE1)과 제1 출력 전극(SE1)은 제5 절연층(50) 상에 배치된다. 제1 입력 전극(DE1)과 제1 출력 전극(SE1)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 제1 산화물 반도체 패턴(OSP1)의 제2 영역과 제3 영역에 각각 접속된다. 제2 입력 전극(DE2)과 제2 출력 전극(SE2)은 제5 절연층(50) 상에 배치된다. 제2 입력 전극(DE2)과 제2 출력 전극(SE2)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 산화물 반도체 패턴(OSP2)의 제2 영역과 제3 영역에 각각 접속된다.
제1 절연층(10) 내지 제4 절연층(40)은 무기 물질을 포함할 수 있다. 무기 물질은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제1 절연층(10)과 제2 절연층(20)은 다른 층 상에 배치되나, 동일한 하나의 공정 내에서 형성될 수 있다. 따라서, 제1 절연층(10)과 제2 절연층(20)은 동일한 물질을 포함하고, 동일한 두께를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20)과 동일한 물질을 포함할 수 있다. 제3 절연층(30)은 제2 절연층(20)보다 큰 두께를 가질 수 있다. 제2 절연층(20)의 두께는 제3 절연층(30)의 두께의 10 % 내지 20 % 일 수 있다. 제3 절연층(30)의 두께는 1000 옹스트롱 내지 2000 옹스트롱일 수 있고, 제2 절연층(20)의 두께는 100 옹스트롱 내지 400 옹스트롱일 수 있다.
제1 트랜지스터(T1)에만 배치된 제2 절연층(20)의 두께를 얇게 함으로써 제1 트랜지스터(T1)의 전류이득을 높일 수 있다. 제2 트랜지스터(T2) 대비 제1 트랜지스터(T1)의 제어 전극의 단위면적당 정전용량의 감소율을 최소화할 수 있다. 제1 절연층(10) 내지 제3 절연층(30)은 동일한 물질을 포함할 수 있다. 제1 절연층(10) 내지 제3 절연층(30)은 무기층을 포함할 수 있다. 무기층은 낮은 수소 농도를 갖는 것이 바람직하다. 수소 농도는 1021/cm3 이하인 것이 바람직하다. 제1 절연층(10) 내지 제3 절연층(30)은 제1 산화물 반도체 패턴(OSP1) 및 제2 산화물 반도체 패턴(OSP2)에 접촉하는데, 무기층을 성막하는 과정에서 제1 산화물 반도체 패턴(OSP1) 및 제2 산화물 반도체 패턴(OSP2)이 높은 농도의 수소에 의해 환원되어 전도성을 띄는 것을 방지하기 위함이다. 수소 농도가 상대적으로 낮은 실리콘 옥사이드층을 제1 절연층(10) 내지 제3 절연층(30)에 적용할 수 있다.
제1 산화물 반도체 패턴(OSP1)과 제2 산화물 반도체 패턴(OSP2)은 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO) 등을 포함할 수 있다. 제1 산화물 반도체 패턴(OSP1)과 제2 산화물 반도체 패턴(OSP2)은 동일한 산화물 반도체를 포함할 수 있다.
제1 산화물 반도체 패턴(OSP1)은 결정질 산화물 반도체를 포함한다. 상기 결정질 산화물 반도체는 수직방향(DR3)으로 결정화될 수 있다. 도 2에서 수직방향(DR3)은 제3 방향(DR3)으로 표시되고, 베이스 기판(SUB)의 상면의 법선방향을 의미한다. 수직 결정형 산화물 반도체는 채널의 법선 방향의 성장축을 갖는 산화물 반도체로 정의될 수 있다. 또한, 수직 결정형 산화물 반도체는 c-axis aligned crystal oxide semiconductor로 정의될 수 있다. 제1 산화물 반도체 패턴(OSP1)은 부분적으로 결정화될 수 있다. 따라서, 제1 산화물 반도체 패턴(OSP1)은 비정질 산화물 반도체를 더 포함할 수 있다.
제2 산화물 반도체 패턴(OSP2)은 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체를 포함한다. 제2 산화물 반도체 패턴(OSP2)은 비정질 산화물 반도체를 포함할 수 있다. 제2 산화물 반도체 패턴(OSP2) 역시 결정질 산화물 반도체를 포함할 수 있다. 다만, 제2 산화물 반도체 패턴(OSP2)의 결정질 산화물 반도체의 밀도(또는 그레인 사이즈)는 제1 산화물 반도체 패턴(OSP1)의 결정질 산화물 반도체의 밀도(또는 그레인 사이즈)보다 작을 수 있다. 실질적으로 수직 결정형 산화물 반도체는 비정질(amorphous) 반도체와 단결정(single crystal) 반도체 사이의 결정성을 갖는다.
도 3에는 수직 결정 인듐-갈륨-아연 산화물(VC-IGZO), 나노 결정 인듐-갈륨-아연 산화물(NC-IGZO), 및 비정질 인듐-갈륨-아연 산화물(Amorphous-IGZO)의 투과전자현미경 사진들을 도시하였다. 결정이 클수록(또는 그레인 사이즈가 클수록) 산화물 반도체의 밀도는 증가한다.
도 4에 따르면, 결정이 클수록 흡수계수에 따른 에너지 레벨이 감소하는 것을 알 수 있다. 도 4의 그래프들로부터 아래의 표 1과 같은 흡수계수에 따른 에너지 레벨을 산출하였다.
Absorption Coefficients at Sub-gap states(cm-1)
VC-IGZO 5.8×10-4
NC-IGZO 1.6×10-2
Amorphous-IGZO 5.3×100
도 2 내지 도 4를 참조하면, 결과적으로 Sub-gap states에서 제1 트랜지스터(T1)는 제2 트랜지스터(T2)보다 작은 흡수계수를 갖는다.
제1 트랜지스터(T1)는 제2 트랜지스터(T2) 대비 산소 결함이 감소되어, 네거티브 바이어스 스트레스가 인가되더라도 제1 트랜지스터의 전압-전류 특성은 네거티브 시프트되지 않거나 적에 시프트된다. 제1 산화물 반도체 패턴(OSP1)의 결정화에 의해 제1 트랜지스터(T1)의 deep-level traps(또는 deep-level defects)이 감소되었기 때문에, 상술한 NBTIS (negative bias temperature illumination stress)에 의한 문턱전압의 변화량(ΔVth)이 감소된다. 즉, 제1 트랜지스터(T1)의 문턱전압이 네거티브 시프트되는 것을 최소화할 수 있다.
구체적으로 도시하지 않았으나, 본 발명의 일 실시예에 따른 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 적층 구조는 변경될 수 있다. 다만, 제1 산화물 반도체 패턴(OSP1)은 결정질 산화물 반도체, 특히 수직 결정질 산화물 반도체를 포함하고, 제2 산화물 반도체 패턴(OSP2)은 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체, 특히 비정질 산화물 반도체를 포함한다.
예컨대, 도 2와 비교하여, 제2 절연층(20)과 제1 절연패턴(30-1) 중 어느 하나만 제1 산화물 반도체 패턴(OSP1)와 제1 제어 전극(GE1) 사이에 배치되고, 제거된 다른 하나는 제1 산화물 반도체 패턴(OSP1)과 버퍼층(BFL) 사이에 배치될 수 있다. 제1 절연층(10)의 위치가 제2 산화물 반도체 패턴(OSP2)와 제2 제어 전극(GE2) 사이로 변경될 수 있다.도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 반도체장치의 제조방법을 도시한 단면도이다.
도 5a에 도시된 것과 같이, 베이스 기판(SUB)의 상면에 버퍼층(BFL)을 형성한다. 무기 물질을 증착, 코팅, 또는 프린팅하여 버퍼층(BFL)을 형성할 수 있다. 버퍼층(BFL)의 일부 영역에 제1 산화물 반도체 패턴(OSP1)을 형성한다. 버퍼층(BFL)의 상면 전체에 산화물 반도체층을 형성한 후, 포토리소그래피 공정을 통해 산화물 반도체층을 패터닝 할 수 있다.
산화물 반도체층을 형성하는 공정조건을 조절하여 산화물 반도체의 결정 특성을 제어할 수 있다. 스퍼터 공정을 통해 산화물 반도체층을 형성할 수 있는데, 스퍼터 공정의 산소분압, 공정압력, 전원, 온도 등이 조절될 수 있다. 예컨대, 산소분압을 높이고, 전원을 높이면 결정형 산화물 반도체층을 형성할 수 있다.
도 5b에 도시된 것과 같이, 버퍼층(BFL) 상에 제1 게이트 절연층(GIL1)을 형성한다. 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 제1 게이트 절연층(GIL1)을 형성할 수 있다.
도 5c에 도시된 것과 같이, 제1 게이트 절연층(GIL1) 상에 제2 산화물 반도체 패턴(OSP2)을 형성한다. 제1 게이트 절연층(GIL1)의 상면 전체에 산화물 반도체층을 형성한 후, 포토리소그래피 공정을 통해 산화물 반도체층을 패터닝하여 제2 산화물 반도체 패턴(OSP2)을 형성할 수 있다.
도 5d에 도시된 것과 같이, 제1 게이트 절연층(GIL1) 상에 제2 산화물 반도체 패턴(OSP2)을 커버하는 제2 게이트 절연층(GIL2)을 형성한다. 제2 게이트 절연층(GIL2)은 제1 게이트 절연층(GIL1)의 상면 전체에 형성될 수 있다. 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 제2 게이트 절연층(GIL2)을 형성할 수 있다.
도 5e에 도시된 것과 같이, 제2 게이트 절연층(GIL2) 상에 제1 제어 전극(GE1)과 제2 제어 전극(GE2)을 형성한다. 제2 게이트 절연층(GIL2) 상에 도전층을 형성한 후, 제1 산화물 반도체 패턴(OSP1)과 제2 산화물 반도체 패턴(OSP2)에 각각 도전패턴이 중첩하도록 상기 도전층을 패터닝한다. 상기 도전층은 증착 공정을 통해 형성할 수 있다.
도 5f에 도시된 것과 같이, 제1 게이트 절연층(GIL1)과 제2 게이트 절연층(GIL2)을 패터닝한다. 식각액을 이용하여 제1 산화물 반도체 패턴(OSP1)의 양쪽 말단들에 정의된 제2 영역과 제3 영역이 노출되도록 제1 게이트 절연층(GIL1)과 제2 게이트 절연층(GIL2)을 패터닝한다. 동일한 식각액을 이용하여 제2 산화물 반도체 패턴(OSP2)의 양쪽 말단들에 정의된 제2 영역과 제3 영역이 노출되도록 제2 게이트 절연층(GIL2)을 패터닝한다. 제1 게이트 절연층(GIL1)은 제1 산화물 반도체 패턴(OSP1) 상의 제2 절연층(20, 도 2 참조)의 절연패턴과 중첩하는 영역 및 제2 산화물 반도체 패턴(OSP2)에 중첩하는 영역을 제외하고 식각된다. 제1 게이트 절연층(GIL1)으로부터 도 2에 도시된 제1 절연층(10)과 제2 절연층(20)이 형성된다. 제2 게이트 절연층(GIL2)으로부터 도 2에 도시된 제3 절연층(30)의 제1 절연패턴(30-1)과 제2 절연패턴(30-2)이 형성된다.
도 5g에 도시된 것과 같이, 버퍼층(BFL) 상에 패시베이션층(PSL)을 형성한다. 패시베이션층(PSL)은 버퍼층(BFL)의 상면 전체에 형성될 수 있다. 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 패시베이션층(PSL)을 형성할 수 있다. 패시베이션층(PSL)은 도 2의 제4 절연층(40)에 대응한다.
도 5h에 도시된 것과 같이, 패시베이션층(PSL) 상에 제1 내지 제4 컨택홀(CH1 내지 CH4)이 형성된 평탄화층(FL)을 형성한다. 평탄화층(FL)은 도 2의 제5 절연층(50)에 대응한다. 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 평탄화층(FL)을 형성할 수 있다. 포토리소그래피 공정을 통해 제1 내지 제4 컨택홀(CH1 내지 CH4)을 형성할 수 있다. 제1 내지 제4 컨택홀(CH1 내지 CH4) 각각은 평탄화층(FL)과 패시베이션층(PSL)을 관통한다.
도 5i에 도시된 것과 같이, 평탄화층(FL) 상에 제1 입력 전극(DE1), 제1 출력 전극(SE1), 제2 입력 전극(DE2) 및 제2 출력 전극(SE2)을 형성한다. 평탄화층(FL) 상에 증착, 코팅, 또는 프린팅하여 도전층을 형성한 후, 포토리소그래피 공정을 통해 도전층을 패터닝할 수 있다.
제1 입력 전극(DE1)과 제1 출력 전극(SE1)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 제1 산화물 반도체 패턴(OSP1)의 제2 영역과 제3 영역에 각각 접속된다. 제2 입력 전극(DE2)과 제2 출력 전극(DE2)은 제3 컨택홀(CH3) 및 제4 컨택홀(CH4)을 통해 제2 산화물 반도체 패턴(OSP2)의 제2 영역과 제3 영역에 각각 접속된다. 도 5i에 도시된 반도체장치로부터 표시패널을 형성하기 위해 평탄화층(FL) 상에 유기발광 다이오드를 더 형성할 수도 있다.
도 6은 본 발명의 일 실시예에 따른 반도체장치의 단면도이다. 이하, 도 1 내지 도 5i를 참조하여 설명한 반도체장치와의 차이점을 중심으로 설명한다.
도 6에 도시된 것과 같이, 반도체장치는 베이스 기판(SUB)과 제1 제어 전극(GE1) 사이에 배치된 차광 패턴(LSP)을 더 포함한다. 차광 패턴(LSP)은 외부의 광이 제1 산화물 반도체 패턴(OSP1)에 인가되는 것을 방지한다. 여기서 외부의 광이란, 표시장치 외부에서 입사된 광 및 표시장치의 유기발광 다이오드에서 생성된 광을 모두 포함한다. 차광 패턴(LSP)은 광을 차단할 수 있는 재료면 특별히 제한되지 않는다. 차광 패턴(LSP)은 염료 또는 안료를 포함하는 유색의 유기 물질, 특정할 컬러를 갖는 무기 물질 또는 금속을 포함할 수 있다.
도 5a를 참조하여 설명한 버퍼층(BFL)을 형성하기 이전에, 베이스 기판(SUB)에 예비 차광층을 형성한 후, 예비 차광층을 패터닝하여 차광 패턴(LSP)을 형성할 수 있다. 차광물질을 베이스 기판(SUB)의 특정 영역에만 프린팅하여 차광 패턴(LSP)을 형성할 수도 있다. 평면상에서 제1 산화물 반도체 패턴(OSP1)이 차광 패턴(LSP)의 내측에 배치되도록 차광 패턴(LSP)을 제1 산화물 반도체 패턴(OSP1)보다 큰 면적을 갖는다.차광 패턴(LSP)은 광에 의해 유발될 수 있는 제1 트랜지스터(T1)의 문턱전압의 네거티브 시프트를 방지할 수 있다. 제1 산화물 반도체 패턴(OSP1)에 광이 입사되면 NBTIS (negative bias temperature illumination stress)을 가속화시키는데, 차광 패턴(LSP)은 제1 산화물 반도체 패턴(OSP1)으로 입사되는 광을 차단할 수 있다. 도 6에 도시된 것과 같이 탑-게이트 구조의 트랜지스터 하측에 구비된 차광 패턴(LSP)은 베이스 기판(SUB)의 외측으로부터 접근하는 외부광을 차단한다. 본 발명의 일 실시예에서 유기발광 표시패널은 투명패널로 구현될 수 있는데, 상기 외부광은 자연광일 수 있다.
본 발명의 일 실시예에 따른 반도체장치는 외부의 광이 제2 산화물 반도체 패턴(OSP2)에 인가되는 것을 방지하는 차광 패턴(LSP)을 더 포함할 수도 있다.
도 7a는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이고, 도 7b는 도 7a에 도시된 화소를 구동하기 위한 구동신호들의 파형도이다. 도 2에는 복수 개의 데이터 라인들(DL1~DLm) 중 k번째 데이터 라인(DLk)에 연결된 i번째 화소(PXi)를 예시적으로 도시하였다.
i번째 화소(PXi)는 유기발광 다이오드(OLED) 및 유기발광 다이오드를 제어하는 화소 구동회로를 포함한다. 화소 구동회로는 7개의 트랜지스터들(T1~T7) 및 하나의 커패시터(Cst)를 포함할 수 있다. 이하, 7 개의 트랜지스터들(T1~T7)은 N타입의 트랜지스터인 것을 예시적으로 설명한다. 도 7a 및 도 7b를 설명함에 있어서 트랜지스터는 박막 트랜지스터를 의미한다.
구동 트랜지스터는 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다. 본 발명의 실시예에서 구동 트랜지스터는 제2 트랜지스터(T2)일 수 있다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)와 전기적으로 연결된다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)의 애노드와 직접 접촉하거나, 다른 트랜지스터를 경유하여 연결될 수 있다.
제어 트랜지스터의 제어 전극은 제어 신호를 수신할 수 있다. i번째 화소(PXi)에 인가되는 제어 신호는 i-1번째 주사 신호(Si-1), i번째 주사 신호(Si), i+1번째 주사 신호(Si+1), 데이터 신호(Di), 및 i번째 발광 제어 신호(Ei)를 포함할 수 있다. 본 발명의 실시예에서 제어 트랜지스터는 제1 트랜지스터(T1) 및 제3 내지 제7 트랜지스터들(T3~T7)을 포함할 수 있다.
제4 트랜지스터(T4)의 출력 전극과 제2 트랜지스터(T2)의 제어 전극 사이의 노드는 제1 노드(N1)로 정의되고, 제7 트랜지스터(T7)와 스토리지 커패시터(Cst) 사이의 노드는 제2 노드(N2)로 정의된다.
제2 트랜지스터(T2)는 제5 트랜지스터(T5)를 경유하여 제1 전압(ELVDD)을 수신하는 입력 전극, 제1 노드(N1)에 접속된 제어 전극, 및 출력 전극을 포함한다. 제2 트랜지스터(T2)의 출력 전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)에 제1 전압(ELVDD)을 제공한다. 제2 트랜지스터(T2)의 입력 전극은 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)에 접속된다. 제2 트랜지스터(T2)는 제1 노드(N1)의 전위에 대응하여 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다.
제1 트랜지스터(T1)는 k번째 데이터 라인(DLk)에 접속된 입력 전극, i번째 주사 라인(SLi)에 접속된 제어 전극, 및 제2 트랜지스터(T2)의 출력 전극에 접속된 출력 전극을 포함한다. 제1 트랜지스터(T1)는 i번째 주사 라인(SLi)에 인가된 주사 신호(Si, 이하 i번째 주사 신호)에 의해 턴-온되고, k번째 데이터 라인(DLk)에 인가된 데이터 신호(Di)를 스토리지 커패시터(Cst)에 제공한다. 제1 트랜지스터(T1)는 스위칭 트랜지스터로 지칭될 수 있다.
제3 트랜지스터(T3)는 제2 트랜지스터(T2)의 입력 전극에 접속된 입력 전극, i번째 주사 라인(SLi)에 접속된 제어 전극, 및 제1 노드(N1)에 접속된 출력 전극을 포함한다. 제3 트랜지스터(T3)는 i번째 주사 신호(Si)에 응답하여 턴-온된다.
제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온될 때, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)와 제3 트랜지스터(T3) 사이에 다이오드 형태로 접속된다. 그에 따라, 제1 트랜지스터(T1)는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)에 접속된다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 유기발광 다이오드(OLED)의 애노드 사이에 접속된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가된 전압에 대응하는 전압을 충전한다.
제4 트랜지스터(T4)는 전원 라인(PL)에 접속된 입력 전극, i-1번째 주사 신호(Si-1)를 수신하는 제어 전극, 및 제1 노드(N1)에 접속된 출력 전극을 포함한다. 제4 트랜지스터(T4)는 i-1번째 주사 신호(Si-1)에 응답하여 스위칭된다. 제4 트랜지스터(T4)의 제어 전극은 i-1번째 주사 라인(SLi-1)에 접속될 수 있다. i-1번째 주사 신호(Si-1)가 인가되는 신호라인은 더미 신호라인 등으로 변경될 수도 있다.
제5 트랜지스터(T5)는 전원 라인(PL)에 접속된 입력 전극, i번째 발광 라인(ELi)에 접속된 제어 전극, 및 제2 트랜지스터(T2)의 입력 전극에 접속된 출력 전극을 포함한다. 제5 트랜지스터(T5)는 i번째 발광 제어 신호(Ei)에 응답하여 스위칭된다.
제6 트랜지스터(T6)는 제2 트랜지스터(T2)의 출력 전극에 접속된 입력 전극, i번째 발광 라인(ELi)에 접속된 제어 전극, 및 유기발광 다이오드(OLED)의 애노드에 접속된 출력 전극을 포함한다. 제6 트랜지스터(T6)는 i번째 발광 라인(ELi)으로부터 공급되는 i번째 발광 제어 신호(Ei)에 응답하여 스위칭된다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 동작에 따라 전원 라인(PL)과 유기발광 다이오드(OLED) 사이에 전류패스가 형성 또는 차단된다. 본 발명의 일 실시예에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 중 어느 하나는 생략될 수도 있다.
제7 트랜지스터(T7)는 초기화 라인(RL)에 접속된 입력 전극, i+1번째 주사 신호(Si+1)를 수신하는 제어 전극, 및 유기발광 다이오드(OLED)의 애노드에 접속된 출력 전극을 포함한다. 제7 트랜지스터(T7)의 제어 전극은 i+1번째 주사 라인(SLi+1)에 접속될 수 있다. i+1번째 주사 신호(Si+1)가 인가되는 신호라인은 더미 신호라인 등으로 변경될 수도 있다.
제4 트랜지스터(T4)가 턴-온되면, 제1 노드(N1)는 제1 전압(ELVDD)에 의해 리셋된다. 제7 트랜지스터(T7)가 턴-온되면, 제2 노드(N2)는 초기화 전압(Vint)에 의해 초기화된다. 유기발광 다이오드(OLED)의 애노드는 제7 트랜지스터(T7)가 턴-온될 때 초기화 전압(Vint)에 의해 초기화된다. 초기화 전압(Vint)과 유기발광 다이오드(OLED)의 캐소드에 인가된 제2 전압(ELVSS) 사이의 전위차는 유기발광 다이오드(OLED)의 발광 문턱전압 보다 작을 수 있다.
도 7a 및 도 7b을 참조하여 i번째 화소(PXi)의 동작을 좀 더 상세히 설명한다. 유기발광 표시패널(DP, 도 1 참조)은 프레임 구간들마다 영상을 표시한다. 각각의 프레임 구간들 동안 복수 개의 주사 라인들(SL1~SLn)에 복수 개의 주사 신호들이 순차적으로 스캐닝된다. 도 7b는 어느 하나의 프레임 구간 중 일부를 도시하였다.
i-1번째 주사 신호 (Si-1)는 제1 초기화 구간(RP1) 중에 활성화된다. 본 실시예에서 도 7a에 도시된 신호들은 하이 레벨을 가질 때, 활성화되는 것으로 설명된다. 도 7b에 도시된 신호들의 하이 레벨은 해당 신호들이 인가되는 트랜지스터의 턴-온 전압일 수 있다.
i-1번째 주사 신호(Si-1)에 의해 제4 트랜지스터(T4)가 턴-온 됨에 따라 제1 전압(ELVDD)은 제1 노드(N1)에 인가된다. i번째 주사 신호(Si)는 제1 초기화 구간(RP1) 다음에 정의되는 데이터 기입 구간(DIP) 중에 활성화된다. 데이터 기입 구간(DIP)에 활성화된 주사 신호(Si)에 의해 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온되고, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)와 제3 트랜지스터(T3) 사이에 다이오드 접속된다.
데이터 기입 구간(DIP) 동안 k번째 데이터 라인(DLk)으로는 데이터 신호(Di)가 공급된다. 데이터 신호(Di)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)에 제공된다. 이때, 제2 트랜지스터(T2)는 다이오드 접속된 상태이므로, 제1 노드(N1)에는 데이터 신호(Di)와 제1 트랜지스터(T1)의 문턱전압의 차전압이 제공된다. 데이터 기입 구간(DIP) 동안에 제1 노드(N1)와 제2 노드(N2) 사이의 전압차가 스토리지 커패시터(Cst)에 저장된다. 제2 노드(N2)는 이전 프레임에서 초기화 전압(Vint)에 의해 초기화된다.
제1 초기화 구간(RP1) 및 데이터 기입 구간(DIP) 동안에 비활성화되었던 i번째 발광 제어 신호(Ei)는 데이터 기입 구간(DIP) 이후에 정의되는 발광 구간(EP) 중에 활성화된다. i번째 발광 제어 신호(Ei)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온되고, 스토리지 커패시터(Cst)에 충전된 전압이 제2 트랜지스터(T2)의 제어 전극에 인가된다.
i번째 발광 제어 신호(Ei)에 의해 전원 라인(PL)과 유기발광 다이오드(OLED) 사이에 전류패스가 형성된다. 그에 따라 발광 구간(EP) 동안에 유기발광 다이오드(OLED)는 발광된다. 유기발광 다이오드(OLED)는 스토리지 커패시터(Cst)에 충전된 전압에 대응하는 휘도로 발광된다.
i+1번째 주사 신호(Si+1)는 발광 구간(EP) 이후에 정의되는 제2 초기화 구간(RP2) 중에 활성화된다. i+1번째 주사 신호(Si+1)에 의해 제7 트랜지스터(T7)가 턴-온됨에 따라 초기화 전압(Vint)은 제2 노드(N2)에 인가되고, 유기발광 다이오드(OLED)의 애노드는 초기화 전압(Vint)으로 초기화된다. 제2 초기화 구간(RP2)에 의해 유기발광 다이오드(OLED)의 발광을 중단한다.
도 7b에서 제1 초기화 구간(RP1), 데이터 기입 구간(DIP), 발광 구간(EP), 및 제2 초기화 구간(RP2) 사이에 소정의 지연 구간들이 존재하는 것으로 도시하였으나, 이는 하나의 예시에 불과하다. 본 발명의 일 실시예에서 제1 초기화 구간(RP1), 데이터 기입 구간(DIP), 발광 구간(EP), 및 제2 초기화 구간(RP2)는 연속될 수도 있다.
제1 트랜지스터(T1)는 도 2 내지 도 5i를 참조하여 설명한 제1 트랜지스터(T1)에 대응한다. 데이터 기입 구간(DIP) 이후 제1 트랜지스터(T1)의 제어 전극의 전압 레벨은 다운되고, 제1 트랜지스터(T1)의 출력 전극의 전압 레벨은 상승됨으로써 제1 트랜지스터(T1)의 제어 전극과 출력 전극 사이에 네거티브 바이어스 전압이 인가된다. 즉, 제1 트랜지스터(T1)가 턴-오프되었을 때, 제1 트랜지스터(T1)의 제어 전극의 전압은 제1 트랜지스터(T1)의 출력 전극의 전압보다 낮은 레벨을 갖는다. 상기 네거티브 바이어스 전압은 제1 트랜지스터(T1)에 네거티브 바이어스 스트레스를 준다. 그밖에 유기발광 다이오드(OLED)로부터 생성된 광 또는 외부의 자연광이 제1 트랜지스터(T1)에 입사되어 NBTIS (negative bias temperature illumination stress)을 가속화시킬 수 있다.
제1 트랜지스터(T1)는 결정질 산화물 반도체를 포함함으로써, NBTIS(negative bias temperature illumination stress)가 인가되더라도, 제1 트랜지스터(T1)의 전압-전류 특성이 네거티브 시프트되는 것을 최소화할 수 있다.
제2 트랜지스터(T2)는 도 2 내지 도 5i를 참조하여 설명한 제2 트랜지스터(T2)에 대응한다. 데이터 기입 구간(DIP) 동안에 데이터 신호가 커패시터(Cst)에 인가된다. 발광 구간(EP) 동안에 제2 트랜지스터(T2)의 제어 전극과 출력 전극 사이에는 포지티브 바이어스 전압이 인가된다. 즉, 제2 트랜지스터(T2)의 제2 제어 전극의 전압은 제2 트랜지스터(T2)의 출력 전극의 전압보다 높은 레벨을 갖는다.
비정질 산화물 반도체를 포함하는 제2 트랜지스터(T2)는 포지티브 전압 스트레스에 강한 내성을 갖도록 설계될 수 있다. 제2 트랜지스터(T2)의 전압-전류 특성이 포지티브 시프트되는 것을 최소화하기 위해, 제2 트랜지스터(T2)의 비정질 산화물 반도체는 적은 전자 트랩을 갖는 것이 바람직하다. 낮은 산소 분압 상태에서 비정질 산화물 반도체를 형성하면 비정질 산화물 반도체의 전자 트랩이 감소될 수 있다. 제4 절연층(40, 도 2 참조)에 수소함량이 높은 무기막(예컨대, 실리콘 옥사이드보다는 실리콘 나이트라이드)을 적용하는 것이 바람직하다. 제4 절연층(40)의 수소들은 비정질 산화물 반도체의 채널의 패시베이션 역할을 수행한다.
도 7a 및 도 7b를 참조하여 본 발명의 일 실시예에 따른 화소(PX)를 설명하였으나, 이에 제한되지 않는다. 화소(PX)는 유기발광 다이오드 및 유기발광 다이오드를 구동하기 위한 구동회로로써 스위칭 트랜지스터, 구동 트랜지스터, 및 커패시터를 포함하면 충분하다. 화소 회로는 특별히 제한되지 않는다. 이상에서 제어 트랜지스터는 6개의 트랜지스터들로 이루어진 것을 예시적으로 설명하나, 이에 제한되는 것은 아니고, 제어 트랜지스터는 6개 미만이거나 6 초과의 트랜지스터들로 이루어질 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 화소(PX, 도 1 참조)의 단면도이다. 도 8a는 도 7a에 도시된 등가회로의 제1 트랜지스터(T1)에 대응하는 부분의 단면을 도시하였다. 도 8b는 도 7a에 도시된 등가회로의 제2 트랜지스터(T2), 제6 트랜지스터(T6) 및 유기발광 다이오드(OLED)에 대응하는 부분의 단면을 도시하였다.
도 8a의 제1 트랜지스터(T1)는 도 2에 도시된 제1 트랜지스터(T1)에 대응하고, 도 8b의 제2 트랜지스터(T2)는 도 2에 도시된 제2 트랜지스터(T2)에 대응한다. 도 8a 및 도 8b에 도시된 화소(PX)의 단면에 있어서, 베이스 기판(SUB)으로부터 제5 절연층(50)까지의 구조는 도 2와 실질적으로 동일하다. 따라서, 제5 절연층(50) 이하의 구조에 대한 상세한 설명은 생략한다.
도 8b에는 제2 트랜지스터(T2)와 실질적으로 동일한 구조의 제6 트랜지스터(T6)를 예시적으로 도시하였다. 그러나, 제6 트랜지스터(T6)의 구조는 변형될 수 있다. 제6 트랜지스터(T6)의 입력 전극(DE6)은 제5 절연층(50) 상에서 제2 트랜지스터(T2)의 출력 전극(SE2)에 연결된다.
제5 절연층(50) 상에 제6 절연층(60)이 배치될 수 있다. 제6 절연층(60)은 유기층 및/또는 무기층을 포함할 수 있다. 제6 절연층(60) 상에 화소정의막(PDL) 및 유기발광 다이오드(OLED)가 배치된다. 제6 절연층(60) 상에 애노드(AE)가 배치된다. 애노드(AE)는 제6 절연층(60)을 관통하는 제7 컨택홀(CH7)을 통해 제6 출력 전극(SE6)에 연결된다. 화소정의막(PDL)에는 개구부(OP)가 정의된다. 화소정의막(PDL)의 개구부(OP)는 애노드(AE)의 적어도 일부분을 노출시킨다.
화소(PX)는 표시패널(DP, 도 1 참조)의 평면 상에서 화소 영역에 배치될 수 있다. 화소 영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 애노드(AE)에 대응하게 정의되었다. 그러나, 발광영역(PXA)은 이에 제한되지 않고, 발광영역(PXA)은 광이 발생되는 영역으로 정의되면 충분하다. 발광영역(PXA)은 개구부(OP)에 의해 노출된 애노드(AE)의 일부영역에 대응하게 정의될 수도 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 1 참조)에 공통으로 형성될 수 있다.
정공 제어층(HCL) 상에 유기발광층(EML)이 배치된다. 유기발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 즉, 유기발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
유기발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
캐소드(CE) 상에 박막 봉지층(TFE)이 배치된다. 복수 개의 화소들(PX)에 공통적으로 배치된다. 박막 봉지층(TFE)은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
본 실시예에서 패터닝된 유기발광층(EML)을 예시적으로 도시하였으나, 유기발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기발광층(EML)은 백색 광을 생성할 수 있다. 또한, 유기발광층(EML)은 다층구조를 가질 수 있다.
본 실시예에서 박막 봉지층(TFE)은 캐소드(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 캐소드(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체장치의 단면도이다. 도 10a 내지 도 10g는 본 발명의 일 실시예에 따른 반도체장치의 제조방법을 도시한 단면도이다.
도 2에 도시된 실시예에 따른 반도체장치가 탑-게이트 구조의 트랜지스터들(T1, T2)을 포함한 것과 달리, 본 실시예에 따른 반도체장치는 바텀-게이트 구조의 트랜지스터들(T1, T2)을 포함한다. 도 9에서 인버트 스태거 구조(inverted staggered structure)의 트랜지스터들(T1, T2)을 도시하였으나, 인버트 코 플래너 구조(inverted co-planer structure)로 변형될 수 있다.
버퍼층(BFL) 상에 제1 제어 전극(GE1) 및 제2 제어 전극(GE2)이 배치된다. 제1 제어 전극(GE1) 및 제2 제어 전극(GE2)는 버퍼층(BFL) 상면에 직접 배치된다. 버퍼층(BFL) 상에 제1 절연층(100, 또는 제1 중간 절연층)이 배치된다. 제1 절연층(100)은 제1 제어 전극(GE1) 및 제2 제어 전극(GE2)을 커버한다. 제1 절연층(100)은 버퍼층(BFL)의 상면 전체에 형성될 수 있다.
제1 절연층(100) 상에 제1 제어 전극(GE1)에 중첩하는 제1 산화물 반도체 패턴(OSP1)이 배치된다. 제1 절연층(100) 상에 제2 제어 전극(GE2)에 중첩하는 제2 절연층(200, 또는 제2 중간 절연층)이 배치된다. 제2 절연층(200)은 제1 절연층(100)의 제1 제어 전극(GE1)에 중첩하는 영역을 노출시킨다. 예컨대, 제2 절연층(200)에 개구부를 형성하여 제1 제어 전극(GE1)에 중첩하는 영역을 노출시킬 수 있다.
제2 절연층(200) 상에 제2 제어 전극(GE2)에 중첩하는 제2 산화물 반도체 패턴(OSP2)이 배치된다. 제2 산화물 반도체 패턴(OSP2)은 평면상에서 제2 제어 전극(GE2)의 내측에 배치될 수 있다.
제1 산화물 반도체 패턴(OSP1) 상에 제3 절연층(300, 또는 상부 절연층)이 배치된다. 제3 절연층(300)은 실질적으로 제1 산화물 반도체 패턴(OSP1)의 중심영역에 중첩하는 절연패턴이다. 제3 절연층(300)의 절연패턴으로부터 제1 산화물 반도체 패턴(OSP1)의 양쪽 말단들이 노출될 수 있다. 제1 산화물 반도체 패턴(OSP1)의 양쪽 말단들은 제1 방향(DR1)으로 정의된다. 본 발명의 일 실시예에서 제3 절연층(300)은 생략될 수 있다.
제1 산화물 반도체 패턴(OSP1) 상에 제1 입력 전극(DE1) 및 제1 출력 전극(SE1)이 배치된다. 제1 입력 전극(DE1)은 제1 산화물 반도체 패턴(OSP1)의 일단 및 제3 절연층(300)의 절연패턴의 일단에 접촉하고, 제1 출력 전극(SE1)은 제1 산화물 반도체 패턴(OSP1)의 타단 및 제3 절연층(300)의 절연패턴의 타단에 접촉한다.
제2 산화물 반도체 패턴(OSP2) 상에 제2 입력 전극(DE2) 및 제2 출력 전극(SE2)이 배치된다. 제2 입력 전극(DE2)은 제2 산화물 반도체 패턴(OSP2)의 일단 에 접촉하고, 제2 출력 전극(SE2)은 제2 산화물 반도체 패턴(OSP2)의 타단에 접촉한다. 제2 입력 전극(DE2) 및 제2 출력 전극(SE2)은 제1 방향(DR1) 상에서 서로 이격될 수 된다.
별도로 도시하지 않았으나, 베이스 기판(SUB) 상에 제1 입력 전극(DE1), 제1 출력 전극(SE1), 제2 입력 전극(DE2) 및 제2 출력 전극(SE2)을 커버하는 적어도 하나 이상의 절연층들이 더 배치될 수 있다. 도 9에는 평탄한 상면을 제공하는 제4 절연층(400)이 예시적으로 도시되었다. 상기 적어도 하나의 절연층에는 제1 입력 전극(DE1), 제1 출력 전극(SE1), 제2 입력 전극(DE2) 및 제2 출력 전극(SE2)을 노출시키는 컨택홀들이 정의될 수 있다.
제1 절연층(100) 내지 제3 절연층(300)은 무기 물질을 포함할 수 있다. 무기 물질은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제1 절연층(100) 내지 제3 절연층(300)은 동일한 물질을 포함할 수 있다.
제2 절연층(200)과 제3 절연층(300)은 다른 층 상에 배치되나, 동일한 하나의 공정 내에서 형성될 수 있다. 따라서, 제2 절연층(200)과 제3 절연층(300)은 동일한 물질을 포함하고, 동일한 두께를 가질 수 있다.
제2 절연층(200)은 제1 절연층(100)과 동일한 물질을 포함할 수 있다. 제2 절연층(200)은 제1 절연층(100)보다 작은 두께를 가질 수 있다. 제2 절연층(200)의 두께는 제1 절연층(100)의 두께의 10 % 내지 20 % 일 수 있다.
제4 절연층(400)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 특히 평탄한 상면을 제공하기 위해 제4 절연층(400)은 유기 물질을 포함할 수 있다.
제1 산화물 반도체 패턴(OSP1)과 제2 산화물 반도체 패턴(OSP2)은 결정 구조는 다르나, 동일한 산화물 반도체를 포함할 수 있다. 제1 산화물 반도체 패턴(OSP1)은 결정질 산화물 반도체를 포함한다. 상기 결정질 산화물 반도체는 수직방향(DR3)으로 결정화될 수 있다. 제1 산화물 반도체 패턴(OSP1)은 비정질 산화물 반도체를 더 포함할 수 있다.
제2 산화물 반도체 패턴(OSP2)은 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체를 포함한다. 제2 산화물 반도체 패턴(OSP2)은 비정질 산화물 반도체를 포함할 수 있다. 제2 산화물 반도체 패턴(OSP2) 역시 결정질 산화물 반도체를 포함할 수 있다. 다만, 제2 산화물 반도체 패턴(OSP2)의 결정질 산화물 반도체의 밀도(또는 그레인 사이즈)는 제1 산화물 반도체 패턴(OSP1)의 결정질 산화물 반도체의 밀도(또는 그레인 사이즈)보다 작을 수 있다.
구체적으로 도시하지 않았으나, 본 발명의 일 실시예에 따른 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 적층 구조는 변경될 수 있다. 다만, 제1 산화물 반도체 패턴(OSP1)은 결정질 산화물 반도체, 특히 수직 결정질 산화물 반도체를 포함하고, 제2 산화물 반도체 패턴(OSP2)은 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체, 특히 비정질 산화물 반도체를 포함한다.
예컨대, 도 9와 비교하여, 제2 산화물 반도체 패턴(OSP2)와 제2 제어 전극(GE2) 사이의 제2 절연층(200)은 생략되고, 제2 절연층(200)은 제1 절연층(100)과 제1 산화물 반도체 패턴(OSP1) 사이에 배치될 수 있다. 제1 산화물 반도체 패턴(OSP1) 상의 제3 절연층(300)은 제거되고, 제2 산화물 반도체 패턴(OSP2) 상에 제3 절연층(300)이 배치될 수 있다.
도 10a 내지 도 10g를 참조하여 도 9의 반도체장치의 제조방법을 설명한다. 도 10a에 도시된 것과 같이, 베이스 기판(SUB)의 상면에 버퍼층(BFL)을 형성한다. 버퍼층(BFL) 상에 제1 제어 전극(GE1) 및 제2 제어 전극(GE2)을 형성한다. 버퍼층(BFL)의 상면에 도전층을 형성한 후, 포토리소그래피 공정을 통해 도전층을 패터닝 할 수 있다.
도 10b에 도시된 것과 같이, 버퍼층(BFL) 상에 제1 게이트 절연층(GIL1)을 형성한다. 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 제1 게이트 절연층(GIL10)을 형성할 수 있다. 제1 게이트 절연층(GIL1)은 도 9의 제1 절연층(100)에 대응한다.
제1 게이트 절연층(GIL1) 상에 제1 제어 전극(GE1)에 중첩하게 제1 산화물 반도체 패턴(OSP1)을 형성한다. 제1 게이트 절연층(GIL10) 상에 산화물 반도체층을 형성한 후 패터닝한다. 패터닝된 산화물 반도체층, 즉 산화물 반도체 패턴을 결정화시킨다. 산소분압, 공정압력, 전원, 온도 등을 제어하여 상기 산화물 반도체 패턴의 결정화를 제어할 수 있다. 산소분압을 높이고, 공정압력을 높이며, 전원을 높여 산화물 반도체 패턴의 그레인 사이즈를 증가시킬 수 있다.
도 10c에 도시된 것과 같이, 제1 게이트 절연층(GIL10) 상에 제2 게이트 절연층(GIL20)을 형성한다. 무기 물질 또는 유기 물질을 증착, 코팅, 또는 프린팅하여 제2 게이트 절연층(GIL20)을 형성할 수 있다.
도 10d에 도시된 것과 같이, 제2 게이트 절연층(GIL20) 상에 제2 산화물 반도체 패턴(OSP2)을 형성한다. 제2 게이트 절연층(GIL20) 상에 산화물 반도체층을 형성한 후 산화물 반도체층을 포토리소그래피 방식으로 패터닝한다.
도 10e에 도시된 것과 같이, 제2 게이트 절연층(GIL20)을 패터닝한다. 제2 게이트 절연층(GIL20)으로부터 제2 절연층(200) 및 제3 절연층(300)이 형성된다. 제3 절연층(300)은 제1 산화물 반도체 패턴(OSP1)의 중심영역에 중첩한다.
삭제
도 10f에 도시된 것과 같이, 제1 입력 전극(DE1), 제1 출력 전극(SE1), 제2 입력 전극(DE2) 및 제2 출력 전극(SE2)을 형성한다. 패터닝된 제2 게이트 절연층(GIL20) 상에 증착, 코팅, 또는 프린팅하여 도전층을 형성한 후, 포토리소그래피 공정을 통해 도전층을 패터닝한다.
제1 입력 전극(DE1)과 제1 출력 전극(SE1)은 제1 산화물 반도체 패턴(OSP1)의 양쪽 말단에 각각 접속된다. 제2 입력 전극(DE2)과 제2 출력 전극(DE2)은 제2 산화물 반도체 패턴(OSP2)의 양쪽 말단에 각각 접속된다.
도 10g에 도시된 것과 같이, 제1 입력 전극(DE1), 제1 출력 전극(SE1), 제2 입력 전극(DE2) 및 제2 출력 전극(SE2)을 커버하는 제4 절연층(400)을 형성한다. 유기 물질 또는 무기 물질을 증착, 코팅, 또는 프린팅하여 제4 절연층(400)을 형성한다. 제4 절연층(400)은 평탄한 상면을 제공할 수 있으나, 이에 제한되지 않는다.
또한, 미도시 되었으나, 제4 절연층(400)에는 제1 입력 전극(DE1), 제1 출력 전극(SE1), 제2 입력 전극(DE2) 및 제2 출력 전극(SE2)을 노출시키는 컨택홀들을 더 형성할 수 있다. 도 10g에 도시된 반도체장치로부터 표시패널을 형성하기 위해 제4 절연층(400) 상에 유기발광 다이오드를 더 형성할 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
T1: 제1 박막 트랜지스터 T2: 제1 박막 트랜지스터
OLED: 유기발광 다이오드 DE1, DE2: 입력 전극
SE1, SE2: 출력 전극 GE1, GE2: 제어 전극
OSP1, OSP2: 산화물 반도체 패턴

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판에 배치되며, 제1 입력 전극, 제1 출력 전극, 제1 제어 전극, 및 결정질 산화물 반도체를 포함하는 제1 산화물 반도체 패턴을 포함하는 제1 박막 트랜지스터;
    상기 베이스 기판에 배치되며, 제2 입력 전극, 제2 출력 전극, 제2 제어 전극, 및 상기 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체를 포함하는 제2 산화물 반도체 패턴을 포함하는 제2 박막 트랜지스터; 및
    베이스 기판 상에 배치된 복수 개의 절연층들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 박막 트랜지스터가 턴-오프되었을 때, 상기 제1 제어 전극의 전압은 상기 제1 출력 전극의 전압보다 낮은 레벨을 갖고,
    상기 제2 박막 트랜지스터가 턴-오프되었을 때, 상기 제2 제어 전극의 전압은 상기 제2 출력 전극의 전압보다 높은 레벨을 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 제어 전극에 연결된 주사 라인;
    상기 제1 입력 전극에 연결된 데이터 라인; 및
    상기 제2 출력 전극에 전기적으로 연결된 유기발광 다이오드를 더 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 베이스 기판과 상기 제1 제어 전극 사이에 배치된 차광 패턴을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 산화물 반도체 패턴은 비정질 산화물 반도체를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 산화물 반도체 패턴과 상기 제2 산화물 반도체 패턴은 동일한 산화물 반도체를 포함하는 반도체 장치.
  7. 제5 항에 있어서,
    상기 제1 산화물 반도체 패턴은 비정질 산화물 반도체를 더 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 복수 개의 절연층들은 제1 중간 절연층과 제2 중간 절연층을 포함하고,
    상기 제1 중간 절연층과 상기 제2 중간 절연층은 상기 제1 제어 전극 및 상기 제1 산화물 반도체 패턴 사이와 상기 제2 제어 전극 및 상기 제2 산화물 반도체 패턴 사이 중 어느 하나에 배치되고,
    상기 제2 중간 절연층은 상기 제1 제어 전극 및 상기 제1 산화물 반도체 패턴 사이와 상기 제2 제어 전극 및 상기 제2 산화물 반도체 패턴 사이 중 다른 하나에 배치된 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 중간 절연층과 상기 제2 중간 절연층 각각은 무기층을 포함하는 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 중간 절연층과 상기 제2 중간 절연층 각각은 실리콘 옥사이드층을 포함하는 반도체 장치.
  11. 제8 항에 있어서,
    상기 제1 중간 절연층의 두께는 상기 제2 중간 절연층의 두께의 10 % 내지 20 % 인 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 산화물 반도체 패턴은 상기 베이스 기판과 상기 제1 중간 절연층 사이에 배치되고,
    상기 제2 중간 절연층은 상기 제1 중간 절연층 상에 배치되며,
    상기 제1 제어 전극은 상기 제2 중간 절연층 상에 배치된 반도체 장치.
  13. 제12 항에 있어서,
    상기 복수 개의 절연층들은 하부 절연층을 더 포함하고,
    상기 하부 절연층은 상기 베이스 기판과 상기 제2 산화물 반도체 패턴 사이에 배치되고,
    상기 제2 산화물 반도체 패턴은 상기 하부 절연층과 상기 제2 중간 절연층 사이에 배치되고,
    상기 제2 제어 전극은 상기 제2 중간 절연층 상에 배치된 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 제어 전극은 상기 베이스 기판과 상기 제1 중간 절연층 사이에 배치되고, 상기 제1 산화물 반도체 패턴은 상기 제1 중간 절연층 상에 배치된 반도체 장치.
  15. 제14 항에 있어서,
    상기 복수 개의 절연층들은 상부 절연층을 더 포함하고,
    상기 상부 절연층은 상기 제1 산화물 반도체 패턴 상에 배치된 반도체 장치.
  16. 제14 항에 있어서,
    상기 제2 제어 전극은 상기 베이스 기판과 상기 제1 중간 절연층 사이에 배치되고, 상기 제1 중간 절연층 상에 상기 제2 중간 절연층이 배치되고, 상기 제2 중간 절연층 상에 상기 제2 산화물 반도체 패턴이 배치된 반도체 장치.
  17. 베이스 기판 상에 결정질 산화물 반도체를 포함하는 제1 산화물 반도체 패턴을 형성하는 단계;
    상기 베이스 기판 상에 상기 제1 산화물 반도체 패턴과 다른 결정 구조의 산화물 반도체를 포함하는 제2 산화물 반도체 패턴을 형성하는 단계;
    상기 제1 산화물 반도체 패턴과 상기 제2 산화물 반도체 패턴 중 어느 하나를 커버하고 다른 하나를 노출시키는 제1 중간 절연층을 형성하는 단계;
    상기 제1 산화물 반도체 패턴과 상기 제2 산화물 반도체 패턴 각각에 중첩하는 제1 제어 전극 및 제2 제어 전극을 형성하는 단계;
    상기 제1 산화물 반도체 패턴에 연결된 제1 입력 전극 및 제1 출력 전극을 형성하는 단계; 및
    상기 제2 산화물 반도체 패턴에 연결된 제2 입력 전극 및 제2 출력 전극을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  18. 제17 항에 있어서,
    상기 제1 중간 절연층을 형성하는 단계에서, 상기 제1 중간 절연층의 일부분은 상기 제1 산화물 반도체 패턴을 부분적으로 커버하고,
    상기 제2 산화물 반도체 패턴을 형성하는 단계에서, 상기 제2 산화물 반도체 패턴은 상기 제1 중간 절연층의 다른 일부분 상에 배치된 반도체 장치의 제조방법.
  19. 제18 항에 있어서,
    상기 제1 중간 절연층을 형성하는 단계와 상기 제1 제어 전극 및 상기 제2 제어 전극을 형성하는 단계 사이에
    상기 제2 산화물 반도체 패턴을 커버하는 제2 중간 절연층을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  20. 제18 항에 있어서,
    상기 제1 제어 전극 및 상기 제2 제어 전극을 형성하는 단계 이후에,
    상기 제1 제어 전극 및 상기 제2 제어 전극을 커버하는 제2 중간 절연층을 형성하는 단계를 더 포함하고,
    상기 제1 산화물 반도체 패턴을 형성하는 단계에서 상기 제1 산화물 반도체 패턴은 상기 제2 중간 절연층 상에 배치된 반도체 장치의 제조방법.



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