KR20200052592A - 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법 - Google Patents

박막 트랜지스터를 포함하는 표시장치 및 그 제조방법 Download PDF

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KR20200052592A
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서정석
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Abstract

본 발명의 일 실시예는, 기판, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하고, 상기 화소 구동부는 상기 기판 상의 도전체층, 상기 도전체층 상의 버퍼층, 상기 버퍼층 상의 반도체층, 상기 반도체층과 적어도 일부 중첩하는 게이트 전극 및 상기 반도체층과 각각 연결된 소스 전극 및 드레인 전극을 포함하고, 상기 버퍼층은 상기 도전체층과 중첩하는 평탄부 및 상기 도전체층의 가장자리와 중첩하는 단차부를 포함하며, 상기 반도체층은 상기 버퍼층 상의 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 폭을 가지며, 상기 제1 산화물 반도체층은 상기 버퍼층의 상기 단차부 상에 배치된, 표시장치를 제공한다.

Description

박막 트랜지스터를 포함하는 표시장치 및 그 제조방법{DISPLAY DEVICE COMPRISING THIN FILM TRNASISTORS AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(210) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점을 가지고 있다.
최근, 고해상도 텔레비전 또는 모바일 제품들의 화소 밀도가 높아져, 좁은 공간에 많은 화소들이 배치됨에 따라, 제조 공정상 높은 수준의 안정성이 요구되고 있다. 따라서, 제조공정상 박막 트랜지스터의 안정성을 높이는 것이 필요하다.
본 발명의 일 실시예는, 버퍼층 또는 절연층의 안정성을 향상시킬 수 있는 표시장치 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시예는, 복수의 산화물 반도체층이 적층되어 이루어진 반도체층 중 하부의 제1 산화물 반도체층이 버퍼층 또는 절연층 손상에 대한 물리적 보호막 역할을 하도록 함으로써, 버퍼층 또는 절연층의 구조적 안정성을 향상시키고자 한다.
또한, 본 발명의 일 실시예는, 버퍼층 또는 절연층의 구조적 안정성 향상을 통해, 박막 트랜지스터의 소스 전극 또는 드레인 전극과 다른 도전체와의 불필요한 전기적 연결을 방지하여 소스 전극과 드레인 전극 사이의 단락을 방지하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하고, 상기 화소 구동부는 상기 기판 상의 도전체층, 상기 도전체층 상의 버퍼층, 상기 버퍼층 상의 반도체층, 상기 반도체층과 적어도 일부 중첩하는 게이트 전극 및 상기 반도체층과 각각 연결된 소스 전극 및 드레인 전극을 포함하고, 상기 버퍼층은 상기 도전체층과 중첩하는 평탄부 및 상기 도전체층의 가장자리와 중첩하는 단차부를 포함하며, 상기 반도체층은 상기 버퍼층 상의 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 폭을 가지며, 상기 제1 산화물 반도체층의 적어도 일부는 상기 버퍼층의 상기 단차부 상에 배치된, 표시장치를 제공한다.
상기 제2 산화물 반도체층은 상기 버퍼층의 상기 평탄부 상에 배치된다.
상기 제1 산화물 반도체층은 상기 버퍼층의 상기 평탄부에서 상기 단차부까지 연장되어 있다.
상기 제1 산화물 반도체층은 갈륨(Ga)을 포함하며, 상기 제1 산화물 반도체층의 갈륨(Ga) 농도는 상기 제2 산화물 반도체층의 갈륨(Ga) 농도보다 높다.
상기 제1 산화물 반도체층은, 전체 금속 원소 대비 원자수 기준으로 50 원자% 이상의 갈륨(Ga)을 포함한다.
동일 식각 조건에서 상기 제1 산화물 반도체층의 식각 속도는 상기 제2 산화물 반도체층의 식각 속도보다 낮다.
상기 제1 산화물 반도체층의 폭은 상기 상기 제2 산화물 반도체층의 폭보다 0.2 내지 5㎛ 더 크다.
상기 제1 산화물 반도체층의 폭은 상기 도전체층의 폭보다 크다.
상기 제1 산화물 반도체층은 5 내지 25nm의 두께를 갖는다.
상기 도전체층은 차광층일 수 있다.
상기 도전체층은 상기 화소 구동부로 신호를 공급하는 배선일 수 있다.
상기 반도체층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은, 상기 표시소자로 인가되는 구동 전압을 제어하는 구동 트랜지스터를 구성한다.
본 발명의 다른 일 실시예는, 기판 상에 도전체층을 형성하는 단계, 상기 도전체층 상에 버퍼층을 형성하는 단계, 상기 버퍼층상에 제1 산화물 반도체 물질층 및 제2 산화물 반도체 물질층을 형성하는 단계, 상기 제1 산화물 반도체 물질층 및 상기 제2 산화물 반도체 물질층을 패터닝하여 반도체층을 형성하는 단계 및 상기 반도체층 상에 게이트 절연막과 게이트 전극을 형성하는 단계를 포함하며, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 폭을 가지며, 상기 제1 산화물 반도체층은 상기 버퍼층의 상기 단차부까지 연장되어 있는, 표시장치의 제조방법을 제공한다.
상기 제1 산화물 반도체 물질층 및 상기 제2 산화물 반도체 물질층은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성된다.
상기 제1 산화물 반도체 물질층의 갈륨(Ga) 농도는 상기 제2 산화물 반도체 물질층의 갈륨(Ga) 농도보다 높다.
상기 제1 산화물 반도체 물질층은 전체 금속 원소 대비 원자수 기준으로 50 원자% 이상의 갈륨(Ga)을 포함한다.
상기 제1 산화물 반도체 물질층은 5 내지 25㎛의 두께를 갖는다.
본 발명의 일 실시예에 따르면, 반도체층을 구성하는 하부의 제1 산화물 반도체층이 버퍼층 또는 절연층 손상에 대한 물리적 보호막 역할을 하도록 하여, 버퍼층 또는 절연층의 구조적 안정성이 향상된다.
본 발명의 일 실시예에 따르면, 버퍼층 또는 절연층의 구조적 안정성이 향상됨으로써, 박막 트랜지스터의 소스 전극과 드레인 전극 사이의 단락이 방지된다. 그 결과, 표시장치의 불량이 방지되고 구동 안정성이 향상된다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 2는 도 1의 어느 한 화소에 대한 회로도이다.
도 3은 도 2의 화소에 대한 평면도이다.
도 4a는 도 3의 I-I'를 따라 자른 단면도이고, 도 4b는 도 3의 I-I'를 따라 자른 다른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터에 대한 개략적인 평면도이다.
도 6a는 도 5의 II-II'를 따라 자른 단면도이고, 도 6b는 도 5의 II-II'를 따라 자른 다른 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체층의 가장자리에 대한 부분 단면도이다.
도 7b는 제1 산화물 반도체층의 갈륨(Ga)의 함량비와 꼬리의 길이 사이의 관계에 대한 그래프이다.
도 7c는 제1 반도체층의 두께와 꼬리의 길이 사이의 관계에 대한 그래프이다.
도 8a는 비교예에 따른 박막 트랜지스터에 대한 개략적인 평면도이다.
도 8b는 도 8a의 III-III'를 따라 자른 부분 단면도이다.
도 8c는 심(seam) 발생에 대한 개략적인 단면도이다.
도 9는 본 발명의 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 11a 내지 11f는 본 발명의 일 실시예에 따른 표시장치의 제조 공정도이다.
도 12a 내지 12d는 본 발명의 다른 일 실시예에 따른, 표시장치의 제조 공정도이다.
도 13a 내지 13f는 비교예에 따른 표시장치의 제조 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치(100)의 개략도이다.
본 발명의 일 실시예에 따른 표시장치(100)는, 도 1에 도시된 바와 같이, 표시 패널(110), 게이트 드라이버(120), 데이터 드라이버(130) 및 제어부(140)를 포함한다.
표시 패널(110)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된 화소(P)를 포함한다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 표시 패널(110)에 영상이 표시된다
제어부(140)는 게이트 드라이버(120)와 데이터 드라이버(130)를 제어한다.
제어부(140)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(130)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(140)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(130)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(130)는 표시 패널(110)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(130)는 제어부(140)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(120)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널(110)을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(120)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(120)는 표시 패널(110)에 실장될 수 있다. 이와 같이, 게이트 드라이버(120)가 표시 패널(110)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 2는 도 1의 어느 한 화소(P)에 대한 회로도이고, 도 3은 도 2의 화소(P)에 대한 평면도이고, 도 4a는 도 3의 I-I'를 따라 자른 단면도이다.
도 2, 도 3 및 도 4a를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 기판(210), 기판(210) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 박막 트랜지스터(TR1, TR2)를 포함한다.
도 2의 회로도는 발광 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(100)의 한 화소(P)에 대한 등가 회로도이다. 도 2의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전압 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 여기서, 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이, 발광 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 3 및 도 4a를 참조하면, 화소 구동부(PDC)는 기판(210) 상에 배치된다.
기판(210)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(210)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
화소 구동부(PDC)는, 기판(210) 상의 도전체층(LS1, LS2), 도전체층(LS1, LS2) 상의 버퍼층(220), 버퍼층(220) 상의 반도체층(A1, A2), 반도체층(A1, A2)과 적어도 일부 중첩하는 게이트 전극(G1, G2) 및 반도체층(A1, A2)과 각각 연결된 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함한다.
도전체층(LS1, LS2)은 금속과 같은 도전성 물질로 이루어진다. 도전체층(LS1, LS2)은 광 차단 특성을 가질 수 있다.
본 발명의 일 실시에에 따르면, 도전체층(LS1, LS2)은 외부로부터 입사되는 광을 차단하여 반도체층(A1, A2)을 보호하는 차광층 역할을 한다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 도전체층(LS1, LS2)은 화소 구동부(PDC)로 신호를 공급하는 배선들(DL, GL, PL) 중 어느 하나일 수도 있다.
도전체층(LS1, LS2) 상에 버퍼층(220)이 배치된다. 버퍼층(220)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 반도체층(A1, A2)을 보호한다. 버퍼층(220)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질에 의해 형성될 수 있으며, 도전체층(LS1, LS2)이 표시장치(100)의 다른 배선이나 전극 등과 전기적으로 연결되는 것을 방지한다.
버퍼층(220)은 도전체층(LS1, SL2)과 중첩하는 평탄부(221) 및 도전체층(LS1, LS2)의 가장자리와 중첩하는 단차부(222)를 갖는다. 후속 공정, 예를 들어, 배선이나 전극의 식각 공정에서 버퍼층(220)의 단차부(222)가 일부 손실되거나 손상될 수 있다. 버퍼층(220)의 단차부(222)가 손상 또는 손실되는 경우, 도전체층(LS1, LS2)이 버퍼층(220)에 의하여 충분히 보호되지 못할 수 있으며, 도전체층(LS1, LS2)의 절연에 문제가 생길 수 있다. 본 발명의 일 실시예는 버퍼층(220)의 단차부(222)가 손상 또는 손실되는 것을 방지할 수 있는 구성을 제공한다.
버퍼층(220) 상에 제1 박막 트랜지스터(TR1)의 반도체층(A1) 및 제2 박막 트랜지스터(TR2)의 반도체층(A2)이 배치된다. 제1 박막 트랜지스터(TR1)의 반도체층(A1)은 제1 도전체층(LS1)과 중첩하여 배치된다. 제1 박막 트랜지스터(TR1)의 반도체층(A1)을 보호하기 위해, 제1 도전체층(LS1)은 평면상으로 제1 박막 트랜지스터(TR1)의 반도체층(A1)을 완전히 커버한다.
제2 박막 트랜지스터(TR2)의 반도체층(A2)은 제2 도전체층(LS2)과 중첩하여 배치된다. 제2 박막 트랜지스터(TR2)의 반도체층(A2)을 보호하기 위해, 제2 도전체층(LS2)은 평면상으로 제2 박막 트랜지스터(TR2)의 반도체층(A2)을 완전히 커버한다.
반도체층(A1, A2)은, 버퍼층(220) 상의 제1 산화물 반도체층(A11, A21) 및 제1 산화물 반도체층(A11, A21) 상의 제2 산화물 반도체층(A12, A22)을 포함한다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)은 제2 산화물 반도체층(A12, A22)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(A12, A22)은 채널층 역할을 한다. 반도체층(A1, A2)의 채널은 주로 제2 산화물 반도체층(A12, A22)에 형성된다.
안정적인 채널 형성을 위해, 제2 산화물 반도체층(A12, A22)은 버퍼층(220)의 평탄부(221) 상에 배치될 수 있다. 구체적으로, 제2 산화물 반도체층(A12, A22)은 평면도를 기준으로 버퍼층(220)의 평탄부(221) 영역 내에 배치될 수 있다.
제2 산화물 반도체층(A12, A22)은 산화물 반도체 물질을 포함한다. 예를 들어, 제2 산화물 반도체층(A12, A22)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의해 제2 산화물 반도체층(A12, A22)이 만들어질 수도 있다.
제1 산화물 반도체층(A11, A21)은 제2 산화물 반도체층(A12, A22)을 지지하는 역할 외에, 버퍼층(220)을 보호하는 보호층 역할을 한다.
제1 산화물 반도체층(A11, A21)은 제2 산화물 반도체층(A12, A22)보다 큰 폭을 가진다. 본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)의 적어도 일부는 버퍼층(220)의 단차부(222) 상에 배치된다. 그에 따라, 제1 산화물 반도체층(A11, A21)은 버퍼층(220)의 단차부(222)를 보호할 수 있다.
구체적으로, 반도체층(A1, A2) 형성 후, 화소 구동부(PDC)를 구성하는 전극 또는 배선을 형성하기 위한 위한 식각이 진행될 수 있는데, 이 때, 제1 산화물 반도체층(A11, A21)이 버퍼층(220)의 단차부(222)를 보호하여, 버퍼층(220)의 단차부(222)가 식각에 의해 손실되는 것을 방지한다.
본 발명의 일 실시예에 따르면, 버퍼층(220)의 단차부(222)를 보호하기 위해, 제1 산화물 반도체층(A11, A21)은 버퍼층(220)의 평탄부(221)에서 단차부(222)까지 연장되어 배치될 수 있다. 또한, 제1 산화물 반도체층(A11, A21)은 버퍼층(220)의 단차부(222)로부터, 제2 산화물 반도체층(A12, A22)와 멀어지는 방향으로 더 연장될 수 있다.
버퍼층(220)을 보호하는 제1 산화물 반도체층(A11, A21)은 우수한 막 안정성을 갖는다.
막 안정성 향상을 위해, 제1 산화물 반도체층(A11, A21)은 갈륨(Ga)을 포함한다. 갈륨(Ga)은 산소와 안정적인 결합을 형성하여, 갈륨 산화물은 우수한 막 안정성을 갖는다. 따라서, 산화물 반도체층이 갈륨을 포함하는 경우, 막 안정성이 우수해지고 식각에 대한 내성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)은 IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
우수한 막 안정성 및 식각에 대한 내성 확보를 위해, 제1 산화물 반도체층(A11, A21)은, 원자수 기준으로 전체 금속 원소 대비 50 원자%(at %) 이상의 갈륨(Ga)을 포함한다. 제1 산화물 반도체층(A11, A21) 내의 전체 금속 원소 중 갈륨(Ga)의 함량이 50 원자% 이상인 경우, 제1 산화물 반도체층(A11, A21)은 우수한 막 안정성 및 식각에 대한 우수한 내성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)의 금속 원소가 모두 갈륨(Ga)일 수도 있다. 이 경우, 제1 산화물 반도체층(A11, A21)은 GO(GaO)계 산화물 반도체 물질에 의하여 만들어질 수 있으며, 제1 산화물 반도체층(A11, A21) 내의 전체 금속 원소 중 갈륨(Ga)의 함량은 100 원자%라고 할 수 있다.
제2 산화물 반도체층(A12, A22)과의 친화성 및 제1 산화물 반도체층(A11, A21)의 전기적 안정성을 고려할 때, 제1 산화물 반도체층(A11, A21)은 전체 금속 원소수 대비 90 원자% 이하의 갈륨(Ga)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)의 갈륨(Ga) 농도는 제2 산화물 반도체층(A12, A22)의 갈륨(Ga)의 농도보다 높다.
제2 산화물 반도체층(A12, A22)은 제1 산화물 반도체층(A11, A21)보다 우수한 전기적 특성을 가지며, 제1 산화물 반도체층(A11, A21)은 제2 산화물 반도체층(A12, A22) 보다 우수한 막 안정성 및 식각에 대한 내성을 갖는다.
본 발명의 일 실시예에 따르면, 동일 식각 조건에서 제1 산화물 반도체층(A11, A21)의 식각 속도(etching rate)는 제2 산화물 반도체층(A12, A22)의 속도보다 낮다. 따라서, 동일 식각 조건에서 제2 산화물 반도체층(A12, A22)이 식각되어 제거된 경우에도, 제1 산화물 반도체층(A11, A21)이 잔존할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)의 폭은 제2 산화물 반도체층(A12, A22)의 폭보다 0.2 내지 5㎛ 더 클 수 있다.
제1 산화물 반도체층(A11, A21)의 폭은, 버퍼층(220) 평판부(221)의 폭에 따라 달라질 수 있고, 버퍼층(220)의 단차부(222)들 사이의 거리에 따라 달라질 수도 있다.
버퍼층(220) 평판부(221)의 폭이 제2 산화물 반도체층(A12, A22)의 폭과 유사한 경우, 제1 산화물 반도체층(A11, A21)과 제2 산화물 반도체층(A12, A22)의 폭의 차이가 작아질 수 있다. 그러나, 제1 산화물 반도체층(A11, A21)과 제2 산화물 반도체층(A12, A22)의 폭의 차이가 0.2㎛ 미만인 경우, 버퍼층(220)의 평판부(221)가 충분히 보호되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)의 폭은 제2 산화물 반도체층(A12, A22)의 폭보다 0.2㎛ 이상 더 크게 만들어질 수 있다.
반면, 제1 산화물 반도체층(A11, A21)의 폭이 지나치게 큰 경우, 다른 배선의 형성 및 콘택홀 형성에 장애가 될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)의 폭은 제2 산화물 반도체층(A12, A22)의 폭보다 5㎛를 초과하여 더 크게 형성하지는 않는다. 제1 산화물 반도체층(A11, A21)의 폭과 제2 산화물 반도체층(A12, A22)의 폭의 차이는 5㎛ 이하가 되도록 한다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)의 폭은 도전체층(LS1, LS2)의 폭보다 크다. 도전체층(LS1, LS2)이 차광층 역할을 하는 경우, 반도체층(A1, A2) 보호를 위해, 도전체층(LS1, LS2)의 폭이 반도체층(A1, A2)의 폭보다 큰 것이 일반적이다. 그러나, 본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)은 버퍼층(220)의 단차부(222)를 보호하여야 하기 때문에, 제1 산화물 반도체층(A11, A21)의 폭은 도전체층(LS1, LS2)의 폭보다 크다.
제1 산화물 반도체층(A11, A21)과 제2 산화물 반도체층(A12, A22)의 폭의 차이는, 반도체층(A1, A2) 형성 과정에서의 식각 시간, 제1 산화물 반도체층(A11, A21)의 두께, 제1 산화물 반도체층(A11, A21)에 포함된 갈륨(Ga)의 함량 등에 따라 달라질 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)은 5 내지 25nm의 두께를 가질 수 있다. 제1 산화물 반도체층(A11, A21)의 두께가 5nm 미만인 경우, 제1 산화물 반도체층(A11, A21)이 버퍼층(220)의 단차부(222)를 충분히 보호하지 못할 수 있으며, 제1 산화물 반도체층(A11, A21)의 폭의 크기가 충분히 확보되지 못할 수 있다. 반면, 제1 산화물 반도체층(A11, A21)의 폭이 25nm를 초과하는 경우, 반도체층(A1, A2)이 전체적으로 두꺼워져 표시장치(100)의 박형화에 불리할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21) 및 제1 산화물 반도체층(A12, A22)은, 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성될 수 있다. 유기 금속 화학 기상 증착(MOCVD)에 의하여 제1 산화물 반도체층(A11, A21) 및 제1 산화물 반도체층(A12, A22)이 형성되는 경우, 반도체층(A1, A2)의 표면 손상 없이 증착이 가능하며, 안정적이고 치밀한 막이 형성될 수 있다. 그에 따라, 제1 산화물 반도체층(A11, A21)이 버퍼층(220)을 효과적으로 보호할 수 있다.
도 4a를 참조하면, 반도체층(A1, A2) 상에 게이트 절연막(240)이 배치된다. 게이트 절연막(240)은 절연성을 갖는다.
게이트 절연막(240) 상에 게이트 전극(G1, G2)이 배치된다. 게이트 전극(G1, G2)은 게이트 라인(GL)으로부터 연장된 부분일 수도 있고, 게이트 라인(GL)의 일부일 수도 있다.
게이트 전극(G1, G2) 상에 패시베이션층(230)이 배치된다.
패시베이션층(230) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 반도체층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 반도체층(A2)과 연결된다.
또한, 패시베이션층(230) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 연결된다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 연결된다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)에 의하여 버퍼층(220)의 단차부(222)가 보호되기 때문에, 버퍼층(220)의 단차부(222)에서 손실이 발생되지 않고, 버퍼층(220) 또는 패시베이션층(230)에 심(seam)이 발생되는 것이 방지된다. 그 결과, 도전체층(LS1, LS2)과 소스 전극(S1, S2) 사이 또는 도전체층(LS1, LS2)와 드레인 전극(D1, D2) 사이에 단락(short)이 발생되는 것이 방지되며, 그에 따라, 소스 전극(S1, S2)과 드레인 전극(D1, D2) 사이에 단락(short)이 발생되는 것이 방지된다.
도 4a에 도시된 바와 같이, 제1 박막 트랜지스터(TR1)는 반도체층(A1), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함하며, 화소 구동부(PDC)로 인가되는 데이터 전압(Vdata)을 제어하는 스위칭 트랜지스터 역할을 한다.
제2 박막 트랜지스터(TR2)는 반도체층(A2), 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함하며, 표시소자(710)로 인가되는 구동 전압(Vdd)을 제어하는 구동 트랜지스터 역할을 한다.
소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 평탄화층(270)이 배치된다. 평탄화층(270)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(270) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(270)에 형성된 콘택홀을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 발광층(712)이 배치되고, 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 4a에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 4a에, 제1 산화물 반도체층(A11, A21)이 버퍼층(220)의 평탄부(221)에서 단차부(222)까지 연장되어 있는 구성이 도시되어 있다. 그러나, 도 4a는 본 발명의 일 실시예를 설명하기 위한 것일 뿐, 본 발명의 일 실시예가 4a의 구성으로 한정되는 것은 아니다. 제1 산화물 반도체층(A11, A21)은 버퍼층(220)의 단차부(222)로부터 더 연장될 수도 있다.
도 4b는 도 3의 I-I'를 따라 자른 다른 단면도이다. 도 4b를 참조하면, 제1 산화물 반도체층(A11, A21)은, 버퍼층(220)의 단차부(222)로부터 제2 산화물 반도체층(A12, A22)과 멀어지는 방향으로 더 연장될 수 있다. 화소 구동부(PDC)의 다른 구성 요소들의 동작에 영향을 미치지 않는다면, 제1 산화물 반도체층(A11, A21)의 연장 범위에 특별한 제한이 있는 것은 아니다.
예를 들어, 제1 산화물 반도체층(A11, A21)은 제1 커패시터(C1)의 근처까지 연장될 수 있다. 다만, 제1 산화물 반도체층(A11, A21)의 연장에 의한 불필요한 전기적 불안정성을 방지하기 위하여, 제1 산화물 반도체층(A11, A21)은 제1 커패시터(C1)과 접촉하지 않으며, 제1 커패시터(C1)의 두 전극(C11, C12) 사이에 위치하지 않는다.
도 5은 본 발명의 일 실시예에 따른 박막 트랜지스터(TR2)에 대한 개략적인 평면도이고, 도 6a는 도 5의 II-II'를 따라 자른 단면도이다.
본 발명의 일 실시예에 있어서, 폭(width)은, 평면상에서 서로 대향하는 두 변 사이의 거리로 정의된다. 도 5에서, 세로 방향의 두 변 사이의 거리인 w1, w2, L1은 각각 제1 산화물 반도체층(A21), 제2 산화물 반도체층(A22) 및 도전체층(LS2)의 폭이 된다. 또한, 도 5에서, 가로 방향의 두 변 사이의 거리인 w3, w4, L2 역시, 각각 제1 산화물 반도체층(A21), 제2 산화물 반도체층(A22) 및 도전체층(LS2)의 폭이 될 수 있다.
폭의 크기들을 비교할 때는 가로 방향의 폭들이 서로 비교되거나, 세로 방향의 폭들이 서로 비교된다. 예를 들어, 폭의 크기를 비교할 때, w1, w2 및 L1이 서로 비교되거나, w3, w4 및 L2가 서로 비교된다.
예를 들어, 제1 산화물 반도체층(A21)의 폭(w1, w3)이 제2 산화물 반도체층(A22)의 폭(w2, w4)보다 크다고 하는 경우, "w1 > w2"라는 것을 의미할 수도 있고, 또는 "w3 > w4"라는 것을 의미할 수 있다.
도 5 및 도 6a를 참조하면, 제1 산화물 반도체층(A21)의 폭이 제2 산화물 반도체층(A22)의 폭보다 크다(w1 > w2, 또는 w3 > w4).
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A21)의 폭은 도전체층(LS2)의 폭보다 크다(w1 > L1, 또는 w3 > L2).
본 발명의 일 실시예에 따르면, 도전체층(LS2)의 폭은 제2 산화물 반도체층(A22)의 폭보다 크다(L1 > w2, 또는 L2 > w4).
도 5 및 도 6a에, 제1 산화물 반도체층(A11, A21)이 버퍼층(220)의 평탄부(221)에서 단차부(222)까지 연장되어 있는 구성이 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 산화물 반도체층(A11, A21)은 버퍼층(220)의 단차부(222)로부터 더 연장될 수 있다.
도 6b는 도 5의 II-II'를 따라 자른 다른 단면도이다. 도 6b를 참조하면, 제1 산화물 반도체층(A11, A21)은, 버퍼층(220)의 단차부(222)로부터 제2 산화물 반도체층(A12, A22)과 멀어지는 방향으로 더 연장될 수도 있다. 화소 구동부(PDC)의 다른 구성 요소들의 동작에 영향을 미치지 않는다면, 제1 산화물 반도체층(A11, A21)의 연장 범위에 특별한 제한이 있는 것은 아니다. 예를 들어, 제1 산화물 반도체층(A11, A21)은 제1 커패시터(C1)의 근처까지 연장될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 반도체층(A2)의 가장자리에 대한 부분 단면도이고, 도 7b는 제1 산화물 반도체층(A21)의 갈륨(Ga)의 함량비와 꼬리(tail)의 길이 사이의 관계에 대한 그래프이고, 도 7c는 제1 산화물 반도체층(A21)의 두께와 꼬리의 길이 사이의 관계에 대한 그래프이다.
도 7a를 참조하면, 제1 산화물 반도체층(A21)은 제2 산화물 반도체층(A22) 보다 큰 폭을 갖는다. 그 결과, 제1 산화물 반도체층(A21)은 제2 산화물 반도체층(A22)의 단부(end portion)로부터 연장된 부분을 가지며, 연장된 부분을 꼬리(tail)라고 한다. 제1 산화물 반도체층(A21)의 꼬리(tail)의 길이는 제1 산화물 반도체층(A21)과 제2 산화물 반도체층(A22)의 폭의 차이에 대응된다.
제1 산화물 반도체층(A21) 형성 물질과 제2 산화물 반도체층(A22) 형성 물질을 적층하고, 제1 산화물 반도체층(A21) 형성 물질과 제2 산화물 반도체층(A22) 형성 물질을 일괄 식각하여 반도체층(A2)의 패턴을 형성하는 경우, 제1 산화물 반도체층(A21)의 꼬리(tail)의 길이는 제1 산화물 반도체층(A21)에 포함된 갈륨의 함량비 및 제1 산화물 반도체층(A21)의 두께에 따라 달라질 수 있다.
도 7b를 참조하면, 제1 산화물 반도체층(A21)에 포함된 갈륨의 함량비(원자%)가 증가할수록 제1 산화물 반도체층(A21)의 꼬리(tail)의 길이가 증가하는 것을 확인할 수 있다.
도 7c를 참조하면, 제1 산화물 반도체층(A21)의 두께가 증가할수록 제1 산화물 반도체층(A21)의 꼬리(tail)의 길이가 증가하고, 제1 산화물 반도체층(A21)에 포함된 갈륨의 함량비(원자%)가 증가할수록 제1 산화물 반도체층(A21)의 꼬리(tail)의 길이가 증가하는 것을 확인할 수 있다.
도 7c에서 제1 산화물 반도체층(A21)에 포함된 인듐(In)과 아연(Zn)의 함량비는 동일하고(1:1), 갈륨(Ga)의 함량비는 인듐(In), 아연(Zn) 및 갈륨(Ga)의 전체 원자수 대비 원자수 기준으로 각각 50%, 60% 및 70%이다.
도 8a는 비교예에 따른 박막 트랜지스터에 대한 개략적인 평면도이고, 도 8b는 도 8a의 III-III'를 따라 자른 부분 단면도이고, 도 8c는 심(seam) 발생에 대한 개략적인 단면도이다.
도 8a 및 도 8b를 참조하면, 반도체층(A2)는 단일층으로 이루어지며, 반도체층(A2)의 폭은 도전체층(LS2)의 폭보다 작다.
도 8b를 참조하면, 반도체층(A2)이 버퍼층(220)의 단차부(222)를 보호하지 못한다. 그 결과, 게이트 전극(G2)을 형성하기 위한 식각 과정에서 도전체층(LS2)의 가장자리 상부에서 버퍼층(220)의 손실(buffer loss)이 발생될 수 있다. 버퍼층(220)의 손실(buffer loss)이 발생되면, 도전체층(LS2)의 가장자리 상부에서 버퍼층(220)의 두께가 얇아지고, 버퍼층(220)이 손상될 수 있다.
도 8c를 참조하면, 버퍼층(220) 상에 패시베이션층(230)이 배치되고, 패시베이션층(230) 상에 소스 전극(S2)과 드레인 전극(D2)이 배치된다. 그런데, 버퍼층(220)의 손실(buffer loss)에 의해 도전체층(LS2)의 가장자리 상부의 버퍼층(220)이 손상 및 손실되어, 버퍼층(220)과 패시베이션층(230)에 심(seam)이 발생될 수 있다. 심(seam)이 발생되는 경우, 도전체층(LS2)와 소스 전극(S2) 사이에 단락(short)이 발생될 수 있고, 도전체층(LS2)와 드레인 전극(D2) 사이에도 단락(short)이 발생될 수 있으며, 그 결과, 소스 전극(S2)과 드레인 전극(D2) 사이에 단락(short)이 발생될 수 있다.
소스 전극(S2)과 드레인 전극(D2) 사이에 단락(short)이 발생되는 경우, 제2 박막 트랜지스터(TR2)에 불량이 발생된다. 또한, 제2 박막 트랜지스터(TR2)에 불량이 발생되는 경우 표시장치(100)에 불량이 발생될 수 있으며, 표시장치(100)의 표시 품질이 저하된다.
도 9는 본 발명의 다른 일 실시예에 따른 표시장치(200)의 어느 한 화소(P)에 대한 회로도이다. 도 9는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 9에 도시된 표시장치(200)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전압 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 9를 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn -1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 도 9에 도시된 바와 같이, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 발광 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
도 9의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는, 도 3, 도 4a 및 도 4b의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)와 동일한 적층 구조를 가질 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치(300)에 적용되는 화소(P)에 대한 회로도이다.
도 10에 도시된 표시장치(500)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 10의 화소(P)는 도 9의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 10의 화소 구동부(PDC)는 도 9의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 10을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn -1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
도 10의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 도 3, 도 4a 및 도 4b의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)와 동일한 구조를 가질 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이하, 도 11a 내지 11f를 참조하며, 본 발명의 일 실시예에 따른 표시장치(100)의 제조방법을 설명한다.
도 11a 내지 11f는 본 발명의 일 실시예에 따른 표시장치(100)의 제조 공정도이다.
도 11a를 참조하면, 기판(210) 상에 도전체층(LS1, LS2)이 형성되고, 도전체층(LS1, LS2) 상에 버퍼층(220)이 형성된다. 도전체층(LS1, LS2)은 차광층 역할을 한다. 버퍼층(220)은 도전체층(LS1, SL2)과 중첩하는 평탄부(221) 및 도전체층(LS1, LS2)의 가장자리와 중첩하는 단차부(222)를 갖는다.
도 11b를 참조하면, 버퍼층(220) 상에 제1 산화물 반도체 물질층(251) 및 제2 산화물 반도체 물질층(252)이 순차적으로 형성된다. 그 결과, 반도체 물질층(250)이 형성된다.
제1 산화물 반도체 물질층(251)은 IGZO(InGaZnO)계, IGO(InGaO)계, IGTO (InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
제2 산화물 반도체 물질층(252)은 산화물 반도체 물질을 포함한다. 예를 들어, 제2 산화물 반도체층(A12, A22)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
제1 산화물 반도체 물질층(251) 및 제2 산화물 반도체 물질층(252)은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성될 수 있다. 그 결과 우수한 막질의 산화물 반도체 물질층들(251, 252)이 형성될 수 있다.
제1 산화물 반도체 물질층(251)의 갈륨(Ga) 농도는 제2 산화물 반도체 물질층(252)의 갈륨(Ga) 농도보다 높다. 제1 산화물 반도체 물질층(251)은 전체 금속 원소 대비 원자수 기준으로 50 원자% 이상의 갈륨(Ga)을 포함한다.
제1 산화물 반도체 물질층(251)은 5 내지 25㎛의 두께를 가질 수 있다.
도 11c를 참조하면, 제1 산화물 반도체 물질층(251) 및 제2 산화물 반도체 물질층(252)이 패터닝 되어 반도체층(A1, A2)이 형성된다. 반도체층(A1, A2)은 제1 산화물 반도체층(A11, A21) 및 제2 산화물 반도체층(A12, A22)을 포함한다.
제1 박막 트랜지스터(TR1)의 반도체층(A1)은 제1 도전체층(LS1)과 중첩하여 배치된다. 제2 박막 트랜지스터(TR2)의 반도체층(A2)은 제2 도전체층(LS2)과 중첩하여 배치된다.
제1 산화물 반도체층(A11, A21)은 제2 산화물 반도체층(A12, A22)보다 큰 폭을 가진다. 제1 산화물 반도체층(A11, A21)의 적어도 일부는 버퍼층(220)의 단차부(222) 상에 배치된다. 그에 따라, 제1 산화물 반도체층(A11, A21)은 버퍼층(220)의 단차부(222)를 커버하여 보호한다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 산화물 반도체층(A11, A21)은 버퍼층(220)의 단차부(222)로부터 더 연장될 수 있다(도 4b, 도 6b 참조).
도 11d를 참조하면, 반도체층(A1, A2) 상에 게이트 절연막(240) 및 게이트 전극(G1, G2)이 형성된다.
도 11e를 참조하면, 게이트 전극(G1, G2) 상에 패시베이션층(230)이 형성되고, 패시베이션층(230) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 형성된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 반도체층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 반도체층(A2)과 연결된다.
또한, 패시베이션층(230) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 형성된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 연결되고, 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 연결된다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(A11, A21)에 의하여 버퍼층(220)의 단차부(222)가 보호되기 때문에, 버퍼층(220)의 단차부(222)에서 버퍼층의 손실(buffer loss)이 발생되지 않고, 버퍼층(220) 또는 패시베이션층(230)에 심(seam)이 발생되는 것이 방지된다. 그 결과, 도전체층(LS1, LS2)과 소스 전극(S1, S2) 사이 또는 도전체층(LS1, LS2)과 드레인 전극(D1, D2) 사이에 단락(short)이 발생되는 것이 방지되며, 그에 따라, 소스 전극(S1, S2)과 드레인 전극(D1, D2) 사이에 단락(short)이 발생되는 것이 방지된다.
도 11e의 공정에 의하여, 반도체층(A1, A2), 게이트 전극(G1, G2), 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함하는 박막 트랜지스터(TR1, TR2)가 완성된다.
도 11f를 참조하면, 소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 평탄화층(270)이 형성된다. 평탄화층(270)에는 콘택홀이 형성된다.
또한, 평탄화층(270) 상에 제1 전극(711), 발광층(712) 및 제2 전극(713)이 순차적으로 형성되어 표시 소자(710)가 만들어진다. 제1 전극(711)의 가장자리에 뱅크층(750)이 형성되어, 표시 소자(710)의 발광 영역을 정의한다.
이러한 공정의 결과, 표시장치(100)가 만들어질 수 있다.
도 12a 내지 12d는 본 발명의 다른 일 실시예에 따른, 표시장치(100)의 제조 공정도이다.
도 12a를 참조하면, 기판(210) 상에 도전체층(LS1, LS2)이 형성되고, 도전체층(LS1, LS2) 상에 버퍼층(220)이 형성되고, 버퍼층(220) 상에 제1 산화물 반도체 물질층(251) 및 제2 산화물 반도체 물질층(252)이 순차적으로 형성된다. 도 12a는 도 11a 및 11b를 병합한 것과 동일하다. 그 결과, 반도체 물질층(250)이 형성된다.
도 12b를 참조하면, 반도체 물질층(250) 상에 포토레지스트(PR) 층(310)이 형성된다. 포토레지스트 층(310)은 네가티브 포토레지스트(PR) 물질 또는 포지티브 포토레지스트(PR) 물질로 이루어질 수 있다. 본 발명의 일 실시예에서, 포토레지스트 층(310)은 포지티브 포토레지스트(PR) 물질로 이루어질 수 있다.
포토레지스트 층(310) 상에 패턴 마스크(610)가 배치되고, 패턴 마스크(610)를 통하여 광(L)이 조사되어 포토레지스트 층(310)에 대한 노광이 이루어진다.
패턴 마스크(610)로 하프톤 마스크가 사용될 수 있다. 도 11b를 참조하면, 패턴 마스크(610)는 투광부(611), 반투광부(612) 및 차광부(613)를 포함하는 하프톤 마스크이다.
패턴 마스크(610)를 이용하는 노광에 의하여 포토레지스트 층(310)이 선택적으로 노광된다.
도 12c를 참조하면, 선택적으로 노광된 포토레지스트 층(310)이 현상되어 포토레지스트 패턴(321, 322)이 형성된다.
도 12d를 참조하면, 포토레지스트 패턴(321, 322)을 마스크로 이용하는 식각에 의해, 제1 산화물 반도체 물질층(251) 및 제2 산화물 반도체 물질층(252)이 패터닝 되어 반도체층(A1, A2)이 형성된다. 반도체층(A1, A2)은 제1 산화물 반도체층(A11, A21) 및 제2 산화물 반도체층(A12, A22)을 포함한다.
이후, 도 11d 내지 도 11f과 동일한 공정을 거쳐, 표시장치(100)가 제조될 수 있다.
도 13a 내지 13f는 비교예에 따른 표시장치의 제조 공정도이다.
도 13a를 참조하면, 기판(210) 상에 도전체층(LS1, LS2)이 형성되고, 도전체층(LS1, LS2) 상에 버퍼층(220)이 형성되고, 버퍼층(220) 상에 반도체층(A1, A2)이 형성된다.
도 13a에 있어서, 반도체층(A1, A2)은 도전체층(LS1, LS2) 보다 작은 폭을 갖는다. 따라서, 반도체층(A1, A2)은 버퍼층(220)의 단차부(222)를 커버하지 않는다.
도 13b를 참조하면, 반도체층(A1, A2) 상에 게이트 절연막용 절연 물질층(241)이 형성되고, 게이트 절연막용 절연 물질층(241) 상에 게이트 전극용 도전성 물질층(261)이 형성된다.
도 13c를 참조하면, 게이트 전극용 도전성 물질층(261) 상에 포토레지스트 패턴(410)이 형성된다. 게이트 전극(G1, G2) 형성을 위해 포토레지스트 패턴(410)를 마스크로 하는 식각이 이루어진다.
도 13d를 참조하면, 포토레지스트 패턴(410)를 마스크로 하는 식각에 의하여 게이트 전극(G1, G2)이 형성된 후, 건식 식각(DE)이 이루어진다.
도 13e를 참조하면, 건식 식각(DE)에 의해, 게이트 절연막용 절연 물질층(241)이 선택적으로 제거되어 게이트 절연막(240)이 형성된다.
도 13e를 참조하면, 게이트 절연막(240) 형성을 위한 건식 식각(DE) 과정에서, 버퍼층(220)의 일부가 손실된다. 버퍼층(220) 중 도전체층(LS1, LS2)의 가장자리 상부에는 단차가 형성되는데, 이러한 단차는 돌출부에 해당되어 건식 식각(DE) 과정에서 다른 부분보다 많이 제거된다. 그 결과, 버퍼층(220)의 손실(buffer loss)이 발생하게 된다.
구체적으로, 도 13e를 참조하면, 본 발명의 일 실시예와 달리, 제1 산화물 반도체층(A11, A21)에 의하여 버퍼층(220)의 단차부(222)가 보호되지 않기 때문에, 버퍼층(220)의 단차부(222)에서 버퍼층의 손실(buffer loss)이 발생되며, 버퍼층(220)에 심(seam)이 발생될 수 있다.
도 13f를 참조하면, 애싱에 의하여 포토레지스트 패턴(410)이 제거된다. 이러한 애싱 과정에서도 버퍼층(220)이 부분적으로 손실될 수 있다.
이와 같이, 제1 산화물 반도체층(A11, A21)에 의하여 버퍼층(220)의 단차부(222)가 보호되지 않는 경우, 버퍼층(220)의 단차부(222)에서 버퍼층 버퍼층(220)의 손실(buffer loss)이 발생될 수 있고, 버퍼층(220)에 심(seam)이 발생될 수 있다. 따라서, 이러한 버퍼층(220) 상부에 소스 전극(S1, S2)과 드레인 전극(D1, D2)이 형성되는 경우, 도전체층(LS1, LS2)과 소스 전극(S1, S2) 사이 또는 도전체층(LS1, LS2)와 드레인 전극(D1, D2) 사이에 단락(short)이 발생될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시장치 110: 표시 패널
120: 게이트 드라이버 130: 데이터 드라이버
140: 제어부 210: 기판
220: 버퍼층 230: 패시베이션층
240: 게이트 절연막 270: 평탄화층
610: 패턴 마스크 710: 표시 소자
750: 뱅크층

Claims (17)

  1. 기판;
    상기 기판 상의 화소 구동부; 및
    상기 화소 구동부와 연결된 표시 소자;를 포함하고,
    상기 화소 구동부는,
    상기 기판 상의 도전체층;
    상기 도전체층 상의 버퍼층;
    상기 버퍼층 상의 반도체층;
    상기 반도체층과 적어도 일부 중첩하는 게이트 전극; 및
    상기 반도체층과 각각 연결된 소스 전극 및 드레인 전극;을 포함하고,
    상기 버퍼층은 상기 도전체층과 중첩하는 평탄부 및 상기 도전체층의 가장자리와 중첩하는 단차부를 포함하며,
    상기 반도체층은,
    상기 버퍼층 상의 제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하고,
    상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 폭을 가지며,
    상기 제1 산화물 반도체층의 적어도 일부는 상기 버퍼층의 상기 단차부 상에 배치된, 표시장치.
  2. 제1항에 있어서,
    상기 제2 산화물 반도체층은 상기 버퍼층의 상기 평탄부 상에 배치된, 표시장치.
  3. 제1항에 있어서,
    상기 제1 산화물 반도체층은 상기 버퍼층의 상기 평탄부에서 상기 단차부까지 연장되어 있는, 표시장치.
  4. 제1항에 있어서,
    상기 제1 산화물 반도체층은 갈륨(Ga)을 포함하며,
    상기 제1 산화물 반도체층의 갈륨(Ga) 농도는 상기 제2 산화물 반도체층의 갈륨(Ga) 농도보다 높은, 표시장치.
  5. 제4항에 있어서,
    상기 제1 산화물 반도체층은, 전체 금속 원소 대비 원자수 기준으로 50 원자% 이상의 갈륨(Ga)을 포함하는, 표시장치.
  6. 제1항에 있어서,
    동일 식각 조건에서 상기 제1 산화물 반도체층의 식각 속도는 상기 제2 산화물 반도체층의 식각 속도보다 낮은, 표시장치.
  7. 제1항에 있어서,
    상기 제1 산화물 반도체층의 폭은 상기 상기 제2 산화물 반도체층의 폭보다 0.2 내지 5㎛ 더 큰, 표시장치.
  8. 제1항에 있어서,
    상기 제1 산화물 반도체층의 폭은 상기 도전체층의 폭보다 큰, 표시장치.
  9. 제1항에 있어서,
    상기 제1 산화물 반도체층은 5 내지 25nm의 두께를 갖는, 표시장치.
  10. 제1항에 있어서,
    상기 도전체층은 차광층인, 표시장치.
  11. 제1항에 있어서,
    상기 도전체층은 상기 화소 구동부로 신호를 공급하는 배선인, 표시장치.
  12. 제1항에 있어서,
    상기 반도체층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은, 상기 표시소자로 인가되는 구동 전압을 제어하는 구동 트랜지스터를 구성하는, 표시장치.
  13. 기판 상에 도전체층을 형성하는 단계;
    상기 도전체층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층상에 제1 산화물 반도체 물질층 및 제2 산화물 반도체 물질층을 형성하는 단계;
    상기 제1 산화물 반도체 물질층 및 상기 제2 산화물 반도체 물질층을 패터닝하여 반도체층을 형성하는 단계; 및
    상기 반도체층 상에 게이트 절연막과 게이트 전극을 형성하는 단계;를 포함하며,
    상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 폭을 가지며,
    상기 제1 산화물 반도체층의 적어도 일부는 상기 버퍼층의 상기 단차부 상에 배치된, 표시장치의 제조방법.
  14. 제13항에 있어서,
    상기 제1 산화물 반도체 물질층 및 상기 제2 산화물 반도체 물질층은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성되는, 표시장치의 제조방법.
  15. 제13항에 있어서,
    상기 제1 산화물 반도체 물질층의 갈륨(Ga) 농도는 상기 제2 산화물 반도체 물질층의 갈륨(Ga) 농도보다 높은, 표시장치의 제조방법.
  16. 제13항에 있어서,
    상기 제1 산화물 반도체 물질층은 전체 금속 원소 대비 원자수 기준으로 50 원자% 이상의 갈륨(Ga)을 포함하는, 표시장치의 제조방법.
  17. 제13항에 있어서,
    상기 제1 산화물 반도체 물질층은 5 내지 25㎛의 두께를 갖는, 표시장치의 제조방법.
KR1020180135718A 2018-11-07 2018-11-07 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법 KR20200052592A (ko)

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