CN114628528A - 薄膜晶体管及包括薄膜晶体管的显示装置 - Google Patents

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白朱爀
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Abstract

本公开内容的一个实施例提供一种薄膜晶体管，包括辅助电极、栅电极、和设置在辅助电极和栅电极之间的有源层，其中，有源层包括与栅电极重叠的沟道部分、设置在沟道部分的一侧的第一连接部分、和设置在沟道部分的另一侧的第二连接部分，并且沟道部分包括与辅助电极重叠的部分和不与辅助电极重叠的部分。本公开内容的一个实施例还提供了一种包括薄膜晶体管的显示装置。

Description

薄膜晶体管及包括薄膜晶体管的显示装置
技术领域
本公开内容涉及一种薄膜晶体管及包括薄膜晶体管的显示装置。
背景技术
由于可以在玻璃基板或塑料基板上制造薄膜晶体管，薄膜晶体管已经广泛地用作诸如液晶显示装置或有机发光装置之类的显示装置的开关元件或驱动元件。
基于构成有源层的材料，薄膜晶体管可以分为使用非晶硅作为有源层的非晶硅薄膜晶体管、使用多晶硅作为有源层的多晶硅薄膜晶体管、以及使用氧化物半导体作为有源层的氧化物半导体薄膜晶体管。
由于可以在短时间内沉积非晶硅以形成有源层，所以非晶硅薄膜晶体管(a-SiTFT)具有制造工艺时间短和生产成本低的优点。另一方面，非晶硅薄膜晶体管的缺点在于，由于低迁移率导致电流驱动能力不好并且阈值电压有变化，其用于有源矩阵有机发光二极管(AMOLED)受到限制。
多晶硅薄膜晶体管(poly-Si TFT)是通过沉积非晶硅并使所沉积的非晶硅结晶而制成的。多晶硅薄膜晶体管具有电子迁移率高、稳定性优异、可以实现薄外形和高分辨率、以及功率效率高的优点。多晶硅薄膜晶体管的示例包括低温多晶硅(LTPS)薄膜晶体管和多晶硅薄膜晶体管。然而，由于制造多晶硅薄膜晶体管的工艺需要使非晶硅结晶的步骤，因工艺步骤的数量增加而导致制造成本增加，并且需要在高温下结晶。因此，难以将多晶硅薄膜晶体管应用于大尺寸显示装置。
具有高迁移率并具有根据氧含量的大电阻变化的氧化物半导体薄膜晶体管(TFT)具有可以容易地获得所期望特性的优点。此外，由于在氧化物半导体薄膜晶体管的制造过程期间，构成有源层的氧化物可以在相对低的温度下生长，所以氧化物半导体薄膜晶体管的制造成本降低。此外，在氧化物的性质方面，由于氧化物半导体是透明的，因此有利于实现透明显示器。然而，与多晶硅薄膜晶体管相比，氧化物半导体薄膜晶体管具有稳定性和迁移率劣化的问题。
为了制造高分辨率的显示装置，如果像素的数量增加，则用于驱动像素的薄膜晶体管的数量也相应地增加。为了在一定区域中设置大量薄膜晶体管，应减小薄膜晶体管的尺寸。然而，如果减小薄膜晶体管的尺寸，则沟道长度也缩短，由此可能使薄膜晶体管的驱动稳定性劣化，或者可能在设置于一个显示装置中的薄膜晶体管之间出现特性偏差，由此使显示质量劣化。
为了稳定地驱动显示装置和薄膜晶体管，沟道需要具有特定值以上的有效沟道长度。在共面结构的氧化物半导体薄膜晶体管的情况下，控制导电化区域以确保沟道长度是重要的。在氧化物半导体薄膜晶体管中，导电化区域会渗透到沟道中，并且如果渗透到沟道中的导电化区域的长度不均匀，有效沟道长度不能保持均匀，在薄膜晶体管之间可能出现特性偏差。
发明内容
鉴于上述问题提出了本公开内容，并且本公开内容的目的是提供一种由于将辅助电极设置在有源层的与栅电极相反的一侧而具有特定值的有效沟道长度的薄膜晶体管。
本公开内容的另一目的是提供一种由于与有源层重叠的辅助电极而具有改善的驱动稳定性的薄膜晶体管。
本公开内容的又一目的是提供一种由于设置与有源层重叠的辅助电极而允许多个薄膜晶体管具有特定驱动特性的方法。
本公开内容的其它目的是提供一种包括多个具有辅助电极的薄膜晶体管的显示装置，由此使多个薄膜晶体管的驱动偏差减到最小。
除了如上所述的本公开内容的目的之外，本领域技术人员将根据本公开内容的以下描述清楚地理解本公开内容的其他目的和特征。
根据本公开内容的一方面，上述和其他目的可以通过提供一种薄膜晶体管来实现，所述薄膜晶体管可包括辅助电极、栅电极和设置在所述辅助电极和所述栅电极之间的有源层，所述有源层可包括与所述栅电极重叠的沟道部分；设置在所述沟道部分的一侧的第一连接部分；和设置在所述沟道部分的另一侧的第二连接部分，所述沟道部分可包括与所述辅助电极重叠的第一部分和不与所述辅助电极重叠的第二部分。
所述辅助电极可与所述栅电极的边缘重叠。
所述辅助电极可包括不与所述栅电极重叠且与所述有源层重叠的部分。
所述辅助电极可延伸到与所述栅电极重叠的区域的外部。
所述栅电极可设置在所述辅助电极的上方。
所述薄膜晶体管还可包括分别与所述有源层连接的源电极和漏电极，施加给所述辅助电极的电压可高于施加给所述源电极的电压。
所述辅助电极可包括第一辅助电极和第二辅助电极，所述第一辅助电极和所述第二辅助电极在与所述沟道部分重叠的区域中彼此间隔开。
所述第一辅助电极和所述第二辅助电极可被施加相同的电压。
所述第一辅助电极可与所述沟道部分、所述沟道部分和所述第一连接部分之间的边界部分以及所述第一连接部分重叠。
所述第二辅助电极可与所述沟道部分、所述沟道部分和所述第二连接部分之间的边界部分以及所述第二连接部分重叠。
所述第一辅助电极和所述第二辅助电极之间的间隔距离可限定有效沟道长度。
所述沟道部分的不与所述辅助电极重叠的第二部分可用作有效沟道。
所述辅助电极与所述沟道部分之间的重叠距离可以是1.5μm或更大。
所述第一辅助电极与所述沟道部分之间的重叠距离以及所述第二辅助电极与所述沟道部分之间的重叠距离中的每一个可以是1.5μm或更大。
所述第一辅助电极和所述第二辅助电极中的每一个可具有1.5μm或更大的宽度。
所述第一辅助电极和所述第二辅助电极之间的间隔距离可以是2μm或更大。
所述有源层可包括氧化物半导体材料。
所述有源层可包括第一氧化物半导体层；及在所述第一氧化物半导体层上的第二氧化物半导体层。
根据本公开内容的另一方面，上述和其它目的可以通过提供一种包括显示元件和薄膜晶体管的显示装置来实现。
所述薄膜晶体管可以是用于控制输出到所述显示元件的电流大小的驱动晶体管。
除了如上所述的本公开内容的效果之外，本领域技术人员从本公开内容的上述描述中将清楚地理解本公开内容的附加优点和特征。
附图说明
根据下面结合附图的具体实施方式，将更清楚地理解本公开内容的上述和其他目的、特征和其他优点，在附图中：
图1是示出根据本公开内容的一个实施例的薄膜晶体管的平面图；
图2是沿图1的线I-I'截取的截面图；
图3是示出导电化方法的示意图；
图4是示出导电化渗透深度ΔL的示意图；
图5是示出根据本公开内容的另一实施例的薄膜晶体管的截面图；
图6是示出根据本公开内容的又一实施例的薄膜晶体管的截面图；
图7是示出根据本公开内容的又一实施例的薄膜晶体管的截面图；
图8是示出根据本公开内容的又一实施例的薄膜晶体管的截面图；
图9是示出根据本公开内容的又一实施例的薄膜晶体管的截面图；
图10是根据对照例的薄膜晶体管的阈值电压曲线图；
图11是根据本公开内容的一个实施例的薄膜晶体管的阈值电压曲线图；
图12是示出根据本公开内容的另一实施例的显示装置的示意图；
图13是示出图12的任何一个像素的电路图；
图14是示出图13的像素的平面图；
图15是沿图14的线II-II'截取的截面图；
图16是示出根据本公开内容的另一实施例的显示装置的像素的电路图；以及
图17是示出根据本公开内容的又一实施例的显示装置的像素的电路图。
具体实施方式
通过参考附图描述的以下实施例，将阐明本公开内容的优点和特征及其实现方法。然而，本公开内容可以以不同的形式实施，并且不应该被解释为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开内容透彻和完整，并且向本领域技术人员充分地传达本公开内容的范围。此外，本公开内容仅由权利要求的范围限定。
用于描述本公开内容的实施例的附图中公开的形状、尺寸、比率、角度、数量仅仅是示例，因此本公开内容不限于所示出的细节。在整个说明书中，相同的附图标记表示相同的元件。在下面的描述中，当确定相关已知功能或配置的详细描述不必要地使本公开内容的重点难以理解时，将省略详细描述。
在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，可以添加其它部分，除非使用“仅”。除非另有相反的说明，否则单数形式的术语可以包括复数形式。
在构造要素时，该要素被解释为包括误差范围，尽管没有明确的描述。
在描述位置关系时，例如，在将位置关系描述为“在……上”、“在……上方”、“在……下方”和“在……旁边”时，一个或多个部分可以布置在两个其他部分之间，除非使用“紧接”或“直接”。
空间相对术语“在……下方”、“在……之下”、“在……下”、“在……上方”和“在……上”在本文中可用于容易地描述如附图中所示的一个或多个元件与另一个或多个元件的关系。应当理解，这些术语旨在包含除了附图中所描绘的取向之外的装置的不同取向。例如，如果将附图中的装置翻转，则被描述为布置在另一装置“下方”或“之下”的装置可以布置在另一装置“上方”。因此，示例性术语“下方或之下”可以包括“下方或之下”和“上方”取向。同样，示例性术语“上方”或“上”可以包括"“上方”和“下方或之下”取向。
在描述时间关系时，例如，在将时间顺序描述为“在……后”、“在……之后”、“接着”和“在……前”时，可以包括不连续的情况，除非使用“紧接”或“直接”。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不脱离本发明的范围。
术语“至少一个”应理解为包括一个或多个相关所列项目的任何和所有组合。例如，“第一项目、第二项目和第三项目中的至少一个”的含义表示从第一项目、第二项目和第三项目中的两个或更多个提出的所有项目组合以及第一项目、第二项目或第三项目。
如本领域技术人员可以充分理解的，本公开内容的各种实施例的特征可以部分地或整体地彼此耦合或者组合，并且可以不同地彼此互操作并且在技术上被驱动。本公开内容的实施例可以彼此独立地执行，或者可以以相互依赖的关系一起执行。
在附图中，相同或相似的元件由相同的附图标记表示，即使它们在不同的附图中被示出。
在本公开内容的实施例中，为了便于描述，源电极和漏电极可以彼此区分。然而，源电极和漏电极可以互换使用。源电极可以是漏电极，漏电极可以是源电极。此外，本公开内容的任一实施例中的源电极可以是本公开内容的另一实施例中的漏电极，并且本公开内容的任一实施例中的漏电极可以是本公开内容的另一实施例中的源电极。
在本公开内容的一些实施例中，为了便于描述，源极区和源电极可以彼此区分，并且漏极区和漏电极可以彼此区分。但是本公开内容的实施例不限于该结构。例如，源极区可以是源电极，漏极区可以是漏电极。此外，源极区可以是漏电极，漏极区可以是源电极。
图1是示出根据本公开内容的一个实施例的薄膜晶体管100的平面图，图2是沿图1的线I-I'截取的截面图。
根据本公开内容的一个实施例的薄膜晶体管100包括辅助电极140、有源层130和栅电极150。
参考图2，辅助电极140、有源层130和栅电极150设置在基板110上。
玻璃基板或聚合物树脂基板可以用作基板110。聚合物树脂基板的示例包括塑料基板。具有柔性特性的塑料基板可以包括聚酰亚胺(PI)、聚碳酸酯(PC)、聚乙烯(PE)、聚酯、聚对苯二甲酸乙二醇酯(PET)和聚苯乙烯(PS)中的至少一种。
参考图2，可以在基板110上设置遮光层120。遮光层120具有遮光特性。遮光层120可通过遮蔽来自基板110的入射光来保护有源层130。可以省略遮光层120。
第一缓冲层121设置在遮光层120上。第一缓冲层121覆盖基板110的上表面和遮光层120的上表面。第一缓冲层121具有绝缘特性并保护有源层130。如果省略遮光层120，则也可以省略第一缓冲层121。
辅助电极140设置在第一缓冲层121上。参考图1和2，辅助电极140可以包括第一辅助电极141和第二辅助电极142。
辅助电极140具有导电性。辅助电极140可以由导电材料制成。辅助电极140可以包括Al、Ag、Cu、Mo、Cr、Au、Ta、Nd和Ti中的至少一种。辅助电极140可以具有单层膜结构，或者可以具有多层膜结构，多层膜结构包括至少两个物理性质彼此不同的导电膜。
第二缓冲层122设置在辅助电极140上。
第二缓冲层122具有绝缘特性并且使辅助电极140和有源层130彼此隔离。第二缓冲层122保护有源层130。第二缓冲层122可以由与第一缓冲层121相同的材料制成，或者可以由与第一缓冲层121不同的材料制成。
有源层130设置在第二缓冲层122上。
有源层130与辅助电极140间隔开以与辅助电极140部分地重叠。
根据本公开内容的一个实施例，有源层130包括氧化物半导体材料。有源层130例如是由氧化物半导体材料制成的氧化物半导体层。
有源层130可以包括ZO(ZnO)基、IZO(InZnO)基、IGZO(InGaZnO)基、TO(SnO)基、IGO(InGaO)基、ITO(InSnO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、GZO(GaZnO)基、GO(GaO)基、IO(InO)基、FIZO(FeInZnO)基和ITZO(InSnZnO)基氧化物半导体材料中的至少一种。更详细地，有源层130可以包括ZO(ZnO)基、IZO(InZnO)基、IGZO(InGaZnO)基、IGZTO(InGaZnSnO)基、FIZO(FeInZnO)基和IGTO(InGaSnO)基氧化物半导体材料中的至少一种。
有源层130可以具有单层膜结构，或者可以具有包括两个或更多个氧化物半导体层的多层膜结构。
根据本公开内容的一个实施例，有源层130包括沟道部分130a、第一连接部分130b和第二连接部分130c。
沟道部分130a与栅电极150重叠。第一连接部分130b和第二连接部分130c可以通过有源层130的选择性导电化形成。第一连接部分130b和第二连接部分130c通常设置在沟道部分130a的两侧。详细地，第一连接部分130b可以设置在沟道部分130a的一侧，第二连接部分130c可以设置在沟道部分130a的另一侧。
栅极绝缘膜155设置在有源层130上。栅极绝缘膜155可以包括氧化硅和氮化硅中的至少一种。栅极绝缘膜155可以具有单层膜结构或多层膜结构。此外，栅极绝缘膜155可以如图2所示被图案化，于是仅设置在有源层130的一部分上。然而，本公开内容的实施例不限于图2的示例，栅极绝缘膜155可以设置为覆盖有源层130的整个上表面，或者可以设置为覆盖基板110的整个上表面。
栅电极150设置在栅极绝缘膜155上。栅电极150与有源层130间隔开以与有源层130的至少一部分重叠。栅电极140与有源层130的沟道部分130a重叠。
栅电极150可以包括Al、诸如Al合金的Al基金属、Ag、诸如Ag合金的Ag基金属、Cu、诸如Cu合金的Cu基金属、Mo、诸如Mo合金的Mo基金属、Cr、Au、Ta、Nd和Ti中的至少一种。栅电极150可以具有多层膜结构，多层膜结构包括至少两个物理性质彼此不同的导电膜。
参考图1和2，辅助电极140的至少一部分与栅电极150的至少一部分重叠。
根据本公开内容的一个实施例，如图2所示，有源层130设置在辅助电极140和栅电极150之间。此外，参考图1和2，有源层130的沟道部分130a包括与栅电极150重叠但不与辅助电极140重叠的部分。
参考图2，层间介电膜170设置在栅电极150上。层间介电膜170是由绝缘材料制成的绝缘层。详细地，层间介电膜170可以由有机材料或无机材料制成，或者可以由有机层和无机层的叠层制成。
源电极161和漏电极162设置在层间介电膜170上。源电极161和漏电极162彼此间隔开并分别与有源层130连接。源电极161和漏电极162可以分别通过穿过层间介电膜170的接触孔与有源层130连接。
源电极161和漏电极162中的每一个可以包括Mo、Al、Cr、Au、Ti、Ni、Nd、Cu及其合金中的至少一种。源电极161和漏电极162中的每一个可以由金属或金属合金制成的单层构成，或者可以由两层或更多层的多层构成。
在下文中，将更详细地描述辅助电极140、有源层130和栅电极150的布置关系。
根据本公开内容的一个实施例，可以使用栅电极150作为掩模来选择性地将有源层130导电化。
有源层130的与栅电极150重叠的区域未导电化，因此成为沟道部分130a。沟道部分130a具有半导体特性。
有源层130的不与栅电极150重叠的区域被导电化，因此成为第一连接部分130b和第二连接部分130c。
根据本公开内容的一个实施例，可通过例如等离子体处理或干法蚀刻选择性地将有源层130导电化。然而，本公开内容的实施例不限于上述示例，可以通过基于掺杂剂的掺杂而选择性地将有源层130导电化。在这种情况下，掺杂区域被导电化。对于掺杂，例如，可以使用B离子、P离子、As离子和Sb离子中的至少一种。此外，可以通过光照射而选择性地将有源层130导电化。
根据本公开内容的一个实施例，第一连接部分130b与第二连接部分130c中的任一个可为源极区，另一个可为漏极区。源极区用作与源电极161连接的源极连接器。漏极区用作与漏电极162连接的漏极连接器。
所示的第一连接部分130b和第二连接部分130c为了描述的方便而彼此区分，但是可以互换使用。根据本公开内容的一个实施例，第一连接部分130b可以是源极区，第二连接部分130c可以是漏极区。此外，第一连接部分130b可以是漏极区，第二连接部分130c可以是源极区。
根据本公开内容的一个实施例，第一连接部分130b可以用作源电极或漏电极。此外，第二连接部分130c可以用作漏电极或源电极。
根据本公开内容的一个实施例，辅助电极140与沟道部分130a的一部分重叠。
根据本公开内容的一个实施例，辅助电极140可包括第一辅助电极141和第二辅助电极142。第一辅助电极141和第二辅助电极142可以与沟道部分130a重叠。第一辅助电极141和第二辅助电极142被设置为在与沟道部分130a重叠的区域中彼此间隔开。
根据本公开内容的一个实施例，辅助电极140与栅电极150的边缘重叠。通常，边缘意味着某个元件的边界。视情况而定，边缘可包括某个元件的边界和与该边界相邻的区域。在本公开内容的一个实施例中，边缘定义为某个元件的边界。
根据本公开内容的一个实施例，辅助电极140与栅电极150的边缘的至少一部分重叠。
参考图1和2，辅助电极140包括与有源层130重叠而不与栅电极150重叠的部分。此外，参考图1和2，辅助电极140的至少一部分可延伸到与栅电极150重叠的区域的外部。
在图1和2中，第一辅助电极141的延伸到栅电极150外部的部分和第二辅助电极142的延伸到栅电极150外部的部分可对应于辅助电极140的与有源层130重叠而不与栅电极150重叠的部分。
根据本公开内容的一个实施例，辅助电极140可以与有源层130重叠，因此可以用作辅助栅电极。
更详细地，辅助电极140可以设置在有源层130的沟道部分130a的边缘，并且靠近沟道部分130a的边缘，因此可以用作辅助栅电极。根据本公开内容的一个实施例，可以将类似于栅极导通电压的电压施加到辅助电极140。例如，可以将薄膜晶体管100的阈值电压Vth以上的电压施加到辅助电极140。
相同的电压可以施加到构成辅助电极140的第一辅助电极141和第二辅助电极142。比源电极161的电压高的电压可以共同地施加到第一辅助电极141和第二辅助电极142。
根据本公开内容的一个实施例，比源电极161的电压高的电压可以施加到辅助电极140。如果施加到辅助电极140的电压高于施加到源电极161的电压，则建立“V辅助电极-VS>0”，从而可以获得类似于栅极导通电压施加到辅助电极140的效果。在这种情况下，辅助电极140可以用作下栅电极。此外，可以由辅助电极140和栅电极150形成双栅结构。
根据本公开内容的一个实施例，沟道部分130a和第一连接部分130b之间的边界部分以及沟道部分130a和第二连接部分130c之间的边界部分中的至少一个可以与辅助电极140重叠。
此外，辅助电极140可以延伸到与沟道部分130a重叠的区域的外部，以与第一连接部分130b和第二连接部分130c中的至少一个重叠。
参考图1和2，第一辅助电极140与沟道部分130a和第一连接部分130b之间的边界部分重叠。更详细地，参考图1和2，第一辅助电极141与沟道部分130a、沟道部分130a和第一连接部分130b之间的边界部分以及第一连接部分130b重叠。
参考图1和2，第二辅助电极142与沟道部分130a和第二连接部分130c之间的边界部分重叠。更详细地，参考图1和2，第二辅助电极142与沟道部分130a、沟道部分130a和第二连接部分130c之间的边界部分以及第二连接部分130c重叠。
然而，本公开内容的实施例不限于上述示例，第一辅助电极141可以与沟道部分130a、沟道部分130a和第二连接部分130c之间的边界部分以及第二连接部分130c重叠，第二辅助电极142可以与沟道部分130a、沟道部分130a和第一连接部分130b之间的边界部分以及第一连接部分130b重叠。
根据本公开内容的一个实施例，有效沟道长度可由第一辅助电极141和第二辅助电极142之间的间隔距离L1限定。根据本公开内容的一个实施例，第一辅助电极141与第二辅助电极142之间的间隔距离L1可以是有效沟道长度。
通过改进光刻和蚀刻技术，可以非常精细地图案化包括第一辅助电极141和第二辅助电极142的辅助电极140。因此，可以非常精细地控制第一辅助电极141的宽度W1、第二辅助电极142的宽度W2以及第一辅助电极141和第二辅助电极142之间的间隔距离L1。
根据本公开内容的一个实施例，可通过选择性地将有源层130导电化而形成第一连接部分130b与第二连接部分130c，而未导电化的部分成为沟道部分130a。因此，根据本公开内容的一个实施例，通过导电化来限定沟道部分130a。例如，如果使用栅电极150作为掩模执行导电化，则有源层130的与栅电极150重叠的区域将是未导电化的沟道部分130a。
然而，在导电化过程中，有源层130的与栅电极150重叠的区域受到导电化的影响。例如，在为了导电化而施加的等离子体处理、干法蚀刻或基于掺杂剂的掺杂的过程中，将要成为沟道部分130a的区域可能部分地受到导电化的影响。结果，定义为与栅电极150重叠的区域的沟道部分130a可能被部分地导电化。例如，沟道部分130a的与第一连接部分130b或第二连接部分130c相邻的区域可能被部分地导电化。因此，可能难以计算有效沟道长度。特别地，在一个基板110上设置有多个薄膜晶体管的显示装置中，薄膜晶体管的有效沟道长度可能彼此不相等，从而出现有效沟道长度的偏差。如果出现薄膜晶体管的有效沟道长度的偏差，则可能出现薄膜晶体管的特性差异。
以下，将参考图3和4更详细地描述导电化和有效沟道长度的偏差。
图3是示出导电化方法的示意图，图4是示出导电化渗透深度ΔL的示意图。
参考图3，可以使用栅电极150作为掩模来选择性地将有源层130导电化。例如，可以通过干法蚀刻、等离子体处理或掺杂来执行导电化。
根据图3所示的方法，在形成第一连接部分130b或第二连接部分130c的过程中，可以由于选择性地将有源层130导电化而使沟道部分130a部分地导电化。例如，沟道部分130a的与第一连接部分130b或第二连接部分130c相邻的区域可能被导电化。然而，在导电化过程中，不容易确定沟道部分130a的边缘和与沟道部分130a的边缘相邻的区域是否被导电化。
在导电化过程中使沟道部分130A导电化的长度或距离将被称为导电化渗透深度ΔL。
图4是示出导电化渗透深度ΔL的示意图。
参考图4，有源层130的沟道部分130a的与栅电极150重叠的长度被标记为“Lideal”。图4的“Lideal”可以被认为是沟道部分130a的理想长度。在图4中，“LD”表示第一连接部分130b或第二连接部分130c的长度。
在有源层130的选择性导电化过程中，沟道部分130a被部分地导电化，并且导电化区域不能用作沟道。在图4中，被标记为“ΔL”的导电化渗透深度是沟道部分130a的导电化部分的长度。此外，沟道部分130a的可以有效地用作沟道而未被导电化的区域的长度被称为有效沟道长度Leff。如果导电化渗透深度ΔL增大，则有效沟道长度Leff减小。
为了使用薄膜晶体管执行开关功能，有效沟道长度Leff应当保持在预定值以上。然而，如果不确定沟道部分130a的边缘如何被导电化，则难以设计沟道部分130a的长度。当考虑到这种设计中的误差时，沟道部分130a应该被设计为具有较长的长度以确保预定的有效沟道长度Leff。在这种情况下，薄膜晶体管的尺寸可能增大，并且难以小型化和集成元件。
根据本公开内容的一个实施例，辅助电极140被设置为与沟道部分130a的边缘重叠。根据本公开内容的一个实施例，由于将比源电极161的电压高的电压施加到辅助电极140，所以获得了类似于将栅极导通电压施加到辅助电极140的效果。在这种情况下，沟道部分130a的与辅助电极140重叠的区域可以具有与导体类似的导电性。因此，如果辅助电极140和沟道部分130a彼此重叠的区域的长度比实验获得的导电化渗透深度ΔL长，则沟道部分130a的不与辅助电极140重叠的区域，例如第一辅助电极141和第二辅助电极142之间的区域可以用作沟道。结果，可以明确地限定有效沟道长度Leff。
根据本公开内容的一个实施例，第一辅助电极141与第二辅助电极142之间的距离L1成为有效沟道长度Leff。这样，根据本公开内容的一个实施例，由于明确地指定了有效沟道长度Leff，所以易于确定和设计沟道部分130a的长度。此外，根据本公开内容的一个实施例，辅助电极140可以设置在薄膜晶体管100中，使得可以明确地限定薄膜晶体管100的有效沟道长度，从而可以使薄膜晶体管的性能偏差减到最小。
根据本公开内容的一个实施例，辅助电极140或第一辅助电极141的宽度W1和第二辅助电极142的宽度W2可由导电化渗透深度ΔL确定，以确保有效沟道长度Leff。导电化渗透深度ΔL可以根据沟道部分130a的长度、厚度、导电化方法等而变化。
根据本公开内容的一个实施例，辅助电极140和沟道部分130a彼此重叠的区域的长度可以被设置为1.5μm或更大。例如，辅助电极140和沟道部分130a彼此重叠的区域的长度所对应的OL1或OL2可以是1.5μm或更大。考虑到辅助电极140设置在沟道部分130a的两侧，辅助电极140和沟道部分130a彼此重叠的区域的长度OL1+OL2可以设置在3.0μm或更大的范围内。如果辅助电极140和沟道部分130a彼此重叠的区域的长度OL1+OL2设置为3.0μm或更大，则导电化渗透深度ΔL可以被辅助电极140覆盖。例如，辅助电极140和沟道部分130a彼此重叠的区域的长度可以设置在1.5μm到7μm的范围内，或者可以设置在3.0μm到7μm的范围内。
在沟道部分130a的任一侧的导电化渗透深度ΔL可以是约1.5μm。因此，根据本公开内容的一个实施例，第一辅助电极141和沟道部分130a之间的重叠距离OL1可以设置为1.5μm或更大，例如，可以设置在1.5μm到3.5μm的范围内。第二辅助电极142和沟道部分130a之间的重叠距离OL2也可以设置在1.5μm到3.5μm的范围内。
考虑到制造过程中的误差，第一辅助电极141的一部分和第二辅助电极142的一部分可以突出到沟道部分130a的外部。这样，如果第一辅助电极141的一部分和第二辅助电极142的一部分突出到沟道部分130a的外部，则第一辅助电极141和第二辅助电极142可以稳定地覆盖沟道部分130a两侧的导电化渗透深度ΔL。考虑到制造过程中的这种误差，第一辅助电极141和第二辅助电极142可以分别具有1.5μm或更大的宽度W1和W2。例如，第一辅助电极141的宽度W1和第二辅助电极142的宽度W2可以分别在1.5μm到4.0μm的范围内。
根据本公开内容的一个实施例，有效沟道长度Leff可以设置为2μm或更大、3μm或更大、或者4μm或更大。根据本公开内容的一个实施例，第一辅助电极141与第二辅助电极142之间的间隔距离L1可设置为2μm或更大。第一辅助电极141和第二辅助电极142之间的间隔距离L1可以设置为3μm或更大，或者可以设置为4μm或更大。此外，第一辅助电极141和第二辅助电极142之间的间隔距离L1可以设置为15μm或更小、10μm或更小、7μm或更小、6μm或更小、或者5μm或更小。
图5是示出根据本公开内容的另一实施例的薄膜晶体管200的截面图。
参考图5，有源层130可包括第一氧化物半导体层131和在第一氧化物半导体层131上的第二氧化物半导体层132。
第一氧化物半导体层131可设置在第二缓冲层122上，并可用作支撑第二氧化物半导体层132的支撑层。第二氧化物半导体层132可以用作主沟道层。
用作支撑层的第一氧化物半导体层131可以具有优异的膜稳定性和机械稳定性。第一氧化物半导体层131例如可以包括IGZO(InGaZnO)基、IGO(InGaO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、GZO(GaZnO)基和GO(GaO)基氧化物半导体材料中的至少一种。然而，本公开内容的实施例不限于该示例，第一氧化物半导体层131可以由本领域已知的其它氧化物半导体材料制成。
第二氧化物半导体层132例如可由IZO(InZnO)基、FIZO(FeInZnO)基、TO(SnO)基、IGO(InGO)基、ITO(InSnO)基、IGZO(InGaZnO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、ITZO(InSnZnO)基、FIGZO(FeInGaZnO)基和IO(InO)基氧化物半导体材料中的至少一种制成。然而，本公开内容的实施例不限于该示例，第二氧化物半导体层132可以由本领域中已知的其它氧化物半导体材料制成。
参考图5，可以对栅极绝缘膜155进行图案化。例如，栅极绝缘膜155可以被图案化为与栅电极150相对应的形状。
辅助电极140设置在基板110和有源层130之间。
根据本公开内容的另一实施例，辅助电极140可以包括与栅电极150重叠的区域和不与栅电极150重叠的区域。
图6是示出根据本公开内容的又一实施例的薄膜晶体管300的截面图。
参考图6，栅极绝缘膜155覆盖有源层130的整个上表面而不被图案化。此外，栅极绝缘膜155可以完全覆盖基板110的上部。
如果栅极绝缘膜155覆盖有源层130的整个上表面而不被图案化，则可以通过基于掺杂剂的掺杂而选择性地将有源层130导电化。结果，即使没有图案化栅极绝缘膜155，也可以通过将有源层130导电化来形成第一连接部分130b和第二连接部分130c。
图7是示出根据本公开内容的又一实施例的薄膜晶体管400的截面图。
参考图7，有源层130可包括第一氧化物半导体层131和在第一氧化物半导体层131上的第二氧化物半导体层132。此外，栅极绝缘膜155可以覆盖有源层130的整个上表面而不被图案化。栅极绝缘膜155可以完全覆盖基板110的上部。
图8是示出根据本公开内容的又一实施例的薄膜晶体管500的截面图。
参考图8，辅助电极140可以仅包括第一辅助电极141。第一辅助电极141与沟道部分130a的任一边缘重叠。在图8中，第一辅助电极141成为辅助电极140。
参考图8，第一辅助电极141与沟道部分130a、沟道部分130a和第一连接部分130b之间的边界部分以及第一连接部分130b重叠。然而，本公开内容的实施例不限于该示例，第一辅助电极141可以与沟道部分130a、沟道部分130a和第二连接部分130c之间的边界部分以及第二连接部分130c重叠。
根据本公开内容的又一实施例，第一辅助电极141与沟道部分130a之间的重叠距离的范围可以是1.5μm至3.5μm。
考虑到制造过程中的误差，第一辅助电极141的一部分可突出到沟道部分130a的外部。考虑到制造过程中的这种误差，第一辅助电极141可以具有范围从1.5μm到4.0μm的宽度。
图9是示出根据本公开内容的又一实施例的薄膜晶体管600的截面图。
参考图9，遮光层120可与源电极161连接。由于遮光层120与源电极161连接，所以与遮光层120的浮置状态相比，可以提高薄膜晶体管600的电稳定性。
在本公开内容的又一实施例中，浮置状态是指一个元件未与另一元件电连接的状态。在本公开内容的一个实施例中，遮光层120的浮置状态是指遮光层120与另一元件电断开而未电连接的状态。
如果遮光层120处于浮置状态，则遮光层120可能受到由另一元件形成的电场的影响。在这种情况下，遮光层120可以经受电荷或静电感应。这样，如果遮光层120经受电荷或静电感应，遮光层120可能对薄膜晶体管600的另一元件产生电影响，由此劣化薄膜晶体管600的电稳定性。
因此，根据本公开内容的又一实施例，遮光层120与源电极161连接，由此可以使由于遮光层120引起的电不稳定性减到最小。
图10是根据对照例的薄膜晶体管的阈值电压曲线图，图11是根据本公开内容的一个实施例的薄膜晶体管100的阈值电压曲线图。
根据对照例的薄膜晶体管不包括辅助电极140。
图10和11示出了对形成在一个母玻璃上的九个薄膜晶体管测量的阈值电压曲线图。
更详细地，作为实施例，在一个母玻璃上制造了具有图1和2的结构的九个薄膜晶体管100之后，测量它们的阈值电压Vth，并且在图11中示出测量结果，薄膜晶体管100包括氧化物半导体层130、第一辅助电极141和第二辅助电极142，氧化物半导体层130由以4:1:4(原子比)的比例混合的In、Ga和Zn制成。
作为对照例，在一个母玻璃上制造不包括第一辅助电极141和第二辅助电极142的九个薄膜晶体管之后，测量它们的阈值电压Vth，并且在图10中示出测量结果。
为了测量阈值电压Vth，在施加范围从-20V到+20V的栅极电压VGS的同时，测量根据对照例和实施例的薄膜晶体管的漏极电流IDS。在源电极161和漏电极162之间施加20V的电压。对于每一个对照例和实施例，测量九个阈值电压Vth。
参考图10，注意到根据对照例的薄膜晶体管的阈值电压Vth的离散度较高。由于阈值电压Vth的低一致性，根据对照例的薄膜晶体管具有产品的低驱动稳定性和低可靠性。
另一方面，参考图11，注意到根据实施例的薄膜晶体管的阈值电压Vth的离散度非常低。由于阈值电压Vth的高一致性，根据实施例的薄膜晶体管具有优良的驱动稳定性和可靠性。
图12是示出根据本公开内容的另一实施例的显示装置700的示意图。
如图12所示，根据本公开内容另一实施例的显示装置700包括显示面板310、栅极驱动器320、数据驱动器330和控制器340。
栅极线GL和数据线DL设置在显示面板310上，像素P设置在栅极线GL和数据线DL之间的交叉区域中。通过驱动像素P来显示图像。
控制器340控制栅极驱动器320和数据驱动器330。
控制器340通过使用从外部系统(未示出)提供的信号，输出用于控制栅极驱动器320的栅极控制信号GCS和用于控制数据驱动器330的数据控制信号DCS。此外，控制器340对从外部系统输入的输入图像数据进行采样，重新排列经采样的数据，并将重新排列的数字图像数据RGB提供给数据驱动器330。
栅极控制信号GCS包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号GOE、起始信号Vst和栅极时钟GCLK。此外，用于控制移位寄存器350的控制信号可以包括在栅极控制信号GCS中。
数据控制信号DCS包括源极起始脉冲SSP、源极移位时钟信号SSC、源极输出使能信号SOE和极性控制信号POL。
数据驱动器330将数据电压提供给显示面板310的数据线DL。详细地，数据驱动器330将从控制器340输入的图像数据RGB转换为模拟数据电压，并向数据线DL提供数据电压。
栅极驱动器320可以包括移位寄存器350。
移位寄存器350通过使用从控制器340发送的起始信号和栅极时钟，在一帧中依次向栅极线GL提供栅极脉冲。在这种情况下，一帧意味着通过显示面板310输出一个图像的时段。栅极脉冲具有用于导通设置在像素P中的开关元件(薄膜晶体管)的导通电压。
此外，移位寄存器350在一帧的不提供栅极脉冲的其它时段内向栅极线GL提供能够关断开关元件的栅极关断信号。以下，将栅极脉冲和栅极关断信号统称为扫描信号SS或Scan。
根据本公开内容的一个实施例，栅极驱动器320可封装在基板110上。这样，将栅极驱动器320直接封装在基板110上的结构称为板内栅极(GIP)结构。栅极驱动器320可以包括根据本公开内容的实施例的晶体管100、200、300、400、500和600中的至少一个。
图13是示出图12中的任何一个像素P的电路图，图14是示出图13的像素P的平面图，图15是沿图14的线II-II'截取的截面图。
图13的电路图是包括有机发光二极管OLED作为显示元件710的显示装置700的像素P的等效电路图。
像素P包括显示元件710和用于驱动显示元件710的像素驱动电路PDC。
图13的像素驱动电路PDC包括作为开关晶体管的第一薄膜晶体管TR1和作为驱动晶体管的第二薄膜晶体管TR2。
根据本公开内容的另一实施例的显示装置700可以包括根据本公开内容的实施例的晶体管100、200、300、400、500和600中的至少一个。根据本公开内容实施例的晶体管100、200、300、400、500和600中的任何一个都可以用作第一薄膜晶体管TR1或第二薄膜晶体管TR2。
第一薄膜晶体管TR1连接到栅极线GL和数据线DL，并由通过栅极线GL提供的扫描信号SS导通或关断。
数据线DL将数据电压Vdata提供给像素驱动电路PDC，第一薄膜晶体管TR1控制数据电压Vdata的施加。
驱动电源线PL将驱动电压Vdd提供给显示元件710，第二薄膜晶体管TR2控制驱动电压Vdd的施加。驱动电压Vdd是用于驱动作为显示元件710的有机发光二极管OLED的像素驱动电压。
当第一薄膜晶体管TR1被栅极驱动器320通过栅极线GL施加的扫描信号SS导通时，通过数据线DL提供的数据电压Vdata被提供给与显示元件710连接的第二薄膜晶体管TR2的栅电极G2。将数据电压Vdata充入形成在第二薄膜晶体管TR2的栅电极G2和源电极S2之间的第一电容器C1。第一电容器C1是存储电容器Cst。
根据数据电压Vdata来控制通过第二薄膜晶体管TR2提供给作为显示元件710的有机发光二极管OLED的电流量，由此可以控制从显示元件710发出的光的等级。
参考图14和15，第一薄膜晶体管TR1和第二薄膜晶体管TR2设置在基板110上。
基板110可以由玻璃或塑料制成。具有柔性特性的塑料，例如聚酰亚胺(PI)可以用作基板110。
遮光层120设置在基板110上。遮光层120可通过遮蔽外部入射光来保护有源层A1和A2。
第一缓冲层121设置在遮光层120上。第一缓冲层121由绝缘材料制成，并且保护有源层A1和A2免受外部湿气、氧气等的影响。
第一辅助电极141和第二辅助电极142设置在第一缓冲层121上。第一辅助电极141和第二辅助电极142构成辅助电极。第一辅助电极141和第二辅助电极142具有导电性。第一辅助电极141和第二辅助电极142通过桥143连接至驱动电源线PL。
第二缓冲层122设置在第一辅助电极141和第二辅助电极142上。第二缓冲层122具有绝缘特性，并且使辅助电极和有源层130彼此隔离。
第一薄膜晶体管TR1的有源层A1和第二薄膜晶体管TR2的有源层A2设置在第二缓冲层122上。
有源层A1和A2包括氧化物半导体材料。根据本公开内容的另一实施例，有源层A1和A2是由氧化物半导体材料制成的氧化物半导体层。
栅极绝缘膜155设置在有源层A1和A2上。栅极绝缘膜155具有绝缘特性，并将有源层A1和A2与栅电极G1和G2间隔开。图15示出了被图案化的栅极绝缘膜155。然而，本公开内容的实施例不限于图15的示例，栅极绝缘膜155可以不被图案化。
第一薄膜晶体管TR1的栅电极G1和第二薄膜晶体管TR2的栅电极G2设置在栅极绝缘膜155上。
第一薄膜晶体管TR1的栅电极G1与第一薄膜晶体管TR1的有源层A1的至少一部分重叠。第二薄膜晶体管TR2的栅电极G2与第二薄膜晶体管TR2的有源层A2的至少一部分重叠。
栅电极G2也与第一辅助电极141和第二辅助电极142的至少一部分重叠。
参考图14和15，第一电容器C1的第一电容器电极C11设置在与栅电极G1和G2相同的层上。栅电极G1和G2以及第一电容器电极C11可以使用相同的材料通过相同的工艺制成。
层间介电膜170设置在栅电极G1和G2以及第一电容器电极C11上。
源电极S1和S2以及漏电极D1和D2设置在层间介电膜170上。根据本公开内容的一个实施例，为了便于描述，将源电极S1和S2与漏电极D1和D2区分开，但是源电极S1和S2与漏电极D1和D2可以互换使用。因此，源电极S1和S2可以是漏电极，漏电极D1和D2可以是源电极。
此外，数据线DL和驱动电源线PL设置在层间介电膜170上。第一薄膜晶体管TR1的源电极S1可以与数据线DL形成为一体。第二薄膜晶体管TR2的漏电极D2可以与驱动电源线PL形成为一体。
根据本公开内容的一个实施例，第一薄膜晶体管TR1的源电极S1和漏电极D1彼此间隔开，与第一薄膜晶体管TR1的有源层A1连接。第二薄膜晶体管TR2的源电极S2和漏电极D2彼此间隔开，与第二薄膜晶体管TR2的有源层A2连接。
详细地，第一薄膜晶体管TR1的源电极S1通过第一接触孔H1与有源层A1的源极区接触。
第一薄膜晶体管TR1的漏电极D1通过第二接触孔H2与有源层A1的漏极区接触，并通过第三接触孔H3与第一电容器C1的第一电容器电极C11连接。
第二薄膜晶体管TR2的源电极S2延伸到层间介电膜170上，从而部分地用作第一电容器C1的第二电容器电极C12。第一电容器电极C11和第二电容器电极C12彼此重叠，由此形成第一电容器C1。
第二薄膜晶体管TR2的源电极S2通过第四接触孔H4与有源层A2的源极区接触。
第二薄膜晶体管TR2的漏电极D2通过第五接触孔H5与有源层A2的漏极区接触。
第一薄膜晶体管TR1包括有源层A1、栅电极G1、源电极S1和漏电极D1，并用作开关晶体管，用于控制施加到像素驱动电路PDC的数据电压Vdata。
第二薄膜晶体管TR2包括有源层A2、第一辅助电极141、第二辅助电极142、栅电极G2、源电极S2和漏电极D2，并用作驱动晶体管，用于控制施加到显示元件710的驱动电压Vdd。
钝化层175设置在源电极S1和S2、漏电极D1和D2、数据线DL和驱动电源线PL上。驱动电源线PL经由桥143连接至第一辅助电极141和第二辅助电极142。钝化层175使第一薄膜晶体管TR1和第二薄膜晶体管TR2的上部平坦化，并保护第一薄膜晶体管TR1和第二薄膜晶体管TR2。
显示元件710的第一电极711设置在钝化层175上。显示元件710的第一电极711通过形成在钝化层175中的第六接触孔H6与第二薄膜晶体管TR2的源电极S2连接。
隔堤层750设置在第一电极711的边缘。隔堤层750限定显示元件710的发光区域。
有机发光层712设置在第一电极711上，第二电极713设置在有机发光层712上。结果，完成了显示元件710。图15所示的显示元件710是有机发光二极管(OLED)。因此，根据本公开内容的一个实施例的显示装置100是有机发光显示装置。
图16是示出根据本公开内容的另一实施例的显示装置800的像素P的电路图。
图16是示出有机发光显示装置的像素P的等效电路图。
图16中所示的显示装置800的像素P包括作为显示元件710的有机发光二极管(OLED)和用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
在像素P中，设置用于给像素驱动电路PDC提供信号的信号线DL、GL、PL、RL和SCL。
将数据电压Vdata提供给数据线DL，将扫描信号SS提供给栅极线GL，将用于驱动像素的驱动电压Vdd提供给驱动电源线PL，将参考电压Vref提供给参考线RL，并且将感测控制信号SCS提供给感测控制线SCL。
参考图16，假设第n个像素P的栅极线为“GLn”，相邻于第n个像素P的第(n-1)个像素P的栅极线为“GLn-1”，第(n-1)个像素P的栅极线“GLn-1”用作第n个像素P的感测控制线SCL。
例如，像素驱动电路PDC包括与栅极线GL和数据线DL连接的第一薄膜晶体管TR1(开关晶体管)、根据通过第一薄膜晶体管TR1传送的数据电压Vdata控制输出到显示元件710的电流大小的第二薄膜晶体管TR2(驱动晶体管)、以及感测第二薄膜晶体管TR2的特性的第三薄膜晶体管TR3(参考晶体管)。
第一电容器C1设置在第二薄膜晶体管TR2的栅电极和显示元件710之间。第一电容器C1称为存储电容器Cst。
第一薄膜晶体管TR1由提供给栅极线GL的扫描信号SS导通，以将提供给数据线DL的数据电压Vdata传送到第二薄膜晶体管TR2的栅电极。
第三薄膜晶体管TR3连接到第二薄膜晶体管TR2和显示元件710之间的第一节点n1和参考线RL，由感测控制信号SCS导通或关断，并在感测时段内感测作为驱动晶体管的第二薄膜晶体管TR2的特性。
与第二薄膜晶体管TR2的栅电极连接的第二节点n2与第一薄膜晶体管TR1连接。第一电容器C1形成在第二节点n2和第一节点n1之间。
当第一薄膜晶体管TR1导通时，将数据线DL提供的数据电压Vdata提供给第二薄膜晶体管TR2的栅电极。数据电压Vdata充入形成在第二薄膜晶体管TR2的栅电极和源电极之间的第一电容器C1。
如果第二薄膜晶体管TR2导通，则根据用于驱动像素的驱动电压Vdd，通过第二薄膜晶体管TR2向显示元件710提供电流，从而从显示元件710输出光。
根据本公开内容的另一实施例的显示装置800可以包括根据本公开内容的实施例的晶体管100、200、300、400、500和600中的至少一个。
图17是示出根据本公开内容又一实施例的显示装置900的像素的电路图。
图17所示的显示装置900的像素P包括作为显示元件710的有机发光二极管(OLED)和用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
像素驱动电路PDC包括薄膜晶体管TR1、TR2、TR3和TR4。
在像素P中，设置用于给像素驱动电路PDC提供信号的的信号线DL、EL、GL、PL、SCL和RL。
与图16的像素P相比，图17的像素P还包括发光控制线EL。将发光控制信号EM提供给发光控制线EL。
此外，与图16的像素驱动电路PDC相比，图17的像素驱动电路PDC还包括第四薄膜晶体管TR4，第四薄膜晶体管TR4是用于控制显示元件710的发光时序的发光控制晶体管。
参考图17，假设第n个像素P的栅极线为“GLn”，相邻于第n个像素P的第(n-1)个像素P的栅极线为“GLn-1”，第(n-1)个像素P的栅极线“GLn-1”用作第n个像素P的感测控制线SCL。
第一电容器C1设置在第二薄膜晶体管TR2的栅电极和显示元件710之间。第二电容器C2设置在第四薄膜晶体管TR4的被提供驱动电压Vdd的一个端子和显示元件710的一个电极之间。
第一薄膜晶体管TR1由提供给栅极线GL的扫描信号SS导通，以将提供给数据线DL的数据电压Vdata传送到第二薄膜晶体管TR2的栅电极。
第三薄膜晶体管TR3连接到参考线RL，由感测控制信号SCS导通或关断，并在感测时段内感测作为驱动晶体管的第二薄膜晶体管TR2的特性。
第四薄膜晶体管TR4根据发光控制信号EM将驱动电压Vdd传输到第二薄膜晶体管TR2，或者阻挡驱动电压Vdd。当第四薄膜晶体管TR4导通时，将电流提供给第二薄膜晶体管TR2，由此从显示元件710输出光。
根据本公开内容的又一实施例的显示装置900可以包括根据本公开内容的实施例的晶体管100、200、300、400、500和600中的至少一个。
根据本公开内容又一实施例的像素驱动电路PDC可以以除了上述结构之外的各种结构形成。例如，像素驱动电路PDC可以包括五个或更多个薄膜晶体管。
对于本领域技术人员来说，显然上述本公开内容不受上述实施例和附图的限制，并且在不脱离本公开内容的精神或范围的情况下，可以对本公开内容进行各种替换、修改和变化。因此，本公开内容的范围由所附权利要求限定，并且意图是从权利要求的含义、范围和等同概念导出的所有变化或修改都落入本公开内容的范围内。
根据以上详细描述，可以对实施例进行这些和其它改变。通常，在所附权利要求中，所使用的术语不应被解释为将权利要求限制为说明书和权利要求中公开的具体实施例，而应被解释为包括所有可能的实施例以及这些权利要求享有权利的等同方案的全部范围。因此，权利要求不受公开内容的限制。

Claims (20)

1.一种薄膜晶体管，包括：
辅助电极；
栅电极；和
设置在所述辅助电极和所述栅电极之间的有源层，
其中，所述有源层包括：
与所述栅电极重叠的沟道部分；
设置在所述沟道部分的一侧的第一连接部分；和
设置在所述沟道部分的另一侧的第二连接部分，
所述沟道部分包括与所述辅助电极重叠的第一部分和不与所述辅助电极重叠的第二部分。
2.根据权利要求1所述的薄膜晶体管，其中，所述辅助电极与所述栅电极的边缘重叠。
3.根据权利要求1所述的薄膜晶体管，其中，所述辅助电极包括不与所述栅电极重叠且与所述有源层重叠的部分。
4.根据权利要求1所述的薄膜晶体管，其中，所述辅助电极延伸到与所述栅电极重叠的区域的外部。
5.根据权利要求1所述的薄膜晶体管，其中，所述栅电极设置在所述辅助电极的上方。
6.根据权利要求1所述的薄膜晶体管，还包括分别与所述有源层连接的源电极和漏电极，
其中，施加给所述辅助电极的电压高于施加给所述源电极的电压。
7.根据权利要求1所述的薄膜晶体管，其中，所述辅助电极包括第一辅助电极和第二辅助电极，所述第一辅助电极和所述第二辅助电极在与所述沟道部分重叠的区域中彼此间隔开。
8.根据权利要求7所述的薄膜晶体管，其中，所述第一辅助电极和所述第二辅助电极被施加相同的电压。
9.根据权利要求7所述的薄膜晶体管，其中，所述第一辅助电极与所述沟道部分、所述沟道部分和所述第一连接部分之间的边界部分以及所述第一连接部分重叠。
10.根据权利要求7所述的薄膜晶体管，其中，所述第二辅助电极与所述沟道部分、所述沟道部分和所述第二连接部分之间的边界部分以及所述第二连接部分重叠。
11.根据权利要求7所述的薄膜晶体管，其中，所述第一辅助电极和所述第二辅助电极之间的间隔距离限定有效沟道长度。
12.根据权利要求1所述的薄膜晶体管，其中，所述沟道部分的不与所述辅助电极重叠的第二部分用作有效沟道。
13.根据权利要求1所述的薄膜晶体管，其中，所述辅助电极与所述沟道部分之间的重叠距离是1.5μm或更大。
14.根据权利要求7所述的薄膜晶体管，其中，所述第一辅助电极与所述沟道部分之间的重叠距离以及所述第二辅助电极与所述沟道部分之间的重叠距离中的每一个是1.5μm或更大。
15.根据权利要求7所述的薄膜晶体管，其中，所述第一辅助电极和所述第二辅助电极中的每一个具有1.5μm或更大的宽度。
16.根据权利要求11所述的薄膜晶体管，其中，所述第一辅助电极和所述第二辅助电极之间的间隔距离是2μm或更大。
17.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括氧化物半导体材料。
18.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括：
第一氧化物半导体层；及
在所述第一氧化物半导体层上的第二氧化物半导体层。
19.一种显示装置，包括显示元件和根据权利要求1至18中任一项所述的薄膜晶体管。
20.根据权利要求19所述的显示装置，其中所述薄膜晶体管是用于控制输出到所述显示元件的电流大小的驱动晶体管。
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