CN115692509A - 薄膜晶体管、其制造方法和包括薄膜晶体管的显示设备 - Google Patents

薄膜晶体管、其制造方法和包括薄膜晶体管的显示设备 Download PDF

Info

Publication number
CN115692509A
CN115692509A CN202210898059.1A CN202210898059A CN115692509A CN 115692509 A CN115692509 A CN 115692509A CN 202210898059 A CN202210898059 A CN 202210898059A CN 115692509 A CN115692509 A CN 115692509A
Authority
CN
China
Prior art keywords
thin film
film transistor
active layer
layer
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210898059.1A
Other languages
English (en)
Inventor
高承孝
N·温
文泰雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN115692509A publication Critical patent/CN115692509A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种薄膜晶体管、一种薄膜晶体管的制造方法以及一种包括薄膜晶体管的显示设备。薄膜晶体管包括有源层以及与有源层间隔开并至少部分地与有源层重叠的栅电极，其中有源层包括铜离子，并且在有源层的至少一部分沿其厚度方向具有铜离子的浓度梯度。

Description

薄膜晶体管、其制造方法和包括薄膜晶体管的显示设备
相关申请的交叉引用
本申请要求于2021年7月29日提交的韩国专利申请第10-2021-0099640号的优先权，该申请在此通过引用整体并入。
技术领域
本公开涉及一种薄膜晶体管、其制造方法以及包含该薄膜晶体管的显示设备。
背景技术
由于薄膜晶体管可以在玻璃基板或塑料基板上制造，薄膜晶体管已被广泛地用作显示设备(例如液晶显示设备或有机发光设备)的开关元件或驱动元件。
基于构成有源层的材料，薄膜晶体管可被分为非晶硅薄膜晶体管、多晶硅薄膜晶体管和氧化物半导体薄膜晶体管，在非晶硅薄膜晶体管中非晶硅被用作有源层，在多晶硅薄膜晶体管中多晶硅被用作有源层，在氧化物半导体薄膜晶体管中氧化物半导体被用作有源层。
氧化物半导体薄膜晶体管(TFT)，其根据氧含量具有较大的电阻变化，其优点是可以容易地获得所需的特性。此外，由于在制造氧化物半导体薄膜晶体管的过程中，构成有源层的氧化物可以在相对较低的温度下生长，因此氧化物半导体薄膜晶体管的制造成本降低。鉴于氧化物的特性，由于氧化物半导体是透明的，因此有利于实现一种透明的显示设备。
被用作显示设备的驱动元件的薄膜晶体管有利于具有大的s因子(亚阈值摆幅)以表示灰度。因此，将需要研究用作显示设备的驱动元件的薄膜晶体管，以具有大的s因子。
发明内容
本公开是鉴于上述问题而作出的，且本公开的一个目的是提供一种具有大的s因子的薄膜晶体管。
本公开的另一目的是提供一种包括具有大的s因子的薄膜晶体管的显示设备，以实现优良的灰度表示能力。
本公开的又一目的是提供一种具有大的s因子的薄膜晶体管的制造方法。
除了如上所述的本公开的目的之外，本公开的其他目的和特征将由本领域的技术人员从本公开的以下描述中清楚地理解。
根据本公开的一方面，可以通过提供一种薄膜晶体管来实现上述和其他目的，该薄膜晶体管包括有源层，以及与有源层间隔开并至少部分地与有源层重叠的栅电极，其中有源层包括铜离子，并且在有源层的至少一部分中沿其厚度方向的具有铜离子的浓度梯度。
铜离子的浓度在有源层的表面上可以是一致的。
铜离子的浓度可以在距离有源层表面相同深度的不同点处是相同的。
有源层可被设置在基板上，且铜离子的浓度可以在有源层中沿着朝向基板的方向降低。
铜离子可包括Cu+和Cu2+。
在有源层中Cu2+的浓度可高于的Cu+的浓度。
在有源层中的铜离子的浓度可以是0.1at％(原子％)至0.18at％(原子％)。
有源层可包括氧化物半导体材料。
有源层可包括第一氧化物半导体层，以及位于第一氧化物半导体层上的第二氧化物半导体层。
有源层还可包括位于第二氧化物半导体层上的第三氧化物半导体层。
薄膜晶体管可具有0.2或更大的s因子。
根据本公开的另一方面，上述和其他目的可通过提供一种包括上述薄膜晶体管的显示设备来实现。
根据本公开的另一方面，可以通过提供一种薄膜晶体管的制造方法来实现上述和其他目的，该方法包括：在基板上形成有源材料层，在有源材料层上形成铜层，通过对有源材料层和铜层进行图案化而形成有源层和铜图案，移除铜图案，以及对有源层进行热处理。
在铜图案被移除后，铜离子可存在于有源层的表面上。
铜图案可具有2nm至5nm的厚度。
热处理可以在250℃至350℃的温度下进行。
形成有源材料层可包括在基板上形成第一氧化物半导体材料层，以及在第一氧化物半导体材料层上形成第二氧化物半导体材料层。
形成有源材料层还可包括在第二氧化物半导体材料层上形成第三氧化物半导体材料层。
附图说明
本公开的上述和其他目的、特征和其他优点将从结合附图的以下详细描述中更清楚地理解，其中：
图1是示出根据本公开的一个实施例的薄膜晶体管的剖视图；
图2是示出图1的薄膜晶体管的有源层的示意性剖视图；
图3是示出根据图2的有源层的距离其上表面的深度而变化的离子浓度的图；
图4是示出根据本公开的另一实施例的薄膜晶体管的剖视图；
图5是示出根据本公开的又一实施例的薄膜晶体管的剖视图；
图6是示出根据本公开的又一实施例的薄膜晶体管的剖视图；
图7是示出根据本公开的又一实施例的薄膜晶体管的剖视图；
图8是示出根据本公开的又一实施例的薄膜晶体管的剖视图；
图9是示出比较例和本公开的实施例的薄膜晶体管的阈值电压的图；
图10A至图10G是根据本公开的一个实施例的薄膜晶体管的制造工艺图；
图11A是示出有源层的活化能Ea的图；
图11B是示出有源层的态密度(DOS)的图；
图12是示出根据本公开的另一实施例的显示设备的示意图；
图13是示出图12的任一个像素的电路图；
图14是示出图13的像素的平面图；
图15是沿图14的线I-I'截取的剖视图；
图16是示出根据本公开的又一实施例的显示设备的像素的电路图；
图17是示出根据本公开的又一实施例的显示设备的像素的电路图；以及
图18是示出根据本公开的又一实施例的显示设备的像素的电路图。
具体实施方式
本公开的优点和特征及其实施方法将通过参照附图描述的以下实施例来阐明。然而，本公开可被实现为不同的形式并且不应被解释为限于本文公开的实施例。而是，提供这些实施例使得本公开将是彻底的和完整的，并且将本公开的范围充分地传达给本领域技术人员。此外，本公开仅由权利要求的范围来限定。
在用于描述本公开的实施例的附图中公开的形状、尺寸、比率、角度和数目仅是示例，并且因此本公开不限于所示的细节。相同的附图标记在整个说明书中指代相同的元件。在以下描述中，当确定相关的已知功能或配置的详细描述不必要地模糊本公开的重点时，将省略该详细描述。
在使用本说明书中所描述的“包括”、“具有”和“包含”的情况下，可以添加另一个部件部分，除非使用“仅～”。单数形式的术语可包括复数形式，除非相反地指出。
在解释成分时，将成分解释为包括误差范围，尽管没有明确的描述。
在描述位置关系时，例如，当位置关系被描述为“在～上”、“在～之上”、“在～之下”和“邻近～”时，一个或多个部分可被布置在两个其它部分之间，除非使用了“正好”或“直接”。
空间上的相对术语如“下方”、“下面”、“下”、“上方”和“上”可以在本文中使用，以容易地描述如图中所示的一个或多个元件与另一个或多个元件的关系。应理解的是，除了图中绘示的取向外，这些术语旨在涵盖设备的不同取向。例如，如果在图中示出的设备被反转，该设备被描述为被布置在“下面”或“下方”，另一设备可被布置在“上方”。因此，示例性的术语“下面或下方”可包括“下面或下方”以及“上方”的取向。同样地，示例性术语“上方”或“上”可包括“上方”以及“下方或下面”的取向。
在描述时间关系时，例如，当将时间顺序描述为“在～之后”、“继～之后”、“接～之后”，和“在～之前”时，可包括不连续的情况，除非使用了“正好”或“直接”。
应当理解，尽管术语“第一”、“第二”等可在本文中用来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用来区分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可称为第二元件，并且类似地，第二元件可称为第一元件。
术语“至少一个”应被理解为包括相关联的列出项中的一个或多个的任何和所有组合。例如，“第一项、第二项和第三项中的至少一个”的意思表示从第一项、第二项和第三项中的两个或更多个建议的所有项的组合以及第一项、第二项或第三项。
本公开的各实施例的特征可以部分地或整体地相互联接或结合，并且可以不同地相互操作并在技术上驱动，正如本领域技术人员可以充分地理解的那样。本公开的实施例可以相互独立地进行，或者可以以共同依赖的关系一起进行。
在附图中，相同或类似的元件由相同的附图标记来表示，即使它们在不同的附图中绘示出。
在本公开的实施例中，为了描述的方便，将源电极和漏电极彼此区分开。然而，源电极和漏电极可被可互换地使用。源电极可以是漏电极，且漏电极可以是源电极。而且，在本公开的任何一个实施例中的源电极可以是本公开的另一个实施例中的漏电极，且本公开的任何一个实施例中的漏电极可以是本公开的另一个实施例中的源电极。
在本公开的一些实施例中，为了描述的方便，将源极区与源电极区分开，且将漏极区与漏电极区分开。然而，本公开的实施例并不限于这种结构。例如，源极区可以是源电极，且漏极区可以是漏电极。而且，源极区可以是漏电极，切漏极区可以是源电极。
图1是示出根据本公开的一个实施例的薄膜晶体管100的剖视图。
参考图1，根据本公开的一个实施例的薄膜晶体管100包括有源层130和栅电极160。而且，根据本公开的一个实施例的薄膜晶体管100包括源电极151和漏电极152。有源层130和栅电极160被设置在基板110上。
基板110可包括玻璃或聚合物树脂中的至少一种。例如，可以使用玻璃基板或聚合物树脂基板作为基板110。存在作为聚合物树脂基板的塑料基板。塑料基板可包括聚酰亚胺(PI)、聚碳酸酯(PC)、聚乙烯(PE)、聚酯、聚对苯二甲酸乙二醇酯(PET)或聚苯乙烯(PS)中的至少一种，其是具有柔性特性的透明的聚合物树脂。
参考图1，光屏蔽层120可被设置在基板110上。光屏蔽层120具有光屏蔽特性。光屏蔽层120可屏蔽从基板110入射的光以保护有源层130。
光屏蔽层120可包括金属。光屏蔽层120可由单层制成，或者可具有多层结构。
缓冲层125可被设置在光屏蔽层120上。缓冲层125覆盖光屏蔽层120的上表面。缓冲层125具有绝缘特性并保护有源层130。缓冲层125可被称为保护层或绝缘层。
缓冲层125可包括氧化硅(SiOx)、氮化硅(SiNx)、氧化铪(HfOx)、氧化铝(AlOx)、氧化锆(ZrOx)、硅酸铪(Hf-SiOx)或硅酸锆(Zr-SiOx)中的至少一种，其具有绝缘特性。
参考图1，有源层130被设置在缓冲层125上。有源层130与光屏蔽层120重叠。
根据本公开的一个实施例，有源层130包括氧化物半导体材料。根据本公开的一个实施例，有源层130可以例如是由氧化物半导体材料制成的氧化物半导体层。
有源层130可包括IO(InO)基、ZO(ZnO)基、TO(SnO)基、GO(GaO)基、IZO(InZnO)基、IGO(InGaO)基、IGZO(InGaZnO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、GZO(GaZnO)基，ITO(InSnO)基、ITZO(InSnZnO)基或FIZO(FeInZnO)基氧化物半导体材料中的至少一种。
有源层130可具有单层结构，或者可具有包括多个氧化物半导体层的多层结构(参见图5和图6)。
根据本公开的一个实施例，有源层130包括铜(Cu)，尤其是Cu离子。
根据本公开的一个实施例，铜(Cu)可以在有源层130中以离子状态存在。例如，在有源层130中，铜离子可以以Cu2O或CuO的形式存在。当铜离子以Cu2O的形式存在时，铜离子可被称为单价离子(Cu+)状态。当铜离子以CuO的形式存在时，铜离子可被称为二价离子(Cu2 +)状态。
根据本公开的一个实施例，“铜(Cu)”意味着包括所有的铜原子和铜离子(Cu+和Cu2 +)。
根据本公开的一个实施例，铜离子主要被设置在有源层130的表面上。更详细而言，铜离子可被主要设置在有源层130的上表面上。根据本公开的一个实施例，有源层130的上表面被定义为有源层130的与基板110相反的表面。
根据本公开的一个实施例，有源层130在有源层130的至少一部分中沿有源层130的厚度方向具有铜离子的浓度梯度。更详细而言，铜离子的浓度可以沿着有源层130的厚度方向变化。
根据本公开的一个实施例，有源层130的表面上的铜离子浓度可以是一致的。铜离子的浓度在有源层130的表面的不同点处可以是相同的。此外，铜离子的浓度在距离有源层130的表面相同深度处可以是相同的。铜离子的浓度在距离有源层的表面相同深度的不同点处可以是相同的。
根据本公开的一个实施例，有源层130被设置在基板110上，并且有源层130中的铜离子的浓度可以沿着朝向基板110的方向降低。
图2是示出有源层130的示意性剖视图。
参考图2，有源层130可具有高度(也被称为厚度)t0。有源层130的高度t0可被定义为有源层130的底表面和有源层130的上表面之间的距离。有源层130的底表面是有源层130的与缓冲层125的上表面接触的表面。有源层130的上表面是有源层130的与基板110相反的表面。
根据本公开的一个实施例，有源层130的深度被定义为沿朝向基板110的方向离有源层130的上表面的距离。
图2的L1、L2和L3对应于有源层130的上表面的不同点。L1、L2和L3的高度为t0，并且L1、L2和L3的深度为0，在图2中，L1、L2和L3的深度被表示为“dep0”。
根据本公开的一个实施例，作为有源层130的上表面上的不同点的L1、L2和L3中的铜离子的浓度彼此相等。
在图2中，L4、L5和L6的高度为t1，且L4、L5和L6的深度为dep1。L4、L5和L6被定位成比L1、L2和L3更深。
根据本公开的一个实施例，L4、L5和L6中的铜离子的浓度彼此相等。L4、L5和L6中的铜离子的浓度低于L1、L2和L3中的铜离子的浓度。
在图2中，L7、L8和L9的高度为t2，且L7、L8和L9的深度为dep2。L7、L8和L9被定位成比L4、L5和L6更深。
根据本公开的一个实施例，L7、L8和L9中的铜离子的浓度彼此相等。L7、L8和L9中的铜离子的浓度低于L4、L5和L6中的铜离子的浓度。
图3是示出根据有源层130的距离其上表面的深度而变化的离子浓度的图。
基于有源层130的深度的离子浓度可以例如通过使用飞行时间二次离子质谱仪(ToF-SIMS)的深度曲线(ToF-SIMS)来测量。
根据本公开的一个实施例，铜离子可具有如图3所示的沿有源层130的厚度方向的浓度梯度。详细而言，铜离子可以具有沿着有源层130的厚度方向的浓度梯度，使得随着深度变得更深，浓度变得更低。替代性地，在有源层130中，铜离子可以按照使浓度沿朝向基板110的方向降低的方式具有浓度梯度。
根据本公开的一个实施例，铜离子可以不存在于有源层130的较低部分处，例如L7、L8和L9的点。
根据本公开的一个实施例，铜离子可以主要以二价离子(Cu2+)状态存在。详细而言，有源层130的铜离子包括Cu+和Cu2+。根据本公开的一个实施例，在有源层130中Cu2+的浓度可以高于Cu+的浓度。
根据本公开的一个实施例，在有源层130上形成铜层后，移除铜层，使得铜离子(Cu+或CU2+)留在有源层130上，然后进行热处理，由此铜离子(Cu+或Cu2+)可以主要在二价离子(Cu2+)状态下留在有源层130中。根据本公开的一个实施例，铜离子可以在二价离子(Cu2+)状态下以与氧结合的CuO型铜氧化物的形式存在。
与氧结合的铜离子可表现出诸如在有源层130中形成人工缺陷的效果。导致这种缺陷的铜离子可以形成类似受主的陷阱，由此增加薄膜晶体管100的s因子。
根据本公开的一个实施例，由于铜离子以少量被包含在有源层130中，由铜离子造成的电流特性的退化可以被最小化。因此，薄膜晶体管100的s因子可增加，且不会降低薄膜晶体管100的电气特性。
而且，由于铜离子与氧结合以形成稳定的键，例如CuO，有源层130的稳定性可被改善，并且作为结果，薄膜晶体管100的稳定性可被改善。
根据本公开的一个实施例，有源层130中的铜离子的浓度可以是0.1原子％(at％)至0.18原子％。在这种情况下，原子％(at％)可以通过铜(Cu)原子的数量与构成有源层130的金属原子的总数量的比率来计算出。构成有源层130的金属原子的总数量不包括氧(O)原子的数量。构成有源层130的每种金属的原子％(at％)可以通过基于飞行时间二次离子质谱仪(ToF-SIMS)的深度曲线(ToF-SIMS深度曲线)来计算出。
当有源层130中的铜离子的浓度小于0.1at％时，可能很少表现出由铜离子引起的缺陷形成和s因子增加的效果，并且薄膜晶体管100的稳定性可能稍微得到改善。另一方面，当有源层130中的铜离子的浓度超过0.18at％时，薄膜晶体管100的电流特性和电气特性可能恶化。
根据本公开的一个实施例，如图1所示，有源层130包括沟道部分131、第一连接部分132和第二连接部分133。第一连接部分132和第二连接部分133可通过有源层130的选择性导体化而形成。第一连接部分132和第二连接部分133通常被设置在沟道部分131的两侧。
沟道部分131具有半导体特性。沟道部分131与光屏蔽层120重叠。光屏蔽层120防止从基板110入射的光到达有源层130的沟道部分131，从而保护沟道部分131。而且，沟道部分131与栅电极160重叠。
栅极绝缘层140被设置在有源层130上。栅极绝缘层140可包括氧化硅(SiOx)、氮化硅(SiNx)、氧化铪(HfOx)、氧化铝(AlOx)、氧化锆(ZrOx)、硅酸铪(Hf-SiOx)或硅酸锆(Zr-SiOx)中的至少一种。栅极绝缘层140可具有单层结构，或者可具有多层结构。
在栅极绝缘层140上设置有栅电极160。栅电极160与有源层130间隔开，并且至少部分地与有源层130重叠。栅电极160与有源层130的沟道部分131重叠。
栅电极160可包括铝基金属(如铝(Al)或铝合金)、银基金属(如银(Ag)或银合金)、铜基金属(如铜(Cu)或铜合金)、钼基金属(如钼(Mo)或钼合金)、铬(Cr)、钽(Ta)、钕(Nd)或钛(Ti)中的至少一种。栅电极160可具有多层结构，该多层结构包括其各自的物理特性彼此不同的至少两个导电层。
在栅电极160上设置有层间绝缘层170。层间绝缘层170是由绝缘材料制成的绝缘层。详细而言，层间绝缘层170可由有机材料制成，可由无机材料制成，或者可由有机层和无机层形成的堆叠体制成。
在层间绝缘层170上设置有源电极151和漏电极152。源电极151和漏电极152彼此间隔开并分别与有源层130连接。源电极151和漏电极152通过在层间绝缘层170中形成的接触孔分别连接到有源层130。
源电极151和漏电极152中的每一个可包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金中的至少一种。源电极151和漏电极152中的每一个可以由金属或金属合金制成的单层制成，或者可以由两层或更多层制成。
根据本公开的一个实施例，可通过使用栅电极160作为掩模的选择性导体化来对有源层130进行选择性导体化。
有源层130的与栅电极160重叠的区域未被导体化，因此成为沟道部分131。有源层130的未与栅电极160重叠的区域被导体化，因此成为第一连接部分132和第二连接部分133。
根据本公开的一个实施例，有源层130可以通过例如等离子体处理或干法蚀刻而被选择性地导体化，但本公开的一个实施例不限于此。有源层130可通过使用掺杂剂进行掺杂而被选择性地导体化。这时，掺杂的区域被导体化。对于掺杂，可通过例如硼(B)离子、磷(P)离子、砷(As)离子或锑(Sb)离子中的至少一种进行掺杂。此外，有源层130可以通过光照射而被选择性地导体化。
根据本公开的一个实施例，第一连接部分132和第二连接部分133中的任何一个可以是源极区，而其另一个可以是漏极区。源极区可作为与源电极151连接的源极连接部分。漏极区可作为与漏电极152连接的漏极连接部分。
为了描述的方便，附图中所示的第一连接部分132和第二连接部分133被相互区分开，并且第一连接部分132和第二连接部分133可被可互换地使用。第一连接部分132可以是源极区，第二连接部分133可以是漏极区。此外，第一连接部分132可以是漏极区，而第二连接部分133可以是源极区。
根据本公开的一个实施例，第一连接部分132可作为源电极，或者可作为漏电极。此外，第二连接部分133可作为漏电极，或者可作为源电极。
薄膜晶体管TFT由有源层130、栅电极160、源电极151和漏电极152形成。如图1所示，其中栅电极160被设置在有源层130上方的薄膜晶体管可被称为顶部栅极结构的薄膜晶体管TFT。
根据本公开的一个实施例，由于微量的铜(Cu)主要以二价离子(Cu2+)状态存在于有源层130的表面上，因此薄膜晶体管100的s因子可以增加，并且薄膜晶体管100的稳定性可被改善，且不会恶化电气特性和可靠性。
图4是示出根据本公开的另一实施例的薄膜晶体管200的剖视图。
参考图4，栅极绝缘层140未被图案化，并且除了接触孔区域之外，可以完全覆盖有源层130的上表面。
当栅极绝缘层140未被图案化且完全覆盖有源层130的上表面时，有源层130可通过使用掺杂剂进行掺杂而被选择性地导体化。结果，即使栅极绝缘层140未被图案化，有源层130的第一连接部分132和第二连接部分133也可被形成。
图5是示出根据本公开的又一实施例的薄膜晶体管200的剖视图。
参考图5，有源层130包括第一氧化物半导体层130a以及位于第一氧化物半导体层130a上的第二氧化物半导体层130b。
第一氧化物半导体层130a被设置在缓冲层125上，并且可以作为用于支撑第二氧化物半导体层130b的支撑层。第二氧化物半导体层130b可作为主沟道层。
作为支撑层的第一氧化物半导体层130a可以具有优良的膜稳定性和机械稳定性。第一氧化物半导体层130a可包括例如IGZO(InGaZnO)基、IGO(InGaO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、GZO(GaZnO)基或GO(GaO)基氧化物半导体材料中的至少一种，但是本公开的一个实施例不限于此。第一氧化物半导体层130a可以由本领域中已知的另一种氧化物半导体材料制成。
第二氧化物半导体层130b可由氧化物半导体材料制成，例如IZO(InZnO)基、TO(SnO)基、IO(InO)基、IGO(InGaO)基、ITO(InSnO)基、IGZO(InGaZnO)基、IGZTO(InGaZnSnO)基、GZTO(GaZnSnO)基、ITZO(InSnZnO)基或FIZO(FeInZnO)基氧化物半导体材料。例如，第二氧化物半导体层132可包括FIZO(FeInZnO)基氧化物半导体材料。然而，本公开的一个实施例不限于此示例，并且第二氧化物半导体层132可以由本领域中已知的另一种氧化物半导体材料制成。
图6是示出根据本公开的又一实施例的薄膜晶体管400的剖视图。
与图5中所示的薄膜晶体管300相比，图6中所示的薄膜晶体管400还包括位于第二氧化物半导体层130b上的第三氧化物半导体层130c。第三氧化物半导体层130c可由氧化物半导体材料制成。第三氧化物半导体层130c可以由与第一氧化物半导体层130a的材料相同的材料制成。
图7是示出根据本公开的又一实施例的薄膜晶体管500的剖视图。
图7的薄膜晶体管500包括位于基板110上的栅电极160、位于栅电极160上的栅极绝缘层140、位于栅极绝缘层140上的有源层130、连接到有源层130的源电极151以及与源电极151间隔开并连接到有源层130的漏电极152。参考图7，薄膜晶体管500还可包括蚀刻阻挡件145。
有源层130可包括氧化物半导体材料。
参考图7，栅电极160被设置在基板110和有源层130之间。如图7所示，其中栅电极160被设置在有源层130下方的结构被称为底部栅极结构。有源层130可包括铜离子。由于被包括在有源层130中的铜离子已经被描述过，为了避免重复，将省略其详细描述。
图8是示出根据本公开的又一实施例的薄膜晶体管600的剖视图。
如图8所示，有源层130可包括第一氧化物半导体层130a和位于第一氧化物半导体层130a上的第二氧化物半导体层130b，但本公开的又一实施例不限于此。有源层130还可包括被设置在第二氧化物半导体层130b上的第三氧化物半导体层130c。
下面，将参考图9来描述s因子。
图9是示出比较例和本公开的实施例的薄膜晶体管的阈值电压的图。
在图9中，“实施例1”是指根据本公开的一个实施例的薄膜晶体管的阈值电压图，该薄膜晶体管具有包含铜离子的有源层130。在图9中，“比较例1”是指具有不包含铜离子的有源层130的薄膜晶体管的阈值电压图。
图9的阈值电压图由关于薄膜晶体管的栅极电压VGS的漏极-源极电流IDS的值来表示。
在关于薄膜晶体管的栅极电压VGS的漏极-源极电流IDS的图中，s因子(亚阈值摆幅)是通过在阈值电压(Vth)时段的图线的斜率的反值得到的。例如，在薄膜晶体管的阈值电压(Vth)时段，s-因子可被用作指示关于栅极电压的漏极-源极电流的变化水平的指标。
当s因子变大时，在阈值电压Vth时段，关于栅极电压的漏极-源极电流IDS的变化率变慢。
图9示出了关于栅极电压VGS的漏极-源极电流IDS。在图9所示的图的阈值电压(Vth)时段，关于栅极电压VGS的漏极-源极电流IDS的图线中的反数是s因子。当s因子大时，关于栅极电压的漏极-源极电流IDS在阈值电压(Vth)时段的变化率是缓慢的。
当s因子变大时，由于在阈值电压(Vth)时段关于栅极电压的漏极-源极电流IDS的变化率变慢，通过调整栅极电压VGS容易调整漏极-源极电流IDS的大小。
在由电流驱动的显示设备中，例如在有机发光显示设备中，可以通过调整驱动薄膜晶体管的漏极-源极电流IDS的大小来控制像素的灰度。驱动薄膜晶体管的漏极-源极电流IDS的大小由栅极电压确定。因此，在电流驱动的有机发光显示设备中，当驱动TFT的s因子变大时，容易通过调整栅极电压来调节像素的灰度。
参考图9，可注意到，根据比较例1的薄膜晶体管的阈值电压图线的斜率在阈值电压0V附近大于根据实施例1的薄膜晶体管的阈值电压图线。
在阈值电压0V附近，根据实施例1的薄膜晶体管的漏极-源极电流IDS的变化率小于根据比较例1的薄膜晶体管的漏极-源极电流IDS的变化率。参考图9，根据本公开的一个实施例的薄膜晶体管100可具有0.2或更大的s因子。当使用根据本公开的一个实施例的薄膜晶体管100(其具有0.2或更大的s因子)时，可以容易地调整显示设备的灰度等级。
详细而言，当根据如实施例1那样的本公开的一个实施例的薄膜晶体管100被应用于显示设备时，漏极-源极电流IDS的大小可以通过调整栅极电压而容易地调整，并且作为结果，可以容易地调整像素的灰度。
下面，将参考图10A至图10G描述根据本公开的一个实施例的薄膜晶体管100的制造方法。
图10A至10G是根据本公开的一个实施例的薄膜晶体管的制造工艺图。
参考图10A，在基板110上形成光屏蔽层120。
参考图10B，在光屏蔽层120上形成缓冲层125，并且在缓冲层125上形成有源材料层130m。而且，在有源材料层130m上形成铜层135m。
有源材料层130m可包括氧化物半导体材料。有源材料层130m可以由氧化物半导体材料形成。有源材料层130m可由单层制成，或者可具有多层结构。
例如，形成有源材料层130m的步骤可包括在基板110上形成第一氧化物半导体材料层和在第一氧化物半导体材料层上形成第二氧化物半导体材料层。形成有源材料层130m的步骤还可包括在第二氧化物半导体材料层上形成第三氧化物半导体材料层。
铜层135m包括铜(Cu)。铜层135m可以由铜(Cu)制成。
参考图10C，有源材料层130m和铜层135m被图案化以形成有源层130和铜图案135。根据本公开的一个实施例，铜图案135可以具有2nm至5nm的厚度。当铜图案135的厚度小于2nm时，移除铜图案135后保留在有源层130中的铜离子的量可能太小。另一方面，当铜图案135的厚度超过5nm时，不容易移除铜图案135，或者可能需要很多时间来移除铜图案135。
参考图10D，铜图案135被移除。结果，有源层130的表面被暴露。铜图案135可以通过例如湿法蚀刻来移除。
根据本公开的一个实施例，在铜图案135被移除后，铜离子存在于有源层130的表面上。即使铜图案135被移除，铜离子也没有被完全移除。例如，在有源材料层130m和铜层135m之间的边界表面上，已经与构成有源材料层130m的材料结合的铜离子可以保留而不被移除。
参考图10E，有源层130被进行热处理。单价离子(Cu+)状态可通过热处理被氧化为二价离子(Cu2+)状态。例如，在有源层130中，铜离子可能以与氧(O)结合的状态存在，铜离子和氧(O)的结合状态可以通过热处理从Cu2O状态变为CuO状态。因此，铜离子可以在有源层130中形成人工缺陷。造成这种缺陷的铜离子可形成类似受主的陷阱，以增加薄膜晶体管100的s因子。
根据本公开的一个实施例，有源层130的热处理温度可以在250℃至350℃的范围内。当热处理温度低于250℃时，Cu2O转变为CuO的程度不足，由此有源层130的缺陷不足。出于这个原因，由于受主陷阱效应不足，薄膜晶体管100的s因子可能不会在很大范围内被增加。另一方面，当热处理温度超过350℃时，有源层130可能被高温损坏。
参考图10F，可以在有源层130上形成栅极绝缘层140，并且可以在栅极绝缘层140上形成栅电极160。
此外，有源层130可以通过使用栅电极160作为掩模的选择性导体化而被选择性地导体化。结果，有源层130的与栅电极160重叠的区域未被导体化，因此可成为沟道部分131，且有源层130的未与栅电极160重叠的区域被导体化，因此可成为第一连接部分132和第二连接部分133。
参考图10G，可以在栅电极160上形成层间绝缘层170，并且可以在层间绝缘层170上形成源电极151和漏电极152。因此，可以制成根据本公开的一个实施例的薄膜晶体管100。
图11A是示出有源层130的活化能Ea的图。根据本公开的一个实施例，活化能Ea的图可以由关于栅极电压VGS的活化能Ea来表示。
在图11A中，“Ea1”表示不包含铜离子的有源层130的活化能Ea，“Ea2”表示在薄膜晶体管100的制造步骤期间在图10E所示的有源层130的热处理步骤处热处理温度为150℃时的有源层130的活化能Ea，“Ea3”表示在薄膜晶体管100的制造步骤期间在图10E所示的有源层130的热处理步骤处热处理温度为230℃时的有源层130的活化能Ea，“Ea4”表示在薄膜晶体管100的制造步骤期间在图10E所示的有源层的热处理步骤处热处理温度为300℃时的有源层130的活化能Ea。
参考图11A，注意到当热处理温度为300℃时，需要大量的能量来激活有源层130的元素。因此，注意到当有源层130在300℃下进行热处理时，有源层130的稳定性得到改善。
而且，根据本公开的一个实施例，随着含铜离子的有源层130的热处理温度的增加，正偏压应力(PBTS)和迟滞被降低，由此注意到薄膜晶体管100和有源层130的稳定性得到改善。
图11B是示出有源层130的态密度(DOS)的图。根据本公开的一个实施例，态密度(DOS)的图由每单位体积和每单位能量的态数来表示。
在图11B中，“Dos1”表示不包含铜离子的有源层130的态密度(DOS)，“Dos2”表示在薄膜晶体管100的制造步骤期间在图10E所示的有源层130的制造步骤处热处理温度为150℃时的有源层130的态密度(DOS)，“Dos3”表示在薄膜晶体管100的制造步骤期间在图10E所示的有源层130的热处理步骤处热处理温度为230℃时的有源层130的态密度(DOS)，“Dos4”表示在薄膜晶体管100的制造步骤期间在10E中所示的有源层130的热处理步骤处热处理温度为300℃时的有源层130的态密度(DOS)。
参考图11B，注意到当热处理温度为300℃时，有源层130的态密度(DOS)是最高的。因此，当有源层130在300℃下进行热处理时，由于有源层130的态密度(DOS)高，有源层130的人工缺陷被形成，由此产生受主陷阱效应。结果，注意到薄膜晶体管100的s因子增加。
图12是示出根据本公开的又一实施例的显示设备700的示意图。
如图12所示，显示设备700包括显示面板310、栅极驱动器320、数据驱动器330和控制器340。
栅极线GL和数据线DL被设置在显示面板310中，并且像素P被设置在栅极线GL和数据线DL的相交区域中。通过驱动像素P来显示图像。
控制器340控制栅极驱动器320和数据驱动器330。
控制器340通过使用从外部系统(未示出)提供的信号，输出用于控制栅极驱动器320的栅极控制信号GCS和用于控制数据驱动器330的数据控制信号DCS。而且，控制器340对从外部系统输入的输入图像数据进行采样，对采样的数据进行重新对齐，并将重新对齐的数字图像数据RGB提供给数据驱动器330。
栅极控制信号GCS包括栅极启动脉冲(GSP)、栅极移位时钟(GSC)、栅极输出使能信号(GOE)、启动信号(Vst)和栅极时钟(GCLK)。另外，用于控制移位寄存器的控制信号可被包括在栅极控制信号GCS中。
数据控制信号DCS包括源极启动脉冲(SSP)、源极移位时钟信号(SSC)、源极输出使能信号(SOE)和极性控制信号(POL)。
数据驱动器330向显示面板310的数据线DL提供数据电压。详细而言，数据驱动器330将从控制器340输入的图像数据RGB转换为模拟数据电压，并将数据电压供应给数据线DL。
栅极驱动器320可包括移位寄存器350。
移位寄存器350通过使用从控制器340传送的启动信号和栅极时钟，按顺序向栅极线GL提供栅极脉冲并持续一帧。在这种情况下，一帧是指通过显示面板310输出一幅图像的时间段。栅极脉冲具有导通电压，该导通电压可使设置在像素P中的开关元件(薄膜晶体管)导通。
而且，移位寄存器350将能够关断开关元件的栅极关断信号提供给栅极线GL并持续一帧的另一时段内，此时栅极脉冲不被提供。在下文中，栅极脉冲和栅极关断信号将被统称为扫描信号SS或Scan。
根据本公开的一个实施例，栅极驱动器320可被封装在基板110上。以这种方式，栅极驱动器320被直接封装在基板110上的结构将被称为面板内栅极(GIP)结构。
图13是示出图12的任一个像素P的电路图，图14是示出图13的像素P的平面图，图15是沿图14的线I-I'截取的剖视图。
图13的电路图是包括作为显示元件710的有机发光二极管(OLED)的显示设备700的像素P的等效电路图。
像素P包括显示元件710和用于驱动显示元件710的像素驱动电路PDC。
图13的像素驱动电路PDC包括作为开关晶体管的第一薄膜晶体管TR1，以及作为驱动晶体管的第二薄膜晶体管TR2。
根据本公开的又一实施例的显示设备700可包括图1和图4至图8所示的薄膜晶体管100、200、300、400、500和600中的至少一种。图1和图4至图8所示的薄膜晶体管100、200、300、400、500和600中的至少一种可被用作作为驱动晶体管的第二薄膜晶体管TR2。
第一薄膜晶体管TR1被连接到栅极线GL和数据线DL，并且由通过栅极线GL提供的扫描信号SS导通或关断。
数据线DL向像素驱动电路PDC提供数据电压Vdata，并且第一薄膜晶体管TR1控制数据电压Vdata的施加。
驱动电源线PL向显示元件710提供驱动电压Vdd，并且第二薄膜晶体管TR2控制驱动电压Vdd。驱动电压Vdd是用于驱动作为显示元件710的有机发光二极管(OLED)的像素驱动电压。
当第一薄膜晶体管TR1被通过栅极线GL从栅极驱动器320施加的扫描信号SS导通时，通过数据线DL提供的数据电压Vdata被提供给与显示元件710连接的第二薄膜晶体管TR2的第二栅电极G2。数据电压Vdata被充入第二薄膜晶体管TR2的第二栅电极G2和第二源电极S2之间形成的第一电容器C1中。第一电容器C1是存储电容器Cst。
通过第二薄膜晶体管TR2提供给作为显示元件710的有机发光二极管(OLED)的电流的量根据数据电压Vdata来控制，由此可以控制从显示元件710发射的光的灰度。
参考图14和图15，第一薄膜晶体管TR1和第二薄膜晶体管TR2被设置在基板110上。
基板110可以由玻璃或塑料制成。具有柔性特性的塑料，例如，聚酰亚胺(PI)可被用作基板110。
光屏蔽层120被设置在基板110上。光屏蔽层120可屏蔽从外部入射的光以保护第一有源层A1和第二有源层A2。
缓冲层125被设置在光屏蔽层120上。缓冲层125由绝缘材料制成，并保护第一有源层A1和第二有源层A2免受外部水或氧气的影响。
第一薄膜晶体管TR1的第一有源层A1和第二薄膜晶体管TR2的第二有源层A2被设置在缓冲层125上。
第一有源层A1和第二有源层A2中的每一个可包括氧化物半导体材料。根据本公开的另一实施例，第一有源层A1和第二有源层A2是由氧化物半导体材料制成的氧化物半导体层。
栅极绝缘层140被设置在第一有源层A1和第二有源层A2上。栅极绝缘层140具有绝缘特性，并且将第一有源层A1和第二有源层A2分别与第一栅电极G1和第二栅电极G2分隔开。在图15中示出了未被图案化的栅极绝缘层140，但本公开的另一个实施例并不限于此。栅极绝缘层140可以如图1中所示被图案化。
第一薄膜晶体管TR1的第一栅电极G1和第二薄膜晶体管TR2的第二栅电极G2被设置在栅极绝缘层140上。
第一薄膜晶体管TR1的第一栅电极G1与第一薄膜晶体管TR1的第一有源层A1的至少一部分重叠。
第二薄膜晶体管TR2的第二栅电极G2与第二薄膜晶体管TR2的第二有源层A2的至少一部分重叠。
参考图14和图15，第一电容器C1的第一电容器电极C11与第一栅电极G1和第二栅电极G2被设置在同一层。第一栅电极G1和第二栅电极G2以及第一电容器电极C11可以通过使用相同材料的相同工艺一起制成。
在第一栅电极G1和第二栅电极G2以及第一电容器电极C11上设置有层间绝缘层170。
第一源电极S1和第二源电极S2以及第一漏电极D1和第二漏电极D2被设置在层间绝缘层170上。根据本公开的一个实施例，为了描述的方便，第一源电极S1和第二源电极S2以及第一漏电极D1和第二漏电极D2被区分开，并且第一源电极S1和第二源电极S2以及第一漏电极D1和第二漏电极D2可被可互换地使用。因此，第一源电极S1和第二源电极S2可以是第一漏电极D1和第二漏电极D2，且第一漏电极D1和第二漏电极D2可以是第一源电极S1和第二源电极S2。
在层间绝缘层170上设置有数据线DL和驱动电源线PL。第一薄膜晶体管TR1的第一源电极S1可以与数据线DL一体地形成。第二薄膜晶体管TR2的第二漏电极D2可以与驱动电源线PL一体地形成。
根据本公开的一个实施例，第一薄膜晶体管TR1的第一源电极S1和第一漏电极D1被彼此间隔开并与第一薄膜晶体管TR1的第一有源层A1连接。第二薄膜晶体管TR2的第二源电极S2和第二漏电极D2被彼此间隔开并与第二薄膜晶体管TR2的第二有源层A2连接。
详细而言，第一薄膜晶体管TR1的第一源电极S1通过第一接触孔H1与第一有源层A1的源极区接触。
第一薄膜晶体管TR1的第一漏电极D1通过第二接触孔H2与第一有源层A1的漏极区接触，并通过第三接触孔H3与第一电容器C1的第一电容器电极C11连接。
第二薄膜晶体管TR2的第二源电极S2在层间绝缘层170上延伸，因此其一部分作为第一电容器C1的第二电容器电极C12。第一电容器电极C11和第二电容器电极C12相互重叠，以形成第一电容器C1。
第二薄膜晶体管TR2的第二源电极S2通过第四接触孔H4与第二有源层A2的源极区接触。
第二薄膜晶体管TR2的第二漏电极D2通过第五接触孔H5与第二有源层A2的漏极区接触。
第一薄膜晶体管TR1包括第一有源层A1、第一栅电极G1、第一源电极S1和第一漏电极D1，并作为用于控制施加到像素驱动电路PDC的数据电压Vdata的开关晶体管。
第二薄膜晶体管TR2包括第二有源层A2、第二栅电极G2、第二源极S2和第二漏电极D2，并且作为用于控制施加到显示元件710的驱动电压Vdd的驱动晶体管。
在第一源电极S1和第二源电极S2、第一漏电极D1和第二漏电极D2、数据线DL和驱动电源线PL上设置有钝化层175。钝化层175使第一薄膜晶体管TR1和第二薄膜晶体管TR2的上部分平面化并保护第一薄膜晶体管TR1和第二薄膜晶体管TR2。
显示元件710的第一电极711被设置在钝化层175上。显示元件710的第一电极711通过形成在钝化层175中的第六接触孔H6与第二薄膜晶体管TR2的第二源电极S2连接。
在第一电极711的边缘处设置有堤层750。堤层750限定了显示元件710的光发射区域。
有机发光层712被设置在第一电极711上，并且第二电极713被设置在有机发光层712上。因此，显示元件710被完成。图15中所示的显示元件710是有机发光二极管(OLED)。因此，根据本公开的另一实施例的显示设备100是有机发光显示设备。
图16是示出根据本公开的又一实施例的显示设备800的像素P的电路图。
图16是示出有机发光显示设备的像素P的等效电路图。
图16中所示的显示设备800的像素P包括作为显示元件710的有机发光二极管(OLED)和用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
在像素P中，设置了用于向像素驱动电路PDC提供信号的信号线DL、GL、PL、RL和SCL。
数据电压Vdata被提供给数据线DL，扫描信号SS被提供给栅极线GL，用于驱动像素的驱动电压Vdd被提供给驱动电源线PL，参考电压Vref被提供给参考线RL，并且感测控制信号SCS被提供给感测控制线SCL。
参考图16，假设第(n)个像素P的栅极线为“GLn”，则与第(n)个像素P相邻的第(n-1)个像素P的栅极线为“GLn-1”，且第(n-1)个像素P的栅极线“GLn-1”作为第(n)个像素P的感测控制线SCL。
像素驱动电路PDC包括例如与栅极线GL和数据线DL连接的第一薄膜晶体管TR1(开关晶体管)、用于根据通过第一薄膜晶体管TR1传送的数据电压Vdata来控制输出到显示元件710的电流大小的第二薄膜晶体管TR2(驱动晶体管)以及用于感测第二薄膜晶体管TR2的特性的第三薄膜晶体管TR3(参考晶体管)。
第一电容器C1被设置在第二薄膜晶体管TR2的第二栅极G2和显示元件710之间。第一电容器C1被称为存储电容器Cst。
第一薄膜晶体管TR1由提供给栅极线GL的扫描信号SS导通，以将提供给数据线DL的数据电压Vdata传送到第二薄膜晶体管TR2的第二栅电极G2。
第三薄膜晶体管TR3连接到第二薄膜晶体管TR2和显示元件710之间的第一节点n1以及参考线RL，并且因此由感测控制信号SCS导通或关断，并且在感测时段内感测作为驱动晶体管的第二薄膜晶体管TR2的特性。
与第二薄膜晶体管TR2的第二栅电极G2连接的第二节点n2与第一薄膜晶体管TR1连接。第一电容器C1形成在第二节点n2和第一节点n1之间。
当第一薄膜晶体管TR1被导通时，通过数据线DL提供的数据电压Vdata被提供给第二薄膜晶体管TR2的第二栅电极G2。数据电压Vdata被充入形成于第二薄膜晶体管TR2的第二栅电极G2和第二源电极S2之间的第一电容器C1中。
当第二薄膜晶体管TR2被导通时，根据用于驱动像素的驱动电压Vdd通过第二薄膜晶体管TR2向显示元件710提供电流，由此从显示元件710输出光。
根据本公开的又一实施例的显示设备800可包括图1和图4至图8中所示的薄膜晶体管100、200、300、400、500和600中的至少一种。图1和图4至图8所示的薄膜晶体管100、200、300、400、500和600中的任一种可用作第二薄膜晶体管TR2。
图17是示出根据本公开的又一实施例的显示设备900的像素的电路图。
图17中所示的显示设备900的像素P包括作为显示元件710的有机发光二极管(OLED)和用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
像素驱动电路PDC包括薄膜晶体管TR1、TR2、TR3和TR4。
在像素P中，设置了用于向像素驱动电路PDC提供驱动信号的信号线DL、EL、GL、PL、SCL和RL。
与图16的像素P相比，图17的像素P还包括发射控制线EL。发射控制信号EM被提供给发射控制线EL。
而且，与图16的像素驱动电路PDC相比，图17的像素驱动电路PDC还包括第四薄膜晶体管TR4，该第四薄膜晶体管是用于控制第二薄膜晶体管TR2的光发射时序的发射控制晶体管。
参考图17，假设第(n)个像素P的栅极线为“GLn”，则与第(n)个像素P相邻的第(n-1)个像素P的栅极线为“GLn-1”，并且第(n-1)个像素P的栅极线“GLn-1”作为第(n)个像素P的感测控制线SCL。
第一电容器C1被定位在第二薄膜晶体管TR2的第二栅电极G2和显示元件710之间。第二电容器C2被定位在第四薄膜晶体管TR4的一个端子(向其提供驱动电压Vdd)和显示元件710的一个电极之间。
第一薄膜晶体管TR1通过提供给栅极线GL的扫描信号SS被导通，以将提供给数据线DL的数据电压Vdata传送到第二薄膜晶体管TR2的第二栅电极G2。
第三薄膜晶体管TR3连接到参考线RL，因此通过感测控制信号SCS被导通或关断，并在感测时段内感测作为驱动晶体管的第二薄膜晶体管TR2的特性。
第四薄膜晶体管TR4根据发射控制信号EM将驱动电压Vdd传输到第二薄膜晶体管TR2，或者屏蔽驱动电压Vdd。当第四薄膜晶体管TR4被导通时，电流被提供给第二薄膜晶体管TR2，由此从显示元件710输出光。
根据本公开的又一实施例的显示设备900可包括图1和图4至图8中所示的薄膜晶体管100、200、300、400、500和600中的至少一种。
根据本公开的又一实施例的像素驱动电路PDC除了上述结构外还可以形成各种结构。像素驱动电路PDC可包括例如五个或更多个薄膜晶体管。
图18是示出根据本公开的又一实施例的显示设备1000的像素P的电路图。
图18的显示设备1000是液晶显示设备。
图18所示的显示设备1000的像素P包括像素驱动电路PDC和与像素驱动电路PDC连接的液晶电容器Clc。液晶电容器Clc对应于显示元件。
像素驱动电路PDC包括与栅极线GL和数据线DL连接的薄膜晶体管TR，以及连接在薄膜晶体管TR和公共电极372之间的存储电容器Cst。液晶电容器Clc与存储电容器Cst并联在薄膜晶体管TR和公共电极372之间。
液晶电容器Clc充有通过薄膜晶体管TR提供给像素电极的数据信号和提供给公共电极372的公共电压Vcom之间的差分电压，并且根据已充的电压通过驱动液晶来控制光透射量。存储电容器Cst稳定地保持在液晶电容器Clc中已充的电压。
根据本公开的又一实施例的显示设备1000可包括图1和图4至图8所示的薄膜晶体管100、200、300、400、500和600中的至少一种。
根据本公开，可获得以下有利的效果。
根据本公开的一个实施例的薄膜晶体管可具有大的s因子。
根据本公开的一个实施例的薄膜晶体管包括在表面上具有缺陷状态的有源层。包括在表面上具有缺陷状态的有源层的薄膜晶体管可以具有大的s-因子。
根据本公开的一个实施例，可以在有源层的表面上设置Cu离子，并且可以对有源层进行热处理，由此可以制造包括在表面上具有缺陷状态的有源层的薄膜晶体管。
由于根据本公开的一个实施例的薄膜晶体管包括含有被设置在表面上的Cu离子的有源层，因此该薄膜晶体管可以具有大的s因子。
根据本公开的一个实施例的薄膜晶体管可被用作显示设备的驱动元件，并且包括这样的薄膜晶体管的显示设备可以表示灰度，并且可以具有优良的显示质量。
对于本领域的技术人员来说，显然上述的本公开不受上述实施例和附图的限制，并且在本公开中可以进行各种替换、修改和变化而不背离本公开的精神或范围。因此，本公开的范围是由所附的权利要求限定，且旨在从权利要求的含义、范围和等同构思引出的所有变化或修改都属于本公开的范围。

Claims (18)

1.一种薄膜晶体管，包括：
有源层；和
与所述有源层间隔开并至少部分与所述有源层重叠的栅电极，
其中，所述有源层包括铜离子，并且在所述有源层的至少一部分中沿其厚度方向具有铜离子的浓度梯度。
2.根据权利要求1所述的薄膜晶体管，其中，所述铜离子的浓度在所述有源层的表面上是一致的。
3.根据权利要求1所述的薄膜晶体管，其中，所述铜离子的浓度在距离所述有源层的表面相同深度的不同点处是相同的。
4.根据权利要求1所述的薄膜晶体管，其中，所述有源层被设置在基板上，并且所述铜离子的浓度在所述有源层中沿朝向所述基板的方向降低。
5.根据权利要求1所述的薄膜晶体管，其中，所述铜离子包括Cu+和Cu2+。
6.根据权利要求5所述的薄膜晶体管，其中，在所述有源层中Cu2+的浓度高于Cu+的浓度。
7.根据权利要求1所述的薄膜晶体管，其中，在所述有源层中所述铜离子的浓度为0.1at％至0.18at％。
8.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括氧化物半导体材料。
9.根据权利要求1所述的薄膜晶体管，其中，所述有源层包括：
第一氧化物半导体层；和
位于所述第一氧化物半导体层上的第二氧化物半导体层。
10.根据权利要求9所述的薄膜晶体管，其中，所述有源层还包括位于所述第二氧化物半导体层上的第三氧化物半导体层。
11.根据权利要求1所述的薄膜晶体管，其中，所述薄膜晶体管具有0.2或更大的s因子。
12.一种显示设备，包括根据权利要求1至11中的任一项所述的薄膜晶体管。
13.一种薄膜晶体管的制造方法，所述制造方法包括：
在基板上形成有源材料层；
在所述有源材料层上形成铜层；
通过对所述有源材料层和所述铜层进行图案化而形成有源层和铜图案；
移除所述铜图案；以及
对所述有源层进行热处理。
14.根据权利要求13所述的制造方法，其中，在移除所述铜图案后，铜离子存在于所述有源层的表面上。
15.根据权利要求13所述的制造方法，其中，所述铜图案具有2nm至5nm的厚度。
16.根据权利要求13所述的制造方法，其中，所述热处理是在250℃至350℃的温度下进行的。
17.根据权利要求13所述的制造方法，其中，形成所述有源材料层包括：
在所述基板上形成第一氧化物半导体材料层；和
在所述第一氧化物半导体材料层上形成第二氧化物半导体材料层。
18.根据权利要求17所述的制造方法，其中，形成所述有源材料层还包括在所述第二氧化物半导体材料层上形成第三氧化物半导体材料层。
CN202210898059.1A 2021-07-29 2022-07-28 薄膜晶体管、其制造方法和包括薄膜晶体管的显示设备 Pending CN115692509A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210099640A KR20230018012A (ko) 2021-07-29 2021-07-29 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR10-2021-0099640 2021-07-29

Publications (1)

Publication Number Publication Date
CN115692509A true CN115692509A (zh) 2023-02-03

Family

ID=85038481

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210898059.1A Pending CN115692509A (zh) 2021-07-29 2022-07-28 薄膜晶体管、其制造方法和包括薄膜晶体管的显示设备

Country Status (3)

Country Link
US (1) US20230033999A1 (zh)
KR (1) KR20230018012A (zh)
CN (1) CN115692509A (zh)

Also Published As

Publication number Publication date
KR20230018012A (ko) 2023-02-07
US20230033999A1 (en) 2023-02-02

Similar Documents

Publication Publication Date Title
CN114628528A (zh) 薄膜晶体管及包括薄膜晶体管的显示装置
US20230079262A1 (en) Thin film transistor, fabricating method thereof and display device comprising the same
US20220199829A1 (en) Thin Film Transistor and Display Apparatus Comprising the Same
TWI791182B (zh) 薄膜電晶體、其製造方法以及包含其之顯示設備
CN113054034B (zh) 薄膜晶体管及其制造方法、包括薄膜晶体管的显示设备
CN114695559A (zh) 薄膜晶体管、制造薄膜晶体管的方法和包括薄膜晶体管的显示装置
CN115692509A (zh) 薄膜晶体管、其制造方法和包括薄膜晶体管的显示设备
US20230071215A1 (en) Thin Film Transistor, Fabrication Method Thereof, and Display Apparatus Comprising the Same
TWI820891B (zh) 薄膜電晶體、其製造方法以及包含其的顯示裝置
US20230165057A1 (en) Thin film transistor, thin film transistor substrate and display apparatus
US20240204108A1 (en) Thin Film Transistor, Manufacturing Method Thereof and Display Apparatus Comprising the Same
US20230070485A1 (en) Thin film transistor array, fabrication method thereof, and display apparatus comprising the thin film transistor
US20230073848A1 (en) Thin Film Transistor Array, Fabrication Method Thereof, and Display Apparatus Comprising the Thin Film Transistor Array
US20240213375A1 (en) Thin film transistor and display apparatus comprising the same
US20230134901A1 (en) Thin Film Transistor and Display Device Comprising the Same
US20240222523A1 (en) Thin film transistor, method for manufacturing the same and display apparatus comprising the same
US20230071089A1 (en) Thin film transistor, fabrication method thereof, and display apparatus comprising the same
US20230076003A1 (en) Thin film transistor and display apparatus comprising the same
US20230111218A1 (en) Thin film transistor and display device comprising the same
KR20220093422A (ko) 박막 트랜지스터 기판 및 이를 포함하는 표시장치
KR20230034834A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20240110132A (ko) 박막 트랜지스터 기판 및 이를 포함하는 표시장치
CN116259651A (zh) 显示装置
CN114361260A (zh) 薄膜晶体管、制造薄膜晶体管的方法和包括薄膜晶体管的显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination