KR20220093422A - 박막 트랜지스터 기판 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 면 및 상기 제1 면 반대쪽의 제2 면을 갖는 기판, 상기 기판의 상기 제1 면 상의 도전재층, 상기 도전재층과 이격되어 상기 도전재층과 적어도 일부 중첩하는 액티브층, 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극 및 상기 기판의 상기 제2 면 상의 배면 전극을 포함하며, 상기 액티브층은 채널부를 가지며, 상기 채널부는 상기 도전재층과 중첩하고, 상기 도전재층은 플로우팅(floating) 상태이며, 상기 배면 전극은 상기 도전재층과 중첩하는 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판을 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(210) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다.
그런데, 산화물 반도체 박막 트랜지스터에서는 문턱전압의 변화가 발생할 수 있다. 따라서, 산화물 반도체 박막 트랜지스터가 사용되는 제품의 구동 안정성을 위하여, 산화물 반도체 박막 트랜지스터의 문턱전압이 일정하게 유지되도록 하거나, 문턱전압을 조정하는 것이 필요한 경우가 있다.
본 발명의 일 실시예는, 박막 트랜지스터의 문턱전압을 조정할 수 있는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 다른 일 실시예는, 기판의 제1 면에 배치된 도전재층 및 기판의 제2 면에 배치된 배면 전극을 이용하여, 박막 트랜지스터의 문턱전압을 조정할 수 있는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 다른 일 실시예는, 기판의 제1 면에 도전재층을 배치하고, 기판의 제2 면에 배면 전극을 배치하고, 배면 전극에 소정의 전압을 인가하여, 박막 트랜지스터의 문턱전압을 조정할 수 있도록 구성된 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 이러한 박막 트랜지스터 기판을 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 제1 면 및 상기 제1 면 반대쪽의 제2 면을 갖는 베이스 기판, 상기 베이스 기판의 상기 제1 면 상의 도전재층, 상기 도전재층과 이격되어, 상기 도전재층과 적어도 일부 중첩하는 액티브층, 상기 액티브층과 이격되어, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극 및 상기 베이스 기판의 상기 제2 면 상의 배면 전극을 포함하며, 상기 액티브층은 채널부를 가지며, 상기 채널부는 상기 도전재층과 중첩하고, 상기 도전재층은 플로우팅(floating) 상태이며, 상기 배면 전극은 상기 도전재층과 중첩하는, 박막 트랜지스터 기판을 제공한다.
상기 도전재층은 광차단 특성을 가질 수 있다.
상기 도전재층은 금속을 포함할 수 있다.
상기 배면 전극은 광투과성을 가질 수 있다.
상기 베이스 기판은, 유리 및 고분자 수지 중 적어도 하나를 포함할 수 있다.
상기 액티브층은 산화물 반도체 물질을 포함할 수 있다.
박막 트랜지스터 기판은, 상기 배면 전극에 전압을 인가하는 배면 전극 구동부를 더 포함할 수 있다.
상기 박막 트랜지스터 기판은, 10㎛ 내지 190㎛의 문턱전압 보정 계수를 가질 수 있다. 여기서, 문턱전압 보정계수는, 상기 베이스 기판의 두께를 "T", 상기 베이스 기판의 유전상수(dielectric constant)를 k라 할 때, 다음 식 1로 표현된다.
[식 1]
문턱전압 보정계수 = T/k
상기 박막 트랜지스터 기판은, 20㎛ 내지 100㎛의 문턱전압 보정 계수를 가질 수 있다.
상기 베이스 기판은 50 ㎛ 내지 900 ㎛의 두께를 가질 수 있다.
상기 베이스 기판은 2 내지 6의 유전상수(dielectric constant)를 가질 수 있다.
상기 배면 전극에 -24 volt 내지 +24 volt의 전압이 인가되도록 설계될 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
본 발명의 다른 일 실시예는, 상기 박막 트랜지스터 기판을 포함하는, 표시장치를 제공한다.
본 발명의 일 실시예에 따르면, 기판의 제1 면에 도전재층을 배치하고, 기판의 제2 면에 배면 전극을 배치하고, 배면 전극의 전압을 조정함으로써 박막 트랜지스터의 문턱전압을 조정할 수 있다. 본 발명의 일 실시예에 따르면, 내부 보상회로 또는 외부 보상회로 없이, 기판의 제2 면에 배면 전극을 이용하여 박막 트랜지스터의 문턱전압을 조정할 수 있다.
본 발명의 일 실시예에 따르면, 기판의 제1 면에 도전재층을 배치하고, 기판의 제2 면에 배면 전극을 배치하고, 배면 전극의 전압을 조정함으로써, 박막 트랜지스터의 문턱전압이 변화(shift)를 조정할 수 있다. 본 발명의 일 실시예에 따르면, 내부 보상회로 또는 외부 보상회로 없이, 기판의 제2 면에 배면 전극을 이용하여, 박막 트랜지스터의 문턱전압이 보정될 수 있다.
본 발명의 일 실시예에 따른 표시장치 상기와 같은 박막 트랜지스터를 포함하여, 안정적인 표시 성능을 발휘할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배면에 대한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배면에 대한 다른 평면도이다.
도 6a 및 도 6b는 각각, 도 4의 I-I'를 따라 자른 단면도이다.
도 7a 및 도 7b는 각각 박막 트랜지스터의 문턱전압의 이동(shift)를 설명하는 그래프이다.
도 8은 네거티브(-) 방향으로 이동(shift)된 문턱전압(Vth)이 보정되는 것을 설명하는 그래프이다.
도 9는 포지티브(+) 방향으로 이동(shift)된 문턱전압(Vth)이 보정되는 것을 설명하는 그래프이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 11는 도 10의 어느 한 화소에 대한 회로도이다.
도 12는 도 11의 화소에 대한 평면도이다.
도 13은 도 12의 II-II'를 따라 자른 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 단면도이다.
도 1를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은, 베이스 기판(110), 도전재층(120), 액티브층(130), 게이트 전극(160) 및 배면 전극(180)을 포함한다.
베이스 기판(110)은 유리 및 고분자 수지 중 적어도 하나를 포함할 수 있다. 예를 들어, 베이스 기판(110)으로 유리 기판 또는 고분자 수지 기판이 사용될 수 있다. 고분자 수지 기판으로 플라스틱 기판이 있다. 플라스틱 기판은, 플렉서블 특성을 갖는 투명 고분자 수지인 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리에스테르, 폴리에틸렌테레프탈레이트(PET) 및 폴리스트렌(PS) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 베이스 기판(110)은 2 내지 6의 유전상수(dielectric constant)를 가질 수 있다. 베이스 기판(110)으로, 예를 들어, 유리 기판 또는 폴리이미드(PI) 기판이 사용될 수 있다.
베이스 기판(110)은 제1 면(111)과 제2 면(112)를 가진다. 베이스 기판(110)의 어느 한 면을 제1 면(111)이라 하고, 제1 면(111)의 반대쪽 면을 제2 면(112)이라 한다.
베이스 기판(110)의 제1 면(111) 상에 도전재층(120)이 배치된다. 도전재층(120)은 광차단 특성을 가질 수 있다. 도전재층(120)은 베이스 기판(110)으로부터 입사되는 광을 차단하여, 액티브층(130)을 보호할 수 있다. 도전재층(120)을 차광층이라고도 한다.
도전재층(120)은 금속을 포함할 수 있다. 도전재층(120)은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 도전재층(120)은 단일층으로 이루어질 수도 있고, 다층 구조를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 도전재층(120)은 플로우팅(floating) 상태이다. 본 발명의 일 실시예에서, 플로우팅(floating) 상태는 어떤 구성요소가 다른 구성요소와 전기적으로 연결되지 않은 상태를 의미한다. 본 발명의 일 실시예에서, 도전재층(120)이 플로우팅(floating) 상태라는 것은, 도전재층(120)이 다른 구성요소와 전기적으로 연결되지 않고, 전기적으로 고립된 상태를 의미한다.
본 발명의 일 실시예에 따른 도전재층(120)이 플로우팅(floating) 상태라고 하더라도, 도전재층(120)은 다른 구성요소에 의하여 전기적으로 영향을 받을 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 도전재층(120)은 다른 구성요소에 의하여 형성된 전계에 영향을 받을 수 있다. 또한, 도전재층(120)은 대전(electrical charge)될 수 있으며, 정전유도(electrostatic induction)될 수 있다.
도전재층(120) 상에 버퍼층(125)이 배치된다. 버퍼층(125)은 베이스 기판(110)의 제1 면(111) 및 도전재층(120)의 상면을 커버한다. 버퍼층(125)은 절연성을 가지며 액티브층(130)을 보호한다. 버퍼층(125)을 보호층 또는 절연층이라고도 한다.
버퍼층(125)은 절연성을 갖는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 실리케이트 (Hf-SiOx) 및 지르코늄 실리케이트 (Zr-SiOx) 중 적어도 하나를 포함할 수 있다.
액티브층(130)은 버퍼층(125) 상에 배치된다. 액티브층(130)은 도전재층(120)과 이격되어, 도전재층(120)과 적어도 일부 중첩한다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함한다. 본 발명의 일 실시예에 따르면, 액티브층(130)은, 예를 들어, 산화물 반도체 물질로 이루어진 산화물 반도체층이다.
액티브층(130)은, ZO(ZnO)계, IZO계(InZnO)계, IGZO(InGaZnO)계, TO(SnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계, IO(InO)계 및 ITZO(InSnZnO) 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 보다 구체적으로, 액티브층(130)은, ZO(ZnO)계, IZO계(InZnO)계, IGZO(InGaZnO)계 및 TO(SnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
액티브층(130)은 단일막 구조를 가질 수도 있고, 복수 개의 산화물 반도층으로 이루어진 다층막 구조를 가질 수도 있다(도 3 참조).
본 발명의 일 실시예에 따르면, 액티브층(130)은 채널부(131), 제1 연결부(132) 및 제2 연결부(133)을 포함한다. 액티브층(130)의 선택적 도체화에 의하여 제1 연결부(132) 및 제2 연결부(133)가 형성될 수 있다. 제1 연결부(132) 및 제2 연결부(133)는 일반적으로 채널부(131)의 양쪽에 배치된다.
채널부(131)는 반도체 특성을 갖는다. 채널부(131)는 도전재층(120)과 중첩한다. 도전재층(120)은 베이스 기판(110)으로부터 입사되는 광이 액티브층(130)의 채널부(131)에 도달하는 것을 방지하여, 채널부(131)를 보호할 수 있다. 또한, 채널부(131)는 게이트 전극(160)과 중첩한다.
액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140)은 절연성 물질을 포함하는데, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 실리케이트 (Hf-SiOx), 지르코늄 실리케이트 (Zr-SiOx) 중 적어도 하나를 포함할 도 있다.
게이트 절연막(140) 상에 게이트 전극(160)이 배치된다. 게이트 전극(160)은 액티브층(130)과 이격되어, 액티브층(130)과 적어도 일부 중첩한다. 게이트 전극(160)은 액티브층(130)의 채널부(131)와 중첩한다.
게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(160) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연 물질로 이루어진 절연층이다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(151) 및 드레인 전극(152)이 배치된다. 소스 전극(151)과 드레인 전극(152)은 서로 이격되어 각각 액티브층(130)과 연결된다. 소스 전극(151)과 드레인 전극(152)은 층간 절연막(170)에 형성된 콘택홀을 통하여 각각 액티브층(130)과 연결된다.
소스 전극(151) 및 드레인 전극(152)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(151) 및 드레인 전극(152)은 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다층으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(160)을 마스크로 하는 선택적 도체화에 의하여, 액티브층(130)이 선택적으로 도체화될 수 있다.
액티브층(130) 중 게이트 전극(160)과 중첩하는 영역은 도체화되지 않아 채널부(131)가 된다. 액티브층(130) 중 게이트 전극(160)과 중첩하지 않는 영역은 도체화되어 제1 연결부(132) 및 제2 연결부(133)가 된다.
본 발명의 일 실시예에 따르면, 예를 들어, 플라즈마 처리 또는 드라이 에치에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 이 때, 도핑된 영역이 도체화된다. 도핑을 위하여, 예를 들어, 붕소(B) 이온, 인(P) 이온, 비소(As) 이온 및 안티모니(Sb) 이온 중 적어도 하나에 의하여 도핑이 이루어질 수 있다. 또한, 광조사에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 연결부(132) 및 제2 연결부(133) 중 어느 하나는 소스 영역이 되고, 다른 하나는 드레인 영역이 될 수 있다. 소스 영역은 소스 전극(151)과 연결되는 소스 연결부 역할을 할 수 있다. 드레인 영역은 드레인 전극(152)과 연결되는 드레인 연결부 역할을 할 수 있다.
도면에 도시된 제1 연결부(132)와 제2 연결부(133)는 설명의 편의를 위하여 구별된 것일 뿐, 제1 연결부(132)와 제2 연결부(133)는 서로 바뀔 수도 있다. 제1 연결부(132)가 소스 영역이 되고, 제2 연결부(133)가 드레인 영역이 될 수 있다. 또한, 제1 연결부(132)가 드레인 영역이 되고, 제2 연결부(133)가 소스 영역이 될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 연결부(132)가 소스 전극 역할을 할 수도 있고, 드레인 전극 역할을 할 수도 있다. 또한, 제2 연결부(133)가 드레인 전극 역할을 할 수도 있고, 소스 전극 역할을 할 수도 있다.
액티브층(130), 게이트 전극(160), 소스 전극(151) 및 드레인 전극(152)에 의하여 박막 트랜지스터(TFT)가 형성된다. 도 1을 참조하면, 액티브층(130)은 베이스 기판(110)과 게이트 전극(160) 사이에 배치된다. 도 1에 도시된 바와 같이, 게이트 전극(160)이 액티브층(130)의 상부에 배치된 박막 트랜지스터를 탑 게이트 구조의 박막 트랜지스터(TFT)라고 한다.
본 발명의 일 실시예에 따르면, 베이스 기판(110)의 제2 면(112) 상에 배면 전극(180)이 배치된다. 배면 전극(180)은 도전재층(120)과 중첩한다. 도전재층(120)은 배면 전극(180)에 의하여 형성되는 전계(electric field)에 영향을 받는 영역 내에 배치된다.
본 발명의 일 실시예에 따르면, 도전재층(120)의 전체 영역이 배면 전극(180)과 중첩할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 배면 전극(180)에 의하여 형성되는 전계에 영향을 받는 영역 내에 배치되는 조건 하에서, 도전재층(120)의 일부가 배면 전극(180)과 중첩할 수도 있다.
배면 전극(180)은 광투과성을 가질 수 있다. 배면 전극(180)은 투명 도전성 산화물(Transparent Conductive Oxide; TCO)에 의하여 만들어질 수 있다. 배면 전극(180)은, 예를 들어, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, IZO계(InZnO)계, IO(InO)계, ZO(ZnO)계, TO(SnO)계, IGO(InGaO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계 및 ITZO(InSnZnO) 투명 전도성 산화물(TCO) 중 적어도 하나를 포함할 수 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 배면 전극(180)이 금속으로 만들어질 수도 있다. 또한, 배면 전극(180)은 광 차단 특성을 가질 수도 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은, 배면 전극(180)에 전압을 인가하는 배면 전극 구동부(190)(도 6a 및 6b) 참조)을 더 포함할 수 있다. 도 6a 및 도 6b에 도시된 배면 전극 구동부(190)은 박막 트랜지스터(TFT)를 구동하는 수단과 일체로 형성될 수도 있고, 별도로 형성될 수도 있다. 도 6a 및 도 6b에 도시된 배면 전극 구동부(190)은 박막 트랜지스터 기판(100)의 다른 구성요소를 구동하기 위한 수단들과 함께 형성될 수도 있고, 독립적으로 형성될 수도 있다.
본 발명의 일 실시예에 따르면, 배면 전극(180)에 전압이 인가된다. 예를 들어, 배면 전극 구동부(190)에 의하여 배면 전극(180)에 전압이 인가될 수 있다. 배면 전극(180)에 전압이 인가되면, 배면 전극(180)에 인가된 전압에 의하여 전계(electric field)가 형성되고, 도전재층(120)에 정전 유도(electrostatic induction) 또는 대전 유도(electrical charge indcuction) 현상이 발생될 수 있다. 구체적으로, 배면 전극(180)에 인가된 전압에 의하여 형성된 전계(electric field)가 도전재층(120)의 전하에 영향을 미쳐, 도전재층(120)이 정전 유도 또는 대전 유도될 수 있다.
도전재층(120)이 정전 유도 또는 대전 유도되는 경우, 도전재층(120)에서 전계가 발생할 수 있고, 도전재층(120)에서 발생된 전계는 액티브층(130)의 채널부(131)에 영향을 미칠 수 있다.
본 발명의 일 실시예에 따르면, 배면 전극(180)에 인가된 전압에 의하여 도전재층(120)이 정전 유도 또는 대전 유도되는 경우, 도전재층(120)은 액티브(130)의 채널부(131)에 대하여 하부 게이트 전극과 같은 역할을 할 수 있다. 그 결과, 박막 트랜지스터(TFT)의 문턱 전압이 변할 수 있다. 본 발명의 일 실시예에 따르면, 배면 전극(180)에 인가되는 전압에 따라, 박막 트랜지스터(TFT)의 문턱 전압이 네거티브(-) 방향 또는 포지티브(+) 방향으로 이동할 수 있다.
박막 트랜지스터(TFT)의 제조과정 또는 사용 과정에서의 전기적, 기계적 또는 환경적 원인으로 인하여, 박막 트랜지스터(TFT)의 문턱전압(Vth)이, 원하는 값, 예를 들어, O volt(V)가 되지 못하고, 네거티브(-) 방향 또는 포지티브(+) 방향으로 이동할 수 있다. 이와 같이, 박막 트랜지스터(TFT)의 문턱전압(Vth)이 변하는 경우, 박막 트랜지스터(TFT)의 안정성이 저하되고, 또한, 박막 트랜지스터(TFT)를 사용하는 제품의 안정성이 저하된다.
따라서, 본 발명의 일 실시예에 따르면, 박막 트랜지스터(TFT)의 문턱전압(Vth)이 네거티브(-) 방향으로 이동한 경우, 배면 전극(180)에 전압을 인가하여, 박막 트랜지스터(TFT)의 문턱 전압이 포지티브(+) 방향으로 이동하도록 하여, 박막 트랜지스터(TFT)의 문턱전압이 최종적으로 원하는 전압, 예를 들어, 0 volt가 되도록 하거나, O volt에 가깝게 되도록 한다.
또한, 본 발명의 일 실시예에 따르면, 박막 트랜지스터(TFT)의 문턱전압(Vth)이 포지티브(+) 방향으로 이동한 경우, 배면 전극(180)에 전압을 인가하여, 박막 트랜지스터(TFT)의 문턱 전압이 네거티브(-) 방향으로 이동하도록 하여, 박막 트랜지스터(TFT)의 문턱전압이 최종적으로 원하는 전압, 예를 들어, 0 volt 또는 O volt와 가까운 전압이 되도록 한다.
본 발명의 일 실시예에 따라, 배면 전극(180)에 전압을 인가하여 박막 트랜지스터(TFT)의 문턱전압(Vth)을 원하는 값으로 이동시키는 것을 "문턱전압 보정"이라고 한다.
본 발명의 일 실시예에 따르면, 베이스 기판(110)이 유리로 만들어질 수도 있고, 폴리이미드(PI)로 만들어질 수도 있다. 본 발명의 일 실시예에 따르면, 베이스 기판(110)의 두께를 "T", 유전상수(dielectric constant)를 k라 할 수 있고, 박막 트랜지스터(TFT)의 문턱전압(Vth)을 ΔVth 만큼 이동시키기 위해 배면 전극(180)에는 "X volt"의 전압이 인가될 수 있다. 여기서, ΔVth는 제품에 요구되는 문턱전압과 실제 박막 트랜지스터(TFT)의 문턱전압(Vth)의 차이로, 문턱전압의 오차에 해당된다. 전압 "X volt"는 제품에서 요구되는 문턱전압(SPEC Vth)과 박막 트랜지스터(TFT)의 실제 문턱전압의 차이를 보정하기 위해, 배면 전극(180)에 인가되는 전압입니다. 실험결과 X의 값은 다음과 같은 관계를 가진다는 것을 확인하였다.
[실험식]
X = (A/k)*T*ΔVth
여기서, A는 실험 상수이며, k는 유전상수(dielectric constant), T는 기판의 두께(㎛), ΔVth는 제품에서 요구되는 문턱전압(SPEC Vth)와 실제 박막 트랜지스터의 문턱전압(Vth)의 차이이다[(Vth)-(SPEC Vth)]. 본 발명의 일 실시예에 따르면, A는, 예를 들어, 0.005/㎛ 내지 0.2/㎛의 범위일 수 있고, 0.01/㎛ 내지 0.02/㎛의 범위일 수도 있다.
본 발명자들은 상기의 실험식으로부터 다음 식 1로 표현되는 문턱전압 보정계수를 산출하였다.
[식 1]
문턱전압 보정계수 = T/k
식 1에서, T는 베이스 기판(110)의 두께이고, k는 베이스 기판(110)의 유전상수(dielectric constant)이다. 본 발명의 일 실시예에 따르면, 문턱전압 보정계수는 "㎛" 단위를 가질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 10㎛ 내지 190㎛의 문턱전압 보정계수를 가질 수 있다. 문턱전압 보정계수가 10㎛인 경우 박막 트랜지스터 기판(100)의 제조가 용이하지 않다. 문턱전압 보정계수가 190㎛를 초과하는 경우, 문턱전압 보정을 위하여 배면 전극(180)에 높은 전압을 인가하여야 하기 때문에 실효성이 저하된다.
본 발명의 다른 일 실시예에 따르면, 박막 트랜지스터 기판(100)은 20㎛ 내지 100㎛의 문턱전압 보정계수를 가질 수 있다.
본 발명의 일 실시예에 따르면, 베이스 기판(110)은 2 내지 6의 유전상수(dielectric constant)를 가질 수 있다. 베이스 기판(110)의 유전상수는 베이스 기판(110)의 종류 및 제조 방법에 따라 달라질 수 있다.
본 발명의 일 실시예에 따르면, 베이스 기판(110)은 100 ㎛ 내지 900 ㎛의 두께를 가질 수 있다. 따라서, T는, 예를 들어, "100 ≤ T ≤ 900"의 값을 가질 수 있다. 보다 구체적으로, 베이스 기판(110)은 50 ㎛ 내지 500 ㎛의 두께를 가질 수도 있고, 300 ㎛ 내지 900 ㎛의 두께를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 배면 전극(180)에는 -24 volt 내지 +24 volt의 전압이 인가될 수 있다. 따라서, X는, 예를 들어 "-24 ≤ X ≤ 24"의 값을 가질 수 있다. 배면 전극(180)에 인가되는 전압은 박막 트랜지스터(TFT)의 소스 전극(151)에 인가되는 전압을 기준으로 계산된다. 본 발명의 일 실시예에 따르면, 배면 전극(180)에 인가되는 전압의 값은, 배면 전극(180)에 인가되는 전압과 소스 전극(151)에 인가되는 전압의 차로 계산된다[V(배면 전극)-V(소스 전극)].
본 발명의 일 실시예에 따르면, 문턱전압 보정을 위해 배면 전극(180)에 인가되는 전압이 -24 volt 미만이거나, +24 volt를 초과하는 경우, 과도한 전력 소모로 인하여, 문턱전압 보정의 실효성이 저하된다. 따라서, 본 발명의 일 실시예에 따르면, 배면 전극(180)에 인가되는 전압은 -24 volt 내지 +24 volt의 범위로 조정될 수 있다.
본 발명의 일 실시예에 따르면, 베이스 기판(110)의 두께가 500㎛ 일 때, 문턱전압 오차(ΔVth)가 "-10V"인 경우, 배면 전극(180)에 -24V 전압을 인가함으로써 박막 트랜지스터(TFT)의 문턱전압(Vth)이 +10V 이동하도록 할 수 있다.
본 발명의 일 실시예에 따르면, 베이스 기판(110)의 두께가 500㎛ 일 때, 문턱전압 오차(ΔVth)가 "+10V"인 경우, 배면 전극(180)에 +24V 전압을 인가함으로써 박막 트랜지스터(TFT)의 문턱전압(Vth)이 -10V 이동하도록 할 수 있다.
또한, 본 발명의 다른 일 실시예에 따르면, 베이스 기판(110)의 두께가 500㎛ 일 때, 문턱전압 오차(ΔVth)가 "-3V"인 경우, 배면 전극(180)에 -24V 전압을 인가함으로써 박막 트랜지스터(TFT)의 문턱전압이 +3V 이동하도록 할 수 있다.
예를 들어, 베이스 기판(110)의 두께가 500㎛ 일 때, 제조과정 또는 사용상의 문제로 인하여, 배면 전극(180)에 전압이 인가되지 않은 상태에서 박막 트랜지스터(TFT)의 문턱전압이 3V 정도 네거티브(-) 방향으로 이동(-3V 이동, 오차 -3V)하는 경우가 발생할 수 있다. 이와 같이 박막 트랜지스터(TFT)의 문턱전압이 이동된 경우, 문턱전압을 보정할 필요가 있다.
본 발명의 일 실시예에 따라, 베이스 기판(110)의 두께가 500㎛ 일 때, 배면 전극(180)에 -24V 전압을 인가하여, 박막 트랜지스터(TFT)의 문턱전압이 포지티브(+) 방향으로 3V, 즉, +3V 이동하도록 할 수 있다. 그 결과, 박막 트랜지스터(TFT)의 문턱전압이 최종적으로 소정의 값(SPEC의 조건)을 충족하거나 근접할 수 있다. 이와 같이, 본 발명의 일 실시예에 따르면, 배면 전극(180)에 의하여 박막 트랜지스터(TFT)의 문턱전압이 보정될 수 있다.
또한, 제조과정 또는 사용상의 문제로 인하여, 베이스 기판(110) 두께가 500㎛ 일 때, 배면 전극(180)에 전압이 인가되지 않은 상태에서 박막 트랜지스터(TFT)의 문턱전압이 3V 정도 포지티브(+) 방향으로 이동(+3V 이동, 오차 +3V)하는 경우가 발생할 수 있다. 이와 같이 박막 트랜지스터(TFT)의 문턱전압이 이동된 경우, 문턱전압을 보정할 필요가 있다.
본 발명의 일 실시예에 따라, 베이스 기판(110) 두께가 500㎛ 일 때, 배면 전극(180)에 24V 전압을 인가하여 박막 트랜지스터(TFT)의 문턱전압이 네거티브(-) 방향으로 3V, 즉, -3V 이동하도록 할 수 있다. 그 결과, 박막 트랜지스터(TFT)의 문턱전압이 최종적으로 소정의 값(SPEC의 조건)을 충족하거나 근접할 수 있다. 이와 같이, 본 발명의 일 실시예에 따르면, 배면 전극(180)에 의하여 박막 트랜지스터(TFT)의 문턱전압이 보정될 수 있다.
본 발명의 일 실시예에 따르면, 배면 전극(180)에 인가되는 전압의 범위가 -24V 내지 24V인 조건에서, 베이스 기판(110)의 두께(T)와 유전상수(k)에 따라, -10V 내지 +10V의 범위에서 문턱전압이 이동될 수 있다. 그 결과, -10V 내지 +10V의 범위에서, 박막 트랜지스터(TFT)의 문턱전압이 보정될 수 있다.
본 발명의 다른 일 실시예에 따르면, 배면 전극(180) 전압이 -24V 내지 24V일 때, 베이스 기판(110)의 두께와 유전상수에 따라 문턱전압의 이동 값은 -5V 내지 5V의 범위를 가질 수 있다. 이 경우, +5V 이하의 범위 및 -5V 이상의 범위에서, 박막 트랜지스터(TFT)의 문턱전압이 보정될 수 있다. 또한, 본 발명의 다른 일 실시예에 따르면, 배면 전극(180)에 인가되는 전압의 범위가 -24V 내지 24V인 조건에서, 베이스 기판(110)의 두께(T)와 유전상수(k)에 따라, -3V 내지 +3V의 범위에서 문턱전압이 이동될 수 있다. 그 결과, -3V 내지 +3V의 범위에서, 박막 트랜지스터(TFT)의 문턱전압이 보정될 수 있다
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(200)의 단면도이다.
도 2를 참조하면, 게이트 절연막(140)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버한다. 또한, 게이트 절연막(140)은 기판(180)의 제1 면(111) 상부 전체를 커버할 수 있다.
게이트 절연막(140)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버하는 경우, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그 결과, 게이트 절연막(140)이 패턴화되지 않더라도 액티브층(130)의 제1 연결부(132) 및 제2 연결부(133)가 형성될 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(300)의 단면도이다.
도 3을 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다.
제1 산화물 반도체층(130a)은 버퍼층(125) 상에 배치되며, 제2 산화물 반도체층(130b)을 지지하는 지지층 역할을 할 수 있다. 제2 산화물 반도체층(130b)는 메인 채널층 역할을 할 수 있다.
지지층 역할을 하는 제1 산화물 반도체층(130a)은 우수한 막 안정성 및 기계적 안정성을 가질 수 있다. 제1 산화물 반도체층(130a)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제1 산화물 반도체층(130a)이 만들어질 수 있다.
제2 산화물 반도체층(130b)은, 예를 들어, IZO(InZnO)계, TO(SnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO (InSnZnO)계, IO(InO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(130b)이 만들어질 수 있다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 배면에 대한 평면도이다. 보다 구체적으로, 도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 베이스 기판(110)의 제2 면(112)에 대한 평면도이다.
도 4를 참조하면, 베이스 기판(110)의 제2 면(112) 상에 배면 전극(180)이 배치된다. 배면 전극(180)은 베이스 기판(110)의 제2 면(112) 전체에 배치될 수도 있고, 제2 면(112)의 일부에 배치될 수 있다.
도 4를 참조하면, 배면 전극(180)은 베이스 기판(110)의 제2 면(112) 중, 박막 트랜지스터(TFT)가 배치되는 영역에 대응되는 영역 전체에 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 배면에 대한 다른 평면도이다.
도 5를 참조하면, 배면 전극(180)은 패터닝될 수 있다. 예를 들어, 배면 전극(180)은, 적어도 도전재층(120)이 배치되는 영역과 대응되는 영역에 배치될 수 있다. 도재층(120)이 배치된 영역과 대응되는 베이스 기판(110)의 제2 면(112)에 배면 전극(180)이 배치되는 경우, 도재층(120)은 배면 전극(180)과 중첩할 수 있다.
도 6a 및 도 6b는 각각, 도 4의 I-I'를 따라 자른 단면도이다.
도 6a를 참조하면, 베이스 기판(110)의 제1 면(111) 상에, 배면 전극(180)에 전압을 인가하는 배면 전극 구동부(190)이 배치된다. 배면 전극 구동부(190)은 박막 트랜지스터(TFT)를 구동하는 수단과 일체로 형성될 수도 있고, 별도로 형성될 수도 있다.
배면 전극(180)은 구동 배선(195)에 의하여 배면 전극 구동부(190)와 연결될 수 있다. 도 6a를 참조하면, 베이스 기판(110)의 제1 면(111), 베이스 기판(110)의 측면 및 베이스 기판(110)의 제2 면(112)에 구동 배선(195)이 배치되어, 배면 전극(180)이 배면 전극 구동부(190)와 전기적으로 연결되도록 할 수 있다.
도 6b를 참조하면, 베이스 기판(110)에 콘택홀이 형성되고, 콘택홀을 통해 배면 전극(180)과 배면 전극 구동부(190)이 연결된다. 보다 구체적으로, 베이스 기판(110)의 제1 면(111)에 구동 배선(195)이 배치되고, 베이스 기판(110)에 형성된 콘택홀을 통해 구동 배선(195)이 배면 전극(180)과 접촉함으로써, 배면 전극(180)과 배면 전극 구동부(190)와 전기적으로 연결될 수 있다.
도 7a 및 도 7b는 각각 박막 트랜지스터(TFT)의 문턱전압의 이동(shift)를 설명하는 그래프이다.
박막 트랜지스터(TFT)의 제조과정 또는 사용 과정에서 발생된 전기적, 기계적 또는 환경적 원인 등으로 인하여, 박막 트랜지스터(TFT)의 문턱전압(Vth)이, 네거티브(-) 방향 또는 포지티브(+) 방향으로 이동(shift)할 수 있다.
도 7a는 박막 트랜지스터(TFT)의 문턱전압(Vth)이 O volt(V)를 중심으로 네거티브(-) 방향으로 이동(shift)된 상태를 도시한다. 도 7a와 같이, 박막 트랜지스터(TFT)의 문턱전압(Vth)이 O volt(V)가 되지 못하고 이동(shift)된 경우, 박막 트랜지스터(TFT)의 구동 안정성이 저하될 수 있다. 따라서, 도 7a의 박막 트랜지스터(TFT)에 대해, 문턱전압을 포지티브(+) 방향으로 이동(shift)시켜, O volt(V)에 가까워지도록 문턱전압(Vth)을 보정할 필요가 있다.
도 7b는 박막 트랜지스터(TFT)의 문턱전압(Vth)이 O volt(V)를 중심으로 포지티브(+) 방향으로 이동(shift)된 상태를 도시한다. 도 7b와 같이, 박막 트랜지스터(TFT)의 문턱전압(Vth)이 O volt(V)가 되지 못하고 이동(shift)된 경우, 박막 트랜지스터(TFT)의 구동 안정성이 저하될 수 있다. 따라서, 도 7b의 박막 트랜지스터(TFT)에 대해, 문턱전압을 네거티브(-) 방향으로 이동(shift)시켜, O volt(V)에 가까워지도록 문턱전압(Vth)을 보정할 필요가 있다.
도 8은 네거티브(-) 방향으로 이동(shift)된 문턱전압(Vth)이 보정되는 것을 설명하는 그래프이다. 구체적으로, 도 8은, 도 7a에 도시된 바와 같이, 네거티브(-) 방향으로 이동(shift)된 상태에 있는 박막 트랜지스터(TFT)의 문턱전압(Vth)을 포지티브(+) 방향으로 이동(shift)시켜, 문턱전압(Vth)이 O volt(V)에 가까워지도록 보정되는 것을 표현하고 있다.
도 8에 도시된 바와 같이, 문턱전압(Vth)을 포지티브(+) 방향으로 이동(shift)시키는 것에 의하여 문턱전압(Vth)을 보정하기 위해, 배면 전극(180)에 소정의 전압이 인가될 수 있다.
도 9는 포지티브(+) 방향으로 이동(shift)된 문턱전압(Vth)이 보정되는 것을 설명하는 그래프이다. 구체적으로, 도 9는, 도 7b에 도시된 바와 같이, 포지티브(+) 방향으로 이동(shift)된 상태에 있는 박막 트랜지스터(TFT)의 문턱전압(Vth)을 네거티브(-) 방향으로 이동(shift)시켜, 문턱전압(Vth)이 O volt(V)에 가까워지도록 보정되는 것을 표현하고 있다.
도 9에 도시된 바와 같이, 문턱전압(Vth)을 네거티브(-) 방향으로 이동(shift)시키는 것에 의하여 문턱전압(Vth)을 보정하기 위해, 배면 전극(180)에 소정의 전압이 인가될 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치(400)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(400)는, 도 10에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 게이트 드라이버(320)는 도 1 내지 도 3에 도시된 박막 트랜지스터들(100, 200, 300) 중 적어도 하나를 포함할 수 있다.
표시패널(310)은 배면 전극 구동부(190)를 포함할 수 있다. 배면 전극 구동부(190)는 예를 들어, 게이트 드라이버(320)의 맞은편에 배치될 수도 있고, 게이트 드라이버(320) 내에 배치될 수도 있다.
도 11는 도 10의 어느 한 화소(P)에 대한 회로도이고, 도 12은 도 10의 화소(P)에 대한 평면도이고, 도 13는 도 12의 II-II'를 따라 자른 단면도이다.
도 11의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(400)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 11의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(400)는 도 1, 도 2 및 도 3에 도시된 박막 트랜지스터 기판들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)로, 도 1, 도 2 및 도 3에 도시된 박막 트랜지스터 기판들(100, 200, 300)에 포함된 박막 트랜지스터(TFT)가 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 12 및 도 13를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스 기판(110) 상에 배치된다.
베이스 기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 베이스 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
베이스 기판(110)의 일면에 도전재층(120)이 배치된다. 본 발명의 또 다른 일 실시예에 따르면, 도전재층(120)이 배치된 베이스 기판(110)의 일면을 베이스 기판(110)의 제1 면이라고 한다.
도전재층(120)은 도전성을 갖는다. 또한, 도전재층(120)은 광차단층 역할을 할 수 있다. 도전재층(120)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호한다.
도전재층(120) 상에 버퍼층(125)이 배치된다. 버퍼층(125)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(125) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.
액티브층(A1, A2)은 산화물 반도체 물질을 포함한다. 본 발명의 또 다른 일 실시예에 따르면, 액티브층(A1, A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층이다.
액티브층(A1, A2) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 절연성을 가지며, 액티브층(A1, A2)과 게이트 전극(G1, G2)을 이격시킨다. 도 13에 패터닝되지 않은 게이트 절연막(140)이 도시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)은 도 1 및 도 3에 도시된 바와 같이 패터닝될 수 있다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 적어도 일부와 중첩한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 적어도 일부와 중첩한다.
도 12 및 도 13를 참조하면, 게이트 전극(G1, G2)과 동일층에 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 게이트 전극(G1, G2)과 제1 커패시터 전극(C11)은 동일 재료를 이용하는 동일 공정에 의해 함께 만들어질 수 있다.
게이트 전극(G1, G2) 및 제1 커패시터 전극(C11) 상에 층간 절연막(170)이 배치된다.
층간 절연막(170) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다.
또한, 층간 절연막(170) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결된다.
구체적으로, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 액티브층(A1)의 소스 영역과 접촉한다.
제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제2 콘택홀(H2)을 통하여 액티브층(A1)의 드레인 영역과 접촉하고, 제3 콘택홀(H3)을 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 층간 절연막(170) 상으로 연장되어, 그 일부가 제1 커패시터(C1)의 제2 커패시터 전극(C12) 역할을 한다. 제1 커패시터 전극(C11)과 제2 커패시터 전극(C12)이 중첩되어 제1 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제4 콘택홀(H4)을 통하여 액티브층(A2)의 소스 영역과 접촉한다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제5 콘택홀(H5)을 통하여 액티브층(A2)의 드레인 영역과 접촉한다.
제1 박막 트랜지스터(TR1)는 액티브층(A1), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함하며, 화소 구동부(PDC)로 인가되는 데이터 전압(Vdata)을 제어하는 스위칭 트랜지스터 역할을 한다.
제2 박막 트랜지스터(TR2)는 액티브층(A2), 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함하며, 표시 소자(710)로 인가되는 구동 전압(Vdd)을 제어하는 구동 트랜지스터 역할을 한다.
소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 보호층(175)이 배치된다. 보호층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
보호층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 보호층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 13에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
베이스 기판(110)의 타면에 배면 전극(180)이 배치된다. 배면 전극(180)이 배치된 베이스 기판(110)의 타면을 베이스 기판(110)의 제2 면이라고 할 수 있다.
배면 전극(180)은 도전재층(120)과 중첩한다. 도전재층(120)이 배면 전극(180)에 의하여 형성되는 전계(electric field)에 영향을 받도록 하는 영역에 배면 전극(180)이 배치된다.
도전재층(120)의 전체 영역이 배면 전극(180)과 중첩할 수도 있고, 도전재층(120)의 일부가 배면 전극(180)과 중첩할 수도 있다.
배면 전극(180)은 광투과성을 가질 수 있다. 배면 전극(180)은 투명 도전성 산화물(Transparent Conductive Oxide; TCO)에 의하여 만들어질 수 있다. 배면 전극(180)은 금속으로 만들어질 수도 있다.
본 발명의 또 다른 일 실시예에 따른 표시장치(400)는 배면 전극 구동부(190)를 포함한다. 배면 전극 구동부(190)는 배면 전극(180)에 전압을 인가한다. 배면 전극(180)에 전압이 인가되면, 배면 전극(180)에 전계(electric field)가 형성되고, 도전재층(120)에 정전 유도(electrostatic induction) 또는 대전 유도(electrical charge indcuction) 현상이 발생될 수 있다. 그 결과, 도전재층(120)은 액티브(A1, A2)에 대하여 하부 게이트 전극과 같은 역할을 할 수 있다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치(500)의 화소(P)에 대한 회로도이다.
도 14는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 14에 도시된 표시장치(500)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 14을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 표시장치(500)는 도 1, 도 2 및 도 3에 도시된 박막 트랜지스터 기판들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 3 박막 트랜지스터(TR3)로, 도 1, 도 2 및 도 3에 도시된 박막 트랜지스터 기판들(100, 200, 300)에 포함된 박막 트랜지스터(TFT)가 사용될 수 있다.
도 15은 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 화소에 대한 회로도이다.
도 15에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 15의 화소(P)는 도 14의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 15의 화소 구동부(PDC)는 도 14의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 15을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 표시장치(600)는 도 1, 도 2 및 도 3에 도시된 박막 트랜지스터 기판들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3) 및 제4 박막 트랜지스터(TR4)로, 도 1, 도 2 및 도 3에 도시된 박막 트랜지스터 기판들(100, 200, 300)에 포함된 박막 트랜지스터(TFT)가 사용될 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 화소에 대한 회로도이다.
도 16의 표시장치(700)는 액정 표시장치이다.
도 16에 도시된 표시장치(700)의 화소(P)는, 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 액정 커패시터(Clc)를 포함한다. 액정 커패시터(Clc)는 표시 소자에 해당된다.
화소 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TR), 박막 트랜지스터(TR)와 공통 전극(372) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc)는 박막 트랜지스터(TR)와 공통 전극(372) 사이에서, 스토리지 커패시터(Cst)와 병렬로 접속된다.
액정 커패시터(Clc)는 박막 트랜지스터(TR)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극(372)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고, 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 도 1, 도 2 및 도 3에 도시된 박막 트랜지스터 기판들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 도 16의 박막 트랜지스터(TR)는, 도 1, 도 2 및 도 3에 도시된 박막 트랜지스터 기판들(100, 200, 300)에 포함된 박막 트랜지스터(TFT) 중 어느 하나와 동일한 구조를 가질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 베이스 기판 120: 도전재층
130: 액티브층 140: 게이트 절연막
151: 소스 전극 152: 드레인 전극
160: 게이트 전극 170: 층간 절연층
175: 보호층 180: 배면 전극
190: 배면 전극 구동부

Claims (14)

  1. 제1 면 및 상기 제1 면 반대쪽의 제2 면을 갖는 베이스 기판;
    상기 베이스 기판의 상기 제1 면 상의 도전재층;
    상기 도전재층과 이격되어, 상기 도전재층과 적어도 일부 중첩하는 액티브층;
    상기 액티브층과 이격되어, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극; 및
    상기 베이스 기판의 상기 제2 면 상의 배면 전극;을 포함하며,
    상기 액티브층은 채널부를 가지며, 상기 채널부는 상기 도전재층과 중첩하고,
    상기 도전재층은 플로우팅(floating) 상태이며,
    상기 배면 전극은 상기 도전재층과 중첩하는, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 도전재층은 광차단 특성을 갖는, 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 도전재층은 금속을 포함하는, 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 배면 전극은 광투과성을 갖는, 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 베이스 기판은, 유리 및 고분자 수지 중 적어도 하나를 포함하는, 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 액티브층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 배면 전극에 전압을 인가하는 배면 전극 구동부를 더 포함하는, 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    10㎛ 내지 190㎛의 문턱전압 보정계수를 갖는 박막 트랜지스터 기판:
    여기서, 문턱전압 보정계수는, 상기 베이스 기판의 두께를 T, 상기 베이스 기판의 유전상수(dielectric constant)를 k라 할 때, 식 1로 표현된다.
    [식 1]
    문턱전압 보정계수 = T/k
  9. 제1항에 있어서,
    20㎛ 내지 100㎛의 문턱전압 보정계수를 갖는 박막 트랜지스터 기판.
  10. 제1항에 있어서,
    상기 베이스 기판은 50 ㎛ 내지 900 ㎛의 두께를 갖는, 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 베이스 기판은 2 내지 6의 유전상수(dielectric constant)를 갖는, 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 배면 전극에 -24 volt 내지 +24 volt의 전압이 인가되도록 구성된, 박막 트랜지스터 기판.
  13. 제1항에 있어서,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하는, 박막 트랜지스터 기판.
  14. 제1항 내지 제13항 중 어느 한 항에 따른 박막 트랜지스터 기판을 포함하는, 표시장치.
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