KR20230034835A - 박막 트랜지스터 기판 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 베이스 기판 상의 제1 액티브층 및 상기 제1 액티브층과 이격된 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 상기 베이스 기판 상의 제2 액티브층 및 상기 제2 액티브층과 이격된 제2 게이트 전극을 포함하고, 상기 제1 액티브층은 상기 제2 액티브층보다 큰 이동도를 갖는 박막 트랜지스터 기판 및 이를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명의 일 실시예는 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 대한 것이다. 보다 구체적으로, 본 발명의 일 실시예는, 서로 다른 전류 특성을 갖는 제1 박막 트랜지스터와 제2 박막 트랜지스터를 갖는 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 대한 것이다.
표시장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있으며, 최근, 액정표시장치, 플라즈마 표시장치, 유기발광 표시장치 등의 평판 표시장치가 상용화되고 있다.
이러한 평판 표시장치는 복수의 화소에 스캔신호를 순차적으로 공급하기 위한 게이트 구동부를 포함할 수 있다. 게이트 구동부는 다수의 트랜지스터를 포함하는 복수의 스테이지를 포함하고, 스테이지들은 종속적(cascade)로 접속되어 스캔신호를 순차적으로 출력한다. 출력된 스캔신호는 게이트 라인을 통하여 복수의 화소로 전달된다.
평판 표시장치는, 화소에 구비된 발광 제어 트랜지스터에 접속된 발광 제어 라인을 구동하는 발광 제어 회로를 더 포함할 수 있다. 발광 제어 회로는 스캔신호를 생성하는 스테이지와 연결될 수 있으며, 게이트 구동부에 배치될 수 있다.
최근, 게이트 구동부를 박막 트랜지스터 형태로 표시 패널에 내장하는 GIP (gate in panel) 구조가 적용되고 있다. GIP 구조가 적용되는 경우, 표시장치의 슬림(Slim)화가 가능하고, 표시장치의 외적 미관이 향상될 수 있을 뿐만 아니라, 표시장치의 제조 비용이 절감될 수 있다.
이러한 GIP 구조에서 게이트 구동부는 베이스 기판에 배치되는데, 표시장치의 성능 향상을 위해 게이트 구동부에 많은 수의 박막 트랜지스터가 배치되는 반면, 베젤 영역의 축소를 위해 게이트 구동부의 면적이 축소될 필요가 있다. 따라서, 고성능이면서 좁은 면적을 갖는 게이트 구동부가 요구되고 있다.
또한, 표시 패널에 내부 보상 회로가 형성되는 경우, 표시 패널에 배치되는 박막 트랜지스터의 수가 증가한다. 따라서, 많은 수의 박막 트랜지스터의 면적을 표시 패널에 배치하기 위한 방법이 필요하다.
본 발명의 일 실시예는, 동일한 면적에 많은 수의 박막 트랜지스터를 배치할 수 있는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 일 실시예는, 고이동도 및 고전류 특성을 갖는 박막 트랜지스터와 우수한 안정성을 갖는 박막 트랜지스터를 동시에 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 일 실시예에 따르면, 고이동도 및 고전류 특성을 갖는 박막 트랜지스터를 게이트 구동부에 배치하여, 게이트 구동부의 면적을 줄일 수 있는 방법을 제공하고자 한다.
본 발명의 일 실시예는, 우수한 안정성을 갖는 박막 트랜지스터를 화소에 적용하여, 우수한 표시 특성을 갖는 표시장치를 제공하고자 한다. 또한, 고이동도 및 고전류 특성을 갖는 박막 트랜지스터를 화소에 적용되어, 박막 트랜지스터의 면적을 줄이는 것이 가능하도록 함으로써, 많은 수의 박막 트랜지스터가 표시장치에 집적되어 배치될 수 있도록 하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 베이스 기판 상의 제1 액티브층 및 상기 제1 액티브층과 이격된 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 상기 베이스 기판 상의 제2 액티브층 및 상기 제2 액티브층과 이격된 제2 게이트 전극을 포함하고, 상기 제1 액티브층은 상기 제2 액티브층보다 큰 이동도를 갖는, 박막 트랜지스터 기판을 제공한다.
박막 트랜지스터 기판은, 상기 제1 액티브층과 상기 제1 게이트 전극 사이 및 상기 제2 액티브층과 상기 제2 게이트 전극 사이의 제1 게이트 절연막을 포함할 수 있다.
박막 트랜지스터 기판은, 상기 제2 액티브층과 상기 제2 게이트 전극 사이의 제2 게이트 절연막을 더 포함할 수 있다.
상기 제2 게이트 절연막은 상기 제1 액티브층과 상기 베이스 기판 사이에 배치될 수 있다.
상기 박막 트랜지스터 기판은 상기 제1 액티브층과 상기 제1 게이트 전극 사이의 제2 게이트 절연막을 더 포함할 수 있다.
상기 제2 게이트 절연막은 상기 제2 액티브층과 상기 베이스 기판 사이에 배치될 수 있다.
상기 제1 액티브층은 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함하며, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 이동도를 가질 수 있다.
상기 제1 산화물 반도체층이 상기 제2 산화물 반도체층보다 상기 제1 게이트 전극에 가까이 배치될 수 있다.
상기 제2 산화물 반도체층이 상기 제1 산화물 반도체층보다 상기 제1 게이트 전극에 가까이 배치될 수 잇다.
상기 제2 산화물 반도체층이 상기 제1 산화물 반도체층의 상면 및 측면을 커버할 수 있다.
상기 제1 액티브층은 제3 산화물 반도체층을 더 포함할 수 있다.
상기 제3 산화물 반도체층은 상기 제1 산화물 반도체층과 접촉할 수 있다.
상기 제3 산화물 반도체층은 상기 제1 산화물 반도체층의 상면과 측면 및 상기 제2 산화물 반도체층의 상면과 측면을 커버할 수 있다.
상기 제2 액티브층은 상기 제1 액티브층과 동일한 층에 배치되고, 상기 제1 액티브층은 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 이동도를 가지며, 상기 제2 액티브층은 상기 제1 액티브층의 상기 제2 산화물 반도체층과 동일한 조성을 가질 수 있다.
상기 제2 액티브층은 상기 제2 산화물 반도체층과 동시에 형성될 수 있다.
상기 제1 액티브층의 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 상면 및 측면을 커버할 수 있다.
본 발명의 다른 일 실시예는, 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 베이스 기판 상의 제1 액티브층 및 상기 제1 액티브층과 이격된 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 상기 베이스 기판 상의 제2 액티브층 및 상기 제2 액티브층과 이격된 제2 게이트 전극을 포함하고, 상기 제1 액티브층 및 상기 제2 액티브층은 각각 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 이동도를 가지며, 상기 제1 박막 트랜지스터에서 상기 제1 게이트 전극은 상기 제2 산화물 반도체층보다 상기 제1 산화물 반도체층에 가까이 배치되고, 상기 제2 박막 트랜지스터에서 상기 제2 게이트 전극은 상기 제1 산화물 반도체층보다 상기 제2 산화물 반도체층에 가까이 배치된, 박막 트랜지스터 기판을 제공한다.
상기 제1 액티브층의 상기 제1 산화물 반도체층과 상기 제2 액티브층의 상기 제1 산화물 반도체층은 동일 층에 배치되고, 상기 제1 액티브층의 상기 제2 산화물 반도체층과 상기 제2 액티브층의 상기 제2 산화물 반도체층은 동일 층에 배치될 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층을 사이에 두고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 반대 방향에 배치될 수 있다.
상기 제1 게이트 전극은 상기 베이스 기판과 상기 제1 액티브층 사이에 배치될 수 있다.
상기 제2 게이트 전극은 상기 베이스 기판과 상기 제2 액티브층 사이에 배치될 수 있다.
본 발명의 또 다른 일 실시예는, 상기의 박막 트랜지스터 기판을 포함하는, 표시장치를 제공한다.
상기 표시장치는, 상기 베이스 기판 상의 화소 및 게이트 드라이버를 포함하며, 상기 게이트 드라이버는 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 중 적어도 하나를 포함할 수 있다.
상기 화소는 화소 구동 회로를 포함하며, 상기 화소 구동 회로는 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터를 포함할 수 있다.
화소 구동 회로의 상기 제1 박막 트랜지스터는 스위칭 트랜지스터일 수 있다.
화소 구동 회로의 상기 제2 박막 트랜지스터는 구동 트랜지스터일 수 있다.
화소 구동 회로의 상기 제2 박막 트랜지스터는 발광 제어 트랜지스터일 수 있다.
본 발명의 일 실시예에 따르면, 고이동도 및 고전류 특성을 갖는 박막 트랜지스터와 우수한 안정성을 갖는 박막 트랜지스터가 용도에 따라 함께 사용됨으로써, 표시장치에서 박막 트랜지스터의 배치 효율이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 고이동도 및 고전류 특성을 갖는 박막 트랜지스터를 게이트 구동부에 배치하여, 게이트 구동부의 면적을 줄일 수 있다.
본 발명의 일 실시예에 따르면, 고이동도 및 고전류 특성을 갖는 박막 트랜지스터를 화소의 스위칭 트랜지스터에 적용함으로써, 화소의 스위칭 특성을 향상시키고, 화소에 배치된 박막 트랜지스터의 면적을 줄이는 것이 가능하다.
본 발명의 일 실시예는, 우수한 안정성을 갖는 박막 트랜지스터가 화소에 적용되어, 표시장치의 표시 품질이 향상되고, 표시 품질의 안정성이 향상될 수 있다.
본 발명의 일 실시예는, 동일한 면적에 많은 수의 박막 트랜지스터가 배치될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 12a 내지 12f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하는 개략도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 14는 쉬프트 레지스트에 대한 개략도이다.
도 15는 도 14의 쉬프트 레지스트에 구비된 스테이지에 대한 회로도이다.
도 16은 도 13의 어느 한 화소에 대한 회로도이다.
도 17은 도 16의 화소에 대한 평면도이다.
도 18은 도 17의 I-I'를 따라 자른 단면도이다.
도 19는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 20은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 21는 도 20의 화소에 대한 평면도이다.
도 22는 본 발명의 또 다른 일 실시예에 따른 게이트 구동부에 대한 개략도이다.
도 23은 발광 제어 회로의 일 실시예에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 연결부와 소스 전극을 구별하고 드레인 연결부와 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 연결부가 소스 전극이 될 수 있고, 드레인 연결부가 드레인 전극이 될 수 있다. 또한, 소스 연결부가 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 베이스 기판(110)상의 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)를 포함한다.
베이스 기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 베이스 기판(110)으로 사용되는 경우, 베이스 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
베이스 기판(110) 상에 광차단층(215)이 배치될 수 있다. 광차단층(215)은 외부로부터 입사되는 광을 차단하여, 박막 트랜지스터(TFT2)를 보호한다.
광차단층(215)은 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2) 중 적어도 하나와 중첩할 수 있다. 도 1에 제2 박막 트랜지스터(TFT2)와 중첩하는 광차단층(215)이 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 박막 트랜지스터(TFT1)와 중첩하는 광차단층(도 2)이 배치될 수도 있다. 광차단층(215)은 생략될 수도 있다.
광차단층(215)은 박막 트랜지스터(TFT1, TFT2)의 소스 전극(161, 261) 및 드레인 전극(162, 262) 중 어느 하나와 전기적으로 연결될 수 있다.
도 1에 도시되지 않았지만, 베이스 기판(110) 상에 제1 액티브층(130)과 중첩하는 광차단층이 배치될 수 있다. 이러한 광차단층은 제1 박막 트랜지스터(TFT1)의 소스 전극(161)과 연결될 수도 있고, 드레인 전극(162)과 연결될 수도 있다. 또한, 광차단층이 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(150)과 연결될 수도 있다. 광차단층이 제1 게이트 전극(150)과 연결되어, 제1 박막 트랜지스터(TFT1)가 이중 게이트 전극을 가진 것과 같은 구조가 될 수도 있다.
광차단층(215) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연 물질로 만들어질 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물과 같은 절연 물질 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(120)은 공기 및 수분을 차단하여 액티브층(130, 230)을 보호할 수 있다. 또한, 버퍼층(120)에 의해 광차단층(215)이 배치된 베이스 기판(110) 상부의 표면이 균일해질 수 있다.
도 1을 참조하면, 버퍼층(120) 상에 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)가 배치될 수 있다.
제1 박막 트랜지스터(TFT1)는 베이스 기판(110) 상의 제1 액티브층(130) 및 제1 액티브층(130)과 이격된 제1 게이트 전극(150)을 포함할 수 있다. 제1 게이트 전극(150)은 제1 액티브층(130)과 적어도 일부 중첩한다.
제2 박막 트랜지스터(TFT2)는 베이스 기판(110) 상의 제2 액티브층(230) 및 제2 액티브층(230)과 이격된 제2 게이트 전극(250)을 포함할 수 있다. 제2 게이트 전극(250)은 제2 액티브층(230)과 적어도 일부 중첩한다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 제2 액티브층(230)보다 큰 이동도를 가질 수 있다. 그 결과, 제1 박막 트랜지스터(TFT1)는 우수한 전류 특성을 가질 수 있다.
도 1을 참조하면, 제2 액티브층(230)이 버퍼층(120) 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(230)은 반도체 물질에 의하여 형성될 수 있다. 제2액티브층(230)은 산화물 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(230)은, 예를 들어, 저이동도 특성을 갖는다고 알려진 산화물 반도체 물질에 의하여 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(230)은 우수한 막 안정성을 가질 수 있다. 우수한 막 안정성을 가지도록 하기 위해, 제2 액티브층(230)은 갈륨(Ga)을 포함할 수 있다. 갈륨(Ga)은 산화물 반도체 물질로 이루어진 액티브층이 우수한 막 안정성을 가지도록 하여, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
인듐(In)은 산화물 반도체의 이동도를 증가시키는 역할을 할 수 있고, 갈륨(Ga)은 막 안정성을 향상시키는 역할을 한다. 따라서, 제2 액티브층(230)이 인듐(In)과 갈륨(Ga)을 포함하는 경우, 원자 수 기준으로, 갈륨(Ga)의 농도(at%)가 인듐(In)의 농도(at%)보다 크거나 같도록 설정할 수 있다[Ga 농도≥ In 농도].
저이동도 특성 및 우수한 막 안정성을 갖는 산화물 반도체 물질로, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질[Ga농도≥In농도], GZO(GaZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질이 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(230)은, IGZO계 산화물 반도체 물질[Ga농도≥In농도], GZO계 산화물 반도체 물질, IGO계 산화물 반도체 물질 및 GZTO계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(230)은 약 10cm2/V·s 수준의 이동도를 가질 수 있다. 보다 구체적으로, 제2 액티브층(230)은 5 내지 15 cm2/V·s 수준의 이동도를 가질 수 있다.
제2 액티브층(230)이 비교적 낮은 이동도를 가지기 때문에, 제2 박막 트랜지스터(TFT2)의 문턱 전압 구간에서 게이트 전압 변화에 대한 전류 변화량의 크기가 크지 않다. 따라서, 제2 박막 트랜지스터(TFT2)는 큰 s-팩터(s-factor)를 가질 수 있다.
비교적 낮은 이동도를 가지지만 우수한 막 안정성을 갖는 제2 액티브층(230)을 포함하는 제2 박막 트랜지스터(TFT2)는 우수한 구동 안정성 및 우수한 s-팩터(s-factor)를 가질 수 있다. 따라서, 본 발명의 일 실시예에 따른 제2 박막 트랜지스터(TFT2)는, 예를 들어, 표시장치의 구동 트랜지스터 또는 발광 제어 트랜지스터로 유용하게 사용될 수 있다.
제2 액티브층(230)은 채널부(230n), 제1 연결부(230a) 및 제2 연결부(230b)를 포함할 수 있다. 제1 연결부(230a)는 채널부(230n)의 일측과 연결되고, 제2 연결부(230b)는 채널부(230n)의 타측과 연결될 수 있다.
제2 액티브층(230)의 채널부(230n)는 제2 게이트 전극(250)과 중첩한다.
제2 액티브층(230)의 선택적 도체화에 의하여 제1 연결부(230a) 및 제2 연결부(230b)가 형성될 수 있다.
도 1을 참조하면, 제2 액티브층(230) 상에 제2 게이트 절연막(142)이 배치된다. 제2 게이트 절연막(142)은 제2 액티브층(230)의 상부 및 버퍼층(120)의 상부에 배치될 수 있다.
본 발명의 일 실시예 따르면 제1 액티브층(130)은 제2 게이트 절연막(142) 상에 배치될 수 있다. 도 1을 참조하면, 제1 액티브층(130)과 제2 액티브층(230)은 서로 다른 층에 배치될 수 있다.
제1 액티브층(130)은 제2 액티브층(230)보다 큰 이동도를 가질 수 있다.
본 발명의 일 실시예에 따르면, 우수한 이동도를 가지기 위해, 제1 액티브층(130)은, 예를 들어, 고이동도 특성을 갖는다고 알려진 산화물 반도체 물질에 의하여 만들어질 수 있다.
고이동도 특성을 갖는 산화물 반도체 물질로, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질[In 농도 > Ga 농도], IZO(InZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO(SiInZnO)계 산화물 반도체 물질, ZnON(Zn-Oxynitride)계 산화물 반도체 물질 등이 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 IGZO계 산화물 반도체 물질[In 농도 > Ga 농도], IZO계 산화물 반도체 물질, IGZTO계 산화물 반도체 물질, ITZO계 산화물 반도체 물질, FIZO계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO계 산화물 반도체 물질 및 ZnON계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 20cm2/V·s 이상의 이동도를 가질 수 있다. 구체적으로, 제1 액티브층(130)은 20 내지 50 cm2/V·s 정도의 이동도를 가질 수 있다. 보다 구체적으로, 제1 액티브층(130)은 20 내지 40 cm2/V·s 또는 20 내지 30 cm2/V·s 범위의 이동도를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 제2 액티브층(230)보다 5 내지 45 cm2/V·s 만큼 더 큰 이동도를 가질 수 있다. 보다 구체적으로, 제1 액티브층(130)은 제2 액티브층(230)과 비교하여, 10 내지 30 cm2/V·s 만큼 더 큰 이동도를 가질 수도 있고, 10 내지 20 cm2/V·s 만큼 더 큰 이동도를 가질 수도 있고, 20 내지 30 cm2/V·s 만큼 더 큰 이동도를 가질 수도 있다.
제1 액티브층(130)과 제2 액티브층(230)이 서로 다른 이동도를 가짐에 따라, 용도에 따라 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)가 구별되어 사용될 수 있다. 또한, 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)의 용도에 따라, 제1 액티브층(130)과 제2 액티브층(230)의 이동도가 각각 조정될 수 있다. 제1 액티브층(130)과 제2 액티브층(230)의 이동도는, 제1 액티브층(130)과 제2 액티브층(230)에 적용되는 반도체 물질의 종류 및 그 처리 방법에 따라 달라질 수 있다. 예를 들어, 제1 액티브층(130)과 제2 액티브층(230)에 적용되는 플라즈마 처리의 방법 또는 강도에 의해 제1 액티브층(130)과 제2 액티브층(230)의 이동도가 달라질 수도 있다.
고이동도 특성을 갖는 산화물 반도체 물질을 포함하는 제1 액티브층(130)은 우수한 이동도를 가질 수 있으며, 제1 박막 트랜지스터(TFT1)가 우수한 전류 특성을 가질 수 있다. 제1 액티브층(130)이 우수한 이동도를 가짐에 따라, 제1 액티브층(130)의 너비 또는 폭(width)가 크지 않아도, 제1 액티브층(130)을 통하여 전류가 원활하게 흐를 수 있다. 따라서, 제1 박막 트랜지스터(TFT1)의 전체 면적이 작아질 수 있고, 좁은 영역에 다수의 제1 박막 트랜지스터(TFT1)를 집적하여 배치할 수 있다.
우수한 이동도 및 우수한 전류 특성을 갖는 제1 박막 트랜지스터(TFT1)는 표시장치의 스위칭 트랜지스터로 사용될 수 있으며, 게이트 드라이버의 박막 트랜지스터로 유용하게 사용될 수 있다.
제1 액티브층(130)은 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 포함한다. 제1 연결부(130a)는 채널부(130n)의 일측과 연결되고, 제2 연결부(130b)는 채널부(130n)의 타측과 연결될 수 있다.
채널부(130n)는 제1 게이트 전극(150)과 중첩한다.
제1 액티브층(130)의 선택적 도체화에 의하여 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수 있다.
제1 액티브층(130) 상에 제1 게이트 절연막(141)이 배치된다. 제1 게이트 절연막(141)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 절연막(141)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
도 1을 참조하면, 제1 게이트 절연막(141)은 제1 액티브층(130)의 상부 및 제2 게이트 절연막(142)의 상부에 배치될 수 있다. 제1 게이트 절연막(141)은 베이스 기판(110) 상부의 전체 영역을 커버할 수도 있다.
제1 게이트 전극(150) 및 제2 게이트 전극(250)은 제1 게이트 절연막(141) 상에 배치된다. 제1 게이트 전극(150)과 제2 게이트 전극(250)은 동일한 재료를 이용하는 동일한 공정에 의하여 함께 만들어질 수 있다. 제1 게이트 전극(150)과 제2 게이트 전극(250)은 동일한 두께를 가질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 게이트 전극(150)과 제2 게이트 전극(250)이 서로 다른 재료 또는 서로 다른 공정에 의하여 만들어질 수도 있다.
제1 게이트 전극(150)은 제1 액티브층(130)과 이격되어 제1 액티브층(130)과 적어도 일부 중첩한다. 제1 게이트 전극(150)은 제1 액티브층(130)의 채널부(130n)와 중첩한다.
제2 게이트 전극(250)은 제2 액티브층(230)과 이격되어 제2 액티브층(230)과 적어도 일부 중첩한다. 제2 게이트 전극(250)은 제2 액티브층(230)의 채널부(230n)와 중첩한다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)과 제1 게이트 전극(150) 사이 및 제2 액티브층(230)과 제2 게이트 전극(250) 사이에 제1 게이트 절연막(141)이 배치된다. 제1 게이트 절연막(141)은, 제1 액티브층(130)과 제1 게이트 전극(150) 사이에서 제2 액티브층(230)과 제2 게이트 전극(250) 사이까지 연장되도록 일체로 형성될 수 있다.
도 1을 참조하면, 제2 액티브층(230)과 제2 게이트 전극(250) 사이에 제2 게이트 절연막(142)이 배치된다. 또한, 제2 게이트 절연막(142)은 제1 액티브층(130)과 베이스 기판(110) 사이에 배치된다. 제2 게이트 절연막(142)은 제2 액티브층(230)과 제2 게이트 전극(250) 사이에서 제1 액티브층(130)과 베이스 기판(110) 사이로 연장되어 있다.
도 1을 참조하면, 제1 액티브층(130)은 제2 게이트 절연막(142)의 상부에 배치되고, 제2 액티브층(230)은 제2 게이트 절연막(142)의 하부에 배치된다. 이와 같이, 제1 액티브층(130)과 제2 액티브층(230)은 서로 다른 층에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 어느 한 층의 하부는 베이스 기판(110)을 향하는 방향을 지칭하고, 어느 한 층의 상부는 베이스 기판(110)의 반대 방향을 지칭한다.
본 발명의 일 실시예에 따르면, 제1 게이트 전극(150)과 제2 게이트 전극(250)이 동일층에 배치되더라도, 제1 게이트 전극(150)과 제1 액티브층(130) 사이의 거리 및 제2 게이트 전극(250)과 제2 액티브층(230) 사이의 거리가 달라질 수 있다. 그 결과, 제1 액티브층(130)과 제2 액티브층(230)에 인가되는 전계에 차이가 발생될 수 있으며, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)의 전류 특성의 차이가 더 현저해질 수 있다.
제1 게이트 전극(150) 및 제2 게이트 전극(250) 상에 층간 절연막(170)이 배치될 수 있다. 층간 절연막(170)은 절연 물질로 이루어진 절연층이다. 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(161, 261) 및 드레인 전극(162, 262)이 배치될 수 있다.
제1 박막 트랜지스터(TFT1)의 소스 전극(161)과 드레인 전극(162)은 서로 이격되어 각각 제1 액티브층(130)과 연결된다. 제2 박막 트랜지스터(TFT2)의 소스 전극(261)과 드레인 전극(262)은 서로 이격되어 각각 제2 액티브층(230)과 연결된다.
소스 전극(161, 261)과 드레인 전극(162, 262)은 층간 절연막(170)에 형성된 콘택홀을 통하여 각각 제1 및 제2 액티브층(130, 230)과 연결될 수 있다.
소스 전극(161, 261) 및 드레인 전극(162, 262)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(161, 261) 및 드레인 전극(162, 262)은 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다층으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 제1 연결부(130a, 230a) 및 제2 연결부(130b, 230b) 중 어느 하나는 소스 영역이 되고, 다른 하나는 드레인 영역이 될 수 있다. 소스 영역은 소스 전극(161, 261)과 연결되는 소스 연결부 역할을 할 수 있다. 드레인 영역은 드레인 전극(162, 262)과 연결되는 드레인 연결부 역할을 할 수 있다.
도면에 도시된 제1 연결부(130a, 230a)와 제2 연결부(130b, 230b)는 설명의 편의를 위하여 구별된 것일 뿐, 제1 연결부(130a, 230a)와 제2 연결부(130b, 230b)는 서로 바뀔 수도 있다.
광차단층(215)은 콘택홀을 통해 소스 전극(161, 261) 및 드레인 전극(162, 262) 중 어느 하나와 연결될 수 있다.
제1 액티브층(130), 제1 게이트 전극(150), 소스 전극(161) 및 드레인 전극(162)에 의하여 제1 박막 트랜지스터(TFT1)가 구성되고, 제2 액티브층(230), 제2 게이트 전극(250), 소스 전극(261) 및 드레인 전극(262)에 의하여 제2 박막 트랜지스터(TFT2)가 구성될 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 2를 참조하면, 제1 게이트 절연막(141)과 제2 게이트 절연막(142)은 각각 패터닝될 수 있다. 제1 게이트 절연막(141)과 제2 게이트 절연막(142)은 식각 또는 에싱에 의하여 패터닝될 수 있다.
예를 들어, 제1 게이트 전극(150)의 하부에 배치된 제1 게이트 절연막(141)은 제1 게이트 전극(150)과 대응되는 형상으로 패터닝될 수 있다. 제2 게이트 전극(250)의 하부에 배치된 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 각각 제2 게이트 전극(250)과 대응되는 형상으로 패터닝될 수 있다. 제1 액티브층(130)의 하부에 배치된 제2 게이트 절연막(142)은 제1 액티브층(130)과 대응되는 형상으로 패터닝될 수 있다.
도 2를 참조하면, 베이스 기판(110) 상에 광차단층(115)이 배치될 수 있다. 광차단층(115)은 제1 액티브층(130)과 중첩하도록 배치될 수 있다. 광차단층(115)은 외부로부터 입사되는 광을 차단하여 제1 액티브층(130)을 보호할 수 있다. 도 2를 참조하면, 광차단층(115)은 제1 박막 트랜지스터(TFT1)의 소스 전극(161)과 연결될 수 있다. 그러나, 본 발명의 일 실시예가 도면에 의해 한정되는 것은 아니며, 광차단층(115)은 제1 박막 트랜지스터(TFT1)의 드레인 전극(162)과 연결될 수도 있다. 또한, 광차단층(115)은 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(150)과 연결될 수도 있다. 광차단층(115)이 제1 게이트 전극(150)과 연결되는 경우, 이중 게이트 전극을 가진 것과 같은 효과가 생길 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(300)의 단면도이다.
도 3을 참조하면, 도 1과 비교하여, 제1 액티브층(130)과 제2 액티브층(230)의 배치 위치가 달라질 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(130)과 제1 게이트 전극(150) 사이 및 제2 액티브층(230)과 제2 게이트 전극(250) 사이에 제1 게이트 절연막(141)이 배치되고, 제1 액티브층(130)과 제1 게이트 전극(150) 사이에 제2 게이트 절연막(142)이 배치될 수 있다. 또한, 제2 게이트 절연막(142)은 제2 액티브층(230)과 베이스 기판(110) 사이에 배치된다. 이와 같이, 제1 액티브층(130)과 제2 액티브층(230)은 서로 다른 층에 배치될 수 있다.
도 3을 참조하면, 제1 액티브층(130)은 제2 게이트 절연막(142)의 하부에 배치되고, 제2 액티브층(230)은 제2 게이트 절연막(142)의 상부에 배치되며, 제1 게이트 전극(150)과 제2 게이트 전극(250)은 제1 게이트 절연막(141)의 상부에 배치된다. 따라서, 제1 게이트 전극(150)과 제1 액티브층(130) 사이의 거리는 제2 게이트 전극(250)과 제2 액티브층(230) 사이의 거리보다 멀다. 그러나, 제1 액티브층(130)이 제2 액티브층(230)보다 큰 이동도를 가지기 때문에, 제1 박막 트랜지스터(TF1)가 제2 박막 트랜지스터(TFT2)보다 큰 전류 특성을 가질 수 있다.
도 3을 참조하면, 제1 액티브층(130)과 베이스 기판(110) 사이에 광차단층(115)이 배치될 수 있다. 광차단층(115)은 외부로부터 입사되는 광을 차단하여, 제1 액티브층(130)을 보호할 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(400)의 단면도이다.
본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 다층 구조를 가질 수 있다.
도 4를 참조하면, 제1 액티브층(130)이 다층 구조를 갖는다, 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 액티브층(230)이 다층 구조를 가질 수도 있다(도 5 참조)
본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(130)이 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)을 포함할 수 있다.
제1 액티브층(130)에서 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132)보다 큰 이동도를 가질 수 있다. 제1 액티브층(130)의 제1 산화물 반도체층(131)은 고이동도 특성을 갖는 산화물 반도체 물질로 이루어질 수 있다.
제1 액티브층(130)의 제1 산화물 반도체층(131)은, 예를 들어, IGZO InGaZnO)계 산화물 반도체 물질[In 농도 > Ga 농도], IZO(InZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO(SiInZnO)계 산화물 반도체 물질, ZnON(Zn-Oxynitride)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질, ITO(InSnO) 계 산화물 반도체 물질, IO (InO)계 산화물 반도체 물질, ZTO(ZnSnO)계 산화물 반도체 물질, IAZO(InAlZnO)계 산화물 반도체 물질, AZO(AlZnO)계 산화물 반도체 물질 및 ATZO(AlSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
제1 액티브층(130)의 제2 산화물 반도체층(132)은 우수한 막 안정성을 갖는 산화물 반도체 물질로 이루어질 수 있다. 제1 액티브층(130)의 제2 산화물 반도체층(132)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질[Ga농도≥In농도], GZO (GaZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질, GZTO (GaZnSnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, ZTO (ZnSnO)계 산화물 반도체 물질, IAZO(InAlZnO)계 산화물 반도체 물질, AZO(AlZnO)계 산화물 반도체 물질 및 ATZO(AlSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132)의 상부에 배치될 수 있다. 구체적으로, 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132)보다 제1 게이트 전극(15)에 가까이 배치될 수 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)의 상부에 배치될 수도 있다(도 5 참조).
제2 액티브층(230)은 우수한 막 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 제2 액티브층(230)은 이미 설명되었으므로, 제2 액티브층(230)에 대한 상세한 설명은 생략된다.
본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(130)이 고이동도 특성을 갖는 제1 산화물 반도체층(131)을 포함하기 때문에, 제2 액티브층(230)보다 큰 이동도를 가질 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(500)의 단면도이다.
도 5에 도시된 바와 같이, 제2 액티브층(230)은 제1 산화물 반도체층(231) 및 제2 산화물 반도체층(232)을 포함할 수 있다. 제1 산화물 반도체층(231)과 제2 산화물 반도체층(232)은 서로 다른 이동도를 가질 수 있다. 제1 산화물 반도체층(231) 및 제2 산화물 반도체층(232) 중 어느 하나는 우수한 막 안정성을 가질 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(230)의 제1 산화물 반도체층(231) 및 제2 산화물 반도체층(232)은 우수한 막 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다.
도 5를 참조하면, 제1 액티브층(130)에서 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)의 상부에 배치될 수 있다. 구체적으로, 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)보다 제1 게이트 전극(15)에 가까이 배치될 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(600)의 단면도이다.
도 6을 참조하면, 제1 액티브층(130)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)을 포함하며, 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)의 상면 및 측면을 커버할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 우수한 안정성을 갖는 제2 산화물 반도체층(132)이 고이동도 특성을 갖는 제1 산화물 반도체층(131)의 상면 및 측면을 커버하여, 제1 산화물 반도체층(131)을 보호할 수 있다.
또한, 도 6을 참조하면, 제2 액티브층(230)은 제1 산화물 반도체층(231) 및 제2 산화물 반도체층(232)을 포함하며, 제2 산화물 반도체층(232)이 제1 산화물 반도체층(231)의 상면 및 측면을 커버할 수 있다.
제2 액티브층(230)의 제1 산화물 반도체층(231) 및 제2 산화물 반도체층(232)은 우수한 막 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있으며, 제2 산화물 반도체층(232)이 더 우수한 막 안정성을 가질 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(700)의 단면도이다.
본 발명의 또 일 실시예에 따르면, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 제3 산화물 반도체층(133, 233)을 더 포함할 수 있다.
도 7을 참조하면, 제1 박막 트랜지스터(TFT1)의 제1 액티브층(130)은 제3 산화물 반도체층(133)을 더 포함할 수 있다. 본 발명의 또 일 실시예에 따르면, 제1 액티브층(130)의 제3 산화물 반도체층(133)은 제1 산화물 반도체층(131)과 접촉할 수 있다. 제3 산화물 반도체층(133)은 우수한 막 안정성을 가질 수 있다.
도 7을 참조하면, 제2 박막 트랜지스터(TFT2)의 제2 액티브층(230)은 제3 산화물 반도체층(233)을 더 포함할 수 있다. 제2 액티브층(230)의 제3 산화물 반도체층(233)은 제1 산화물 반도체층(231)과 접촉할 수 있다. 제3 산화물 반도체층(233)은 우수한 막 안정성을 가질 수 있다.
본 발명의 또 일 실시예에 따르면, 제1 액티브층(130)은 고이동도 특성을 갖는 제1 산화물 반도체층(131)을 포함할 수 있다. 따라서, 제1 액티브층(130)은 제2 액티브층(230)보다 큰 이동도를 가질 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(800)의 단면도이다.
도 8을 참조하면, 제1 박막 트랜지스터(TFT1)의 제1 액티브층(130)은 제1 산화물 반도체층(131), 제2 산화물 반도체층(131) 및 제3 산화물 반도체층(133)을 포함한다. 제3 산화물 반도체층(133)은 제1 산화물 반도체층(131)의 상면과 측면 및 제2 산화물 반도체층(131)의 상면과 측면을 커버할 수 있다. 제3 산화물 반도체층(133)은 보호층 역할을 할 수 있다.
도 8을 참조하면, 제2 박막 트랜지스터(TFT2)의 제2 액티브층(230)은 제1 산화물 반도체층(231), 제2 산화물 반도체층(231) 및 제3 산화물 반도체층(233)을 포함한다. 제3 산화물 반도체층(233)은 제1 산화물 반도체층(231)의 상면과 측면 및 제2 산화물 반도체층(231)의 상면과 측면을 커버할 수 있다. 제3 산화물 반도체층(233)은 보호층 역할을 할 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(900)의 단면도이다.
도 9을 참조하면, 제1 박막 트랜지스터(TFT1)의 제1 액티브층(130)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)을 포함할 수 있다. 여기서, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132)보다 큰 이동도를 가질 수 있다. 제1 산화물 반도체층(131)은, 예를 들어, 고이동도 산화물 반도체 물질을 포함할 수 있다.
도 9를 참조하면, 제2 박막 트랜지스터(TFT2)의 제2 액티브층(230)은 제1 액티브층(130)과 동일한 층에 배치될 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(230)은 제1 액티브층(130)의 제2 산화물 반도체층(132)과 동일한 조성을 가질 수 있다.
제2 산화물 반도체층(132)이 형성 재료에 의하여 제2 액티브층(230)이 만들어질 수 있다. 예를 들어, 제1 액티브층(130)의 제2 산화물 반도체층(132)이 형성될 때, 제2 액티브층(230)이 함께 형성될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제2 액티브층(230)은 제2 산화물 반도체층(132)과 동시에 형성될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 고이동도 산화물 반도체 물질을 이용하여 제1 액티브층(130)의 제1 산화물 반도체층(131)을 먼저 형성하고, 다음, 우수한 안정성을 갖는 산화물 반도체 물질을 이용하여 제1 액티브층(130)의 제2 산화물 반도체층(132)과 제2 액티브층(230)이 형성될 수 있다.
제1 액티브층(130)은 고이동도 특성을 갖는 제1 산화물 반도체층(131)을 포함하기 때문에, 제2 액티브층(230)보다 큰 이동도를 가질 수 있다.
도 9를 참조하면, 제1 액티브층(130)의 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)의 상면 및 측면을 커버할 수 있다. 제2 산화물 반도체층(132)이 고이동도 특성을 갖는 제1 산화물 반도체층(131)을 보호하기 때문에, 제1 박막 트랜지스터(TFT1)의 안정성이 향상될 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1000)의 단면도이다.
본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1000)은, 베이스 기판(110) 상의 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)를 포함한다.
제1 박막 트랜지스터(TFT1)는 베이스 기판(110) 상의 제1 액티브층(130) 및 제1 액티브층(130)과 이격된 제1 게이트 전극(150)을 포함한다. 제2 박막 트랜지스터(TFT2)는 베이스 기판(110) 상의 제2 액티브층(230) 및 제2 액티브층(230)과 이격된 제2 게이트 전극(250)을 포함한다.
도 10을 참조하면, 제1 액티브층(130) 및 제2 액티브층(230)은 각각 제1 산화물 반도체층(131, 231) 및 제2 산화물 반도체층(132, 232)을 포함한다. 구체적으로, 제1 액티브층(130)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)을 포함하고, 제2 액티브층(230)은 제1 산화물 반도체층(231) 및 제2 산화물 반도체층(232)을 포함한다.
제1 액티브층(130)의 제1 산화물 반도체층(131)과 제2 액티브층(230)의 제1 산화물 반도체층(231)은 동일한 조성을 가질 수 있다. 또한, 제1 액티브층(130)의 제2 산화물 반도체층(132)과 제2 액티브층(230)의 제2 산화물 반도체층(232)은 동일한 조성을 가질 수 있다.
도 10을 참조하면, 제1 액티브층(130) 및 제2 액티브층(230)은 동일층에 배치될 수 있다. 구체적으로, 제1 액티브층(130)의 제1 산화물 반도체층(131)과 제2 액티브층(230)의 제1 산화물 반도체층(231)은 동일 층에 배치될 수 있다. 또한, 제1 액티브층(130)의 제2 산화물 반도체층(132)과 제2 액티브층(230)의 제2 산화물 반도체층(232)은 동일 층에 배치될 수 있다. 따라서, 본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(130) 및 제2 액티브층(230)은 서로 동일한 재료를 사용하는 동일한 공정에 의하여 동시에 만들어질 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 산화물 반도체층(131, 231)은 제2 산화물 반도체층(132, 232)보다 큰 이동도를 가질 수 있다.
예를 들어, 제1 액티브층(130)의 제1 산화물 반도체층(131)과 제2 액티브층(230)의 제1 산화물 반도체층(231)은 고이동도 산화물 반도체 물질에 의하여 만들어질 수 있다.
구체적으로, 제1 액티브층(130)의 제1 산화물 반도체층(131)과 제2 액티브층(230)의 제1 산화물 반도체층(231)은 각각, 20cm2/V·s 이상의 이동도를 가질 수 있다. 보다 구체적으로, 제1 액티브층(130)의 제1 산화물 반도체층(131)과 제2 액티브층(230)의 제1 산화물 반도체층(231)은 각각, 20 내지 50 cm2/V·s 정도의 이동도를 가질 수 있고, 20 내지 40 cm2/V·s 또는 20 내지 30 cm2/V·s 범위의 이동도를 가질 수도 있다.
도 10의 박막 트랜지스터 기판(1000)에서, 제1 산화물 반도체층(131, 231)의 상부에 제2 산화물 반도체층(132, 232)이 배치된다. 제1 게이트 전극(150)은 제1 액티브층(130)의 하부에 배치된다. 그 결과, 제1 박막 트랜지스터(TFT1)에서 제1 게이트 전극(150)은 제2 산화물 반도체층(132)보다 제1 산화물 반도체층(131)에 가까이 배치될 수 있다.
도 10을 참조하면, 베이스 기판(110) 상에 제1 게이트 전극(150)이 배치되고, 제1 게이트 전극(150) 상에 제2 게이트 절연막(142)이 배치되고, 제2 게이트 절연막(142) 상에 제1 액티브층(130)이 배치될 수 있다.
도 10을 참조하면, 제2 게이트 전극(250)은 제2 액티브층(230)의 상부에 배치된다. 그 결과, 제2 박막 트랜지스터(TFT2)에서 제2 게이트 전극(250)은 제1 산화물 반도체층(231)보다 제2 산화물 반도체층(232)에 가까이 배치될 수 있다.
도 10을 참조하면, 제2 게이트 절연막(142) 상에 제2 액티브층(230)이 배치되고, 제2 액티브층(230) 상에 제1 게이트 절연막(141)이 배치되고, 제1 게이트 절연막(141) 상에 제2 게이트 전극(250)이 배치될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 도 10에 도시된 바와 같이, 제1 액티브층(130) 및 제2 액티브층(230)을 사이에 두고, 제1 게이트 전극(150)과 제2 게이트 전극(250)이 서로 반대 방향에 배치될 수 있다. 특히, 제1 게이트 전극(150)은 베이스 기판(110)과 제1 액티브층(130) 사이에 배치될 수 있다.
박막 트랜지스터의 구동은 액티브층 중 게이트 전극과 가까이 배치된 층에 의하여 주로 영향을 받는다.
본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TFT1)의 제1 게이트 전극(150)이 제1 산화물 반도체층(131)에 가까이 배치되기 때문에, 제1 박막 트랜지스터(TFT1)의 구동은 주로 제1 산화물 반도체층(131)에 의하여 영향을 받는다. 제1 산화물 반도체층(131)이 고이동도 특성을 가지기 때문에, 제1 박막 트랜지스터(TFT1)는 우수한 전류 특성을 가질 수 있다.
제1 박막 트랜지스터(TFT1)가 우수한 전류 특성을 가짐에 따라, 제1 액티브층(130)의 너비 또는 폭(width)가 크지 않아도, 제1 박막 트랜지스터(TFT1)를 통하여 전류가 원활하게 흐를 수 있다. 따라서, 제1 박막 트랜지스터(TFT1)의 전체 면적이 작아질 수 있고, 좁은 영역에 다수의 제1 박막 트랜지스터(TFT1)가 집적되 배치될 수 있다.
우수한 이동도 및 전류 특성을 갖는 제1 박막 트랜지스터(TFT1)는 표시장치의 스위칭 트랜지스터로 사용될 수 있으며, 게이트 드라이버의 박막 트랜지스터로 유용하게 사용될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(250)이 제2 산화물 반도체층(232)에 가까이 배치되기 때문에, 제2 박막 트랜지스터(TFT2)의 구동은 주로 제2 산화물 반도체층(232)에 의하여 영향을 받는다. 제2 산화물 반도체층(232)이 우수한 막 안정성을 가지며 낮은 이동도를 가지기 때문에, 제2 박막 트랜지스터(TFT2)는 우수한 구동 안정성을 가질 수 있고, 낮은 전류 변화 특성을 가질 수 있다.
제2 산화물 반도체층(232)이 비교적 낮은 이동도를 가지기 때문에, 제2 박막 트랜지스터(TFT2)의 문턱 전압 구간에서 전류 변화량이 크지 않다. 따라서, 제2 박막 트랜지스터(TFT2)는 큰 s-팩터(s-factor)를 가질 수 있다. 우수한 구동 안정성 및 우수한 s-팩터(s-factor)를 갖는 제2 박막 트랜지스터(TFT2)는 표시장치의 구동 트랜지스터 또는 발광 제어 트랜지스터로 유용하게 사용될 수 있다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1100)의 단면도이다.
도 11의 박막 트랜지스터 기판(1100)에서, 제1 산화물 반도체층(131, 231)은 제2 산화물 반도체층(132, 232)의 상부에 배치된다.
도 11을 참조하면, 제1 게이트 전극(150)은 제1 액티브층(130)의 상부에 배치된다. 그 결과, 제1 박막 트랜지스터(TFT1)에서 제1 게이트 전극(150)은 제2 산화물 반도체층(132)보다 제1 산화물 반도체층(131)에 가까이 배치될 수 있다.
또한, 제2 게이트 전극(250)은 제2 액티브층(230)의 하부에 배치된다. 그 결과, 제2 박막 트랜지스터(TFT2)에서 제2 게이트 전극(250)은 제1 산화물 반도체층(231)보다 제2 산화물 반도체층(232)에 가까이 배치될 수 있다.
도 11을 참조하면, 제2 박막 트랜지스터(TFT2) 형성을 위해, 베이스 기판(110) 상에 제2 게이트 전극(250)이 배치되고, 제2 게이트 전극(250) 상에 제2 게이트 절연막(142)이 배치되고, 제2 게이트 절연막(142) 상에 제2 액티브층(230)이 배치될 수 있다.
또한, 제1 박막 트랜지스터(TFT1) 형성을 위해, 제2 게이트 절연막(142) 상에 제1 액티브층(130)이 배치되고, 제1 액티브층(130) 상에 제1 게이트 절연막(141)이 배치되고, 제1 게이트 절연막(141) 상에 제1 게이트 전극(150)이 배치될 수 있다.
도 11에 도시된 바와 같이, 제1 액티브층(130) 및 제2 액티브층(230)을 사이에 두고, 제1 게이트 전극(150)과 제2 게이트 전극(250)이 서로 반대 방향에 배치될 수 있다. 특히, 제2 게이트 전극(150)은 베이스 기판(110)과 제2 액티브층(130) 사이에 배치될 수 있다.
이하, 도 12a 내지 12f를 참조하며, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조방법을 설명한다.
도 12a 내지 12f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 제조 공정도이다.
도 12a을 참조하면, 베이스 기판(110) 상에 광차단층(215)이 형성되고, 광차단층(215) 상에 버퍼층(120)이 형성될 수 있다.
도 12b를 참조하면, 버퍼층(125) 상에 제2 액티브층(230)이 형성되고, 제2 액티브층(230) 상에 제2 게이트 절연막(142)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제2 게이트 절연막(142)이 플라즈마(Plasma) 처리될 수 있다. 플라즈마로 N2O 플라즈마가 적용될 수 있다. 플라즈마(Plasma) 처리에 의하여 제2 게이트 절연막(142)에 산소(oxygen)가 공급될 수 있다. 플라즈마(Plasma) 처리에 의하여 공급된 산소가 제2 액티브층(230)에 영향을 주어, 제2 액티브층(230)의 안정성이 향상되고, 제2 액티브층(230)의 s-팩터가 증가할 수 있다.
또한, 제2 게이트 절연막(142)에 공급된 산소가 제2 게이트 절연막(142) 상에 배치되는 제1 액티브층(130)의 안정성을 향상시킬 수 있다.
구체적으로, 제1 액티브층(130)은 고이동도 특성을 갖는 산화물 반도체 물질로 만들어질 수 있는데, 고이동도 특성을 갖는 산화물 반도체 물질은 과도한 산소 결함(oxygen vacancy)을 가질 수 있다. 제1 액티브층(130)이 과도한 산소 결함(oxygen vacancy)을 갖는 경우, 제1 액티브층(130)의 안정성이 저하되고, 제1 액티브층(130)이 도체에 가까운 전기적 특성을 가질 수 있다.
따라서, 플라즈마 처리에 의하여 제2 게이트 절연막(142)에 공급된 산소는 제1 액티브층(130)의 안정성 향상에 영향을 줄 수 있다.
제1 액티브층(130)에 대하여 별도의 플라즈마(Plasma) 처리가 이루어지는 경우, 도 12b에 개시된 제2 게이트 절연막(142)에 대한 플라즈마 처리가 생략될 수도 있다.
도 12c를 참조하면, 제2 게이트 절연막(142) 상에 제1 액티브층(130)이 형성된다. 제1 액티브층(130)은 고이동도 특성을 갖는 산화물 반도체 물질로 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)이 플라즈마(Plasma) 처리될 수 있다. 플라즈마로 N2O 플라즈마가 적용될 수 있다. 플라즈마(Plasma) 처리에 의하여 제1 액티브층(130)에 산소(oxygen)가 공급될 수 있다. 플라즈마 처리에 의한 산소 공급에 의하여 제1 액티브층(130)의 과도한 산소 결함(oxygen vacancy)이 해소될 수 있다. 그 결과, 제1 액티브층(130)의 안정성이 향상될 수 있다.
도 12b에 개시된 바와 같이, 제2 게이트 절연막(142)에 대하여 플라즈마 처리가 이루어지는 경우, 도 12c에 개시된 제1 액티브층(130)에 대한 별도의 플라즈마 처리가 생략될 수도 있다. 본 발명의 일 실시예에 따르면, 도 12b에 개시된 플라즈마 처리 및 도 12c에 개시된 플라즈마 처리 중 어느 하나만이 이루어질 수도 있고, 도 12b에 개시된 플라즈마 처리 및 도 12c에 개시된 플라즈마 처리가 모두 이루어질 수도 있다.
도 12d를 참조하면, 제1 액티브층(130) 상에 제1 게이트 절연막(141)이 형성되고, 제1 게이트 절연막(141) 상에 제1 게이트 전극(150) 및 제2 게이트 전극(250)이 형성된다. 제1 게이트 전극(150)과 제2 게이트 전극(250)은 동일한 재료를 이용하는 동일한 공정에 의하여 함께 만들어질 수 있다. 제1 게이트 전극(150)과 제2 게이트 전극(250)은 동일한 두께를 가질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 게이트 전극(150)과 제2 게이트 전극(250)이 서로 다른 재료 또는 서로 다른 공정에 의하여 만들어질 수도 있다.
또한, 본 발명의 일 실시예에 따르면, 제1 게이트 전극(150) 및 제2 게이트 전극(250)을 마스크로 하는 도핑(doping)에 의하여 제1 액티브층(130) 및 제2 액티브층(230)의 선택적 도체화가 이루어질 수 있다. 그 결과, 제1 액티브층(130)의 제1 연결부(130a)와 제2 연결부(130b)가 형성되고, 제2 액티브층(230)의 제1 연결부(230a) 및 제2 연결부(230b)가 형성될 수 있다.
도 12d에 도핑에 의한 도체화가 도시되어 있으나, 본 발명의 일 실시예가 이에 의하여 한정되는 것은 아니다. 이 분야에서 알려진 다른 방법에 의하여 도체화가 이루어질 수도 있다. 예를 들어, 게이트 절연막(141, 142)의 식각 및 플라즈마 처리에 의하여 도체화가 이루어질 수도 있다.
도 12e를 참조하면, 제1 게이트 전극(150) 및 제2 게이트 전극(250) 상에 층간 절연막(170)이 형성된다. 또한, 층간 절연막(170)과 게이트 절연막(141, 142)을 관통하는 콘택홀이 형성될 수 있다.
도 12f를 참조하면, 층간 절연막(170) 상에 소스 전극(161, 261) 및 드레인 전극(162, 262)이 형성될 수 있다. 소스 전극(161, 261)과 드레인 전극(162, 262)은 콘택홀을 통하여 각각 제1 및 제2 액티브층(130, 230)과 연결될 수 있다. 그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)가 만들어질 수 있다.
이하, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)이 적용된 표시장치를 상세히 설명한다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치(1200)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1200)는, 도 13에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함할 수 있다.
표시패널(310)은 게이트 라인(GL)들 및 데이터 라인(DL)들을 포함하고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다. 게이트 라인(GL)들, 데이터 라인(DL)들 및 화소(P)는 베이스 기판(110) 상에 배치될 수 있다.
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 표시패널(310)에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 표시패널(310)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
구체적으로, 게이트 인 패널(Gate In Panel: GIP) 구조에서 게이트 드라이버(320)는 베이스 기판(110) 상에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2) 중 적어도 하나를 포함할 수 있다. 예를 들어, 게이트 인 패널(Gate In Panel: GIP) 구조에서 게이트 드라이버(320)에 제1 박막 트랜지스터(TFT1)가 적용될 수 있고, 제2 박막 트랜지스터(TFT1)가 적용될 수도 있으며, 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)가 모두 적용될 수도 있다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
쉬프트 레지스터(350)는 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2) 중 적어도 하나를 포함할 수 있다.
도 14는 쉬프트 레지스터(350)에 대한 개략도이다. 도 15는 도 14의 쉬프트 레지스트(350)에 구비된 스테이지(351)에 대한 회로도이다.
도 14를 참조하면, 쉬프트 레지스터(350)는 n개의 스테이지(351)들(ST1 내지 STn)을 포함할 수 있다.
쉬프트 레지스터(350)는, 하나의 게이트 라인(GL)을 통해, 하나의 스캔신호(SS)를 하나의 게이트 라인(GL)과 연결되어 있는 화소(P)들로 전송한다. 스테이지(351)들 각각은 하나의 게이트 라인(GL)과 연결될 수 있다. 표시 패널(110)에, n개의 게이트 라인(GL)들이 형성되어 있는 경우, 쉬프트 레지스터(350)는 n개의 스테이지(351)들(ST1 내지 STn)을 포함할 수 있으며, n개의 스캔신호(SS1 내지 SSn)를 생성할 수 있다.
일반적으로, 각 스테이지(351)는, 1 프레임 중 게이트 펄스(GP)를 한번 출력하며, 게이트 펄스(GP)는 각 스테이지(351)에서 순차적으로 출력된다.
게이트 펄스(GP)를 순차적으로 출력하는 스테이지(351)들 각각은, 도 15에 도시된 바와 같이, 풀업 트랜지스터(Pu), 풀다운 트랜지스터(Pd), 스타트 트랜지스터(Tst), 리셋 트랜지스터(Trs) 및 인버터(I)를 포함할 수 있다. 풀업 트랜지스터(Pu), 풀다운 트랜지스터(Pd), 스타트 트랜지스터(Tst) 및 리셋 트랜지스터(Trs) 로, 상기 설명된 제1 박막 트랜지스터(TFT1)가 적용될 수 있다. 또한, 본 발명의 일 실시예에 따르면, 풀업 트랜지스터(Pu), 풀다운 트랜지스터(Pd), 스타트 트랜지스터(Tst) 및 리셋 트랜지스터(Trs) 중 일부에는 제1 박막 트랜지스터(TFT1)가 적용되고, 다른 일부에는 제2 박막 트랜지스터(TFT2)가 적용될 수도 있다.
풀업 트랜지스터(Pu)는 Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 턴온시 클럭신호(CLK)을 공급받아 게이트 펄스(GP)를 출력한다[Vout(SS)].
풀다운 트랜지스터(Pd)는 풀업 트랜지스터(Pu)와 턴오프 전압(VSS1) 사이에 연결되어 있으며, 풀업 트랜지스터(Pu)가 턴온될 때 턴오프되고, 풀업 트랜지스터(Pu)가 턴오프될 때 턴온되어 게이트 오프 신호(Goff)를 출력한다.
이와 같이, 스테이지(351)의 출력(Vout)은 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 포함한다. 게이트 펄스(GP)는 하이 레벨의 전압을 가지며, 게이트 오프 신호(Goff)는 로우 레벨의 전압을 갖는다.
스타트 트랜지스터(Tst)는 이전 스테이지로부터의 전단 출력(PRE)에 응답하여 하이 레벨 전압(VD)으로 Q노드를 충전시킨다. 해당 스테이지(351)가 제1 스테이지(ST1)일 때, 전단 출력(PRE) 대신 스타트 펄스(Vst)가 공급된다.
리셋 트랜지스터(Trs)는 다음 스테이지로부터의 후단 출력(NXT)에 응답하여 리셋용 전압인 저전위 전압(VSS)으로 Q노드를 방전시킨다. 해당 스테이지(351)가 마지막 스테이지(STg)일 때, 후단 출력(NXT) 대신 리셋 펄스(Rest)가 공급된다.
리셋 트랜지스터(Trs)의 게이트 단자로 입력되는 제어신호는, 일반적으로, 상기 Q노드가 하이일 때, 로우 상태를 유지한다.
Q노드에 하이 레벨의 신호가 입력되면, 풀업 트랜지스터(Pu)가 턴온되어, 게이트 펄스(GP)가 출력된다. 이 때, 리셋 트랜지스터(Trs)가 턴오프되어야, 저전위 전압(VSS)이 리셋 트랜지스터(Trs)로 공급되지 않는다.
게이트 펄스(GP)가 출력되면, 리셋 트랜지스터(Trs)의 게이트 단자로 하이 레벨의 제어신호가 입력되어, 리셋 트랜지스터(Trs)가 턴온되고, 풀업 트랜지스터(Pu)가 턴오프된다. 그 결과, 풀업 트랜지스터(Pu)를 통해, 게이트 펄스(GP)가 출력되지 않는다.
인버터(I)는, 게이트 펄스(GP)가 발생되지 않을 때, 게이트 오프 신호(Goff)를 발생시키기 위한 Qb노드 제어신호를 Qb노드를 통해 풀다운 트랜지스터(Pd)로 전송하는 기능을 수행한다.
게이트 라인(GL)에 연결되어 있는 각 화소(P)들의 스위칭 소자를 턴온시킬 수 있는 턴온 전압에 의해, 데이터 전압이 1 수평기간마다 데이터 라인(DL)들로 출력되며, 1 프레임 중 1 수평기간을 제외한 나머지 기간 동안에는 스위칭 소자를 턴오프 상태로 유지시키기 위한 게이트 오프 신호(Goff)가 게이트 라인(GL)으로 출력되어야 한다.
이를 위해, 인버터(I)는 1 프레임 중 1 수평기간을 제외한 나머지 기간 동안, Qb노드 제어신호를 Qb노드를 통해 풀다운 트랜지스터(Pd)로 전송한다.
인버터(I)로부터 공급되는 Qb노드 제어신호에 의해, 풀다운 트랜지스터(Pd)가 턴온되어, 게이트 라인(GL)으로 게이트 오프 신호(Goff)가 출력된다.
도 16은 도 13의 어느 한 화소(P)에 대한 회로도이고, 도 17는 도 16의 화소(P)에 대한 평면도이고, 도 18은 도 17의 I-I'를 따라 자른 단면도이다.
도 16의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(1200)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다.
화소 구동 회로(PDC)는 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제1 박막 트랜지스터(TFT1) 및 제1 박막 트랜지스터(TFT1)를 포함할 수 있다.
도 16의 화소 구동 회로(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
스위칭 트랜지스터인 제1 박막 트랜지스터(TR1)로, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제1 박막 트랜지스터(TFT1)가 적용될 수 있다.
구동 트랜지스터인 제2 박막 트랜지스터(TR2)로, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제2 박막 트랜지스터(TFT2)가 적용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동 회로(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(Cst)에 충전된다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 17 및 도 18을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스 기판(110) 상에 배치된다.
베이스 기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 베이스 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
도 18을 참조하면, 베이스 기판(110) 상에 광차단층(215)이 배치된다.
광차단층(215)은 광차단 특성을 가질 수 있다. 광차단층(215)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호할 수 있다.
광차단층(215) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 배치된다. 제2 액티브층(A2)은, 예를 들어, 저이동도 산화물 반도체 물질을 포함할 수 있다.
제2 액티브층(A2) 상에 제2 게이트 절연막(142)이 배치된다. 제2 게이트 절연막(142)은 제2 액티브층(A2)의 상면 전체를 커버할 수 있다.
제2 게이트 절연막(142) 상에 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)이 배치된다. 제1 액티브층(A1)은, 예를 들어, 고이동도 산화물 반도체 물질을 포함할 수 있다.
도 17 및 도 18을 참조하면, 제1 게이트 절연막(141) 상에 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)이 및 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)이 배치된다. 또한, 제1 게이트 절연막(141) 상에 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 배치될 수 있다.
또한, 제1 게이트 절연막(141) 상에 게이트 라인(GL)이 배치된다. 게이트 라인(GL)의 일부가 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)이 될 수 있다.
제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제2 콘택홀(H2)를 통하여 제1 액티브층(A1)과 연결될 수 있다.
제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 제1 게이트 절연막(141) 상으로 연장되어, 제1 커패시터 전극(CE1)을 형성할 수 있다. 또한, 제1 커패시터 전극(CE1)의 일부가 제2 액티브층(A2)의 상부로 연장되어, 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)이 될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 드레인 전극(D1), 제1 커패시터 전극(CE1) 및 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)은 일체로 이루어질 수 있다.
게이트 라인(GL), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제1 박막 트랜지스터(TR1)의 드레인 전극(D1) 및 제1 커패시터 전극(CE1) 상에 층간 절연막(170)이 배치된다.
층간 절연막(170) 상에 데이터 라인(DL), 구동 전원 라인(PL), 제1 박막 트랜지스터(TR1)의 소스 전극(S1), 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)가 배치된다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 제1 액티브층(A1)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 형성될 수 있다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제5 콘택홀(H5)을 통하여 제2 액티브층(A2)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제4 콘택홀(H4)을 통하여 제2 액티브층(A2)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 층간 절연막(170)으로 연장되어 제2 커패시터 전극(CE2)를 형성할 수 있다.
또한, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제3 콘택홀(H3)을 통하여 광차단층(215)와 연결될 수 있다. 그 결과, 광차단층(215)에 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 동일한 전압이 인가될 수 있으며, 광차단층(215)은 제3 커패시터 전극(CE3) 역할을 할 수 있다.
제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)에 의하여 제1 커패시터(C1)가 형성될 수 있다. 제1 커패시터 전극(CE1)과 제3 커패시터 전극(CE3)에 의하여 제2 커패시터(C2)가 형성될 수 있다. 그 결과, 제1 커패시터(C1) 및 제2 커패시터(C2)에 의하여 스토리지 커패시터(Cst)가 형성될 수 있다.
데이터 라인(DL), 구동 전원 라인(PL), 제2 커패시터 전극(CE2) 제1 박막 트랜지스터(TR1)의 소스 전극(S1), 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2) 상에 상에 평탄화층(175)이 배치된다. 평탄화층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제2 커패시터 전극(CE2)과 연결될 수 있다. 그 결과, 표시 소자(710)의 제1 전극(711)이 제2 박막 트랜지스터(TR1)의 소스 전극(S2)과 연결될 수 있다.
표시 소자(710)의 제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 12에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(1200)는 유기발광 표시장치이다.
도 19는 본 발명의 또 다른 일 실시예에 따른 표시장치(1300)의 어느 한 화소(P)에 대한 회로도이다.
도 19는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 19에 도시된 표시장치(1300)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 표시 소자(710)는 화소 구동 회로(PDC)와 연결된다.
화소(P)에는, 화소 구동 회로(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동 회로(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(센싱 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다. 제3 박막 트랜지스터(TR3)로, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2) 중 어느 하나가 적용될 수 있다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(Cst)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 스토리지 캐패시터(Cst)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 20은 본 발명의 또 다른 일 실시예에 따른 표시장치(1400)의 어느 한 화소(P)에 대한 회로도이다. 도 21는 도 20의 화소에 대한 평면도이다. 도 20에 도시된 화소는 도 21과 같은 평면도로 표시될 수 있다.
도 20에 도시된 표시장치(1400)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동 회로(PDC)를 포함한다. 표시 소자(710)는 화소 구동 회로(PDC)와 연결된다.
화소 구동 회로(PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동 회로(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 20의 화소(P)는 도 19의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 20의 화소 구동 회로(PDC)는 도 19의 화소 구동 회로(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제3 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따르면, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제2 박막 트랜지스터(TFT2)는 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)로 사용될 수 있다.
또한, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제2 박막 트랜지스터(TFT2)는 구동 트랜지스터인 제2 박막 트랜지스터(TR2)로 사용될 수 있다.
또한, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제1 박막 트랜지스터(TFT1)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1)로 사용될 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동 회로(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동 회로(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
도 22는 본 발명의 또 다른 일 실시예에 따른 게이트 구동부(320)에 대한 개략도이다.
구체적으로, 도 20 및 도 21과 같이, 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 포함하는 표시장치(1400)는, 도 22와 같은 게이트 구동부(320)를 가질 수 있다.
도 22를 참조하면, 게이트 구동부(320)는 n개의 스테이지들(ST1 내지 STg) 및 n개의 스테이지들(ST1 내지 STn)에 각각 종속적으로 연결된 n개의 발광 제어 회로(EMC1 내지 EMCn)를 포함할 수 있다.
도 23은 발광 제어 회로(EMC)의 일 실시예에 대한 회로도이다.
도 23의 발광 제어 회로(EMC)는 내부 제어 노드의 논리 상태에 따라 입력 전압을 반전시켜 출력으로 발생시키는 기능을 할 수 있다. 발광 제어 회로(EMC)는 풀-업 트랜지스터(TE5), 풀-다운 트랜지스터(TE6), 제1 제어부(CU1) 및 제2 제어부(CU2)를 포함한다.
풀-업 트랜지스터(TE5)는 Q 노드의 논리 상태에 따라 하이 논리의 고전위 전압(VH)을 출력(Vout)으로 발생시킨다. 구체적으로, 풀-업 트랜지스터(TE5)는 Q 노드의 하이 논리에 의해 턴-온되어 고전위 전압(VH)을 출력(Vout)으로 공급한다.
풀-다운 트랜지스터(TE6)는 입력 신호(Vin)의 논리 상태에 따라 로우 논리의 저전위 전압(VL)을 출력(Vout)으로 발생시킨다. 구체적으로, 풀-다운 트랜지스터(TE6)는 입력 신호(Vin)의 하이 논리에 의해 턴-온되어 저전위 전압(VL)을 출력(Vout)으로 공급한다.
제1 제어부(CU1)는 입력 신호(Vin)의 논리 상태에 따라 Q 노드를 로우 논리로 방전한다. 구체적으로, 제1 제어부(CU1)는 입력 신호(Vin)의 하이 논리에 응답하여 Q 노드를 로우 논리의 저전위 전압(VL)으로 방전하고, 입력 신호(Vin)의 로우 논리에 응답하여 저전위 전압(VL)을 차단한다.
제1 제어부(CU1)는 제1, 제2 및 제3 박막 트랜지스터(TE1, TE2, TE3)를 포함한다. 제1 및 제2 박막 트랜지스터(TE1, TE2)는 Q 노드와 저전위 전압(VL)의 공급 단자 사이에 직렬 연결되고, 입력 신호(Vin)의 논리 상태에 응답하여 Q 노드와 저전위 전압(VL)의 공급 단자를 연결한다. 제3 박막 트랜지스터(T3)는 게이트의 논리 상태에 응답하여 옵셋 전압을 제1 및 제2 박막 트랜지스터(TE1, TE2)의 연결 노드(C)에 공급한다. 옵셋 전압으로 고전위 전압(VH)이 공급될 수 있다.
제2 제어부(CU2)는 제어 신호(CON)의 논리 상태에 따라 Q 노드를 하이 논리로 충전한다. 구체적으로, 제2 제어부(CU2)는 제어 신호(CON)의 하이 논리에 응답하여 Q 노드를 하이 논리의 고전위 전압(VH)으로 충전한다.
제2 제어부(CU2)는 제어 신호(CON)의 하이 논리에 응답하여 Q 노드를 고전위 전압(VH)으로 충전하는 충전 트랜지스터(TE4)를 포함한다. 제2 제어부(CU2)의 충전 트랜지스터(TE4)는 Q 노드에서 제1 박막 트랜지스터(TE1)의 드레인 및 제3 박막 트랜지스터(TE3)의 게이트와 직접 연결된다.
입력 신호(Vin)와 제어 신호(CON)는 서로 오버랩되지 않는 펄스 형태를 가지며, 제어 신호(CON)로는 클럭이 이용될 수 있다.
발광 제어 회로(EMC)는 Q 노드의 논리 상태에 따라 입력 신호(Vin)를 반전시켜 출력(Vout)으로 발생시킨다. 일반적으로, 발광 제어 회로(EMC)는 Q 노드가 하이 논리이고 입력 신호(Vin)가 로우 논리일 때 풀-업 트랜지스터(TE5)를 통해 하이 논리의 출력(Vout)을 발생시키고, Q 노드가 로우 논리이고 입력 신호(Vin)가 하이 논리일 때 풀-다운 트랜지스터(TE6)를 통해 로우 논리의 출력(Vout)을 발생시킨다.
제어 신호(CON)는 발광 제어 회로(EMC)가 입력 신호(Vin)에 대한 반전 논리의 출력(Vout)이 발생되는 시점을 제어한다. 특히, 입력 신호(Vin)가 하이 논리에서 로우 논리로 바뀌면 출력(Vout)은 로우 논리에서 하이 논리로 바뀌어야 하지만, 출력(Vout)이 로우 논리에서 하이 논리로 바뀌는 시점을 제어 신호(CON)가 조절할 수 있다. 입력 신호(Vin)가 하이 논리에서 로우 논리로 바뀌더라도 제어 신호(CON)가 로우 논리이면 출력(Vout)은 이전 논리 상태를 유지하고, 제어 신호(CON)가 하이 논리가 되면 출력(Vout)이 하이 논리로 바뀌게 된다.
또한, 발광 제어 회로(EMC)는 풀-업 트랜지스터(TE5)의 게이트-소스간에 연결되어 출력(Vout) 노드로 공급되는 하이 논리를 따라 Q 노드를 부트스트랩핑시키는 제1 커패시터(Cap1)와, 출력(Vout) 노드와 저전위 전압(VL)의 공급 단자 사이에 연결되어 출력(Vout) 노드의 전압을 안정적으로 유지시키는 제2 커패시터(Cap2)를 포함한다. 제1 커패시터(Cap1)의 부트스트랩핑에 의해 Q 노드의 전압이 상승함으로써 출력(Vout) 노드의 전압도 높아질 수 있다.
도 23에 도시된 바와 같은 발광 제어 회로(EMC)는 많은 수의 박막 트랜지스터 큰 면적을 차지한다.
게이트 구동부(320)가 화소(P)와 동일한 베이스 기판(110)에 배치되는 GIP 구조에 있어서, 게이트 구동부(320)가 가능한 작은 면적을 가질 것이 요구된다. 따라서, 게이트 구동부(320)에 배치되는 박막 트랜지스터들(TE1, TE2, TE3, TE4, TE5, TE6)들이 면적을 가지는 것이 바람직하다.
게이트 구동부(320)의 면적을 줄이기 위해, 고이동도 특성을 가져 작은 면적으로도 구동이 가능한, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제1 박막 트랜지스터(TFT1)가 게이트 구동부(320)의 박막 트랜지스터로 사용될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 박막 트랜지스터(TFT2)가 게이트 구동부(320)의 박막 트랜지스터로 적용될 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 베이스 기판 120: 버퍼층
130: 제1 액티브층 230: 제2 액티브층
141: 제1 게이트 절연막 142: 제2 게이트 절연막
150: 제1 게이트 전극 250: 제2 게이트 전극
161, 261: 소스 전극 162, 262: 드레인 전극
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극
TFT1: 제1 박막 트랜지스터 TFT2: 제2 박막 트랜지스터

Claims (29)

  1. 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 베이스 기판 상의 제1 액티브층; 및
    상기 제1 액티브층과 이격된 제1 게이트 전극;을 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 베이스 기판 상의 제2 액티브층; 및
    상기 제2 액티브층과 이격된 제2 게이트 전극;을 포함하고,
    상기 제1 액티브층은 상기 제2 액티브층보다 큰 이동도를 갖는, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1 액티브층은 상기 제2 액티브층보다 5 내지 45 cm2/V·s 만큼 더 큰 이동도를 갖는, 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제1 액티브층과 상기 제1 게이트 전극 사이 및 상기 제2 액티브층과 상기 제2 게이트 전극 사이의 제1 게이트 절연막을 포함하는, 박막 트랜지스터 기판.
  4. 제3항에 있어서,
    상기 제2 액티브층과 상기 제2 게이트 전극 사이의 제2 게이트 절연막을 더 포함하는, 박막 트랜지스터 기판.
  5. 제4항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 액티브층과 상기 베이스 기판 사이에 배치된, 박막 트랜지스터 기판.
  6. 제3항에 있어서,
    상기 제1 액티브층과 상기 제1 게이트 전극 사이의 제2 게이트 절연막을 더 포함하는, 박막 트랜지스터 기판.
  7. 제6항에 있어서,
    상기 제2 게이트 절연막은 상기 제2 액티브층과 상기 베이스 기판 사이에 배치된, 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 제1 액티브층은 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함하며,
    상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 이동도를 갖는, 박막 트랜지스터 기판.
  9. 제8항에 있어서,
    상기 제1 산화물 반도체층이 상기 제2 산화물 반도체층보다 상기 제1 게이트 전극에 가까이 배치된, 박막 트랜지스터 기판.
  10. 제8항에 있어서,
    상기 제2 산화물 반도체층이 상기 제1 산화물 반도체층보다 상기 제1 게이트 전극에 가까이 배치된, 박막 트랜지스터 기판.
  11. 제10항에 있어서,
    상기 제2 산화물 반도체층이 상기 제1 산화물 반도체층의 상면 및 측면을 커버하는, 박막 트랜지스터 기판.
  12. 제8항에 있어서,
    상기 제1 액티브층은 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터 기판.
  13. 제12항에 있어서,
    상기 제3 산화물 반도체층은 상기 제1 산화물 반도체층과 접촉하는, 박막 트랜지스터 기판.
  14. 제12항에 있어서,
    상기 제3 산화물 반도체층은 상기 제1 산화물 반도체층의 상면과 측면 및 상기 제2 산화물 반도체층의 상면과 측면을 커버하는, 박막 트랜지스터 기판.
  15. 제1항에 있어서,
    상기 제2 액티브층은 상기 제1 액티브층과 동일한 층에 배치되고,
    상기 제1 액티브층은 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 이동도를 가지며,
    상기 제2 액티브층은 상기 제1 액티브층의 상기 제2 산화물 반도체층과 동일한 조성을 갖는, 박막 트랜지스터 기판.
  16. 제15항에 있어서,
    상기 제2 액티브층은 상기 제2 산화물 반도체층과 동시에 형성되는, 박막 트랜지스터 기판.
  17. 제15항에 있어서,
    상기 제1 액티브층의 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 상면 및 측면을 커버하는, 박막 트랜지스터 기판.
  18. 제15항에 있어서,
    상기 제1 액티브층은 상기 제2 액티브층보다 5 내지 45 cm2/V·s 만큼 더 큰 이동도를 갖는, 박막 트랜지스터 기판.
  19. 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 베이스 기판 상의 제1 액티브층; 및
    상기 제1 액티브층과 이격된 제1 게이트 전극;을 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 베이스 기판 상의 제2 액티브층; 및
    상기 제2 액티브층과 이격된 제2 게이트 전극;을 포함하고,
    상기 제1 액티브층 및 상기 제2 액티브층은 각각 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함하고,
    상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 큰 이동도를 가지며,
    상기 제1 박막 트랜지스터에서 상기 제1 게이트 전극은, 상기 제2 산화물 반도체층보다 상기 제1 산화물 반도체층에 가까이 배치되고,
    상기 제2 박막 트랜지스터에서 상기 제2 게이트 전극은, 상기 제1 산화물 반도체층보다 상기 제2 산화물 반도체층에 가까이 배치된, 박막 트랜지스터 기판.
  20. 제19항에 있어서,
    상기 제1 액티브층의 상기 제1 산화물 반도체층과 상기 제2 액티브층의 상기 제1 산화물 반도체층은 동일 층에 배치되고,
    상기 제1 액티브층의 상기 제2 산화물 반도체층과 상기 제2 액티브층의 상기 제2 산화물 반도체층은 동일 층에 배치된, 박막 트랜지스터 기판.
  21. 제19항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층을 사이에 두고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 반대 방향에 배치된, 박막 트랜지스터 기판.
  22. 제21항에 있어서,
    상기 제1 게이트 전극은 상기 베이스 기판과 상기 제1 액티브층 사이에 배치된, 박막 트랜지스터 기판.
  23. 제21항에 있어서,
    상기 제2 게이트 전극은 상기 베이스 기판과 상기 제2 액티브층 사이에 배치된, 박막 트랜지스터 기판.
  24. 제1항 내지 제23항 중 어느 한 항의 박막 트랜지스터 기판을 포함하는, 표시장치.
  25. 제24항에 있어서,
    상기 베이스 기판 상의 화소 및 게이트 드라이버를 포함하며,
    상기 게이트 드라이버는 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 중 적어도 하나를 포함하는, 표시장치.
  26. 제25항에 있어서,
    상기 화소는 화소 구동 회로를 포함하며,
    상기 화소 구동 회로는 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터를 포함하는, 표시장치.
  27. 제26항에 있어서,
    화소 구동 회로의 상기 제1 박막 트랜지스터는 스위칭 트랜지스터인, 표시장치.
  28. 제26항에 있어서,
    화소 구동 회로의 상기 제2 박막 트랜지스터는 구동 트랜지스터인, 표시장치.
  29. 제26항에 있어서,
    화소 구동 회로의 상기 제2 박막 트랜지스터는 발광 제어 트랜지스터인, 표시장치.
KR1020210190668A 2021-09-03 2021-12-29 박막 트랜지스터 기판 및 이를 포함하는 표시장치 KR20230034835A (ko)

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