CN115763491A - 薄膜晶体管基板及包括该薄膜晶体管基板的显示装置 - Google Patents

薄膜晶体管基板及包括该薄膜晶体管基板的显示装置 Download PDF

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Abstract

提供了一种薄膜晶体管基板以及包括该薄膜晶体管基板的显示装置，其中，所述薄膜晶体管基板包括：位于基底基板上的第一薄膜晶体管；以及位于第一薄膜晶体管上的第二薄膜晶体管，其中，所述第一薄膜晶体管包括：位于基底基板上的第一有源层；与第一有源层间隔开的第一栅极电极；以及第一源极电极和第一漏极电极，第一源极电极和第一漏极电极彼此间隔开并连接到第一有源层，第二薄膜晶体管包括：位于基底基板上的第二有源层；与第二有源层间隔开的第二栅极电极；以及第二源极电极和第二漏极电极，第二源极电极和第二漏极电极彼此间隔开并连接到第二有源层，并且第一源极电极和第一漏极电极中的一个连接到第二源极电极和第二漏极电极中的一个。

Description

薄膜晶体管基板及包括该薄膜晶体管基板的显示装置
相关申请的交叉引用
本申请要求于2021年9月3日提交的韩国专利申请第10-2021-0117993号和2021年12月31日提交的韩国专利申请第10-2021-0194723号的优先权的权益，通过引用将上述专利申请并入本文，如同在此充分阐述一样。
技术领域
本公开涉及一种薄膜晶体管基板和包括该薄膜晶体管基板的显示装置。更具体地，本公开涉及具有垂直堆叠的第一薄膜晶体管和第二薄膜晶体管的薄膜晶体管基板以及包括该薄膜晶体管基板的显示装置。
背景技术
随着多媒体的发展，显示装置变得更加重要，液晶显示装置、等离子显示装置、有机发光显示装置等平板显示装置已经商业化使用。
平板显示装置可以包括用于将扫描信号顺序地提供给多个像素的栅极驱动器。栅极驱动器包括包含多个晶体管的多个级，并且这些级以级联方式连接以顺序地输出扫描信号。输出扫描信号通过栅极线传送到多个像素。
最近，已经应用了将栅极驱动器以薄膜晶体管的形式嵌入显示面板中的面板中栅极(GIP)结构。当应用GIP结构时，可以获得显示装置的纤薄尺寸，可以提高显示装置的外观美感，并且可以降低显示装置的制造成本。
在这种GIP结构中，栅极驱动器设置在基底基板上，大量的薄膜晶体管设置在栅极驱动器中以提高显示装置的性能，而栅极驱动器的面积需要减小以减少边框面积。因此，需要一种具有高性能和狭窄区域的栅极驱动器。
因此，已经研究了在狭窄区域中有效地设置大量薄膜晶体管的方法。
发明内容
本公开是鉴于上述问题而完成的，目的在于提供一种薄膜晶体管基板，可以在同一区域内配置多个薄膜晶体管。
本公开的另一个目的是提供一种薄膜晶体管基板，其中，薄膜晶体管被设置为堆叠以减小薄膜晶体管的布置面积。
本公开的又一目的在于提供一种薄膜晶体管基板，其中多个薄膜晶体管上下堆叠，以提高线路连接效率并减小薄膜晶体管的布置面积。
本公开的又一目的是提供一种通过堆叠薄膜晶体管来减小栅极驱动器面积的方法。
本公开的又一目的在于提供一种包括上述薄膜晶体管的显示装置。
本公开的又一目的在于提供一种显示装置，该显示装置包括通过包括设置为堆叠的多个薄膜晶体管而具有窄区域的栅极驱动器。
本公开的又一目的是提供一种显示装置，包括由于栅极驱动器具有窄区域而具有窄区域的边框区域。
除了上述本公开的目的之外，本领域技术人员将从本公开的以下描述清楚地理解本公开的其他目的和特征。
根据本公开的一个方面，上述和其他目的可以通过提供一种薄膜晶体管基板来实现，该薄膜晶体管基板包括：位于基底基板上的第一薄膜晶体管；以及位于第一薄膜晶体管上的第二薄膜晶体管，其中，所述第一薄膜晶体管包括：位于基底基板上的第一有源层；与第一有源层间隔开的第一栅极电极；以及第一源极电极和第一漏极电极，第一源极电极和第一漏极电极彼此间隔开并连接到第一有源层，第二薄膜晶体管包括：位于基底基板上的第二有源层；与第二有源层间隔开的第二栅极电极；以及第二源极电极和第二漏极电极，第二源极电极和第二漏极电极彼此间隔开并连接到第二有源层，并且第一源极电极和第一漏极电极之一连接到第二源极电极和第二漏极电极之一。
所述第一源极电极和所述第一漏极电极中的一个可以与所述第二源极电极和所述第二漏极电极中的一个一体地形成。
所述第一栅极电极可以设置在所述基底基板和所述第一有源层之间，并且第二有源层可以设置于第一有源层与第二栅极电极之间。
第一有源层和第二有源层之间的距离可以大于第一有源层和第一栅极电极之间的距离以及第二有源层和第二栅极电极之间的距离。
第一有源层可以包括：与第一栅极电极交叠的第一沟道部；连接到第一沟道部的一侧的第一公共连接部；以及连接到第一沟道部的另一侧的第一有源连接部，第二有源层可以包括：与第二栅极电极交叠的第二沟道部；连接到第二沟道部的一侧的第二公共连接部；以及连接到第二沟道部的另一侧的第二有源连接部，并且，第一源极电极和第一漏极电极中的一个以及第二源极电极和第二漏极电极中的一个可以连接到第一公共连接部和第二公共连接部。
薄膜晶体管基板还可以包括位于第一公共连接部和第一有源连接部上的第一金属层。
薄膜晶体管基板还可以包括位于第二公共连接部和第二有源连接部上的第二金属层。
第一源极电极和第一漏极电极中的另一个可以连接到第二源极电极和第二漏极电极中的另一个。
第一有源层或第二有源层中的至少一个可以包括氧化物半导体材料。
第一有源层或第二有源层中的至少一个可以包括第一氧化物半导体层和位于第一氧化物半导体层上的第二氧化物半导体层。
第一有源层和第二有源层各自均可以包括氧化物半导体材料，并且第一有源层可以具有与第二有源层的迁移率不同的迁移率。
第一栅极电极和第二栅极电极可以一体地形成以构成公共栅极电极。
公共栅极电极可以设置在第二有源层上，并且第一薄膜晶体管和第二薄膜晶体管可以被配置为通过施加到公共栅极电极的栅极电压被同时导通。
公共栅极电极可以设置在第一有源层和第二有源层之间，并且第一薄膜晶体管和第二薄膜晶体管可以被配置为通过施加到公共栅极电极的栅极电压被同时导通。
公共栅极电极可以设置在第一有源层和基底基板之间，并且第一薄膜晶体管和第二薄膜晶体管可以被配置为通过施加到公共栅极电极的栅极电压被同时导通。
根据本公开的另一方面，可以通过提供一种包括上述薄膜晶体管基板的显示装置来实现上述和其他目的。
显示装置还可以包括位于基底基板上的栅极驱动器，其中栅极驱动器可以包括第一薄膜晶体管和第二薄膜晶体管。
栅极驱动器可以包括两个或更多个上拉晶体管，并且第一薄膜晶体管和第二薄膜晶体管中的每一个可以是栅极驱动器的所述两个或更多个上拉晶体管的相应上拉晶体管。
栅极驱动器可以包括两个或更多个下拉晶体管，并且第一薄膜晶体管和第二薄膜晶体管中的每一个可以是栅极驱动器的所述两个或更多个下拉晶体管的相应下拉晶体管。
栅极驱动器可以包括两个或更多个复位晶体管，并且第一薄膜晶体管和第二薄膜晶体管中的每一个可以是栅极驱动器的所述两个或更多个复位晶体管的相应复位晶体管。
栅极驱动器可以包括两个或更多个开关晶体管，并且第一薄膜晶体管和第二薄膜晶体管中的每一个可以是栅极驱动器的所述两个或更多个开关晶体管的相应开关晶体管。
显示装置还可以包括位于基底基板上的像素驱动电路，并且像素驱动电路可以包括第一薄膜晶体管和第二薄膜晶体管。
像素驱动电路可以包括内部补偿电路。
附图说明
本公开的上述和其他目的、特征和其他优点将从以下结合附图的详细描述中得到更清楚的理解，其中：
图1是例示根据本公开一个实施方式的薄膜晶体管基板的截面图；
图2是例示根据本公开另一实施方式的薄膜晶体管基板的截面图；
图3是例示根据本公开又一实施方式的薄膜晶体管基板的截面图；
图4是例示根据本公开又一实施方式的薄膜晶体管基板的截面图；
图5是例示根据本公开又一实施方式的薄膜晶体管基板的截面图；
图6是例示根据本公开又一实施方式的薄膜晶体管基板的截面图；
图7是例示根据本公开又一实施方式的薄膜晶体管基板的截面图；
图8是例示根据本公开又一实施方式的薄膜晶体管基板的截面图；
图9是例示根据本公开另一实施方式的显示装置的示意图；
图10是例示移位寄存器的示意图；
图11是例示在图10的移位寄存器中设置的级的电路图；
图12是在图9中任一像素的电路图；
图13是例示根据本公开的又一实施方式的显示装置的任一像素的电路图；并且
图14是例示根据本公开的又一实施方式的显示装置的任一像素的电路图。
具体实施方式
本公开的优点和特征及其实施方法将通过参照附图描述的以下实施方式来阐明。然而，本公开可以以不同的形式实施并且不应被解释为限于在此阐述的实施方式。相反，提供这些实施方式是为了使本公开彻底和完整，并将本公开的范围充分传达给本领域技术人员。此外，本公开仅由权利要求的范围限定。
在用于描述本公开的实施方式的附图中公开的形状、尺寸、比例、角度和数量仅是示例，因此，本公开不限于所示出的细节。在整个说明书中，相同的附图标记指代相同的元件。在以下描述中，当相关已知功能或配置的详细描述被确定为不必要地模糊本公开的重点时，将省略该详细描述。
在使用本说明书中描述的“包含”、“具有”和“包括”的情况下，除非使用“仅～”，否则可以添加其他部分。除非另有说明，否则单数形式的术语可以包括复数形式。
在解释一个元素时，该元素被解释为包括一个误差范围，尽管没有明确的描述。
在描述位置关系时，例如，当位置关系被描述为“上～”、“上方～”、“下～”和“紧邻～”时，一个或多个部分可以布置在两个部分之间，除非使用了“仅”或“直接”。
诸如“下方”、“下面”、“之下”、“上方”和“之上”等空间相关术语可在本文中用于按照图中所示容易地描述一个或多个元素与另一个或多个元素的关系。应当理解，这些术语旨在涵盖除了图中描绘的方向之外的装置的不同方向。例如，如果将图中所示的装置颠倒过来，则描述为布置在另一装置“下方”或“下面”的装置可以布置在另一装置“上方”。因此，示例性术语“下方或下面”可包括“下方或下面”和“上方”取向。同样，示例性术语“上方”或“上面”可以包括“上方”和“下方或下面”取向。
在描述时间关系时，例如，当时间顺序被描述为“之后”、“随后”、“下一个”和“之前”时，可以包括不连续的情况，除非使用了“正好”或“直接”。
应当理解，尽管此处可以使用术语“第一”、“第二”等来描述各种元素，但这些元素不应受这些术语的限制。这些术语仅用于将一个元素与另一个元素分开。例如，可以将第一元件称为第二元件，并且类似地，可以将第二元件称为第一元件，而不脱离本公开的范围。
术语“至少一个”应理解为包括一个或多个相关所列项目的任何组合和所有组合。例如，“第一项、第二项和第三项中的至少一个”的含义表示从第一项、第二项和第三项中的两个或多个以及第一项、第二项或第三项提出的所有项的组合。
本公开的各种实施方式的特征可以部分地或整体地彼此耦合或组合，并且可以以各种方式彼此互操作并且如本领域技术人员能够充分理解的技术驱动。本公开实施方式可以相互独立实施，也可以相互依存的关系共同实施。
在附图中，即使在不同的附图中被描绘，相同或相似的元件也由相同的附图标记表示。
在本公开的实施方式中，为了描述方便，源极电极和漏极电极彼此区分开来。然而，源极电极和漏极电极可以互换使用。源极电极可以是漏极电极，漏极电极可以是源极电极。另外，本公开任一实施方式中的源极电极可以为本公开另一实施方式中的漏极电极，本公开任一实施方式中的漏极电极也可以为本公开另一实施方式中的源极电极。
在本公开的一些实施方式中，为了描述方便，将源极区与源极电极区分开来，并且将漏极区与漏极电极区分开。然而，本公开的实施方式不限于这种结构。例如，源极区可以是源极电极，漏极区可以是漏极电极。此外，源极区可以是漏极电极，漏极区可以是源极电极。
图1是根据本公开一个实施方式的薄膜晶体管基板100的截面图。
根据本公开一个实施方式的薄膜晶体管基板100包括位于基底基板110上的第一薄膜晶体管TFT1和第二薄膜晶体管TFT2。
玻璃或塑料可以用作基底基板110。具有柔性特性的透明塑料，例如聚酰亚胺，可以用作塑料。当聚酰亚胺用作基底基板110时，考虑到在基底基板110上执行高温沉积工艺，可以使用能够耐受高温的耐热聚酰亚胺。
缓冲层120设置在基底基板110上。缓冲层120可以由绝缘材料制成。例如，缓冲层120可以包括诸如氧化硅、氮化硅和金属基氧化物的绝缘材料中的至少一种。缓冲层120可以具有单层结构，或者可以具有多层结构。
缓冲层120可以通过阻挡空气和水来保护有源层130。此外，其上设置有遮光层的基底基板110的表面可以通过缓冲层120变得均匀。可以省略缓冲层120。
虽然未示出，但是可以在基底基板110上设置遮光层。遮光层可以屏蔽从外部入射的光以保护薄膜晶体管TFT1和TFT2。遮光层可以设置在基底基板110和缓冲层120之间。
参照图1，第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以设置在缓冲层120上。
第一薄膜晶体管TFT1可以包括在基底基板110上的第一有源层130和与第一有源层130间隔开的第一栅极电极150。此外，第一薄膜晶体管TFT1可以包括第一源极电极161和第一漏极电极162，第一源极电极161和第一漏极电极162彼此隔开并与第一有源层130连接。
参照图1，第一栅极电极150可以设置在缓冲层120上。
第一栅极电极150可以包括铝基金属(例如铝(Al)或铝合金)、银基金属(例如银(Ag)或银合金)、铜基金属(例如铜(Cu)或铜合金)、钼基金属(例如钼(Mo)或钼合金)、铬(Cr)、钽(Ta)、钕(Nd)或钛(Ti)中的至少一种。第一栅极电极150可以具有多层结构，所述多层结构包括至少两个具有不同物理特性的导电层。
第一栅极电极150设置在基底基板110和第一有源层130之间。第一栅极电极150可以具有遮光特性。因此，第一栅极电极150可以用作遮光层。如图1所示，当第一栅极电极150设置在第一有源层130下方时，可以省略遮光层。
第一栅绝缘层140设置在第一栅极电极150上。第一栅绝缘层140可以包括氧化硅、氮化硅或金属基氧化物中的至少一种。第一栅绝缘层140可以具有单层结构，或者可以具有多层结构。
第一栅绝缘层140保护第一有源层130。
第一有源层130设置在第一栅绝缘层140上。第一栅极电极150至少部分地与第一有源层130交叠。
根据本公开的一个实施方式，第一有源层130可以由半导体材料形成。第一有源层130可以包括氧化物半导体材料。
氧化物半导体材料可以包括例如IZO(InZnO)基氧化物半导体材料、IGO(InGaO)基氧化物半导体材料、ITO(InSnO)基氧化物半导体材料、IGZO(InGaZnO)基氧化物半导体材料、IGZTO(InGaZnSnO)基氧化物半导体材料、GZTO(GaZnSnO)基半导体材料、GZO(GaZnO)基半导体材料、ITZO(InSnZnO)基氧化物半导体材料或FIZO(FeInZnO)基氧化物半导体材料中的至少一种，但本公开的一个实施方式不限于此，第一有源层130可以由本领域已知的另一种氧化物半导体材料制成。
第一有源层130可以包括第一沟道部130n、第一公共连接部130a和第一有源连接部130b。第一公共连接部130a可以连接到第一沟道部130n的一侧，并且第一有源连接部130b可以连接到第一沟道部130n的另一侧。
第一沟道部130n与栅极电极150交叠。第一沟道部130n可以由栅极电极150保护。第一沟道部130n用作沟道。
第一公共连接部130a和第一有源连接部130b可以通过由半导体材料制成的第一有源层130的选择性导电化形成。例如，第一公共连接部130a和第一有源连接部130b可以通过基于掺杂剂进行掺杂来选择性导电化。即，有源层的导电率能够通过添加掺杂剂的适当类型和量而被修改为选择的值，因此，它能够被“导电化”。
例如，在形成第一有源层130之后，可以通过使用剩余的光刻胶图案作为掩模的掺杂方法来使第一有源层130选择性地导电化。结果，可以形成第一公共连接部130a和第一有源连接部130b，但是本公开的一个实施方式不限于此，并且可以通过本领域已知的其他方法使第一有源层130选择性地导电化。
第一公共连接部130a和第一有源连接部130b具有比第一沟道部130n更优异的电导率。因此，第一公共连接部130a和第一有源连接部130b中的每一个都可以用作线路或导线。
钝化层170可以设置在第一有源层130上。钝化层170是由绝缘材料制成的绝缘层。钝化层170可以由有机材料制成，或者可以由无机材料制成，或者可以由有机层和无机层的叠层体制成。钝化层170可以包括氧化硅、氮化硅、金属氧化物和类似物。
根据本公开的一个实施方式，第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以通过钝化层170相互区分。为了区分第一薄膜晶体管TFT1和第二薄膜晶体管TFT2，钝化层170可以具有相对较大的厚度。
根据本公开的一个实施方式，钝化层170可以防止第一有源层130和第二有源层230相互干扰。应当理解“干扰”包括含义“电干扰”和“物理接触”。例如，电干扰可能由于第一有源层130和第二有源层230之间的寄生电容耦合而发生，并且寄生电容可以通过由于钝化层170的厚度导致第一有源层130和第二有源层230之间增加的距离而减小。由于第一有源层130和第二有源层230被钝化层170物理地分离，可以防止短路。
当钝化层170由具有大约3.9的介电常数的氧化硅(SiO2)制成时，钝化层170可以具有0.2μm或更大的厚度。
当钝化层170由介电常数约为3.4的氧化硅(SiO2)制成时，钝化层170可以具有0.6μm或更大的厚度。
当钝化层170的厚度增加时，整个器件的厚度可能大于必要的厚度。因此，钝化层170可以具有2.5μm或更小的厚度。
根据本公开的一个实施方式，钝化层170可以具有0.6μm到2.5μm的厚度，可以具有1.0μm到2.0μm的厚度，或者可以具有1.0μm到1.5μm的厚度。
根据本公开的一个实施方式，由钝化层170限定的第一有源层130和第二有源层230之间的距离可以设置为大于第一有源层130和第一栅极电极150之间的距离以及第二有源层230和第二栅极电极250之间的距离。应当理解在垂直方向测量距离，例如，正交于基底基板110的主表面的方向。
第二有源层230设置在钝化层170上。第二有源层230设置在第一有源层130和第二栅极电极250之间。
根据本公开的一个实施方式，第二有源层230可以由半导体材料形成。第二有源层230可以包括氧化物半导体材料。
第二有源层230可以由与第一有源层130相同的氧化物半导体材料制成，或者可以由与第一有源层130不同的氧化物半导体材料制成。此外，第一有源层130和第二有源层230可以具有基本相同的迁移率，或者可以具有它们各自的迁移率。
具体地，第一有源层130和第二有源层230中的每一个可以包括氧化物半导体材料，并且可以具有它们各自的迁移率。结果，第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以具有彼此不同的各自的电特性。根据本公开的一个实施方式，第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以分别设计成满足产品所需的电特性。例如，当第一薄膜晶体管TFT1需要优良的电流特性而第二薄膜晶体管TFT2需要优良的稳定性时，第一有源层130可以由高迁移率氧化物半导体材料制成，而第二有源层230可以由具有优异稳定性的氧化物半导体材料制成，反之亦然。
第二有源层230可以包括第二沟道部230n、第二公共连接部230a和第二有源连接部230b。第二公共连接部230a可以连接到第二沟道部230n的一侧，第二有源连接部230b可以连接到第二沟道部230n的另一侧。应当理解第二沟道部230n、第二公共连接部230a和第二有源连接部230b可以集成地形成。类似地，第一沟道部130n、第一公共连接部130a和第一有源连接部130b可以集成地形成。
第二公共连接部230a和第二有源连接部230b可以通过第二有源层230的选择性导电化形成。例如，第二公共连接部230a和第二有源连接部230b可以通过在使用第二栅极电极250作为掩模的同时基于掺杂剂进行掺杂来选择性导电化。
第二沟道部230n与第二栅极电极250交叠。第二沟道部230n充当沟道。
参照图1，第二沟道部230n的长度大于第一沟道部130n的长度，但本公开的一个实施方式不限于此，第一沟道部130n的长度可以大于第二沟道部230n的长度，并且第一沟道部130n的长度和第二沟道部230n的长度可以彼此相等。在下文中，在下文描述的其他实施方式中，第一沟道部130n的长度可以比第二沟道部230n的长度更长或更短，并且第一沟道部130n的长度和第二沟道部230n的长度可以彼此相等。
在形成第二有源层230和第二栅极电极250之后，可以通过使用第二栅极电极250作为掩模进行掺杂来选择性地使第一有源层130导电化，意味着第一有源层130以期望的导电率设置。结果，可以形成第二公共连接部230a和第二有源连接部230b，但是本公开的一个实施方式不限于此，并且可以通过本领域已知的其他方法使第二有源层230选择性地导电化。
第二公共连接部230a和第二有源连接部230b具有比第二沟道部230n更优异的导电性。因此，第二公共连接部230a和第二有源连接部230b中的每一个都可以用作线路。
第二栅绝缘层240设置在第二有源层230上。第二栅绝缘层240可以覆盖第二有源层230的上部。第二栅绝缘层240保护第二有源层130。如图1所示，第二栅绝缘层240可以与第二有源连接部230b的侧壁接触，并且可以通过源极电极161、261与第二公共连接部230a的侧壁分离。
第二栅绝缘层240可以包括氧化硅、氮化硅或金属基氧化物中的至少一种。第二栅绝缘层240可以具有单层结构，或者可以具有多层结构。
第二栅极电极250设置在第二栅绝缘层240上。
第二栅极电极250可以包括金属或金属合金。第二栅极电极250可以由与第一栅极电极150相同的材料制成，或者可以由与第一栅极电极150的材料不同的材料制成。
第二栅极电极250与第二有源层230隔开以至少部分地与第二有源层230交叠。第二栅极电极250与第二有源层230的第二沟道部230n交叠。
层间绝缘层270可以设置在第二栅极电极250上。层间绝缘层270是由绝缘材料制成的绝缘层。层间绝缘层270可以由有机材料制成，或者可以由无机材料制成，或者可以由有机层和无机层的叠层体制成。
源极电极161和261以及漏极电极162和262可以设置在层间绝缘层170上。
第一薄膜晶体管TFT1的第一源极电极161和第一漏极电极162可以彼此隔开并分别连接到第一有源层130。
第二薄膜晶体管TFT2的第二源极电极261和第二漏极电极262可以彼此间隔开并且分别连接到第二有源层230。
源极电极161和261以及漏极电极162和262可以通过接触孔分别连接到第一有源层130和第二有源层230。
源极电极161和261以及漏极电极162和262中的每一个可以包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或它们的合金中的至少一种。源极电极161和261以及漏极电极162和262中的每一个可以形成为由金属或金属合金制成的单层，或者可以形成为两层或更多层。
根据本公开的一个实施方式，第一源极电极161和第一漏极电极162中的任何一个可以连接到第二源极电极261和第二漏极电极262中的任何一个。源极电极161、261和漏极电极162、262的每个可以单独称为“源极/漏极电极”。例如，源极电极161可以称为第一薄膜晶体管TFT1的第一源极/漏极电极161，并且漏极电极162可以称为第一薄膜晶体管TFT1的第二源极/漏极电极162。
此外，根据本公开的一个实施方式，如图1所示，第一源极电极161和第一漏极电极162中的任何一个可以与第二源极电极261和第二漏极电极262中的任何一个集成。例如，第一源极电极161和第一漏极电极162中的任何一个可以与第二源极电极261和第二漏极电极262中的任何一个集成地形成，或者可以形成为一体。
在图1中，第一源极电极161被例示为连接到第二源极电极261。此外，参照图1，第一源极电极161被例示为与第二源极电极261集成地形成。
然而，本公开的一个实施方式不限于上述示例，第一漏极电极162和第二漏极电极262可以彼此连接。此外，第一漏极电极162和第二漏极电极262可以集成地形成。
在本公开的一个实施方式和附图中，源极电极161和261以及漏极电极162和262只是为了描述方便而进行区分，但是源极电极161和261以及漏极电极162和262不受附图和说明书的限制。源极电极161和261以及漏极电极162和262可以互换。
此外，根据本公开的一个实施方式，第一源极电极161和第一漏极电极162中的任何一个以及第二源极电极261和第二漏极电极262中的任何一个都可以连接到第一公共连接部130a和第二公共连接部230a。
在图1中，第一源极电极161和第二源极电极261连接到第一公共连接部130a和第二公共连接部230a。
然而，本公开的一个实施方式不限于此，并且第一漏极电极162和第二漏极电极262可以连接到第一公共连接部130a和第二公共连接部230a。
根据本公开的一个实施方式，第一公共连接部130a、第二公共连接部230a、第一有源连接部130b和第二有源连接部230b只是为了描述方便而进行区分，并且可以互换。第一公共连接部130a、第二公共连接部230a、第一有源连接部130b和第二有源连接部230b中的每一个可以用作源极电极或漏极电极。
第一薄膜晶体管TFT1可以由第一有源层130、第一栅极电极150、第一源极电极161和第一漏极电极162构成。第二薄膜晶体管TFT2可以由第二有源层230、第二栅极电极250、第二源极电极261和第二漏极电极262构成。
图2是例示根据本公开另一实施方式的薄膜晶体管基板200的截面图。在下文中，为了避免冗余，将省略对已经描述的元件的描述。
参照图2，第一金属层181和182可以设置在第一有源层130的一部分上。具体地，根据本公开的另一实施方式的薄膜晶体管基板200还可以包括分别位于第一公共连接部130a和第一有源连接部130b上的第一金属层181和182。
根据本公开的另一实施方式，第一金属层181和182没有设置在第一有源层130的第一沟道部130n中。
第一金属层181和182可以具有还原性。第一金属层181和182可以选择性地还原第一有源层130。结果，可以选择性地还原第一有源层130以形成具有接近导体的导电率的第一公共连接部130a和第一有源连接部130b。
第一金属层181和182可以包括选自钛(Ti)、钼(Mo)、铝(Al)、银(Ag)、铜(Cu)、铬(Cr)、钽(Ta)、钕(Nd)、钙(Ca)或钡(Ba)的至少一种金属。此外，第一金属层181和182可以包括选自锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、铷(Rb)、铯(Cs)、镁(Mg)、钙(Ca)、锶(Sr)、镧(La)或钯(Pd)中的至少一种金属。例如，第一金属层181、182可以包括金属或其合金。例如，第一金属层181、182可以是多层结构，所述多层结构具有金属、其合金或两者的一层或多层。第一金属层181、182可以具有彼此相同或不同的组成以及材料层的顺序。例如，第一组成可以有益于第一公共连接部130a，并且不同于第一组成的第二组成可有益于第一有源连接部130b。
图3是例示根据本公开又一实施方式的薄膜晶体管基板300的截面图。
参照图3，第二金属层281和282可以设置在第二有源层230的一部分上。具体地，根据本公开另一实施方式的薄膜晶体管基板300还可以包括分别位于第二公共连接部230a和第二有源连接部230b上的第二金属层281和第二金属层282。
根据本公开的又一实施方式，第二金属层281和282未设置在第二有源层230的第二沟道部230n中。
第二金属层281和282可以具有还原性。第二金属层281和282可以选择性地还原第二有源层230。结果，可以选择性地还原第二有源层230以形成导电性接近导体的第二公共连接部230a和第二有源连接部230b。
第二金属层281和282可以包括与第一金属层181和182类似的金属。第二金属层281和282可以具有与第一金属层181和182相同的成分，并且可以具有与第一金属层181和182不同的成分。第二金属层281、282可以具有彼此相同或不同的组成以及材料层的顺序。例如，第三组成可以有益于第二公共连接部230a，并且不同于第三组成的第四组成可以有益于第二有源连接部230b。
图4是示出根据本公开又一实施方式的薄膜晶体管基板400的截面图。
根据本公开的又一实施方式，第一有源层130或第二有源层230中的至少一个可以具有多层结构。
根据本公开的又一实施方式，第一有源层130或第二有源层230中的至少一个可以包括第一氧化物半导体层131和231以及分别位于第一氧化物半导体层131和231上的第二氧化物半导体层132和232。在一些实施方式中，第一有源层130和第二有源层230中的一个或两者包括三个或更多个氧化半导体层。
参照图4，第一有源层130可以包括第一氧化物半导体层131和第二氧化物半导体层132。另外，第二有源层230可以包括第一氧化物半导体层231和第二氧化物半导体层232，但是本公开的一个实施方式不限于此，并且第一有源层130和第二有源层230中只有一个可以具有多层结构。
第一氧化物半导体层131和231具有优良的膜稳定性以用作支撑层。第一氧化物半导体层131和231可以包括例如IGZO(InGaZnO)基氧化物半导体材料[Ga浓度≥In浓度]、GZO(GaZnO)基氧化物半导体材料、IGO(InGaO)基氧化物半导体材料或GZTO(GaZnSnO)基氧化物半导体材料中的至少一个。
第二氧化物半导体层132和232可以具有优良的迁移率。第二氧化物半导体层132和232可以由具有高迁移率特性的氧化物半导体材料制成。第二氧化物半导体层132和232可以用作主沟道层。
第二氧化物半导体层132和232可以包括例如IGZO(InGaZnO)基氧化物半导体材料、IZO(InZnO)基氧化物半导体材料、IGZTO(InGaZnSnO)基氧化物半导体材料、ITZO(InSnZnO)基氧化物半导体材料、FIZO(FeInZnO)基氧化物半导体材料、ZnO基氧化物半导体材料、SIZO(SiInZnO)基氧化物半导体材料或ZnON(Zn-氧氮化物)基氧化物半导体材料中的至少一种。
然而，本公开的一个实施方式不限于上述示例，第一氧化物半导体层131和231可以用作主沟道层。此外，根据本公开的另一实施方式，第一有源层130和第二有源层230可以具有三层或更多层的多层结构，并且第三氧化物半导体层可以设置在第二氧化物半导体层132和232上。
图5是例示根据本公开的又一实施方式的薄膜晶体管基板500的截面图。
根据本公开的又一实施方式，第一源极电极161和第一漏极电极162中的另一个可以连接到第二源极电极261和第二漏极电极262中的另一个。
参照图5，第一漏极电极162和第二漏极电极262可以彼此连接。根据本公开的又一实施方式，第一薄膜晶体管TFT1的第一漏极电极162和第二薄膜晶体管TFT2的第二漏极电极262可以连接在同一条线路上，并且可以将相同的信号施加于第一薄膜晶体管TFT1的第一漏极电极162和第二薄膜晶体管TFT2的第二漏极电极262。第一漏极电极162和第二漏极电极262可以集成地形成。
此外，根据本公开的又一实施方式，第一源极电极161可以连接到第二源极电极261。参照图5，第一源极电极161和第二源极电极261可以集成地形成。
图6是根据本公开另一实施方式的薄膜晶体管基板600的截面图。
参照图6，第一栅极电极150和第二栅极电极250可以集成地形成以构成公共栅极电极50。根据本公开的一个实施方式，可以将相同的栅电压施加到第一薄膜晶体管TFT1和第二薄膜晶体管TFT2。
根据本公开的一个实施方式，第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以同时导通。具体地，第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以通过施加到公共栅极电极50的栅极电压而同时导通。应当理解，“同时导通”包括在实质上同一时间被导通的含义。例如，由于公共栅极电极50比第一有源层130更靠近第二有源层230，或者由于第一薄膜晶体管TFT1和第二薄膜晶体管TFT2的电学特性(例如，寄生电容、沟道长度或类似电学特性)的其他不同，第二薄膜晶体管TFT2可以略微早于第一薄膜晶体管TFT1导通。
参照图6，公共栅极电极50可以设置在第二有源层230上。更具体地，公共栅极电极50可以设置在第二栅绝缘层240上。
根据本公开的一个实施方式，由于第一薄膜晶体管TFT1和第二薄膜晶体管TFT2同时受驱动，因此钝化层170不需要设置在第一有源层130和第二有源层230之间。具体地，可以省略用于使第一有源层130和第二有源层230不相互干扰的钝化层170。
参照图6，第一栅绝缘层140可以设置在第一有源层130上，并且第二有源层230可以设置在第一栅绝缘层140上。
公共栅极电极50可以与第一有源层130的至少一部分和第二有源层230的至少一部分交叠。公共栅极电极50可以与第一有源层130的第一沟道部130n和第二有源层230的第二沟道部230n交叠。
图7是例示根据本公开又一实施方式的薄膜晶体管基板700的截面图。
参照图7，公共栅极电极50可以设置在第一有源层130和第二有源层230之间，并且第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以通过施加到公共栅极电极50的栅极电压同时导通。应当理解，“同时导通”包括在实质上同一时间被导通的含义。例如，由于公共栅极电极50比第一有源层130更靠近第二有源层230，或者由于第一薄膜晶体管TFT1和第二薄膜晶体管TFT2的电学特性(例如，寄生电容、沟道长度或类似电学特性)的其他不同，第二薄膜晶体管TFT2可以略微早于第一薄膜晶体管TFT1导通。
参照图7，第一栅绝缘层140可以设置在第一有源层130上，并且公共栅极电极50可以设置在第一栅绝缘层140上。第二栅绝缘层240可以设置在公共栅极电极50上，并且第二有源层230可以设置在第二栅绝缘层240上。层间绝缘层245可以设置在第二有源层230上。
公共栅极电极50可以与第一有源层130的至少一部分和第二有源层230的至少一部分交叠。公共栅极电极50可以与第一有源层130的第一沟道部130n和第二有源层230的第二沟道部230n交叠。
图8是例示根据本公开的又一实施方式的薄膜晶体管基板800的截面图。
参照图8，公共栅极电极50可以设置在第一有源层130和基底基板110之间，并且第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以通过施加到公共栅极电极50的栅极电压同时导通。应当理解“同时导通”包括在实质上同一时间被导通的含义。例如，由于公共栅极电极50比第二有源层230更靠近第一有源层130，或者由于第一薄膜晶体管TFT1和第二薄膜晶体管TFT2的电学特性(例如，寄生电容、沟道长度或类似电学特性)的其他不同，第一薄膜晶体管TFT1可以略微早于第二薄膜晶体管TFT2导通。
参照图8，公共栅极电极50可以设置在缓冲层120上，并且第一栅绝缘层140可以设置在公共栅极电极50上。第一有源层130可以设置在第一栅绝缘层140上，并且第二栅绝缘层240可以设置在第一有源层130上。第二有源层230可以设置在第二栅绝缘层240上。层间绝缘层245可以设置在第二有源层230上。
公共栅极电极50可以与第一有源层130的至少一部分和第二有源层230的至少一部分交叠。公共栅极电极50可以与第一有源层130的第一沟道部130n和第二有源层230的第二沟道部230n交叠。
在下文中，将详细描述应用了上述薄膜晶体管基板100、200、300、400、500、600、700和800的显示装置。
图9是例示根据本公开的又一实施方式的显示装置900的示意图。
如图9所示，根据本公开的又一实施方式的显示装置900包括显示面板310、栅极驱动器320、数据驱动器330和控制器340。
显示面板310包括栅极线GL和数据线DL，并且像素P设置在栅极线GL和数据线DL的交叉区域中。通过驱动像素P来显示图像。栅极线GL、数据线DL和像素可以设置在基底基板110上。
控制器340控制栅极驱动器320和数据驱动器330。
控制器340通过使用从外部系统(未示出)提供的信号来输出用于控制栅极驱动器320的栅极控制信号GCS和用于控制数据驱动器330的数据控制信号DCS。此外，控制器340对从外部系统输入的输入图像数据进行采样，重新对齐采样的数据并将重新对齐的数字图像数据RGB提供给数据驱动器330。
栅极控制信号GCS包括栅极起始脉冲GSP、栅极移位时钟GSC、栅极输出使能信号G0E、起始信号Vst和栅极时钟GCLK。此外，用于控制移位寄存器的控制信号可以包括在栅极控制信号GCS中。
数据控制信号DCS包括源极起始脉冲SSP、源极移位时钟信号SSC、源极输出使能信号SOE和极性控制信号POL。
数据驱动器330向显示面板310的数据线DL提供数据电压。具体地，数据驱动器330将从控制器340输入的图像数据RGB转换为模拟数据电压，并将数据电压提供到数据线DL。
根据本公开的一个实施方式，栅极驱动器320可以封装在显示面板310上。这样，栅极驱动器320直接封装在显示面板310上的结构将被称为面板内栅极(GIP)结构。具体地，在面板内栅极(GIP)结构中，栅极驱动器320可以设置在基底基板110上。
根据本公开的又一实施方式的显示装置900可以包括上述薄膜晶体管基板100、200、300、400、500、600、700或800中的至少一个。根据本公开的一个实施方式，栅极驱动器320可以包括上述薄膜晶体管基板100、200、300、400、500、600、700和800的第一薄膜晶体管TFT1和第二薄膜晶体管TFT2。
栅极驱动器320可以包括移位寄存器350。
移位寄存器350通过使用从控制器340发送的起始信号和栅极时钟，在一帧内将栅极脉冲顺序地提供给栅极线GL。在这种情况下，一帧意味着通过显示面板310输出一个图像的时间段。栅极脉冲具有可以使设置在像素P中的开关元件(薄膜晶体管)导通的导通电压。
此外，移位寄存器350在一帧的另一时段将能够关断开关元件的截止信号提供给栅极线GL，在该时段不提供栅极脉冲。以下，将栅极脉冲和栅极截止信号统称为扫描信号SS或Scan。
移位寄存器350可以包括上述薄膜晶体管基板100、200、300、400、500、600、700和800的第一薄膜晶体管TFT1和第二薄膜晶体管TFT2。
图10是例示移位寄存器350的示意图。图11是例示设置在图10的移位寄存器350中的级的电路图。
参照图10，移位寄存器350可以包括g个级351ST1至STg。移位寄存器350可包括g个级351，标为ST1、ST2、ST3、…、STg-1、STg。术语“g”是大于1的整数，但可以是任何值，诸如1080、2160或其他适合的整数。
移位寄存器350通过一条栅极线GL将一个扫描信号SS传输到连接到一条栅极线GL的像素P。每个级351可以连接到一条栅极线GL。当在显示面板110中形成g条栅极线GL时，移位寄存器350可以包括g个级351ST1到STg，并且可以产生g个扫描信号SS1到SSg。
通常，在一帧期间，每个级351输出栅极脉冲GP一次，并且从每个级351顺序地输出栅极脉冲GP。
如图11所示，用于顺序输出栅极脉冲GP的每个级351可以包括上拉晶体管T6和T6c、下拉晶体管T3、T7和T7c、启动晶体管STR1和STR2、复位晶体管T3n和T3no以及开关晶体管T1、T4、T5c和T5q。
具体地，图11示出了栅极驱动器320的移位寄存器350中所包括的第(N)级[ST(N)]的电路图。第(N)级[ST(N)]可以与(第N+1)级[ST(N+1)]串联设置。
第(N)级[ST(N)]依次包括Q节点[Q(N)]和QB节点[QB(N)]。Q节点[Q(N)]和QB节点[QB(N)]利用高电位电源电压VDD或低电位电源电压VSS进行充电和放电。栅极导通电压VGH被施加到VDD端子，栅极截止电压VGL被施加到VSS端子。CRY(N+2)是从两级之后的一级(例如，第(N+2)级[ST(N+2)])提供的进位信号。
第(N)级[ST(N)]和第(N+1)级[ST(N+1)]的电路可以包括连接到Q节点[Q(N)]的上拉晶体管T6和T6c、连接到QB节点[(QB(N))的下拉晶体管T3、T7和T7c、通过进位信号(CRY(N+4))导通的复位晶体管T3n和T3no以及开关电路T1、T4、T5c和T5q。
第(N)级[ST(N)]和第(N+1)级[ST(N+1)]的Q节点[Q(N)]可以通过施加启动电压VST1和VST2被触发来分别被充电。
具体地，作为第(N)级[ST(N)]的开关晶体管T1的栅极端子的启动输入端子可以连接到启动晶体管STR1的源极端子。
启动晶体管STR1可以通过连接到第(N)级[ST(N)]的分支电路的输出电压Bout1被导通。按照与桥接电路的输出电压Bout1的定时相同的方式，连接至启动晶体管STR1的漏极端子的启动电压VST1的电压可以升高到栅极导通电压VGH。Q节点[Q(N)]的电压通过导通的开关晶体管T1也被预充电为栅极导通电压VGH。
随后，第(N+1)级[ST(N+1)]的启动晶体管STR2被启动电压VST2和其他桥接电路的输出电压Bout2导通，并且Q节点可以被预充电。
当时钟信号[CLK(N)]输入到上拉晶体管T6和T6c的漏极电极时，Q节点[Q(N)]的电压通过自举会升高到高于栅极导通电压VGH的电压，例如高达2VGH。此时，上拉晶体管T6和T6c被Q节点[Q(N)]的电压导通，使得输出电压Gout(N)和进位信号CRY(N)可以升高到VGH。
如图11所示，栅极驱动器320或包括在栅极驱动器320中的移位寄存器350占用大量薄膜晶体管的大面积。
在栅极驱动器320设置在与像素P相同的基底基板110上的GIP结构中，如果可能，需要栅极驱动器320具有小面积。因此，在第一薄膜晶体管TFT1和第二薄膜晶体管TFT2按照与根据本公开实施方式的薄膜晶体管基板100、200、300、400、500、600、700和800相同的方式堆叠的情况下，可以在狭窄的区域内设置大量的薄膜晶体管。
根据本公开的一个实施方式，栅极驱动器320包括两个或更多个上拉晶体管T6和T6c，并且上述薄膜晶体管基板100、200、300、400、500、600、700和800的第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以分别应用于栅极驱动器320的上拉晶体管T6和T6c。具体地，图11中所示的两个上拉晶体管T6和T6c可以彼此交叠。
根据本公开的一个实施方式，栅极驱动器320包括两个或更多个下拉晶体管T3、T7和T7c，并且上述薄膜晶体管基板100、200、300、400、500、600、700和800的第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以分别应用于栅极驱动器320的下拉晶体管T7和T7c。
具体地，图11中所示的下拉晶体管T3、T7和T7c中的T7和T7c可以设置为彼此交叠。
根据本公开的一个实施方式，栅极驱动器320包括两个或更多个复位晶体管T3n和T3no，并且上述薄膜晶体管基板100、200、300、400、500、600、700和800的第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以分别应用于栅极驱动器320的复位晶体管T3n和T3no。具体地，图11中所示的两个复位晶体管T3n和T3no可以设置为彼此交叠。
根据本公开的一个实施方式，栅极驱动器320包括两个或更多个开关晶体管T1、T4、T5c和T5q，并且上述薄膜晶体管基板100、200、300、400、500、600、700和800的第一薄膜晶体管TFT1和第二薄膜晶体管TFT2可以分别应用于栅极驱动器320的开关晶体管T1、T4、T5c和T5q。
具体地，图11中所示的开关晶体管T1、T4、T5c和T5q的T5c和T5q可以设置为彼此交叠。
图12是图9中任一像素P的电路图。
图12的电路图是包括有机发光二极管(OLED)作为显示元件710的显示装置900的像素P的等效电路图。
参照图12，像素P包括显示元件710和用于驱动显示元件710的像素驱动电路PDC。具体地，根据本公开的一个实施方式的显示装置900可以包括在基底基板110上的像素驱动电路PDC。
图12的像素驱动电路PDC包括作为开关晶体管的第一薄膜晶体管TR1和作为驱动晶体管的第二薄膜晶体管TR2。
第一薄膜晶体管TR1连接到栅极线GL和数据线DL，并通过由栅极线GL提供的扫描信号SS导通或截止。
数据线DL向像素驱动电路PDC提供数据电压Vdata，并且第一薄膜晶体管TR1控制数据电压Vdata的施加。
驱动电源线PL向显示元件710提供驱动电压Vdd，并且第一薄膜晶体管TR1控制驱动电压Vdd。驱动电压Vdd是用于驱动作为显示元件710的有机发光二极管(OLED)的像素驱动电压。
当第二薄膜晶体管TR2由从栅极驱动器320通过栅极线GL施加的扫描信号SS导通时，通过数据线DL提供的数据电压Vdata被提供给连接到显示元件710的第二薄膜晶体管TR2的栅极电极。数据电压Vdata被充入形成在第二薄膜晶体管TR2的栅极电极和源极电极之间的存储电容器Cst中。
根据数据电压Vdata，通过第二薄膜晶体管TR2控制提供给作为显示元件710的有机发光二极管(OLED)的电流量，由此可以控制从显示元件710输出的光的灰度级。
图13是例示根据本公开的又一实施方式的显示装置1000的任一像素P的电路图。
图13是有机发光显示装置的像素P的等效电路图。
图13所示的显示装置1000的像素P包括作为显示元件710的有机发光二极管(OLED)和用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
在像素P中，设置有用于向像素驱动电路PDC提供信号的信号线DL、GL、PL、RL和SCL。
数据电压Vdata被提供给数据线DL，扫描信号SS被提供给栅极线GL，用于驱动像素的驱动电压Vdd被提供给驱动电源线PL，参考电压Vref被提供给参考线RL，并且感测控制信号SCS被提供给感测控制线SCL。
像素驱动电路PDC包括，例如，与栅极线GL和数据线DL连接的第一薄膜晶体管TR1(开关晶体管)、用于根据通过第一薄膜晶体管TR1传输的数据电压Vdata来控制输出到显示元件710的电流的大小的第二薄膜晶体管TR2(驱动晶体管)、以及用于感测第二薄膜晶体管TR2的特性的第三薄膜晶体管TR3(感测晶体管)。
第一薄膜晶体管TR1通过提供给栅极线GL的扫描信号SS导通，以将提供给数据线DL的数据电压Vdata传输到第二薄膜晶体管TR2的栅极电极。
第三薄膜晶体管TR3连接到第二薄膜晶体管TR2和显示元件710之间的第一节点n1和参考线RL，因此第三薄膜晶体管TR3通过感测控制信号SCS导通或截止，并在感测时段感测作为驱动晶体管的第二薄膜晶体管TR2的特性。
与第二薄膜晶体管TR2的栅极电极连接的第二节点n2与第一薄膜晶体管TR1连接。在第二节点n2和第一节点n1之间形成有存储电容器Cst。
当第一薄膜晶体管TR1导通时，通过数据线DL提供的数据电压Vdata被提供给第二薄膜晶体管TR2的栅极电极G2。数据电压Vdata被充入形成在第二薄膜晶体管TR2的栅极电极和源极电极之间的存储电容器Cst中。
当第二薄膜晶体管TR2导通时，根据用于驱动像素的驱动电压Vdd，电流通过第二薄膜晶体管TR2被提供给显示元件710，从而从显示元件710输出光。
图14是例示根据本公开的又一实施方式的显示装置1100的像素的电路图。
图14所示的显示装置1100的像素P包括作为显示元件710的有机发光二极管(OLED)和用于驱动显示元件710的像素驱动电路PDC。显示元件710与像素驱动电路PDC连接。
像素驱动电路PDC包括薄膜晶体管TR1、TR2、TR3和TR4。
在像素P中，设置有用于向像素驱动电路PDC提供驱动信号的信号线DL、EL、GL、PL、SCL和RL。
与图13的像素P相比，图14的像素P还包括发光控制线EL。发光控制信号EM被提供给发光控制线EL。此外，与图13的像素驱动电路PDC相比，图14的像素驱动电路PDC还包括第四薄膜晶体管TR4，作为用于控制第二薄膜晶体管TR2的发光定时的发光控制晶体管。
第一薄膜晶体管TR1通过提供给栅极线GL的扫描信号SS而导通，以将提供给数据线DL的数据电压Vdata传输到第二薄膜晶体管TR2的栅极电极。
存储电容器Cst位于第二薄膜晶体管TR2的栅极电极和显示元件710之间。
第三薄膜晶体管TR3连接到参考线RL，因此通过感测控制信号SCS而导通或截止，并在感测时段感测作为驱动晶体管的第二薄膜晶体管TR2的特性。
第四薄膜晶体管TR4根据发光控制信号EM将驱动电压Vdd传输到第二薄膜晶体管TR2或屏蔽驱动电压Vdd。当第四薄膜晶体管TR4导通时，电流被提供给第二薄膜晶体管TR2，由此从显示元件710输出光。
除了上述结构之外，根据本公开的又一实施方式的像素驱动电路PDC可以形成为各种结构。像素驱动电路PDC可以包括例如五个或更多个薄膜晶体管。
根据本公开的又一实施方式，显示装置包括位于基底基板110上的像素驱动电路PDC，并且像素驱动电路PDC可以包括上述薄膜晶体管基板100、200、300、400、500、600、700和800的第一薄膜晶体管TFT1和第二薄膜晶体管TFT2。更具体地，像素驱动电路PDC包括两个或更多个薄膜晶体管，并且两个或更多个薄膜晶体管可以堆叠以共享至少一条信号线。此外，像素驱动电路PDC可以包括内部补偿电路。
根据本公开，可以获得以下有利效果。
根据本公开的一个实施方式，可以将薄膜晶体管设置为堆叠，从而可以将大量薄膜晶体管设置在同一区域中，并且薄膜晶体管的布置区域可以减少。
根据本公开的一个实施方式，可以将连接到同一条线路的多个薄膜晶体管设置为上下堆叠，从而可以提高线路连接的效率，并且薄膜晶体管的布置区域可以减少。
根据本公开的一个实施方式，可以将薄膜晶体管设置为堆叠，从而可以减小栅极驱动器的面积。随着栅极驱动器的面积变窄，可以减小显示装置中边框区域的尺寸。
此外，根据本公开的一个实施方式，由于薄膜晶体管被设置为堆叠，因此像素驱动电路中可以设置大量的薄膜晶体管，并且可以提高薄膜晶体管的布置效率。结果，可以容易地实现像素的内部补偿电路。
对于本领域的技术人员来说，显然上述的本公开不受上述实施方式和附图的限制，并且可以在不背离本公开的精神和范围情况下对本公开进行各种替换、修改和变化。因此，本公开的范围由所附权利要求限定，并且所有源自权利要求的含义、范围和等同概念的变化或修改都旨在落入本公开的范围内。

Claims (23)

1.一种薄膜晶体管基板，包括：
位于基底基板上的第一薄膜晶体管；以及
位于所述第一薄膜晶体管上的第二薄膜晶体管，
其中，所述第一薄膜晶体管包括：
位于所述基底基板上的第一有源层；
与所述第一有源层间隔开的第一栅极电极；以及
第一源极电极和第一漏极电极，所述第一源极电极和所述第一漏极电极彼此间隔开并连接到所述第一有源层，
所述第二薄膜晶体管包括：
位于所述基底基板上的第二有源层；
与所述第二有源层间隔开的第二栅极电极；以及
第二源极电极和第二漏极电极，所述第二源极电极和所述第二漏极电极彼此间隔开并连接到第二有源层，并且
所述第一源极电极和所述第一漏极电极中的一个连接到所述第二源极电极和所述第二漏极电极中的一个。
2.根据权利要求1所述的薄膜晶体管基板，其中，所述第一源极电极和所述第一漏极电极中的一个与所述第二源极电极和所述第二漏极电极中的一个集成地形成。
3.根据权利要求1所述的薄膜晶体管基板，其中，所述第一栅极电极设置在所述基底基板和所述第一有源层之间，并且
所述第二有源层设置于所述第一有源层与所述第二栅极电极之间。
4.根据权利要求1所述的薄膜晶体管基板，其中，所述第一有源层与所述第二有源层之间的距离大于所述第一有源层与所述第一栅极电极之间的距离以及所述第二有源层与所述第二栅极电极之间的距离。
5.根据权利要求1所述的薄膜晶体管基板，其中，所述第一有源层包括：
第一沟道部，与所述第一栅极电极交叠；
第一公共连接部，连接到所述第一沟道部的一侧；以及
第一有源连接部，连接到所述第一沟道部的另一侧，
所述第二有源层包括：
第二沟道部，与第二栅极电极交叠；
第二公共连接部，连接到所述第二沟道部的一侧；以及
第二有源连接部，连接到所述第二沟道部的另一侧，并且
第一源极电极和第一漏极电极中的一个以及第二源极电极和第二漏极电极中的一个连接到所述第一公共连接部和所述第二公共连接部。
6.根据权利要求5所述的薄膜晶体管基板，还包括位于所述第一公共连接部和所述第一有源连接部上的第一金属层。
7.根据权利要求5所述的薄膜晶体管基板，还包括位于所述第二公共连接部和所述第二有源连接部上的第二金属层。
8.根据权利要求1所述的薄膜晶体管基板，其中，所述第一源极电极和所述第一漏极电极中的另一个连接到所述第二源极电极和所述第二漏极电极中的另一个。
9.根据权利要求1所述的薄膜晶体管基板，其中，所述第一有源层或所述第二有源层中的至少一个包括氧化物半导体材料。
10.根据权利要求1所述的薄膜晶体管基板，其中，所述第一有源层和所述第二有源层各自均包括氧化物半导体材料，并且所述第一有源层具有与所述第二有源层不同的迁移率。
11.根据权利要求1所述的薄膜晶体管基板，其中，所述第一有源层或所述第二有源层中的至少一个包括：
第一氧化物半导体层；以及
位于所述第一氧化物半导体层上的第二氧化物半导体层。
12.根据权利要求1所述的薄膜晶体管基板，其中，所述第一栅极电极和所述第二栅极电极集成地形成以构成公共栅极电极。
13.根据权利要求12所述的薄膜晶体管基板，其中，所述公共栅极电极设置在所述第二有源层上，并且
所述第一薄膜晶体管和所述第二薄膜晶体管配置为通过施加到公共栅极电极的栅极电压同时导通。
14.根据权利要求12所述的薄膜晶体管基板，其中，所述公共栅极电极设置在所述第一有源层和所述第二有源层之间，并且
所述第一薄膜晶体管和所述第二薄膜晶体管配置为通过施加到公共栅极电极的栅极电压同时导通。
15.根据权利要求12所述的薄膜晶体管基板，其中，所述公共栅极电极设置在所述第一有源层和所述基底基板之间，并且
所述第一薄膜晶体管和所述第二薄膜晶体管配置为通过施加到公共栅极电极的栅极电压同时导通。
16.一种显示装置，包括根据权利要求1至15中任一项所述的薄膜晶体管基板。
17.根据权利要求16所述的显示装置，还包括位于所述基底基板上的栅极驱动器，
其中，所述栅极驱动器包括所述第一薄膜晶体管和所述第二薄膜晶体管。
18.根据权利要求17所述的显示装置，其中，所述栅极驱动器包括两个或更多个上拉晶体管，并且
所述第一薄膜晶体管和所述第二薄膜晶体管每个为所述两个或更多个上拉晶体管中的相应上拉晶体管。
19.根据权利要求17所述的显示装置，其中，所述栅极驱动器包括两个或更多个下拉晶体管，并且
所述第一薄膜晶体管和所述第二薄膜晶体管每个为所述两个或更多个下拉晶体管中的相应下拉晶体管。
20.根据权利要求17所述的显示装置，其中，所述栅极驱动器包括两个或更多个复位晶体管，并且
所述第一薄膜晶体管和所述第二薄膜晶体管每个为所述两个或更多个复位晶体管中的相应复位晶体管。
21.根据权利要求17所述的显示装置，其中，所述栅极驱动器包括两个或更多个开关晶体管，并且
所述第一薄膜晶体管和所述第二薄膜晶体管每个为所述两个或更多个开关晶体管中的相应开关晶体管。
22.根据权利要求16所述的显示装置，还包括位于所述基底基板上的像素驱动电路，
其中，所述像素驱动电路包括所述第一薄膜晶体管和所述第二薄膜晶体管。
23.根据权利要求22所述的显示装置，其中，所述像素驱动电路包括内部补偿电路。
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