CN116544246A - 阵列基板及显示面板 - Google Patents

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Abstract

本申请提供一种阵列基板及显示面板，包括：基板；第一晶体管，设置于基板上，包括：第一有源层，位于基板上，且包括第一沟道部、第一掺杂部以及第二掺杂部，第一掺杂部和第二掺杂部分别连接于第一沟道部的相对两端，第一掺杂部包括第一掺杂子部和第二掺杂子部，第二掺杂子部连接于第一沟道部与第一掺杂子部之间，第二掺杂子部的离子掺杂浓度低于第一掺杂子部的离子掺杂浓度，第一掺杂子部的离子掺杂浓度与第二掺杂部的离子掺杂浓度相同；第一栅极，位于第一有源层的一侧，且与第一沟道部重叠；以及源极和漏极，源极与第二掺杂部连接，漏极与第一掺杂部的第一掺杂子部连接。

Description

阵列基板及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及显示面板。
背景技术
目前，开发高迁移率的晶体管，以提高显示面板的工作性能，是显示技术领域的研究热点。然而，在工作时，高迁移率的晶体管存在稳定性较差的问题。
因此，如何改善高迁移率的晶体管的稳定性较差问题是需要解决的技术问题。
发明内容
本申请的目的在于提供一种阵列基板及显示面板，以改善晶体管的稳定性较差的问题。
第一方面，本申请提供一种阵列基板，所述阵列基板包括：
基板；
第一晶体管，设置于所述基板上，包括：
第一有源层，位于所述基板上，且包括第一沟道部、第一掺杂部以及第二掺杂部，所述第一掺杂部和所述第二掺杂部分别连接于所述第一沟道部的相对两端，所述第一掺杂部包括第一掺杂子部和第二掺杂子部，所述第二掺杂子部连接于所述第一沟道部与所述第一掺杂子部之间，所述第二掺杂子部的离子掺杂浓度低于所述第一掺杂子部的离子掺杂浓度，所述第一掺杂子部的离子掺杂浓度与所述第二掺杂部的离子掺杂浓度相同；
第一栅极，位于所述第一有源层的一侧，且与所述第一沟道部重叠；以及
源极和漏极，所述源极与所述第二掺杂部连接，所述漏极与所述第一掺杂部的所述第一掺杂子部连接。
第二方面，本申请提供一种显示面板，所述显示面板包括上述任意一些实施例的阵列基板。
有益效果：由于第二掺杂子部的离子掺杂浓度低于第一掺杂子部的离子掺杂浓度，第一掺杂子部的离子掺杂浓度与第二掺杂部的离子掺杂浓度相同，使得第二掺杂子部的电阻大于第一掺杂子部的电阻，降低与漏极连接的第一掺杂部的电压降，改善第一晶体管由于自发热造成的稳定性较差的问题。
附图说明
图1A至图1H为本申请的一些实施例的阵列基板的制造过程的结构示意图；
图2为本申请的另一些实施例的阵列基板的结构示意图；
图3为本申请的又一些实施例的阵列基板的结构示意图；
图4为本申请的一些实施例的显示面板的截面示意图；
图5为本申请的另一些实施例的显示面板的截面示意图。
标识说明：
30，显示面板；10，阵列基板；201，发光器件层；2011，发光器件；202，对置基板；203，液晶层；
101，基板；102，缓冲层；
103a，第一半导体层；103，第一有源层；1031，第一沟道部；1032a，第一初始掺杂部；1032a1，第一区域；1032a2，第二区域；1032，第一掺杂部；10321，第一掺杂子部；10322，第二掺杂子部；1033a，第二初始掺杂部；1033，第二掺杂部；
1041，第四绝缘层；1042，第一绝缘层；1043，第二绝缘层；1044，第三绝缘层；
105，第一栅极；
106a，第二半导体层；106，第二有源层；1061，第二沟道部；1062，第三掺杂部；1063，第四掺杂部；
107，第二栅极；
10a，第一过孔；10d，第二过孔；10b，第三过孔；10e，第四过孔；10c，第五过孔；10f，第六过孔；
1081，源极；1082，漏极；
T1，第一晶体管；T2，第二晶体管。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1A至图1H所示，其为本申请的一些实施例的阵列基板的制造过程的结构示意图。以下结合图1A至图1H对本申请的一些实施例的阵列基板的制造过程进行详述。
请参照图1A所示，首先，于基板101上形成第一半导体层103a。
在一些实施例中，参照图1A所示，于基板101上形成第一半导体层103a之前，阵列基板的制造过程还包括：于基板101上形成缓冲层102。
示例性地，基板101包括玻璃基板，但不限于此，基板101也可以为柔性基板，柔性基板包括聚合物层。
示例性地，缓冲层102包括但不限于氧化硅层、氮化硅层、氮氧化硅层或氮化硅层与氧化硅层的叠层。
在一些实施例中，于基板101上形成第一半导体层103a包括：于缓冲层102远离基板101的表面上形成第一半导体层103a。
在一些实施例中，第一半导体层103a为单层半导层。第一半导体层103a的材料包括非晶硅、多晶硅或者金属氧化物。
其中，多晶硅可以通过非晶硅激光退火晶化或其他晶化方法获得。金属氧化物包括铟元素、锌元素、钨元素、锡元素、镓元素以及铝元素中的至少一者。示例性地，金属氧化物的材料包括但不限于铟镓锌氧化物（Indium Gallium Zinc Oxide，IGZO），铟镓锡氧化物（Indium Gallium Tin Oxide，IGTO），铟镓氧化物（Indium Gallium Oxide，IGO），铟锌氧化物（Indium Zinc Oxide，IZO），铝铟锌氧化物（Aluminum Indium Zinc Oxide，AIZO），铝锡锌氧化物（Aluminum Tin Zinc Oxide，ATZO）等漏电流较低的金属氧化物。
接着，参照图1B所示，于第一半导体层103a远离基板101的一侧形成与第一半导体层103a重叠的第一栅极105。
在一些实施例中，参照图1B所示，于第一半导体层103a远离基板101的一侧形成与第一半导体层103a重叠的第一栅极105之前，阵列基板的制造过程还包括：于第一半导体层103a上形成第四绝缘层1041，第四绝缘层1041与部分第一半导体层103a重叠。
其中，第四绝缘层1041为第一栅极绝缘层。在一些实施例中，第四绝缘层1041的材料包括但不限于氧化硅、三氧化二铝以及氮化硅中的至少一种。示例性地，第四绝缘层1041包括氧化硅层，或者，三氧化二铝层、氮化硅层以及氧化硅层的叠层，或者，氧化硅层、氮化硅层以及氧化硅层的叠层。
在一些实施例中，于第一半导体层103a远离基板101的一侧形成与第一半导体层103a重叠的第一栅极105包括：于第四绝缘层1041远离基板101的一侧形成第一栅极105。
在一些实施例中，第一栅极105的材料包括但不限于钼、铝、铜、钛、氧化铟锌以及氧化铟锡中的至少一种。示例性地，第一栅极105包括钼层（Mo），或者，钼层与铝层的叠层（Mo/Al），或者，钼层与铜层的叠层（Mo/Cu），或者，钼钛合金层与铜层的叠层（MoTi/Cu），或者，依次堆叠的钼钛合金层、铜层以及钼钛合金层（MoTi/Cu/MoTi），或者，依次叠置的钛层、铝层以及钛层（Ti/Al/Ti），或者，依次叠置的钛层、铜层以及钛层（Ti/Cu/Ti），或者，依次叠置的钼层、铜层以及氧化铟锌层的叠层（Mo/Cu/IZO），或者，依次叠置的氧化铟锌层、铜层以及氧化铟锌层的叠层（IZO/Cu/IZO）。
接着，参照图1C所示，以第一栅极105作为掩模对第一半导体层103a进行第一次掺杂，使经过第一次掺杂处理的第一半导体层103a形成第一初始掺杂部1032a、第二初始掺杂部1033a以及第一沟道部1031，第一初始掺杂部1032a以及第二初始掺杂部1033a分别连接于第一沟道部1031的相对两端。
在本申请的一些实施例中，以第一栅极105作为掩模，再对第一半导体层103a进行第一次掺杂之后，第一半导体层103a中掺杂的部分分别形成第一初始掺杂部1032a和第二初始掺杂部1033a，第一半导体层103a中未被掺杂的部分形成第一沟道部1031。第一初始掺杂部1032a与第二初始掺杂部1033a的离子掺杂浓度相同，且第一初始掺杂部1032a和第二初始掺杂部1033a具有导电性。第一沟道部1031在基板101上的正投影与第一栅极105在基板101上的正投影完全重叠，换言之，第一沟道部1031在基板101上的正投影与第一栅极105在基板101上的正投影基本为同一个正投影。
在一些实施例中，第一初始掺杂部1032a的长度大于第二初始掺杂部1033a的长度，第一初始掺杂部1032a的长度够长，以便于后续对第一初始掺杂部1032a不同区域的电阻进行差异设计。与此同时，在垂直于基板101的厚度的方向上，第一栅极105与第一初始掺杂部1032a远离第一沟道部1031的边缘的间距，大于第一栅极105与第二初始掺杂部1033a远离第一沟道部1031的边缘的间距。
在另一些实施例中，第一初始掺杂部1032a的长度也可以小于或等于第二初始掺杂部1033a的长度。
在本申请的一些实施例中，第一初始掺杂部1032a具有第一区域1032a1和第二区域1032a2，第二区域1032a2位于第一区域1032a1与第一沟道部1031之间。对于第一区域1032a1的第一初始掺杂部1032a，需要进一步地对其进行离子掺杂处理。对于第二区域1032a2的第一初始掺杂部1032a，不需要进一步地对其进行离子掺杂处理。
在一些实施例中，第一次掺杂为N型重掺杂或P型重掺杂。N型重掺杂的离子包括但不限于磷离子，P型重掺杂的离子包括但不限于硼离子。
在一些实施例中，第一次掺杂的掺杂浓度为1×1014/cm2~9×1014/cm2。示例性地，第一次掺杂的掺杂浓度为4×1014/cm2。
接着，参照图1E所示，于第一栅极105远离基板101的一侧形成第二半导体层106a，第二半导体层106a与第一沟道部1031、第一初始掺杂部1032a的第二区域1032a2和部分第一区域1032a1以及第二初始掺杂部1033a重叠。
在一些实施例中，参照图1D所示，于第一栅极105远离基板101的一侧形成第二半导体层106a之前，阵列基板的制造方法还包括：形成覆盖第一栅极105、第一初始掺杂部1032a、第二初始掺杂部1033a以及缓冲层102的第一绝缘层1042，并于第一绝缘层1042上形成与第二初始掺杂部1033a重叠的第一过孔10a。
在一些实施例中，第一绝缘层1042的材料包括但不限于氧化硅、氮氧化硅、三氧化二铝以及氮化硅中的至少一种。示例性地，第一绝缘层1042包括氧化硅层、氮化硅层、氮氧化硅层以及氮化硅层与氧化硅层的叠层的任意一种。
在一些实施例中，参照图1E所示，于第一栅极105远离基板101的一侧形成第二半导体层106a包括：于第一绝缘层1042远离基板101的表面以及第一过孔10a中形成第二半导体层106a。
示例性地，第二半导体层106a为单层半导体层。第二半导体层106a的材料包括但不限于非晶硅、多晶硅或者金属氧化物。多晶硅以及金属氧化物的选择如前所述，此处不再赘述。
在一些实施例中，第二半导体层106a的材料与第一半导体层103a的材料相同，但不限于此。示例性地，第二半导体层106a与第一半导体层103a均为金属氧化物半导体层。
在另一些实施例中，第二半导体层106a的材料与第一半导体层103a的材料也可以不同。示例性地，第一半导体层103a为金属氧化物半导体层，第二半导体层106a为多晶硅半导体层。
接着，参照图1F和图1G所示，于第二半导体层106a远离基板101的一侧形成第二栅极107，以第二栅极107作为掩模，对第二半导体层106a、第一区域1032a1的第一初始掺杂部1032a和第二初始掺杂部1033a进行第二次掺杂，使掺杂后的第二半导体层106a形成第二有源层106，并使掺杂后的第一区域1032a1的第一初始掺杂部1032a和第二初始掺杂部1033a分别形成第一掺杂子部10321和第二掺杂部1033。
在本申请的一些实施例中，于第二半导体层106a远离基板101的一侧形成第二栅极107之前，阵列基板的制造方法还包括：形成覆盖第二半导体层106a和第一绝缘层1042的第二绝缘层1043。
第二绝缘层1043为第二栅极绝缘层。在一些实施例中，第二绝缘层1043的材料包括但不限于氧化硅、三氧化二铝以及氮化硅中的至少一种。示例性地，第二绝缘层1043包括氧化硅层，或者，三氧化二铝层、氮化硅层以及氧化硅层的叠层，或者，氧化硅层、氮化硅层以及氧化硅层的叠层。
在本申请的一些实施例中，以第二栅极107作为掩模，对第二半导体层106a、第一区域1032a1的第一初始掺杂部1032a和第二初始掺杂部1033a进行第二次掺杂之后，第二半导体层106a中掺杂的部分分别形成第三掺杂部1062以及第四掺杂部1063，第二半导体层106a中未掺杂的部分形成第二沟道部1061，第三掺杂部1062以及第四掺杂部1063分别连接于第二沟道部1061的相对两侧，第二沟道部1061、第三掺杂部1062以及第四掺杂部1063构成第二有源层106。
而且，第一区域1032a1的第一初始掺杂部1032a经过第二次掺杂之后，形成第一掺杂子部10321，经过第二次掺杂的第二初始掺杂部1033a形成第二掺杂部1033，而第二区域1032a2的第一初始掺杂部1032a没有经过第二次掺杂形成第二掺杂子部10322，第一掺杂子部10321与第二掺杂子部10322构成第一掺杂部1032，第一掺杂部1032、第二掺杂部1033以及第一沟道部1031构成第一有源层103。
在本申请的一些实施例中，第二沟道部1061在基板101上的正投影与第二栅极107在基板101上的正投影完全重叠，换言之，第二沟道部1061在基板101上的正投影与第二栅极107在基板101上的正投影基本为同一个正投影。
在本申请的一些实施例中，第二沟道部1061与第一沟道部1031以及第二掺杂子部10322重叠，第三掺杂部1062与第二掺杂部1033重叠，使得第二沟道部1061与第一沟道部1031重叠，且第二沟道部1061的长度大于第一沟道部1031的长度，便于以第二栅极107作为掩模，采用自对准工艺搭配离子掺杂同时形成第二有源层106和第一有源层103，进一步节省制造阵列基板所需光罩的数目。
在本申请的一些实施例中，由于第三掺杂部1062与第四掺杂部1063是以第二栅极107作为掩模，经过相同的一次掺杂工艺形成，第三掺杂部1062与第四掺杂部1063的离子掺杂浓度相同，第三掺杂部1062以及第四掺杂部1063包括掺杂的离子而具有导电性。而且，第三掺杂部1062与第二掺杂部1033通过第一过孔10a接触且连接，减少连接第三掺杂部1062与第二掺杂部1033的布线，进一步地减少制造布线所需的光罩的数目。
在本申请的一些实施例中，由于第一掺杂子部10321和第二掺杂部1033均经过第一次掺杂和第二次掺杂形成，而第二掺杂子部10322经过第一次掺杂形成，第一掺杂子部10321和第二掺杂部1033的离子掺杂浓度相同，第二掺杂子部10322的离子掺杂浓度低于第一掺杂子部10321的离子掺杂浓度，第二掺杂子部10322的电阻大于第一掺杂子部10321的电阻，降低需要与漏极连接的第一掺杂部1032的电压降。
在本申请的一些实施例中，第二掺杂子部10322的离子掺杂浓度与第一掺杂子部10321的离子掺杂浓度的比值大于或等于0.02且小于或等于0.1，以增大第二掺杂子部10322的电阻的同时，降低第一掺杂子部10321的电阻，降低需要与漏极连接的第一掺杂部1032的电压降的同时，降低第一掺杂子部10321与漏极连接时两者之间的连接阻抗。
在一些实施例中，第一次掺杂与第二次掺杂均为N型重掺杂，或者，第一次掺杂与第二次掺杂均P型重掺杂。
在一些实施例中，第一次掺杂的掺杂离子与第一次掺杂的掺杂离子相同，但不限于此，第一次掺杂的掺杂离子与第一次掺杂的掺杂离子也可以不同。
示例性，第二次掺杂为N型重掺杂或P型重掺杂。N型重掺杂的离子包括但不限于磷离子，P形重掺杂的离子包括但不限于硼离子。第二次掺杂的掺杂浓度为1×1014/cm2~9×1014/cm2。
在一些实施例中，第二有源层106的厚度小于第一有源层103的厚度，有利于第一有源层103更容易在热退火过程中形成结晶相。
在一些实施例中，在形成第一有源层103和第二有源层106之后，阵列基板的制造方法还包括：使第一有源层103经过退火工艺形成结晶相，并使第二有源层106包括非晶相，以提高第一有源层103的性能稳定性，并保持第二有源层106的半导体特性。
在一些实施例中，对第二半导体层106a、第一区域1032a1的第一初始掺杂部1032a和第二初始掺杂部1033a进行第二次掺杂之后，阵列基板的制造方法还包括：形成覆盖第二栅极107和第二绝缘层1043的第三绝缘层1044。
在一些实施例中，参照图1G所示，形成覆盖第二栅极107和第二绝缘层1043的第三绝缘层1044之后，形成第三过孔10b、第五过孔10c以及第二过孔10d，第三过孔10b与第一掺杂子部10321重叠且贯穿第三绝缘层1044、第二绝缘层1043以及第一绝缘层1042，第五过孔10c与第四掺杂部1063重叠且贯穿第三绝缘层1044以及第二绝缘层1043，第二过孔10d与第三掺杂部1062重叠且贯穿第三绝缘层1044以及第二绝缘层1043。
在一些实施例中，第三过孔10b、第五过孔10c以及第二过孔10d采用一个光罩结合刻蚀工艺形成，以减少制造阵列基板所需的光罩的数目。
在一些实施例中，参照图1H所示，形成源极1081和漏极1082，漏极1082形成于第三过孔10b中、第五过孔10c中以及第三绝缘层1044远离基板101的表面上，源极1081形成于第二过孔10d中以及第三绝缘层1044远离基板101的表面上，使得漏极1082与第四掺杂部1063以及第一掺杂子部10321连接，且源极1081与第三掺杂部1062以及第二掺杂部1033连接。
在一些实施例中，源极1081和漏极1082的材料包括不限于钼、铝、铜、钛、氧化铟锌以及氧化铟锡中的至少一种。示例性地，源极1081和漏极1082包括钼层（Mo），或者，钼层与铝层的叠层（Mo/Al），或者，钼层与铜层的叠层（Mo/Cu），或者，钼钛合金层与铜层的叠层（MoTi/Cu），或者，依次堆叠的钼钛合金层、铜层以及钼钛合金层（MoTi/Cu/MoTi），或者，依次叠置的钛层、铝层以及钛层（Ti/Al/Ti），或者，依次叠置的钛层、铜层以及钛层（Ti/Cu/Ti），或者，依次叠置的钼层、铜层以及氧化铟锌层的叠层（Mo/Cu/IZO），或者，依次叠置的氧化铟锌层、铜层以及氧化铟锡层的叠层（IZO/Cu/ITO）。
在本申请的一些实施例中，通过上述方法形成晶体管，晶体管包括并联的第一晶体管T1和第二晶体管T2，以增大晶体管的迁移率。第一晶体管T1为窄沟道晶体管，进一步地增大晶体管的迁移率。第一晶体管T1包括源极1081、漏极1082、第一有源层103以及第一栅极105。第二晶体管T2包括第二有源层106、第二栅极107、源极1081和漏极1082。第一晶体管T1与第二晶体管T2通过第三掺杂部1062连接，且第一晶体管T1与第二晶体管T2共用源极1081和漏极1082，节省了制造阵列基板所需的光罩数目。而且，第一晶体管T1与第二晶体管T2的膜层堆叠设置，减小晶体管占用的水平空间的前提下，实现晶体管的高迁移率，并改善了晶体管的自发热问题，提高晶体管的性能稳定性。
请参照图1H所示，其为本申请的一些实施例的阵列基板的截面示意图。阵列基板10包括基板101、第一晶体管T1以及第二晶体管T2，第一晶体管T1以及第二晶体管T2均设置于基板101上。
在一些实施例中，阵列基板10还包括缓冲层102，缓冲层102位于第一晶体管T1与基板101之间。
第一晶体管T1包括第一有源层103、第一栅极105、源极1081和漏极1082，第一有源层103位于基板101上，第一栅极105位于第一有源层103的一侧。
具体地，第一栅极105位于第一有源层103远离基板101的一侧，即第一晶体管T1为顶栅薄膜晶体管，以便于以第一栅极105做为掩模并采用离子掺杂形成第一有源层103，减少制造阵列基板10所需的光罩的数目。
在另一些实施例中，第一栅极105也可以位于第一有源层103与基板101之间，换言之，第一晶体管T1也可以为底栅薄膜晶体管。
在一些实施例中，第一有源层103包括结晶相，以提高第一晶体管T1的性能稳定性。
在一些实施例中，第一有源层103包括第一沟道部1031、第一掺杂部1032以及第二掺杂部1033，第一掺杂部1032和第二掺杂部1033分别连接于第一沟道部1031的相对两端。第一栅极105与第一沟道部1031重叠。第一掺杂部1032包括第一掺杂子部10321和第二掺杂子部10322，第二掺杂子部10322连接于第一沟道部1031与第一掺杂子部10321之间，第二掺杂子部10322的离子掺杂浓度低于第一掺杂子部10321的离子掺杂浓度，第一掺杂子部10321的离子掺杂浓度与第二掺杂部1033的离子掺杂浓度相同。源极1081与第二掺杂部1033连接，漏极1082与第一掺杂部1032的第一掺杂子部10321连接。由于这种设计，第二掺杂子部10322的电阻大于第一掺杂子部10321的电阻，降低与漏极1082连接的第一掺杂部1032的电压降，进而改善热载流子导致第一晶体管发热造成的稳定性不佳的问题的同时，降低漏极1082与第一掺杂子部10321之间连接的连接阻抗。
在一些实施例中，沿着第一有源层103从第一掺杂部1032延伸至第二掺杂部1033的方向，第一掺杂部1032的长度大于第二掺杂部1033的长度，以便于采用离子掺杂实现第一掺杂部1032在不同区域的电阻差异化设计，但不限于此。第一掺杂部1032的长度也可以小于或等于第二掺杂部1033的长度。
在一些实施例中，沿着第一有源层103从第一掺杂部1032延伸至第二掺杂部1033的方向，第一掺杂子部10321的长度大于第二掺杂子部10322的长度，降低第一掺杂部1032的电压降以改善自发热导致第一晶体管的稳定性变差的问题的同时，使第一掺杂部1032的整体电阻较小。
在一些实施例中，阵列基板10还包括第四绝缘层1041，第四绝缘层1041为第一栅极绝缘层。第四绝缘层1041设置于第一栅极105与第一有源层103之间。
在一些实施例中，阵列基板10还包括第一绝缘层1042，第一绝缘层1042为层间绝缘层。第一绝缘层1042覆盖第一栅极105、第一有源层103以及缓冲层102。
第二晶体管T2包括第二有源层106以及第二栅极107。第二有源层106的至少部分位于第一栅极105远离基板101的一侧。具体地，第二有源层106的部分位于第一绝缘层1042远离基板101的表面上。
第二栅极107位于第二有源层106远离基板101的一侧，且与第二沟道部1061重叠，以便于以第二栅极107作为掩模且采用离子掺杂形成第二有源层106，减少制造阵列基板10所需的光罩的数目。
第二有源层106包括第二沟道部1061、第三掺杂部1062以及第四掺杂部1063，第三掺杂部1062以及第四掺杂部1063分别连接于第二沟道部1061的相对两端。
第三掺杂部1062与第二掺杂部1033通过贯穿第一绝缘层1042的第一过孔10a连接，以实现第一晶体管T1与第二晶体管T2之间的连接，并减少连接第三掺杂部1062与第二掺杂部1033所需的额外布线，进一步地减少制造阵列基板10所需的光罩的数目DIYI。
第二沟道部1061与第一沟道部1031以及第二掺杂子部10322重叠，换言之，第二沟道部1061的长度大于第一沟道部1031的长度。第三掺杂部1062与第二掺杂部1033重叠，第四掺杂部1063与第一掺杂子部10321重叠。由于这种设计，以便于采用第二栅极107作为掩模且采用离子掺杂形成第二有源层106的同时，以第二栅极107作为掩模形成第一掺杂子部10321与第二掺杂部1033，进一步地减少制造第一有源层103所需的光罩的数目，进而减少制造阵列基板10所需的光罩的数目。
在一些实施例中，第二有源层106包括非晶相，以保证第二晶体管T2的开关性能。
在一些实施例中，第二有源层106的厚度小于第一有源层103的厚度，有利于更容易在热退火过程中形成包括结晶相的第一有源层103。
在一些实施例中，阵列基板10还包括第二绝缘层1043和第三绝缘层1044。第二绝缘层1043位于第二有源层106与第二栅极107之间。第三绝缘层1044覆盖第二栅极107和第二绝缘层1043。
在一些实施例中，第一晶体管T1与第二晶体管T2并联，以增大第一晶体管T1与第二晶体管T2组成的晶体管的迁移率。
源极1081和漏极1082位于第二栅极107远离基板101的一侧，源极1081和漏极1082均位于第三绝缘层1044远离基板101的表面上。
在一些实施例中，漏极1082通过贯穿第三绝缘层1044和第二绝缘层1043的第五过孔10c与第四掺杂部1063连接，搭配漏极1082通过贯穿第三绝缘层1044、第二绝缘层1043以及第一绝缘层1042的第三过孔10b与第一掺杂部1032的第一掺杂子部10321连接，实现了第一晶体管T1与第二晶体管T2之间的并联连接。
在一些实施例中，源极1081通过第二过孔10d与第三掺杂部1062连接，搭配第三掺杂部1062通过第一过孔10a与第二掺杂部1033连接，使得源极1081通过第三掺杂部1062与第二掺杂部1033连接，进一步地减少连接第一晶体管T1与第二晶体管T2的布线，减少制造布线所需的光罩，降低制造阵列基板的成本。
请参照图2所示，其为本申请的另一些实施例的阵列基板的截面示意图。图2所示阵列基板与图1H所示阵列基板基本相似，相同之处不再赘述，不同之处包括，第三掺杂部1062通过第一过孔10a与第二掺杂部1033连接，第四掺杂部1063通过第四过孔10e与第一掺杂子部10321连接，即第一晶体管T1与第二晶体管T2通过第二有源层106的第三掺杂部1062以及第四掺杂部1063实现并联连接，以减少第一晶体管T1与第二晶体管T2并联时所需的布线，进一步地减少制造阵列基板所需的光罩的数目。其中，第四过孔10e贯穿第一绝缘层1042。
请参照图3所示，其为本申请的又一些实施例的阵列基板的截面示意图。图3所示阵列基板与图1H所示阵列基板基本相似，相同之处不再赘述，不同之处包括，漏极1082通过第六过孔10f与第四掺杂部1063连接，且第四掺杂部1063通过第四过孔10e与第一掺杂子部10321连接。其中，第六过孔10f与第四掺杂部1063重叠且贯穿第三绝缘层1044和第二绝缘层1043，第四过孔10e与第一掺杂子部10321重叠且贯穿第一绝缘层1042。
需要说明的是，上述第一晶体管T1与第二晶体管T2也可以串联。
请参照图4和图5所示，本申请还提供一种显示面板30，显示面板30包括上述任意一些实施例的阵列基板10。
请参照图4所示，显示面板30包括阵列基板10和发光器件层201，发光器件层201包括发光器件2011，发光器件2011与第一晶体管T1以及第二晶体管T2中的至少一者连接。其中，发光器件2011包括但不限于有机发光二极管、量子点发光二极管、微型发光二极管以及次毫米发光二极管中的至少一种。
请参照图5所示，显示面板30包括阵列基板10、对置基板202以及液晶层203，液晶层203设置于阵列基板10与对置基板202之间。
以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种阵列基板，其特征在于，所述阵列基板包括：
基板；
第一晶体管，设置于所述基板上，包括：
第一有源层，位于所述基板上，且包括第一沟道部、第一掺杂部以及第二掺杂部，所述第一掺杂部和所述第二掺杂部分别连接于所述第一沟道部的相对两端，所述第一掺杂部包括第一掺杂子部和第二掺杂子部，所述第二掺杂子部连接于所述第一沟道部与所述第一掺杂子部之间，所述第二掺杂子部的离子掺杂浓度低于所述第一掺杂子部的离子掺杂浓度，所述第一掺杂子部的离子掺杂浓度与所述第二掺杂部的离子掺杂浓度相同；
第一栅极，位于所述第一有源层的一侧，且与所述第一沟道部重叠；以及
源极和漏极，所述源极与所述第二掺杂部连接，所述漏极与所述第一掺杂部的所述第一掺杂子部连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一栅极位于所述第一有源层远离所述基板的一侧；
所述阵列基板还包括：第二晶体管，包括：
第二有源层，所述第二有源层的至少部分位于所述第一栅极远离所述基板的一侧，且所述第二有源层包括第二沟道部、第三掺杂部以及第四掺杂部，所述第三掺杂部以及所述第四掺杂部分别连接于所述第二沟道部的相对两端，所述第二沟道部与所述第一沟道部以及所述第二掺杂子部重叠，所述第三掺杂部与所述第二掺杂部重叠，所述第四掺杂部与所述第一掺杂子部重叠；以及
第二栅极，位于所述第二有源层远离所述基板的一侧，且与所述第二沟道部重叠。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一晶体管与所述第二晶体管并联。
4.根据权利要求2所述的阵列基板，其特征在于，还包括设置于所述第一栅极与所述第二有源层之间的第一绝缘层，所述第三掺杂部通过贯穿所述第一绝缘层的第一过孔与所述第二掺杂部连接。
5.根据权利要求4所述的阵列基板，其特征在于，还包括设于所述第二有源层与所述第二栅极之间的第二绝缘层以及覆盖所述第二栅极的第三绝缘层，所述源极位于所述第三绝缘层上，且所述源极通过贯穿所述第二绝缘层和所述第三绝缘层的第二过孔与所述第三掺杂部连接。
6.根据权利要求5所述的阵列基板，其特征在于，所述漏极位于所述第三绝缘层上，且所述漏极通过贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的第三过孔与所述第一掺杂子部连接。
7.根据权利要求6所述的阵列基板，其特征在于，所述第四掺杂部通过贯穿所述第一绝缘层的第四过孔与所述第一掺杂子部连接。
8.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括贯穿所述第二绝缘层和所述第三绝缘层的第五过孔，所述漏极通过所述第五过孔与所述第四掺杂部连接。
9.根据权利要求2所述的阵列基板，其特征在于，所述第二有源层的厚度小于所述第一有源层的厚度。
10.一种显示面板，其特征在于，所述显示面板包括如权利要求1-9任一项所述阵列基板。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154407A (zh) * 2017-05-17 2017-09-12 厦门天马微电子有限公司 复合薄膜晶体管器件及其制造方法、显示面板和显示装置
CN111668237A (zh) * 2020-06-17 2020-09-15 京东方科技集团股份有限公司 一种显示基板及其制备方法、驱动方法、显示装置
CN115394787A (zh) * 2022-08-16 2022-11-25 武汉华星光电技术有限公司 阵列基板及显示面板
CN115763491A (zh) * 2021-09-03 2023-03-07 乐金显示有限公司 薄膜晶体管基板及包括该薄膜晶体管基板的显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154407A (zh) * 2017-05-17 2017-09-12 厦门天马微电子有限公司 复合薄膜晶体管器件及其制造方法、显示面板和显示装置
CN111668237A (zh) * 2020-06-17 2020-09-15 京东方科技集团股份有限公司 一种显示基板及其制备方法、驱动方法、显示装置
CN115763491A (zh) * 2021-09-03 2023-03-07 乐金显示有限公司 薄膜晶体管基板及包括该薄膜晶体管基板的显示装置
CN115394787A (zh) * 2022-08-16 2022-11-25 武汉华星光电技术有限公司 阵列基板及显示面板

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