CN111668237A - 一种显示基板及其制备方法、驱动方法、显示装置 - Google Patents

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Abstract

一种显示基板及其制备方法、驱动方法、显示装置，显示基板包括：基底以及设置在基底上的开关结构，开关结构，分别与控制信号端、信号输入端和信号输出端电连接；开关结构包括：开关单元；开关单元包括：第一晶体管和第二晶体管；第一晶体管和第二晶体管的类型相反；第一晶体管包括：第一有源层、第一栅电极、第一源电极和第一漏电极，第二晶体管包括：第二有源层、第二栅电极、第二源电极和第二漏电极；第一栅电极和第二栅电极分别与控制信号端电连接，第一源电极和第二源电极分别与信号输入端电连接，第一漏电极和第二漏电极分别与信号输出端电连接；第一有源层在基底上的正投影与第二有源层在基底上的正投影重合。

Description

一种显示基板及其制备方法、驱动方法、显示装置
技术领域
本公开涉及但不限于显示技术领域，特别涉及一种显示基板及其制备方法、驱动方法、显示装置。
背景技术
近年来，平板显示器，如薄膜晶体管液晶显示器(Thin Film Transistor-LiquidCrystal Display，TFT-LCD)和有源矩阵有机发光二极管显示器(Active Matrix OrganicLight Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
随着显示技术的发展，高频驱动的显示产品成为发展的趋势。但是，显示产品的高频驱动会导致显示产品中每行像素充电时间减少，使得显示产品的充电率降低，影响了显示产品的显示效果。
发明内容
本公开提供了一种显示基板及其制备方法、驱动方法、显示装置，可以提高显示产品的充电率，提升了显示效果。
第一方面，本公开提供了一种显示基板，包括：基底以及设置在所述基底上的开关结构，所述开关结构，分别与控制信号端、信号输入端和信号输出端电连接，设置为在所述控制信号端的控制下，向所述信号输出端提供所述信号输入端的信号；
所述开关结构包括：开关单元；所述开关单元包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的类型相反；
所述第一晶体管包括：第一有源层、第一栅电极、第一源电极和第一漏电极，所述第二晶体管包括：第二有源层、第二栅电极、第二源电极和第二漏电极；
所述第一栅电极和所述第二栅电极分别与所述控制信号端电连接，所述第一源电极和所述第二源电极分别与所述信号输入端电连接，所述第一漏电极和所述第二漏电极分别与所述信号输出端电连接；
所述第一有源层在所述基底上的正投影与所述第二有源层在所述基底上的正投影重合。
在一些可能的实现方式中，所述开关单元的数量为N个；
第一个开关单元的第一源电极与所述信号输入端电连接，第j个开关单元的第一漏电极与第j+1个开关单元的第一源电极电连接，第N个开关单元的第一漏电极与所述信号输出端电连接；
所有开关单元的第一栅电极和第二栅电极分别与所述控制信号端电连接，N≥1，1<j<N。
在一些可能的实现方式中，所述显示基板还包括：设置在所述基底上的扫描信号线、数据信号线、公共电极和像素电极；
所述扫描信号线与所述控制信号端电连接，设置为向所述控制信号端提供信号；
所述数据信号线与所述信号输入端连接，设置为向所述信号输入端提供信号；
所述信号输出端与所述像素电极连接，设置为向所述像素电极提供信号；
所述公共电极位于所述像素电极靠近所述基底的一侧，设置为与所述像素电极之间形成电场。
在一些可能的实现方式中，所述第一栅电极和所述第二栅电极为同一电极；
所述第一有源层位于所述第一栅电极靠近所述基底的一侧；所述第二有源层位于所述第一栅电极远离所述基底的一侧；所述第二有源层与所述第一有源层连接。
在一些可能的实现方式中，当第一晶体管为N型晶体管，第二晶体管为P型晶体管时；
所述第一有源层包括：沿垂直于所述第一有源层和所述第二有源层排布方向排布的第一沟道区、第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区；
所述第一掺杂区和所述第二掺杂区的掺杂类型相同，且分别位于所述第一沟道区的两侧；
所述第三掺杂区和所述第四掺杂区的掺杂类型相同，所述第三掺杂区位于所述第一掺杂区远离所述第一沟道区的一侧，所述第四掺杂区位于所述第二掺杂区远离所述第一沟道区的一侧；
所述第三掺杂区的掺杂浓度大于所述第一掺杂区的掺杂浓度；
所述第二有源层包括：沿垂直于所述第一有源层和所述第二有源层排布方向排布的第二沟道区、第五掺杂区和第六掺杂区；
所述第五掺杂区和所述第六掺杂区的掺杂类型相同，且分别位于所述第二沟道区的两侧。
在一些可能的实现方式中，当所述开关单元的数量为一个时，在所述开关单元中，所述第二源电极和所述第二漏电极设置在第二有源层远离所述基底的一侧；所述第二源电极通过所述第五掺杂区与所述第三掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第二漏电极通过所述第六掺杂区与所述第四掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极；
当所述开关单元数量为至少两个时，在每个开关单元中，所述第二源电极和所述第二漏电极设置在第二有源层远离所述基底的一侧；所述第二源电极通过所述第五掺杂区与所述第三掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第二漏电极通过所述第六掺杂区与所述第四掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极；第i个开关单元的第二漏电极与第i+1个开关单元的第二源电极为同一电极，1≤i<N；
或者，当所述开关单元为数量为至少两个时，第一个开关单元的第二源电极设置在第一个开关单元的第二有源层远离基底的一侧，最后一个开关单元的第二漏电极设置在最后一个开关单元的第二有源层的远离基底的一侧；在第一个开关单元中，所述第二源电极通过所述第五掺杂区与所述第三掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第六掺杂区复用为第二漏电极，所述第四掺杂区复用为第一漏电极；在第j个开关单元中，所述第五掺杂区复用为第二源电极，所述第三掺杂区复用为第一源电极，所述第六掺杂区复用为第二漏电极，所述第四掺杂区复用为第一漏电极，1<j<N；第j-1个开关单元的第六掺杂区与第j个开关单元的第五掺杂区为同一掺杂区，第j-1个开关单元的第四掺杂区域与第j个开关单元的第三掺杂区为同一掺杂区；在最后一个开关单元中，所述第五掺杂区复用为第二源电极，所述第三掺杂区复用为第一源电极，第二漏电极通过所述第六掺杂区与所述第四掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极
在一些可能的实现方式中，当第一晶体管为P型晶体管，第二晶体管为N型晶体管时；
所述第一有源层包括：沿垂直于所述第一有源层和所述第二有源层排布方向排布的第一沟道区、第一掺杂区和第二掺杂区；
所述第一掺杂区和所述第二掺杂区的掺杂类型相同，且分别位于所述第一沟道区的两侧；
所述第二有源层包括：沿垂直于所述第一有源层和所述第二有源层排布方向排布的第二沟道区、第三掺杂区、第四掺杂区、第五掺杂区和第六掺杂区；
所述第三掺杂区和所述第四掺杂区的掺杂类型相同，且分别位于所述第二沟道区的两侧；
所述第五掺杂区和所述第六掺杂区的掺杂类型相同，所述第五掺杂区位于所述第三掺杂区远离所述第二沟道区的一侧，所述第六掺杂区位于所述第四掺杂区远离所述第二沟道区的一侧；
所述第五掺杂区的掺杂浓度大于所述第三掺杂区的掺杂浓度。
在一些可能的实现方式中，当所述开关单元的数量为一个时，在所述开关单元中，所述第二源电极和所述第二漏电极设置在第二有源层远离所述基底的一侧；所述第二源电极通过所述第五掺杂区与所述第一掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第二漏电极通过所述第六掺杂区与所述第二掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极；
当所述开关单元数量为至少两个时，在每个开关单元中，所述第二源电极和所述第二漏电极设置在第二有源层远离所述基底的一侧；所述第二源电极通过所述第五掺杂区与所述第一掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第二漏电极通过所述第六掺杂区与所述第二掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极；第i个开关单元的第二漏电极与第i+1个开关单元的第二源电极为同一电极，1≤i<N；
或者，当所述开关单元为数量为至少两个时，第一个开关单元的第二源电极设置在第一个开关单元的第二有源层远离基底的一侧，最后一个开关单元的第二漏电极设置在最后一个开关单元的第二有源层的远离基底的一侧；在第一个开关单元中，所述第二源电极通过所述第五掺杂区与所述第一掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第六掺杂区复用为第二漏电极，所述第二掺杂区复用为第一漏电极；在第j个开关单元中，所述第五掺杂区复用为第二源电极，所述第一掺杂区复用为第一源电极，所述第六掺杂区复用为第二漏电极，所述第二掺杂区复用为第一漏电极，1<j<N；第j-1个开关单元的第六掺杂区与第j个开关单元的第五掺杂区为同一掺杂区，第j-1个开关单元的第二掺杂区与第j个开关单元的第一掺杂区为同一掺杂区；在最后一个开关单元中，所述第五掺杂区复用为第二源电极，所述第一掺杂区复用为第一源电极，所述第二漏电极通过所述第六掺杂区与所述第二掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极。
在一些可能的实现方式中，所述第一沟道区在基底上的正投影与所述第二沟道区在基底上的正投影重合；
所述第一沟道区在所述基底上的正投影与所述第一栅电极在所述基底上的正投影至少部分重叠。
在一些可能的实现方式中，所述显示基板还包括：遮光层；
所述遮光层位于所述第一有源层靠近所述基底的一侧，所述遮光层在基底上的正投影覆盖所述第一沟道区在所述基底上的正投影。
在一些可能的实现方式中，所述显示基板包括：沿垂直于基底方向依次设置的第一金属层、第一绝缘层、第一多晶硅层、第二绝缘层、第二金属层、第三绝缘层、第二多晶硅层、第四绝缘层和第三金属层；
所述第一金属层包括：遮光层，所述第一多晶硅层包括：第一有源层，所述第二金属层包括：第一栅电极和扫描信号线，所述第二多晶硅层包括：第二有源层，所述第三金属层包括：第二源电极、第二漏电极和数据信号线。
在一些可能的实现方式中，所述显示基板还包括：平坦层、第一透明导电层、第五绝缘层和第二透明导电层；
所述平坦层位于所述第三金属层远离所述基底的一侧，所述平坦层上设置有暴露出第二漏电极的第一过孔；
所述第一透明导电层位于所述平坦层远离所述基底的一侧，所述第一透明导电层上设置暴露出所述第一过孔的第二过孔；所述第二过孔在基底上的正投影覆盖所述第一过孔在基底上的正投影；所述第一透明导电层包括：公共电极；
所述第五绝缘层位于所述第一透明导电层远离所述基底的一侧，所述第五绝缘层上设置有暴露出所述第二过孔的第三过孔；
所述第二透明导电层位于所述第五绝缘层远离所述基底的一侧，所述第二透明导电层包括：像素电极，所述像素电极通过所述第一过孔、所述第二过孔和所述第三过孔与所述第二漏电极连接。
第二方面，本公开还提供了一种显示装置，包括：上述显示基板。
第三方面，本公开还提供了一种显示基板的制备方法，设置为形成上述显示基板，所述方法包括：
提供一基底；
在所述基底上形成开关结构；所述开关结构，分别与控制信号端、信号输入端和信号输出端电连接，设置为在所述控制信号端的控制下，向所述信号输出端提供所述信号输入端的信号；所述开关结构包括：开关单元；所述开关单元包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的类型相反；所述第一晶体管包括：第一有源层、第一栅电极、第一源电极和第一漏电极，所述第二晶体管包括：第二有源层、第二栅电极、第二源电极和第二漏电极；所述第一栅电极和所述第二栅电极分别与所述控制信号端电连接，所述第一源电极和所述第二源电极分别与所述信号输入端电连接，所述第一漏电极和所述第二漏电极分别与所述信号输出端电连接；所述第一有源层在所述基底上的正投影与所述第二有源层在所述基底上的正投影重合。
在一些可能的实现方式中，所述在所述基底上形成开关结构包括：
在基底上依次形成第一金属层和第一绝缘层；所述第一金属层包括：遮光层；
在第一绝缘层上形成第一多晶硅层；所述第一多晶硅层包括：第一有源层；
在形成有第一多晶硅层的第一绝缘层上依次形成第二绝缘层和第二金属层；所述第二金属层包括：第一栅电极和扫描信号线；所述第一栅电极和所述第二栅电极为同一电极；
在形成有第二金属层的第二绝缘层上形成第三绝缘层；
在第三绝缘层上形成第二多晶硅层，所述第二多晶硅层包括：第二有源层；
在形成有第二多晶硅层的第三绝缘层上依次形成第四绝缘层和第三金属层，所述第三金属层包括：第二源电极、第二漏电极和数据信号线。
在一些可能的实现方式中，所述在形成有第二多晶硅层的第三绝缘层上依次形成第四绝缘层和第三金属层之后，所述方法还包括：
在形成有第三金属层的第四绝缘层上形成平坦层；
在平坦层上形成第一透明导电层，所述第一透明导电层包括：公共电极；
在所述第一透明导电层上形成第五绝缘层；
在第五绝缘层上形成第二透明导电层，所述第二透明导电层包括：像素电极。
在一些可能的实现方式中，当所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管时，
所述在所述第一绝缘层上形成第一多晶硅层包括：
在第一绝缘层上沉积第一非晶硅薄膜，将所述第一非晶硅薄膜晶化，通过构图工艺对晶化后的第一非晶硅薄膜进行处理形成第一多晶硅薄膜；所述第一多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域、第三区域、第四区域和第五区域，所述第二区域和所述第三区域分别位于所述第一区域的两侧，所述第四区域位于所述第二区域远离所述第一区域的一侧，所述第五区域位于所述第三区域远离所述第一区域的一侧；
对所述第一多晶硅薄膜进行阈值电压掺杂处理；
对所述第一多晶硅薄膜的第四区域和第五区域进行N型重掺杂处理；
对所述第一多晶硅薄膜的第二区域和第三区域进行N型轻掺杂处理，以形成第一多晶硅层；
所述在所述第三绝缘层上形成第二多晶硅层包括：
在第三绝缘层上沉积第二非晶硅薄膜，将所述第二非晶硅薄膜晶化，通过构图工艺对晶化后的第二非晶硅薄膜进行处理形成第二多晶硅薄膜；所述第二多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域和第三区域，所述第二区域和所述第三区域分别位于所述第一区域的两侧；
对所述第二多晶硅薄膜的第二区域和第三区域进行P型掺杂处理，以形成第二多晶硅层；
当所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管时，
所述在所述第一绝缘层上形成第一多晶硅层包括：
在第一绝缘层上沉积第一非晶硅薄膜，将所述第一非晶硅薄膜晶化，通过构图工艺对晶化后的第一非晶硅薄膜进行处理形成第一多晶硅薄膜；所述第一多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域和第三区域，所述第二区域和所述第三区域分别位于所述第一区域的两侧；
对所述第一多晶硅薄膜的第二区域和第三区域进行P型掺杂处理，以形成第一多晶硅层；
所述在所述第三绝缘层上形成第二多晶硅层包括：
在第三绝缘层上沉积第二非晶硅薄膜，将所述第二非晶硅薄膜晶化，通过构图工艺对晶化后的第二非晶硅薄膜进行处理形成第二多晶硅薄膜；所述第二多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域、第三区域、第四区域和第五区域，所述第二区域和所述第三区域分别位于所述第一区域的两侧，所述第四区域位于所述第二区域远离所述第一区域的一侧，所述第五区域位于所述第三区域远离所述第一区域的一侧；
对所述第二多晶硅薄膜进行阈值电压掺杂处理；
对所述第二多晶硅薄膜的第四区域和第五区域进行N型重掺杂处理；
对所述第二多晶硅薄膜的第二区域和第三区域进行N型轻掺杂处理，以形成第二多晶硅层。
第四方面，本公开还提供了一种显示基板的驱动方法，用于驱动上述显示基板，所述方法包括：
向控制信号端提供控制信号，以向信号输出端提供信号输入端的信号。
在一些可能的实现方式中，当信号输入端的信号为高电平信号时，所述向控制信号端提供控制信号包括：
向控制信号端提供第一控制信号，所述第一控制信号为低电平信号；
当信号输入端的信号为低电平信号时，所述向控制信号端提供控制信号包括：
向控制信号端提供第二控制信号，所述第二控制信号为高电平信号。
本公开提供一种显示基板及其制备方法、驱动方法、显示装置，其中，显示基板包括：基底以及设置在所述基底上的开关结构，开关结构，分别与控制信号端、信号输入端和信号输出端电连接，设置为在控制信号端的控制下，向信号输出端提供信号输入端的信号；开关结构包括：开关单元；开关单元包括：第一晶体管和第二晶体管；第一晶体管和第二晶体管的类型相反；第一晶体管包括：第一有源层、第一栅电极、第一源电极和第一漏电极，第二晶体管包括：第二有源层、第二栅电极、第二源电极和第二漏电极；第一栅电极和第二栅电极分别与控制信号端电连接，第一源电极和第二源电极分别与信号输入端电连接，第一漏电极和第二漏电极分别与信号输出端电连接；第一有源层在基底上的正投影与第二有源层在基底上的正投影重合。本公开通过设置包括类型相反，且并联设置的第一晶体管和第二晶体管的开关结构，有效地提高显示产品的充电率以支持显示产品的高频区域，提升了显示效果。
本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为本公开实施例提供的开关结构的示意图；
图2为本公开实施例提供的显示基板的剖视图；
图3为一种示例性实施例提供的开关结构的示意图；
图4A为一种示例性实施例提供的显示基板的剖视图；
图4B为另一示例性实施例提供的显示基板的剖视图；
图5为一种示例性实施例提供的显示基板的俯视图；
图6为形成第一绝缘层的剖视图；
图7为形成第一绝缘层的俯视图；
图8为形成第一多晶硅层的剖视图；
图9为形成第一多晶硅层的俯视图；
图10为形成第二金属层的剖视图；
图11为形成第二金属层的俯视图；
图12为形成第二多晶硅层的剖视图；
图13为形成第二多晶硅层的俯视图；
图14为形成第四绝缘层的剖视图；
图15为形成第四绝缘层的俯视图；
图16为形成第三金属层的剖视图；
图17为形成第三金属层的俯视图；
图18为形成平坦层的剖视图；
图19为形成第一透明导电层的剖视图。
具体实施方式
本公开描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说，在本公开所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本公开包括并设想了与本领域普通技术人员已知的特征和元件的组合。本公开已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的技术方案。任何实施例的任何特征或元件也可以与来自其它技术方案的特征或元件组合，以形成另一个由权利要求限定的技术方案。因此，应当理解，在本公开中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
除非另外定义，本公开公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述的对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
图1为本公开实施例提供的开关结构的示意图，图2为本公开实施例提供的显示基板的剖视图。如图1和2所示，本公开实施例提供的一种显示基板包括：基底10以及设置在基底10上的开关结构。开关结构，分别与控制信号端G、信号输入端IN和信号输出端OUT电连接，设置为在控制信号端G的控制下，向信号输出端OUT提供信号输入端IN的信号。开关结构包括：开关单元1，开关单元1包括：第一晶体管T1和第二晶体管T2；第一晶体管T1和第二晶体管T2的类型相反。图2是以开关结构包括一个开关单元为例进行说明的。
第一晶体管T1包括：第一有源层11、第一栅电极12、第一源电极13和第一漏电极14，第二晶体管T2包括：第二有源层21、第二栅电极22、第二源电极23和第二漏电极24。
如图1所示，第一栅电极和第二栅电极分别与控制信号端G电连接，第一源电极和第二源电极分别与信号输入端IN电连接，第一漏电极和第二漏电极分别与信号输出端OUT电连接。
如图2所示，第一有源层11在基底10上的正投影与第二有源层21在基底10上的正投影重合。
在一种示例性实施例中，基底10可以为刚性衬底或柔性衬底，其中，刚性衬底可以为但不限于玻璃、金属箔片中的一种或多种；柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
在一种示例性实施例中，第一晶体管T1和第二晶体管T2可以为P型，或者可以为N型。当第一晶体管T1为N型时，第二晶体管T2为P型。当第一晶体管T1为P型时，第二晶体管T2为N型。
在一种示例性实施例中，第一有源层11和第二有源层21采用多晶硅材料制成。
本实施例中，类型相反，且并联设置的第一晶体管T1和第二晶体管T2构成了传输门。
在一种示例性实施例中，开关结构在第一栅电极的信号的电压为0V和第二栅电极的信号的电压为0V时截止。开关结构在第一栅电极的信号和第二栅电极的信号的电压至少一个不为0时导通。
在一种示例性实施例中，以第一晶体管T1为N型，第二晶体管T2为P型为例，当信号输入端的信号为高电平信号时，可以通过向控制信号端提供高电平信号或者低电平信号使开关结构导通，进而向信号输出端提供信号输入端的信号。当控制信号端提供高电平信号时，第一晶体管T1导通，第二晶体管T2截止，此时，第一晶体管的栅源电压差的绝对值为第一差值。当控制信号端提供低电平信号时，第一晶体管T1截止，第二晶体管T2导通，此时，第二晶体管T2的栅源电压差的绝对值为第二差值，由于低电平信号的电压值小于高电平信号的电压值，因此，第二差值大于第一差值。以信号输入端提供的信号的电压值为8V，当控制信号端提供高电平信号时，控制信号端的信号的电压值为6V，此时，第一差值为2V，当控制信号端提供低电平信号时，控制信号端的信号的电压值为-6V，此时，第二差值为14V。由于第二差值大于第一差值，因此，当控制信号端提供低电平信号时开关结构的电阻要小于当控制信号端提供高电平信号时开关结构的电阻，此时，本公开可以向控制信号端提供低电平信号导通开关结构，进而提升开关结构的充电能力。同理，当信号输入端提供的信号为低电平信号时，第二差值小于第一差值。以信号输入端提供的信号的电压值为-8V，当控制信号端提供高电平信号时，控制信号端的信号的电压值为6V，此时，第一差值为14V，当控制信号端提供低电平信号时，控制信号端的信号的电压值为-6V，此时，第二差值为2V。由于第二差值小于第一差值，因此，当控制信号端提供高电平信号时开关结构的电阻要小于当控制信号端提供低电平信号时开关结构的电阻，此时，本公开可以向控制信号端提供高电平信号导通开关结构，进而提升开关结构的充电能力。
本实施例可以根据信号输入端的信号来控制控制信号端的信号，当信号输入端的信号为高电平信号时，可以通过向控制信号端提供低电平信号以导通开关结构，当信号输入端的信号为低电平信号时，可以通过向控制信号端提供高电平信号以导通开关结构，提高了开关结构的充电能力，增大了开关结构的灵活性，避免了采用单一晶体管导致的充电能力不足的问题。
显示基板包括：设置在基底上的多个子像素。在一种示例性实施例中，开关结构可以应用在栅极驱动电路中、子像素中或者多路选择器中。
当开关结构应用在子像素中时，第一有源层11在基底10上的正投影与第二有源层21在基底10上的正投影重合，可以影响子像素的开口率。
本公开实施例提供的显示基板包括：基底以及设置在基底上的开关结构，开关结构，分别与控制信号端、信号输入端和信号输出端电连接，设置为在控制信号端的控制下，向信号输出端提供信号输入端的信号；开关结构包括：开关单元；开关单元包括：第一晶体管和第二晶体管；第一晶体管和第二晶体管的类型相反；第一晶体管包括：第一有源层、第一栅电极、第一源电极和第一漏电极，第二晶体管包括：第二有源层、第二栅电极、第二源电极和第二漏电极；第一栅电极和第二栅电极分别与控制信号端电连接，第一源电极和第二源电极分别与信号输入端电连接，第一漏电极和第二漏电极分别与信号输出端电连接；第一有源层在基底上的正投影与第二有源层在基底上的正投影重合。本公开通过设置包括类型相反的第一晶体管和第二晶体管的开关结构，可以提升开关结构的充电能力，有效地提高显示产品的充电率以支持显示产品的高频驱动，提升了显示效果。
图3为一种示例性实施例提供的开关结构的示意图，图4A为一种示例性实施例提供的显示基板的剖视图，图4B为另一示例性实施例提供的显示基板的剖视图。如图3和4所示，在一种示例性实施例中，开关单元的数量为N个。图3和图4是以开关结构包括两个开关单元为例进行说明的。
第一个开关单元的第一源电极与信号输入端IN电连接，第j个开关单元的第一漏电极与第j+1个开关单元的第一源电极电连接，第N个开关单元的第一漏电极与信号输出端OUT电连接。所有开关单元的第一栅电极和第二栅电极分别与控制信号端G电连接，N≥1，1<j<N。
如图2和4所示，在一种示例性实施例中，显示基板还包括：设置在基底上的扫描信号线(图中未示出)、数据信号线(图中未示出)、公共电极41和像素电极42。
当开关结构应用在子像素中时，扫描信号线与控制信号端电连接，设置为向控制信号端提供信号；数据信号线与信号输入端连接，设置为向信号输入端提供信号；信号输出端与像素电极连接，设置为向像素电极提供信号；公共电极41位于像素电极42靠近基底10的一侧，设置为与像素电极之间形成电场。
在一种示例性实施例中，公共电极41和像素电极42为透明电极，透明电极的制作材料可以为氧化锌锡，或者可以为氧化锌锡。
在一种示例性实施例中，如图2和4所示，第一栅电极12和第二栅电极22为同一电极。
在一种示例性实施例中，如图2和4所示，第一有源层11位于第一栅电极12靠近基底10的一侧；第二有源层21位于第一栅电极12远离基底10的一侧；第二有源层21与第一有源层11连接。
在一种示例性实施例中，当第一晶体管为N型晶体管，第二晶体管为P型晶体管时；第一有源层11包括：沿垂直于第一有源层和第二有源层排布方向排布的第一沟道区111、第一掺杂区112、第二掺杂区113、第三掺杂区114和第四掺杂区115。第二有源层21包括：沿垂直于第一有源层和第二有源层排布方向排布的第二沟道区211、第五掺杂区212和第六掺杂区213。
第一掺杂区112、第二掺杂区113、第三掺杂区114、第四掺杂区115、第五掺杂区212和第六掺杂区213可以导电。
第一掺杂区112和第二掺杂区113的掺杂类型相同，且分别位于第一沟道区111的两侧；第三掺杂区114和第四掺杂区115的掺杂类型相同，第三掺杂区114位于第一掺杂区112远离第一沟道区111的一侧，第四掺杂区115位于第二掺杂区113远离第一沟道区111的一侧。
第五掺杂区212和第六掺杂区213的掺杂类型相同，且分别位于第二沟道区211的两侧。
在一种示例性实施例中，如图2所示，当开关单元的数量为一个时，在开关单元中，第二源电极23和第二漏电极24设置在第二有源层21远离基底10的一侧。第二源电极23通过第五掺杂区212与第三掺杂区114电连接，第二源电极23与第五掺杂区212复用为第一源电极13。第二漏电极24通过第六掺杂区213与第四掺杂区115电连接，第二漏电极24与第六掺杂区213复用为第一漏电极14。
在一种示例性实施例中，当开关单元数量为至少两个时，在每个开关单元中，第二源电极23和第二漏电极24设置在第二有源层21远离基底10的一侧。第二源电极23通过第五掺杂区212与第三掺杂区114电连接，第二源电极23与第五掺杂区212复用为第一源电极13。第二漏电极24通过第六掺杂区213与第四掺杂区115电连接，第二漏电极24与第六掺杂区213复用为第一漏电极14。第i个开关单元的第二漏电极与第i+1个开关单元的第二源电极为同一电极，1≤i<N。图4A是以两个开关单元为例进行说明，如图4A所示，第一个开关单元的第二漏电极与第二个开关单元的第二源电极为同一电极。
在一种示例性实施例中，当开关单元为数量为至少两个时，第一个开关单元的第二源电极设置在第一个开关单元的第二有源层远离基底的一侧，最后一个开关单元的第二漏电极设置在最后一个开关单元的第二有源层的远离基底的一侧；在第一个开关单元中，第二源电极通过第五掺杂区与第三掺杂区电连接，第二源电极与第五掺杂区复用为第一源电极；第六掺杂区复用为第二漏电极，第四掺杂区复用为第一漏电极；在第j个开关单元中，第五掺杂区复用为第二源电极，第三掺杂区复用为第一源电极，第六掺杂区复用为第二漏电极，第四掺杂区复用为第一漏电极，1<j<N；第j-1个开关单元的第六掺杂区与第j个开关单元的第五掺杂区为同一掺杂区，第j-1个开关单元的第四掺杂区域与第j个开关单元的第三掺杂区为同一掺杂区；在最后一个开关单元中，第五掺杂区复用为第二源电极，第三掺杂区复用为第一源电极，第二漏电极通过第六掺杂区与第四掺杂区电连接，第二漏电极与第六掺杂区复用为第一漏电极。图4B是以两个开关单元为例进行说明，如图4B所示，第一个开关单元的第六掺杂区与第二个开关单元的第五掺杂区为同一掺杂区，第一个开关单元的第四掺杂区域第二个开关单元的第三掺杂区为同一掺杂区。此时，当开关晶体管导通时，第一开关单元的第六掺杂区与第二个开关单元的第五掺杂区以及第一个开关单元的第四掺杂区域第二个开关单元的第三掺杂区相当于并联的电阻，可以减小开关结构的电阻，进而提升了开关结构的充电率。
如图2和4所示，第一晶体管为顶栅结构，第二晶体管为底栅结构。
在一种示例性实施例中，第一掺杂区112和第二掺杂区113的掺杂浓度可以相等。
在一种示例性实施例中，第三掺杂区114和第四掺杂区115的掺杂浓度可以相等。
在一种示例性实施例中，第五掺杂区212和第六掺杂区213的掺杂浓度可以相等
在一种示例性实施例中，第三掺杂区114的掺杂浓度大于第一掺杂区112的掺杂浓度。第一掺杂区112和第二掺杂区113采用N型轻掺杂，第三掺杂区114和第四掺杂区115采用N型重掺杂。第一有源层中设置有高阻值的第一掺杂区112和第二掺杂区113，可以降低电子在电场作用下的加速距离，可以有效降低第一晶体管的热量产生，并抑制漏电流。
在一种示例性实施例中，第五掺杂区212和第六掺杂区213可以采用P型轻掺杂，或者可以采用P型重掺杂。
在一种示例性实施例中，可以通过对掺杂的离子种类以及掺杂浓度的调节实现对第一掺杂区至第六掺杂区的长度的控制。
在一种示例性实施例中，如图2和4所示，以第一晶体管为N型晶体管，第二晶体管为P型晶体管为例，当向第一栅电极提供高电平信号时，第一沟道区111处于导通状态，第二沟道区211呈高阻状态。第一沟道区111处于导通状态，第二源电极23、第五掺杂区212、第三掺杂区114、第一掺杂区112、第一沟道区111、第二掺杂区113、第四掺杂区115、第六掺杂区213和第二漏电极24之间形成了通路，由于第二源电极23和第五掺杂区212复用为第一源电极13，第二漏电极24与第六掺杂区213复用为第一漏电极14，因此，上述通路为第一源电极13、第三掺杂区114、第一掺杂区112、第一沟道区111、第二掺杂区113、第四掺杂区115和第一漏电极14，第一源电极的电压信号通过该通路传输至第一漏电极中，此时，第一晶体管处于导通状态。由于第二沟道区211呈高阻状态，因此，第二源电极23、第五掺杂区212、第二沟道区211、第六掺杂区213和第二漏电极24之间无法形成通路，此时，第二晶体管处于截止状态。当向第一栅电极提供低电平信号时，第一沟道区111处于高阻状态，第二沟道区211呈导通状态。第一沟道区111处于高阻状态，第二源电极23、第五掺杂区212、第三掺杂区114、第一掺杂区112、第一沟道区111、第二掺杂区113、第四掺杂区115、第六掺杂区213和第二漏电极24之间无法形成通路，即第一源电极13、第三掺杂区114、第一掺杂区112、第一沟道区111、第二掺杂区113、第四掺杂区115和第一漏电极14之间无法形成通路，此时，第一晶体管处于截止状态。第二沟道区211呈导通状态，第二源电极23、第五掺杂区212、第二沟道区211、第六掺杂区213和第二漏电极24之间形成了通路，第二源电极23的电压信号通过该通路传输至第二漏电极24中，此时，第二晶体管处于导通状态。
由上述分析可知，第一栅电极12和第二栅电极22为同一电极，即第一晶体管和第二晶体管共用栅极不仅可以保证开关结构的正常工作，而且可以简化工艺，节省成本。
图2和图4是以第一晶体管为N型晶体管，第二晶体管为P型晶体管为例进行说明的。
在一种示例性实施例中，当第一晶体管为P型晶体管，第二晶体管为N型晶体管时；第一有源层包括：沿垂直于第一有源层和第二有源层排布方向排布的第一沟道区、第一掺杂区和第二掺杂区。第二有源层包括：沿垂直于第一有源层和第二有源层排布方向排布的第二沟道区、第三掺杂区、第四掺杂区、第五掺杂区和第六掺杂区。
第一掺杂区和第二掺杂区的掺杂类型相同，且分别位于第一沟道区的两侧；第三掺杂区和第四掺杂区的掺杂类型相同，且分别位于第二沟道区的两侧；第五掺杂区和第六掺杂区的掺杂类型相同，第五掺杂区位于第三掺杂区远离第二沟道区的一侧，第六掺杂区位于第四掺杂区远离第二沟道区的一侧。
第二源电极通过第五掺杂区与第一掺杂区连接，第二源电极与第五掺杂区复用为第一源电极；第二漏电极通过第六掺杂区与第二掺杂区连接，第二漏电极与第六掺杂区复用为第一漏电极。
在一种示例性实施例中，第一掺杂区和第二掺杂区的掺杂浓度可以相等。
在一种示例性实施例中，第三掺杂区和第四掺杂区的掺杂浓度可以相等。
在一种示例性实施例中，第五掺杂区和第六掺杂区的掺杂浓度可以相等
在一种示例性实施例中，第五掺杂区的掺杂浓度大于第三掺杂区的掺杂浓度。
在一种示例性实施例中，当开关单元的数量为一个时，在开关单元中，第二源电极和第二漏电极设置在第二有源层远离基底的一侧；第二源电极通过第五掺杂区与第一掺杂区电连接，第二源电极与第五掺杂区复用为第一源电极；第二漏电极通过第六掺杂区与第二掺杂区电连接，第二漏电极与第六掺杂区复用为第一漏电极。
在一种示例性实施例中，当开关单元数量为至少两个时，在每个开关单元中，第二源电极和第二漏电极设置在第二有源层远离基底的一侧；第二源电极通过第五掺杂区与第一掺杂区电连接，第二源电极与第五掺杂区复用为第一源电极；第二漏电极通过第六掺杂区与第二掺杂区电连接，第二漏电极与第六掺杂区复用为第一漏电极；第i个开关单元的第二漏电极与第i+1个开关单元的第二源电极为同一电极，1≤i<N。
在一种示例性实施例中，当开关单元为数量为至少两个时，第一个开关单元的第二源电极设置在第一个开关单元的第二有源层远离基底的一侧，最后一个开关单元的第二漏电极设置在最后一个开关单元的第二有源层的远离基底的一侧；在第一个开关单元中，第二源电极通过第五掺杂区与第一掺杂区电连接，第二源电极与第五掺杂区复用为第一源电极；第六掺杂区复用为第二漏电极，第二掺杂区复用为第一漏电极；在第j个开关单元中，第五掺杂区复用为第二源电极，第一掺杂区复用为第一源电极，第六掺杂区复用为第二漏电极，第二掺杂区复用为第一漏电极，1<j<N；第j-1个开关单元的第六掺杂区与第j个开关单元的第五掺杂区为同一掺杂区，第j-1个开关单元的第二掺杂区与第j个开关单元的第一掺杂区为同一掺杂区；在最后一个开关单元中，第五掺杂区复用为第二源电极，第一掺杂区复用为第一源电极，第二漏电极通过第六掺杂区与第二掺杂区电连接，第二漏电极与第六掺杂区复用为第一漏电极。此时，当开关晶体管导通时，第一开关单元的第六掺杂区与第二个开关单元的第五掺杂区以及第一个开关单元的第二掺杂区域第二个开关单元的第一掺杂区相当于并联的电阻，可以减小开关结构的电阻，进而提升了开关结构的充电率。
如图2和4所示，在一种示例性实施例中，第一沟道区111在基底10上的正投影与第二沟道区211在基底10上的正投影重合；第一沟道区111在基底10上的正投影与第一栅电极12在基底10上的正投影至少部分重叠。
图5为一种示例性实施例提供的显示基板的俯视图。如图2、图4和图5所示，一种示例性实施例提供的显示基板还包括：遮光层20。
遮光层20位于第一有源层11靠近基底10的一侧，遮光层20在基底10上的正投影覆盖第一沟道区111在基底10上的正投影。
如图2、图4和图5所示，一种示例性实施例提供的显示基板包括：沿垂直于基底方向依次设置的第一金属层、第一绝缘层31、第一多晶硅层、第二绝缘层32、第二金属层、第三绝缘层33、第二多晶硅层、第四绝缘层34和第三金属层。
第一金属层包括：遮光层20，第一多晶硅层包括：第一有源层11，第二金属层包括：第一栅电极11和扫描信号线，第二多晶硅层包括：第二有源层21，第三金属层包括：第二源电极23、第二漏电极24和数据信号线。
如图2和图4所示，一种示例性实施例提供的显示基板还包括：平坦层35、第一透明导电层、第五绝缘层36和第二透明导电层。
第一透明导电层包括：公共电极41，第二透明导电层包括：像素电极42。
平坦层35位于第三金属层远离基底10的一侧，第一透明导电层位于平坦层35远离基底10的一侧，第五绝缘层36位于第一透明导电层远离基底10的一侧，第二透明导电层位于第五绝缘层36远离基底10的一侧。
平坦层35上设置有暴露出第二漏电极的第一过孔，第一透明导电层上设置暴露出第一过孔的第二过孔。第二过孔在基底上的正投影覆盖第一过孔在基底上的正投影。第五绝缘层36上设置有暴露出第二过孔的第三过孔。像素电极42通过第一过孔、第二过孔和第三过孔与第二漏电极24连接。
在一种示例性实施例中，第一金属层、第二金属层和第三金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。
第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层称为缓冲层，设置为提高基底的抗水氧能力，第二绝缘层称为第一栅绝缘层，第三绝缘层称为第二栅绝缘层，第四绝缘层称为层间绝缘层，第五绝缘层称为钝化层。
在一种示例性实施例中，第二绝缘层的厚度可以小于第三绝缘层的厚度，第一绝缘层的厚度可以小于第二绝缘层和第三绝缘层的厚度之和，在保证绝缘效果的前提下，可以提高存储电容的容量。
在一种示例性实施例中，平坦层可以采用有机材料。
一种示例性实施例提供的显示基板高频驱动时，显示基板的充电率可达到99.75％，提升了显示基板的显示效果，保证了显示基板无显示不良风险。显示不良指的是竖纹等不良现象。
以开关结构包括一个开关单元，且第一晶体管为N型晶体管，第二晶体管为P型晶体管为例，下面通过显示基板的制备过程说明一种示例性实施例提供的显示基板的结构。“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。
(1)在基底形成第一金属层和第一绝缘层，包括：在基底上沉积第一金属薄膜，通过构图工艺对第一金属薄膜进行构图，形成第一金属层，在形成有第一金属层的第一绝缘层上沉积第一绝缘薄膜，通过构图工艺对第一绝缘薄膜进行构图，形成第一绝缘层31。第一金属层包括：遮光层，如图6和7所示。
(2)形成第一多晶硅层，包括：在形成第一绝缘层上沉积第一非晶硅薄膜，对第一非晶硅薄膜进行晶化，通过构图工艺对晶化后的第一非晶硅薄膜进行构图，形成第一多晶硅薄膜，对第一多晶硅薄膜进行阈值电压掺杂处理，对第一多晶硅薄膜进行N型重掺杂，形成第三掺杂区114和第四掺杂区115，对第一多晶硅薄膜进行P型轻掺杂，形成第一掺杂区112和第二掺杂区域113，以形成第一多晶硅层。第一多晶硅层包括：第一有源层11，如图8和9所示。
(3)形成第二绝缘层和第二金属层包括：在形成有第一多晶硅层的第一绝缘层上，沉积第二绝缘薄膜，通过构图工艺对第二绝缘薄膜进行构图，形成第二绝缘层32，在第二绝缘层32上沉积第二金属薄膜，通过构图工艺对第二金属薄膜进行构图，形成第二金属层。第二金属层包括：扫描信号线和第一栅电极11，如图10和11所示。
(4)形成第三绝缘层和第二多晶硅层，包括：在形成有第二金属层的第二绝缘层上沉积第三绝缘薄膜，通过构图工艺对第三金属薄膜进行构图，形成第三绝缘层33，在第三绝缘层33上沉积第二非晶硅薄膜，对第二非晶硅薄膜进行晶化，通过构图工艺对晶化后的第二非晶硅薄膜进行构图，形成第二多晶硅薄膜，对第一多晶硅薄膜进行P型掺杂，形成第五掺杂区212和第六掺杂区213，以形成第二多晶硅层。第二多晶硅层包括：第二有源层21，如图12和13所示。
第二绝缘层32和第三绝缘层33上设置有暴露出第三掺杂区114的第四过孔V4和暴露出第四掺杂区115的第五过孔V5。第五掺杂区212通过第四过孔V4与第三掺杂区114电连接，第六掺杂区213通过第五过孔V5与第三掺杂区114电连接。
(5)形成第四绝缘层，包括：在形成有第二多晶硅层的第三绝缘层上沉积第四绝缘薄膜，通过构图工艺对第四绝缘薄膜进行构图，形成第四绝缘层34，如图14和15所示。
第四绝缘层34上设置有暴露出第五掺杂区212的第六过孔V6和暴露出第六掺杂区213的第七过孔V7。
(6)形成第三金属层，包括：在第四绝缘层34上沉积第三金属薄膜，通过构图工艺对第三金属薄膜进行构图，形成第三金属层，第三金属层包括：第二源电极23、第二漏电极24和数据信号线，如图16和17所示。
第四绝缘层34上设置有暴露出第五掺杂区212的第六过孔和暴露出第六掺杂区213的第七过孔。第二源电极23通过第六过孔与第五掺杂区212电连接，第二漏电极24通过第七过孔与第六掺杂区213电连接。
(6)形成平坦层，包括：在形成有第三金属层的第四绝缘层上，涂覆平坦薄膜，通过平坦薄膜的掩膜、曝光和显影，形成平坦层35。平坦层上开设有第一过孔V1，第一过孔V1暴露出第二漏电极24，如图18所示。
(7)形成第一透明导电层，包括：在平坦层上沉积第一透明导电薄膜，通过构图工艺对第一透明导电薄膜进行构图，形成第一透明导电层。第一透明导电层包括公共电极41。第一透明导电层上设置暴露出第一过孔V1的第二过孔V2，第二过孔V2在基底上的正投影覆盖第一过孔V1在基底上的正投影，如图19所示。
(8)形成第五绝缘层和第二透明导电层，包括：在第一透明导电层上沉积第五绝缘薄膜，通过构图工艺对第五绝缘薄膜进行构图，形成第五绝缘层36，在第五绝缘层36上沉积第二透明导电薄膜，通过构图工艺对第二透明导电薄膜进行构图，形成第二透明导电层。第二透明导电层包括像素电极42，如图2所示。
第五绝缘层上设置有暴露出第二过孔的第三过孔，像素电极通过第一过孔、第二过孔和第三过孔与第二漏电极连接。
本公开实施例还提供一种显示基板的制备方法，本公开实施例提供的显示基板的制备方法包括：
步骤S1、提供一基底。
步骤S2、在基底上形成开关结构。
开关结构，分别与控制信号端、信号输入端和信号输出端电连接，设置为在控制信号端的控制下，向信号输出端提供信号输入端的信号；开关结构包括：开关单元；开关单元包括：第一晶体管和第二晶体管；第一晶体管和第二晶体管的类型相反；第一晶体管包括：第一有源层、第一栅电极、第一源电极和第一漏电极，第二晶体管包括：第二有源层、第二栅电极、第二源电极和第二漏电极；第一栅电极和第二栅电极分别与控制信号端电连接，第一源电极和第二源电极分别与信号输入端电连接，第一漏电极和第二漏电极分别与信号输出端电连接；第一有源层在基底上的正投影与第二有源层在基底上的正投影重合。
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。
在一种示例性实施例中，步骤S2在基底上形成开关结构包括：
步骤S21、在基底上依次形成第一金属层和第一绝缘层。
第一金属层包括：遮光层。
步骤S22、在第一绝缘层上形成第一多晶硅层。
第一多晶硅层包括：第一有源层；
步骤S23、在形成有第一多晶硅层的第一绝缘层上依次形成第二绝缘层和第二金属层。
第二金属层包括：第一栅电极和扫描信号线；第一栅电极和第二栅电极为同一电极；
步骤S24、在形成有第二金属层的第二绝缘层上形成第三绝缘层。
步骤S25、在第三绝缘层上形成第二多晶硅层。
第二多晶硅层包括：第二有源层；
步骤S26、在形成有第二多晶硅层的第三绝缘层上依次形成第四绝缘层和第三金属层.
第三金属层包括：第二源电极、第二漏电极和数据信号线。
在步骤S26之后，一种示例性实施例提供的显示基板的制备方法还包括：
步骤S27、在形成有第三金属层的第四绝缘层上形成平坦层。
步骤S28、在平坦层上形成第一透明导电层。
第一透明导电层包括：公共电极；
步骤S29、在第一透明导电层上形成第五绝缘层，在第五绝缘层上形成第二透明导电层。
第二透明导电层包括：像素电极。
在一种示例性实施例中，当第一晶体管为N型晶体管，第二晶体管为P型晶体管时，步骤S22包括：在第一绝缘层上沉积第一非晶硅薄膜，将第一非晶硅薄膜晶化，通过构图工艺对晶化后的第一非晶硅薄膜进行处理形成第一多晶硅薄膜，第一多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域、第三区域、第四区域和第五区域，第二区域和第三区域分别位于第一区域的两侧，第四区域位于第二区域远离第一区域的一侧，第五区域位于第三区域远离第一区域的一侧；对第一多晶硅薄膜进行阈值电压掺杂处理；对第一多晶硅薄膜的第四区域和第五区域进行N型重掺杂处理；对第一多晶硅薄膜的第二区域和第三区域进行N型轻掺杂处理，以形成第一多晶硅层。
在一种示例性实施例中，对第一多晶硅薄膜的第四区域和第五区域进行N型重掺杂处理包括：在第一多晶硅薄膜上涂覆光刻胶，通过构图工艺在光刻胶中形成第一开口，第一开口位于第四区域和第五区域所在位置的上方，通过第一开口对第一多晶硅薄膜的第四区域和第五区域进行离子注入形成第三掺杂区和第四掺杂区；
在一种示例性实施例中，对第一多晶硅薄膜的第二区域和第三区域进行N型轻掺杂处理，包括：在第一多晶硅薄膜上涂覆光刻胶，通过构图工艺在光刻胶中形成第二开口，第二开口位于第二区域和第三区域所在位置的上方，通过第二开口对第一多晶硅薄膜的第二区域和第三区域进行离子注入形成第三掺杂区和第四掺杂区。
在一种示例性实施例中，当第一晶体管为N型晶体管，第二晶体管为P型晶体管时，步骤S25包括：在第三绝缘层上沉积第二非晶硅薄膜，将第二非晶硅薄膜晶化，通过构图工艺对晶化后的第二非晶硅薄膜进行处理形成第二多晶硅薄膜；第二多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域和第三区域，第二区域和第三区域分别位于第一区域的两侧；对第二多晶硅薄膜的第二区域和第三区域进行P型掺杂处理，以形成第二多晶硅层。
在一种示例性实施例中，对第二多晶硅薄膜的第二区域和第三区域进行P型掺杂处理包括：在第二多晶硅薄膜上涂覆光刻胶，通过构图工艺在光刻胶中形成开口，开口位于第二区域和第三区域所在位置的上方，通过开口对第二多晶硅薄膜的第二区域和第三区域进行离子注入形成第五掺杂区和第六掺杂区。
在一种示例性实施例中，当第一晶体管为P型晶体管，第二晶体管为N型晶体管时，步骤S22包括：在第一绝缘层上沉积第一非晶硅薄膜，将第一非晶硅薄膜晶化，通过构图工艺对晶化后的第一非晶硅薄膜进行处理形成第一多晶硅薄膜；第一多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域和第三区域，第二区域和第三区域分别位于第一区域的两侧；对第一多晶硅薄膜的第二区域和第三区域进行P型掺杂处理，以形成第一多晶硅层。
在一种示例性实施例中，对第一多晶硅薄膜的第二区域和第三区域进行P型掺杂处理包括：在第一多晶硅薄膜上涂覆光刻胶，通过构图工艺在光刻胶中形成开口，开口位于第二区域和第三区域所在位置的上方，通过开口对第一多晶硅薄膜的第二区域和第三区域进行离子注入形成第一掺杂区和第二掺杂区；
在一种示例性实施例中，当第一晶体管为P型晶体管，第二晶体管为N型晶体管时，步骤S25包括：包括：在第三绝缘层上沉积第二非晶硅薄膜，将第二非晶硅薄膜晶化，通过构图工艺对晶化后的第二非晶硅薄膜进行处理形成第二多晶硅薄膜；第二多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域、第三区域、第四区域和第五区域，第二区域和第三区域分别位于第一区域的两侧，第四区域位于第二区域远离第一区域的一侧，第五区域位于第三区域远离第一区域的一侧；对第二多晶硅薄膜进行阈值电压掺杂处理；对第二多晶硅薄膜的第四区域和第五区域进行N型重掺杂处理；对第二多晶硅薄膜的第二区域和第三区域进行N型轻掺杂处理，以形成第二多晶硅层。
在一种示例性实施例中，对第二多晶硅薄膜的第四区域和第五区域进行N型重掺杂处理包括：第二多晶硅薄膜上涂覆光刻胶，通过构图工艺在光刻胶中形成第一开口，第一开口位于第四区域和第五区域所在位置的上方，通过第一开口对第二多晶硅薄膜的第四区域和第五区域进行离子注入形成第五掺杂区和第六掺杂区。
在一种示例性实施例中，对第二多晶硅薄膜的第二区域和第三区域进行N型轻掺杂处理包括：在第二多晶硅薄膜上涂覆光刻胶，通过构图工艺在光刻胶中形成第二开口，第二开口位于第二区域和第三区域所在位置的上方，通过第二开口对第二多晶硅薄膜的第二区域和第三区域进行离子注入形成第三掺杂区和第四掺杂区。
本公开实施例还提供了一种显示基板的驱动方法，用于驱动显示基板，本公开实施例提供的显示基板的驱动方法包括：向控制信号端提供控制信号，以向信号输出端提供信号输入端的信号。
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似。
在一种示例性实施例中，当信号输入端的信号为高电平信号时，向控制信号端提供控制信号包括：向控制信号端提供第一控制信号，第一控制信号为低电平信号；
在一种示例性实施例中，当信号输入端的信号为低电平信号时，向控制信号端提供控制信号包括：向控制信号端提供第二控制信号，第二控制信号为高电平信号。
本公开实施例还提供了一种显示装置，包括：显示基板。
在一种示例性实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或者导航仪。
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似。
本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (19)

1.一种显示基板，其特征在于，包括：基底以及设置在所述基底上的开关结构，所述开关结构，分别与控制信号端、信号输入端和信号输出端电连接，设置为在所述控制信号端的控制下，向所述信号输出端提供所述信号输入端的信号；
所述开关结构包括：开关单元；所述开关单元包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的类型相反；
所述第一晶体管包括：第一有源层、第一栅电极、第一源电极和第一漏电极，所述第二晶体管包括：第二有源层、第二栅电极、第二源电极和第二漏电极；
所述第一栅电极和所述第二栅电极分别与所述控制信号端电连接，所述第一源电极和所述第二源电极分别与所述信号输入端电连接，所述第一漏电极和所述第二漏电极分别与所述信号输出端电连接；
所述第一有源层在所述基底上的正投影与所述第二有源层在所述基底上的正投影重合。
2.根据权利要求1所述的显示基板，其特征在于，所述开关单元的数量为N个；
第一个开关单元的第一源电极与所述信号输入端电连接，第j个开关单元的第一漏电极与第j+1个开关单元的第一源电极电连接，第N个开关单元的第一漏电极与所述信号输出端电连接；
所有开关单元的第一栅电极和第二栅电极分别与所述控制信号端电连接，N≥1，1<j<N。
3.根据权利要求1所述的显示基板，其特征在于，所述显示基板还包括：设置在所述基底上的扫描信号线、数据信号线、公共电极和像素电极；
所述扫描信号线与所述控制信号端电连接，设置为向所述控制信号端提供信号；
所述数据信号线与所述信号输入端连接，设置为向所述信号输入端提供信号；
所述信号输出端与所述像素电极连接，设置为向所述像素电极提供信号；
所述公共电极位于所述像素电极靠近所述基底的一侧，设置为与所述像素电极之间形成电场。
4.根据权利要求3所述的显示基板，其特征在于，所述第一栅电极和所述第二栅电极为同一电极；
所述第一有源层位于所述第一栅电极靠近所述基底的一侧；所述第二有源层位于所述第一栅电极远离所述基底的一侧；所述第二有源层与所述第一有源层连接。
5.根据权利要求4所述的显示基板，其特征在于，当第一晶体管为N型晶体管，第二晶体管为P型晶体管时；
所述第一有源层包括：沿垂直于所述第一有源层和所述第二有源层排布方向排布的第一沟道区、第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区；
所述第一掺杂区和所述第二掺杂区的掺杂类型相同，且分别位于所述第一沟道区的两侧；
所述第三掺杂区和所述第四掺杂区的掺杂类型相同，所述第三掺杂区位于所述第一掺杂区远离所述第一沟道区的一侧，所述第四掺杂区位于所述第二掺杂区远离所述第一沟道区的一侧；
所述第三掺杂区的掺杂浓度大于所述第一掺杂区的掺杂浓度；
所述第二有源层包括：沿垂直于所述第一有源层和所述第二有源层排布方向排布的第二沟道区、第五掺杂区和第六掺杂区；
所述第五掺杂区和所述第六掺杂区的掺杂类型相同，且分别位于所述第二沟道区的两侧。
6.根据权利要求5所述的显示基板，其特征在于，当所述开关单元的数量为一个时，在所述开关单元中，所述第二源电极和所述第二漏电极设置在第二有源层远离所述基底的一侧；所述第二源电极通过所述第五掺杂区与所述第三掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第二漏电极通过所述第六掺杂区与所述第四掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极；
当所述开关单元数量为至少两个时，在每个开关单元中，所述第二源电极和所述第二漏电极设置在第二有源层远离所述基底的一侧；所述第二源电极通过所述第五掺杂区与所述第三掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第二漏电极通过所述第六掺杂区与所述第四掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极；第i个开关单元的第二漏电极与第i+1个开关单元的第二源电极为同一电极，1≤i<N；
或者，当所述开关单元为数量为至少两个时，第一个开关单元的第二源电极设置在第一个开关单元的第二有源层远离基底的一侧，最后一个开关单元的第二漏电极设置在最后一个开关单元的第二有源层的远离基底的一侧；在第一个开关单元中，所述第二源电极通过所述第五掺杂区与所述第三掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第六掺杂区复用为第二漏电极，所述第四掺杂区复用为第一漏电极；在第j个开关单元中，所述第五掺杂区复用为第二源电极，所述第三掺杂区复用为第一源电极，所述第六掺杂区复用为第二漏电极，所述第四掺杂区复用为第一漏电极，1<j<N；第j-1个开关单元的第六掺杂区与第j个开关单元的第五掺杂区为同一掺杂区，第j-1个开关单元的第四掺杂区域与第j个开关单元的第三掺杂区为同一掺杂区；在最后一个开关单元中，所述第五掺杂区复用为第二源电极，所述第三掺杂区复用为第一源电极，第二漏电极通过所述第六掺杂区与所述第四掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极。
7.根据权利要求6所述的显示基板，其特征在于，当第一晶体管为P型晶体管，第二晶体管为N型晶体管时；
所述第一有源层包括：沿垂直于所述第一有源层和所述第二有源层排布方向排布的第一沟道区、第一掺杂区和第二掺杂区；
所述第一掺杂区和所述第二掺杂区的掺杂类型相同，且分别位于所述第一沟道区的两侧；
所述第二有源层包括：沿垂直于所述第一有源层和所述第二有源层排布方向排布的第二沟道区、第三掺杂区、第四掺杂区、第五掺杂区和第六掺杂区；
所述第三掺杂区和所述第四掺杂区的掺杂类型相同，且分别位于所述第二沟道区的两侧；
所述第五掺杂区和所述第六掺杂区的掺杂类型相同，所述第五掺杂区位于所述第三掺杂区远离所述第二沟道区的一侧，所述第六掺杂区位于所述第四掺杂区远离所述第二沟道区的一侧；
所述第五掺杂区的掺杂浓度大于所述第三掺杂区的掺杂浓度。
8.根据权利要求7所述的显示基板，其特征在于，当所述开关单元的数量为一个时，在所述开关单元中，所述第二源电极和所述第二漏电极设置在第二有源层远离所述基底的一侧；所述第二源电极通过所述第五掺杂区与所述第一掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第二漏电极通过所述第六掺杂区与所述第二掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极；
当所述开关单元数量为至少两个时，在每个开关单元中，所述第二源电极和所述第二漏电极设置在第二有源层远离所述基底的一侧；所述第二源电极通过所述第五掺杂区与所述第一掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第二漏电极通过所述第六掺杂区与所述第二掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极；第i个开关单元的第二漏电极与第i+1个开关单元的第二源电极为同一电极，1≤i<N；
或者，当所述开关单元为数量为至少两个时，第一个开关单元的第二源电极设置在第一个开关单元的第二有源层远离基底的一侧，最后一个开关单元的第二漏电极设置在最后一个开关单元的第二有源层的远离基底的一侧；在第一个开关单元中，所述第二源电极通过所述第五掺杂区与所述第一掺杂区电连接，所述第二源电极与所述第五掺杂区复用为第一源电极；所述第六掺杂区复用为第二漏电极，所述第二掺杂区复用为第一漏电极；在第j个开关单元中，所述第五掺杂区复用为第二源电极，所述第一掺杂区复用为第一源电极，所述第六掺杂区复用为第二漏电极，所述第二掺杂区复用为第一漏电极，1<j<N；第j-1个开关单元的第六掺杂区与第j个开关单元的第五掺杂区为同一掺杂区，第j-1个开关单元的第二掺杂区与第j个开关单元的第一掺杂区为同一掺杂区；在最后一个开关单元中，所述第五掺杂区复用为第二源电极，所述第一掺杂区复用为第一源电极，所述第二漏电极通过所述第六掺杂区与所述第二掺杂区电连接，所述第二漏电极与所述第六掺杂区复用为第一漏电极。
9.根据权利要求5至8任一项所述的显示基板，其特征在于，所述第一沟道区在基底上的正投影与所述第二沟道区在基底上的正投影重合；
所述第一沟道区在所述基底上的正投影与所述第一栅电极在所述基底上的正投影至少部分重叠。
10.根据权利要求9所述的显示基板，其特征在于，所述显示基板还包括：遮光层；
所述遮光层位于所述第一有源层靠近所述基底的一侧，所述遮光层在基底上的正投影覆盖所述第一沟道区在所述基底上的正投影。
11.根据权利要求10所述的显示基板，其特征在于，所述显示基板包括：沿垂直于基底方向依次设置的第一金属层、第一绝缘层、第一多晶硅层、第二绝缘层、第二金属层、第三绝缘层、第二多晶硅层、第四绝缘层和第三金属层；
所述第一金属层包括：遮光层，所述第一多晶硅层包括：第一有源层，所述第二金属层包括：第一栅电极和扫描信号线，所述第二多晶硅层包括：第二有源层，所述第三金属层包括：第二源电极、第二漏电极和数据信号线。
12.根据权利要求11所述的显示基板，其特征在于，所述显示基板还包括：平坦层、第一透明导电层、第五绝缘层和第二透明导电层；
所述平坦层位于所述第三金属层远离所述基底的一侧，所述平坦层上设置有暴露出第二漏电极的第一过孔；
所述第一透明导电层位于所述平坦层远离所述基底的一侧，所述第一透明导电层上设置暴露出所述第一过孔的第二过孔；所述第二过孔在基底上的正投影覆盖所述第一过孔在基底上的正投影；所述第一透明导电层包括：公共电极；
所述第五绝缘层位于所述第一透明导电层远离所述基底的一侧，所述第五绝缘层上设置有暴露出所述第二过孔的第三过孔；
所述第二透明导电层位于所述第五绝缘层远离所述基底的一侧，所述第二透明导电层包括：像素电极，所述像素电极通过所述第一过孔、所述第二过孔和所述第三过孔与所述第二漏电极连接。
13.一种显示装置，其特征在于，包括：如权利要求1至12任一项所述的显示基板。
14.一种显示基板的制备方法，其特征在于，设置为形成如权利要求1至12任一项所述的显示基板，所述方法包括：
提供一基底；
在所述基底上形成开关结构；所述开关结构，分别与控制信号端、信号输入端和信号输出端电连接，设置为在所述控制信号端的控制下，向所述信号输出端提供所述信号输入端的信号；所述开关结构包括：开关单元；所述开关单元包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的类型相反；所述第一晶体管包括：第一有源层、第一栅电极、第一源电极和第一漏电极，所述第二晶体管包括：第二有源层、第二栅电极、第二源电极和第二漏电极；所述第一栅电极和所述第二栅电极分别与所述控制信号端电连接，所述第一源电极和所述第二源电极分别与所述信号输入端电连接，所述第一漏电极和所述第二漏电极分别与所述信号输出端电连接；所述第一有源层在所述基底上的正投影与所述第二有源层在所述基底上的正投影重合。
15.根据权利要求14所述的方法，其特征在于，所述在所述基底上形成开关结构包括：
在基底上依次形成第一金属层和第一绝缘层；所述第一金属层包括：遮光层；
在第一绝缘层上形成第一多晶硅层；所述第一多晶硅层包括：第一有源层；
在形成有第一多晶硅层的第一绝缘层上依次形成第二绝缘层和第二金属层；所述第二金属层包括：第一栅电极和扫描信号线；所述第一栅电极和所述第二栅电极为同一电极；
在形成有第二金属层的第二绝缘层上形成第三绝缘层；
在第三绝缘层上形成第二多晶硅层，所述第二多晶硅层包括：第二有源层；
在形成有第二多晶硅层的第三绝缘层上依次形成第四绝缘层和第三金属层，所述第三金属层包括：第二源电极、第二漏电极和数据信号线。
16.根据权利要求15所述的方法，其特征在于，所述在形成有第二多晶硅层的第三绝缘层上依次形成第四绝缘层和第三金属层之后，所述方法还包括：
在形成有第三金属层的第四绝缘层上形成平坦层；
在平坦层上形成第一透明导电层，所述第一透明导电层包括：公共电极；
在所述第一透明导电层上形成第五绝缘层；
在第五绝缘层上形成第二透明导电层，所述第二透明导电层包括：像素电极。
17.根据权利要求16所述的方法，其特征在于，当所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管时，
所述在所述第一绝缘层上形成第一多晶硅层包括：
在第一绝缘层上沉积第一非晶硅薄膜，将所述第一非晶硅薄膜晶化，通过构图工艺对晶化后的第一非晶硅薄膜进行处理形成第一多晶硅薄膜；所述第一多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域、第三区域、第四区域和第五区域，所述第二区域和所述第三区域分别位于所述第一区域的两侧，所述第四区域位于所述第二区域远离所述第一区域的一侧，所述第五区域位于所述第三区域远离所述第一区域的一侧；
对所述第一多晶硅薄膜进行阈值电压掺杂处理；
对所述第一多晶硅薄膜的第四区域和第五区域进行N型重掺杂处理；
对所述第一多晶硅薄膜的第二区域和第三区域进行N型轻掺杂处理，以形成第一多晶硅层；
所述在所述第三绝缘层上形成第二多晶硅层包括：
在第三绝缘层上沉积第二非晶硅薄膜，将所述第二非晶硅薄膜晶化，通过构图工艺对晶化后的第二非晶硅薄膜进行处理形成第二多晶硅薄膜；所述第二多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域和第三区域，所述第二区域和所述第三区域分别位于所述第一区域的两侧；
对所述第二多晶硅薄膜的第二区域和第三区域进行P型掺杂处理，以形成第二多晶硅层；
当所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管时，
所述在所述第一绝缘层上形成第一多晶硅层包括：
在第一绝缘层上沉积第一非晶硅薄膜，将所述第一非晶硅薄膜晶化，通过构图工艺对晶化后的第一非晶硅薄膜进行处理形成第一多晶硅薄膜；所述第一多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域和第三区域，所述第二区域和所述第三区域分别位于所述第一区域的两侧；
对所述第一多晶硅薄膜的第二区域和第三区域进行P型掺杂处理，以形成第一多晶硅层；
所述在所述第三绝缘层上形成第二多晶硅层包括：
在第三绝缘层上沉积第二非晶硅薄膜，将所述第二非晶硅薄膜晶化，通过构图工艺对晶化后的第二非晶硅薄膜进行处理形成第二多晶硅薄膜；所述第二多晶硅薄膜包括：沿垂直于第一有源层和第二有源层排布方向排布的第一区域、第二区域、第三区域、第四区域和第五区域，所述第二区域和所述第三区域分别位于所述第一区域的两侧，所述第四区域位于所述第二区域远离所述第一区域的一侧，所述第五区域位于所述第三区域远离所述第一区域的一侧；
对所述第二多晶硅薄膜进行阈值电压掺杂处理；
对所述第二多晶硅薄膜的第四区域和第五区域进行N型重掺杂处理；
对所述第二多晶硅薄膜的第二区域和第三区域进行N型轻掺杂处理，以形成第二多晶硅层。
18.一种显示基板的驱动方法，其特征在于，用于驱动如权利要求1至12任一项所述的显示基板，所述方法包括：
向控制信号端提供控制信号，以向信号输出端提供信号输入端的信号。
19.根据权利要求18所述的方法，其特征在于，当信号输入端的信号为高电平信号时，所述向控制信号端提供控制信号包括：
向控制信号端提供第一控制信号，所述第一控制信号为低电平信号；
当信号输入端的信号为低电平信号时，所述向控制信号端提供控制信号包括：
向控制信号端提供第二控制信号，所述第二控制信号为高电平信号。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112909066A (zh) * 2021-02-05 2021-06-04 武汉华星光电半导体显示技术有限公司 显示面板、显示面板的制备方法及显示装置
WO2021254053A1 (zh) * 2020-06-17 2021-12-23 京东方科技集团股份有限公司 显示基板及其制备方法、驱动方法、显示装置
WO2022199034A1 (zh) * 2021-03-23 2022-09-29 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
WO2022242031A1 (zh) * 2021-05-20 2022-11-24 京东方科技集团股份有限公司 阵列基板、显示面板
CN116544246A (zh) * 2023-07-07 2023-08-04 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
CN116581132A (zh) * 2023-07-12 2023-08-11 深圳市华星光电半导体显示技术有限公司 驱动基板及其制备方法以及显示面板
WO2024036766A1 (zh) * 2022-08-16 2024-02-22 武汉华星光电技术有限公司 阵列基板及显示面板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071268B (zh) * 2020-08-12 2022-02-22 武汉华星光电半导体显示技术有限公司 显示面板和显示装置
KR20240022005A (ko) * 2022-08-10 2024-02-20 삼성디스플레이 주식회사 표시패널

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150206905A1 (en) * 2013-03-05 2015-07-23 Boe Technology Group Co., Ltd. Polysilicon thin film transistor and manufacturing method thereof, array substrate
CN106252362A (zh) * 2016-08-31 2016-12-21 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
CN106409845A (zh) * 2016-12-01 2017-02-15 合肥京东方光电科技有限公司 开关元件及其制备方法、阵列基板以及显示装置
US20180047764A1 (en) * 2016-02-14 2018-02-15 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate manufacturing method and array substrate
US20180224683A1 (en) * 2017-02-07 2018-08-09 Wuhan China Star Optoelectrionics Technology Co., Ltd. Tft substrate and manufacturing method thereof
US20200104008A1 (en) * 2018-09-28 2020-04-02 Wuhan China Star Optoelectronics Technology Co., Ltd. Display panel and manufacturing method thereof
CN111092077A (zh) * 2018-10-23 2020-05-01 广东聚华印刷显示技术有限公司 双薄膜晶体管及其制备方法、显示面板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101170076B (zh) 2006-10-27 2011-05-18 奇美电子股份有限公司 有机电激发光元件的制造方法及影像显示系统
CN102184968B (zh) 2011-04-29 2013-07-03 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
CN105808001B (zh) * 2016-03-10 2018-07-17 京东方科技集团股份有限公司 一种压感触摸屏及显示装置
CN107154407A (zh) 2017-05-17 2017-09-12 厦门天马微电子有限公司 复合薄膜晶体管器件及其制造方法、显示面板和显示装置
CN111668237B (zh) * 2020-06-17 2024-01-26 京东方科技集团股份有限公司 一种显示基板及其制备方法、驱动方法、显示装置
CN116721447A (zh) * 2020-06-18 2023-09-08 上海天马微电子有限公司 超声指纹识别电路及其驱动方法、显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150206905A1 (en) * 2013-03-05 2015-07-23 Boe Technology Group Co., Ltd. Polysilicon thin film transistor and manufacturing method thereof, array substrate
US20180047764A1 (en) * 2016-02-14 2018-02-15 Wuhan China Star Optoelectronics Technology Co., Ltd. Array substrate manufacturing method and array substrate
CN106252362A (zh) * 2016-08-31 2016-12-21 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
CN106409845A (zh) * 2016-12-01 2017-02-15 合肥京东方光电科技有限公司 开关元件及其制备方法、阵列基板以及显示装置
US20180224683A1 (en) * 2017-02-07 2018-08-09 Wuhan China Star Optoelectrionics Technology Co., Ltd. Tft substrate and manufacturing method thereof
US20200104008A1 (en) * 2018-09-28 2020-04-02 Wuhan China Star Optoelectronics Technology Co., Ltd. Display panel and manufacturing method thereof
CN111092077A (zh) * 2018-10-23 2020-05-01 广东聚华印刷显示技术有限公司 双薄膜晶体管及其制备方法、显示面板

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021254053A1 (zh) * 2020-06-17 2021-12-23 京东方科技集团股份有限公司 显示基板及其制备方法、驱动方法、显示装置
US11764232B2 (en) 2020-06-17 2023-09-19 Ordos Yuansheng Optoelectronics Co., Ltd. Display substrate, preparation method and driving method therefor, and display apparatus
CN112909066A (zh) * 2021-02-05 2021-06-04 武汉华星光电半导体显示技术有限公司 显示面板、显示面板的制备方法及显示装置
CN112909066B (zh) * 2021-02-05 2024-02-02 武汉华星光电半导体显示技术有限公司 显示面板、显示面板的制备方法及显示装置
WO2022199034A1 (zh) * 2021-03-23 2022-09-29 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
WO2022242031A1 (zh) * 2021-05-20 2022-11-24 京东方科技集团股份有限公司 阵列基板、显示面板
WO2024036766A1 (zh) * 2022-08-16 2024-02-22 武汉华星光电技术有限公司 阵列基板及显示面板
CN116544246A (zh) * 2023-07-07 2023-08-04 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
CN116581132A (zh) * 2023-07-12 2023-08-11 深圳市华星光电半导体显示技术有限公司 驱动基板及其制备方法以及显示面板
CN116581132B (zh) * 2023-07-12 2023-12-15 深圳市华星光电半导体显示技术有限公司 驱动基板及其制备方法以及显示面板

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