KR20240022005A - 표시패널 - Google Patents

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KR20240022005A
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김혜민
서영완
유병창
이근호
정경훈
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삼성디스플레이 주식회사
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Abstract

스캔 구동회로를 포함하는 표시패널을 제공한다. 스캔 구동회로는 턴-온 구간 동안에 스캔신호의 하이-전압을 출력하는 제1 트랜지스터를 포함한다. 상기 제1 트랜지스터는 제1 입력영역, 제1 출력영역 및 제1 채널영역을 포함하는 제1 반도체 패턴, 상기 제1 채널영역에 중첩하는 제1 게이트 전극, 상기 제1 입력 영역에 전기적으로 연결된 제2 입력영역, 상기 제1 출력 영역에 전기적으로 연결된 제2 출력영역 및 상기 제1 채널영역에 중첩하는 제2 채널영역을 포함하는 제2 반도체 패턴 및 상기 제2 채널영역에 중첩하고, 상기 제1 게이트 전극에 전기적으로 연결된 제2 게이트 전극을 포함한다.

Description

표시패널{DISPLAY PANEL}
본 발명은 표시패널에 관한 것으로, 비-표시영역의 면적을 감소시킬 수 있는 표시패널에 관한 것이다.
표시패널은 표시영역에 복수 개의 화소들이 배치된다. 표시패널은 비-표시영역에 상기 복수 개의 화소들을 구동하는 게이트 구동회로가 배치된다. 게이트 구동회로는 발광 구동회로와 스캔 구동회로를 포함할 수 있다. 게이트 구동회로는 화소들의 구동회로의 제조공정을 통해서 형성될 수 있다.
본 발명은 점유 면적이 감소된 스캔 구동회로를 포함하는 표시패널을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시패널은 표시영역 및 상기 표시영역에 인접하여 배치된 비-표시영역이 정의된 베이스층, 상기 비-표시영역에 중첩하며 상기 베이스층 상에 배치된 복수 개의 절연층들, 상기 베이스층의 상기 표시영역에 배치된 화소 회로, 상기 베이스층의 상기 표시영역에 배치되고, 상기 화소 회로에 전기적으로 연결된 발광소자, 및 상기 베이스층의 상기 비-표시영역에 배치되고, 턴-온 구간 동안에 스캔신호의 하이-전압을 출력하는 제1 트랜지스터를 포함하는 스캔 구동회로를 포함할 수 있다. 상기 제1 트랜지스터는, 제1 입력영역, 제1 출력영역 및 상기 제1 입력영역과 제1 출력영역 사이에 배치된 제1 채널영역을 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치되고, 상기 제1 채널영역에 중첩하는 제1 게이트 전극, 상기 제1 입력 영역에 전기적으로 연결된 제2 입력영역, 상기 제1 출력 영역에 전기적으로 연결된 제2 출력영역 및 상기 제2 입력영역과 제2 출력영역 사이에 배치되고 상기 제1 채널영역에 중첩하는 제2 채널영역을 포함하고, 상기 제1 게이트 전극 상에 배치된 제2 반도체 패턴, 및 상기 제2 반도체 패턴 상에 배치되고, 상기 제2 채널영역에 중첩하고, 상기 제1 게이트 전극에 전기적으로 연결된 제2 게이트 전극을 포함할 수 있다.
상기 제1 반도체 패턴의 하측에 배치되고, 상기 제1 게이트 전극에 중첩하는 차폐전극을 더 포함할 수 있다.
상기 복수 개의 절연층들은, 상기 제1 채널영역과 상기 제1 게이트 전극 사이에 배치된 제1 절연층, 상기 제1 게이트 전극과 상기 제2 반도체 패턴 사이에 배치된 제2 절연층, 상기 제2 채널영역과 상기 제2 게이트 전극 사이에 배치된 제3 절연층, 및 상기 제2 게이트 전극을 커버하며 상기 제3 절연층 상에 배치된 제4 절연층을 포함할 수 있다.
상기 제2 입력영역은 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 입력영역에 연결되고, 상기 제2 출력영역은 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제1 출력영역에 연결될 수 있다.
상기 제4 절연층을 관통하는 제3 컨택홀을 통해 상기 제2 입력영역에 연결되어 상기 제1 입력영역 및 상기 제2 입력영역에 클럭신호를 제공하는 제1 도전패턴 및 상기 제4 절연층을 관통하는 제4 컨택홀을 통해 상기 제2 출력영역에 연결되어 상기 제1 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 하이-전압을 수신하는 스캔 신호라인을 더 포함할 수 있다.
상기 스캔 구동회로는 상기 베이스층의 상기 비-표시영역에 배치되고, 턴-온 구간 동안에 상기 스캔신호의 로우-전압을 출력하는 제2 트랜지스터를 더 포함할 수 있다.
상기 제2 트랜지스터는, 제3 입력영역, 제3 출력영역 및 상기 제3 입력영역과 제3 출력영역 사이에 배치된 제3 채널영역을 포함하는 제3 반도체 패턴, 상기 제3 반도체 패턴 상에 배치되고, 상기 제3 채널영역에 중첩하는 제3 게이트 전극, 상기 제3 입력 영역에 전기적으로 연결된 제4 입력영역, 상기 제3 출력 영역에 전기적으로 연결된 제4 출력영역, 및 상기 제4 입력영역과 제4 출력영역 사이에 배치되고 상기 제3 채널영역에 중첩하는 제4 채널영역을 포함하고, 상기 제3 게이트 상에 배치된 제4 반도체 패턴, 및 상기 제4 반도체 패턴 상에 배치되고, 상기 제4 채널영역에 중첩하고, 상기 제3 게이트 전극에 전기적으로 연결된 제4 게이트 전극을 포함할 수 있다.
상기 제1 반도체 패턴과 상기 제3 반도체 패턴은 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하고, 상기 제2 반도체 패턴과 상기 제4 반도체 패턴은 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함할 수 있다.
상기 제4 입력영역에 연결되어 상기 제4 입력영역에 상기 스캔신호의 상기 로우-전압에 대응하는 기준 로우-전압을 제공하는 제2 도전패턴, 및 상기 제4 출력영역에 연결되어 상기 제2 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 로우-전압을 수신하는 스캔 신호라인을 더 포함할 수 있다.
상기 화소 회로는, 상기 제1 반도체 패턴과 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하는 제1 타입의 트랜지스터, 및 상기 제2 반도체 패턴과 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하는 제2 타입의 트랜지스터를 포함할 수 있다. 상기 제1 타입의 트랜지스터와 상기 제2 타입의 트랜지스터 중 어느 하나는 상기 스캔신호를 수신할 수 있다.
상기 복수 개의 절연층들은, 상기 제1 채널영역과 상기 제1 게이트 전극 사이에 배치된 제1 절연층, 상기 제1 게이트 전극과 상기 제2 반도체 패턴 사이에 배치된 제2 절연층, 상기 제2 반도체 패턴과 상기 제2 게이트 전극 사이에 배치된 제3 절연층을 포함할 수 있다.
상기 제2 입력영역은 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 입력영역에 연결되고, 상기 제2 출력영역은 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제1 출력영역에 연결될 수 있다.
상기 제3 절연층을 관통하는 제3 컨택홀을 통해 상기 제2 입력영역에 연결되어 상기 제1 입력영역 및 상기 제2 입력영역에 클럭신호를 제공하는 제1 도전패턴 및 상기 제3 절연층을 관통하는 제4 컨택홀을 통해 상기 제2 출력영역에 연결되어 상기 제1 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 하이-전압을 수신하는 스캔 신호라인을 더 포함할 수 있다.
상기 제2 게이트 전극과 상기 제1 도전패턴은 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 표시영역 및 상기 표시영역에 인접하여 배치된 비-표시영역이 정의된 베이스층, 상기 비-표시영역에 중첩하며 상기 베이스층 상에 배치된 복수 개의 절연층들, 상기 베이스층의 상기 표시영역에 배치된 화소 회로, 상기 베이스층의 상기 표시영역에 배치되고, 상기 화소 회로에 전기적으로 연결된 발광소자, 및 상기 베이스층의 상기 비-표시영역에 배치되고, 턴-온 구간 동안에 스캔신호의 하이-전압을 출력하는 제1 트랜지스터 및 턴-온 구간 동안에 상기 스캔신호의 로우-전압을 출력하는 제2 트랜지스터를 포함하는 스캔 구동회로를 포함할 수 있다. 상기 제1 트랜지스터는, 각각이 제1 입력영역, 제1 출력영역, 상기 제1 입력영역과 제1 출력영역 사이에 배치된 제1 채널영역, 제1-1 입력영역, 및 상기 제1-1 입력영역과 상기 제1 출력영역 사이에 배치된 제1-1 채널영역을 포함하고, 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 나열된 복수 개의 제1 반도체 패턴들, 상기 복수 개의 제1 반도체 패턴들 상에 배치되고, 상기 복수 개의 제1 반도체 패턴들 각각의 상기 제1 채널영역에 중첩하는 제1 부분 및 상기 복수 개의 제1 반도체 패턴들 각각의 상기 제1-1 채널영역에 중첩하는 제2 부분을 포함하는 제1 게이트 전극 각각이 상기 제1 입력 영역에 전기적으로 연결된 제2 입력영역, 상기 제1 출력 영역에 전기적으로 연결된 제2 출력영역 및 상기 제2 입력영역과 상기 제2 출력영역 사이에 배치되고 상기 제1 채널영역에 중첩하는 제2 채널영역, 상기 제1-1 입력 영역에 전기적으로 연결된 제2-1 입력영역, 상기 제2-1 입력영역과 제2 출력영역 사이에 배치되고 상기 제1-1 채널영역에 중첩하는 제2-1 채널영역을 포함하고, 상기 복수 개의 제1 반도체 패턴들에 대응하게 배치된 복수 개의 제2 반도체 패턴들, 및 상기 복수 개의 제2 반도체 패턴들 상에 배치되고, 상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2 채널영역에 중첩하는 제3 부분 및 상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2-1 채널영역에 중첩하는 제4 부분을 포함하는 제2 게이트 전극을 포함할 수 있다.
상기 복수 개의 절연층들은, 상기 복수 개의 제1 반도체 패턴들 각각의 상기 제1 채널영역과 상기 제1 부분 사이 및 상기 제1-1 채널영역과 상기 제2 부분 사이에 배치된 제1 절연층, 상기 제1 게이트 전극과 상기 복수 개의 제2 반도체 패턴들 사이에 배치된 제2 절연층, 상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2 채널영역과 상기 제3 부분 사이 및 상기 제2-1 채널영역과 상기 제4 부분 사이에 배치된 제3 절연층, 상기 제2 게이트 전극을 커버하며 상기 제3 절연층 상에 배치된 제4 절연층을 포함할 수 있다.
상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2 입력영역은 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 복수 개의 제1 반도체 패턴들 중 대응하는 제1 반도체 패턴의 상기 제1 입력영역에 연결되고, 상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2 출력영역은 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 대응하는 제1 반도체 패턴의 상기 제1 출력영역에 연결되고, 상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2-1 입력영역은 상기 제2 절연층을 관통하는 제1-1 컨택홀을 통해 상기 대응하는 제1 반도체 패턴의 상기 제1-1 입력영역에 연결될 수 있다.
상기 제4 절연층을 관통하는 복수 개의 제3 컨택홀들 중 대응하는 제3 컨택홀을 통해 상기 복수 개의 제2 반도체 패턴들 중 대응하는 제2 반도체 패턴의 상기 제2 입력영역에 연결되어 상기 제2 입력영역에 클럭신호를 제공하는 제1 도전패턴 부분 및 상기 제4 절연층을 관통하는 복수 개의 제3-1 컨택홀들 중 대응하는 제3-1 컨택홀을 통해 상기 복수 개의 제2 반도체 패턴들 중 대응하는 제2 반도체 패턴의 상기 제2-1 입력영역에 연결되어 상기 제2-1 입력영역에 상기 클럭신호를 제공하는 제2 도전패턴 부분을 포함하는 제1 도전패턴 및 상기 제4 절연층을 관통하는 복수 개의 제4 컨택홀들 중 대응하는 제4 컨택홀을 통해 상기 복수 개의 제2 반도체 패턴들 중 대응하는 제2 반도체 패턴의 상기 제2 출력영역에 연결되어 상기 제1 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 하이-전압을 수신하는 스캔 신호라인을 더 포함할 수 있다.
상기 제1 방향 내에서, 상기 스캔 신호라인은 상기 제1 도전패턴 부분과 상기 제2 도전패턴 부분 사이에 배치될 수 있다.
상기 제2 방향 내에서, 상기 제1 도전패턴 부분의 길이는 상기 제2 도전패턴 부분의 길이보다 작을 수 있다.
상기 제2 트랜지스터는, 각각이 제3 입력영역, 제3 출력영역 및 상기 제3 입력영역과 제3 출력영역 사이에 배치된 제3 채널영역을 포함하는 복수 개의 제3 반도체 패턴들, 상기 복수 개의 제3 반도체 패턴들 상에 배치되고, 상기 복수 개의 제3 반도체 패턴들 각각의 상기 제3 채널영역에 중첩하는 제3 게이트 전극, 각각이 상기 제3 입력 영역에 전기적으로 연결된 제4 입력영역, 상기 제3 출력 영역에 전기적으로 연결된 제4 출력영역 및 상기 제4 입력영역과 제4 출력영역 사이에 배치되고 상기 제3 채널영역에 중첩하는 제4 채널영역을 포함하고, 상기 제3 게이트 상에 배치된 제4 반도체 패턴, 및 상기 제4 반도체 패턴 상에 배치되고, 상기 복수 개의 제4 반도체 패턴들 각각의 상기 제4 채널영역에 중첩하고, 상기 제3 게이트 전극에 전기적으로 연결된 제4 게이트 전극을 포함할 수 있다.
상기 제1 반도체 패턴과 상기 제3 반도체 패턴은 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하고, 상기 제2 반도체 패턴과 상기 제4 반도체 패턴은 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함할 수 있다.
상기 제4 입력영역에 연결되어 상기 제4 입력영역에 상기 스캔신호의 상기 로우-전압에 대응하는 기준 로우-전압을 제공하는 제2 도전패턴을 더 포함할 수 있다.
상기 스캔 신호라인은 상기 제4 출력영역에 연결되어 상기 제2 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 로우-전압을 수신할 수 있다.
상기 제1 게이트 전극의 상기 제2 부분, 상기 제2 게이트 전극의 상기 제4 부분, 상기 제1 도전패턴의 상기 제2 도전패턴 부분은 상기 스캔 신호라인을 따라 연장되며, 상기 복수 개의 제3 반도체 패턴들 각각은 제1-1 입력영역, 상기 제1-1 입력영역과 상기 제3 출력영역 사이에 배치된 제1-1 채널영역을 더 포함하고, 상기 복수 개의 제4 반도체 패턴들 각각은 제2-1 입력영역, 상기 제2-1 입력영역과 상기 제4 출력영역 사이에 배치된 제2-1 채널영역을 더 포함하고, 상기 제1 게이트 전극의 상기 제2 부분은 상기 복수 개의 제3 반도체 패턴들 각각의 상기 제1-1 채널영역에 중첩하고, 상기 제2 게이트 전극의 상기 제4 부분은 상기 복수 개의 제4 반도체 패턴들 각각의 상기 제2-1 채널영역에 중첩하고, 상기 제1 도전패턴의 상기 제2 도전패턴 부분은 상기 복수 개의 제4 반도체 패턴들 각각의 상기 제2-1 입력영역에 전기적으로 연결될 수 있다.
상술한 바에 따르면 두께 방향으로 적층되어 배치된 제1 반도체 패턴, 제1 게이트 전극, 제2 반도체 패턴, 및 제2 게이트 전극은 병렬 연결된 트랜지스터들을 정의한다. 병렬 연결된 트랜지스터들은 스캔 신호의 지연을 억제할 수 있다.
병렬 연결된 트랜지스터들이 두께 방향으로 적층됨으로써 트랜지스터의 점유 면적이 감소될 수 있다 결과적으로 비-표시영역의 면적을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 4a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 4b는 도 4a에 도시된 화소를 구동하기 위한 구동신호들의 파형도이다.
도 5a는 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 5b는 본 발명의 일 실시예에 따른 스캔 구동회로의 블럭도이다.
도 5c는 도 5b에 도시된 제1 스테이지의 회로도이다.
도 6은 본 발명의 일 실시예에 따른 스캔 구동회로의 레이아웃을 도시한 평면도이다.
도 7은 제1 버퍼 트랜지스터의 등가회로도이다.
도 8a는 도 6의 제1 영역을 확대 도시한 평면도이다.
도 8b는 도 8a의 I-I'에 대응하는 단면도이다.
도 8c는 도 6의 제2 영역을 확대 도시한 평면도이다.
도 8d는 도 8c의 II-II'에 대응하는 단면도이다.
도 8e는 도 6의 제3 영역을 확대 도시한 평면도이다.
도 9a 내지 도 9h는 도 8a의 일부영역을 기준으로 스캔 구동회로의 제조공정을 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 화소의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 스캔 구동회로의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다.
도 1을 참조하면, 표시장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시장치(DD)는 텔레비전과 같은 대형 전자장치를 비롯하여, 모니터, 노트북, 휴대폰과 같은 중소형 전자 장치 등에 사용될 수도 있다. 본 실시예에서, 표시장치(DD)는 스마트 폰으로 예시적으로 도시되었다.
표시장치(DD)는 서로 직교하는 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 평행한 표시면(IS)을 통해 영상을 표시할 수 있다. 본 실시예에서는 표시면(IS)의 법선 방향인 제3 방향(DR3)을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 후술하는 부재들의 상면(전면)과 하면(배면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 도 1에 정의된 것과 다른 방향들로 변환될 수 있다.
표시장치(DD)는 표시패널(DP) 및 구동 회로 유닛(DC)을 포함할 수 있다. 미-도시되었으나, 표시장치(DD)는 표시패널(DP) 상에 배치된 입력센서를 더 포함할 수 있다.
도 2를 참조하면, 표시패널(DP)은 베이스층(BL), 회로층(DP-CL), 표시 소자층(DP-OLED), 및 봉지층(TFE)를 포함할 수 있다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 베이스층(BL)은 순차적으로 적층된 제1 합성수지층, 무기층, 및 제2 합성수지층을 포함할 수 있다.
회로층(DP-CL)은 베이스층(BL)상에 배치된다. 회로층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로(이하, 화소 회로) 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층층의 패터닝 공정을 통해 회로층(DP-CL)이 형성될 수 있다.
표시 소자층(DP-OLED)은 발광소자 및 화소 정의막을 포함할 수 있다. 봉지층(TFE)은 표시 소자층(DP-OLED)을 밀봉한다. 봉지층(TFE)은 적어도 하나의 유기막 및 적어도 하나의 무기막을 포함할 수 있다. 무기막은 수분/산소로부터 표시 소자층(DP-OLED)을 보호할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있고, 이에 특별히 제한되지 않는다.
도 1 및 도 2를 참조하면, 표시면(IS)은 영상이 표시되는 표시영역(AA) 및 영상이 표시되지 않는 비-표시영역(NAA)을 포함할 수 있다. 표시영역(AA)에는 화소가 배치되고, 비-표시영역(NAA)에는 게이트 구동회로가 배치된다.
도 1을 참조하면, 구동 회로 유닛(DC)은 표시패널(DP)과 전기적으로 연결된다. 구동 회로 유닛(DC)은 메인 회로 기판(MB), 연성 회로 기판(FCB), 및 구동칩(DIC)을 포함할 수 있다.
메인 회로 기판(MB)은 표시패널(DP)을 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 연성 회로 기판(FCB)은 메인 회로 기판(MB)과 표시패널(DP)을 전기적으로 연결할 수 있다. 구동칩(DIC)은 데이터 구동회로를 포함할 수 있다. 본 실시예에서 구동칩(DIC)은 연성 회로 기판(FCB)에 실장되었으나, 이에 제한되지 않고, 구동칩(DIC)은 표시패널(DP)에 실장될 수도 있다.
도 3a는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 3b는 본 발명의 일 실시예에 따른 표시장치(DD)의 블럭도이다.
도 3a 및 도 3b를 참조하면, 표시패널(DP)은 영상이 표시되는 표시영역(AA) 및 표시영역(AA)의 외측에 배치된 비-표시영역(NAA)을 포함한다. 표시영역(AA)에는 복수 개의 화소들(PX)이 배치될 수 있다. 비-표시영역(NAA)에는 복수 개의 화소들(PX)을 구동하기 위한 게이트 구동회로(GDC)가 배치될 수 있다.
게이트 구동회로(GDC)는 포토리소그래프 공정을 통해 베이스층(BL, 도 2 참조) 상에 직접 형성될 수 있다. 게이트 구동회로(GDC)는 복수 개의 화소들(PX)의 화소 회로를 형성하는 공정을 통해서 형성될 수 있다. 표시패널(DP)의 비-표시영역(NAA)에 배치된 복수 개의 패드들(PD)이 연성 회로 기판(FCB)과 연결될 수 있다.
도 3b를 참조하면, 표시장치(DD)는 표시패널(DP), 게이트 구동회로(GDC), 데이터 구동회로(DDC), 및 제어회로(TC)를 포함할 수 있다.
제어회로(TC)는 게이트 구동회로(GDC) 및 데이터 구동회로(DDC)의 구동을 제어한다. 제어회로(TC)는 데이터 구동회로(DDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(RGB)을 생성한다. 제어회로(TC)는 영상 데이터(RGB) 및 각종 제어신호들(DCS, GCS)을 출력한다.
게이트 구동회로(GDC)는 제어회로(TC)로부터 제1 제어신호(GCS)를 수신한다. 제1 제어신호(GCS)는 게이트 구동회로(GDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 게이트 구동회로(GDC)는 복수 개의 스캔 신호들을 후술하는 복수 개의 스캔 라인들(GWL1~GWLn, GRL1~GRLn, GIL1~GILn)에 출력한다.　또한, 게이트 구동회로(GDC)는 복수 개의 발광 제어신호들을 생성하고, 복수 개의 발광 신호라인들(EL1~ELn)에 출력한다.
데이터 구동회로(DDC)는 제어회로(TC)로부터 제2 제어신호(DCS) 및 영상 데이터(RGB)를 수신한다. 데이터 구동회로(DDC)는 영상 데이터(RGB)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터(RGB)의 계조값에 대응하는 아날로그 전압들이다. 데이터 구동회로(DDC)는 도 1에 도시된 구동칩(DIC)을 구성할 수 있다.
표시패널(DP)은 복수 개의 스캔 라인들(GWL1~GWLn, GRL1~GRLn, GIL1~GILn), 복수 개의 발광 신호라인들(EL1~ELn), 복수 개의 데이터 라인들(DL1~DLm), 및 복수 개의 화소들(PX)을 포함한다. 복수 개의 스캔 라인들(GWL1~GWLn, GRL1~GRLn, GIL1~GILn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 직교하는 제2 방향(DR2)으로 나열된다. 복수 개의 발광 신호라인들(EL1~ELn) 각각은 복수 개의 스캔 라인들(GWL1~GWLn, GRL1~GRLn, GIL1~GILn) 중 대응하는 스캔 라인에 나란하게 배열될 수 있다. 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 스캔 라인들(GWL1~GWLn, GRL1~GRLn, GIL1~GILn)과 절연되게 교차한다.
복수 개의 화소들(PX) 각각은 복수 개의 스캔 라인들(GWL1~GWLn, GRL1~GRLn, GIL1~GILn) 중 대응하는 스캔 라인, 복수 개의 발광 신호라인들(EL1~ELn) 중 대응하는 발광 신호라인, 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다.
표시패널(DP)은 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 수신한다. 제1 전원 전압(ELVDD)은 제1 전원라인(PL1)을 통해 복수 개의 화소들(PX)에 제공될 수 있다. 제2 전원 전압(ELVSS)은 표시패널(DP)에 형성된 제2 전원라인(미-도시)를 통해서 복수 개의 화소들(PX)에 제공될 수 있다.
표시패널(DP)은 초기화 전압(Vint) 및 기준 전압(Vref)을 수신한다. 초기화 전압(Vint) 및 기준 전압(Vref)은 전압라인(VL)을 통해 복수 개의 화소들(PX)에 제공될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 4b는 도 4a에 도시된 화소(PXij)를 구동하기 위한 구동신호들의 파형도이다.
도 4a에는 제1 그룹의 스캔라인들(GWL1 내지 GWLn, 도 3b 참조) 중 제1 그룹의 i번째 스캔라인(GWLi)에 연결되고, 복수 개의 데이터 라인들(DL1 내지 DLm, 도 3b 참조) 중 j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 대표적으로 도시하였다. 화소(PXij)는 제2 그룹의 스캔라인들 중 i번째 스캔라인(GRLi)에 연결되고, 제3 그룹의 스캔라인들 중 i번째 스캔라인(GILi)에 연결된다.
본 실시예에서 화소 회로(또는 화소 구동회로)는 제1 내지 제5 트랜지스터들(T1 내지 T5), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 화소(PXij)는 화소 회로 및 이에 전기적으로 연결된 발광소자(OLED)를 포함할 수 있다. 본 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5)은 N타입으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제5 트랜지스터들(T1 내지 T5) 중 적어도 하나 이상은 P타입의 트랜지스터일 수 있다. 또한, 본 발명의 일 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5) 중 적어도 하나는 생략되거나, 추가적인 트랜지스터가 화소(PXij)에 더 포함될 수 있다.
본 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5) 각각은 2개의 게이트들을 포함하는 것으로 도시하였으나, 적어도 어느 하나의 트랜지스터는 1개의 게이트만을 포함할 수 있다. 제2 내지 제5 트랜지스터들(T2 내지 T5) 각각의 상부 게이트(G2-1, G3-1, G4-1, G5-1)와 하부 게이트(G2-2, G3-2, G4-2, G5-2)는 서로 전기적으로 연결된 것으로 도시하였으나, 이에 제한되지 않는다. 제2 내지 제5 트랜지스터들(T2 내지 T5) 각각의 하부 게이트(G2-2, G3-2, G4-2, G5-2)는 플로팅 상태의 전극일 수도 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 제1 상부 게이트(G1-1)가 연결된 노드는 제1 노드(ND1)로 정의되고, 제1 트랜지스터(T1)의 소스(S1)가 연결된 노드는 제2 노드(ND2)로 정의될 수 있다.
발광소자(OLED)는 제2 노드(ND2)에 전기적으로 접속된 제1 전극, 제1 전원 전압(ELVSS)을 수신하는 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 발광층을 포함한다. 발광소자(OLED)에 대한 구체적인 설명은 후술한다.
제1 트랜지스터(T1)는 제2 전원 전압(ELVDD)을 수신하는 제1 전원라인(PL1)과 제2 노드(ND2) 사이에 전기적으로 접속된다. 제1 트랜지스터(T1)는 제2 노드(ND2)에 접속된 소스(S1, 이하, 제1 소스), 드레인(D1, 이하 제1 드레인), 반도체 영역, 및 제2 노드(ND2)에 전기적으로 연결된 제1 상부 게이트(G1-1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제2 노드(ND2)에 연결된 제1 하부 게이트(G1-2)를 더 포함할 수 있다.
제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 노드(ND1) 사이에 전기적으로 접속된다. 제2 트랜지스터(T2)는 제1 노드(ND1)에 접속된 소스(S2, 이하, 제2 소스), j번째 데이터 라인(DLj)에 접속된 드레인(D2, 이하 제2 드레인), 반도체 영역, 및 제1 그룹의 i번째 스캔라인(GWLi)에 연결된 게이트(G2-1, 이하 제2 상부 게이트)를 포함할 수 있다. 제2 트랜지스터(T2)는 제2 상부 게이트(G2-1)에 전기적으로 연결된 게이트(G2-2, 이하 제2 하부 게이트)를 더 포함할 수 있다. 후술하는 제3 내지 제5 트랜지스터(T3 내지 T5)는 제2 상부 게이트(G2-1)와 제2 하부 게이트(G2-2)에 대응하는 상부 게이트(G3-1, G4-1, G5-1)와 하부 게이트(G3-2, G4-2, G5-2)를 포함할 수 있다.
제3 트랜지스터(T3)는 제1 노드(ND1)와 제1 전압(Vref)을 수신하는 제1 전압라인(VL1) 사이에 전기적으로 접속된다. 제3 트랜지스터(T3)는 제1 노드(ND1)에 접속된 드레인(D3, 이하, 제3 드레인), 제1 전압라인(VL1)에 접속된 소스(S3, 이하 제3 소스), 반도체 영역, 및 제2 그룹의 i번째 스캔라인(GRLi)에 연결된 제3 상부 게이트(G3-1)를 포함할 수 있다.
제4 트랜지스터(T4)는 초기화 전압(Vint)을 수신하는 제2 전압라인(VL2)과 제2 노드(ND2) 사이에 전기적으로 접속된다. 제4 트랜지스터(T4)는 제2 노드(ND2)에 접속된 드레인(D4, 이하, 제4 드레인), 제2 전압라인(VL2)에 접속된 소스(S4, 이하 제4 소스), 반도체 영역, 및 제3 그룹의 i번째 스캔라인(GILi)에 연결된 제4 상부 게이트(G4-1)를 포함할 수 있다.
제5 트랜지스터(T5)는 제1 전원라인(PL1)과 제1 드레인(D1) 또는 제1 소스(S1) 사이에 전기적으로 접속된다. 본 실시예에서 제5 트랜지스터(T5)는 제1 전원라인(PL1)에 접속된 소스(S5, 이하, 제5 소스), 제1 드레인(D1)에 접속된 드레인(D5, 이하 제5 드레인), 반도체 영역, 및 i번째 발광 신호라인(ELi)에 연결된 제5 상부 게이트(G5-1)를 포함할 수 있다.
제1 커패시터(C1)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 전기적으로 접속된다. 제1 커패시터(C1)는 제1 노드(ND1)에 접속하는 제1 전극(E1-1) 및 제2 노드(ND2)에 접속하는 제2 전극(E1-2)을 포함한다.
제2 커패시터(C2)는 제1 전원라인(PL1)와 제2 노드(ND2) 사이에 전기적으로 접속된다. 제2 커패시터(C2)는 제1 전원라인(PL1)에 접속하는 제1 전극(E2-1) 및 제2 노드(ND2)에 접속하는 제2 전극(E2-2)을 포함한다.
도 4a 및 도 4b를 참조하여 화소(PXij)의 동작을 좀 더 상세히 설명한다. 표시장치(DD, 도 3a, 도 3b 참조)는 프레임 구간들마다 영상을 표시한다. 제1 그룹의 스캔라인들, 제2 그룹의 스캔라인들, 제3 그룹의 스캔라인들, 및 발광 신호라인들 각각의 라인들은 프레임 구간 동안 스캔신호들 또는 제어신호들을 순차적으로 수신한다. 도 4b는 프레임 구간 중 일부를 도시하였다.
도 4a 및 도 4b를 참조하면, 스캔 신호들(EMi, GRi, GWi, GIi) 각각은 일부 구간 동안에 하이-전압(V-HIGH, 또는 하이-레벨)을 갖고, 일부 구간 동안 로우-전압(V-LOW 또는 로우-레벨)을 가질 수 있다. 앞서 설명된 N타입의 제1 내지 제5 트랜지스터들(T1 내지 T5)은 대응하는 스캔신호가 하이-전압(V-HIGH)을 가질 때 턴-온된다.
초기화 구간(IP) 동안, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)가 턴-온된다. 제1 노드(ND1)는 기준 전압(Vref)으로 초기화된다. 제2 노드(ND2)는 초기화 전압(Vint)으로 초기화된다. 제1 커패시터(C10)가 기준 전압(Vref)과 초기화 전압(Vint)의 차이값으로 초기화된다. 제2 커패시터(C2)가 제2 전원 전압(ELVDD)과 초기화 전압(Vint)의 차이값으로 초기화된다.
보상 구간(CP) 동안, 제3 트랜지스터(T3)와 제5 트랜지스터(T5)가 턴-온된다. 제1 커패시터(C10)에는 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 보상된다.
기입 구간(WP) 동안, 제2 트랜지스터(T2)가 턴-온된다. 제2 트랜지스터(T2)는 데이터 신호(DS)에 대응하는 전압을 출력한다. 결과적으로 제1 커패시터(C10)에는 데이터 신호(DS)에 대응하는 전압값이 충전된다. 제1 커패시터(C10)에는 제1 트랜지스터(T1)의 문턱전압이 보상된 데이터 신호(DS)가 충전된다. 화소들(PX, 도 3b 참조)마다 구동 트랜지스터들의 문턱전압이 상이할 수 있는데, 도 4a 및 도 4b에 도시된 화소(PXij)는 구동 트랜지스터들의 문턱전압의 편차와 무관하게 데이터 신호(DS)에 비례한 크기의 전류를 발광소자(OLED)에 공급할 수 있다.
이후, 발광 구간 동안, 제5 트랜지스터(T5)가 턴-온된다. 제1 트랜지스터(T1)는 제1 커패시터(C10)에 저장된 전압값에 대응하는 전류를 발광소자(OLED)에 제공한다. 발광소자(OLED)는 데이터 신호(DS)에 대응하는 휘도로 발광될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 게이트 구동회로(GDC)의 블럭도이다. 도 5b는 본 발명의 일 실시예에 따른 스캔 구동회로(GWD)의 블럭도이다. 도 5c는 도 5b에 도시된 제1 스테이지(ST1)의 회로도이다.
도 5a에 도시된 것과 같이, 게이트 구동회로(GDC)는 발광 제어회로(EMD), 제1 스캔 구동회로(GWD), 제2 스캔 구동회로(GRD), 및 제3 스캔 구동회로(GID)를 포함할 수 있다. 발광 제어회로(EMD), 제1 스캔 구동회로(GWD), 제2 스캔 구동회로(GRD), 및 제3 스캔 구동회로(GID)는 비-표시영역(NAA)에 배치된다. 도 5a에 도시된 제1 방향(DR1) 내에서의 발광 제어회로(EMD), 제1 스캔 구동회로(GWD), 제2 스캔 구동회로(GRD), 및 제3 스캔 구동회로(GID)의 배치 순서는 일 예에 불과하고 특별히 제한되지 않는다.
발광 제어회로(EMD)는 발광 신호라인들(EL1~ELn, 도 3b 참조)과 연결되는데, 도 5a에는 i번째 발광 신호라인(ELi)이 예시적으로 도시되었다. 도 5a에는 제1 스캔 구동회로(GWD)에 연결된 제1 그룹의 i번째 스캔라인(GWLi), 제2 스캔 구동회로(GRD)에 연결된 제2 그룹의 i번째 스캔라인(GRLi), 및 제3 스캔 구동회로(GID)에 연결된 제3 그룹의 i번째 스캔라인(GILi)이 예시적으로 도시되었다. 또한, 제1 그룹의 i번째 스캔라인(GWLi)에 연결되고, j번째 데이터 라인(DLj)에 연결된 화소(PXij)가 예시적으로 도시되었다.
도 5b를 참조하면, 제1 스캔 구동회로(GWD)가 예시적으로 도시되었다. 제1 스캔 구동회로(GWD)는 서로 연결된 복수 개의 스테이지들(ST1~ST4)을 포함할 수 있다. 스테이지들(ST1~ST4)은 실질적으로 동일한 회로 구성을 가질 수 있다. 도 5b에는 4개의 스테이지들(ST1~ST4)을 예시적으로 도시하였으나, 제1 스캔 구동회로(GWD)는 도 3b에 도시된 제1 그룹의 스캔라인들(GWL1 내지 GWLn)에 각각 대응하는 스테이지들을 포함할 수 있다.
스테이지들(ST1~ST4) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 제어 단자(CT1), 제2 제어 단자(CT2), 제1 출력 단자(OT1), 및 제2 출력 단자(OT2)를 포함할 수 있다. 또한, 스테이지들(ST1~ST4) 각각은 제1 내지 제3 전압 단자(VT1 내지 VT3)를 포함할 수 있다.
제1 입력 단자(IN1)는 이전 스테이지의 제1 출력 단자(OT1)에서 출력된 스캔신호 또는 개시신호(FLM)를 수신할 수 있다. 개시신호(FLM)는 1번째 스테이지(ST1) 이전의 더미 스테이지로부터 출력될 수 있다. 제2 입력 단자(IN2)는 다음 스테이지의 제2 출력 단자(OT2)로부터 출력된 캐리신호를 수신할 수 있다.
스테이지들(ST1~ST4) 각각은 제1 및 제2 제어 단자(CT1, CT2)를 통해 제1 및 제2 클럭 신호(CLK1, CLK2)를 수신할 수 있다. 스테이지들(ST1~ST4) 중 홀수번째 스테이지들(ST1, ST3)의 제1 제어 단자(CT1)는 제1 클럭 신호(CLK1)를 수신하고, 제2 제어 단자(CT2)는 제2 클럭 신호(CLK2)를 수신할 수 있다. 반면에, 짝수번째 스테이지들(ST2, ST4)의 제1 제어 단자(CT1)는 제2 클럭 신호(CLK2)를 수신하고, 제2 제어 단자(CT2)는 제1 클럭 신호(CLK1)를 수신할 수 있다. 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기를 가지며 서로 다른 위상을 가질 수 있다. 일례로, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)와 반전된 위상을 가질 수 있다.
제1 전압 단자(VT1), 제2 전압 단자(VT2), 및 제3 전압 단자(VT3)는 하이-전압(VGH), 제1 로우-전압(VGL1), 제2 로우-전압(VGL2)을 각각 공급받을 수 있다. 하이-전압(VGH), 제1 로우-전압(VGL1), 제2 로우-전압(VGL2) 각각은 직류 전압 레벨을 가질 수 있다.
하이-전압(VGH)은 스캔신호의 하이-레벨, 즉 게이트 온 전압으로 설정되고, 제1 로우-전압(VGL1)은 스캔신호의 로우-레벨, 즉 게이트 오프 전압으로 설정될 수 있다. 제2 로우-전압(VGL2)은 제1 로우-전압(VGL1)과 다른 레벨을 갖는 바이어스 전압 일 수 있다. 스테이지들(ST1~ST4)은 제1 그룹의 스캔라인들(GWL1 내지 GWL4)에 순차적으로 스캔 신호들을 출력할 수 있다.
이하, 도 5c를 참조하여, 스테이지들(ST1~ST4) 중 제1 스테이지(ST1)의 회로 구성을 설명한다. 스테이지들(ST1~ST4) 각각은 서로 동일한 회로 구성을 가지므로, 나머지 스테이지들(ST2~ST4)의 회로 구성에 대한 설명은 생략한다.
도 5c를 참조하면, 제1 스테이지(ST1)는 제1 출력부(OPC1), 제2 출력부(OPC2), 제어부(CRC)를 포함한다. 제1 출력부(OPC1)는 제1 버퍼 트랜지스터(BT1), 제2 버퍼 트랜지스터(BT2), 및 제1 커패시터(C10)를 포함한다. 제2 출력부(OPC2)는 제1 캐리 트랜지스터(CBT1), 제2 캐리 트랜지스터(CBT2), 및 제2 커패시터(C2)를 포함한다. 제어부(CRC)는 제1 내지 제6 제어 트랜지스터(DT1 내지 DT6)를 포함한다.
3개의 수평구간들(H0, H1, H2)을 기준으로 제1 스테이지(ST1)의 동작에 대해 설명한다. 해당 수평구간(H1) 동안에 제1 스테이지(ST1)는 해당 스캔신호(GW1)과 해당 캐리신호(C-GW1)을 출력한다.
이전 수평구간(H0) 동안 개시신호(FLM)가 제1 입력 단자(IN1)에 인가되어 제1 제어 트랜지스터(DT1)가 턴-온된다. 제1 전압 단자(VT1)로 인가된 하이-전압(VGH)이 제1 노드(Q)에 제공된다. 이전 수평구간(H0) 동안 하이레벨을 갖는 제1 클럭 신호(CLK1)에 의해 제4 제어 트랜지스터(DT4)가 턴-온된다. 제1 전압 단자(VT1)로 인가된 하이-전압(VGH)이 인가된 제2 노드(QB)에 제공된다. 제4 제어 트랜지스터(DT4)와 제2 캐리 트랜지스터(CBT2)가 턴-온된다. 이때 이전 수평구간(H0) 동안 로우레벨을 갖는 제2 클럭 신호(CLK2)에 의해 제2 제어 트랜지스터(DT2)가 턴-오프되기 때문에 제2 커패시터(C20)는 하이-전압(VGH)과 제2 로우-전압(VGL2)의 차이에 대응하는 전압을 충전한다. 이전 수평구간(H0) 동안 제1 버퍼 트랜지스터(BT1), 제2 버퍼 트랜지스터(BT2), 제1 캐리 트랜지스터(CBT1), 및 제2 캐리 트랜지스터(CBT2)는 턴-온되고, 제1 출력 단자(OT1) 및 제2 출력 단자(OT2)에는 제1 로우-전압(VGL1) 및 제2 로우-전압(VGL2)이 각각 제공된다.
제2 커패시터(C20)는 해당 수평구간(H1)까지 제1 노드(Q)의 전위를 유지시킨다. 따라서, 해당 수평구간(H1) 동안 제1 버퍼 트랜지스터(BT1)와 제1 캐리 트랜지스터(CBT1)는 턴-온된다. 해당 수평구간(H1)은 제1 버퍼 트랜지스터(BT1)와 제1 캐리 트랜지스터(CBT1)의 턴-온 구간일 수 있다. 제1 출력 단자(OT1) 및 제2 출력 단자(OT2)에는 제2 클럭 신호(CLK2)의 하이-전압이 제공될 수 있다. 제2 클럭 신호(CLK2)의 하이-전압은 도 4b를 참조하여 설명한 스캔신호(GWi)의 하이-전압(V-HIGH)과 동일할 수 있다.
다음 수평구간(H2) 동안 개시신호(FLM)는 로우-레벨을 갖기 때문에 제1 제어 트랜지스터(DT1)가 턴-오프된다. 다음 수평구간(H2) 동안 하이레벨을 갖는 제1 클럭 신호(CLK1)에 의해 제4 제어 트랜지스터(DT4)가 턴-온된다. 제1 전압 단자(VT1)로 인가된 하이-전압(VGH)이 인가된 제2 노드(QB)에 제공된다. 이때, 제2 버퍼 트랜지스터(BT2) 및 제2 캐리 트랜지스터(CBT2)는 턴-온된다. 다음 수평구간(H2)은 제2 버퍼 트랜지스터(BT2) 및 제2 캐리 트랜지스터(CBT2)의 턴-온 구간일 수 있다.
제1 출력 단자(OT1) 및 제2 출력 단자(OT2)에는 제1 로우-전압(VGL1) 및 제2 로우-전압(VGL2)이 각각 제공된다. 제1 출력 단자(OT1)에 제공된 제1 로우-전압(VGL1)은 도 4b를 참조하여 설명한 스캔신호(GWi)의 로우-전압(V-LOW)과 동일할 수 있다.
또한, 2번째 스테이지(ST2, 도 5b 참조)로부터 캐리신호(C-GW2)를 수신한 제6 제어 트랜지스터(DT6)가 턴-온된다. 제6 제어 트랜지스터(DT6)는 제1 노드(Q)에 제2 로우-전압(VGL2)을 제공한다. 제1 버퍼 트랜지스터(BT1)와 제2 캐리 트랜지스터(CBT2)가 턴-오프된다.
도 6은 본 발명의 일 실시예에 따른 스캔 구동회로(GWD)의 레이아웃을 도시한 평면도이다. 도 7은 제1 버퍼 트랜지스터(BT1)의 등가회로도이다. 도 8a는 도 6의 제1 영역(G-10)을 확대 도시한 평면도이다. 도 8b는 도 8a의 I-I'에 대응하는 단면도이다. 도 8c는 도 6의 제2 영역(G-20)을 확대 도시한 평면도이다. 도 8d는 도 8c의 II-II'에 대응하는 단면도이다. 도 8e는 도 6의 제3 영역(G-30)을 확대 도시한 평면도이다.
도 6은 도 5b의 블록도와 도 5c의 등가회로를 갖는 스캔 구동회로(GWD)의 레이아웃을 도시하였다. 제1 영역(AR1)에는 스캔 구동회로(GWD)에 클럭신호들(CLK1, CLK2)를 제공하는 신호라인들이 배치된다. 제2 영역(AR2)에는 도 5c를 참조하여 설명한 제2 출력부(OPC2)의 제1 캐리 트랜지스터(CBT1), 제2 캐리 트랜지스터(CBT2), 및 제2 커패시터(C20)와 제어부(CRC)의 제1 내지 제6 제어 트랜지스터(DT1 내지 DT6)이 배치된다. 제3 영역(AR3)에는 도 5c를 참조하여 설명한 제1 출력부(OPC1)의 제1 버퍼 트랜지스터(BT1)와 제2 버퍼 트랜지스터(BT2)가 배치된다. 좀더 구체적으로 제3-1 영역에(AR3-1)에 제1 버퍼 트랜지스터(BT1)가 배치되고, 제3-2 영역에(AR3-2)에 제2 버퍼 트랜지스터(BT2)가 배치된다.
도 6을 참조하면, 스캔 구동회로(GWD)가 차지하는 면적 중 제1 출력부(OPC1)의 점유 면적이 매우 큰 것을 알 수 있다. 이것은 제1 버퍼 트랜지스터(BT1)와 제2 버퍼 트랜지스터(BT2)가 복수 개의 유닛 트랜지스터들(UT)을 포함하기 때문이다. 복수 개의 유닛 트랜지스터들(UT)은 제1 버퍼 트랜지스터(BT1)와 제2 버퍼 트랜지스터(BT2)의 채널폭을 증가시켜 샤프한 라이징 엣지와 폴링 엣지를 갖는 스캔신호(GWi, 도 4b 참조)를 생성한다. 복수 개의 유닛 트랜지스터들(UT)이 증가되면 채널폭이 증가되는 것과 같기 때문에 제1 버퍼 트랜지스터(BT1)와 제2 버퍼 트랜지스터(BT2)의 출력 특성 확보를 위해 넓은 영역에 복수 개의 유닛 트랜지스터들(UT)을 형성한다.
도 7은 제1 버퍼 트랜지스터(BT1)를 구성하는 병렬 연결된 복수 개의 유닛 트랜지스터들(UT)을 도시하였다. 복수 개의 유닛 트랜지스터들(UT)은 제1 유닛 트랜지스터들(UT1)와 제2 유닛 트랜지스터들(UT2)을 포함하고, 하나의 제1 유닛 트랜지스터(UT1)와 하나의 제2 유닛 트랜지스터(UT2)는 한쌍을 이룬다.
도 8a 내지 도 8e는 제1 버퍼 트랜지스터(BT1)와 제2 버퍼 트랜지스터(BT2)의 구조를 설명하기 위해 스캔 구동회로(GWD)의 서로 다른 영역(G-10, G-20, G-30)을 확대 도시하였다. 도 8a에는 제2 제어 트랜지스터(DT2), 제5 제어 트랜지스터(DT5), 및 제2 커패시터(C20)가 제1 버퍼 트랜지스터(BT1)와 같이 도시되었다. 제2 제어 트랜지스터(DT2), 제5 제어 트랜지스터(DT5), 제2 커패시터(C20), 및 제1 버퍼 트랜지스터(BT1)의 연결관계는 도 5c의 등가회로와 동일하다.
도 8a는 도 5c의 등가회로 중 제2 제어 트랜지스터(DT2), 제5 제어 트랜지스터(DT5), 제2 커패시터(C20), 및 제1 버퍼 트랜지스터(BT1)에 대응하는 레이아웃을 도시하였다. 제2 제어 트랜지스터(DT2)의 게이트와 제1 버퍼 트랜지스터(BT1)의 드레인은 제2 클럭 신호(CLK2)를 수신한다. 제2 커패시터(C20)와 제5 제어 트랜지스터(DT5)는 제2 출력 단자(OT2)에 연결된다. 제2 커패시터(C20)와 제2 제어 트랜지스터(DT2)는 제1 노드(Q)에 연결된다. 제5 제어 트랜지스터(DT5)의 게이트는 제2 노드(QB)에 연결된다. 제1 버퍼 트랜지스터(BT1)는 스캔라인(GWL1)에 연결된다. 이하, 도 8a 내지 도 8e를 참조하여 제1 버퍼 트랜지스터(BT1)의 구조에 대해 상세히 설명한다.
도 8a를 참조하면, 제1 버퍼 트랜지스터(BT1)는 복수 개의 제1 반도체 패턴들(OSC1), 제1 게이트 전극(GE1), 복수 개의 제2 반도체 패턴들(OSC2), 제2 게이트 전극(GE2)을 포함할 수 있다. 도 8a에서 복수 개의 제1 반도체 패턴들(OSC1)은 복수 개의 제2 반도체 패턴들(OSC2)에 1 대 1 중첩하게 도시되었다. 제1 반도체 패턴(OSC1)과 제2 반도체 패턴(OSC2)의 구별을 위해, 제1 반도체 패턴(OSC1)은 제2 반도체 패턴(OSC2)보다 더 크게 도시되었으나, 이에 제한되지 않으며, 제1 반도체 패턴(OSC1)와 제2 반도체 패턴(OSC2)은 동일한 면적을 가질 수 도 있다. 또한, 제1 게이트 전극(GE1)은 제2 게이트 전극(GE2)에 중첩한다. 제1 게이트 전극(GE1)와 제2 게이트 전극(GE2)의 구별을 위해 제2 게이트 전극(GE2)이 더 큰 면적을 갖는 것으로 도시되었다. 제1 게이트 전극(GE1)의 하측에는 차폐전극(BML)이 배치된다. 차폐전극(BML)은 제1 게이트 전극(GE1)에 중첩하며 제1 게이트 전극(GE1)에 대응하는 형상을 갖는다.
복수 개의 제1 반도체 패턴들(OSC1)과 복수 개의 제2 반도체 패턴들(OSC2)은 제2 방향(DR20)으로 연장되며, 제2 방향(DR20)과 교차하는 제1 방향(DR10)으로 나열된다. 제2 방향(DR20)은 도 1의 제2 방향(DR2)과 평행할 수 도 있으나, 반드시 평행한 것으로 한정되지 않는다.
제1 게이트 전극(GE1)와 제2 게이트 전극(GE2)은 제1 컨택홀들(CNT-1)을 통해 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 제1 방향(DR10)으로 연장되고, 제2 방향(DR20)으로 이격된 제1 부분(GP1)과 제2 부분(GP2)을 포함할 수 있다. 제2 게이트 전극(GE2)은 제1 방향(DR10)으로 연장되고, 제2 방향(DR20)으로 이격된 제3 부분(GP3)과 제4 부분(GP4)을 포함할 수 있다. 제1 부분(GP1)과 이격된 제3 부분(GP3)이 중첩하고, 제2 부분(GP2)과 제4 부분(GP4)이 중첩한다.
제1 게이트 전극(GE1)의 제1 부분(GP1)과 제2 부분(GP2)은 제2 커패시터(C20)의 하부전극(C20-L)을 통해 연결된다. 제2 게이트 전극(GE2)의 제3 부분(GP3)과 제4 부분(GP4)은 제2 커패시터(C20)의 상부전극(C20-U)을 통해 연결된다. 제1 버퍼 트랜지스터(BT1)는 제1 연결전극(CNE1)을 통해 제2 클럭 신호(CLK2)를 수신할 수 있다.
제1 버퍼 트랜지스터(BT1)는 병렬 연결된 복수 개의 유닛 트랜지스터들(UT)을 포함한다. 유닛 트랜지스터들(UT) 각각은 도 7을 참조하여 설명한 제1 유닛 트랜지스터들(UT1)와 제2 유닛 트랜지스터들(UT2)을 포함한다.
도 8a에 도시된 것과 같이, 복수 개의 유닛 트랜지스터들(UT)은 제1 행과 제2 행을 이룰 수 있다. 제1 게이트 전극(GE1)의 제1 부분(GP1)에 대응하도록 제1 행의 유닛 트랜지스터들(UT)이 배치되고, 제1 게이트 전극(GE1)의 제2 부분(GP2)에 대응하도록 제2 행의 유닛 트랜지스터들(UT)이 배치된다. 제1 행의 유닛 트랜지스터들(UT)과 제2 행의 유닛 트랜지스터들(UT) 사이에 스캔라인(GWL1) 배치되기 때문에 제1 행의 유닛 트랜지스터들(UT)과 제2 행의 유닛 트랜지스터들(UT)은 제1 방향(DR10)에 대하여 대칭인 구조를 갖는다. 즉, 제1 행의 유닛 트랜지스터(UT)의 드레인(또는 입력영역)과 소스(또는 출력영역)의 배치는 제2 행의 유닛 트랜지스터(UT)의 드레인(또는 입력영역)과 소스(또는 출력영역)의 배치와 제1 방향(DR10)에 대하여 대칭일 수 있다. 도 8a 내지 도 8e을 참조하면, 제2 행보다 짧은 제1 행을 포함하는 복수 개의 유닛 트랜지스터들(UT)을 예시적으로 도시하였다.
이하, 도 8b를 참조하여 하나의 유닛 트랜지스터들(UT)에 대해 상세히 설명한다. 베이스층(BL)의 상면에 배리어층(BRL)이 배치된다. 배리어층(BRL) 상에 차폐전극(BML)이 배치된다. 배리어층(BRL) 상에 차폐전극(BML)을 커버하는 버퍼층(BFL)이 배치된다. 배리어층(BRL) 또는 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 제1 반도체 패턴(OSL1)이 배치된다. 제1 반도체 패턴(OSL1)은 버퍼층(BFL) 상에 배치된 반도체층의 복수 개의 패턴 중 하나에 해당할 수 있다. 제1 반도체 패턴(OSL1)은 금속 산화물을 포함할 수 있다. 금속 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
제1 반도체 패턴(OSL1)은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 반도체 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
제1 반도체 패턴(OSL1)은 제1 입력영역(IA1, 또는 드레인 영역), 제1 채널영역(CA1, 또는 반도체 영역), 및 제1 출력영역(OA1, 또는 소스 영역)을 포함할 수 있다. 제1 채널영역(CA1)은 제1 입력영역(IA1)과 제1 출력영역(OA1) 사이에 배치된다. 제1 반도체 패턴(OSL1)의 제1 입력영역(IA1)은 제1 버퍼 트랜지스터(BT1)의 드레인에 해당하고, 제1 출력영역(OA1)은 제1 버퍼 트랜지스터(BT1)의 소스에 해당할 수 있다.
제1 반도체 패턴(OSL1) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 제1 채널영역(CA1)에 중첩한다. 본 실시예에서 제1 절연층(10)은 베이스층(BL)에 전면적으로 형성되지 않고, 후술하는 특정한 도전 패턴에만 중첩한다. 다만 이에 제한되지 않고, 본 발명의 일 실시예에서, 제1 절연층(10)은 베이스층(BL)에 전면적으로 중첩할 수도 있다.
제1 절연층(10) 상에 제1 게이트 전극(GE1)이 배치된다. 버퍼층(BFL) 상에 제1 반도체 패턴(OSL1), 및 제1 게이트 전극(GE1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20) 상에 제2 반도체 패턴(OSL2)이 배치된다. 제2 반도체 패턴(OSL2)은 평면 상에서 제2 절연층(20) 상에 배치된 반도체층의 복수 개의 패턴 중 하나에 해당할 수 있다. 제2 반도체 패턴(OSL2)은 금속 산화물을 포함할 수 있다. 제2 반도체 패턴(OSL2)은 제1 반도체 패턴(OSL1)의 상술한 금속 산화물 반도체 물질 중 어느 하나를 포함함 수 있다. 제2 반도체 패턴(OSL2)은 제1 반도체 패턴(OSL1)과 동일한 금속 산화물을 포함하거나 상이한 금속 산화물을 포함할 수 있다.
제2 반도체 패턴(OSL2)은 제2 입력영역(IA2, 또는 드레인 영역), 제2 채널영역(CA2, 또는 반도체 영역), 및 제2 출력영역(OA2, 또는 소스 영역)을 포함할 수 있다. 제2 반도체 패턴(OSL2)의 제2 입력영역(IA2)은 제2 절연층(20)을 관통하는 제2 컨택홀(CNT-2)을 통해서 제1 반도체 패턴(OSL1)의 제1 입력영역(IA1)에 전기적으로 연결될 수 있다. 제2 반도체 패턴(OSL2)의 제2 출력영역(OA2)은 제2 절연층(20)을 관통하는 제3 컨택홀(CNT-3)을 통해서 제1 반도체 패턴(OSL1)의 제1 출력영역(OA1)에 전기적으로 연결될 수 있다.
제2 반도체 패턴(OSL2) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 제2 반도체 패턴(OSL2)의 제2 채널영역(CA2)에 중첩한다. 본 실시예에서 제3 절연층(30)은 베이스층(BL)에 전면적으로 형성되지 않고, 후술하는 특정한 도전 패턴에만 중첩한다. 제3 절연층(30)은 베이스층(BL)에 전면적으로 중첩할 수도 있다. 제3 절연층(30)은 제1 절연층(10)보다 다소 작게 도시되었으나, 이에 제한되지 않는다. 도 8b의 단면 상에서, 제3 절연층(30)은 제1 절연층(10)과 동일한 길이를 가질 수도 있다.
제3 절연층(30) 상에 제2 게이트 전극(GE2)이 배치된다. 제2 절연층(20) 상에 제2 반도체 패턴(OSL2) 및 제2 게이트 전극(GE2)을 커버하는 제4 절연층(40)이 배치된다. 제4 절연층(40) 상에 제1 연결전극(CNE1)과 스캔라인(GWL1)이 배치된다. 제1 연결전극(CNE1)과 스캔라인(GWL1)은 제4 절연층(40) 상에 배치된 도전층으로부터 형성된 서로 다른 도전패턴에 해당한다. 제1 연결전극(CNE1)은 제4 절연층(40)을 관통하는 제4 컨택홀(CNT-4)을 통해서 제2 반도체 패턴(OSL2)의 제2 입력영역(IA2)에 전기적으로 연결될 수 있다. 스캔라인(GWL1)은 제4 절연층(40)을 관통하는 제5 컨택홀(CNT-5)을 통해서 제2 반도체 패턴(OSL2)의 제2 출력영역(OA2)에 전기적으로 연결될 수 있다. 미-도시되었으나, 제4 절연층(40) 상에는 제1 연결전극(CNE1)과 스캔라인(GWL1)을 커버하는 절연층이 더 배치될 수 있다.
도 8b를 참조하면, 제1 반도체 패턴(OSL1)과 제1 게이트 전극(GE1)은 도 7의 제1 유닛 트랜지스터(UT1)을 정의하고, 제2 반도체 패턴(OSL2)과 제2 게이트 전극(GE2)은 도 7의 제2 유닛 트랜지스터(UT2)을 정의한다. 제1 유닛 트랜지스터(UT1)의 제1 입력영역(IA1), 제2 유닛 트랜지스터(UT2)의 제2 입력영역(IA2), 및 제1 연결전극(CNE1)이 서로 전기적으로 연결되고, 제1 유닛 트랜지스터(UT1)의 제1 출력영역(OA1), 제2 유닛 트랜지스터(UT2)의 제2 출력영역(OA2), 및 스캔라인(GWL1)이 서로 전기적으로 연결된다.
도 8c를 참조하면, 제1 버퍼 트랜지스터(BT1)의 제1 행의 유닛 트랜지스터들(UT)은 제1 커패시터(C10)에 인접하는 영역에서 단절된다. 제1 버퍼 트랜지스터(BT1)의 제2 행의 유닛 트랜지스터들(UT)은 제1 커패시터(C10)에 인접하는 영역을 지나 연장된다. 제1 버퍼 트랜지스터(BT1)의 제1 게이트 전극(GE1)의 제1 부분(GP1)은 제1 커패시터(C10)에 인접하여 단절된다. 도 8a에 도시된 제1 연결전극(CNE1) 역시 제1 게이트 전극(GE1)의 제1 부분(GP1)에 대응하도록 제1 커패시터(C10)에 인접하여 단절된다. 제1 버퍼 트랜지스터(BT1)의 제1 게이트 전극(GE1)의 제1 부분(GP1)은 제2 부분(GP2)보다 큰 길이를 갖는다.
제1 커패시터(C10)에 인접하는 영역에 제2 버퍼 트랜지스터(BT2)의 제1 행의 유닛 트랜지스터들(UT0)이 배치된다. 제2 버퍼 트랜지스터(BT2)의 제1 행의 유닛 트랜지스터들(UT0)은 제1 버퍼 트랜지스터(BT2)의 제1 행의 유닛 트랜지스터들(UT)과 동일한 행에 배치될 수 있다. 제2 버퍼 트랜지스터(BT2)의 제1 행의 유닛 트랜지스터들(UT0)과 제1 버퍼 트랜지스터(BT2)의 제1 행의 유닛 트랜지스터들(UT) 사이에 제1 커패시터(C10)이 배치된다. 제1 게이트 전극(GE10, 또는 제3 게이트 전극)은 제1 커패시터(C10)의 하부전극(C10-L)에 연결되고, 제2 게이트 전극(GE20, 또는 제4 게이트 전극)은 제1 커패시터(C10)의 상부전극(C10-U)에 연결된다. 제2 버퍼 트랜지스터(BT2)는 제2 연결전극(CNE2)을 통해 제1 커패시터(C10)에 연결될 수 있다.
제2 버퍼 트랜지스터(BT2)는 제1 버퍼 트랜지스터(BT1)의 제1 부분(GP1)에 대응하는 제1 게이트 전극(GE10)을 포함하고, 제1 버퍼 트랜지스터(BT1)의 제2 부분(GP2)에 대응하는 제2 게이트 전극(GE2)을 포함한다. 제1 게이트 전극(GE10)과 제2 게이트 전극(GE2)은 제10 컨택홀(CNT-10)을 통해 전기적으로 연결될 수 있다.
실질적으로 제2 버퍼 트랜지스터(BT2)의 제1 행의 유닛 트랜지스터들(UT0)은 제1 버퍼 트랜지스터(BT1)의 제1 행의 유닛 트랜지스터들(UT)과 동일한 구조를 가질 수 있다. 도 8d를 참조하면, 제2 버퍼 트랜지스터(BT2)의 제1 행의 유닛 트랜지스터(UT0)는 도 8c에 도시된 제1 버퍼 트랜지스터(BT1)의 제1 행의 유닛 트랜지스터(UT)과 동일한 적층구조를 가질 수 있다.
제1 반도체 패턴(OSL10)의 절반은 제2 버퍼 트랜지스터(BT2)의 유닛 트랜지스터(UT0)를 정의하고, 제1 반도체 패턴(OSL10)의 나머지 절반은 제1 버퍼 트랜지스터(BT1)의 유닛 트랜지스터(UT)를 정의한다. 제2 반도체 패턴(OSL20)의 절반은 제2 버퍼 트랜지스터(BT2)의 유닛 트랜지스터(UT0)를 정의하고, 제2 반도체 패턴(OSL20)의 나머지 절반은 제1 버퍼 트랜지스터(BT1)의 유닛 트랜지스터(UT)를 정의한다.
도 8d를 참조하면, 제2 버퍼 트랜지스터(BT2)의 제1 행의 유닛 트랜지스터(UT0)는 제1 유닛 트랜지스터들(UT10)와 제2 유닛 트랜지스터들(UT20)을 포함한다. 도 8d의 제1 반도체 패턴(OSL10, 또는 제3 반도체 패턴)은 도 8b의 제1 반도체 패턴(OSL1)에 대응하고, 도 8d의 제1 게이트 전극(GE10)은 도 8b의 제1 게이트 전극(GE1)에 대응하고, 도 8d의 제2 반도체 패턴(OSL20, 또는 제4 반도체 패턴)은 도 8b의 제2 반도체 패턴(OSL2)에 대응하고, 도 8d의 제2 게이트 전극(GE20)은 도 8b의 제2 게이트 전극(GE2)에 대응하고, 한다. 도 8b 및 도 8d의 대응하는 구성들은 동일한 공정에 의해 형성되고 동일한 물질을 포함한다.
제2 반도체 패턴(OSL20)의 제2 입력영역(IA20, 또는 제4 입력영역)은 제2 절연층(20)을 관통하는 제2 컨택홀(CNT-2)을 통해서 제1 반도체 패턴(OSL10)의 제1 입력영역(IA10 또는 제3 입력영역)에 전기적으로 연결될 수 있다. 제2 반도체 패턴(OSL20)의 제2 출력영역(OA20, 또는 제4 출력영역)은 제2 절연층(20)을 관통하는 제3 컨택홀(CNT-3)을 통해서 제1 반도체 패턴(OSL10)의 제1 출력영역(OA10, 또는 제3 출력영역)에 전기적으로 연결될 수 있다. 제2 반도체 패턴(OSL20)의 제2 채널영역(CA20, 또는 제 4 채널영역)은 제1 반도체 패턴(OSL10)의 제1 채널영역(CA10, 또는 제3 채널영역)에 중첩한다. 한편, 도 8d의 제1 반도체 패턴(OSL10)은 도 8b의 제1 반도체 패턴(OSL10)과 실질적으로 동일하고, 도 8d의 제2 반도체 패턴(OSL20)은 도 8b의 제2 반도체 패턴(OSL20)과 실질적으로 동일하다.
도 8e를 참조하면, 전압라인(G-VL)은 제1 로우-전압(VGL1)을 수신한다. 제2 연결전극(CNE2)은 제20 컨택홀(CNT-20)을 통해 전압라인(G-VL)에 전기적으로 연결될 수 있다. 전압라인(G-VL)은 표시패널의 단면 상에서 제2 연결전극(CNE2)보다 상측에 배치되고, 제20 컨택홀(CNT-20)은 전압라인(G-VL)과 제2 연결전극(CNE2) 사이에 배치된 절연층을 관통한다. 예컨대, 전압라인(G-VL)은 도 8b에 도시된 제4 절연층(40)보다 상측에 배치된다. 전압라인(G-VL)은 후술하는 도 10에 도시된 제5 절연층(50) 또는 제6 절연층(60) 상에 배치된 도전패턴일 수 있다.
도 9a 내지 도 9h는 도 8a의 일부영역(PAA)을 기준으로 스캔 구동회로의 제조공정을 도시한 평면도이다. 도 9a 내지 도 9h의 각 단계마다 포토리소그래피공정이 진행될 수 있다. 도 8b의 배리어층(BRL), 버퍼층(BFL), 및 절연층(10, 20, 30, 40)의 형성공정에 대한 상세한 설명은 생략한다. 이하, 도 8a 및 도 8b에서 설명된 구성과 동일한 구성에 대한 상세한 설명은 도 8a 및 도 8b를 참조한다.
도 9a를 참조하면, 차폐전극(BML)을 형성한다. 차폐전극(BML)은 제2 방향(DR20)으로 이격되고, 각각이 제1 방향(DR10)으로 연장된 제1 부분(BML-1)과 제2 부분(BML-2)을 포함할 수 있다.
도 9b를 참조하면, 차폐전극(BML) 상에 복수 개의 제1 반도체 패턴들(OSL1)을 형성한다. 복수 개의 제1 반도체 패턴들(OSL1)은 제2 방향(DR20)으로 연장되고, 복수 개의 제1 반도체 패턴들(OSL1) 각각은 부분(BML-1)과 제2 부분(BML-2)에 중첩한다.
도 9c를 참조하면, 복수 개의 제1 반도체 패턴들(OSL1) 상에 제1 게이트 전극(GE1)을 형성한다. 차폐전극(BML)의 제1 부분(BML-1)과 제2 부분(BML-2)에 각각 중첩하도록 제1 게이트 전극(GE1)의 제1 부분(GP1)과 제2 부분(GP2)을 형성한다.
도 9d를 참조하면, 제2 절연층(20, 도 8b 참조)을 관통하는 제2 컨택홀들(CNT-2), 제2-1 컨택홀들(CNT-2), 및 제3 컨택홀들(CNT-3)을 형성한다. 제2 절연층(20)이 형성됨에 따라 제2 절연층(20)의 수소가 제1 반도체 패턴들(OSL1)의 제1 게이트 전극(GE1)으로부터 노출된 영역으로 확산되어 제1 반도체 패턴들(OSL1)의 환원 반응이 발생한다. 그에 따라 제1 반도체 패턴들(OSL1)은 전도성이 다른 영역으로 구분된다. 도 9d에는 제1 반도체 패턴들(OSL1)의 서로 구분되는 영역을 도시하였다.
제1 반도체 패턴들(OSL1) 각각은 제1 입력영역(IA1), 제1 출력영역(OA1), 제1 입력영역(IA1)과 제1 출력영역(OA1) 사이에 배치된 제1 채널영역(CA1), 제1-1 입력영역(IA1-1), 및 제1-1 입력영역(IA1-1)과 제1 출력영역(OA1) 사이에 배치된 제1-1 채널영역(CA1-1)을 포함할 수 있다. 본 발명의 일 실시예에서 제1 게이트 전극(GE1)이 제1 부분(GP1)만 포함하는 경우, 제1-1 입력영역(IA1-1) 및 제1-1 채널영역(CA1-1)은 생략될 수 있다.
도 9e를 참조하면, 제2 절연층(20) 상에 제1 반도체 패턴(OSL1)과 중첩하도록 제2 반도체 패턴들(OSL2)을 형성한다. 제2 반도체 패턴들(OSL2) 각각은 제2 컨택홀들(CNT-2), 제2-1 컨택홀들(CNT-2), 및 제3 컨택홀들(CNT-3)을 통해 제1 반도체 패턴들(OSL1) 중 대응하는 제1 반도체 패턴들(OSL1)에 연결된다.
도 9f를 참조하면, 복수 개의 제2 반도체 패턴들(OSL2) 상에 제2 게이트 전극(GE2)을 형성한다. 제1 게이트 전극(GE1)의 제1 부분(GP1)과 제2 부분(GP2)에 각각 중첩하도록 제2 게이트 전극(GE2)의 제3 부분(GP3)과 제4 부분(GP4)을 형성한다.
도 9g를 참조하면, 제4 절연층(40, 도 8b 참조)을 관통하는 제4 컨택홀들(CNT-4) 제4-1 컨택홀들(CNT-4), 및 제5 컨택홀들(CNT-5)을 형성한다. 제4 절연층(40)이 형성되는 공정에서 제2 반도체 패턴들(OSL2)은 전도성이 다른 영역으로 구분된다. 도 9g에는 제2 반도체 패턴들(OSL2)의 서로 구분되는 영역을 도시하였다.
제2 반도체 패턴들(OSL2) 각각은 제2 입력영역(IA2), 제2 출력영역(OA2), 제2 입력영역(IA2)과 제2 출력영역(OA2) 사이에 배치된 제2 채널영역(CA2), 제2-1 입력영역(IA2-1), 및 제2-1 입력영역(IA2-1)과 제2 출력영역(OA2) 사이에 배치된 제2-1 채널영역(CA2-1)을 포함할 수 있다. 본 발명의 일 실시예에서 제2 게이트 전극(GE2)이 제3 부분(GP3)만 포함하는 경우, 제2-1 입력영역(IA2-1) 및 제2-1 채널영역(CA2-1)은 생략될 수 있다.
도 9h를 참조하면, 제4 절연층(40) 상에 제1 연결전극(CNE1)과 스캔라인(GWL1)을 형성할 수 있다. 제1 연결전극(CNE1)은 제4 컨택홀들(CNT-4) 및 제4-1 컨택홀들(CNT-40)을 통해 제2 반도체 패턴들(OSL2) 각각의 제2 입력영역(IA2)과 제2-1 입력영역(IA2-1)에 연결된다. 스캔라인(GWL1)은 제5 컨택홀들(CNT-5)을 통해 제2 반도체 패턴들(OSL2) 각각의 제2 출력영역(OA2)에 연결된다.
제1 연결전극(CNE1)은 제2 입력영역(IA2)에 대응하는 부분과 제2-1 입력영역(IA2-1)에 대응하는 부분을 포함할 수 있다. 제2 입력영역(IA2)에 대응하는 부분이 제1 도전패턴 부분으로 정의되고, 제2-1 입력영역(IA2-1)에 대응하는 부분이 제2 도전패턴 부분으로 정의될 수 있다. 도 8a를 참조하면, 제1 도전패턴 부분과 제2 도전패턴 부분은 일체의 형상을 가질 수 있다.
도 10은 본 발명의 일 실시예에 따른 화소의 단면도이다. 도 10에는 도 8b에 도시된 배리어층(BRL), 버퍼층(BFL), 및 절연층들(10, 20, 30, 40)이 동일하게 도시되었으며, 이들에 대한 상세한 설명은 도 8b를 참조한다.
도 10을 참조하면, 화소(PX)는 화소 회로(PC)와 발광소자(OLED)를 포함한다. 도 10에는 화소 회로(PC)로써 제1 타입의 트랜지스터(TP1)와 제2 타입의 트랜지스터(TP2)를 도시하였다. 도 4a에 도시된 제1 내지 제5 트랜지스터들(T1 내지 T5)은 제1 타입의 트랜지스터(TP1) 및 제2 타입의 트랜지스터(TP2) 중 어느 하나의 트랜지스터와 동일한 적층구조를 가질 수 있다. 제1 내지 제5 트랜지스터들(T1 내지 T5) 중 적어도 어느 하나는 1 타입의 트랜지스터(TP1)과 동일한 적층구조를 가질 수 있고, 적어도 어느 하나는 제2 타입의 트랜지스터(TP2)과 동일한 적층구조를 가질 수 있다.
제1 타입의 트랜지스터(TP1)는 도 8b의 차폐전극(BML)과 동일한 층 상에 배치된 제1 하부 게이트 전극(TG1-2), 및 도 8b의 제1 반도체 패턴(OSL1)과 동일한 층 상에 배치된 반도체 패턴(OSL-1)을 포함할 수 있다. 반도체 패턴(OSL-1)은 출력영역(TS1, 또는 소스 영역), 채널영역(TA1), 입력영역(TD1, 또는 드레인 영역)을 포함한다. 제1 타입의 트랜지스터(TP1)는 도 8b의 제1 게이트 전극(GE1)과 동일한 층 상에 배치된 제1 상부 게이트 전극(TG1-1)을 포함할 수 있다.
제2 타입의 트랜지스터(TP2)는 도 8b의 제1 게이트 전극(GE1)과 동일한 층 상에 배치된 제2 하부 게이트(TG2-2), 및 도 8b의 제2 반도체 패턴(OSL2)과 동일한 층 상에 배치된 반도체 패턴(OSL-2)을 포함할 수 있다. 반도체 패턴(OSL-2)은 출력영역(TS2, 또는 소스 영역), 채널영역(TA2), 입력영인(TD2, 또는 드레인 영역)을 포함한다. 제2 타입의 트랜지스터(TP2)는 도 8b의 제2 게이트 전극(GE2)과 동일한 층 상에 배치된 제2 상부 게이트(TG2-1)을 포함할 수 있다.
제4 절연층(40) 상에 제5 절연층(50), 제6 절연층(60), 및 제7 절연층(70)이 배치될 수 있다. 제5 절연층(50) 상에 배치된 연결전극들(TCNE1, TCNE2)을 예시적으로 도시하였다. 연결전극들(TCNE1, TCNE2) 중 하나의 연결전극(TCNE1)은 제5 절연층(50)을 관통하는 컨택홀(117)을 통해 제1 반도체 패턴(OSL1)의 출력영역(TS1)에 연결될 수 있고, 연결전극들(TCNE1, TCNE2) 중 다른 하나의 연결전극(TCNE2)은 제5 절연층(50)을 관통하는 컨택홀(118)을 통해 제2 반도체 패턴(OSL2)의 입력영역(TD2)에 연결될 수 있다. 제6 절연층(60)에 배치된 연결전극(TCNE3)은 제6 절연층(60)을 관통하는 컨택홀(119)을 통해 다른 하나의 연결전극(TCNE2)에 연결될 수 있다.
제7 절연층(70) 상에 발광소자(OLED)가 배치될 수 있다. 발광소자(OLED)의 제1 전극(AE)이 제7 절연층(70) 상에 배치된다. 제1 전극(AE)은 애노드일 수 있다 제7 절연층(70) 상에 화소정의막(PDL)이 배치된다. 화소정의막(PDL)의 개구부는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 제1 전극(AE) 상에 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)이 배치된다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다.
도 11은 본 발명의 일 실시예에 따른 스캔 구동회로의 단면도이다. 도 11은 도 8b에 대응하는 단면을 도시하였다. 도 8b의 스캔 구동회로와 차이점을 중심으로 설명한다.
도 11을 참조하면, 도 8b의 제3 절연층(30)이 생략된다. 제4 절연층(40)이 제2 반도체 패턴(OSL2)을 직접 커버할 수 있다. 제2 게이트 전극(GE2)은 제4 절연층(40) 상에 배치되고, 제1 게이트 전극(GE1)에 중첩할 수 있다. 제2 게이트 전극(GE2)은 제1 연결전극(CNE1) 및 스캔라인(GWL1)과 동일한 공정을 통해 형성되고 동일한 물질을 포함할 수 있다.
제4 절연층(40)의 형성 공정에서 제2 반도체 패턴(OSL2)이 환원되지 않도록 제4 절연층(40)은 상대적으로 수소농도가 낮은 무기물질을 포함할 수 있다. 제2 게이트 전극(GE2)이 형성된 이후에 수소 주입공정을 통해 제2 반도체 패턴(OSL2)에 도펀트를 주입할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
베이스층 BL
표시영역, 비-표시영역 AA, NAA
절연층들(제1 내지 제4 절연층) 10-40
화소 회로 PC
발광소자 OLED
제1 버퍼 트랜지스터 BT1
제1 스캔 구동회로 GWD
제1 반도체 패턴 OSL1
제1 게이트 전극 GE1
제2 반도체 패턴 OSL2
제2 게이트 전극 GE2
제1 연결전극 CNE1
제1 그룹의 스캔 신호라인 GWL1
제2 클럭신호 CLK2
제2 버퍼 트랜지스터 BT2

Claims (25)

  1. 표시영역 및 상기 표시영역에 인접하여 배치된 비-표시영역이 정의된 베이스층;
    상기 비-표시영역에 중첩하며 상기 베이스층 상에 배치된 복수 개의 절연층들;
    상기 베이스층의 상기 표시영역에 배치된 화소 회로;
    상기 베이스층의 상기 표시영역에 배치되고, 상기 화소 회로에 전기적으로 연결된 발광소자; 및
    상기 베이스층의 상기 비-표시영역에 배치되고, 턴-온 구간 동안에 스캔신호의 하이-전압을 출력하는 제1 트랜지스터를 포함하는 스캔 구동회로를 포함하고,
    상기 제1 트랜지스터는,
    제1 입력영역, 제1 출력영역 및 상기 제1 입력영역과 제1 출력영역 사이에 배치된 제1 채널영역을 포함하는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 배치되고, 상기 제1 채널영역에 중첩하는 제1 게이트 전극;
    상기 제1 입력 영역에 전기적으로 연결된 제2 입력영역, 상기 제1 출력 영역에 전기적으로 연결된 제2 출력영역 및 상기 제2 입력영역과 제2 출력영역 사이에 배치되고 상기 제1 채널영역에 중첩하는 제2 채널영역을 포함하고, 상기 제1 게이트 전극 상에 배치된 제2 반도체 패턴; 및
    상기 제2 반도체 패턴 상에 배치되고, 상기 제2 채널영역에 중첩하고, 상기 제1 게이트 전극에 전기적으로 연결된 제2 게이트 전극을 포함하는 표시패널.
  2. 제1 항에 있어서,
    상기 제1 반도체 패턴의 하측에 배치되고, 상기 제1 게이트 전극에 중첩하는 차폐전극을 더 포함하는 표시패널.
  3. 제1 항에 있어서,
    상기 복수 개의 절연층들은,
    상기 제1 채널영역과 상기 제1 게이트 전극 사이에 배치된 제1 절연층;
    상기 제1 게이트 전극과 상기 제2 반도체 패턴 사이에 배치된 제2 절연층;
    상기 제2 채널영역과 상기 제2 게이트 전극 사이에 배치된 제3 절연층; 및
    상기 제2 게이트 전극을 커버하며 상기 제3 절연층 상에 배치된 제4 절연층을 포함하는 표시패널.
  4. 제3 항에 있어서,
    상기 제2 입력영역은 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 입력영역에 연결되고,
    상기 제2 출력영역은 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제1 출력영역에 연결된 표시패널.
  5. 제4 항에 있어서,
    상기 제4 절연층을 관통하는 제3 컨택홀을 통해 상기 제2 입력영역에 연결되어 상기 제1 입력영역 및 상기 제2 입력영역에 클럭신호를 제공하는 제1 도전패턴; 및
    상기 제4 절연층을 관통하는 제4 컨택홀을 통해 상기 제2 출력영역에 연결되어 상기 제1 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 하이-전압을 수신하는 스캔 신호라인을 더 포함하는 표시패널.
  6. 제1 항에 있어서,
    상기 스캔 구동회로는 상기 베이스층의 상기 비-표시영역에 배치되고, 턴-온 구간 동안에 상기 스캔신호의 로우-전압을 출력하는 제2 트랜지스터를 더 포함하는 표시패널.
  7. 제6 항에 있어서,
    상기 제2 트랜지스터는,
    제3 입력영역, 제3 출력영역 및 상기 제3 입력영역과 제3 출력영역 사이에 배치된 제3 채널영역을 포함하는 제3 반도체 패턴;
    상기 제3 반도체 패턴 상에 배치되고, 상기 제3 채널영역에 중첩하는 제3 게이트 전극;
    상기 제3 입력 영역에 전기적으로 연결된 제4 입력영역, 상기 제3 출력 영역에 전기적으로 연결된 제4 출력영역 및 상기 제4 입력영역과 제4 출력영역 사이에 배치되고 상기 제3 채널영역에 중첩하는 제4 채널영역을 포함하고, 상기 제3 게이트 상에 배치된 제4 반도체 패턴; 및
    상기 제4 반도체 패턴 상에 배치되고, 상기 제4 채널영역에 중첩하고, 상기 제3 게이트 전극에 전기적으로 연결된 제4 게이트 전극을 포함하는 표시패널.
  8. 제7 항에 있어서,
    상기 제1 반도체 패턴과 상기 제3 반도체 패턴은 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하고,
    상기 제2 반도체 패턴과 상기 제4 반도체 패턴은 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하는 표시패널.
  9. 제8 항에 있어서,
    상기 제4 입력영역에 연결되어 상기 제4 입력영역에 상기 스캔신호의 상기 로우-전압에 대응하는 기준 로우-전압을 제공하는 제2 도전패턴; 및
    상기 제4 출력영역에 연결되어 상기 제2 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 로우-전압을 수신하는 스캔 신호라인을 더 포함하는 표시패널.
  10. 제1 항에 있어서,
    상기 화소 회로는,
    상기 제1 반도체 패턴과 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하는 제1 타입의 트랜지스터; 및
    상기 제2 반도체 패턴과 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하는 제2 타입의 트랜지스터를 포함하고,
    상기 제1 타입의 트랜지스터와 상기 제2 타입의 트랜지스터 중 어느 하나는 상기 스캔신호를 수신하는 표시패널.
  11. 제1 항에 있어서,
    상기 복수 개의 절연층들은,
    상기 제1 채널영역과 상기 제1 게이트 전극 사이에 배치된 제1 절연층;
    상기 제1 게이트 전극과 상기 제2 반도체 패턴 사이에 배치된 제2 절연층;
    상기 제2 반도체 패턴과 상기 제2 게이트 전극 사이에 배치된 제3 절연층을 포함하는 표시패널.
  12. 제11 항에 있어서,
    상기 제2 입력영역은 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 입력영역에 연결되고,
    상기 제2 출력영역은 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제1 출력영역에 연결된 표시패널.
  13. 제12 항에 있어서,
    상기 제3 절연층을 관통하는 제3 컨택홀을 통해 상기 제2 입력영역에 연결되어 상기 제1 입력영역 및 상기 제2 입력영역에 클럭신호를 제공하는 제1 도전패턴; 및
    상기 제3 절연층을 관통하는 제4 컨택홀을 통해 상기 제2 출력영역에 연결되어 상기 제1 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 하이-전압을 수신하는 스캔 신호라인을 더 포함하는 표시패널.
  14. 제13 항에 있어서,
    상기 제2 게이트 전극과 상기 제1 도전패턴은 동일한 층 상에 배치되고, 동일한 물질을 포함하는 표시패널.
  15. 표시영역 및 상기 표시영역에 인접하여 배치된 비-표시영역이 정의된 베이스층;
    상기 비-표시영역에 중첩하며 상기 베이스층 상에 배치된 복수 개의 절연층들;
    상기 베이스층의 상기 표시영역에 배치된 화소 회로;
    상기 베이스층의 상기 표시영역에 배치되고, 상기 화소 회로에 전기적으로 연결된 발광소자; 및
    상기 베이스층의 상기 비-표시영역에 배치되고, 턴-온 구간 동안에 스캔신호의 하이-전압을 출력하는 제1 트랜지스터 및 턴-온 구간 동안에 상기 스캔신호의 로우-전압을 출력하는 제2 트랜지스터를 포함하는 스캔 구동회로를 포함하고,
    상기 제1 트랜지스터는,
    각각이 제1 입력영역, 제1 출력영역, 상기 제1 입력영역과 제1 출력영역 사이에 배치된 제1 채널영역, 제1-1 입력영역, 및 상기 제1-1 입력영역과 상기 제1 출력영역 사이에 배치된 제1-1 채널영역을 포함하고, 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 나열된 복수 개의 제1 반도체 패턴들;
    상기 복수 개의 제1 반도체 패턴들 상에 배치되고, 상기 복수 개의 제1 반도체 패턴들 각각의 상기 제1 채널영역에 중첩하는 제1 부분 및 상기 복수 개의 제1 반도체 패턴들 각각의 상기 제1-1 채널영역에 중첩하는 제2 부분을 포함하는 제1 게이트 전극;
    각각이 상기 제1 입력 영역에 전기적으로 연결된 제2 입력영역, 상기 제1 출력 영역에 전기적으로 연결된 제2 출력영역 및 상기 제2 입력영역과 상기 제2 출력영역 사이에 배치되고 상기 제1 채널영역에 중첩하는 제2 채널영역, 상기 제1-1 입력 영역에 전기적으로 연결된 제2-1 입력영역, 상기 제2-1 입력영역과 제2 출력영역 사이에 배치되고 상기 제1-1 채널영역에 중첩하는 제2-1 채널영역을 포함하고, 상기 복수 개의 제1 반도체 패턴들에 대응하게 배치된 복수 개의 제2 반도체 패턴들; 및
    상기 복수 개의 제2 반도체 패턴들 상에 배치되고, 상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2 채널영역에 중첩하는 제3 부분 및 상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2-1 채널영역에 중첩하는 제4 부분을 포함하는 제2 게이트 전극을 포함하는 표시패널.
  16. 제15 항에 있어서,
    상기 복수 개의 절연층들은,
    상기 복수 개의 제1 반도체 패턴들 각각의 상기 제1 채널영역과 상기 제1 부분 사이 및 상기 제1-1 채널영역과 상기 제2 부분 사이에 배치된 제1 절연층;
    상기 제1 게이트 전극과 상기 복수 개의 제2 반도체 패턴들 사이에 배치된 제2 절연층;
    상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2 채널영역과 상기 제3 부분 사이 및 상기 제2-1 채널영역과 상기 제4 부분 사이에 배치된 제3 절연층;
    상기 제2 게이트 전극을 커버하며 상기 제3 절연층 상에 배치된 제4 절연층을 포함하는 표시패널.
  17. 제16 항에 있어서,
    상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2 입력영역은 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 복수 개의 제1 반도체 패턴들 중 대응하는 제1 반도체 패턴의 상기 제1 입력영역에 연결되고,
    상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2 출력영역은 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 대응하는 제1 반도체 패턴의 상기 제1 출력영역에 연결되고,
    상기 복수 개의 제2 반도체 패턴들 각각의 상기 제2-1 입력영역은 상기 제2 절연층을 관통하는 제1-1 컨택홀을 통해 상기 대응하는 제1 반도체 패턴의 상기 제1-1 입력영역에 연결된 표시패널.
  18. 제17 항에 있어서,
    상기 제4 절연층을 관통하는 복수 개의 제3 컨택홀들 중 대응하는 제3 컨택홀을 통해 상기 복수 개의 제2 반도체 패턴들 중 대응하는 제2 반도체 패턴의 상기 제2 입력영역에 연결되어 상기 제2 입력영역에 클럭신호를 제공하는 제1 도전패턴 부분 및 상기 제4 절연층을 관통하는 복수 개의 제3-1 컨택홀들 중 대응하는 제3-1 컨택홀을 통해 상기 복수 개의 제2 반도체 패턴들 중 대응하는 제2 반도체 패턴의 상기 제2-1 입력영역에 연결되어 상기 제2-1 입력영역에 상기 클럭신호를 제공하는 제2 도전패턴 부분을 포함하는 제1 도전패턴; 및
    상기 제4 절연층을 관통하는 복수 개의 제4 컨택홀들 중 대응하는 제4 컨택홀을 통해 상기 복수 개의 제2 반도체 패턴들 중 대응하는 제2 반도체 패턴의 상기 제2 출력영역에 연결되어 상기 제1 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 하이-전압을 수신하는 스캔 신호라인을 더 포함하는 표시패널.
  19. 제18 항에 있어서,
    상기 제1 방향 내에서, 상기 스캔 신호라인은 상기 제1 도전패턴 부분과 상기 제2 도전패턴 부분 사이에 배치된 표시패널.
  20. 제18 항에 있어서,
    상기 제2 방향 내에서, 상기 제1 도전패턴 부분의 길이는 상기 제2 도전패턴 부분의 길이보다 작은 표시패널.
  21. 제18 항에 있어서,
    상기 제2 트랜지스터는,
    각각이 제3 입력영역, 제3 출력영역 및 상기 제3 입력영역과 제3 출력영역 사이에 배치된 제3 채널영역을 포함하는 복수 개의 제3 반도체 패턴들;
    상기 복수 개의 제3 반도체 패턴들 상에 배치되고, 상기 복수 개의 제3 반도체 패턴들 각각의 상기 제3 채널영역에 중첩하는 제3 게이트 전극;
    각각이 상기 제3 입력 영역에 전기적으로 연결된 제4 입력영역, 상기 제3 출력 영역에 전기적으로 연결된 제4 출력영역 및 상기 제4 입력영역과 제4 출력영역 사이에 배치되고 상기 제3 채널영역에 중첩하는 제4 채널영역을 포함하고, 상기 제3 게이트 상에 배치된 제4 반도체 패턴; 및
    상기 제4 반도체 패턴 상에 배치되고, 상기 복수 개의 제4 반도체 패턴들 각각의 상기 제4 채널영역에 중첩하고, 상기 제3 게이트 전극에 전기적으로 연결된 제4 게이트 전극을 포함하는 표시패널.
  22. 제21 항에 있어서,
    상기 제1 반도체 패턴과 상기 제3 반도체 패턴은 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하고,
    상기 제2 반도체 패턴과 상기 제4 반도체 패턴은 동일한 층 상에 배치되고, 동일한 산화물 반도체를 포함하는 표시패널.
  23. 제21 항에 있어서,
    상기 제4 입력영역에 연결되어 상기 제4 입력영역에 상기 스캔신호의 상기 로우-전압에 대응하는 기준 로우-전압을 제공하는 제2 도전패턴을 더 포함하는 표시패널.
  24. 제23 항에 있어서,
    상기 스캔 신호라인은 상기 제4 출력영역에 연결되어 상기 제2 트랜지스터의 상기 턴-온 구간 동안에 상기 스캔신호의 상기 로우-전압을 수신하는 표시패널.
  25. 제23 항에 있어서,
    상기 제1 게이트 전극의 상기 제2 부분, 상기 제2 게이트 전극의 상기 제4 부분, 상기 제1 도전패턴의 상기 제2 도전패턴 부분은 상기 스캔 신호라인을 따라 연장되며,
    상기 복수 개의 제3 반도체 패턴들 각각은 제1-1 입력영역, 상기 제1-1 입력영역과 상기 제3 출력영역 사이에 배치된 제1-1 채널영역을 더 포함하고,
    상기 복수 개의 제4 반도체 패턴들 각각은 제2-1 입력영역, 상기 제2-1 입력영역과 상기 제4 출력영역 사이에 배치된 제2-1 채널영역을 더 포함하고,
    상기 제1 게이트 전극의 상기 제2 부분은 상기 복수 개의 제3 반도체 패턴들 각각의 상기 제1-1 채널영역에 중첩하고,
    상기 제2 게이트 전극의 상기 제4 부분은 상기 복수 개의 제4 반도체 패턴들 각각의 상기 제2-1 채널영역에 중첩하고,
    상기 제1 도전패턴의 상기 제2 도전패턴 부분은 상기 복수 개의 제4 반도체 패턴들 각각의 상기 제2-1 입력영역에 전기적으로 연결된 표시패널.
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