KR20240108833A - 표시 패널 - Google Patents

표시 패널 Download PDF

Info

Publication number
KR20240108833A
KR20240108833A KR1020220190305A KR20220190305A KR20240108833A KR 20240108833 A KR20240108833 A KR 20240108833A KR 1020220190305 A KR1020220190305 A KR 1020220190305A KR 20220190305 A KR20220190305 A KR 20220190305A KR 20240108833 A KR20240108833 A KR 20240108833A
Authority
KR
South Korea
Prior art keywords
semiconductor pattern
lower electrode
disposed
voltage
electrode
Prior art date
Application number
KR1020220190305A
Other languages
English (en)
Inventor
손경석
김명호
김연구
김재범
이승헌
Original Assignee
삼성디스플레이 주식회사
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Publication of KR20240108833A publication Critical patent/KR20240108833A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8052—Cathodes

Abstract

본 발명의 일 실시예에 따른 표시패널은 발광 소자, 및 상기 발광 소자에 전기적으로 연결된 화소 회로를 포함하고, 상기 화소 회로는 상기 발광 소자에 전기적으로 연결된 구동 유닛을 포함하고, 상기 구동 유닛은 제1 전압이 인가되는 제1 하부 전극, 및 상기 제1 하부 전극 상에 배치되고 산화물 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터, 및 상기 제1 하부 전극과 동일한 층에 배치되고, 제2 전압이 인가되는 제2 하부 전극, 및 상기 제2 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 적어도 하나의 다이오드를 포함하고, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 일체의 형상을 가진다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 화소를 구동하는 구동 유닛을 포함하는 표시 패널에 관한 것이다.
텔레비전, 휴대전화, 태블릿, 내비게이션, 게임기 등과 같은 표시 장치들은 표시 화면을 통해 사용자에게 영상을 제공하는 표시 패널을 포함할 수 있다. 표시 패널은 광을 생성하는 발광 소자 및 발광 소자로 흐르는 전류랑을 제어하는 화소 회로를 포함할 수 있다. 화소 회로는 유기적으로 연결된 트랜지스터들을 포함할 수 있고, 트랜지스터들은 표시 패널의 구동 신뢰성에 영향을 미칠 수 있다.
본 발명의 목적은 고속 구동 특성을 갖는 트랜지스터를 포함하는 한편, 저계조 영역에서 얼룩이 발생하는 문제와 휘도가 불균일한 문제가 발생하는 것이 방지될 수 있는 표시 패널을 제공하는데 있다.
본 발명의 일 실시예에 따른 표시패널은 발광 소자, 및 상기 발광 소자에 전기적으로 연결된 화소 회로를 포함하고, 상기 화소 회로는 상기 발광 소자에 전기적으로 연결된 구동 유닛을 포함하고, 상기 구동 유닛은 제1 전압이 인가되는 제1 하부 전극, 및 상기 제1 하부 전극 상에 배치되고 산화물 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터, 및 상기 제1 하부 전극과 동일한 층에 배치되고, 제2 전압이 인가되는 제2 하부 전극, 및 상기 제2 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 적어도 하나의 다이오드를 포함하고, 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 일체의 형상을 가진다.상기 제1 하부 전극은 상기 제2 반도체 패턴과 전기적으로 연결될 수 있다.
상기 제1 하부 전극은 평면상에서 상기 제2 하부 전극과 이격될 수 있다.
상기 적어도 하나의 다이오드는 상기 제1 하부 전극과 동일한 층에 배치되고, 제2-1 전압이 인가되는 제2-1 하부 전극, 및 상기 제2-1 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2-1 반도체 패턴을 포함하는 제1 다이오드, 및 상기 제1 하부 전극과 동일한 층에 배치되고, 제2-n 전압이 인가되는 제2-n 하부 전극, 및 상기 제2-n 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2-n 반도체 패턴을 포함하는 제n 다이오드를 포함할 수 있다.
상기 제2-1 하부 전극 및 상기 제2-n 하부 전극은 일체의 형상을 가질 수 있다.
상기 제2-1 전압 및 상기 제2-n 전압은 동일한 전압일 수 있다.
상기 제1 하부 전극 및 상기 제2 하부 전극은 일체의 형상을 가질 수 있다.
상기 제1 트랜지스터는 상기 제1 반도체 패턴 상에 배치되는 제1 절연패턴, 및 상기 제1 절연패턴 상에 배치되는 제1 게이트 전극을 포함하고, 상기 다이오드는 상기 제2 반도체 패턴 상에 배치되는 제2 절연패턴, 및 상기 제2 절연패턴 상에 배치되는 제2 게이트 전극을 포함할 수 있다.
상기 제1 반도체 패턴은 제1 소스 영역, 제1 드레인 영역, 및 제1 채널 영역을 포함하고, 평면상에서 상기 제1 절연패턴은 상기 제1 반도체 패턴의 상기 제1 채널 영역에 중첩하고, 상기 제1 반도체 패턴의 상기 제1 소스 영역 및 상기 제1 드레인 영역에 비-중첩하고, 상기 제2 반도체 패턴은 제2 소스 영역, 제2 드레인 영역, 및 제2 채널 영역을 포함하고, 평면상에서 상기 제2 절연패턴은 상기 제2 반도체 패턴의 상기 제2 채널 영역에 중첩하고, 상기 제2 반도체 패턴의 상기 제2 소스 영역 및 상기 제2 드레인 영역에 비-중첩할 수 있다.
상기 제1 채널 영역의 제1 방향으로의 연장 길이는 상기 제2 채널 영역의 상기 제1 방향으로의 연장 길이보다 짧을 수 있다.
상기 제1 반도체 패턴의 상기 제1 소스 영역은 상기 제2 반도체 패턴의 상기 제2 드레인 영역 및 상기 제2 게이트 전극에 전기적으로 연결될 수 있다.
상기 화소 회로는 상기 제1 소스 영역 및 상기 제2 게이트 전극 각각에 연결되는 제1 연결전극을 더 포함할 수 있다.
상기 제2 하부 전극 및 상기 제2 반도체 패턴 각각은 상기 발광 소자에 전기적으로 연결될 수 있다.
상기 제1 전압 및 상기 제2 전압은 동일한 전압일 수 있다.
상기 화소 회로는 상기 제1 트랜지스터 및 상기 다이오드를 커버하는 적어도 하나의 커버 절연층, 및 상기 커버 절연층 상에 배치되고, 상기 커버 절연층 중 적어도 일부를 관통하여 상기 구동 유닛의 일부에 연결되는 연결전극을 더 포함할 수 있다.
상기 발광 소자는 제1 전극, 상기 제1 전극 상에 배치되는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광층을 포함하고, 상기 구동 유닛은 상기 제1 전극과 전기적으로 연결될 수 있다.
상기 화소 회로는 상기 제1 반도체 패턴과 동일한 층에 배치되며 상기 제1 반도체 패턴과 평면상에서 이격되고, 산화물 반도체를 포함하는 제3 반도체 패턴을 포함하는 제2 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 발광 소자, 및 상기 발광 소자에 전기적으로 연결된 화소 회로를 포함하고, 상기 화소 회로는 상기 발광 소자에 전기적으로 연결된 제1 회로 유닛을 포함하고, 상기 제1 회로 유닛은 제1 전압이 인가되는 제1 하부 전극, 및 상기 제1 하부 전극 상에 배치되고 산화물 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터, 및 상기 제1 하부 전극과 동일한 층에 배치되고, 제2 전압이 인가되는 제2 하부 전극, 및 상기 제2 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 적어도 하나의 다이오드를 포함하고, 상기 제2 하부 전극 및 상기 제2 반도체 패턴 각각은 상기 발광 소자에 전기적으로 연결된다.
상기 제1 반도체 패턴은 제1 소스 영역, 제1 드레인 영역, 및 제1 채널 영역을 포함하고, 상기 제2 반도체 패턴은 제2 소스 영역, 제2 드레인 영역, 및 제2 채널 영역을 포함하고, 상기 제1 반도체 패턴의 상기 제1 소스 영역은 상기 제2 반도체 패턴의 상기 제2 드레인 영역에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시패널은 발광 소자, 및 상기 발광 소자에 전기적으로 연결된 화소 회로를 포함하고, 상기 화소 회로는 상기 발광 소자에 전기적으로 연결된 제1 회로 유닛을 포함하고, 상기 제1 회로 유닛은 제1 전압이 인가되는 제1 하부 전극, 및 상기 제1 하부 전극 상에 배치되고 산화물 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터, 및 상기 제1 하부 전극과 동일한 층에 배치되고, 제2 전압이 인가되는 제2 하부 전극, 및 상기 제2 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 적어도 하나의 다이오드를 포함하고, 상기 제1 하부 전극은 상기 제2 하부 전극 및 상기 제2 반도체 패턴 중 어느 하나와 전기적으로 연결된다.
본 발명의 일 실시예에 따른 화소 회로에 포함되는 트랜지스터들은 금속 산화물을 포함함으로써, 전자 이동도가 높고 누설 전류가 감소될 수 있다.
본 발명의 일 실시예에 따른 화소 회로는 구동 트랜지스터에 직렬 연결된 적어도 하나의 다이오드를 포함하는 한편, 다이오드는 구동 트랜지스터의 하부 전극과 동일한 층 상에 배치되며 소정의 전압이 인가되는 하부 전극을 포함하여, 저계조 영역의 구동 범위(Driving Range)를 확대시키고 구동 범위 및 문턱 전압(Threshold Voltage)의 조절이 가능해져, 저계조 얼룩의 방지가 가능해지고 휘도 불균일을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 2b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3a, 도 4a, 도 5a 및 도 6a는 본 발명의 일 실시예에 따른 본 발명의 일 실시예에 따른 화소의 등가 회로도들이다.
도 3b, 도 4b, 도 5b 및 도 6b는 본 발명의 일 실시예에 따른 표시 패널의 단면도들이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 구동 유닛과 비교 실시예에 따른 구동 유닛의 특성을 비교한 그래프이다.
도 8a 및 도 8b는 일 실시예의 구동 유닛의 특성을 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시 패널에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)의 블록도이다.
표시 장치(DD)는 전기적 신호에 따라 활성화되며 영상을 표시하는 장치일 수 있다. 예를 들어, 표시 장치(DD)는 텔레비전, 외부 광고판 등과 같은 대형 장치를 비롯하여, 모니터, 휴대 전화, 태블릿, 내비게이션, 게임기 등과 같은 중소형 장치일 수 있다. 한편, 표시 장치(DD)의 실시예들은 예시적인 것으로, 본 발명의 개념에 벗어나지 않는 이상 어느 하나에 한정되지 않는다.
도 1을 참조하면, 표시 장치(DD)는 타이밍 제어부(TC), 스캔 구동 회로(SDC), 데이터 구동 회로(DDC), 및 표시 패널(DP)을 포함한다. 타이밍 제어부(TC) 및 데이터 구동 회로(DDC)는 각각 구동칩 형태로 제공되거나, 이에 한정되지 않고, 표시 패널(DP)에 직접 형성될 수 있다.
타이밍 제어부(TC)는 영상 입력 신호를 수신하여 데이터 구동 회로(DDC)와의 인터페이스 사양에 맞도록 영상 입력 신호의 데이터 포맷을 변환한 영상 데이터 신호(D-RGB)를 생성할 수 있다. 타이밍 제어부(TC)는 제어 신호를 수신하여 스캔 제어 신호(SCS) 및 데이터 제어 신호(DCS)를 출력할 수 있다. 영상 입력 신호 및 제어 신호는 메인 컨트롤러(또는 그래픽 프로세서)로부터 제공될 수 있다.
데이터 구동 회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(D-RGB)를 수신할 수 있다. 데이터 구동 회로(DDC)는 영상 데이터 신호(D-RGB)를 데이터 신호들로 변환하고, 데이터 신호들을 복수 개의 데이터 라인들(DL1~DLm)에 출력할 수 있다. 데이터 신호들은 영상 데이터 신호(D-RGB)의 계조 값에 대응하는 아날로그 전압들일 수 있다.
스캔 구동 회로(SDC)는 타이밍 제어부(TC)로부터 스캔 제어 신호(SCS)를 수신할 수 있다. 스캔 제어 신호(SCS)는 스캔 구동 회로(SDC)의 동작을 개시하는 수직개시 신호, 신호들의 출력 시기를 결정하는 클럭 신호 등을 포함할 수 있다. 스캔 구동 회로(SDC)는 복수 개의 스캔 신호들을 생성하고, 대응하는 스캔 신호 라인들(SL1~SLn)에 순차적으로 출력할 수 있다.　또한, 스캔 구동 회로(SDC)는 스캔 제어 신호(SCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 대응하는 발광 신호 라인들(EL1~ELn)에 복수 개의 발광 제어 신호들을 출력할 수 있다.
도 1은 스캔 신호들과 발광 제어 신호들이 하나의 스캔 구동 회로(SDC)로부터 출력되는 것으로 도시하였지만, 이에 한정되는 것은 아니다. 일 실시예에 따른 표시 장치(DD)에서 스캔 신호들을 생성하여 출력하는 구동 회로와 발광 제어 신호들을 생성하여 출력하는 구동 회로가 별개로 형성될 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있으나, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기 발광 표시 패널, 무기 발광 표시 패널, 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있고, 무기 발광 표시 패널의 발광층은 무기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
표시 패널(DP)은 스캔 신호 라인들(SL1~SLn), 발광 신호 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 제1 전압 라인(VL1), 제2 전압 라인(VL2), 제3 전압 라인(VL3), 제4 전압 라인(VL4), 및 화소들(PX)을 포함할 수 있다. 도 1에 도시된 바와 달리, 표시 패널(DP)은 복수 개 그룹의 스캔 라인들을 포함할 수 있다.
스캔 신호 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열될 수 있다. 발광 신호 라인들(EL1~ELn)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열될 수 있다. 데이터 라인들(DL1~DLm)은 제1 그룹의 스캔 신호 라인들(SL1~SLn)과 교차할 수 있다. 데이터 라인들(DL1~DLm)은 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 나열될 수 있다.
화소들(PX)은 각각 제1 그룹의 스캔 신호 라인들(SL1~SLn), 발광 신호 라인들(EL1~ELn), 및 데이터 라인들(DL1~DLm)에 전기적으로 연결된다. 도 1에 도시된 신호 라인들의 연결 관계는 예시적인 것으로, 화소들(PX)에 연결되는 신호 라인들 종류 및 개수는 이에 한정되지 않으며, 신호 라인들의 전기적 연결 관계도 변경될 수 있다.
제1 전압 라인(VL1)은 제1 전원 전압(ELVSS)을 수신할 수 있다. 제2 전압 라인(VL2)은 제2 전원 전압(ELVDD)을 수신할 수 있다. 제2 전원 전압(ELVDD)은 제1 전원 전압(ELVSS)보다 높은 레벨을 가질 수 있다. 제3 전압 라인(VL3)은 기준 전압(Vref)을 수신할 수 있다. 제4 전압 라인(VL4)은 초기화 전압(Vint)을 수신할 수 있다. 기준 전압(Vref) 및 초기화 전압(Vint) 각각은 제2 전원 전압(ELVDD)보다 낮은 레벨을 가질 수 있다. 본 실시예에서 초기화 전압(Vint)은 기준 전압(Vref) 및 제1 전원 전압(ELVSS)보다 낮은 레벨을 가질 수 있다.
표시 패널(DP)을 구성하는 화소들(PX) 각각은 발광 소자(LED, 도 2a) 및 발광 소자(LED, 도 2a)의 발광을 제어하는 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다. 스캔 구동 회로(SDC) 및 데이터 구동 회로(DDC) 중 적어도 하나는 화소들(PX)의 화소 회로와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
화소들(PX)은 스캔 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다. 이로써, 표시 패널(DP)은 화소들(PX)을 통해 영상을 출력할 수 있다.
화소들(PX)은 서로 다른 색상의 광을 생성하는 복수 개의 그룹들을 포함할 수 있다. 예를 들어, 화소들(PX)은 적색광을 생성하는 적색 화소들, 녹색광을 생성하는 녹색 화소들, 및 청색광을 생성하는 청색 화소들을 포함할 수 있다. 적색 화소의 발광 소자, 녹색 화소의 발광 소자, 및 청색 화소의 발광 소자의 발광층들은 각각 서로 다른 물질로 형성될 수 있다. 그러나 실시예가 반드시 이에 한정되지 않는다.
도 2a는 본 발명의 일 실시예에 따른 화소(PX)의 등가 회로도이다.
도 2a는 스캔 라인들(SL1~SLn, 도 1) 중 i번째 스캔 라인(SLi, 또는 제1 스캔 라인)에 연결되고, 데이터 라인들(DL1~DLm, 도 1) 중 j번째 데이터 라인(DLj, 또는 제1 데이터 라인)에 연결된 화소(PX)를 대표적으로 도시하였다.
본 실시예에서 화소 회로는 복수의 트랜지스터(T1, T2), 스토리지 커패시터(CST), 및 발광 소자(LED)를 포함할 수 있다. 복수의 트랜지스터(T1, T2) 각각은 산화물 반도체층을 갖는 트랜지스터일 수 있다. 복수의 트랜지스터들(T1, T2)은 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성될 수 있다. 본 실시예에서, 복수의 트랜지스터(T1, T2)들은 N-타입 트랜지스터로 설명되나, 이에 한정되지 않고, 복수의 트랜지스터(T1, T2) 중 적어도 하나는 P-타입 트랜지스터일 수 있다. 또한, 본 발명의 일 실시예에서 복수의 트랜지스터(T1, T2) 중 적어도 하나는 생략되거나, 추가적인 트랜지스터가 화소(PX)에 더 포함될 수 있다. 예를 들어, 화소 회로는 발광 신호 라인들(EL1~ELn, 도 1)에 연결되어 복수의 발광 제어 신호들을 수신하는 센싱 트랜지스터를 더 포함할 수 있다.
복수의 트랜지스터(T1, T2) 각각은 소스, 드레인, 및 게이트를 포함할 수 있다. 소스, 드레인, 및 게이트는 각각 소스 전극, 드레인 전극, 및 게이트 전극으로 제공될 수 있다. 본 명세서에서 "트랜지스터와 신호 라인 또는 트랜지스터와 트랜지스터 사이에 전기적으로 연결된다"는 것은 "트랜지스터의 전극이 신호 라인과 일체의 형상을 갖거나, 연결 전극을 통해서 연결된 것"을 의미한다.
제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 본 실시예에서 제1 트랜지스터(T1)는 2 개의 게이트를 포함하고, 제2 트랜지스터(T2)는 1 개의 게이트를 포함하는 것으로 도시하였으나, 이에 한정되지 않고 제2 트랜지스터(T2) 또한 2 개의 게이트를 포함할 수 있다.
한편, 일 실시예의 화소(PX)에서 화소 회로는 제1 트랜지스터(T1)에 전기적으로 연결되는 적어도 하나의 다이오드(DI)를 포함한다. 본 명세서에서, 제1 트랜지스터(T1) 및 적어도 하나의 다이오드(DI)는 "구동 유닛(DTU)" 에 포함된 것으로 설명한다. 구동 유닛(DTU)에는 제1 트랜지스터(T1) 및 적어도 하나의 다이오드(DI)가 포함된다. 도 2a에서는 구동 유닛(DTU)에 하나의 다이오드(DI)가 포함된 것을 예시적으로 도시하였으나, 이에 제한되지 않고 구동 유닛(DTU)에는 2 이상의 다이오드(DI)가 포함될 수도 있다. 한편, 구동 유닛(DTU)은 "제1 회로 유닛" 으로 지칭될 수 있다.
본 실시예에서, 발광 소자(LED)는 발광 다이오드일 수 있다. 발광 소자(LED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 발광층을 포함할 수 있다. 발광 소자(LED)의 제1 전극은 다이오드(DI)에 연결된 제1 노드(ND1)에 전기적으로 연결될 수 있고, 제2 전극은 제1 전원 전압(ELVSS)을 수신하는 제1 전압 라인(VL1)에 전기적으로 연결될 수 있다.
구동 유닛(DTU)은 제2 전원 전압(ELVDD)을 수신하는 제2 전압 라인(VL2)과 발광 소자(LED)의 사이에 전기적으로 연결될 수 있다.
구동 유닛(DTU)에 포함된 제1 트랜지스터(T1)는 다이오드(DI)에 전기적으로 연결된 제1 소스(S1), 제2 전압 라인(VL2)에 전기적으로 연결된 제1 드레인(D1), 및 제2 노드(ND2)에 전기적으로 연결된 제1 상부 게이트(G1-1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 하부 게이트(G1-2)를 더 포함할 수 있다. 제1 하부 게이트(G1-2)는 제1 전압(VB1)을 인가 받는 것일 수 있다. 일 실시예에서, 제1 하부 게이트(G1-2)는 전극 또는 배선과 연결되어 소정의 정전압을 인가받을 수 있다. 예를 들어, 제1 하부 게이트(G1-2)에 인가되는 제1 전압(VB1)은 제2 전원 전압(ELVDD)일 수 있다.
구동 유닛(DTU)에 포함된 다이오드(DI)는 제1 노드(ND1)에 전기적으로 연결된 제2 소스(S2), 제1 트랜지스터(T1)에 전기적으로 연결된 제2 드레인(D2), 및 제3 노드(ND3)에 전기적으로 연결된 제2 상부 게이트(G2-1)를 포함할 수 있다. 제3 노드(ND3)는 제1 트랜지스터(T1) 및 다이오드(DI) 사이에 제공되는 것일 수 있다. 다이오드(DI)는 제2 하부 게이트(G2-2)를 더 포함할 수 있다. 제2 하부 게이트(G2-2)는 제2 전압(VB2)을 인가 받는 것일 수 있다. 일 실시예에서, 제2 하부 게이트(G2-2)는 전극 또는 배선과 연결되어 소정의 정전압을 인가받을 수 있다. 예를 들어, 제2 하부 게이트(G2-2)에 인가되는 제2 전압(VB2)은 제2 전원 전압(ELVDD)일 수 있다. 한편, 제2 전압(VB2)은 제1 전압(VB1)과 동일한 것일 수 있다.
구동 유닛(DTU)은 스토리지 커패시터(CST)의 충전 용량에 따라 발광 소자(LED)의 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제2 노드(ND2) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 제2 노드(ND2)에 전기적으로 연결된 제3 소스(S3), 데이터 라인(DLj)에 전기적으로 연결된 제3 드레인(D3), 및 제1 스캔 신호(GWi)를 수신하는 스캔 라인(SLi)에 전기적으로 연결된 제3 상부 게이트(G3-1)를 포함할 수 있다. 도시하지는 않았으나, 제2 트랜지스터(T2)는 제2 상부 게이트(G2-1)에 전기적으로 연결된 제2 하부 게이트를 더 포함할 수 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(GWi)에 따라 턴 온되어 데이터 라인(DLj)으로부터 전달된 데이터 신호(DS)에 따라 스토리지 커패시터(CST)에 데이터 전압을 제공할 수 있다.
도시하지는 않았으나, 화소 회로는 기준 전압(Vref, 도 1) 및 초기화 전압(Vint, 도 1) 각각을 수신하는 제3 트랜지스터 및 제4 트랜지스터를 더 포함할 수 있다. 제3 트랜지스터 및 제4 트랜지스터 각각은 제3 전압 라인(VL3, 도 1) 및 제4 전압 라인(VL4, 도 1) 각각에 연결되는 것일 수 있다. 화소 회로는 발광 신호 라인들(EL1~ELn, 도 1) 중 대응하는 발광 신호 라인에 연결되어 발광 신호를 수신하는 제5 트랜지스터를 더 포함할 수 있다.
일 실시예의 화소(PX)에 포함된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 대하여, 제1 트랜지스터(T1) 내 전하 캐리어 이동도가 제2 트랜지스터(T2) 내 전하 캐리어 이동도보다 낮을 수 있다. 일 실시예에서 제1 트랜지스터(T1) 내 전자의 이동도는 제2 트랜지스터(T2) 내 전자의 이동도보다 낮을 수 있다. 예를 들어, 제1 트랜지스터(T1) 내 전하 캐리어는 제1 이동도를 가지고, 제2 트랜지스터(T2) 내 전하 캐리어는 제2 이동도를 가질 때, 제1 이동도는 제2 이동도보다 낮을 수 있다. 구동 트랜지스터(T1)는 전류의 량을 제어하는 기능을 수행하는 반면, 스위칭 트랜지스터(T2)는 고속 구동을 위하여 온오프가 신속하게 수행되어야 하므로 제1 이동도는 제2 이동도보다 낮을 수 있다.
스토리지 커패시터(CST)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(CST)는 제2 노드(ND2)에 전기적으로 연결되는 제1 스토리지 전극(E1) 및 제1 노드(ND1)에 전기적으로 연결되는 제2 스토리지 전극(E2)을 포함할 수 있다.
한편, 화소 회로는 스토리지 커패시터(CST) 외에 홀드 커패시터를 더 포함할 수 있다. 홀드 커패시터는 제2 전압 라인(VL2)과 제1 노드(ND1) 사이에 전기적으로 연결되는 것일 수 있다.
도 1에 도시된 화소들(PX) 각각은 도 2a에 도시된 화소(PX)의 등가 회로도와 동일한 구성의 화소 회로를 포함할 수 있다. 그러나, 도 2a에 도시된 화소(PX)의 구성은 예시적인 것으로 화소(PX)에 포함되는 트랜지스터 및 커패시터의 개수 또는 연결 구조는 다양하게 변경될 수 있다.
도 2b는 본 발명의 일 실시예에 따른 표시 패널(DP)의 단면도이다. 도 2b에서는 도 2a에 도시된 일 화소(PX)에 대응하는 표시 패널(DP)의 단면을 도시하였다.
도 2a 및 도 2b를 함께 참조하면, 표시 패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-ED), 및 봉지층(TFE)을 포함할 수 있다. 도시하진 않았으나, 일 실시예의 표시 패널(DP)은 봉지층(TFE) 상에 배치되는 반사 방지층 또는 굴절률 조절층 등과 같은 기능성층을 더 포함할 수 있다.
표시 패널(DP)에 포함된 화소들(PX) 각각은 회로 소자층(DP-CL)에 배치된 화소 회로 및 표시 소자층(DP-ED)에 배치되어 화소 회로 중 일부 구성에 전기적으로 연결된 발광 소자(LED)를 포함할 수 있다. 도 2b에서는 화소(PX)를 구성하는 화소 회로 중 구동 유닛(DTU) 및 제2 트랜지스터(T2)을 도시하였고, 이에 연결된 발광 소자(LED)의 단면을 예시적으로 도시하였다.
베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스 면을 제공할 수 있다. 베이스층(BL)은 유리 기판, 금속 기판, 고분자 기판, 또는 유/무기 복합재료 기판을 포함할 수 있다.
일 실시예에서, 베이스층(BL)은 적어도 하나의 합성 수지층을 포함할 수 있다. 베이스층(BL)에 포함된 합성 수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
베이스층(BL)은 베이스층(BL)의 상면을 정의하는 배리어층을 더 포함할 수 있다. 배리어층은 외부로부터 유입되는 이물질을 방지하는 적어도 하나의 무기층을 포함할 수 있다. 예를 들어, 배리어층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
회로 소자층(DP-CL)은 베이스층(BL) 상에 배치될 수 있다. 회로 소자층(DP-CL)은 화소(PX)의 화소 회로를 구성하는 트랜지스터들(T1, T2), 적어도 하나의 다이오드(DI), 및 복수의 절연층들(BFL, CV1, CV2, VIA1, VIA2)을 포함할 수 있다. 복수의 절연층들(BFL, CV1, CV2, VIA1, VIA2)은 버퍼층(BFL), 커버 절연층(CV1, CV2) 및 중간 절연층(VIA1, VIA2)을 포함할 수 있다. 그러나, 회로 소자층(DP-CL)에 포함된 절연층들의 수 및 적층 구조는 도시된 실시예에 한정되지 않는다.
코팅 또는 증착을 통해, 베이스층(BL) 상에 절연층, 반도체층, 및 도전층을 형성한 후, 다수 회의 포토리소그래피를 통해 절연층, 반도체층, 및 도전층을 패터닝하여 회로 소자층(DP-CL)의 반도체 패턴 및 도전 패턴을 형성할 수 있다. 한편, 도 2b에 도시된 회로 소자층(DP-CL)의 단면 구조는 예시적인 것으로, 회로 소자층(DP-CL)의 제조 공정이나 화소 회로의 구성에 따라 달라질 수 있다.
회로 소자층(DP-CL)은 구동 유닛(DTU)을 포함하며, 구동 유닛(DTU)은 제1 트랜지스터(T1) 및 적어도 하나의 다이오드(DI)를 포함한다. 도 2a 및 도 2b에서는 구동 유닛(DTU)에 하나의 다이오드(DI)가 포함된 것을 예시적으로 도시하였다.
제1 트랜지스터(T1)는 제1 반도체 패턴(SP1), 및 제1 게이트 전극(G1-1)을 포함한다. 제1 반도체 패턴(SP1)은 제1 소스 영역(S1), 제1 채널 영역(A1), 및 제1 드레인 영역(D1)을 포함한다. 제1 트랜지스터(T1)는 제1 반도체 패턴(SP1) 하부에 배치되는 제1 하부 전극(BML1)을 포함할 수 있다.
다이오드(DI)는 제2 반도체 패턴(SP2), 및 제2 게이트 전극(G2-1)을 포함한다. 제2 반도체 패턴(SP2)은 제2 소스 영역(S2), 제2 채널 영역(A2), 및 제2 드레인 영역(D2)을 포함한다. 다이오드(DI)는 제2 반도체 패턴(SP2) 하부에 배치되는 제2 하부 전극(BML2)을 포함할 수 있다.
다이오드(DI)에 포함된 제2 반도체 패턴(SP2)은 제1 트랜지스터(T1)에 포함된 제1 반도체 패턴(SP1)과 전기적으로 연결된다. 도 2b에 도시된 바와 같이, 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 일체의 형상을 가지는 것일 수 있다.
제2 트랜지스터(T2)는 제3 반도체 패턴(SP3), 및 제3 게이트 전극(G3)을 포함할 수 있다. 제3 반도체 패턴(SP3)은 제3 소스 영역(S3), 제3 채널 영역(A3), 및 제3 드레인 영역(D3)을 포함한다. 도시하지는 않았으나, 제2 트랜지스터(T2)는 제3 반도체 패턴(SP3) 하부에 배치되는 제3 도전 패턴을 더 포함할 수도 있다. 일 실시예에서, 제2 트랜지스터(T2)는 제1 방향(DR1)을 따라 제1 트랜지스터(T1)와 이격될 수 있다.
버퍼층(BFL)은 베이스층(BL) 상에 배치될 수 있다. 버퍼층(BFL)은 제1 하부 전극(BML1) 및 제2 하부 전극(BML2)을 커버할 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴(SP1, SP2, SP3) 및/또는 하부 전극(BML1, BML2) 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 적어도 하나의 무기층을 포함할 수 있고, 예를 들어, 버퍼층(BFL)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
버퍼층(BFL) 상에 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)이 배치될 수 있다. 일 실시예에서, 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3) 각각은 산화물 반도체를 포함한다. 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3) 각각은 금속 산화물 반도체 물질을 포함할 수 있다. 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3) 각각이 금속 산화물 반도체 물질을 포함함에 따라, 트랜지스터 내의 전자 이동도가 증가하고, 누설 전류가 감속될 수 있다. 한편, 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3) 각각이 포함하는 산화물 반도체는 모두 동일한 것일 수 있다. 다만, 이에 한정되지 않고 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3) 각각이 포함하는 산화물 반도체 중 적어도 어느 하나는 다른 물질과 상이한 것일 수 있다. 예를 들어, 제3 반도체 패턴(SP3)이 포함하는 산화물 반도체는 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 각각이 포함하는 산화물 반도체와 상이한 것일 수 있다.
금속 산화물 반도체 물질은 결정질 또는 비결정질 산화물일 수 있다. 예를 들어, 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 일 실시예에서, 금속 산화물 반도체 물질은 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3) 각각은 전기적 성질이 다른 복수의 영역들을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3) 각각은 금속 산화물의 환원 여부에 따라 구분되는 복수의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 가질 수 있다. 환원 영역은 실질적으로 트랜지스터의 소스 영역(예를 들어, 제1 소스 영역들(S1)), 드레인 영역(예를 들어, 제1 드레인 영역 (D1)), 또는 신호 전달 영역의 역할을 가질 수 있다. 비환원 영역은 실질적으로 트랜지스터의 채널 영역(예를 들어, 제1 채널 영역(A1))에 해당할 수 있다.
제1 트랜지스터(T1)의 소스 영역(S1) 및 드레인 영역(D1) 각각은 도 2a에서 설명된 제1 트랜지스터(T1)의 제1 소스 및 제2 드레인일 수 있다. 또는 제1 트랜지스터(T1)의 제1 소스 및 제2 드레인은 제1 반도체 패턴(SP1)의 소스 영역(S1) 및 드레인 영역(D1)과, 그에 접속된 연결 전극을 포함할 수도 있다.
제1 소스 영역(S1) 및 제1 드레인 영역(D1)은 제1 채널 영역(A1)을 사이에 두고 이격될 수 있다. 즉, 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 제1 채널 영역(A1)으로부터 서로 반대 방향으로 연장될 수 있다.
제1 하부 전극(BML1)은 제1 트랜지스터(T1)의 제1 채널 영역(A1) 아래에 배치될 수 있다. 제1 하부 전극(BML1)은 차광 패턴의 기능을 가질 수 있다. 제1 하부 전극(BML1)은 두께 방향에서 버퍼층(BFL)을 사이에 두고 제1 채널 영역(A1)과 이격될 수 있다. 제1 하부 전극(BML1)은 외부로부터 제1 반도체 패턴(SP1)을 향해 입사하는 광을 차단(blocking)할 수 있다. 따라서, 제1 하부 전극(BML1)은 외부의 광이 제1 트랜지스터(T1)의 전압-전류 특성을 변화시키는 것을 방지할 수 있다.
한편, 제1 채널 영역(A1)에 중첩하는 제1 하부 전극(BML1)은 도 2a에서 설명한 제1 하부 게이트(G1-2)에 대응할 수 있다. 제1 채널 영역(A1)에 중첩하는 제1 게이트 전극(G1-1)은 도 2a에서 설명한 제1 상부 게이트(G1-1)에 대응할 수 있다.
제1 하부 전극(BML1)에는 소정의 전압이 인가된다. 제1 하부 전극(BML1)은 전극 또는 배선과 연결되어 소정의 정전압을 인가받을 수 있다. 제1 하부 전극(BML1)은 제1 전압(VB1)을 인가받을 수 있다. 제1 하부 전극(BML1)에 인가되는 제1 전압(VB1)은 제2 전원 전압(ELVDD)일 수 있다.
한편, 제1 하부 전극(BML1)은 후술할 제2 하부 전극(BML2) 및 제2 반도체 패턴(SP2) 중 어느 하나와 전기적으로 연결될 수 있다. 제1 하부 전극(BML1)이 제2 하부 전극(BML2) 및 제2 반도체 패턴(SP2) 중 어느 하나와 전기적으로 연결됨에 따라, 제1 하부 전극(BML1)과 연결된 제2 하부 전극(BML2) 또는 제2 반도체 패턴(SP2)은 제1 하부 전극(BML1)에 인가되는 전압과 동일한 전압이 인가될 수 있다. 제1 하부 전극(BML1)과 제2 하부 전극(BML2) 및 제2 반도체 패턴(SP2)의 구체적인 연결관계에 대해서는 도 2b, 도 4a 내지 도 6b에 대한 설명에서 후술한다.
다이오드(DI)의 소스 영역(S2) 및 드레인 영역(D2) 각각은 도 2a에서 설명된 다이오드(DI)의 제2 소스 및 제2 드레인일 수 있다. 또는 다이오드(DI)의 제2 소스 및 제2 드레인은 제2 반도체 패턴(SP2)의 소스 영역(S2) 및 드레인 영역(D2)과, 그에 접속된 연결 전극을 포함할 수도 있다.
제2 소스 영역(S2) 및 제2 드레인 영역(D2)은 제2 채널 영역(A2)을 사이에 두고 이격될 수 있다. 즉, 제2 소스 영역(S2)과 제2 드레인 영역(D2)은 제2 채널 영역(A2)으로부터 서로 반대 방향으로 연장될 수 있다. 제1 반도체 패턴(SP1)의 제1 소스 영역(S1)은 제2 반도체 패턴(SP2)의 제2 드레인 영역(D2)과 연결되는 것일 수 있다. 이에 따라, 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 일체의 형상을 가지는 것일 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 동일한 공정을 통해 형성되며, 동일한 물질을 포함할 수 있다.
제2 하부 전극(BML2)은 다이오드(DI)의 제2 채널 영역(A2) 아래에 배치될 수 있다. 제2 하부 전극(BML2)은 차광 패턴의 기능을 가질 수 있다. 제2 하부 전극(BML2)은 두께 방향에서 버퍼층(BFL)을 사이에 두고 제2 채널 영역(A2)과 이격될 수 있다. 제2 하부 전극(BML2)은 외부로부터 제2 반도체 패턴(SP2)을 향해 입사하는 광을 차단(blocking)할 수 있다. 따라서, 제2 하부 전극(BML2)은 외부의 광이 다이오드(DI)의 전압-전류 특성을 변화시키는 것을 방지할 수 있다.
한편, 제2 채널 영역(A2)에 중첩하는 제2 하부 전극(BML2)은 도 2a에서 설명한 제2 하부 게이트(G2-2)에 대응할 수 있다. 제2 채널 영역(A2)에 중첩하는 제2 게이트 전극(G2-1)은 도 2a에서 설명한 제2 상부 게이트(G2-1)에 대응할 수 있다.
제2 하부 전극(BML2)에는 소정의 전압이 인가된다. 제2 하부 전극(BML2)은 전극 또는 배선과 연결되어 소정의 정전압을 인가받을 수 있다. 제2 하부 전극(BML2)은 제2 전압(VB2)을 인가받을 수 있다. 제2 하부 전극(BML2)에 인가되는 제2 전압(VB2)은 제2 전원 전압(ELVDD)일 수 있다. 제2 전압(VB2)은 제1 하부 전극(BML1)에 인가되는 제1 전압(VB1)과 동일한 것일 수 있다. 한편, 제2 하부 전극(BML2)은 제1 하부 전극(BML1)과 동일 층 상에 배치되고 동일한 공정 단계를 통하여 동시에 형성될 수 있다.
제2 트랜지스터(T2)의 소스 영역(S3) 및 드레인 영역(D3) 각각은 도 2a에서 설명된 제2 트랜지스터(T2)의 제3 소스 및 제3 드레인일 수 있다. 제2 트랜지스터(T2)의 제3 소스 및 제3 드레인은 제3 반도체 패턴(SP3)의 소스 영역(S3) 또는 드레인 영역(D3)과, 그에 접속된 연결 전극을 포함할 수도 있다.
제3 소스 영역(S3) 및 제3 드레인 영역(D3)은 제3 채널 영역(A3)을 사이에 두고 이격될 수 있다. 즉, 제3 소스 영역(S3)과 제3 드레인 영역(D3)은 제3 채널 영역(A3)으로부터 서로 반대 방향으로 연장될 수 있다. 제2 트랜지스터(T2)의 제3 반도체 패턴(SP3)은 제1 방향(DR1)을 따라 제1 트랜지스터(T1)의 제1 반도체 패턴(SP1)과 이격될 수 있다.
도시하지는 않았으나, 제2 트랜지스터(T2)는 제3 반도체 패턴(SP3)의 하부에 배치되는 제3 하부 전극을 더 포함할 수 있다. 제3 하부 전극은 적어도 제3 채널 영역(A3)의 하부에 배치될 수 있으며, 외부의 광이 제2 트랜지스터(T2)의 전압-전류 특성을 변화시키는 것을 방지할 수 있다. 제3 하부 전극에는 소정의 정전압이 인가될 수 있다.
한편, 도 2b에서는 제1 트랜지스터(T1)의 제1 채널 영역(A1), 다이오드(DI)의 제2 채널 영역(A2), 제2 트랜지스터(T2)의 제3 채널 영역(A3) 및 각각이 제1 방향(DR1)을 따라 동일한 길이를 가지는 것을 예시적으로 도시하였으나, 이에 제한되지 않고 제1 채널 영역(A1), 제2 채널 영역(A2), 및 제3 채널 영역(A3) 중 적어도 어느 하나의 제1 방향(DR1)으로의 길이는 다른 길이와 상이할 수 있다. 예를 들어, 제3 채널 영역(A3)의 제1 방향(DR1)으로의 길이는 제1 채널 영역(A1) 및 제2 채널 영역(A2)의 제1 방향(DR1)으로의 길이보다 길 수 있다. 또는, 제1 채널 영역(A1)의 제1 방향(DR1)으로의 길이는 제2 채널 영역(A2)의 제1 방향(DR1)으로의 길이보다 짧을 수 있다. 즉, 다이오드(DI)는 제1 트랜지스터(T1)에 비해 채널 영역의 제1 방향(DR1)으로의 연장 길이가 긴 것일 수 있다.
제1 트랜지스터(T1)는 제1 반도체 패턴(SP1) 상에 배치된 제1 절연패턴(GI1)을 더 포함할 수 있다. 제1 절연패턴(GI1)은 제1 채널 영역(A1)에 중첩하도록 제1 반도체 패턴(SP1) 상에 배치될 수 있다. 제1 게이트 전극(G1-1)은 제1 절연패턴(GI1) 상에 배치되어, 제1 반도체 패턴(SP1)과 제3 방향(DR3)을 따라 이격될 수 있다. 제1 게이트 전극(G1-1)은 제1 채널 영역(A1) 상부에 배치될 수 있고, 제1 채널 영역(A1)에 중첩할 수 있다. 제1 게이트 전극(G1-1)이 제1 트랜지스터(T1)의 제1 채널 영역(A1)을 정의할 수 있다. 즉, 실질적으로 제1 게이트 전극(G1-1)의 길이에 대응하도록 제1 트랜지스터(T1)의 제1 채널 영역(A1)의 길이가 결정될 수 있다.
다이오드(DI)는 제2 반도체 패턴(SP2) 상에 배치된 제2 절연패턴(GI2)을 더 포함할 수 있다. 제2 절연패턴(GI2)은 제2 채널 영역(A2)에 중첩하도록 제2 반도체 패턴(SP2) 상에 배치될 수 있다. 제2 게이트 전극(G2-1)은 제2 절연패턴(GI2) 상에 배치되어, 제2 반도체 패턴(SP2)과 제3 방향(DR3)을 따라 이격될 수 있다. 제2 게이트 전극(G2-1)은 제2 채널 영역(A2) 상부에 배치될 수 있고, 제2 채널 영역(A2)에 중첩할 수 있다. 제2 게이트 전극(G2-1)이 제2 트랜지스터(T2)의 제2 채널 영역(A2)을 정의할 수 있다. 즉, 실질적으로 제2 게이트 전극(G2-1)의 길이에 대응하도록 다이오드(DI)의 제2 채널 영역(A2)의 길이가 결정될 수 있다.
제2 트랜지스터(T2)는 제3 반도체 패턴(SP3) 상에 배치된 추가 절연패턴(GI-S)을 더 포함할 수 있다. 추가 절연패턴(GI-S)은 제3 채널 영역(A3)에 중첩하도록 제3 반도체 패턴(SP3) 상에 배치될 수 있다. 제3 게이트 전극(G3)은 추가 절연패턴(GI-S) 상에 배치되어, 제3 반도체 패턴(SP3)과 제3 방향(DR3)을 따라 이격될 수 있다. 제3 게이트 전극(G3)은 제3 채널 영역(A3) 상부에 배치될 수 있고, 제3 채널 영역(A3)에 중첩할 수 있다. 제3 게이트 전극(G3)이 제2 트랜지스터(T2)의 제3 채널 영역(A3)을 정의할 수 있다. 즉, 실질적으로 제3 게이트 전극(G3)의 길이에 대응하도록 제2 트랜지스터(T2)의 제3 채널 영역(A3)의 길이가 결정될 수 있다.
한편, 제1 절연패턴(GI1), 제2 절연패턴(GI2) 및 추가 절연패턴(GI-S)은 하나의 절연층을 형성하는 공정을 통하여 형성된 이후 패터닝하여 형성될 수 있다.
제1 절연패턴(GI1), 제2 절연패턴(GI2) 및 추가 절연패턴(GI-S) 각각은 무기물을 포함할 수 있다. 예를 들어, 제1 절연패턴(GI1), 제2 절연패턴(GI2) 및 추가 절연패턴(GI-S) 각각은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
한편, 제1 절연패턴(GI1), 제2 절연패턴(GI2) 및 추가 절연패턴(GI-S) 각각은 동일한 두께를 가지는 것으로 도시되었으나, 이에 제한되지 않고 제1 절연패턴(GI1), 제2 절연패턴(GI2) 및 추가 절연패턴(GI-S) 중 적어도 어느 하나의 두께는 다른 두께와 상이할 수도 있다. 예를 들어, 추가 절연패턴(GI-S)은 제1 절연패턴(GI1) 및 제2 절연패턴(GI2) 각각의 두께보다 두꺼울 수 있다. 또는, 제1 절연패턴(GI1) 및 제2 절연패턴(GI2)의 두께가 서로 상이할 수도 있다.
회로 소자층(DP-CL)은 제1 트랜지스터(T1), 적어도 하나의 다이오드(DI) 및 제2 트랜지스터(T2) 각각을 커버하는 적어도 하나의 커버 절연층(CV1, CV2)을 포함할 수 있다. 커버 절연층(CV1, CV2)은 예를 들어, 제1 커버 절연층(CV1) 및 제2 커버 절연층(CV2)을 포함할 수 있다.
제1 커버 절연층(CV1)은 버퍼층(BFL) 상에 배치될 수 있다. 도 2b를 참조하면, 제1 커버 절연층(CV1)은 제1 반도체 패턴(SP1) 내지 제3 반도체 패턴(SP3)과, 제1 게이트 전극(G1-1) 내지 제3 게이트 전극(G3) 각각을 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 커버 절연층(CV1)은 예를 들어 제1 반도체 패턴(SP1) 내지 제3 반도체 패턴(SP3)을 커버하고, 제1 게이트 전극(G1-1) 내지 제3 게이트 전극(G3)을 커버하지 않도록 패터닝 될 수도 있다.
제1 커버 절연층(CV1)은 적어도 하나의 무기층을 포함할 수 있다. 예를 들어, 제1 커버 절연층(CV1)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 그러나, 제1 커버 절연층(CV1)의 물질이 상기 예에 제한되는 것은 아니다.
제2 커버 절연층(CV2)은 제1 커버 절연층(CV1) 상에 배치되며, 트랜지스터들(T1, T2) 및 적어도 하나의 다이오드(DI)를 커버할 수 있다. 제1 커버 절연층(CV1)은 적어도 하나의 무기층을 포함할 수 있다. 예를 들어, 제1 커버 절연층(CV1)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제2 커버 절연층(CV2)에는 적어도 하나의 컨택홀이 제공되며, 연결 전극 (CNE1, CNE2, CNE3, CNE4)이 컨택홀을 통해 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 적어도 하나의 다이오드(DI)의 일부에 연결될 수 있다. 연결 전극(CNE1, CNE2, CNE3, CNE4)은 제1 커버 절연층(CV1) 및 제2 커버 절연층(CV2)의 적어도 일부를 관통하여, 제1 트랜지스터(T1) 및 적어도 하나의 다이오드(DI)를 포함하는 구동 유닛(DTU)과, 제2 트랜지스터(T2) 등에 연결될 수 있다. 연결 전극(CNE1, CNE2, CNE3, CNE4)은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 적어도 하나의 다이오드(DI) 각각의 소스 영역, 드레인 영역 및 게이트 전극 등에 전기적으로 연결될 수 있다. 예를 들어, 연결 전극(CNE1, CNE2, CNE3, CNE4)은 제1 트랜지스터(T1)의 제1 소스영역(S1)과 다이오드(DI)의 제2 게이트 전극(G2-1)을 연결하는 제1 연결 전극(CNE1)을 포함할 수 있다. 연결 전극(CNE1, CNE2, CNE3, CNE4)은 다이오드(DI)의 제2 소스 영역(GS2)과 제2 하부 전극(BML2) 각각에 전기적으로 연결된 제2 연결 전극(CNE2)을 포함할 수 있다. 연결 전극(CNE1, CNE2, CNE3, CNE4)은 제1 트랜지스터(T1)의 제1 드레인 영역(D1)에 연결된 제3 연결 전극(CNE3)과, 제2 트랜지스터(T2)의 제3 소스 영역(S3) 및 제3 드레인 영역(D3) 각각에 연결된 제4 연결 전극(CNE4)을 더 포함할 수 있다. 연결 전극(CNE1, CNE2, CNE3, CNE4)은 커버 절연층(CV1, CV2) 중 어느 하나의 층 상에 배치되며, 커버 절연층(CV1, CV2)의 적어도 일부를 관통하는 컨택홀을 통해 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 적어도 하나의 다이오드(DI) 각각의 소스 영역, 드레인 영역 및 게이트 전극 등에 전기적으로 연결될 수 있다.
회로 소자층(DP-CL)은 커버 절연층(CV1, CV2) 상에 배치되는 중간 절연층(VIA1, VIA2)을 포함할 수 있다. 중간 절연층(VIA1, VIA2)은 예를 들어, 제1 중간 절연층(VIA1) 및 제2 중간 절연층(VIA2)을 포함할 수 있다.
제1 중간 절연층(VIA1)은 연결 전극(CNE1, CNE2, CNE3, CNE4)을 커버하며, 제2 커버 절연층(CV2) 상에 배치될 수 있다. 제1 중간 절연층(VIA1)은 무기층 및 유기층 중 적어도 어느 하나를 포함할 수 있고, 단층 또는 다층 구조를 가질 수 있다. . 제1 중간 절연층(VIA1)은 예를 들어, 유기층을 포함할 수 있다. 제1 중간 절연층(VIA1)이 유기층을 포함함에 따라, 제1 중간 절연층(VIA1) 하부에 배치된 구성들의 굴곡진 상면을 커버하며 평탄한 상면을 제공할 수 있다.
제1 중간 절연층(VIA1)에는 적어도 하나의 컨택홀이 제공되며, 상부 연결 전극(UCNE1, UCNE2, UCNE3)이 컨택홀을 통해 연결 전극(CNE1, CNE2, CNE3, CNE4)의 일부에 연결될 수 있다. 상부 연결 전극(UCNE1, UCNE2, UCNE3)은 제1 중간 절연층(VIA1)의 적어도 일부를 관통하여, 연결 전극(CNE1, CNE2, CNE3, CNE4)의 일부에 연결될 수 있다.
예를 들어, 상부 연결 전극(UCNE1, UCNE2, UCNE3)은 제2 연결 전극(CNE2)에 연결되는 제1 상부 연결 전극(UCNE1)을 포함할 수 있다. 상부 연결 전극(UCNE1, UCNE2, UCNE3)은 제3 연결 전극(CNE3)에 연결되는 제2 상부 연결 전극(UCNE2), 및 제4 연결 전극(CNE4)에 연결되는 제3 상부 연결 전극(UCNE3)을 더 포함할 수 있다. 제2 상부 연결 전극(UCNE2)은 제1 트랜지스터(T1)의 제1 드레인 영역(D1)에 전기적으로 연결되며, 도 2a에 도시된 제2 전압 라인(VL2)에 전기적으로 연결되어 제2 전원 전압(ELVDD)을 수신하는 것일 수 있다. 제3 상부 연결 전극(UCNE3)은 제2 트랜지스터(T2)의 제3 드레인 영역(D3)에 전기적으로 연결되며, 도 2a에 도시된 데이터 라인(DLj)에 전기적으로 연결되어 데이터 전압을 제공받는 것일 수 있다.
제2 중간 절연층(VIA2)은 제1 중간 절연층(VIA1) 상에 배치되며, 상부 연결 전극(UCNE1, UCNE2, UCNE3)을 커버할 수 있다. 제2 중간 절연층(VIA2)은 무기층 및 유기층 중 적어도 어느 하나를 포함할 수 있고, 단층 또는 다층 구조를 가질 수 있다. 제2 중간 절연층(VIA2)은 예를 들어, 유기층을 포함할 수 있다. 제2 중간 절연층(VIA2)이 유기층을 포함함에 따라, 제2 중간 절연층(VIA2) 하부에 배치된 구성들의 굴곡진 상면을 커버하며 평탄한 상면을 제공할 수 있다.
표시 소자층(DP-ED)은 회로 소자층(DP-CL) 상에 배치될 수 있다. 표시 소자층(DP-ED)은 발광 소자(LED) 및 화소 정의막(PDL)을 포함할 수 있다. 발광 소자(LED)는 제1 전극(AE), 제2 전극(CE), 및 발광층(EML)을 포함할 수 있다. 일 실시예에서, 발광 소자(LED)의 제1 전극(AE)은 애노드 일 수 있고, 제2 전극(CE)은 캐소드 일 수 있다.
발광 소자(LED)의 제1 전극(AE) 및 화소 정의막(PDL)은 제2 중간 절연층(VIA2) 상에 배치될 수 있다. 제1 전극(AE)은 적어도 제2 중간 절연층(VIA2)을 관통하는 컨택홀을 통해 제1 상부 연결 전극(UCNE1)에 접속할 수 있다. 제1 전극(AE)이 제1 상부 연결 전극(UCNE1)에 접속함에 따라, 제1 전극(AE)은 제1 상부 연결 전극(UCNE1) 및 제2 연결 전극(CNE2)을 통해 다이오드(DI)의 제2 소스 영역(S2) 및 제2 하부 전극(BML2) 각각에 전기적으로 연결될 수 있다. 즉, 발광 소자(LED)의 제1 전극(AE)은 다이오드(DI)의 제2 반도체 패턴(SP2) 및 제2 하부 전극(BML2) 각각에 전기적으로 연결될 수 있다.
화소 정의막(PDL)에는 제1 전극(AE)의 적어도 일 부분을 노출시키는 발광 개구부가 정의될 수 있다. 본 실시예에서, 발광 개구부에 의해 노출된 제1 전극(AE)의 일 부분은 발광 영역에 대응할 수 있다.
화소 정의막(PDL)은 고분자 수지를 포함할 수 있고, 고분자 수지 내에 포함되는 무기물을 더 포함할 수 있다. 일 실시예의 화소 정의막(PDL)은 소정의 컬러를 가질 수 있다. 예를 들어, 화소 정의막(PDL)은 베이스 수지 및 베이스 수지에 혼합된 블랙 안료 및/또는 블랙 염료를 포함할 수 있다. 그러나 화소 정의막(PDL)의 실시예가 이에 한정되는 것은 아니다.
제2 전극(CE)은 제1 전극(AE)과 대향하여 배치될 수 있다. 제2 전극(CE)은 화소들(PX, 도 1)에 공통으로 배치될 수 있다. 즉, 제2 전극(CE)은 복수의 화소들(PX, 도 1)에 공통으로 제공되는 공통 전극일 수 있다.
발광층(EML)은 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 발광층(EML)은 화소 정의막(PDL)에 정의된 발광 개구부에 대응하는 영역에 패턴으로 배치될 수 있다. 발광층(EML)은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다. 그러나, 이에 한정되지 않고, 발광층(EML)은 화소들(PX, 도 1)에 공통으로 배치되며 청색광 또는 백색광을 생성할 수도 있다. 도 2b에서는 발광 소자(LED)가 하나의 발광층(EML)을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되지 않고 발광 소자(LED)는 복수로 제공되는 발광 스택을 포함하는 탠덤(Tandem)형 발광 소자일 수도 있다.
발광 소자(LED)는 발광층(EML)과 제1 전극(AE) 및 제2 전극(CE) 각각의 사이에 제공되는 적어도 하나의 기능층을 더 포함할 수 있다. 발광 소자(LED)는 예를 들어, 제1 전극(AE) 및 발광층(EML) 사이에 제공되는 정공 제어층, 및 제2 전극(CE) 및 발광층(EML) 사이에 제공되는 전자 제어층을 더 포함할 수 있다. 정공 제어층 및 전자 제어층 각각은 화소들(PX, 도 1)에 공통으로 배치될 수 있다. 정공 제어층은 정공 주입층, 정공 수송층, 및 전자 저지층 중 적어도 하나를 포함할 수 있다. 전자 제어층(ECL)은 전자 주입층, 전자 수송층, 및 정공 저지층 중 적어도 하나를 포함할 수 있다.
제1 전원 전압(ELVSS, 도 2a)은 제2 전극(CE)에 인가되고, 제2 전원 전압(ELVDD, 도 2a)은 제1 전극(AE)에 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서 발광 소자(LED)가 발광할 수 있다.
봉지층(TFE)은 표시 소자층(DP-ED) 상에 배치되어 발광 소자(LED)를 밀봉할 수 있다. 봉지층(TFE)은 복수의 박막들을 포함할 수 있다. 예를 들어, 봉지층(TFE)은 무기막들 및 무기막들 사이에 배치된 유기막을 포함할 수 있다. 봉지층(TFE)의 박막들은 발광 소자(LED)의 광학 효율을 향상 시키거나, 발광 소자(LED)를 보호하기 위해 배치될 수 있다. 무기막은 수분 및/또는 산소로부터 발광 소자(LED)를 보호할 수 있고, 유기막은 먼지 입자와 같은 이물질로부터 발광 소자(LED)를 보호할 수 있다.
본 발명의 일 실시예에 따른 표시패널(DP)은 구동 유닛(DTU)에 제1 트랜지스터(T1) 및 적어도 하나의 다이오드(DI)를 포함하며, 제1 트랜지스터(T1) 및 적어도 하나의 다이오드(DI) 각각은 반도체 패턴(SP1, SP2) 및 하부 전극(BML1, BML2)을 포함하고, 하부 전극(BML1, BML2)에는 소정의 전압이 인가되는 구조를 가져, 구동 유닛(DTU)의 구동 범위(Driving Range)를 확장시켜 저계조 영역에서 얼룩이 발생하는 것을 방지할 수 있다.
구동 유닛(DTU)이 산화물 반도체를 포함하는 제1 반도체 패턴(SP1)을 포함하는 제1 트랜지스터(T1)만을 포함할 경우, 산화물 반도체는 낮은 문턱이하 전압에 따른 스윙(Subthreshold Swing) 값이 낮아 저계조 영역의 구동 범위(Driving Range)가 좁아지므로, 저계조 얼룩이 쉽게 시인되며 휘도가 불균일한 문제가 발생할 수 있다. 특히, 스위칭 트랜지스터인 제2 트랜지스터(T2)의 On/Off 특성을 높이기 위해 제2 트랜지스터(T2)의 캐리어 이동도를 높게 적용할 경우, 이러한 저계조 얼룩 시인 및 휘도 불균일 문제가 심화될 수 있다.
본 발명의 일 실시예에 따른 구동 유닛(DTU)은 제1 트랜지스터(T1) 및 적어도 하나의 다이오드(DI)를 포함하며, 다이오드(DI)는 제1 반도체 패턴(SP1)과 일체의 형상을 가져 전기적으로 연결되는 제2 반도체 패턴(SP2)을 포함하는 한편, 제1 하부 전극(BML1)과 동일한 층 상에 배치되며 소정의 전압이 인가되는 제2 하부 전극(BML2)을 포함하여, 저계조 영역의 구동 범위(Driving Range)를 확대시키고 구동 범위 및 문턱 전압(Threshold Voltage)의 조절이 가능해져, 저계조 얼룩의 방지가 가능해지고 휘도 불균일을 방지할 수 있다. 일 실시예에 따른 구동 유닛(DTU)은 다이오드(DI)의 제2 반도체 패턴(SP2)과 제1 트랜지스터(T1)의 제1 반도체 패턴(SP1)이 전기적으로 연결되는 구조를 통해 저항이 증가하여 구동 범위가 확대되는 한편, 다이오드(DI)의 제2 하부 전극(BML2) 및 제2 반도체 패턴(SP2) 각각이 발광 소자(LED)의 제1 전극(AE)에 전기적으로 연결되는 구조를 가지도록 설계되어, 구동 범위가 더욱 확대되고 제2 하부 전극(BML2)에 인가되는 전압의 조절에 따라 구동 범위 및 문턱 전압의 조절이 가능해질 수 있다.
도 3a, 도 4a, 도 5a 및 도 6a는 본 발명의 일 실시예에 따른 본 발명의 일 실시예에 따른 화소의 등가 회로도들이다. 도 3b, 도 4b, 도 5b 및 도 6b는 본 발명의 일 실시예에 따른 표시 패널의 단면도들이다. 도 3a, 도 4a, 도 5a 및 도 6a 각각에서는 도 2a에 도시된 화소(PX)와 다른 실시예의 화소의 등가 회로도들을 도시하였고, 도 3b, 도 4b, 도 5b 및 도 6b 각각에서는 도 3a, 도 4a, 도 5a 및 도 6a 각각과 대응하는 일 화소에서의 표시 패널의 단면들을 도시하였다. 이하, 도 3a 내지 도 6b를 참조하여 다른 실시예의 화소 및 표시 패널에 대하여 설명함에 있어, 도 2a 및 도 2b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 3a 및 도 3b를 함께 참조하면, 일 실시예의 화소(PX-1)를 포함하는 표시 패널(DP-1)에는 구동 유닛(DTU-1)이 포함되며, 구동 유닛(DTU-1)은 제1 트랜지스터(T1) 및 복수의 다이오드(DI1, … , DIn)를 포함할 수 있다. 구동 유닛(DTU-1)은 1개의 제1 트랜지스터(T1)와, n개의 다이오드(DI1, … , DIn)를 포함할 수 있다. 도 3b에서는 도시의 편의를 위하여 구동 유닛(DTU-1)이 2개의 다이오드를 포함하는 것을 예시적으로 도시하였으나, 이에 제한되지 않고 구동 유닛(DTU-1)은 3개 이상의 다이오드를 포함할 수도 있다. 도 3a 및 도 3b에서는 구동 유닛(DTU-1)에 포함된 제1 다이오드(DI1) 및 제n 다이오드(DIn)의 배치관계를 예시적으로 설명하나, 제1 다이오드(DI1) 및 제n 다이오드(DIn) 사이에는 1개 이상의 다이오드가 더 제공될 수도 있다.
도 3a를 참조하면, 복수의 다이오드(DI1, … , DIn) 각각은 제2 드레인(D2-1, D2-n), 제2 소스(S2-1, S2-n), 제2 상부 게이트(G2-11, G2-n1) 및 제2 하부 게이트(G2-12, G2-n2)를 포함할 수 있다. 예를 들어, 제1 다이오드(DI1)는 제1 트랜지스터(T1)에 전기적으로 연결된 제2-1 드레인(D2-1), 제n 다이오드(DIn)에 전기적으로 연결된 제2-1 소스(S2-1), 제3 노드(ND3)에 전기적으로 연결된 제2-1 상부 게이트(G2-11) 및 제2-1 하부 게이트(G2-12)를 포함할 수 있다. 제n 다이오드(DIn)는 제1 다이오드(DI)에 전기적으로 연결된 제2-n 드레인(D2-n), 제1 노드(ND1)에 전기적으로 연결된 제2-n 소스(S2-n), 제4 노드(ND4)에 전기적으로 연결된 제2-n 상부 게이트(G2-n1) 및 제2-n 하부 게이트(G2-n2)를 포함할 수 있다. 한편, 제4 노드(ND4)는 복수의 다이오드(DI1, … , DIn) 사이에 제공되는 것일 수 있다.
제2 하부 게이트(G2-12, G2-n2)는 제2 전압(VB2-1, VB2-n)을 인가 받는 것일 수 있다. 일 실시예에서, 제2-1 하부 게이트(G2-12)는 제2-1 전압(VB2-1)을 인가 받고, 제2-n 하부 게이트(G2-n2)는 제2-n 전압(VB2-n)을 인가받을 수 있다. 복수의 제2 하부 게이트(G2-12, G2-n2)들 각각에 인가되는 전압은 서로 동일할 수 있다. 예를 들어, 제2-1 전압(VB2-1) 및 제2-n 전압(VB2-n)은 모두 제2 전원 전압(ELVDD)일 수 있다. 한편, 제2-1 전압(VB2-1) 및 제2-n 전압(VB2-n) 각각은 제1 전압(VB1)과 동일한 것일 수 있다.
도 3a 및 도 3b를 함께 참조하면, 구동 유닛(DTU-1)에 포함된 제1 트랜지스터(T1) 및 복수의 다이오드(DI1, … , DIn) 각각은 반도체 패턴(SP1, SP2-1, SP2-n), 게이트 전극(G1-1, G2-11, G2-n1) 및 하부 전극(BML1, BML2-1, BML2-n)을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 반도체 패턴(SP1), 제1 게이트 전극(G1-1) 및 제1 하부 전극(BML1)을 포함한다. 복수의 다이오드(DI1, … , DIn) 각각은 제2 반도체 패턴(SP2-1, SP2-n), 제2 게이트 전극(G2-11, G2-n1) 및 제2 하부 전극(BML2-1, BML2-n)을 포함할 수 있다. 제1 다이오드(DI1)는 제2-1 반도체 패턴(SP2-1), 제2-1 게이트 전극(G2-11) 및 제2-1 하부 전극(BML2-1)을 포함할 수 있다. 제n 다이오드(DIn)는 제2-n 반도체 패턴(SP2-n), 제2-n 게이트 전극(G2-n1) 및 제2-n 하부 전극(BML2-n)을 포함할 수 있다.
복수의 다이오드(DI1, … , DIn) 각각에 포함된 제2 반도체 패턴(SP2-1, SP2-n)은 제1 트랜지스터(T1)에 포함된 제1 반도체 패턴(SP1)과 전기적으로 연결될 수 있다. 도 3b에 도시된 바와 같이, 제1 다이오드(DI1)의 제2-1 반도체 패턴(SP2-1) 및 제n 다이오드(DIn)의 제2-n 반도체 패턴(SP2-n) 각각은 제1 반도체 패턴(SP1)과 일체의 형상을 가지는 것일 수 있다. 즉, 제1 반도체 패턴(SP1)의 제1 소스 영역(S1)은 제2-1 반도체 패턴(SP2-1)의 제2-1 드레인 영역(D2-1)과 연결되고, 제2-1 반도체 패턴(SP2-1)의 제2-1 소스 영역(S2-1)은 제2-n 반도체 패턴(SP2-n)의 제2-n 드레인 영역(D2-n)과 연결될 수 있다. 이에 따라, 제2-1 반도체 패턴(SP2-1) 및 제2-n 반도체 패턴(SP2-n) 각각은 제1 반도체 패턴(SP1)과 일체의 형상을 가지는 것일 수 있다. 제2-1 반도체 패턴(SP2-1) 및 제2-n 반도체 패턴(SP2-n) 각각은 제1 반도체 패턴(SP1)과 동일한 공정을 통해 형성되며, 동일한 물질을 포함할 수 있다.
제2-1 소스 영역(S2-1) 및 제2-1 드레인 영역(D2-1)은 제2-1 채널 영역(A2-1)을 사이에 두고 이격될 수 있다. 즉, 제2-1 소스 영역(S2-1)과 제2-1 드레인 영역(D2-1)은 제2-1 채널 영역(A2-1)으로부터 서로 반대 방향으로 연장될 수 있다. 제2-n 소스 영역(S2-n) 및 제2-n 드레인 영역(D2-n)은 제2-n 채널 영역(A2-n)을 사이에 두고 이격될 수 있다. 즉, 제2-n 소스 영역(S2-n)과 제2-n 드레인 영역(D2-n)은 제2-n 채널 영역(A2-n)으로부터 서로 반대 방향으로 연장될 수 있다.
제2 하부 전극(BML2-1, BML2-2)은 복수의 다이오드(DI1, … , DIn) 각각의 제2 채널 영역(A2-1, A2-n) 아래에 배치될 수 있다. 제2 하부 전극(BML2-1, BML2-2)은 두께 방향에서 버퍼층(BFL)을 사이에 두고 제2 채널 영역(A2-1, A2-n)과 이격될 수 있다. 제2 하부 전극(BML2-1, BML2-2)은 외부로부터 제2 반도체 패턴(SP2-1, SP2-n)을 향해 입사하는 광을 차단(blocking)할 수 있다. 제2-1 반도체 패턴(SP2-1) 아래에는 제2-1 채널 영역(A2-1)에 중첩하는 제2-1 하부 전극(BML2-1)이 배치될 수 있고, 제2-n 반도체 패턴(SP2-n) 아래에는 제2-n 채널 영역(A2-n)에 중첩하는 제2-n 하부 전극(BML2-n)이 배치될 수 있다.
한편, 제2-1 채널 영역(A2-1)에 중첩하는 제2-1 하부 전극(BML2-1)은 도 3a에서 설명한 제2 하부 게이트(G2-21)에 대응할 수 있다. 제2-1 채널 영역(A2-1)에 중첩하는 제2-1 게이트 전극(G2-11)은 도 3a에서 설명한 제2 상부 게이트(G2-11)에 대응할 수 있다. 제2-n 채널 영역(A2-n)에 중첩하는 제2-n 하부 전극(BML2-n)은 도 3a에서 설명한 제2 하부 게이트(G2-2n)에 대응할 수 있다. 제2-n 채널 영역(A2-n)에 중첩하는 제2-n 게이트 전극(G2-1n)은 도 3a에서 설명한 제2 상부 게이트(G2-1n)에 대응할 수 있다.
제2 하부 전극(BML2-1, BML2-2)에는 소정의 전압이 인가된다. 제2 하부 전극(BML2-1, BML2-2)은 전극 또는 배선과 연결되어 소정의 정전압을 인가받을 수 있다. 제2 하부 전극(BML2-1, BML2-2)은 제2 전압(VB2-1, VB2-n)을 인가받을 수 있다. 제2-1 하부 전극(BML2-1)은 제2-1 전압(VB2-1)을 인가 받고, 제2-n 하부 전극(BML2-n)은 제2-n 전압(VB2-n)을 인가받을 수 있다. 복수의 제2 하부 전극(BML2-1, BML2-2)들 각각에 인가되는 전압은 서로 동일할 수 있다. 예를 들어, 제2-1 전압(VB2-1) 및 제2-n 전압(VB2-n)은 모두 제2 전원 전압(ELVDD)일 수 있다. 한편, 제2-1 전압(VB2-1) 및 제2-n 전압(VB2-n) 각각은 제1 전압(VB1)과 동일한 것일 수 있다. 한편, 제2 하부 전극(BML2-1, BML2-2) 각각은 제1 하부 전극(BML1)과 동일 층 상에 배치되고 동일한 공정 단계를 통하여 동시에 형성될 수 있다.
제1 다이오드(DI1)는 제2-1 반도체 패턴(SP2-1) 상에 배치된 제2 절연패턴(GI2)을 더 포함할 수 있다. 제2 절연패턴(GI2)은 제2-1 채널 영역(A2-1)에 중첩하도록 제2-1 반도체 패턴(SP2-1) 상에 배치될 수 있다. 제2-1 게이트 전극(G2-11)은 제2 절연패턴(GI2) 상에 배치되어, 제2-1 반도체 패턴(SP2-1)과 제3 방향(DR3)을 따라 이격될 수 있다. 제2-1 게이트 전극(G2-11)은 제2-1 채널 영역(A2-1) 상부에 배치될 수 있고, 제2-1 채널 영역(A2-1)에 중첩할 수 있다. 제2-1 게이트 전극(G2-11)이 제2-1 트랜지스터(T2-1)의 제2-1 채널 영역(A2-1)을 정의할 수 있다.
제n 다이오드(DIn)는 제2-n 반도체 패턴(SP2-n) 상에 배치된 제3 절연패턴(GI3)을 더 포함할 수 있다. 제3 절연패턴(GI3)은 제2-n 채널 영역(A2-n)에 중첩하도록 제2-n 반도체 패턴(SP2-n) 상에 배치될 수 있다. 제2-n 게이트 전극(G2-n1)은 제3 절연패턴(GI3) 상에 배치되어, 제2-n 반도체 패턴(SP2-n)과 제3 방향(DR3)을 따라 이격될 수 있다. 제2-n 게이트 전극(G2-n1)은 제2-n 채널 영역(A2-n) 상부에 배치될 수 있고, 제2-n 채널 영역(A2-n)에 중첩할 수 있다. 제2-n 게이트 전극(G2-n1)이 제2-n 트랜지스터(T2-n)의 제2-n 채널 영역(A2-n)을 정의할 수 있다.
구동 유닛(DTU-1)이 복수의 다이오드(DI1, … , DIn)를 포함함에 따라, 커버 절연층(CV1, CV2)의 적어도 일부를 관통하여 형성된 연결전극(CNE1-1, CNE1-2, CNE2, CNE3)은 제1 트랜지스터(T1) 및 복수의 다이오드(DI1, … , DIn) 사이를 전기적으로 연결하는 적어도 하나의 연결전극을 포함할 수 있다. 일 실시예에서, 연결전극(CNE1-1, CNE1-2, CNE2, CNE3)은 제1 트랜지스터(T1)의 제1 소스영역(S1)과 제1 다이오드(DI-1)의 제2-1 게이트 전극(G2-11)을 연결하는 제1-1 연결 전극(CNE1-1)을 포함할 수 있다. 연결전극(CNE1-1, CNE1-2, CNE2, CNE3)은 제1 다이오드(DI-1)의 제2-1 소스영역(S2-1)과 제n 다이오드(DI-n)의 제2-n 게이트 전극(G2-n1)을 연결하는 제1-2 연결 전극(CNE1-2)을 포함할 수 있다.
연결전극(CNE1-1, CNE1-2, CNE2, CNE3) 중 제2 연결 전극(CNE2)은 복수의 다이오드(DI1, … , DIn) 중 마지막에 연결된 다이오드의 반도체 패턴 및 하부 전극에 연결되는 것일 수 있다. 일 실시예에서, 제2 연결 전극(CNE2)은 제1 트랜지스터(T1)로부터 가장 멀리 이격된 다이오드인 제n 다이오드(DI-n)의 제2-n 반도체 패턴(SP2-n) 및 제2-n 하부 전극(BML2-n)에 전기적으로 연결될 수 있다. 발광 소자(LED)의 제1 전극(AE)은 제1 상부 연결 전극(UCNE1) 및 제2 연결 전극(CNE2)을 통해 제n 다이오드(DI-n)의 제2-n 반도체 패턴(SP2-n) 및 제2-n 하부 전극(BML2-n) 각각에 전기적으로 연결될 수 있다. 일 실시예의 구동 유닛(DTU-1)을 포함하는 표시패널(DP-1)은 제1 트랜지스터(T1) 및 복수의 다이오드(DI1, … , DIn)를 포함하여, 저항이 증가하여 구동 범위가 확대되는 한편, 복수의 다이오드(DI1, … , DIn) 중 마지막에 연결된 제n 다이오드(DI-n)의 제2-n 반도체 패턴(SP2-n) 및 제2-n 하부 전극(BML2-n) 각각이 발광 소자(LED)의 제1 전극(AE)에 전기적으로 연결되는 구조를 가지도록 설계되어, 구동 범위가 더욱 확대되고 제2-n 하부 전극(BML2-n)에 인가되는 전압의 조절에 따라 구동 범위 및 문턱 전압의 조절이 가능해질 수 있다.
도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 및 도 6b 각각에서는 도 3a 및 도 3b에 도시된 구동 유닛(DTU-1)과 같이 복수의 다이오드(DI1, … , DIn)를 포함하나, 구동 유닛에 포함된 제1 트랜지스터(T1) 및 복수의 다이오드(DI1, … , DIn) 각각의 연결관계가 다소 상이한 실시예의 구동 유닛(DTU-2, DTU-3, DTU-4) 및 이를 포함하는 화소(PX-2, PX-3, PX-4) 및 표시 패널(DP-2, DP-3, DP-4)을 도시하였다.
도 4a 및 도 4b에 도시된 구동 유닛(DTU-2)을 포함하는 화소(PX-2) 및 표시패널(DP-2)을 살펴보면, 구동 유닛(DTU-2)에서 제1 트랜지스터(T1)에 포함된 제1 하부 게이트(G1-2)는 제3 노드(ND3)에 연결되어, 제1 다이오드(DI1)의 제2-1 드레인(D2-1)에 전기적으로 연결될 수 있다. 구동 유닛(DTU-2)에서 제1 다이오드(DI1)에 포함된 제2-1 하부 게이트(G2-12)는 복수의 다이오드(DI1, … , DIn) 사이에 제공되는 제4 노드(ND4)에 연결되어, 제n 다이오드(DIn)에 포함된 제2-n 드레인(D2-n)에 전기적으로 연결될 수 있다. 즉, 도 4b에 도시된 제1 하부 전극(BML1)은 제1 다이오드(DI1)의 제2-1 드레인(D2-1)에 전기적으로 연결될 수 있으며, 제2-1 하부 전극(BML2-1)은 제n 다이오드(DIn)에 포함된 제2-n 드레인(D2-n)에 전기적으로 연결될 수 있다. 일 실시예에 따른 구동 유닛(DTU-2)에서는 제1 트랜지스터(T1)의 제1 하부 전극(BML1), 제1 다이오드(DI1)의 제2-1 하부 전극(BML2-1)이 다음 차례에 배치되는 다이오드의 반도체 패턴의 드레인 영역에 연결되는 회로 구성을 가짐에 따라, 구동 유닛(DTU-2)의 구동 범위(Driving Range)를 더욱 확장시켜 저계조 영역에서 얼룩이 발생하는 것과 휘도 불균일이 발생하는 것을 방지할 수 있다.
도 5a 및 도 5b에 도시된 구동 유닛(DTU-3)을 포함하는 화소(PX-3) 및 표시패널(DP-3)을 살펴보면, 복수의 다이오드(DI1, … , DIn)에 포함되는 제2 하부 게이트(G2-12, G2-n2)은 서로 연결되는 일체의 형상을 가질 수 있다. 즉, 도 5b에 도시된 복수의 다이오드(DI1, … , DIn)에 포함되는 제2 하부 전극(BML2-1, BML2-n)들은 서로 연결된 일체의 형상을 가질 수 있다. 제2 하부 전극(BML2-1, BML2-n)들은 일체의 형상을 가지는 제2 공통 하부 전극(BML2-C)으로 제공되는 것일 수 있다. 제2 하부 전극(BML2-1, BML2-n)이 제2 공통 하부 전극(BML2-C)으로 제공됨에 따라, 복수의 다이오드(DI1, … , DIn)의 하부 전극들에는 동일한 전압이 제공되는 것일 수 있다.
도 6a 및 도 6b에 도시된 구동 유닛(DTU-4)을 포함하는 화소(PX-4) 및 표시패널(DP-4)을 살펴보면, 복수의 다이오드(DI1, … , DIn)에 포함되는 제2 하부 게이트(G2-12, G2-n2) 중 적어도 어느 하나는 제1 트랜지스터(T1)에 포함되는 제1 하부 게이트(G1-2)와 서로 연결되는 일체의 형상을 가질 수 있다. 일 실시예에서, 제1 다이오드(DI1)에 포함되는 제2-1 하부 게이트(G2-12)는 제1 트랜지스터(T1)에 포함되는 제1 하부 게이트(G1-2)와 서로 연결되는 일체의 형상을 가질 수 있다. 즉, 도 6b에 도시된 복수의 다이오드(DI1, … , DIn)에 포함되는 제2 하부 전극(BML2-1, BML2-n) 중 제1 다이오드(DI1)에 포함되는 제2-1 하부 전극(BML2-1)이 제1 트랜지스터(T1)에 포함되는 제1 하부 전극(BML1)과 서로 연결된 일체의 형상을 가질 수 있다. 서로 연결된 제1 하부 전극(BML1) 및 제2-1 하부 전극(BML2-1)은 일체의 형상을 가지는 공통 하부 전극(BML-C)으로 제공되는 것일 수 있다. 제1 하부 전극(BML1) 및 제2-1 하부 전극(BML2-1)이 일체의 공통 하부 전극(BML-C)으로 제공됨에 따라, 제1 트랜지스터(T1) 및 제1 다이오드(DI1)의 하부 전극들에는 동일한 전압이 제공되는 것일 수 있다. 한편, 도 6a 에서는 제1 트랜지스터(T1)의 제1 하부 게이트(G1-2)와 복수의 다이오드(DI1, … , DIn)의 제2 하부 게이트(G2-12, G2-n2) 중 하나인 제2-1 하부 게이트(G2-12)만 연결되는 형상을 가지는 것을 예시적으로 도시하였으나, 이에 한정되지 않고 제1 하부 게이트(G1-2)와 제2 하부 게이트(G2-12, G2-n2) 중 2 이상의 하부 게이트가 서로 연결될 수도 있다. 즉, 제1 하부 전극(BML1)이 제2 하부 전극(BML2-1, BML2-n) 중 복수의 하부 전극과 연결되는 일체의 형상을 가질 수도 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 구동 유닛과 비교 실시예에 따른 구동 유닛의 특성을 비교한 그래프이다. 도 7a 및 도 7b 각각에서, "1T" 로 표시된 그래프는 비교 실시예의 구동 유닛의 특성 그래프로, 다이오드를 포함하지 않고 제1 트랜지스터(구동 트랜지스터)만을 포함하는 구동 유닛의 구동 전압 변화에 따른 전류량의 변화를 나타낸 것이다. 도 7a 및 도 7b 각각에서, "1T1D"로 표시된 그래프는 실시예의 구동 유닛의 특성 그래프로, 제1 트랜지스터와 하나의 다이오드를 포함하는 구동 유닛의 구동 전압 변화에 따른 전류량의 변화를 나타낸 것이다. 한편, 도 7a에서 "1T1D" 각각의 뒤에 기재된 수치는 다이오드의 채널 영역의 일 방향에서의 길이를 나타낼 수 있다. 한편, 도 7b에서 "1T1D-1"로 표시된 그래프는 도 4a에 도시된 구동 유닛(DTU-2)과 같이 제1 트랜지스터(T1)의 제1 하부 게이트(G1-2)가 제3 노드(ND3)에 연결되어 다이오드(DI1)의 드레인(D2)에 연결된 구조를 가지는 것이며, "1T1D-2" 로 표시된 그래프는 도 6a에 도시된 구동 유닛(DTU-4)과 같이 제1 트랜지스터(T1)의 제1 하부 게이트(G1-2)가 다이오드(DI1)의 제2 하부 게이트(G2-12)와 일체의 형상을 가지는 구조를 가지는 것이며, "1T1D-3" 로 표시된 그래프는 도 2a에 도시된 구동 유닛(DTU)과 같이 제1 트랜지스터(T1)의 제1 하부 게이트(G1-2) 및 다이오드(DI)의 제2 하부 게이트(G2-2) 각각에 제1 전압(VB1) 및 제2 전압(VB2) 각각이 인가되며, 제1 전압(VB1) 및 제2 전압(VB2)이 서로 동일한 전압인 구조를 가지는 것이다.
도 7a 및 도 7b를 살펴보면, 일 실시예의 구동 유닛은 비교예의 구동 유닛에 비해, 구동 유닛의 구동 전압 변화에 따른 전류량의 변화 값이 클 수 있다. 전류량이 10pA에서 10nA로 변화하는 동안의 구동 전압의 변화량을 제1 구동 범위(DR1)로 정의할 때, 일 실시예의 구동 유닛은 비교예의 구동 유닛에 비해 제1 구동 범위(DR1) 값이 클 수 있다. 도 7a에 도시된 바와 같이, 비교예의 구동 유닛은 약 0.522V 수준의 제1 구동 범위(DR1) 값을 가지나, 실시예의 구동 유닛은 다이오드의 채널 길이에 따라 약 0.696V, 1.485V, 1.704V, 및 1.852V 수준의 제1 구동 범위(DR1) 값을 가진다. 또한, 도 7b에 도시된 바와 같이, 다이오드를 포함하는 실시예의 구동 유닛은 다이오드를 미포함하는 비교예의 구동 유닛에 비해 구동 전압 변화에 따른 전류량의 변화 값이 크게 나타나, 높은 제1 구동 범위(DR1) 값을 가지는 것을 확인할 수 있다.
도 8a 및 도 8b는 일 실시예의 구동 유닛의 특성을 나타낸 그래프이다. 도 8a는 일 실시예의 구동 유닛에서, 하부 전극에 인가되는 제1 전압 및 제2 전압의 변화에 따른 문턱 전압의 변화를 나타낸 그래프이다. 도 8b는 일 실시예의 구동 유닛에서, 하부 전극에 인가되는 제1 전압 및 제2 전압의 변화에 따른 제1 구동 범위의 변화를 나타낸 그래프이다.
도 8a 및 도 8b를 살펴보면, 일 실시예의 구동 유닛에서는 하부 전극에 인가되는 제1 전압 및 제2 전압을 변화시킴에 따라, 구동 유닛의 제1 구동 범위(DR1) 및 문턱 전압(Threshold Voltage)의 조절이 가능해질 수 있다. 이에 따라, 저계조 얼룩의 방지가 가능해지고 휘도 불균일을 방지할 수 있는 한편, 하부 전극에 가해지는 전압을 조절하는 간단한 방법으로 구동 유닛 및 이를 포함하는 표시패널에 필요한 구동 범위 및 문턱 전압의 확보가 가능해질 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
BL: 베이스층 DP-CL: 회로 소자층
DP-ED: 표시 소자층 LED: 발광 소자
DTU: 구동 유닛 T1: 제1 트랜지스터
DI: 다이오드 SP1: 제1 반도체 패턴
SP2: 제2 반도체 패턴

Claims (20)

  1. 발광 소자; 및
    상기 발광 소자에 전기적으로 연결된 화소 회로를 포함하고,
    상기 화소 회로는 상기 발광 소자에 전기적으로 연결된 구동 유닛을 포함하고,
    상기 구동 유닛은
    제1 전압이 인가되는 제1 하부 전극, 및 상기 제1 하부 전극 상에 배치되고 산화물 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터; 및
    상기 제1 하부 전극과 동일한 층에 배치되고, 제2 전압이 인가되는 제2 하부 전극, 및 상기 제2 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 적어도 하나의 다이오드; 를 포함하고,
    상기 제1 반도체 패턴 및 상기 제2 반도체 패턴은 일체의 형상을 가지는 표시패널.
  2. 제1항에 있어서,
    상기 제1 하부 전극은 상기 제2 반도체 패턴과 전기적으로 연결되는 표시패널.
  3. 제1항에 있어서,
    상기 제1 하부 전극은 평면상에서 상기 제2 하부 전극과 이격된 표시패널.
  4. 제1항에 있어서,
    상기 적어도 하나의 다이오드는
    상기 제1 하부 전극과 동일한 층에 배치되고, 제2-1 전압이 인가되는 제2-1 하부 전극, 및 상기 제2-1 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2-1 반도체 패턴을 포함하는 제1 다이오드; 및
    상기 제1 하부 전극과 동일한 층에 배치되고, 제2-n 전압이 인가되는 제2-n 하부 전극, 및 상기 제2-n 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2-n 반도체 패턴을 포함하는 제n 다이오드; 를 포함하는 표시패널.
  5. 제4항에 있어서,
    상기 제2-1 하부 전극 및 상기 제2-n 하부 전극은 일체의 형상을 가지는 표시패널.
  6. 제4항에 있어서,
    상기 제2-1 전압 및 상기 제2-n 전압은 동일한 전압인 표시패널.
  7. 제1항에 있어서,
    상기 제1 하부 전극 및 상기 제2 하부 전극은 일체의 형상을 가지는 표시패널.
  8. 제1항에 있어서,
    상기 제1 트랜지스터는
    상기 제1 반도체 패턴 상에 배치되는 제1 절연패턴, 및 상기 제1 절연패턴 상에 배치되는 제1 게이트 전극을 포함하고,
    상기 다이오드는
    상기 제2 반도체 패턴 상에 배치되는 제2 절연패턴, 및 상기 제2 절연패턴 상에 배치되는 제2 게이트 전극을 포함하는 표시패널.
  9. 제8항에 있어서,
    상기 제1 반도체 패턴은 제1 소스 영역, 제1 드레인 영역, 및 제1 채널 영역을 포함하고,
    평면상에서 상기 제1 절연패턴은 상기 제1 반도체 패턴의 상기 제1 채널 영역에 중첩하고, 상기 제1 반도체 패턴의 상기 제1 소스 영역 및 상기 제1 드레인 영역에 비-중첩하고,
    상기 제2 반도체 패턴은 제2 소스 영역, 제2 드레인 영역, 및 제2 채널 영역을 포함하고,
    평면상에서 상기 제2 절연패턴은 상기 제2 반도체 패턴의 상기 제2 채널 영역에 중첩하고, 상기 제2 반도체 패턴의 상기 제2 소스 영역 및 상기 제2 드레인 영역에 비-중첩하는 표시패널.
  10. 제9항에 있어서,
    상기 제1 채널 영역의 제1 방향으로의 연장 길이는 상기 제2 채널 영역의 상기 제1 방향으로의 연장 길이보다 짧은 표시패널.
  11. 제9항에 있어서,
    상기 제1 반도체 패턴의 상기 제1 소스 영역은 상기 제2 반도체 패턴의 상기 제2 드레인 영역 및 상기 제2 게이트 전극에 전기적으로 연결되는 표시패널.
  12. 제9항에 있어서,
    상기 화소 회로는 상기 제1 소스 영역 및 상기 제2 게이트 전극 각각에 연결되는 제1 연결전극을 더 포함하는 표시패널.
  13. 제1항에 있어서,
    상기 제2 하부 전극 및 상기 제2 반도체 패턴 각각은 상기 발광 소자에 전기적으로 연결된 표시패널.
  14. 제1항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 동일한 전압인 표시패널.
  15. 제1항에 있어서,
    상기 화소 회로는
    상기 제1 트랜지스터 및 상기 다이오드를 커버하는 적어도 하나의 커버 절연층; 및
    상기 커버 절연층 상에 배치되고, 상기 커버 절연층 중 적어도 일부를 관통하여 상기 구동 유닛의 일부에 연결되는 연결전극을 더 포함하는 표시패널.
  16. 제1항에 있어서,
    상기 발광 소자는
    제1 전극;
    상기 제1 전극 상에 배치되는 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광층을 포함하고,
    상기 구동 유닛은 상기 제1 전극과 전기적으로 연결된 표시패널.
  17. 제1항에 있어서,
    상기 화소 회로는
    상기 제1 반도체 패턴과 동일한 층에 배치되며 상기 제1 반도체 패턴과 평면상에서 이격되고, 산화물 반도체를 포함하는 제3 반도체 패턴을 포함하는 제2 트랜지스터를 더 포함하는 표시패널.
  18. 발광 소자; 및
    상기 발광 소자에 전기적으로 연결된 화소 회로를 포함하고,
    상기 화소 회로는 상기 발광 소자에 전기적으로 연결된 제1 회로 유닛을 포함하고,
    상기 제1 회로 유닛은
    제1 전압이 인가되는 제1 하부 전극, 및 상기 제1 하부 전극 상에 배치되고 산화물 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터; 및
    상기 제1 하부 전극과 동일한 층에 배치되고, 제2 전압이 인가되는 제2 하부 전극, 및 상기 제2 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 적어도 하나의 다이오드; 를 포함하고,
    상기 제2 하부 전극 및 상기 제2 반도체 패턴 각각은 상기 발광 소자에 전기적으로 연결된 표시패널.
  19. 제18항에 있어서,
    상기 제1 반도체 패턴은 제1 소스 영역, 제1 드레인 영역, 및 제1 채널 영역을 포함하고,
    상기 제2 반도체 패턴은 제2 소스 영역, 제2 드레인 영역, 및 제2 채널 영역을 포함하고,
    상기 제1 반도체 패턴의 상기 제1 소스 영역은 상기 제2 반도체 패턴의 상기 제2 드레인 영역에 전기적으로 연결되는 표시패널.
  20. 발광 소자; 및
    상기 발광 소자에 전기적으로 연결된 화소 회로를 포함하고,
    상기 화소 회로는 상기 발광 소자에 전기적으로 연결된 제1 회로 유닛을 포함하고,
    상기 제1 회로 유닛은
    제1 전압이 인가되는 제1 하부 전극, 및 상기 제1 하부 전극 상에 배치되고 산화물 반도체를 포함하는 제1 반도체 패턴을 포함하는 제1 트랜지스터; 및
    상기 제1 하부 전극과 동일한 층에 배치되고, 제2 전압이 인가되는 제2 하부 전극, 및 상기 제2 하부 전극 상에 배치되고, 상기 제1 반도체 패턴과 동일한 층에 배치되고, 산화물 반도체를 포함하는 제2 반도체 패턴을 포함하는 적어도 하나의 다이오드; 를 포함하고,
    상기 제1 하부 전극은 상기 제2 하부 전극 및 상기 제2 반도체 패턴 중 어느 하나와 전기적으로 연결된 표시패널.
KR1020220190305A 2022-12-30 표시 패널 KR20240108833A (ko)

Publications (1)

Publication Number Publication Date
KR20240108833A true KR20240108833A (ko) 2024-07-10

Family

ID=

Similar Documents

Publication Publication Date Title
KR20200133118A (ko) 표시장치
CN108511459B (zh) 半导体装置
US11776474B2 (en) Display device
KR20210086245A (ko) 터치 센서를 포함하는 유기 발광 다이오드 표시 장치 및 그 제조 방법
US20230200137A1 (en) Display device
US11749178B2 (en) Display device for providing test data signals of different voltage levels to different areas of a display panel in a test mode
KR20240108833A (ko) 표시 패널
CN118284164A (zh) 显示面板
US20240188322A1 (en) Display panel including pixel driving transistor
KR20240107250A (ko) 표시 패널
EP4343844A1 (en) Display device
US20240221652A1 (en) Display panel
KR20240062179A (ko) 표시패널 및 이를 갖는 표시장치
US20240224591A1 (en) Display panel
KR20240038871A (ko) 표시 장치
US20220320253A1 (en) Display apparatus
US11929028B2 (en) Display panel and display device including same
CN118284189A (zh) 显示面板
US20240138188A1 (en) Light emitting display device
US20240057383A1 (en) Display device
US20230008830A1 (en) Display panel
US20240237403A9 (en) Light emitting display device
US20230217760A1 (en) Display apparatus
KR20230089590A (ko) 표시장치 및 그 제조방법
TW202418974A (zh) 顯示裝置