WO2022227492A1 - 显示面板及显示装置 - Google Patents

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WO2022227492A1
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circuits
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熊林
曹鑫
李仁佑
樊浩原
王子峰
涂杰
赵天龙
雷鸣
谢艳春
刘宗莹
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京东方科技集团股份有限公司
绵阳京东方光电科技有限公司
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    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking

Definitions

  • the present disclosure relates to the field of display technology, and in particular, to a display panel and a display device.
  • OLED display panels are widely used in various display devices due to their advantages of self-luminescence, small thickness, light weight and high luminous efficiency.
  • an OLED display panel generally includes: a base substrate, and a plurality of pixel circuits, a plurality of light emitting elements and a plurality of signal lines (eg, reset signal lines and initial power supply lines) on the base substrate.
  • each pixel circuit is respectively coupled to a plurality of signal lines providing different signals and a light-emitting element, and each pixel circuit is used for driving the light-emitting element to emit light in response to a signal provided by each signal line.
  • the number of signal lines required to be arranged on the base substrate increases.
  • the area of the base substrate that the signal lines need to occupy will be larger.
  • Embodiments of the present disclosure provide a display panel and a display device.
  • the technical solution is as follows:
  • a display panel comprising:
  • the pixel circuits including a first reset circuit and a driving circuit
  • the first reset circuit is respectively coupled to the first reset signal line, the first initial power supply line and the driving node, and the first reset circuit is used for responding to the first reset signal line provided by the first reset signal line.
  • a reset signal which transmits a first initial power supply signal provided by the first initial power supply line to the driving node
  • the driving circuit is respectively coupled to the driving node and the light-emitting element, and the driving circuit is configured to be based on the the potential of the driving node to transmit a driving signal to the light-emitting element;
  • the target first reset circuit is coupled to the first initial power line, except for the target first reset circuit.
  • the remaining first reset circuits are coupled to the target first reset circuit.
  • the first reset circuits included in every two adjacent pixel circuits share the same first initial power line
  • each of the first reset circuits includes: a reset transistor, the gate of the reset transistor is coupled to the first reset signal line; the second pole of the reset transistor is connected to the drive node in the pixel circuit to which it belongs. and, among the two reset transistors coupled to the same first initial power line, the first pole of one reset transistor is coupled to the first initial power line, and the first pole of the other reset transistor is coupled to the second pole of the one reset transistor.
  • each of the first reset circuits is coupled to the first initial power line.
  • the first reset circuits included in every two adjacent pixel circuits share the same first initial power line
  • each of the first reset circuits includes: a reset transistor, the gate of the reset transistor is coupled to the first reset signal line, and the second pole of the reset transistor is connected to the drive node in the pixel circuit to which it belongs. coupling, the first electrode of the reset transistor is coupled to the first initial power line.
  • the reset transistor is a single-gate transistor, and the material of the active layer of the single-gate transistor includes an oxide material.
  • the display panel further includes: a plurality of second initial power lines and a plurality of second reset signal lines located on one side of the base substrate;
  • the pixel circuit further includes: a second reset circuit; the second reset circuit is respectively coupled to the second reset signal line, the second initial power supply line and the light-emitting element, and the second reset circuit uses In response to the second reset signal provided by the second reset signal line, the second initial power supply signal provided by the second initial power supply line is transmitted to the light-emitting element.
  • each of the first reset circuits is coupled to the first initial power line;
  • the second reset circuits included in at least two pixel circuits are coupled to the same second initial power supply line;
  • the same first initial power line to which each of the first reset circuits is coupled is shared with the same second initial power line to which each of the second reset circuits is coupled.
  • the two first reset circuits included in every two adjacent pixel circuits are coupled to the same first initial power supply line;
  • the two second reset circuits included in every two adjacent pixel circuits are coupled to the same second initial power supply line;
  • the first reset signal line coupled to the first reset circuit included in one pixel circuit is shared with the second reset signal line coupled to the second reset circuit included in the other pixel circuit .
  • the first reset signal line coupled to the first reset circuit included in one pixel circuit is connected to the first reset signal line coupled to the first reset circuit included in the other pixel circuit.
  • the reset signal line is shared;
  • the second reset signal line coupled to the second reset circuit included in one pixel circuit is shared with the second reset signal line coupled to the second reset circuit included in the other pixel circuit .
  • the target first reset circuit is coupled to the first initial power line, except for the target first reset circuit. the remaining first reset circuits are coupled to the target first reset circuit;
  • the first reset signal line coupled to the first reset circuit is shared with the second reset signal line coupled to the second reset circuit.
  • the display panel further includes: a plurality of data signal lines, a plurality of gate driving lines, a plurality of driving power lines and a plurality of light-emitting control lines on one side of the base substrate;
  • the driving circuit is further coupled to the data signal line, the gate driving line, the driving power supply line and the light-emitting control line, respectively; the driving circuit is used to provide a gate based on the gate driving line A pole driving signal, a data signal provided by the data signal line, a driving power supply signal provided by the driving power supply line, and the potential of the driving node, to transmit the driving signal to the light-emitting element;
  • the driving circuits included in each pixel circuit are coupled to different data signal lines.
  • each of the first reset circuits is coupled to the first initial power line;
  • the driving circuits included in each pixel circuit are coupled to different driving power supply lines.
  • the target first reset circuit is coupled to the first initial power line, except for the target first reset circuit. the remaining first reset circuits are coupled to the target first reset circuit;
  • the driving circuit included in each pixel circuit is coupled to the same driving power supply line.
  • a display device comprising: a power supply assembly, and the display panel according to the above aspect;
  • the power supply assembly is coupled to the display panel for supplying power to the display panel.
  • FIG. 1 is a schematic structural diagram of a display panel provided by an embodiment of the present disclosure
  • FIG. 2 is a schematic structural diagram of another display panel provided by an embodiment of the present disclosure.
  • FIG. 3 is a schematic structural diagram of a pixel circuit provided by an embodiment of the present disclosure.
  • FIG. 4 is a schematic structural diagram of another display panel provided by an embodiment of the present disclosure.
  • FIG. 5 is a schematic structural diagram of another pixel circuit provided by an embodiment of the present disclosure.
  • FIG. 6 is a schematic structural diagram of another pixel circuit provided by an embodiment of the present disclosure.
  • FIG. 7 is a schematic structural diagram of still another display panel provided by an embodiment of the present disclosure.
  • FIG. 8 is a schematic structural diagram of still another display panel provided by an embodiment of the present disclosure.
  • FIG. 9 is a schematic structural diagram of still another display panel provided by an embodiment of the present disclosure.
  • FIG. 10 is a structural layout of a semiconductor layer provided by an embodiment of the present disclosure.
  • FIG. 11 is a structural layout of a semiconductor layer and a first gate metal layer provided by an embodiment of the present disclosure
  • FIG. 12 is a structural layout of a semiconductor layer, a first gate metal layer and a second gate metal layer provided by an embodiment of the present disclosure
  • FIG. 13 is a structural layout of a semiconductor layer, a first gate metal layer, a second gate metal layer, a first source-drain metal layer, and a second source-drain metal layer according to an embodiment of the present disclosure
  • FIG. 14 is a structural layout of another semiconductor layer, a first gate metal layer, a second gate metal layer, a first source-drain metal layer, and a second source-drain metal layer according to an embodiment of the present disclosure
  • 15 is a structural layout of another semiconductor layer provided by an embodiment of the present disclosure.
  • 16 is a structural layout of another semiconductor layer and a first gate metal layer provided by an embodiment of the present disclosure
  • 17 is a structural layout of another semiconductor layer, a first gate metal layer and a second gate metal layer provided by an embodiment of the present disclosure
  • 18 is a structural layout of still another semiconductor layer, a first gate metal layer, a second gate metal layer, a first source-drain metal layer, and a second source-drain metal layer provided by an embodiment of the present disclosure
  • 20 is a schematic diagram of a signal transmission direction in a reset phase provided by an embodiment of the present disclosure
  • FIG. 25 is a schematic diagram of a signal transmission direction of another light-emitting stage provided by an embodiment of the present disclosure.
  • the embodiments of the present disclosure provide a display panel, which has a high resolution and a high refresh rate, and can meet the user's requirements for visual experience.
  • the number of pixels per inch (pixel per inch, PPI) in the display panel can be used to refer to the resolution. That is, the display panel is a high PPI display panel.
  • the two first reset circuits 021 are coupled to the same first initial power supply line Vinit1
  • the two second reset circuits 022 are coupled to the same second initial power line Vinit2
  • the first initial power line Vinit1 and the second initial power line Vinit2 are one signal line.
  • FIG. 8 shows a schematic structural diagram of yet another display panel.
  • the first reset signal line RST1 coupled to the first reset circuit 021 included in one pixel circuit 02 is connected to the first reset signal line RST1 included in the other pixel circuit 02 .
  • the first reset signal line RST1 coupled to the reset circuit 021 is shared.
  • the second reset signal line RST2 coupled to the second reset circuit 023 included in one pixel circuit 02 is shared with the second reset signal line RST2 coupled to the second reset circuit 023 included in the other pixel circuit 02 . That is, referring to FIG.
  • the driving circuits 022 included in each pixel circuit 02 are coupled to different data signal lines DATA.
  • the driving circuit 022 included in one pixel circuit 02 is coupled to a data signal line DATA1
  • the other pixel circuit 02 is coupled to a data signal line DATA1.
  • the included driving circuit 022 is coupled to another data signal line DATA2.
  • a second gate metal layer on one side of the base substrate 00 , the second gate metal layer can be used to form some signal lines (eg, the first initial power supply line Vinit1 ) to be coupled to the pixel circuit 02 , and The other capacitor plate of the storage capacitor C0.
  • the first source-drain metal layer and the second source-drain metal layer on one side of the base substrate 00 , the first source-drain metal layer and the second source-drain metal layer can be used to form the required coupling of the pixel circuit 02
  • Some signal lines eg, data signal lines DATA
  • the semiconductor layer, the first gate metal layer, the second gate metal layer, the first source-drain metal layer, and the second source-drain metal layer can generally be stacked in sequence along a direction away from the base substrate 00 .
  • FIG. 10 shows the semiconductor layers 02A included in two adjacent pixel circuits 02 .
  • FIG. 11 also shows the first gate metal layer 02B included in two adjacent pixel circuits 02 .
  • FIG. 12 also shows the second gate metal layer 02C included in two adjacent pixel circuits 02 .
  • FIG. 13 also shows a first source-drain metal layer 02D and a second source-drain metal layer 02E included in two adjacent pixel circuits 02 .
  • FIG. 13, in conjunction with FIG. 6, also identifies optional positions of each transistor on the layout.
  • the first source-drain metal layer 02D and the second source-drain metal layer 02E can form data signal lines DATA1 and DATA2, driving power lines VDD, and components for switching.
  • each part that needs to be coupled and is located on different layers can be transferred through the transfer hole K0.
  • the two data writing transistors T3 are respectively coupled to different data signal lines DATA1 and DATA2.
  • the two light-emitting control transistors T5 are coupled to the same driving power line VDD.
  • the potential of the first reset signal provided by the first reset signal line RST1 and the potential of the second reset signal provided by the second reset signal line RST2 are both the first potential.
  • the reset transistors T1 and T2 in the two pixel circuits 02 are both turned on.
  • the first initial power supply signal provided by the first initial power supply line Vinit1 is respectively transmitted to the corresponding driving node P0 through the reset transistors T1 in the two pixel circuits 02, so as to realize reliable reset of the driving node P0.
  • the second initial power supply signal provided by the second initial power supply line Vinit2 is respectively transmitted to the anode of the corresponding light-emitting element 01 through the reset transistors T2 in the two pixel circuits 02 to realize reliable reset of the anode of the light-emitting element 01 .
  • FIG. 20 also shows an equivalent diagram of the signal transmission direction of the reset stage t1 based on the structure shown in FIG. 13 .
  • FIG. 21 also shows an equivalent diagram of the signal transmission in the reset stage t1 based on the structure shown in FIG. 18 .
  • the timing of one reset signal represents the timing of the first reset signal and the second reset signal
  • the timing of one data signal represents the timing of the first data signal and the second data signal.
  • the first potential shown is -6 volts (V)
  • the second potential is 6V
  • the potential of the data signal is about 2 to 4.5V.
  • two adjacent pixel circuits located in the same column can emit light at the same time, and the luminous intensity can vary with the data signals provided by the respective coupled data signal lines. In this way, it can be determined that the refresh rate of the display panel described in the embodiment of the present disclosure is relatively high.
  • FIG. 26 is a schematic structural diagram of a display device provided by an embodiment of the present disclosure.
  • the display device may include: a power supply component J1, and the display panel 000 as shown in the above figures.
  • the power supply component J1 may be coupled to the display panel 000 for supplying power to the display panel 000 .

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Abstract

本公开提供了一种显示面板及显示装置，属于显示技术领域。该显示面板包括衬底基板，以及位于衬底基板上的多个像素电路。由于位于同一列的至少两个像素电路与同一条第一初始电源线耦接，因此可以使得衬底基板上所需设置的信号线的数量较少。相应的，信号线所需占用衬底基板的面积即会较小，进而有利于显示面板的高分辨率设计。

Description

显示面板及显示装置
本公开要求于2021年4月28日提交的申请号为202110470431.4、发明名称为“显示面板及显示装置”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及显示技术领域，特别涉及一种显示面板及显示装置。
背景技术
有机发光二极管(organic light-emitting diode，OLED)显示面板因其自发光、厚度小、重量轻和发光效率高等优点被广泛应用于各类显示装置中。
相关技术中，OLED显示面板一般包括：衬底基板，以及位于衬底基板上的多个像素电路、多个发光元件和多条信号线(如，复位信号线和初始电源线)。其中，每个像素电路分别与提供不同信号的多条信号线和一个发光元件耦接，每个像素电路用于响应于每条信号线提供的信号驱动发光元件发光。
但是，随着显示面板的分辨率提高，衬底基板上所需设置的信号线的数量即会增多。相应的，信号线所需占用衬底基板的面积即会较大。
发明内容
本公开实施例提供了一种显示面板及显示装置。所述技术方案如下：
一方面，提供了一种显示面板，所述显示面板包括：
衬底基板；
位于所述衬底基板一侧的多个发光元件；
位于所述衬底基板一侧的多条第一初始电源线和多条第一复位信号线；
以及，位于所述衬底基板一侧且阵列排布的多个像素电路，所述像素电路包括第一复位电路和驱动电路；
所述第一复位电路分别与所述第一复位信号线、所述第一初始电源线和驱动节点耦接，所述第一复位电路用于响应于所述第一复位信号线提供的第一复 位信号，向所述驱动节点传输所述第一初始电源线提供的第一初始电源信号；所述驱动电路分别与所述驱动节点和所述发光元件耦接，所述驱动电路用于基于所述驱动节点的电位，向所述发光元件传输驱动信号；
其中，位于同一列的多个像素电路中，至少两个像素电路包括的第一复位电路共用同一条所述第一初始电源线。
可选的，共用同一条所述第一初始电源线的各个所述第一复位电路中，目标第一复位电路与所述第一初始电源线耦接，除所述目标第一复位电路之外的其余第一复位电路与所述目标第一复位电路耦接。
可选的，每相邻的两个像素电路包括的第一复位电路共用同一条所述第一初始电源线；
其中，每个所述第一复位电路均包括：复位晶体管，所述复位晶体管的栅极与所述第一复位信号线耦接；所述复位晶体管的第二极与所属像素电路中的驱动节点耦接；并且，与同一条所述第一初始电源线耦接的两个复位晶体管中，一条复位晶体管的第一极与所述第一初始电源线耦接，另一条复位晶体管的第一极与所述一条复位晶体管的第二极耦接。
可选的，共用同一条所述第一初始电源线的各个所述第一复位电路中，每个所述第一复位电路均与所述第一初始电源线耦接。
可选的，每相邻的两个像素电路包括的第一复位电路共用同一条所述第一初始电源线；
其中，每个所述第一复位电路均包括：复位晶体管，所述复位晶体管的栅极与所述第一复位信号线耦接，所述复位晶体管的第二极与所属像素电路中的驱动节点耦接，所述复位晶体管的第一极与所述第一初始电源线耦接。
可选的，所述复位晶体管为单栅晶体管，且所述单栅晶体管的有源层材料包括氧化物材料。
可选的，所述显示面板还包括：位于所述衬底基板一侧的多条第二初始电源线和多条第二复位信号线；
所述像素电路还包括：第二复位电路；所述第二复位电路分别与所述第二复位信号线、所述第二初始电源线和所述发光元件耦接，所述第二复位电路用于响应于所述第二复位信号线提供的第二复位信号，向所述发光元件传输所述第二初始电源线提供的第二初始电源信号。
可选的，共用同一条所述第一初始电源线的各个所述第一复位电路中，每个所述第一复位电路均与所述第一初始电源线耦接；且，位于同一列的多个像素电路中，至少两个像素电路包括的第二复位电路与同一条所述第二初始电源线耦接；
其中，各个所述第一复位电路耦接的同一条所述第一初始电源线和各个所述第二复位电路耦接的同一条所述第二初始电源线共用。
可选的，每相邻的两个像素电路包括的两个第一复位电路与同一条所述第一初始电源线耦接；
每相邻的两个像素电路包括的两个第二复位电路与同一条所述第二初始电源线耦接；
每相邻的两个像素电路中，一个像素电路包括的第一复位电路所耦接的第一复位信号线，与另一个像素电路包括的第二复位电路所耦接的第二复位信号线共用。
可选的，每相邻的两个像素电路中，一个像素电路包括的第一复位电路所耦接的第一复位信号线，与另一个像素电路包括的第一复位电路所耦接的第一复位信号线共用；
每相邻的两个像素电路中，一个像素电路包括的第二复位电路所耦接的第二复位信号线，与另一个像素电路包括的第二复位电路所耦接的第二复位信号线共用。
可选的，共用同一条所述第一初始电源线的各个所述第一复位电路中，目标第一复位电路与所述第一初始电源线耦接，除所述目标第一复位电路之外的其余第一复位电路与所述目标第一复位电路耦接；
每个所述像素电路中，第一复位电路所耦接的第一复位信号线与第二复位电路所耦接的第二复位信号线共用。
可选的，所述显示面板还包括：位于所述衬底基板一侧的多条数据信号线，多条栅极驱动线，多条驱动电源线和多条发光控制线；
所述驱动电路还分别与所述数据信号线、所述栅极驱动线、所述驱动电源线和所述发光控制线耦接；所述驱动电路用于基于所述栅极驱动线提供的栅极驱动信号，所述数据信号线提供的数据信号，所述驱动电源线提供的驱动电源信号，以及所述驱动节点的电位，向所述发光元件传输驱动信号；
其中，共用同一条所述第一初始电源线的至少两个像素电路中，各个像素电路包括的驱动电路与不同的数据信号线耦接。
可选的，共用同一条所述第一初始电源线的各个所述第一复位电路中，每个所述第一复位电路均与所述第一初始电源线耦接；
共用同一条所述第一初始电源线的至少两个像素电路中，各个像素电路包括的驱动电路与不同的驱动电源线耦接。
可选的，共用同一条所述第一初始电源线的各个所述第一复位电路中，目标第一复位电路与所述第一初始电源线耦接，除所述目标第一复位电路之外的其余第一复位电路与所述目标第一复位电路耦接；
共用同一条所述第一初始电源线的至少两个像素电路中，各个像素电路包括的驱动电路与同一条驱动电源线耦接。
另一方面，提供了一种显示装置，所述显示装置包括：供电组件，以及如上述方面所述的显示面板；
所述供电组件与所述显示面板耦接，用于为所述显示面板供电。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种显示面板的结构示意图；
图2是本公开实施例提供的另一种显示面板的结构示意图；
图3是本公开实施例提供的一种像素电路的结构示意图；
图4是本公开实施例提供的又一种显示面板的结构示意图；
图5是本公开实施例提供的另一种像素电路的结构示意图；
图6是本公开实施例提供的又一种像素电路的结构示意图；
图7是本公开实施例提供的再一种显示面板的结构示意图；
图8是本公开实施例提供的再一种显示面板的结构示意图；
图9是本公开实施例提供的再一种显示面板的结构示意图；
图10是本公开实施例提供的一种半导体层的结构版图；
图11是本公开实施例提供的一种半导体层和第一栅金属层的结构版图；
图12是本公开实施例提供的一种半导体层、第一栅金属层和第二栅金属层的结构版图；
图13是本公开实施例提供的一种半导体层、第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层的结构版图；
图14是本公开实施例提供的另一种半导体层、第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层的结构版图；
图15是本公开实施例提供的另一种半导体层的结构版图；
图16是本公开实施例提供的另一种半导体层和第一栅金属层的结构版图；
图17是本公开实施例提供的另一种半导体层、第一栅金属层和第二栅金属层的结构版图；
图18是本公开实施例提供的再一种半导体层、第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层的结构版图；
图19是本公开实施例提供的一种像素电路中各信号的时序图；
图20是本公开实施例提供的一种复位阶段的信号传输走向示意图；
图21是本公开实施例提供的另一种复位阶段的信号传输走向示意图；
图22是本公开实施例提供的一种数据写入阶段的信号传输走向示意图；
图23是本公开实施例提供的另一种数据写入阶段的信号传输走向示意图；
图24是本公开实施例提供的一种发光阶段的信号传输走向示意图；
图25是本公开实施例提供的另一种发光阶段的信号传输走向示意图；
图26是本公开实施例提供的一种显示装置的结构示意图。
具体实施方式
为使本公开实施例的发明构思的目的、技术方案和优点更加清楚，下面将结合附图和一些实施例对本公开实施例保护的发明构思做详细描述。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，将其中源极称为第一极，漏极称为第二极；或者，也可以将漏极称为第一极，将源极称为第二极。按附图中的形态 规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本公开实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本公开各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。
随着显示技术的进步，用户对视觉感受的要求越来越高。本公开实施例提供了一种显示面板，该显示面板的分辨率和刷新率均较高，能够满足用户对视觉感受的要求。其中，可以用显示面板中每英尺的像素数量(pixel per inch，PPI)指代分辨率。即，该显示面板为高PPI显示面板。
图1是本公开实施例提供的一种显示面板的结构示意图。如图1所示，该显示面板可以包括：衬底基板00。位于衬底基板00一侧的多个发光元件01。位于衬底基板00一侧的多条第一初始电源线Vinit1和多条第一复位信号线RST1。以及，位于衬底基板00一侧且阵列排布的多个像素电路02。其中，该像素电路02可以包括第一复位电路021和驱动电路022。
该第一复位电路021可以分别与第一复位信号线RST1、第一初始电源线Vinit1和驱动节点P0耦接(即，电耦接)。该第一复位电路021可以用于响应于第一复位信号线RST1提供的第一复位信号，向驱动节点P0传输第一初始电源线Vinit1提供的第一初始电源信号。
例如，该第一复位电路021可以在第一复位信号线RST1提供的第一复位信号的电位为第一电位时，向驱动节点P0传输第一初始电源线Vinit1提供的第一初始电源信号，以实现对驱动节点P0的复位。该第一初始电源信号的电位可以为第二电位。其中，该第一电位可以为有效电位，该第二电位可以为无效电位，且该有效电位相对于无效电位可以为低电位。
该驱动电路022可以分别与驱动节点P0和发光元件01耦接。该驱动电路022可以用于基于驱动节点P0的电位，向发光元件01传输驱动信号。
例如，第一复位电路021向驱动节点P0传输第一初始电源信号，对驱动节点P0进行复位可以在复位阶段执行。该驱动电路022可以包括数据写入子电路 和驱动子电路。在复位阶段之后的数据写入阶段，数据写入子电路可以在所耦接的各信号线的控制下，为驱动节点P0进行充电。在数据写入阶段之后的发光阶段，驱动电路022中的驱动子电路可以基于驱动节点P0的电位，向发光元件01传输驱动信号(如，驱动电流)，以驱动发光元件01发光。
在本公开实施例中，位于同一列的多个像素电路02中，至少两个像素电路02包括的第一复位电路021可以共用同一条第一初始电源线Vinit1。即，位于同一列的至少两个第一复位电路021耦接的第一初始电源线Vinit1可以相同。
例如，图1所示显示面板中，位于同一列的多个像素电路02中，每相邻的两个像素电路02包括的第一复位电路021与同一条第一初始电源线Vinit1耦接。如，以第一列为例，参考图1可以看出，位于第一行的第一个像素电路02包括的第一复位电路021与位于第二行的第二个像素电路02包括的第一复位电路021，共用同一条第一初始电源线Vinit1。位于第三行的第三个像素电路02包括的第一复位电路021与位于第四行的第四个像素电路02包括的第一复位电路021，共用同一条第一初始电源线Vinit1。以此类推。如此，相对于各个像素电路02中的第一复位电路021均与不同的第一初始电源线Vinit1耦接的相关技术而言，衬底基板00上所需设置的第一初始电源线Vinit1的数量可以减少一半。进而，第一初始电源线Vinit1所需占用衬底基板的面积较少。在衬底基板面积一定的前提下，相对于相关技术而言，本公开实施例记载的衬底基板00上可以设置较多数量的像素电路02，即本公开实施例记载的显示面板的分辨率较高。
综上所述，本公开实施例提供了一种显示面板。该显示面板包括衬底基板，以及位于衬底基板上的多个像素电路。由于位于同一列的至少两个像素电路与同一条第一初始电源线耦接，因此可以使得衬底基板上所需设置的信号线的数量较少。相应的，信号线所需占用衬底基板的面积即会较小，进而有利于显示面板的高分辨率设计。
图2是本公开实施例提供的另一种显示面板的结构示意图。如图2所示，该显示面板还可以包括：位于衬底基板00一侧的多条第二复位信号线RST2和多条第二初始电源线Vinit2。该像素电路02还可以包括：第二复位电路023。
其中，该第二复位电路023可以分别与第二复位信号线RST2、第二初始电源线Vinit2和发光元件01耦接。该第二复位电路023可以用于响应于第二复位 信号线RST2提供的第二复位信号，向发光元件01传输第二初始电源线Vinit2提供的第二初始电源信号。
例如，参考图2，其示出的第二复位电路023与发光元件01的阳极耦接，发光元件01的阴极与下拉电源端VSS耦接。该第二复位电路023可以在第二复位信号线RST2提供的第二复位信号的电位为第一电位时，向发光元件01传输第二初始电源线Vinit2提供的第二初始电源信号，以实现对发光元件01的复位。该第二初始电源信号的电位可以为第二电位。
再继续参考图2可以看出，显示面板还可以包括：多条数据信号线DATA，多条栅极驱动线GATE，多条驱动电源线VDD和多条发光控制线EM。
驱动电路022可以分别与数据信号线DATA、栅极驱动线GATE、驱动电源线VDD和发光控制线EM耦接。驱动电路02可以用于基于栅极驱动线GATE提供的栅极驱动信号，数据信号线DATA提供的数据信号，驱动电源线VDD提供的驱动电源信号，以及驱动节点P0的电位，向发光元件01传输驱动信号。
可选的，参考图3所示的一个像素电路02的结构可以看出，该驱动电路022可以包括：数据写入子电路0221、发光控制子电路0222、存储子电路0223和驱动子电路0224。
其中，该数据写入子电路0221可以分别与驱动节点P0、栅极驱动线GATE、数据信号线DATA，第一节点P1和第二节点P2耦接。该数据写入子电路0221可以用于响应于栅极驱动线GATE提供的第一电位的栅极驱动信号，向第一节点P1传输数据信号线DATA提供的数据信号，以及根据第二节点P2的电位调节驱动节点P0的电位。
该发光控制子电路0222可以分别与发光控制线EM、驱动电源线VDD、第一节点P1、第二节点P2和发光元件01的阳极耦接。该发光控制子电路0222可以用于响应于发光控制线EM提供的第一电位的发光控制信号，向第一节点P1传输驱动电源线VDD提供的驱动电源信号，以及控制第二节点P2与发光元件01导通。
该存储子电路0223可以分别与一条驱动电源线VDD和驱动节点P0耦接。该存储子电路0223可以基于驱动电源线VDD提供的驱动电源信号，调节驱动节点P0的电位。
该驱动子电路0224可以分别与第一节点P1、第二节点P2和驱动节点P0 耦接，该驱动子电路0224可以基于第一节点P1的电位和驱动节点P0的电位，向第二节点P2传输驱动信号。在发光控制子电路0222将第二节点P2与发光元件01导通后，驱动子电路0224向第二节点P2传输的驱动信号即可以进一步传输至发光元件01，从而发光元件01基于该驱动信号发光。
作为一种可选的实现方式，在本公开实施例中，共用同一条第一初始电源线Vinit1的各个第一复位电路021中，目标第一复位电路021可以与第一初始电源线Vinit1直接耦接，除目标第一复位电路021之外的其余第一复位电路021可以与目标第一复位电路021耦接。即，其余第一复位电路021可以通过目标第一复位电路021与第一初始电源线Vinit1间接耦接。
例如，以同一列且相邻的两个像素电路02中的两个第一复位电路021共用同一条第一初始电源线Vinit1为例，图4示出了再一种显示面板的结构示意图。如图4所示，位于第一行的像素电路02中的第一复位电路021与一条第一初始电源线Vinit1直接耦接。位于第二行的像素电路02中的第一复位电路021与位于第一行的像素电路02中的第一复位电路021直接耦接。如此可以确定，位于第一行的像素电路02中的第一复位电路021即为目标第一复位电路。此外，图4未示出驱动电路022和发光元件01的结构。
以图4所示结构为例，图5示出了一种位于同一列的两个像素电路02的电路示意图。如图5所示，每个第一复位电路021均可以包括：复位晶体管T1。
其中，复位晶体管T1的栅极可以与第一复位信号线RST1耦接。复位晶体管T1的第二极可以与所属像素电路02中的驱动节点P0耦接。并且，与同一条第一初始电源线Vinit1耦接的两个复位晶体管T1中，一个复位晶体管T1的第一极可以与第一初始电源线Vinit1耦接，另一个复位晶体管T1的第一极可以与该一个复位晶体管T1的第二极耦接。
作为另一种可选的实现方式，在本公开实施例中，共用同一条第一初始电源线Vinit1的各个第一复位电路021中，每个第一复位电路021均可以与第一初始电源线Vinit1耦接。
例如，参考图1所示的显示面板，位于第一行的像素电路02中的第一复位电路021，以及位于第二行的像素电路02中的第一复位电路021均与同一条第一初始电源线Vinit1直接耦接。
以图1所示结构为例，图6示出了另一种位于同一列的两个像素电路的电 路示意图。如图6所示，每个第一复位电路021均可以包括：复位晶体管T1。
其中，与同一条第一初始电源线Vinit1耦接的两个复位晶体管T1中，每个复位晶体管T1的栅极均可以与第一复位信号线RST1耦接，每个复位晶体管T1的第二极均可以与所属像素电路02中的驱动节点P0耦接，每个复位晶体管T1的第一极均可以与第一初始电源线Vinit1耦接。
可选的，在本公开实施例中，第一复位电路021包括的复位晶体管T1可以为单栅晶体管，且该单栅晶体管的有源层材料可以包括氧化物(oxide)材料。如，该单栅晶体管可以采用低温多晶硅氧化物(Low Temperature Poly-crystalline Oxide，LTPO)技术制成。如此，相对于设置复位晶体管T1为双栅晶体管而言，不仅有效降低了复位晶体管T1的漏电程度，而且避免了复位晶体管T1占用衬底基板00较大面积，相应的，可以进一步确保显示面板的PPI较高。
此外，结合图5和图6还可以看出，每个像素电路02中，第二复位电路023可以包括：复位晶体管T2。驱动电路022中，数据写入子电路0221可以包括：数据写入晶体管T3和补偿晶体管T4。发光控制子电路0222可以包括：第一发光控制晶体管T5和第二发光控制晶体管T6。存储子电路0223可以包括：存储电容C0。驱动子电路0224可以包括：驱动晶体管T7。
其中，复位晶体管T2的栅极可以与第二复位信号线RST2耦接，复位晶体管T2的第一极可以与第二初始电源线Vinit2耦接，复位晶体管T2的第二极可以与发光元件01的阳极耦接。
数据写入晶体管T3的栅极和补偿晶体管T4的栅极可以均与栅极驱动线GATE耦接。数据写入晶体管T3的第一极可以与数据信号线DATA耦接，数据写入晶体管T3的第二极可以与第一节点P1耦接。补偿晶体管T4的第一极可以与第二节点P2耦接，补偿晶体管T4的第二极可以驱动节点P0耦接。
第一发光控制晶体管T5的栅极和第二发光控制晶体管T6的栅极可以均与发光控制线EM耦接。第一发光控制晶体管T5的第一极可以与驱动电源线VDD耦接，第一发光控制晶体管T5的第二极可以与第一节点P1耦接。第二发光控制晶体管T6的第一极可以与第二节点P2耦接，第二发光控制晶体管T6的第二极可以与发光元件01的阳极耦接。
存储电容C0的一端可以与驱动节点P0耦接，存储电容C0的另一端可以与驱动电源线VDD耦接。
驱动晶体管T7的栅极可以与驱动节点P0耦接，驱动晶体管T7的第一极可以与驱动电源线VDD耦接，驱动晶体管T7的第二极可以与第二节点P2耦接。
可选的，在至少两个像素电路02中的第一复位电路021共用一条第一初始电源线Vinit1为图1所示方式的前提下，在本公开实施例中，位于同一列的多个像素电路02中，至少两个像素电路02包括的第二复位电路023可以与同一条第二初始电源线Vinit2耦接。且，各个第一复位电路021耦接的同一条第一初始电源线Vinit1和各个第二复位电路023耦接的同一条第二初始电源线Vinit2可以共用。即，位于同一列的至少两个像素电路02中，各个像素电路02的第二复位电路023可以共用一条第二初始电源线Vinit2，且共用的该第二初始电源线Vinit2，与该至少两个像素电路02中的各个第一复位电路021共用的第一初始电源线Vinit1为同一条初始电源线。如此，可以进一步减少信号线在衬底基板00上所需占用的面积，进一步有利于显示面板高PPI的设计。
例如，参考图7所示的再一种显示面板可以看出，位于同一列且相邻的两个像素电路02中，两个第一复位电路021与同一条第一初始电源线Vinit1耦接，两个第二复位电路022与同一条第二初始电源线Vinit2耦接，且该第一初始电源线Vinit1和第二初始电源线Vinit2为一条信号线。
继续参考图7所示显示面板可以看出，每相邻的两个像素电路02中，一个像素电路02包括的第一复位电路021所耦接的第一复位信号线RST1，与另一个像素电路02包括的第二复位电路023所耦接的第二复位信号线RST2可以共用。即，每相邻的两个像素电路02包括的两个第一复位电路021和两个第二复位电路022总共与两条复位信号线耦接即可。相对于各个像素电路02中的第一复位电路021均与不同条第一复位信号线RST1耦接，且各个像素电路02中的第二复位电路022均与不同条第二复位信号线RST2耦接的相关技术而言，衬底基板00上所需设置的第一复位信号线RST1的数量，以及所需设置的第二复位信号线RST2的数量均可以分别减少一半。如此，可以进一步减少信号线在衬底基板00上所需占用的面积，进一步有利于显示面板的高PPI设计。
在图7所示结构基础上，图8示出了再一种显示面板的结构示意图。参考图8可以看出，每相邻的两个像素电路02中，一个像素电路02包括的第一复位电路021所耦接的第一复位信号线RST1，与另一个像素电路02包括的第一复位电路021所耦接的第一复位信号线RST1共用。且一个像素电路02包括的 第二复位电路023所耦接的第二复位信号线RST2，与另一个像素电路02包括的第二复位电路023所耦接的第二复位信号线RST2共用。即，参考图8可以看出，每相邻的两个像素电路02包括的两个第一复位电路021和两个第二复位电路022仅需一条复位信号线耦接即可。相对于上述记载的相关技术而言，衬底基板00上所需设置的第一复位信号线RST1和第二复位信号线RST2的总数量可以减少1/4。如此，可以进一步减少信号线在衬底基板00上所需占用的面积，进一步有利于显示面板的高PPI设计。
此外，在图7和图8所示结构基础上，共用同一条第一初始电源线Vinit1的至少两个像素电路02中，各个像素电路02包括的驱动电路022可以与不同的驱动电源线VDD耦接。如，结合图7和图8可以看出，其示出的相邻的两个像素电路02中，一个像素电路02包括的驱动电路022与一条驱动电源线VDD耦接，另一个像素电路02包括的驱动电路022与另一条驱动电源线VDD耦接。
在图4所示结构基础上，图9示出了再一种显示面板的结构示意图。参考图9可以看出，在至少两个像素电路02中的第一复位电路021共用一条第一初始电源线Vinit1为图4所示方式的前提下，每个像素电路02中，第一复位电路021所耦接的第一复位信号线RST1与第二复位电路023所耦接的第二复位信号线RST2可以共用。即，每个像素电路02中的第一复位电路021和第二复位电路022可以与同一条复位信号线耦接。如此，可以进一步减少信号线在衬底基板00上所需占用的面积，进一步有利于显示面板的高PPI设计。
并且，参考图9还可以看出，在图4所示结构基础上，位于第一行的像素电路02中的第一复位电路021耦接的第一初始电源线Vinit1，与第二复位电路022耦接的第二初始电源线Vinit2共用。位于第二行的像素电路02中的第二复位电路022与一条第二初始电源线Vinit2单独耦接。
此外，在图9所示结构基础上，共用同一条第一初始电源线Vinit1的至少两个像素电路02中，各个像素电路02包括的驱动电路022与同一条驱动电源线VDD耦接。如，参考图9可以看出，其示出的相邻的两个像素电路02包括的两个驱动电路022与同一条驱动电源线VDD耦接。
此外，在本公开实施例中，共用同一条第一初始电源线Vinit1的至少两个像素电路02中，各个像素电路02包括的驱动电路022与不同的数据信号线DATA耦接。例如，结合图7至图9还可以看出，其示出的相邻的两个像素电路 02中，一个像素电路02包括的驱动电路022与一条数据信号线DATA1耦接，另一个像素电路02包括的驱动电路022与另一条数据信号线DATA2耦接。
需要说明的是，图7至图9所示的显示面板中，均未示出驱动电路022的具体结构，且未示出驱动电路022所耦接的发光控制线EM和数据信号线DATA，且图7至图9均仅示出了位于同一列且相邻的两个像素电路02的结构。
可选的，每个像素电路02一般可以包括：(1)位于衬底基板00一侧的半导体层，该半导体层可以用于形成像素电路中各个晶体管的有源层。(2)位于衬底基板00一侧的第一栅金属层。该第一栅金属层可以用于形成各个晶体管的栅极和存储电容C0的一个电容极板。结合图5和图6，各个晶体管的栅极可以与对应的信号线耦接。且，对于每个晶体管而言，其栅极可以与其沟道区存在交叠区域。(3)位于衬底基板00一侧的第二栅金属层，该第二栅金属层可以用于形成像素电路02所需耦接的一些信号线(如，第一初始电源线Vinit1)，以及存储电容C0的另一个电容极板。(4)位于衬底基板00一侧第一源漏金属层和第二源漏金属层，该第一源漏金属层和第二源漏金属层可以用于形成像素电路02所需耦接的一些信号线(如，数据信号线DATA)，以及可以用于供需要转接的两层转接使用。(5)位于每相邻两层金属层之间的绝缘层。可选的，半导体层、第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层一般可以沿远离衬底基板00的方向依次层叠设置。
其中，有源层可以包括沟道区，以及位于沟道区两侧的源极区和漏极区。其中，沟道区可以不进行掺杂，或者掺杂类型与源极区和漏极区不同，并因此具有半导体特性。源极区和漏极区均可以进行掺杂，并因此具有导电性。掺杂的杂质可以根据晶体管的类型(即，N型或是P型)而变化。并且，对于每个晶体管而言，其源极可以与源极区耦接，漏极可以与漏极区耦接。
结合上述对像素电路的介绍以及图7所示结构为例，图10示出了相邻的两个像素电路02包括的半导体层02A。在图10结基础上，图11还示出了相邻的两个像素电路02包括的第一栅金属层02B。在图11基础上，图12还示出了相邻的两个像素电路02包括的第二栅金属层02C。在图12基础上，图13还示出了相邻的两个像素电路02包括的第一源漏金属层02D和第二源漏金属层02E。此外，图13还结合图6标识出了各个晶体管在该版图上的可选位置。
其中，参考图10可以看出，用于形成相邻两个像素电路02的半导体层包 括三个独立的部分。
参考图11和图13可以看出，第一栅金属层02B能够用于形成耦接栅极驱动线GATE(即，数据写入晶体管T3和补偿晶体管T4)的栅极，一个电容极板C01，耦接发光控制线EM(即，发光控制晶体管T5和T6)的栅极，耦接第一复位信号线RST1(即，复位晶体管T1)的栅极和耦接第二复位信号线RST2(即，复位晶体管T2)的栅极。半导体层包括的三个独立的部分中，呈竖条状的部分搭接在第一复位信号线RST1和第二复位信号线RST2上。且，一个像素电路02中的第一复位电路021包括的复位晶体管T1和另一个像素电路02中的第二复位电路023包括的复位晶体管T2共用同一条复位信号线。
参考图12和图13可以看出，第二栅金属层02C可以用于形成另一个电容极板C02，以及第一初始电源线Vinit1和第二初始电源线Vinit2。且，两个复位晶体管T1耦接的第一初始电源线Vinit1与两个复位晶体管T2耦接的第二初始电源线Vinit2共用。且共用的该初始电源线包括独立的两部分，该独立的两部分通过第一源漏金属层02D转接，从而达到信号的有效传递。
参考图13可以看出，第一源漏金属层02D和第二源漏金属层02E可以形成数据信号线DATA1和DATA2，驱动电源线VDD，以及转接用的部件。此外，还可以看出，需要耦接且位于不同层的各部分能够通过转接孔K0转接。且，还可以进一步看出，两个数据写入晶体管T3分别与不同的数据信号线DATA1和DATA2耦接。两个发光控制晶体管T5分别与两条驱动电源线VDD耦接。
以图8所示结构为例，图14示出了相邻的两个像素电路02包括的半导体层02A、第一栅金属层02B、第二栅金属层02C、第一源漏金属层02D以及第二源漏金属层02E。且，图14还结合图6标识出了各个晶体管在该版图上的可选位置。相对于图13所示结构而言，参考图14可以看出，相邻两个像素电路02包括的两个复位晶体管T1和两个复位晶体管T2共用同一条复位信号线(包括第一复位信号线RST1和第二复位信号线RST2)。需要说明的是，图14未标出各层标号，仅标识出了各层形成的各个结构。
结合上述对像素电路的介绍以及图9所示结构为例，图15示出了相邻的两个像素电路02包括的半导体层02A。在图15结基础上，图16还示出了相邻的两个像素电路02包括的第一栅金属层02B。在图16基础上，图17还示出了相邻的两个像素电路02包括的第二栅金属层02C。在图17基础上，图18还示出 了相邻的两个像素电路02包括的第一源漏金属层02D和第二源漏金属层02E。此外，图18还结合图5标识出了各个晶体管在该版图上的可选位置。
其中，参考图15可以看出，用于形成相邻两个像素电路02的半导体层包括两个独立的部分。
参考图16和图18可以看出，第一栅金属层02B能够用于形成耦接栅极驱动线GATE(即，数据写入晶体管T3和补偿晶体管T4)的栅极，一个电容极板C01，耦接发光控制线EM(即，发光控制晶体管T5和T6)的栅极，耦接第一复位信号线RST1(即，复位晶体管T1)的栅极，以及耦接第二复位信号线RST2(即，复位晶体管T2)的栅极。每个像素电路02中，复位晶体管T1和复位晶体管T2共用同一条复位信号线。
参考图17和图18可以看出，第二栅金属层02C可以用于形成另一个电容极板C02，以及第一初始电源线Vinit1和第二初始电源线Vinit2。且，第一个像素电路02中的复位晶体管T1耦接的第一初始电源线Vinit1，和复位晶体管T2耦接的第二初始电源线Vinit2共用。第二个像素电路02中的复位晶体管T1通过第一源漏金属层02D与第一个像素电路02中的复位晶体管T1耦接。第二个像素电路02中的复位晶体管T2与一条第二初始电源线Vinit2耦接。此外，参考图17还可以看出，第二栅金属层02C还能够形成一个金属搭接部B1，搭接于复位晶体管T1上，由此可以降低复位晶体管T1漏电对驱动节点P0的影响。
参考图18可以看出，第一源漏金属层02D和第二源漏金属层02E可以形成数据信号线DATA1和DATA2，驱动电源线VDD，以及转接用的部件。此外，还可以看出，需要耦接且位于不同层的各部分能够通过转接孔K0转接。且，还可以进一步看出，两个数据写入晶体管T3分别与不同的数据信号线DATA1和DATA2耦接。两个发光控制晶体管T5与同一条驱动电源线VDD耦接。
可选的，以图13、图14和图18结构，各个晶体管为P型晶体管为例，图19示出了一种像素电路02的工作时序图。如图19所示，像素电路02驱动发光元件01发光的阶段可以包括：复位阶段t1，数据写入阶段t2和发光阶段t3。
其中，在复位阶段t1，第一复位信号线RST1提供的第一复位信号的电位，以及第二复位信号线RST2提供的第二复位信号的电位均为第一电位。此时，两个像素电路02中的复位晶体管T1和T2均开启。第一初始电源线Vinit1提供的第一初始电源信号经两个像素电路02中的复位晶体管T1，分别传输至对应的驱 动节点P0，以实现对驱动节点P0的可靠复位。第二初始电源线Vinit2提供的第二初始电源信号经两个像素电路02中的复位晶体管T2，分别传输至对应的发光元件01的阳极，以实现对发光元件01的阳极的可靠复位。
可选的，图20还示出了图13所示结构基础上，复位阶段t1的信号传输走向等效图。图21还示出了图18所示结构基础上，复位阶段t1的信号传输走向等效图。
在数据写入阶段t2，栅极驱动线GATE提供的栅极驱动的电位均为第一电位。此时，两个像素电路02中的数据写入晶体管T3和补偿晶体管T4均开启。数据信号线DATA1和DATA2提供的数据信号分别经耦接的数据写入晶体管T3，传输至对应的第一节点P1，以实现对第一节点P1的充电。此时，驱动晶体管T7开启，第一节点P1的电位经驱动晶体管T7传输至第二节点P2。然后，补偿晶体管T4基于第二节点P2的电位调节驱动节点P0的电位，从而实现对驱动节点P0的充电。
可选的，图22示出了图13所示结构基础上，数据写入阶段t2的信号传输走向等效图。图23还示出了图18所示结构基础上，数据写入阶段t2的信号传输走向等效图。
在发光阶段t3，发光控制线EM提供的发光控制信号的电位为第一电位，两个像素电路02包括的发光控制晶体管T5和T6均开启。驱动电源线VDD提供的第一电位的驱动电源信号能够经发光控制晶体管T5传输至第一节点P1。驱动晶体管T7此时可以基于数据写入阶段t2，写入至驱动节点P0的电位以及第一节点P1此时的电位，向第二节点P2传输驱动电流。该驱动电流可以再经发光控制晶体管T6传输至发光元件01的阳极，发光元件01发光。
可选的，图24示出了图13所示结构基础上，发光阶段t3的信号传输走向等效图。图25还示出了图18所示结构基础上，发光阶段t3的信号传输走向等效图。
需要说明的是，图19以一个复位信号的时序代表第一复位信号和第二复位信号的时序，以一个数据信号的时序代表第一数据信号和第二数据信号的时序。且，其示出的第一电位为-6伏特(V)，第二电位为6V，数据信号的电位约为2至4.5V。结合图19所示时序图可知，在本公开实施例中，位于同一列且相邻的两个像素电路可以同时发光，且发光亮度可以随各自耦接的数据信号线提供 的数据信号变化。如此可以确定，本公开实施例记载的显示面板的刷新率较高。
此外，结合上述记载可知，本公开实施例示出的两个像素电路02的结构为14T2C(即，14个晶体管和2个电容)结构。当然，在一些实施例中，两个像素电路02还可以为其他结构(如，12T2C)。相邻的两个像素电路02分别驱动两个发光元件02单独发光，且可以共用复位阶段t1的信号。由此，既确保了显示面板的高PPI，且提高了显示面板的刷新率。
需要说明的是，在上述各实施例中，均是以各个晶体管为P型晶体管，且第一电位相对于第二电位为低电位为例进行的说明。当然，各个晶体管还可以采用N型晶体管，当该各个晶体管采用N型晶体管时，该第一电位相对于第二电位为高电位。
综上所述，本公开实施例提供了一种显示面板。该显示面板包括衬底基板，以及位于衬底基板上的多个像素电路。由于位于同一列的至少两个像素电路与同一条第一初始电源线耦接，因此可以使得衬底基板上所需设置的信号线的数量较少。相应的，信号线所需占用衬底基板的面积即会较小，进而有利于显示面板的高分辨率设计。
图26是本公开实施例提供的一种显示装置的结构示意图。如图26所示，该显示装置可以包括：供电组件J1，以及如上述附图所示的显示面板000。其中，该供电组件J1可以与显示面板000耦接，用于为显示面板000供电。
可选的，该显示装置可以为：液晶显示装置、电子纸、OLED装置、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。
应当理解的是，本公开实施例说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，例如能够根据本申请实施例图示或描述中给出那些以外的顺序实施。
以上所述仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (15)

  1. 一种显示面板，所述显示面板包括：
    衬底基板；
    位于所述衬底基板一侧的多个发光元件；
    位于所述衬底基板一侧的多条第一初始电源线和多条第一复位信号线；
    以及，位于所述衬底基板一侧且阵列排布的多个像素电路，所述像素电路包括第一复位电路和驱动电路；
    所述第一复位电路分别与所述第一复位信号线、所述第一初始电源线和驱动节点耦接，所述第一复位电路用于响应于所述第一复位信号线提供的第一复位信号，向所述驱动节点传输所述第一初始电源线提供的第一初始电源信号；所述驱动电路分别与所述驱动节点和所述发光元件耦接，所述驱动电路用于基于所述驱动节点的电位，向所述发光元件传输驱动信号；
    其中，位于同一列的多个像素电路中，至少两个像素电路包括的第一复位电路共用同一条所述第一初始电源线。
  2. 根据权利要求1所述的显示面板，其中，共用同一条所述第一初始电源线的各个所述第一复位电路中，目标第一复位电路与所述第一初始电源线耦接，除所述目标第一复位电路之外的其余第一复位电路与所述目标第一复位电路耦接。
  3. 根据权利要求2所述的显示面板，其中，每相邻的两个像素电路包括的第一复位电路共用同一条所述第一初始电源线；
    其中，每个所述第一复位电路均包括：复位晶体管，所述复位晶体管的栅极与所述第一复位信号线耦接；所述复位晶体管的第二极与所属像素电路中的驱动节点耦接；并且，与同一条所述第一初始电源线耦接的两个复位晶体管中，一条复位晶体管的第一极与所述第一初始电源线耦接，另一条复位晶体管的第一极与所述一条复位晶体管的第二极耦接。
  4. 根据权利要求1所述的显示面板，其中，共用同一条所述第一初始电源线 的各个所述第一复位电路中，每个所述第一复位电路均与所述第一初始电源线耦接。
  5. 根据权利要求4所述的显示面板，其中，每相邻的两个像素电路包括的第一复位电路共用同一条所述第一初始电源线；
    其中，每个所述第一复位电路均包括：复位晶体管，所述复位晶体管的栅极与所述第一复位信号线耦接，所述复位晶体管的第二极与所属像素电路中的驱动节点耦接，所述复位晶体管的第一极与所述第一初始电源线耦接。
  6. 根据权利要求3或5所述的显示面板，其中，所述复位晶体管为单栅晶体管，且所述单栅晶体管的有源层材料包括氧化物材料。
  7. 根据权利要求1至6任一所述的显示面板，其中，所述显示面板还包括：位于所述衬底基板一侧的多条第二初始电源线和多条第二复位信号线；
    所述像素电路还包括：第二复位电路；所述第二复位电路分别与所述第二复位信号线、所述第二初始电源线和所述发光元件耦接，所述第二复位电路用于响应于所述第二复位信号线提供的第二复位信号，向所述发光元件传输所述第二初始电源线提供的第二初始电源信号。
  8. 根据权利要求7所述的显示面板，其中，共用同一条所述第一初始电源线的各个所述第一复位电路中，每个所述第一复位电路均与所述第一初始电源线耦接；且，位于同一列的多个像素电路中，至少两个像素电路包括的第二复位电路与同一条所述第二初始电源线耦接；
    其中，各个所述第一复位电路耦接的同一条所述第一初始电源线和各个所述第二复位电路耦接的同一条所述第二初始电源线共用。
  9. 根据权利要求8所述的显示面板，其中，每相邻的两个像素电路包括的两个第一复位电路与同一条所述第一初始电源线耦接；
    每相邻的两个像素电路包括的两个第二复位电路与同一条所述第二初始电源线耦接；
    每相邻的两个像素电路中，一个像素电路包括的第一复位电路所耦接的第一复位信号线，与另一个像素电路包括的第二复位电路所耦接的第二复位信号线共用。
  10. 根据权利要求9所述的显示面板，其中，每相邻的两个像素电路中，一个像素电路包括的第一复位电路所耦接的第一复位信号线，与另一个像素电路包括的第一复位电路所耦接的第一复位信号线共用；
    每相邻的两个像素电路中，一个像素电路包括的第二复位电路所耦接的第二复位信号线，与另一个像素电路包括的第二复位电路所耦接的第二复位信号线共用。
  11. 根据权利要求7所述的显示面板，其中，共用同一条所述第一初始电源线的各个所述第一复位电路中，目标第一复位电路与所述第一初始电源线耦接，除所述目标第一复位电路之外的其余第一复位电路与所述目标第一复位电路耦接；
    每个所述像素电路中，第一复位电路所耦接的第一复位信号线与第二复位电路所耦接的第二复位信号线共用。
  12. 根据权利要求1至11任一所述的显示面板，其中，所述显示面板还包括：位于所述衬底基板一侧的多条数据信号线，多条栅极驱动线，多条驱动电源线和多条发光控制线；
    所述驱动电路还分别与所述数据信号线、所述栅极驱动线、所述驱动电源线和所述发光控制线耦接；所述驱动电路用于基于所述栅极驱动线提供的栅极驱动信号，所述数据信号线提供的数据信号，所述驱动电源线提供的驱动电源信号，以及所述驱动节点的电位，向所述发光元件传输驱动信号；
    其中，共用同一条所述第一初始电源线的至少两个像素电路中，各个像素电路包括的驱动电路与不同的数据信号线耦接。
  13. 根据权利要求12所述的显示面板，其中，共用同一条所述第一初始电源线的各个所述第一复位电路中，每个所述第一复位电路均与所述第一初始电源 线耦接；
    共用同一条所述第一初始电源线的至少两个像素电路中，各个像素电路包括的驱动电路与不同的驱动电源线耦接。
  14. 根据权利要求12所述的显示面板，其中，共用同一条所述第一初始电源线的各个所述第一复位电路中，目标第一复位电路与所述第一初始电源线耦接，除所述目标第一复位电路之外的其余第一复位电路与所述目标第一复位电路耦接；
    共用同一条所述第一初始电源线的至少两个像素电路中，各个像素电路包括的驱动电路与同一条驱动电源线耦接。
  15. 一种显示装置，其中，所述显示装置包括：供电组件，以及如权利要求1至14任一所述的显示面板；
    所述供电组件与所述显示面板耦接，用于为所述显示面板供电。
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