KR102566630B1 - 유기발광표시장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 유기발광표시장치는 전극의 단차에 의한 전극 간의 쇼트 발생으로 커패시터가 형성되지 않고 사라지는 문제를 해소할 수 있는 유기발광표시장치를 제공한다. 유기물로 이루어진 제4절연층은 콘택홀을 완전히 덮고, 제4절연층으로 인해 발생하는 화소전극의 단차가 콘택홀과 이격된다.

Description

유기발광표시장치{Organic Light Emitting Display Device}
본 발명은 유기발광표시장치에 관한 것이다.
최근, 음극선관(CRT : Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치의 예로는, 액정표시장치(LCD : Liquid Crystal Display), 전계방출표시장치(FED : Field Emission Display), 플라즈마표시장치(PDP : Plasma Display Panel) 및 유기발광표시장치(OLED : Organic Light Emitting DiodeDisplay) 등이 있다. 이 중에서 유기발광표시장치는(Organic Light Emitting Display)는 유기화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.
유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함하고 있어 제1 전극으로부터 공급받는 정공과 제 2 전극으로부터 받은 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다. 유기발광표시장치는 빛이 출사되는 방향에 따라 배면 발광형과 전면 발광형으로 나눌 수 있다. 배면 발광형은 기판의 하부 방향 즉, 발광층에서 제1 전극 방향으로 빛이 출사되는 것이고, 전면 발광형은 기판의 상부 방향 즉, 발광층에서 제2 전극 방향으로 빛이 출사되는 것을 말한다.
표시장치가 점점 고해상도화 되면서 더욱 작은 픽셀 사이즈가 요구되고 있다. 서브 픽셀의 한정된 공간 내에 회로를 구성해야 하는 레이아웃 상의 한계 설계치 조건은 상승하게 된다. 이와 같은 경우 전극 간의 쇼트 발생으로 커패시터가 형성되지 않고 사라지는 등의 문제(구조적 취약부)가 발생할 수 있어 이의 개선이 요구된다.
본 발명은 표시 패널을 고해상도(UHD 이상)로 구현시 서브 픽셀의 한정된 공간 내에 회로를 구성해야 하는 레이아웃 상의 한계 설계치 조건의 제약에 의해 전극 간의 쇼트 발생으로 커패시터가 형성되지 않고 사라지는 문제를 해소하는 것이다.
상기한 목적을 달성하기 위해, 본 발명의 실시 예에 따른 유기발광표시장치는 전극의 단차에 의한 전극 간의 쇼트 발생으로 커패시터가 형성되지 않고 사라지는 문제를 해소할 수 있는 유기발광표시장치를 제공한다. 유기물로 이루어진 제4절연층은 콘택홀을 완전히 덮고, 제4절연층으로 인해 발생하는 화소전극의 단차가 콘택홀과 이격된다.
제4절연층은 유기물로 이루어져 제4절연층 하부를 평탄화하는 평탄화막이다.
제2절연층은 게이트금속층의 에지부에서 제1단차를 가지고, 제4절연층은 제2절연층의 단차를 덮는다.
소오스 드레인금속층은 제2절연층의 제1단차를 따라 제2단차를 가지고, 제4절연층은 소오스 드레인금속층의 제2단차를 덮는다.
제3절연층은 소오스 드레인금속층의 제2단차를 따라 제3단차를 가지고, 제4절연층은 제3절연층의 제3단차를 덮는다.
게이트금속층은 섬(Island) 형상을 가진다.
제4절연층은 콘택홀 주변을 둘러싸는 형상을 가진다.
게이트 금속층은 수평부와 수직부를 포함하며 수평부와 수직부가 연결된 형상으로 이루어진다.
본 발명은 표시 패널을 고해상도(UHD 이상)로 구현할 경우, 서브 픽셀의 한정된 공간 내에 회로를 구성해야 하는 레이아웃 상의 한계 설계치 조건의 상승과 전극층의 단차에 의한 전극 간의 쇼트 발생으로 커패시터가 형성되지 않고 사라지는 문제를 해소할 수 있는 효과가 있다. 또한, 본 발명은 서브 픽셀 내의 전극층의 단차를 절연층으로 완전히 커버하여 커패시터가 유지되도록 취약 구조를 제거 또는 회피하여 표시 패널의 신뢰성이나 생산 수율을 향상하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 본 발명의 실시예에 따른 서브 픽셀의 제1회로 구성 예시도.
도 4는 본 발명의 실시예에 따른 서브 픽셀의 제2회로 구성 예시도.
도 5는 본 발명의 실시예에 따른 표시 패널의 단면 예시도.
도 6은 본 발명의 실시예에 따른 서브 픽셀의 일부를 나타낸 평면도.
도 7은 도 6에 도시된 A1-A2영역의 단면도.
도 8은 실험예에 따른 서브 픽셀의 일부를 보여주는 평면도.
도 9는 도 8에 도시된 B1-B2영역의 단면도.
도 10은 실험예의 서브 픽셀의 일부를 보여주는 SEM 이미지.
도 11 및 도 12는 본 발명의 제1 실시예에 따른 서브 픽셀의 일부를 보여주는 평면도.
도 13은 도 11에 도시된 C1-C2영역의 단면도.
도 14는 본 발명의 제2 실시예에 따른 서브 픽셀의 일부를 보여주는 평면도.
도 15은 도 14에 도시된 E1-E2영역의 단면도.
도 16은 제2 실시예의 서브 픽셀의 일부를 보여주는 SEM 이미지.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다. 본 발명에 따른 유기발광표시장치는 유리 기판 외에 유연한 플라스틱 기판 상에 표시소자가 형성된 플라스틱 표시장치일 수도 있다.
도 1은 본 발명의 실시예에 따른 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 본 발명의 실시예에 따른 서브 픽셀의 제1회로 구성 예시도이고, 도 4는 본 발명의 실시예에 따른 서브 픽셀의 제2회로 구성 예시도이며, 도 5는 본 발명의 실시예에 따른 표시 패널의 단면 예시도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성된다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(EVDD)과 제2전원라인(EVSS) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3 및 도 4에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소오스라인과 유기 발광다이오드(OLED)의 애노드전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 센싱노드에 공급하거나 센싱노드의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1데이터라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DR)는 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1a스캔라인(GL1a)에 게이트전극이 연결되고, 센싱 트랜지스터(ST)는 제1b스캔라인(GL1b)에 게이트전극이 연결될 수 있다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1a스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1b스캔라인(GL1b)은 공통으로 공유하도록 연결될 수 있다.
센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱라인(VREF)을 통한 센싱 동작과 데이터신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
기타, 도 3 및 도 4에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기 발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
한편, 도 3의 서브 픽셀의 회로와 도 4의 서브 픽셀의 회로를 비교해 보면, 두 회로에는 광차단층(LS)의 구성에 차이가 있다. 광차단층(LS)은 외광을 차단하는 역할을 하기 위해 존재한다. 광차단층(LS)이 금속성 재료로 형성될 경우 기생 전압이 충전되는 문제가 유발된다. 때문에, 광차단층(LS)은 구동 트랜지스터(DR)의 소오스전극에 접속된다.
구체적으로 설명하면, 광차단층(LS)은 도 3과 같이 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나, 도 4와 같이 광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다.
광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나(도 3), 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다.
도 5에 도시된 바와 같이, 제1기판(150a)의 표시영역(AA) 상에는 도 3 또는 도 4에서 설명된 회로를 기반으로 서브 픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브 픽셀들은 보호필름(또는 보호기판)(150b)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다.
서브 픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브 픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
도 6은 본 발명의 실시예에 따른 서브 픽셀의 일부를 나타낸 평면도이고, 도 7은 도 6에 도시된 A1-A2영역의 단면도이다.
도 6 및 도 7에 도시된 바와 같이, 수평방향으로 배치된 제1 내지 제4서브 픽셀(SPn1 ~ SPn4)은 하나의 픽셀을 이루게 된다. 예컨대, 제1서브 픽셀(SPn1)은 적색 서브 픽셀(R)이고, 제2서브 픽셀(SPn2)은 백색 서브 픽셀(W)이고, 제3서브 픽셀(SPn3)은 청색 서브 픽셀(B)이고, 제4서브 픽셀(SPn4)은 녹색 서브 픽셀(G)로 선택될 수 있다.
제1서브 픽셀(SPn1)의 좌측에는 수직방향을 따라 제1전원라인(EVDD)이 배치된다. 제1전원라인(EVDD)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)에 공통으로 연결된다. 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이(WA)에는 수직방향을 따라 제1데이터라인(DLn1) 및 제2데이터라인(DLn2)이 배치된다. 제1데이터라인(DLn1)은 제1서브 픽셀(SPn1)에 연결되고, 제2데이터라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다. "WA"는 배선영역으로 정의된다.
제3서브 픽셀(SPn3)의 좌측에는 수직방향을 따라 센싱라인(VREF)이 배치된다. 센싱라인(VREF)은 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결된다. 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn3) 사이(WA)에는 수직방향을 따라 제3데이터라인(DLn3) 및 제4데이터라인(DLn4)이 배치된다. 제3데이터라인(DLn3)은 제3서브 픽셀(SPn3)에 연결되고, 제4데이터라인(DLn4)은 제4서브 픽셀(SPn4)에 연결된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 포함된 센싱 트랜지스터(ST)의 영역에는 수평방향을 따라 스캔라인(GL1)이 배치된다. 스캔라인(GL1)은 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트전극에 연결된다. 센싱라인(VREF)은 수직방향을 따라 배치된 수직 센싱라인(VREFM)과 수평방향을 따라 배치된 수평 센싱라인(VREFS)을 포함한다. 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)의 센싱 트랜지스터(ST)는 수평 센싱라인(VREFS)을 거처 수직 센싱라인(VREFM)에 연결된다.
제1서브 픽셀(SPn1)의 일부를 일례로 표시 패널의 단면 구조를 설명하면 다음과 같다.
제1기판(150a) 상에는 광차단층(151)이 형성된다. 광차단층(151)은 구동 트랜지스터(DR)의 채널 영역에 대응하여 형성되거나 구동 트랜지스터(DR), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 채널 영역에 각각 대응하도록 분리되어 형성된다.
광차단층(151) 상에는 버퍼층(152) 및 반도체층(153)이 형성된다. 광차단층(151), 버퍼층(152) 및 반도체층(153)은 제1기판(150a) 상에 순차 적층된 이후 동일한 마스크에 의해 모두 섬(Island) 형태로 패턴(일괄 패턴)될 수 있다. 도시된 반도체층(153)은 구동 트랜지스터(DR)의 반도체층으로서 산화물 반도체층(예: IGZO)으로 구성된다. 그리고 반도체층(153)에서 채널영역에 해당하는 부분을 제외한 소오스영역 및 드레인영역에 해당하는 부분은 도체화되어 금속전극 또는 배선(Metalization)이 된다. 도체화 공정은 플라즈마나 식각 공정을 이용할 수 있으나 이에 한정되지 않는다.
반도체층(153) 상에는 제1절연층(154)이 형성되고, 제1절연층(154) 상에는 게이트금속층(155)이 형성된다. 제1절연층(154)은 게이트절연층으로 정의될 수 있는데, 이는 상부에 형성되는 게이트전극(또는 게이트금속층)과 동일하게 섬(Island) 형태로 패턴될 수 있다. 제1절연층(154)은 실리콘(Si) 계열의 SiO2, SiNx, SiON 중 하나로 선택될 수 있다.
게이트금속층(155)은 제1서브 픽셀(SPn1)의 구동 트랜지스터(DR)의 게이트전극으로 사용된다. 또한, 게이트금속층(155)은 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)과 제1전원라인(EVDD)을 전기적으로 연결하는 전극 등으로 사용된다.
게이트금속층(155) 상에는 제2절연층(156)이 형성된다. 제2절연층(156)은 하부 구조물과 상부에 형성되는 구조물 간의 전기적 절연을 하는 층간 절연층으로 정의될 수 있다. 제2절연층(156)에는 하부 구조물의 일부를 노출하는 다수의 콘택홀이 형성된다. 다수의 콘택홀은 홀 마스크에 의해 형성된다.
제2절연층(156) 상에는 소오스 드레인금속층(157)이 형성된다. 소오스 드레인금속층(157)은 제1전원라인(EVDD), 데이터라인들(DLn1 ~ DLn4), 센싱라인(VREF)을 구성하는 라인과 서브 픽셀의 내부에 포함되는 트랜지스터 및 커패시터를 구성하는 전극으로 각각 분리된다.
소오스 드레인금속층(157)의 일부에 해당하는 구동 트랜지스터(DR) 부분을 참조하면, 소오스 드레인금속층(157) 중 일부는 소오스영역 및 드레인영역의 반도체층(153s, 153d)에 연결되며 이는 구동 트랜지스터(DR)의 소오스전극(157s)과 드레인전극(157d)이 된다. 채널영역의 반도체층(153a)은 광차단층(151)에 의해 보호된다.
소오스 드레인금속층(157) 상에는 제3절연층(158)이 형성된다. 제3절연층(158)은 제1기판(150a) 상에 형성된 트랜지스터 등의 구조물을 보호하기 위한 보호층으로 정의될 수 있다.
제3절연층(158) 상에는 개구영역에 대응하여 컬러필터(159)가 형성된다. 이하에 형성되는 유기 발광다이오드가 백색을 발광하는 경우 제3절연층(158) 상에는 컬러필터(159)가 형성된다. 그러나 유기 발광다이오드가 적색, 녹색, 청색 등의 유색을 발광할 경우, 제3절연층(158) 상에는 컬러필터(159)가 미형성된다.
제3절연층(158) 상에는 제4절연층(160)이 형성된다. 제4절연층(160)은 표면을 평탄화하는 코팅층으로 정의될 수 있다. 제3절연층(158) 및 제4절연층(160)은 소오스전극(157s)(또는 드레인전극; 트랜지스터는 P타입과 N타입이 있고 이들의 타입에 따라 소오스전극과 드레인전극은 달라지므로)의 일부를 노출하는 콘택홀을 갖는다.
제4절연층(160) 상에는 화소전극(161)이 형성된다. 화소전극(161)은 유기 발광다이오드의 애노드전극으로 정의될 수 있다. 화소전극(161)은 제4절연층(160)을 통해 노출된 소오스전극(157s)에 전기적으로 연결된다. 화소전극(161)은 유기 발광층으로부터 발광된 빛을 제1기판(150a) 방향으로 출사할 수 있도록 투명전극으로 선택될 수 있다.
제4절연층(160) 상에는 뱅크층(162)이 형성된다. 뱅크층(162)은 화소전극(161)의 일부를 노출하는 개구영역을 가지며, 실질적인 발광영역을 정의하게 된다.
뱅크층(162) 상에는 유기 발광층(163)이 형성된다. 유기 발광층(163)은 빛을 발광하는 층으로서, 백색 또는 적색, 녹색, 청색 등의 유색을 발광할 수 있다. 유기 발광층(163)은 발광층과 더불어 정공주입층, 정공수송층, 전자수송층 및 전자주입층과 같은 기능층 또는 이밖에 정공차단층, 계면버퍼층 등과 같은 보상층을 더 포함할 수 있다.
유기 발광층(163) 상에는 상부전극(164)이 형성된다. 상부전극(164)은 유기 발광다이오드의 캐소드전극으로 정의될 수 있다. 상부전극(164)은 미도시된 제2전원라인에 전기적으로 연결된다. 상부전극(164)은 유기 발광층으로부터 발광된 빛이 제1기판(150a) 방향으로만 출사되도록 불투명전극으로 선택될 수 있다. 그러나 표시 패널의 목적, 기능 등에 따라 유기 발광층으로부터 발광된 빛을 제1기판(150a)의 반대방향으로 출사하기 위해 상부전극(164) 또한 투명전극으로 선택하는 경우도 있다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)의 내부에는 커패시터(Cst)가 각각 형성된다. 커패시터(Cst)는 광차단층의 일부, 게이트금속층의 일부, 반도체층의 일부, 소오스 드레인금속층의 일부, 화소전극의 일부와 이들 사이에 위치하는 절연층을 이용하여 단층 또는 복층 구조로 형성할 수 있다.
표시 패널을 고해상도(UHD 이상)로 구현할 경우, 서브 픽셀의 크기는 이전과 대비하여 더 작아진다. 서브 픽셀의 크기는 이전과 대비하여 더 작아진다. 때문에 서브 픽셀의 한정된 공간 내에 회로를 구성해야 하는 레이아웃 상의 한계 설계치 조건은 상승하게 된다. 이와 같은 경우 다수의 층들이 적층되면서 단차가 생긴 영역의 절연층의 얇아져 전극층 간의 쇼트 발생 확률이 증가하는 등 구조적인 문제(구조적 취약부)가 발생할 수 있다.
이하, 위와 관련된 문제가 발생하는 실험예에 대해 고찰하고 이를 개선할 수 있는 실시예의 구조에 대해 설명한다.
도 8은 실험예에 따른 서브 픽셀의 일부를 보여주는 평면도이고, 도 9는 도 8에 도시된 B1-B2영역의 단면도이며, 도 10은 실험예의 서브 픽셀의 일부를 보여주는 SEM 이미지이다.
- 실험예 -
도 8 내지 도 10에 도시된 바와 같이, 실험예에서는 구동 트랜지스터(DR)의 반도체층(153M)의 일부를 커패시터(Cst)의 하부전극으로 구성하고, 구동 트랜지스터(DR)의 소오스 드레인금속층(157)의 일부를 커패시터(Cst)의 상부전극으로 구성한다.
그리고 구동 트랜지스터(DR)의 게이트전극을 구성하는 게이트금속층(155)의 일부를 이용하여 구동 트랜지스터(DR)의 게이트전극과 커패시터(Cst)의 상부전극을 전기적으로 연결한다. 즉, 게이트금속층의 일부(155)는 구동 트랜지스터(DR)의 게이트전극이면서 구동 트랜지스터(DR)의 게이트전극과 커패시터(Cst)의 상부전극을 전기적으로 연결하는 연결전극 역할을 한다.
이하, 구동 트랜지스터(DR)의 반도체층(153M)의 일부인 소오스영역 및 드레인영역은 도체화되어 반도체층이 아닌 도체로 변경된 부분에 해당하는바, 이하에서는 반도체층의 도체영역(153M)으로 명명한다.
그리고, 소오스 드레인금속층(157) 상에 제4절연층(160)이 형성된다. 제4절연층(160)은 유기막으로 하부의 단차를 완화하는 평탄화막의 역할을 한다. 제4절연층(160)과 제3 절연층(158) 상에 화소전극(161)이 형성된다.
실험예의 일부 단면을 참조하여 게이트금속층(155) 부분에 위치하는 구조물에 대해 설명하면 다음과 같다.
제1기판(150a)을 덮는 버퍼층(152) 상에는 반도체층의 도체영역(153M)이 형성된다. 반도체층의 도체영역(153M) 상에는 섬 형태로 위치하는 제1절연층(154)이 형성된다. 제1절연층(154) 상에는 게이트금속층(155)이 형성된다. 게이트금속층(155) 상에는 게이트금속층(155)의 일부를 노출하는 콘택홀을 갖는 제2절연층(156)이 형성된다. 제2절연층(156) 상에는 콘택홀을 통해 게이트금속층(155)에 전기적으로 연결되는 소오스 드레인금속층(157)이 형성된다.
그리고, 소오스 드레인금속층(157) 상에 제3절연층(158)이 형성되고, 제3절연층(158) 상에 제4절연층(160)이 형성된다. 제4절연층(160)은 유기막으로 하부의 단차를 완화하는 평탄화막의 역할을 한다. 제4절연층(160)과 제3 절연층(158) 상에 화소전극(161)이 형성된다.
실험예는 제4절연층(160)이 게이트금속층(155)의 일부만 덮고 게이트금속층(155)의 나머지 영역은 덮지 않는 형상을 갖는다. 즉, 제4절연층(160)은 게이트금속층(155) 상에 형성된 제2절연층(156)에 형성된 콘택홀(CH)의 일부만 덮는다.
제4절연층(160)은 유기 발광층이 형성되는 화소전극(161)이 평탄하게 형성되도록 화소전극(161) 하부의 단차를 평탄하게 완화시키는 역할을 한다. 제4절연층(160)은 화소전극(161) 하부에 위치하되, 유기 발광층이 형성되는 화소전극(161)의 일부 영역에 대응되도록 위치한다. 도면에서 게이트금속층(155)으로부터 제1a스캔라인(GL1a)까지의 영역은 비발광영역으로 화소전극(161)이 평탄화될 필요가 없는 영역이다. 따라서, 실험예의 제4절연층(160)은 도면에서 위쪽에 해당되는 영역부터 게이트금속층(155)의 일부만 덮는 형상으로 형성된다. 즉, 제4절연층(160)이 게이트금속층(155)의 일부만 덮고, 제4절연층(160)으로 인해 발생하는 화소전극(161)의 단차가 콘택홀(CH)과 중첩되어 있다.
제2절연층(156)은 탑게이트형 구동 트랜지스터의 구동 능력 향상과, 반도체층의 도체영역(153M)과 소오스 드레인금속층(157) 간의 제1커패시터(Cst1) 등 고해상도 공정 요건을 만족시키기 위해 두께를 얇게 형성한다. 또한, 제3절연층(158)은 소오스 드레인금속층(157)과 화소전극(161) 간의 제2커패시터(Cst2) 형성을 위해 두께를 얇게 형성한다.
위와 같은 조건에 의해, 탑게이트형 구동 트랜지스터의 구동 능력이나 제1 및 제2커패시터(Cst1, Cst2) 등은 향상되지만 게이트금속층(155)의 단차가 형성된 영역에서 제2절연층(156), 소오스 드레인금속층(157), 제3절연층(158)의 두께가 얇게 형성된다.
그 결과, 실험예는 게이트금속층(155)의 단차가 형성된 영역에 위치하는 제2절연층(156)에 심(seam)이 발생하고, 이 제2절연층(156) 상에 형성된 소오스 드레인금속층(157)에도 심이 발생하며, 소오스 드레인금속층(157) 상에 형성된 제3절연층(158)에도 심이 발생하고, 제3절연층(158) 상에 형성된 화소전극(161)에도 심이 발생한다. 제2절연층(156), 소오스 드레인금속층(157) 및 제3절연층(158)에 발생한 심에 의해, 화소전극(161)과 소오스 드레인금속층(157) 간에 쇼트가 발생하여 결국 제2커패시터(Cst2)가 형성되지 않고 사라진다.
즉, 위와 같은 조건에 의해, 탑게이트형 구동 트랜지스터의 구동 능력이나 제1 및 제2커패시터(Cst1, Cst2)를 형성하는 전극부의 구조적인 문제(구조적 취약부)로 표시 패널의 신뢰성이나 생산 수율이 하락할 수 있는 결과를 초래할 수 있다.
- 제1 실시예 -
도 11 및 도 12는 본 발명의 제1 실시예에 따른 서브 픽셀의 일부를 보여주는 평면도이고, 도 13은 도 11에 도시된 C1-C2영역의 단면도이다.
도 11, 도 12 및 도 13에 도시된 바와 같이, 제1 실시예에서는 구동 트랜지스터(DR)의 반도체층(153M)의 일부를 제1커패시터(Cst1)의 하부전극으로 구성하고, 구동 트랜지스터(DR)의 소오스 드레인금속층(157)의 일부를 제1커패시터(Cst1)의 상부전극으로 구성한다. 그리고, 소오스 드레인금속층(157)의 일부를 제2커패시터(Cst2)의 하부전극으로 구성하고, 화소전극(161)의 일부를 제2커패시터(Cst2)의 상부전극으로 구성한다.
그리고 구동 트랜지스터(DR)의 게이트전극을 구성하는 게이트금속층(155)의 일부를 이용하여 구동 트랜지스터(DR)의 게이트전극과 제1커패시터(Cst1)의 상부전극을 전기적으로 연결한다. 즉, 게이트금속층의 일부(155)는 구동 트랜지스터(DR)의 게이트전극이면서 구동 트랜지스터(DR)의 게이트전극과 제1커패시터(Cst1)의 상부전극을 전기적으로 연결하는 연결전극 역할을 한다. 이하, 구동 트랜지스터(DR)의 반도체층(153M)의 일부인 소오스영역 및 드레인영역은 도체화되어 반도체층이 아닌 도체로 변경된 부분에 해당하는바, 이하에서는 반도체층의 도체영역(153M)으로 명명한다.
그리고, 소오스 드레인금속층(157) 상에 제4절연층(160)이 형성된다. 제4절연층(160)은 유기막으로 하부의 단차를 완화하는 평탄화막의 역할을 한다. 제4절연층(160)과 제3 절연층(158) 상에 화소전극(161)이 형성된다.
실험예의 일부 단면을 참조하여 게이트금속층(155) 부분에 위치하는 구조물에 대해 설명하면 다음과 같다.
제1기판(150a)을 덮는 버퍼층(152) 상에는 반도체층의 도체영역(153M)이 형성된다. 반도체층의 도체영역(153M) 상에는 섬 형태로 위치하는 제1절연층(154)이 형성된다. 제1절연층(154) 상에는 게이트금속층(155)이 형성된다. 게이트금속층(155) 상에는 게이트금속층(155)의 일부를 노출하는 콘택홀을 갖는 제2절연층(156)이 형성된다. 제2절연층(156) 상에는 콘택홀을 통해 게이트금속층(155)에 전기적으로 연결되는 소오스 드레인금속층(157)이 형성된다.
그리고, 소오스 드레인금속층(157) 상에 제3절연층(158)이 형성되고, 제3절연층(158) 상에 제4절연층(160)이 형성된다. 제4절연층(160)은 유기막으로 하부의 단차를 완화하는 평탄화막의 역할을 한다. 제4절연층(160)과 제3 절연층(158) 상에 화소전극(161)이 형성된다.
실험예는 제4절연층(160)이 게이트금속층(155)의 일부만 덮고 게이트금속층(155)의 나머지 영역은 덮지 않는 형상을 갖는다.
제4절연층(160)은 유기 발광층이 형성되는 화소전극(161)이 평탄하게 형성되도록 화소전극(161) 하부의 단차를 평탄하게 완화시키는 역할을 한다. 제4절연층(160)은 화소전극(161) 하부에 위치하되, 유기 발광층이 형성되는 화소전극(161)의 일부 영역에 대응되도록 위치한다. 도면에서 게이트금속층(155)으로부터 제1a스캔라인(GL1a)까지의 영역은 비발광영역으로 화소전극(161)이 평탄화될 필요가 없는 영역이다. 따라서, 실험예의 제4절연층(160)은 도면에서 위쪽에 해당되는 영역부터 게이트금속층(155)의 일부만 덮는 형상으로 형성된다.
제2절연층(156)은 탑게이트형 구동 트랜지스터의 구동 능력 향상과, 반도체층의 도체영역(153M)과 소오스 드레인금속층(157) 간의 제1커패시터(Cst1) 등 고해상도 공정 요건을 만족시키기 위해 두께를 얇게 형성한다. 또한, 제3절연층(158)은 소오스 드레인금속층(157)과 화소전극(161) 간의 제2커패시터(Cst2) 형성을 위해 두께를 얇게 형성한다.
위와 같은 조건에 의해, 탑게이트형 구동 트랜지스터의 구동 능력이나 제1 및 제2커패시터(Cst1, Cst2) 등은 향상되지만 게이트금속층(155)의 단차가 형성된 영역에서 제2절연층(156), 소오스 드레인금속층(157), 제3절연층(158)의 두께가 얇게 형성된다.
그 결과, 실험예는 게이트금속층(155)의 단차가 형성된 영역에 위치하는 제2절연층(156)에 심(seam)이 발생하고, 이 제2절연층(156) 상에 형성된 소오스 드레인금속층(157)에도 심이 발생하며, 소오스 드레인금속층(157) 상에 형성된 제3절연층(158)에도 심이 발생하고, 제3절연층(158) 상에 형성된 화소전극(161)에도 심이 발생한다. 제2절연층(156), 소오스 드레인금속층(157) 및 제3절연층(158)에 발생한 심에 의해, 화소전극(161)과 소오스 드레인금속층(157) 간에 쇼트가 발생하여 결국 제2커패시터(Cst2)가 형성되지 않고 사라진다.
하지만, 본 발명의 제1 실시예에서는 실험예에서 나타난 문제를 해결하기 위해 평탄화막의 역할을 하는 제4절연층(160)을 게이트금속층(155)과 완전히 중첩되도록 형성한다. 보다 자세하게, 제4절연층(160)은 게이트금속층(155)을 완전히 덮고, 제4절연층(160)으로 인해 발생하는 화소전극(161)의 단차가 콘택홀(CH)과 이격되도록 형성한다.
제2절연층(156)은 게이트금속층(155)을 덮기 때문에 게이트금속층(155)의 에지부에서 제1단차(SC1)를 가진다. 제2절연층(156) 상에 형성된 소오스 드레인금속층(157)은 제2절연층(156)의 제1단차(SC1)를 따라 제2단차(SC2)를 가진다. 소오스 드레인금속층(157) 상에 형성된 제3절연층(158)은 소오스 드레인금속층(157)의 제2단차(SC2)를 따라 제3단차(SC3)를 가진다.
본 발명의 제4절연층(160)은 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)를 메우기 위해, 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)를 완전히 덮는 구조로 형성된다. 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)는 게이트금속층(155)의 콘택홀(CH) 주변에서 형성된다. 따라서, 본 발명의 제4절연층(160)은 도 11 및 도 12에 도시된 것처럼 콘택홀(CH) 주변을 완전히 둘러싸는 형상으로 이루어져, 화소전극(161)의 단차가 콘택홀(CH)과 이격되도록 형성된다.
따라서, 본 발명의 제4절연층(160)이 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)를 완전히 덮어 평탄화시킴으로써, 제4절연층(160) 상에 형성된 화소전극(161)이 소오스 드레인금속층(157)과 쇼트나는 것을 방지할 수 있다.
그 결과, 제1 실시예는 콘택홀(CH) 주변에 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)에서 심이 발생하더라도, 제4절연층(160)의 평탄화에 의해 화소전극(161)과 소오스 드레인금속층(157) 간의 쇼트가 발생하지 않으므로 결국 제2커패시터(Cst2)가 사라지는 문제는 해소된다. 즉, 위와 같은 조건에 의해, 탑게이트형 구동 트랜지스터의 구동 능력은 향상되고, 제2커패시터(Cst2)를 형성하는 전극부의 구조적인 문제(구조적 취약부) 또한 해소되므로 표시 패널의 신뢰성이나 생산 수율이 하락할 수 있는 문제는 사라진다.
실험예와 제1실시예의 비교를 통해 알 수 있듯이, 실험예와 같은 문제가 일어나는 이유는 탑게이트형 구동 트랜지스터의 구동 능력을 향상하기 위해 제2절연층(156)과 제3절연층(158)의 두께를 얇게 형성할 때 발생 빈도가 높아진다. 그러므로 본 발명의 제1 실시예는 평탄화막에 해당되는 제4절연층으로 쇼트가 발생하는 영역을 덮음으로써, 제2커패시터를 구성하는 상하 전극 간에 발생할 수 있는 문제를 개선할 수 있는바, 당업자라면 본 발명을 기반으로 다른 레이아웃 형태의 커패시터에도 적용 가능할 것이다.
- 제2 실시예 -
도 14는 본 발명의 제2 실시예에 따른 서브 픽셀의 일부를 보여주는 평면도이고, 도 15은 도 14에 도시된 E1-E2영역의 단면도이며, 도 16은 제2 실시예의 서브 픽셀의 일부를 보여주는 SEM 이미지이다. 하기에서는 전술한 제1 실시예와 중복되는 설명은 생략하기로 한다.
도 14 및 도 15에 도시된 바와 같이, 제2 실시예에서는 구동 트랜지스터(DR)의 반도체층(153M)의 일부를 제1커패시터(Cst1)의 하부전극으로 구성하고, 구동 트랜지스터(DR)의 소오스 드레인금속층(157)의 일부를 제1커패시터(Cst1)의 상부전극으로 구성한다. 그리고, 소오스 드레인금속층(157)의 일부를 제2커패시터(Cst2)의 하부전극으로 구성하고, 화소전극(161)의 일부를 제2커패시터(Cst2)의 상부전극으로 구성한다.
실험예와 제1 실시예의 게이트금속층(155)은 'I'자 형상으로 이루어져 있다. 따라서, 제4절연층(160)의 면적을 크게하여 게이트금속층(155)의 콘택홀(CH) 주변을 제4절연층(160)으로 덮어 제2커패시터(Cst2)의 전극 간의 쇼트를 방지한다. 본 발명의 제2 실시예에서는 제1 실시예와 달리, 게이트금속층(155)을 'I'자 형상이 아닌 수직부와 수평부를 가진 형상으로 형성한다. 따라서, 제4절연층(160)의 면적을 크게할 필요가 없이 게이트금속층(155)의 형상을 변경시키는 것만으로도 제2커패시터(Cst2)의 전극 간의 쇼트를 방지한다.
보다 자세하게, 게이트금속층(155)은 수직부(VEP)와 상기 수직부(VEP)와 교차하는 수평부(HOP)를 포함한다. 수직부(VEP)는 소오스 드레인금속층(157)과 연결되는 콘택홀(CH)이 형성된 영역으로, 데이터라인(DLn1)과 나란하게 배치된다. 수평부(VEP)는 수직부(VEP)와 교차하며 게이트라인(GL1a)과 나란하게 배치된다. 따라서, 본 발명은 수평부(VEP)가 형성된 게이트금속층(155)을 형성하여 게이트금속층(155)이 제4절연층(160)에 모두 중첩되도록 형상을 변경시키는 것만으로도 제2커패시터(Cst2)의 전극 간의 쇼트를 방지할 수 있다.
소오스 드레인금속층(157) 상에 제4절연층(160)이 형성된다. 제4절연층(160)은 게이트금속층(155)과 완전히 중첩되도록 형성한다. 제4절연층(160)은 게이트금속층(155)을 완전히 덮고 제4절연층(160)으로 인해 발생하는 화소전극(161)의 단차를 콘택홀(CH)과 이격되게 형성한다.
제2절연층(156)은 게이트금속층(155)을 덮기 때문에 게이트금속층(155)의 에지부에서 제1단차(SC1)를 가진다. 제2절연층(156) 상에 형성된 소오스 드레인금속층(157)은 제2절연층(156)의 제1단차(SC1)를 따라 제2단차(SC2)를 가진다. 소오스 드레인금속층(157) 상에 형성된 제3절연층(158)은 소오스 드레인금속층(157)의 제2단차(SC2)를 따라 제3단차(SC3)를 가진다.
본 발명의 제4절연층(160)은 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)를 메우기 위해, 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)를 완전히 덮는 구조로 형성된다. 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)는 게이트금속층(155)의 콘택홀(CH) 주변에서 형성된다. 따라서, 본 발명의 제4절연층(160)은 도 14 및 도 15에 도시된 것처럼 게이트 금속층(155)을 완전히 덮고, 제4절연층(160)으로 인해 발생한 화소전극(161)의 단차와 콘택홀(CH)이 이격된 형상으로 이루어진다.
따라서, 도 16에 도시된 바와 같이, 본 발명의 제4절연층(160)이 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)를 완전히 덮어 평탄화시킴으로써, 제4절연층(160) 상에 형성된 화소전극(161)이 소오스 드레인금속층(157)과 쇼트나는 것을 방지할 수 있다.
그 결과, 제2 실시예는 콘택홀(CH) 주변에 제2절연층(156)의 제1단차(SC1), 소오스 드레인금속층(157)의 제2단차(SC2) 및 제3절연층(158)의 제3단차(SC3)에서 심이 발생하더라도, 제4절연층(160)의 평탄화에 의해 화소전극(161)과 소오스 드레인금속층(157) 간의 쇼트가 발생하지 않으므로 결국 제2커패시터(Cst2)가 사라지는 문제는 해소된다. 즉, 위와 같은 조건에 의해, 탑게이트형 구동 트랜지스터의 구동 능력은 향상되고, 제2커패시터(Cst2)를 형성하는 전극부의 구조적인 문제(구조적 취약부) 또한 해소되므로 표시 패널의 신뢰성이나 생산 수율이 하락할 수 있는 문제는 사라진다.
이상 본 발명은 표시 패널을 고해상도(UHD 이상)로 구현할 경우, 서브 픽셀의 한정된 공간 내에 회로를 구성해야 하는 레이아웃 상의 한계 설계치 조건의 상승과 전극층의 단차에 의한 전극 간의 쇼트 발생으로 커패시터가 형성되지 않고 사라지는 문제를 해소할 수 있는 효과가 있다. 또한, 본 발명은 서브 픽셀 내의 전극층의 단차를 절연층으로 완전히 커버하여 커패시터가 유지되도록 취약 구조를 제거 또는 회피하여 표시 패널의 신뢰성이나 생산 수율을 향상하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 스캔 구동부
150: 표시 패널 153: 반도체층
154: 제1절연층 155: 게이트금속층
156: 제2절연층 157: 소오스 드레인금속층
158 : 제3절연층 160 : 제4절연층
161 : 화소전극

Claims (8)

  1. 제1기판;
    상기 제1기판 상에 위치하는 반도체층;
    상기 반도체층 상에 위치하는 제1절연층;
    상기 제1절연층 상에 위치하는 게이트금속층;
    상기 게이트금속층의 일부를 노출하는 콘택홀을 갖는 제2절연층;
    상기 제2절연층 상에 위치하고 상기 콘택홀을 통해 상기 게이트금속층에 전기적으로 연결되는 소오스 드레인금속층;
    상기 소오스 드레인금속층 상에 위치하는 제3절연층;
    상기 제3절연층 상에 위치하는 제4절연층; 및
    상기 제4절연층 상에 일부분이 위치하며, 단차를 갖는 화소전극;을 포함하며,
    상기 제4절연층은 상기 콘택홀을 완전히 덮고, 상기 제4절연층으로 인해 발생하는 상기 화소전극의 단차가 상기 콘택홀과 이격되고,
    상기 제4절연층은 상기 콘택홀 주변을 둘러싸는 형상을 가지는 유기발광표시장치.
  2. 제1 항에 있어서,
    상기 제3 절연층을 사이에 두고 중첩 배치된 상기 소오스 드레인 금속층과 상기 화소전극에 의해 커패시터가 형성되고,
    상기 제4절연층은 유기물로 이루어져 상기 제4절연층 하부를 평탄화하는 평탄화막인 유기발광표시장치.
  3. 제1 항에 있어서,
    상기 제2절연층은 상기 게이트금속층의 에지부에서 제1단차를 가지고, 상기 제4절연층은 상기 제2절연층의 단차를 덮는 유기발광표시장치.
  4. 제3 항에 있어서,
    상기 소오스 드레인금속층은 상기 제2절연층의 제1단차를 따라 제2단차를 가지고, 상기 제4절연층은 상기 소오스 드레인금속층의 제2단차를 덮는 유기발광표시장치.
  5. 제4 항에 있어서,
    상기 제3절연층은 상기 소오스 드레인금속층의 제2단차를 따라 제3단차를 가지고, 상기 제4절연층은 상기 제3절연층의 제3단차를 덮는 유기발광표시장치.
  6. 제1 항에 있어서,
    상기 게이트금속층은 섬(Island) 형상을 가지는 유기발광표시장치.
  7. 삭제
  8. 제1 항에 있어서,
    상기 게이트 금속층은 수평부와 수직부를 포함하며 상기 수평부와 상기 수직부가 연결된 형상으로 이루어진 유기발광표시장치.
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