CN114667559B - 像素电路、显示基板和显示装置 - Google Patents

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Abstract

一种像素电路、显示基板和显示装置，像素电路包括：阈值补偿晶体管(T3)，与第一电源线(VDD1)连接的遮挡件(S)，遮挡件(S)包括：相互连接的第一遮挡部(S1)和第二遮挡部(S2)，数据写入晶体管(T2)，栅极连接栅线(Ga)，第一极连接数据线(Data)，栅线(Ga)沿第一方向延伸，数据写入晶体管(T2)的有源层(T2_p)在基底(SUB)上的正投影与栅线(Ga)在基底(SUB)上的正投影交叠，形成第一交叠区；数据写入晶体管(T2)的第一极与有源层(T2_p)同层设置，数据写入晶体管(T2)的第一极在基底(SUB)上的正投影与第二遮挡部(S2)在基底(SUB)上的正投影交叠，形成第二交叠区；第二交叠区沿第一方向的尺寸小于第一交叠区沿第一方向的尺寸。

Description

像素电路、显示基板和显示装置
技术领域
本公开涉及显示技术领域，具体涉及一种像素电路、显示基板和显示装置。
背景技术
有机发光二极管(organic light emitting diode,OLED)显示器具有自发光、广视角、短反应时间、高发光效率、广色域、低工作电压、面板薄等特点，从而成为国内外非常热门的新兴平面显示器产品。在OLED显示器中，像素电路为发光器件提供驱动电流，以驱动发光器件发光。
发明内容
本公开提出了一种像素电路、显示基板和显示装置。
第一方面，本公开实施例提供一种像素电路，包括：
阈值补偿晶体管，所述阈值补偿晶体管的有源层包括：第一沟道部、第二沟道部和位于所述第一沟道部与所述第二沟道部之间的连接部；
与第一电源线连接的遮挡件，所述遮挡件包括：相互连接的第一遮挡部和第二遮挡部，所述第一遮挡部在基底上的正投影与所述连接部在所述基底上的正投影存在交叠；
数据写入晶体管，所述数据写入晶体管的栅极连接栅线，所述数据写入晶体管的第一极连接数据线，所述栅线沿第一方向延伸，所述数据线沿与第一方向交叉的第二方向延伸，所述数据写入晶体管的有源层在所述基底上的正投影与所述栅线在所述基底上的正投影交叠，形成第一交叠区；所述数据写入晶体管的第一极与有源层同层设置，所述数据写入晶体管的第一极在所述基底上的正投影与所述第二遮挡部在所述基底上的正投影交叠，形成第二交叠区；所述第二交叠区沿所述第一方向的尺寸小于所述第一交叠区沿所述第一方向的尺寸。
在一些实施例中，所述第二遮挡部沿所述第二方向的尺寸小于所述第一交叠区沿所述第一方向的尺寸。
在一些实施例中，所述第一电源线沿所述第二方向延伸，所述第一电源线在所述基底上的正投影与所述第二交叠区之间的距离大于所述第一电源线在所述基底上的正投影与所述第一交叠区之间的距离。
在一些实施例中，所述第二交叠区沿所述第一方向的尺寸与所述第一交叠区沿所述第一方向的尺寸之间的差值在0.3μm～0.7μm之间。
在一些实施例中，所述第二交叠区沿所述第一方向的尺寸在2.5μm～3μm之间。
在一些实施例中，所述数据写入晶体管的第一极包括：第一导电部、第二导电部和第三导电部，所述第一导电部与所述数据线连接，所述第二导电部的一端与所述第一导电部连接，所述第二导电部的另一端与所述第三导电部的一端连接，所述第三导电部的另一端与所述数据写入晶体管的有源层连接，所述第三导电部在所述基底上的正投影与所述第二遮挡部在所述基底上的正投影交叠，所述第三导电部沿所述第二方向延伸，所述第二导电部沿第三方向延伸，所述第三方向与所述第一方向和第二方向均交叉。
在一些实施例中，所述第三导电部的宽度与所述第二导电部的宽度大致相同。
在一些实施例中，所述第一电源线位于所述遮挡件所在层远离所述基底的一侧，所述遮挡件所在层与所述第一电源线所在层之间设置有层间介质层，
所述遮挡件还包括：第三遮挡部，所述第三遮挡部沿所述第二方向延伸，所述第二遮挡部沿所述第一方向延伸，所述第二遮挡部的一端与所述第一遮挡部连接，所述第二遮挡部的另一端与所述第三遮挡部连接，所述第一电源线通过贯穿所述层间介质层的第一过孔与所述第三遮挡部连接。
在一些实施例中，所述第三遮挡部的宽度为所述第二遮挡部宽度的2.5～4倍。
在一些实施例中，所述像素电路还包括：第一复位晶体管和驱动晶体管，所述驱动晶体管的栅极与所述第一复位晶体管的第一极、所述阈值补偿晶体管的第一极连接，所述驱动晶体管的第一极与所述数据写入晶体管的第二极连接，所述驱动晶体管的第二极与所述阈值补偿晶体管的第二极连接，所述第一复位晶体的栅极与复位线连接，所述第一复位晶体管的第二极与初始化信号线连接，
所述第一复位晶体管的第一极和有源层同层设置，所述第三遮挡部在所述基底上的正投影与所述第一复位晶体管的第一极在所述基底上的正投影存在交叠。
在一些实施例中，所述第一复位晶体管的第一极包括依次连接的：第四导电部、第五导电部和第六导电部，所述第四导电部沿所述第二方向延伸，所述第五导电部沿第四方向延伸，所述第四方向与所述第一方向和所述第二方向均交叉，
所述第四导电部在所述基底上的正投影、所述第五导电部在所述基底上的正投影均与所述第三遮挡部在所述基底上的正投影存在交叠，所述第六导电部在所述基底上的正投影与所述第三遮挡部在所述基底上的正投影无交叠，
所述第三遮挡部沿所述第一方向的两端均超出所述第四导电部。
在一些实施例中，所述第二交叠区与所述第四导电部在第一方向上的距离为所述第一交叠区与所述第四导电部在第一方向上的距离的1.05～1.2倍。
在一些实施例中，所述第一复位晶体管的栅极与所述栅线为一体结构，所述栅线位于所述第一复位晶体管的有源层所在层远离所述基底的一侧，所述遮挡件位于所述栅线所在层远离所述基底的一侧，所述第一复位晶体管的有源层与所述栅线所在层之间设置有第一栅绝缘层，所述栅线所在层与所述遮挡件所在层之间设置有第二栅绝缘层，
所述像素电路还包括第一桥接件，所述第一桥接件与所述第一电源线同层设置，所述第一桥接件的一端通过第二过孔与所述第一复位晶体管的第一极连接，所述第一桥接件的另一端通过第三过孔与所述驱动晶体管的栅极连接，所述第二过孔贯穿所述第一栅绝缘层、第二栅绝缘层和所述层间介质层，所述第三过孔贯穿所述层间介质层和所述第二栅绝缘层。
在一些实施例中，所述第一桥接件沿所述第二方向延伸，所述第一桥接件与所述像素电路所连接的数据线之间的距离为相邻两条数据线之间距离的0.4～0.6倍。
在一些实施例中，所述第一复位晶体管的第二极与有源层同层设置，所述初始化信号线与所述遮挡件同层设置，
所述像素电路还包括：第二桥接件，所述第二桥接件与所述第一电源线同层设置，所述第二桥接件的一端通过第四过孔与所述第一复位晶体管的第二极连接，所述第二桥接件的另一端通过第五过孔与所述初始化信号线连接，所述第四过孔贯穿所述第一栅绝缘层、第二栅绝缘层和层间介质层，所述第五过孔贯穿所述层间介质层。
在一些实施例中，所述像素电路还包括：电容，所述电容的第一极板与所述驱动晶体管的栅极为一体结构，所述电容的第二极板位于所述第一极板远离所述基底的一侧，且与所述遮挡件同层设置；所述第二极板与第二电源线形成为一体，所述第二电源线沿所述第一方向延伸，所述第一电源线通过贯穿所述层间介质层的第六过孔与所述电容的第二极板连接。
在一些实施例中，所述第二遮挡部在所述基底上的正投影与所述数据线在所述基底上的正投影形成第三交叠区，所述第二电源线在所述基底上的正投影与所述数据线在所述基底上的正投影形成第四交叠区，所述第三交叠区的面积小于所述第四交叠区的面积。
在一些实施例中，所述数据写入晶体管的有源层和第一极均与所述第一复位晶体管的有源层同层设置，所述数据线与所述第一电源线同层设置，所述数据线通过第七过孔与所述数据写入晶体管的第一极连接，所述第七过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层和所述层间介质层。
在一些实施例中，所述像素电路还包括：第一发光控制晶体管、第二发光控制晶体管和第二复位晶体管，
所述第一发光控制晶体管的栅极与发光控制线连接，所述第一发光控制晶体管的第一极与第一电源线连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极连接；
所述第二发光控制晶体管的栅极与所述发光控制线连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极连接，所述第二发光控制晶体管的第二极与发光器件连接；
所述第二复位晶体管的栅极与所述复位线连接，所述第二复位晶体管的第一极与所述第二发光控制晶体管的第二极连接，所述第二复位晶体管的第二极与所述第一复位晶体管的第二极连接。
在一些实施例中，所述第一发光控制晶体管的第一极与所述第一复位晶体管的有源层同层设置，所述第一电源线通过第八过孔与所述第一发光控制晶体管的第一极连接，所述第八过孔贯穿所述第一栅绝缘层、第二栅绝缘层和层间介质层。
在一些实施例中，所述像素电路还包括：第三桥接件，所述第三桥接件与所述第一电源线同层设置，所述第三桥接件通过第九过孔与所述第二发光控制晶体管的第二极连接，所述第九过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层和所述层间介质层，
所述发光器件设置在所述数据线所在层远离所述基底的一侧，所述数据线所在层与所述发光器件之间设置有平坦化层，所述发光器件通过所述贯穿所述平坦化层的第十过孔与所述第三桥接件连接。
在一些实施例中，所述复位线和所述发光控制线均沿所述第一方向延伸，且均与所述栅线同层设置，所述驱动晶体管在所述基底上的正投影位于所述发光控制线在所述基底上的正投影与所述栅线在所述基底上的正投影之间。
在一些实施例中，所述第一电源线与所述第二交叠区在所述第一方向上存在第一间距，所述像素电路所连接的数据线与所述第二交叠区在所述第一方向上存在第二间距，所述第一间距大于或等于所述第二间距。
在一些实施例中，所述第一交叠区具有靠近所述数据线的第一边界，所述第二交叠区具有靠近所述数据线的第二边界，所述第一边界和所述第二边界位于沿所述第二方向延伸的同一直线上。
第二方面，本公开实施例还提供一种显示基板，包括多个像素，每个像素中设置有上述的像素电路。
第三方面，本公开实施例还提供一种显示装置，包括上述的显示基板。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1为本公开实施例中提供的一种像素电路的电路原理图。
图2为本公开实施例中提供的像素电路的有源半导体层的平面图。
图3为本公开实施例中提供的像素电路的第一栅金属层的平面图。
图4为本公开实施例中提供的像素电路的有源半导体层和第一栅金属层的叠加平面图。
图5为沿图4中A-A’线的剖视图。
图6为本公开实施例中提供的像素电路的第二栅金属层的平面图。
图7为本公开实施例提供的像素电路的有源半导体层、第一栅金属层和第二栅金属层的叠加示意图。
图8为图7中I区域的放大示意图。
图9为图7中J区域的放大示意图。
图10为本公开实施例中提供的层间介质层上的过孔分布示意图。
图11为沿图10中B-B'线的剖视图。
图12为本公开实施例中提供的源漏金属层的平面图。
图13为本公开实施例中提供的有源半导体层、第一栅金属层、第二栅金属层和源漏金属层的叠加示意图。
图14为图13中Q区域的放大图。
图15为沿图13中C-C'线的剖视图。
具体实施方式
为使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合本公开的实施例的附图，对本公开的实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
在OLED显示器中，每个像素中的像素电路为发光器件提供驱动电流，以驱动发光器件发光。其中，同一列像素电路连接同一条数据线，且数据线与像素电路中的一些导电结构之间存在寄生电容，这样就会导致数据线上存在一定的负载，从而导致OLED显示器在显示时，容易产生垂直串扰(V-crosstalk)。
图1为本公开实施例中提供的一种像素电路的电路原理图，如图1所示，像素电路包括：驱动晶体管T1、数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6、第二复位晶体管T7和电容C。其中，驱动晶体管T1的栅极与电容C的第一极、阈值补偿晶体管T3的第一极、第一复位晶体管T6的第一极连接，驱动晶体管T1的第一极与第一发光控制晶体管T4的第二极连接，驱动晶体管T1的第二极与第二发光控制晶体管T5的第一极连接。第一发光控制晶体管T4的栅极和第二发光控制晶体管T5的栅极均与发光控制线EM连接，第一发光控制晶体管T4的第一极与电源线VDD连接，第二发光控制晶体管T5的第二极与发光器件20的第一极连接。数据写入晶体管T2的栅极与栅线Ga连接，数据写入晶体管T2的第一极与数据线Data连接，数据写入晶体管T2的第二极与驱动晶体管T1的第一极连接。阈值补偿晶体管T3的栅极与栅线Ga连接，阈值补偿晶体管T3的第二极与驱动晶体管T1的第二极连接。电容C的第二极与电源线VDD连接。电容C的第一极和第二极分别为电容C的两个极板。第一复位晶体管T6的栅极与复位线Rst连接，第一复位晶体管T6的第二极与初始化信号线Vinit连接，第二复位晶体管T7的栅极与复位线Rst连接，第二复位晶体管T7的第一级与第二发光控制晶体管T5的第二极连接，第二复位晶体管T7的第二极与初始化信号线Vinit连接。
其中，按照晶体管的特性，晶体管可以分为N型晶体管和P型晶体管，为了清楚起见，本公开的实施例以晶体管为P型晶体管(例如，P型MOS晶体管)为例详细阐述了本公开的技术方案，也就是说，在本公开的描述中，驱动晶体管T1、数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6和第二复位晶体管T7等均可以为P型晶体管。然而本公开的实施例的晶体管不限于P型晶体管，本领域技术人员还可以根据实际需要利用N型晶体管(例如，N型MOS晶体管)实现本公开的实施例中的一个或多个晶体管的功能。
需要说明的是，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，薄膜晶体管可以包括氧化物半导体薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中一极为第一极，另一极为第二极，所以本公开的实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。
本公开实施例中的发光器件20可以是LED(Light Emitting Diode，发光二极管)或OLED(Organic Light Emitting Diode，有机发光二极管)在内的电流驱动的发光器件，在本公开实施例中是以OLED为例进行的说明。可选地，发光器件20的第一极为阳极，第二极为阴极。发光器件20的第二极连接电源线VSS。电源线VSS可以提供低电平信号，电源线VDD可以提供高电平信号。
可选地，电源线VDD包括第一电源线VDD1和第二电源线VDD2，第一电源线VDD1和第二电源线VDD2可以连接构成网状结构。
像素电路设置在基底上，像素电路中的各晶体管的有源层同层设置，均位于有源半导体层中；各晶体管的栅极同层设置，均位于第一栅金属层中，第一栅金属层位于有源半导体层远离基底的一侧。电容C的第二极板位于第二栅金属层，第二栅金属层位于第一栅金属层远离基底的一侧。第一电源线VDD位于源漏金属层，源漏金属层位于第二栅金属层远离基底的一侧。需要说明的是，“同层设置”是指两个结构是由同一个材料层经过构图工艺形成的，故二者在在层叠关系上是处于同一个层之中的；但这并不表示二者与基底间的距离必定相同。
有源半导体层可采用半导体材料图案化形成，有源半导体层包括像素电路中各晶体管的有源层和掺杂区图案，同一像素电路中各晶体管的有源层和掺杂区图案一体设置。对于同一个晶体管，该晶体管的有源层两侧均设有掺杂区图案，有源层两侧的掺杂区图案可分别作为晶体管的第一极和第二极。
需要说明的是，有源半导体层可以包括一体形成的低温多晶硅层，掺杂区图案可以通过掺杂等进行导体化以实现各结构的电连接，不同晶体管的有源层之间由掺杂结构隔开。
例如，有源半导体层可采用非晶硅、多晶硅、氧化物半导体材料等制作。上述的掺杂区图案(即，第一极和第二极)可以为对半导体材料掺杂n型杂质或p型杂质后形成的图案。
图2为本公开实施例中提供的像素电路的有源半导体层的平面图，图3为本公开实施例中提供的像素电路的第一栅金属层的平面图，图4为本公开实施例中提供的像素电路的有源半导体层和第一栅金属层的叠加平面图，图5为沿图4中A-A’线的剖视图，图6为本公开实施例中提供的像素电路的第二栅金属层的平面图，图7为本公开实施例提供的像素电路的有源半导体层、第一栅金属层和第二栅金属层的叠加示意图，图8为图7中I区域的放大示意图，图9为图7中J区域的放大示意图，图10为本公开实施例中提供的层间介质层上的过孔分布示意图，图11为沿图10中B-B'线的剖视图，图12为本公开实施例中提供的源漏金属层的平面图，图13为本公开实施例中提供的有源半导体层、第一栅金属层、第二栅金属层和源漏金属层的叠加示意图，图14为图13中Q区域的放大图，图15为沿图13中C-C'线的剖视图。图2中标识出了晶体管T1～T7的有源层T1_p～T7_p，其中，阈值补偿晶体管T3为双栅晶体管，即，具有两个栅极。阈值补偿晶体管T3的有源层T3_p包括：第一沟道部T3_p1、第二沟道部T3_p2和位于第一沟道部T3_p1与第二沟道部T3_p2之间的连接部T3_p3。其中，第一沟道部T3_p和第二沟道部T3_p2为有源半导体层poly与阈值补偿晶体管T3的两个栅极正对的部分。
双栅型阈值补偿晶体管T3的两个沟道部之间的有源半导体层poly在阈值补偿晶体管T3关闭时处于浮置(floating)状态，易受周围线路电压的影响而跳变，从而会影响阈值补偿晶体管T3的漏电流，进而影响发光亮度。
为了保持阈值补偿晶体管T3的连接部T3_p3的电压稳定，如图6和图7所示，像素电路还包括与第一电源线VDD1连接的遮挡件S，该遮挡件S包括：相互连接的第一遮挡部S1和第二遮挡部S2，第一遮挡部S1在基底上的正投影与连接部T3_p3在基底上的正投影存在交叠。设置遮挡件S后，遮挡部S与连接部T3_p3形成电容，遮挡部S可以连接至第一电源线VDD1以获得恒定电压，因此处于浮置状态的连接部T3_p3的电压可以保持稳定。遮挡件S与连接部T3_p3交叠，还可以防止连接部T3_p3被光照而改变特性，例如防止该部分有源半导体层poly的电压发生变化，以防止产生串扰。
结合图2至图5、图13所示，栅线Ga位于有源半导体层poly远离基底SUB的一侧，栅线Ga沿第一方向延伸，数据线Data沿第二方向延伸，第一方向与第二方向交叉，例如，第一方向和第二方向相互垂直。数据写入晶体管T2的有源层T2_p在基底SUB上的正投影与栅线Ga在基底SUB上的正投影交叠，形成第一交叠区(即，图8中数据写入晶体管T2的有源层与栅线Ga的交叠区域)，其中，数据写入晶体管T2的栅极为栅线Ga的一部分，第一交叠区即为数据写入晶体管T2的有源层在基底SUB上的正投影。数据写入晶体管T2的第一极T2_1和第二极分别为有源层两侧进行掺杂后形成的导电结构。数据写入晶体管T2的第一极T2_1在基底SUB上的正投影与第二遮挡部S2在基底SUB上的正投影交叠，形成第二交叠区(即图8中数据写入晶体管T2的第一极T2_1与第二遮挡部S2的重叠区域)，所述第二交叠区沿第一方向的尺寸小于第一交叠区沿第一方向的尺寸。
在本公开实施例中，数据写入晶体管T2的第一极T2_1连接数据线Data，而由于数据写入晶体管T2的第一极T2_1与遮挡件S交叠部分的宽度(即沿第一方向的尺寸)小于数据写入晶体管T2的有源层T2_p的宽度，因此可以减小数据写入晶体管T2的第一极T2_1与遮挡件S之间的寄生电容，从而降低数据线Data的负载，进而改善显示装置的垂直串扰现象。
在一些实施例中，第二交叠区沿第一方向的尺寸与第一交叠区沿第一方向的尺寸之间的差值在0.3μm～0.7μm之间，例如，差值为0.5μm。
例如，第二交叠区沿第一方向的尺寸在2.5μm～3μm之间。
在一些实施例中，请一并结合图2、图7和图8，数据写入晶体管T2的第一极T2_1包括依次连接的：第一导电部E1、第二导电部E2和第三导电部E3。数据线Data与数据写入晶体管T2的第一极T2_1之间设置有绝缘层，数据线Data通过绝缘层上的过孔与第一导电部E1连接，第二导电部E2的一端与第一导电部E1连接，第二导电部E2的另一端与第三导电部E3的一端连接，第三导电部E3的另一端与数据写入晶体管T2的有源层T2_p连接，第三导电部E3在基底SUB上的正投影与第二遮挡部S2在基底SUB上的正投影交叠，第三导电部E3沿第二方向延伸，第二导电部E2沿第三方向延伸，第三方向与第一方向和第二方向均交叉。
可选地，第三导电部E3的宽度与第二导电部E2的宽度大致相同。这里的“大致相同”例如为，二者宽度差不超过1μm。另外，本公开实施例中，某结构的“宽度”是指，该结构在垂直于其延伸方向上的尺寸。
如图2所示，第一复位晶体管T6的第一极T6_1包括依次连接的：第四导电部E4、第五导电部E5和第六导电部E6，第四导电部E4沿第二方向延伸，第五导电部E5沿第四方向延伸，第四方向与第一方向和第二方向均交叉。例如，第四方向与第一方向可以平行或接近平行。
另外，在有源半导体层poly中，数据写入晶体管T2的第二极与第一发光控制晶体管T4的第二极、驱动晶体管T1为一体结构，第二发光控制晶体管T5的第一极、驱动晶体管T1的第二极、阈值补偿晶体管T3的第二极为一体结构，阈值补偿晶体管T3的第一极和第一复位晶体管T6的第一极为一体结构。
如图3至图5所示，第一栅金属层G1包括：各个晶体管T1～T7的栅极、栅线Ga、发光控制线EM和复位线Rst。其中，第一栅金属层G1与有源半导体层poly之间设置有第一栅绝缘层GI1。数据写入晶体管T2的栅极为栅线Ga的一部分，栅线Ga与数据写入晶体管T2的交叠部分即为数据写入晶体管T2的栅极，阈值补偿晶体管T3的栅极与栅线Ga形成为一体结构，其中，阈值补偿晶体管T3的第一个栅极可为栅线Ga与有源半导体层poly交叠的部分，阈值补偿晶体管T3的第二个栅极可为从栅线Ga突出的突出结构P与有源半导体层poly交叠的部分。第一发光控制晶体管T4的栅极可以为发光控制线EM与有源半导体层poly交叠的第一部分，第二发光控制晶体管T5的栅极可以为发光控制线EM与有源半导体层poly交叠的第二部分；第一复位晶体管T6的栅极可以为复位线Rst与有源半导体层poly交叠的第一部分，第二复位晶体管T7的栅极可以为复位线Rst与有源半导体层poly交叠的第二部分。驱动晶体管T1的栅极可以与电容C的第一极板CC1形成为一体结构。
例如，发光控制线EM和复位线Rst均沿第一方向延伸，栅线Ga位于发光控制线EM和复位线Rst之间。
例如，在第二方向上，电容C的第一极板CC1(即驱动晶体管T1的栅极)位于栅线Ga和发光控制线EM之间。从栅线Ga突出的突出结构P位于栅线Ga的远离发光控制线EM的一侧。
例如，如图2至图4所示，在第二方向上，数据写入晶体管T2的栅极、阈值补偿晶体管T3的栅极和第一复位晶体管T6的栅极均位于驱动晶体管T1的栅极的第一侧，第一发光控制晶体管T4的栅极、第二发光控制晶体管T5的栅极以及第二复位晶体管T7的栅极均位于驱动晶体管T1的栅极的第二侧。例如，图2至图4所示的示例中，像素电路的驱动晶体管T1的栅极的第一侧和第二侧为在第二方向上驱动晶体管T1的栅极的彼此相对的两侧。例如，图2和图3所示，驱动晶体管T1的栅极的第一侧可以为驱动晶体管T1的栅极的上侧，驱动晶体管T1的栅极的第二侧可以为驱动晶体管T1的栅极的下侧。所述下侧，例如显示基板的用于绑定驱动芯片的一侧为显示基板的下侧，驱动晶体管T1的栅极的下侧即为，驱动晶体管T1的栅极的更靠近驱动芯片的一侧。所述上侧为下侧的相对侧，例如上侧为驱动晶体管T1的栅极的更远离驱动芯片的一侧。
例如，在一些实施例中，如图2至图3所示，在第一方向上，数据写入晶体管T2的栅极和第一发光控制晶体管T4的栅极均位于驱动晶体管T1的栅极的第三侧，阈值补偿晶体管T3的第一个栅极、第二发光控制晶体管T5的栅极和第二复位晶体管T7的栅极均位于驱动晶体管T1的栅极的第四侧。例如，图2至图4所示的示例中，像素电路的驱动晶体管T1的栅极的第三侧和第四侧为在第一方向上驱动晶体管T1的栅极的彼此相对的两侧。例如，如图2至图4所示，像素电路的驱动晶体管T1的栅极的第三侧可以为驱动晶体管T1的栅极的右侧，像素电路的驱动晶体管T1的栅极的第四侧可以为驱动晶体管T1的栅极的左侧。所述左侧和右侧为相对侧，例如与同一像素电路连接的数据线Data和第一电源线VDD1中，数据线Data在第一电源线VDD1右侧，第一电源线VDD1在数据线Data的左侧。
在一些实施例中，请一并结合图6、图7、图10和图11，第二栅金属层G2位于第一栅金属层G1远离基底SUB的一侧，第一栅金属层G1与第二栅金属层G2之间设置有第二栅绝缘层GI2。
如图6所示，第二栅金属层G2包括初始化信号线Vinit、遮挡件S、电容C的第二极板CC2和第二电源线VDD2。第二电源线VDD2与电容C的第二极板CC2可一体形成，通过第二电源线VDD2与电容C的第二极板CC2，将与第二方向延伸的第一电源线VDD1(后续描述)进行连通，进而在显示基板上形成网格化布线，以降低电阻。电容C的第二极板CC2与电容C的第一极板CC1至少部分重叠以形成电容C。初始化信号线Vinit沿第一方向延伸，发光控制线EM在基底SUB上的正投影位于驱动晶体管T1的正投影与初始化信号线Vinit之间。
遮挡件S包括：第一遮挡部S1、第二遮挡部S2和第三遮挡部S3，第三遮挡部S3沿第二方向延伸，第二遮挡部S2沿第一方向延伸，第二遮挡部S2的一端与第一遮挡部S1连接，第二遮挡部S2的另一端与第三遮挡部S3连接，第一电源线VDD1与第三遮挡部S3连接。
例如，第三遮挡部S3在基底SUB上的正投影与第一复位晶体管T6的第一极T6_1在基底SUB上的正投影存在交叠，从而使第三遮挡部S3与第一复位晶体管T6的第一极T6_1之间形成电容，防止驱动晶体管T1的栅极电压受到其他信号的干扰。
例如，第三遮挡部S3在基底SUB上的正投影与第四导电部E4在基底SUB上的正投影存在交叠，第三遮挡部S3在基底SUB上的正投影与第五导电部E5在基底SUB上的正投影也存在交叠。第三遮挡部S3沿第一方向的两端均超出第四导电部E4，即，第四导电部E4的左右两个边缘均位于第三遮挡部S3的左右两个边缘之间。
在一些实施例中，如图9所示，第二交叠区与第四导电部E4在第一方向上的距离d2为第一交叠区与第四导电部E4在第一方向上的距离d1的1.05～1.2倍，从而进一步减少驱动晶体管T1的栅极电压受到的干扰。例如，d1为5μm～6μm，d2为d1的1.1倍。
在一些实施例中，第三遮挡部S3的宽度可以为第二遮挡部S2宽度的2.5～4倍。例如，第三遮挡部S3的宽度为第二遮挡部S2宽度的3倍。其中，第二遮挡部S2的宽度为第二遮挡部S2沿第二方向的尺寸，而第一遮挡部S1沿第二方向的尺寸可以大于第二遮挡部S2的宽度。
在一些示例中，第二遮挡部S2的宽度可设置得尽量小，从而减小第二遮挡部S2与数据写入晶体管T2的第一极T2_1形成的电容的大小，进而进一步减小数据线Data的负载，以进一步改善显示装置的垂直串扰。
例如，第二遮挡部S2的宽度小于数据写入晶体管T2的有源层T2_p与栅线形成的第一交叠区在第一方向上的尺寸。其中，第二遮挡部S2的宽度为遮挡部S2在第二方向上的尺寸。
例如，第二遮挡部S2在基底SUB上的正投影与数据线Data在基底SUB上的正投影交叠，形成第三交叠区；第二电源线VDD2在基底SUB上的正投影与数据线Data在基底SUB上的正投影交叠，形成第四交叠区，第三交叠区的面积小于第四交叠区的面积。具体地，第二遮挡部S2在第二方向上的尺寸小于第二电源线VDD2在第二方向上的尺寸。
在一些示例中，第二遮挡部S2的宽度与数据线Data的宽度可以近似相等。
在一些实施例中，请一并结合图10至图15，源漏金属层SD位于第二栅金属层G2远离基底SUB的一侧，源漏金属层SD与第二栅金属层G2之间设置有层间介质层ILD。其中，层间介质层ILD上设置有多个过孔，如图10所示，层间介质层ILD上设置有第一过孔V1～第九过孔V9。
其中，第一过孔V1贯穿层间介质层ILD，并暴露出第三遮挡部S3的一部分；第二过孔V2同时贯穿层间介质层ILD、第二栅绝缘层GI2和第一栅绝缘层GI1，并暴露出第一复位晶体管T6的第一极的一部分，例如，第二过孔V2暴露出第六导电部E6的一部分；第三过孔V3同时贯穿层间介质层ILD和第二栅绝缘层GI2，并暴露出驱动晶体管T1的栅极的一部分。其中，电容C的第二极板CC2上形成有环形孔，第三过孔V3穿过第二基板CC2上的环形孔，且与环形孔间隔，从而防止后续在第三过孔V3内形成的导电材料与电容C发生误接触。第四过孔V4同时贯穿第一栅绝缘层GI1、第二栅绝缘层GI2和层间介质层ILD，并暴露出第一复位晶体管T6的第二极的一部分；第五过孔V5贯穿层间介质层ILD，并暴露出初始化信号线Vinit的一部分；第六过孔V6贯穿层间介质层ILD，并暴露出电容C的第二极板CC2的一部分；其中，第六过孔V6的数量可以为一个，也可以为多个。第七过孔V7同时贯穿所述第一栅绝缘层GI1、第二栅绝缘层GI2和层间介质层ILD，并暴露出数据写入晶体管T2的第一极T2_1的一部分。例如，第七过孔V7暴露出第一导电部E1的一部分。第八过孔V8同时贯穿第一栅绝缘层GI1、第二栅绝缘层GI2和层间介质层ILD，并暴露出第一发光控制晶体管T4的第一极的一部分。第九过孔V9同时贯穿第一栅绝缘层GI1、第二栅绝缘层GI2和层间介质层ILD，并暴露出第二发光控制晶体管T5的第二极的一部分。
如图12和图13所示，源漏金属层SD包括：第一电源线VDD1、数据线Data、第一桥接件BR1、第二桥接件BR2和第三桥接件BR3。
例如，第一电源线VDD1通过第一过孔V1与第三遮挡部S3连接。
例如，第一桥接件BR1沿第二方向延伸，第一桥接件BR1的一端通过第二过孔V2与第一复位晶体管T6的第一极连接，另一端通过第三过孔V3与驱动晶体管T1的栅极连接。
其中，第一桥接件BR1、第一复位晶体管T6的第一极、阈值补偿晶体管T3的第一极连接为第一导电结构。在一些示例中，第一桥接件BR1与其所在的像素电路所连接的数据线Data之间的距离为相邻两条数据线Data之间距离的0.4～0.6倍(例如，为0.5倍)。
在一些实施例中，如图14所示，第一电源线VDD1与第二交叠区在第一方向上存在第一间距w1，数据线Data与第二交叠区在第一方向上存在第二间距w2。需要说明的是，第一间距w1是指：第一电源线VDD1在基底SUB上的正投影的靠近第二交叠区的边界与第二交叠区的靠近第一电源线VDD1的边界之间的距离；第二间距w2是指：数据线Data在基底SUB上的正投影的靠近第二交叠区的边界与第二交叠区的靠近数据线Data的边界之间的距离。其中，第一间距w1大于或等于第二间距w2。例如，第一间距w1为第二间距w2的1.5～3倍。在另一些实施例中，第一电源线VDD1在基底SUB上的正投影与第二交叠区之间存在第一间距w1，数据线Data在基底SUB上的正投影与第二交叠区无间隔，即，数据线Data在基板SUB上的正投影与第二交叠区接触或存在交叠。
在一些示例中，第一电源线VDD1在基底SUB上的正投影与第二交叠区之间的距离大于第一电源线VDD1在基底SUB上的正投影与第一交叠区之间的距离，从而增大数据写入晶体管T2的第一极T2_1与上述第一导电结构之间的距离，减小数据写入晶体管T2的第一极T2_1与上述第一导电结构之间的寄生电容，进而减小数据线Data的电压跳变对驱动晶体管T1栅极电位的影响。
应当理解的是，附图中示出了多条第一电源线VDD1，而上述第一电源线VDD1在基底SUB上的正投影与第二交叠区之间的距离、第一电源线VDD1在基底SUB上的正投影与第一交叠区之间的距离，是针对同一个像素电路中的第一交叠区、第二交叠区、以及该像素电路所连接的第一电源线VDD1而言的。
在一些实施例中，第二交叠区沿第一方向的尺寸小于第一交叠区沿第一方向的尺寸，同时，第二交叠区与第四导电部E4在第一方向上的距离d2为第一交叠区与第四导电部E4在第一方向上的距离d1的1.05～1.2倍。
例如，第一交叠区具有靠近数据线Data的第一边界，第二交叠区具有靠近数据线Data的第二边界，第一边界和第二边界位于沿第二方向延伸的同一直线上。也就是说，数据写入晶体管T1的第三导电部E1的右侧边缘与数据写入晶体管T1的有源层T1_p的右侧边缘在同一直线上。
结合图2、图12和图13所示，第二桥接件BR2的一端通过第四过孔V4与第一复位晶体管T6的第二极连接，第二桥接件BR2的另一端通过第五过孔V5与初始化信号线Vinit连接。第一电源线VDD1通过第六过孔V6与电容C的第二极板CC2连接，从而实现第一电源线VDD1与第二电源线VDD2电连接，并形成网格化布线，从而使传输电源信号的信号线的电阻较小，进而提高电源电压的在显示基板的各像素中分布的均匀性。
数据线Data通过第七过孔V7与数据写入晶体管T2的第一极连接。第一电源线VDD1通过第八过孔V8与第一发光控制晶体管T4的第一极连接。第三桥接件BR3通过第九过孔V9与第二发光控制晶体管T5的第二极连接。
在一些实施例中，如图15所示，源漏金属层SD远离基底SUB的一侧设置有平坦化层PLN，发光器件设置在平坦化层PLN远离基底SUB的一侧。平坦化层上设置有第十过孔V10，第十过孔V10暴露出第三桥接件BR3的一部分，发光器件通过平坦化层PLN上的第十过孔V10与第三桥接件BR3连接，从而实现发光器件与第二发光控制晶体管T5的第二极的连接。
其中，发光器件包括沿远离基底SUB的方向设置的：第一电极、发光层和第二电极。平坦化层上设置有像素界定层，像素界定层上设置有像素开口，像素开口暴露出发光器件的第一电极的至少一部分，发光层设置在像素开口中，第一电极通过第十过孔V10连接第三桥接件BR3。
本公开实施例还提供一种显示基板，包括多个像素，每个像素中设置有上述实施例中的像素电路。
例如，多个像素电路排成多行多列，同一行像素电路所连接的栅线为同一条栅线，同一行像素电路所连接的复位线为同一条复位线，同一行像素电路所连接的发光控制线为同一条，同一行像素电路所连接的初始化信号线为同一条初始化信号线，同一列像素电路所连接的第一电源线为同一条第一电源线。
本公开实施例还提供一种显示装置，包括上述显示基板。其中，显示装置可以为OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (25)

1.一种像素电路，包括：
阈值补偿晶体管，所述阈值补偿晶体管的有源层包括：第一沟道部、第二沟道部和位于所述第一沟道部与所述第二沟道部之间的连接部；
与第一电源线连接的遮挡件，所述遮挡件包括：相互连接的第一遮挡部和第二遮挡部，所述第一遮挡部在基底上的正投影与所述连接部在所述基底上的正投影存在交叠；
数据写入晶体管，所述数据写入晶体管的栅极连接栅线，所述数据写入晶体管的第一极连接数据线，所述栅线沿第一方向延伸，所述数据线沿与第一方向交叉的第二方向延伸，所述数据写入晶体管的有源层在所述基底上的正投影与所述栅线在所述基底上的正投影交叠，形成第一交叠区；所述数据写入晶体管的第一极与有源层同层设置，所述数据写入晶体管的第一极在所述基底上的正投影与所述第二遮挡部在所述基底上的正投影交叠，形成第二交叠区；所述第二交叠区沿所述第一方向的尺寸小于所述第一交叠区沿所述第一方向的尺寸；
所述第一电源线沿所述第二方向延伸，所述第一电源线在所述基底上的正投影与所述第二交叠区之间的距离大于所述第一电源线在所述基底上的正投影与所述第一交叠区之间的距离。
2.根据权利要求1所述的像素电路，其中，所述第二遮挡部沿所述第二方向的尺寸小于所述第一交叠区沿所述第一方向的尺寸。
3.根据权利要求1所述的像素电路，其中，所述第二交叠区沿所述第一方向的尺寸与所述第一交叠区沿所述第一方向的尺寸之间的差值在0.3μm～0.7μm之间。
4.根据权利要求1所述的像素电路，其中，所述第二交叠区沿所述第一方向的尺寸在2.5μm～3μm之间。
5.根据权利要求1所述的像素电路，其中，所述数据写入晶体管的第一极包括：第一导电部、第二导电部和第三导电部，所述第一导电部与所述数据线连接，所述第二导电部的一端与所述第一导电部连接，所述第二导电部的另一端与所述第三导电部的一端连接，所述第三导电部的另一端与所述数据写入晶体管的有源层连接，所述第三导电部在所述基底上的正投影与所述第二遮挡部在所述基底上的正投影交叠，所述第三导电部沿所述第二方向延伸，所述第二导电部沿第三方向延伸，所述第三方向与所述第一方向和第二方向均交叉。
6.根据权利要求5所述的像素电路，其中，所述第三导电部的宽度与所述第二导电部的宽度大致相同。
7.根据权利要求1至6中任意一项所述的像素电路，其中，所述第一电源线位于所述遮挡件所在层远离所述基底的一侧，所述遮挡件所在层与所述第一电源线所在层之间设置有层间介质层，
所述遮挡件还包括：第三遮挡部，所述第三遮挡部沿所述第二方向延伸，所述第二遮挡部沿所述第一方向延伸，所述第二遮挡部的一端与所述第一遮挡部连接，所述第二遮挡部的另一端与所述第三遮挡部连接，所述第一电源线通过贯穿所述层间介质层的第一过孔与所述第三遮挡部连接。
8.根据权利要求7所述的像素电路，其中，所述第三遮挡部的宽度为所述第二遮挡部宽度的2.5～4倍。
9.根据权利要求7所述的像素电路，其中，所述像素电路还包括：第一复位晶体管和驱动晶体管，所述驱动晶体管的栅极与所述第一复位晶体管的第一极、所述阈值补偿晶体管的第一极连接，所述驱动晶体管的第一极与所述数据写入晶体管的第二极连接，所述驱动晶体管的第二极与所述阈值补偿晶体管的第二极连接，所述第一复位晶体的栅极与复位线连接，所述第一复位晶体管的第二极与初始化信号线连接，
所述第一复位晶体管的第一极和有源层同层设置，所述第三遮挡部在所述基底上的正投影与所述第一复位晶体管的第一极在所述基底上的正投影存在交叠。
10.根据权利要求9所述的像素电路，其中，所述第一复位晶体管的第一极包括依次连接的：第四导电部、第五导电部和第六导电部，所述第四导电部沿所述第二方向延伸，所述第五导电部沿第四方向延伸，所述第四方向与所述第一方向和所述第二方向均交叉，
所述第四导电部在所述基底上的正投影、所述第五导电部在所述基底上的正投影均与所述第三遮挡部在所述基底上的正投影存在交叠，所述第六导电部在所述基底上的正投影与所述第三遮挡部在所述基底上的正投影无交叠，
所述第三遮挡部沿所述第一方向的两端均超出所述第四导电部。
11.根据权利要求10所述的像素电路，其中，所述第二交叠区与所述第四导电部在第一方向上的距离为所述第一交叠区与所述第四导电部在第一方向上的距离的1.05～1.2倍。
12.根据权利要求9所述的像素电路，其中，所述第一复位晶体管的栅极与所述栅线为一体结构，所述栅线位于所述第一复位晶体管的有源层所在层远离所述基底的一侧，所述遮挡件位于所述栅线所在层远离所述基底的一侧，所述第一复位晶体管的有源层与所述栅线所在层之间设置有第一栅绝缘层，所述栅线所在层与所述遮挡件所在层之间设置有第二栅绝缘层，
所述像素电路还包括第一桥接件，所述第一桥接件与所述第一电源线同层设置，所述第一桥接件的一端通过第二过孔与所述第一复位晶体管的第一极连接，所述第一桥接件的另一端通过第三过孔与所述驱动晶体管的栅极连接，所述第二过孔贯穿所述第一栅绝缘层、第二栅绝缘层和所述层间介质层，所述第三过孔贯穿所述层间介质层和所述第二栅绝缘层。
13.根据权利要求12所述的像素电路，其中，所述第一桥接件沿所述第二方向延伸，所述第一桥接件与所述像素电路所连接的数据线之间的距离为相邻两条数据线之间距离的0.4～0.6倍。
14.根据权利要求12所述的像素电路，其中，所述第一复位晶体管的第二极与有源层同层设置，所述初始化信号线与所述遮挡件同层设置，
所述像素电路还包括：第二桥接件，所述第二桥接件与所述第一电源线同层设置，所述第二桥接件的一端通过第四过孔与所述第一复位晶体管的第二极连接，所述第二桥接件的另一端通过第五过孔与所述初始化信号线连接，所述第四过孔贯穿所述第一栅绝缘层、第二栅绝缘层和层间介质层，所述第五过孔贯穿所述层间介质层。
15.根据权利要求9所述的像素电路，其中，所述像素电路还包括：电容，所述电容的第一极板与所述驱动晶体管的栅极为一体结构，所述电容的第二极板位于所述第一极板远离所述基底的一侧，且与所述遮挡件同层设置；所述第二极板与第二电源线形成为一体，所述第二电源线沿所述第一方向延伸，所述第一电源线通过贯穿所述层间介质层的第六过孔与所述电容的第二极板连接。
16.根据权利要求15所述的像素电路，其中，所述第二遮挡部在所述基底上的正投影与所述数据线在所述基底上的正投影形成第三交叠区，所述第二电源线在所述基底上的正投影与所述数据线在所述基底上的正投影形成第四交叠区，所述第三交叠区的面积小于所述第四交叠区的面积。
17.根据权利要求12所述的像素电路，其中，所述数据写入晶体管的有源层和第一极均与所述第一复位晶体管的有源层同层设置，所述数据线与所述第一电源线同层设置，所述数据线通过第七过孔与所述数据写入晶体管的第一极连接，所述第七过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层和所述层间介质层。
18.根据权利要求12所述的像素电路，其中，所述像素电路还包括：第一发光控制晶体管、第二发光控制晶体管和第二复位晶体管，
所述第一发光控制晶体管的栅极与发光控制线连接，所述第一发光控制晶体管的第一极与第一电源线连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极连接；
所述第二发光控制晶体管的栅极与所述发光控制线连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极连接，所述第二发光控制晶体管的第二极与发光器件连接；
所述第二复位晶体管的栅极与所述复位线连接，所述第二复位晶体管的第一极与所述第二发光控制晶体管的第二极连接，所述第二复位晶体管的第二极与所述第一复位晶体管的第二极连接。
19.根据权利要求18所述的像素电路，其中，所述第一发光控制晶体管的第一极与所述第一复位晶体管的有源层同层设置，所述第一电源线通过第八过孔与所述第一发光控制晶体管的第一极连接，所述第八过孔贯穿所述第一栅绝缘层、第二栅绝缘层和层间介质层。
20.根据权利要求18所述的像素电路，其中，所述像素电路还包括：第三桥接件，所述第三桥接件与所述第一电源线同层设置，所述第三桥接件通过第九过孔与所述第二发光控制晶体管的第二极连接，所述第九过孔贯穿所述第一栅绝缘层、所述第二栅绝缘层和所述层间介质层，
所述发光器件设置在所述数据线所在层远离所述基底的一侧，所述数据线所在层与所述发光器件之间设置有平坦化层，所述发光器件通过所述贯穿所述平坦化层的第十过孔与所述第三桥接件连接。
21.根据权利要求18所述的像素电路，其中，所述复位线和所述发光控制线均沿所述第一方向延伸，且均与所述栅线同层设置，所述驱动晶体管在所述基底上的正投影位于所述发光控制线在所述基底上的正投影与所述栅线在所述基底上的正投影之间。
22.根据权利要求1至6中任意一项所述的像素电路，其中，所述第一电源线与所述第二交叠区在所述第一方向上存在第一间距，所述像素电路所连接的数据线与所述第二交叠区在所述第一方向上存在第二间距，所述第一间距大于或等于所述第二间距。
23.根据权利要求1至6中任意一项所述的像素电路，其中，所述第一交叠区具有靠近所述数据线的第一边界，所述第二交叠区具有靠近所述数据线的第二边界，所述第一边界和所述第二边界位于沿所述第二方向延伸的同一直线上。
24.一种显示基板，包括多个像素，每个像素中设置有权利要求1至23中任意一项所述的像素电路。
25.一种显示装置，包括权利要求24所述的显示基板。
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