CN103715202B - 阵列基板及其制备方法、显示装置 - Google Patents

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Abstract

本发明实施例公开了一种阵列基板及其制备方法、显示装置，涉及显示领域，能够提高开口率，并改善栅线因连接电阻增加导致的栅信号延迟。本发明提供的阵列基板，包括：基板，设置在基板上的公共电极，还包括：栅线；与所述栅线同层，且平行于所述栅线设置的公共电极线；所述栅线包括：多个间断分布的独立部分，所述独立部分通过搭桥相互连接；所述公共电极线经所述栅线的间断处直接与所述公共电极电连接。

Description

阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
高级超维场开关技术（Advanced-Super Dimensional Switching，简称：ADS）通过同一平面内像素电极或公共电极边缘所产生的平行电场以及像素电极与公共电极间产生的纵向电场形成多维电场，使液晶盒内像素电极或公共电极之间、像素电极或公共电极正上方所有取向液晶分子都能够产生旋转转换，从而提高了平面取向系液晶工作效率并增大了透光效率。高级超维场开关技术可以提高TFT-LCD画面品质，具有高透过率、宽视角、高开口率、低色差、低响应时间、无挤压水波纹（push Mura）波纹等优点。
ADS模式显示装置由彩膜基板和ADS阵列基板对盒而成，如图1所示，ADS阵列基板包括：基板，设置在基板上的薄膜晶体管、像素电极11和公共电极12，像素电极11在上为狭缝电极，公共电极12在下为板式电极。制备时，源漏金属层形成薄膜晶体管的源/漏极172以及数据线171；栅金属层形成栅线13（栅线13的一部分充当薄膜晶体管的栅极）和公共电极线14，同时还需形成栅连接区141（Gate pad），然后利用第二透明导电层（2nd ITO，用以形成像素电极11）形成连接线15。连接线15在栅连接区141（Gate pad）通过过孔16将公共电极线14和公共电极12电连接。公共电极线14与栅线13设置在不同层，会增加工序，但是设置在同一层，公共电极线14以及栅连接区141（Gate pad）的存在会导致开口率减少；另外，公共电极线14与公共电极12连接时存在过孔，会使得栅线的连接电阻会增加。
发明内容
本发明的实施例提供一种阵列基板及其制备方法、显示装置，可提高开口率，并改善栅线因连接电阻增加导致的栅信号延迟。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，本发明的实施例提供一种阵列基板，包括：基板，设置在基板上的公共电极，还包括：
栅线；与所述栅线同层，且平行于所述栅线设置的公共电极线；
所述栅线包括：多个间断分布的独立部分，所述独立部分通过搭桥相互连接；所述公共电极线经所述栅线的间断处直接与所述公共电极电连接。
优选地，所述公共电极线上折，且，所述公共电极线的上折部分位于所述栅线的间断处。
优选地，所述阵列基板还包括：薄膜晶体管；所述搭桥与所述薄膜晶体管的源/漏极同层设置。
可选地，所述搭桥与所述像素电极同层设置，或者，所述搭桥与所述公共电极同层设置。
进一步地，所述阵列基板还包括：隔着绝缘层重叠在所述独立部分上方的并联线，且，
所述并联线的两端分别与所述独立部分电连接。
可选地，所述阵列基板还包括：薄膜晶体；所述并联线与所述薄膜晶体管的源/漏极同层设置。
本发明实施例还提供一种显示装置，包括所述的任一阵列基板。
另一方面，本发明的实施例还提供一种阵列基板的制备方法，包括：
S1、栅金属层制程，形成栅极、栅线和公共电极线；
S2、薄膜晶体管制程，形成薄膜晶体管的栅绝缘层、半导体层、源极和漏极，以及数据线；
S3、形成公共电极的制程，所述公共电极与所述公共电极线电连接；
S4、形成钝化保护层的制程；
S5、形成像素电极的制程；
步骤S1中形成的所述栅线包括多个间断分布的独立部分，步骤S1中形成的所述公共电极线经所述栅线的间断处延伸至所述公共电极的预设位置；
步骤S2中或者步骤S5中还形成搭桥，步骤S1中形成的独立部分通过搭桥相互连接；当采用在步骤S2中形成搭桥时，步骤S2中通过构图工艺在源漏金属层上，形成薄膜晶体管的源极、漏极和数据线时，还同步在所述独立部分的上方形成搭桥，所述搭桥的两端分别与相邻的两个所述独立部分电连接；当采用在步骤S5中形成搭桥时，步骤S5具体为：
形成透明导电膜，并通过构图工艺形成像素电极，同时在所述独立部分的上方形成搭桥，所述搭桥的两端分别与相邻的两个所述独立部分电连接。
具体地，所述搭桥的两端分别与相邻的两个所述独立部分电连接，具体为：
所述搭桥的两端分别通过过孔与相邻的两个所述独立部分电连接。
进一步地，步骤S5中形成搭桥时，步骤S2中通过构图工艺在源漏金属层上，除形成薄膜晶体管的源极、漏极和数据线外，还同步在所述独立部分的上方形成并联线，所述并联线的两端分别通过过孔与所述独立部分相连接。
本发明实施例提供的阵列基板及其制备方法、显示装置，所述栅线设置成多个间断分布的独立部分，再通过搭桥将所述独立部分相互连接，这样，公共电极线经过栅线间断处直接与公共电极电连接，与现有技术相比，省去了为连接公共电极线和公共电极而设的栅连接区（Gate pad）和过孔，因而可提高开口率，并改善栅线因连接电阻增加导致的栅信号延迟。其中，所述栅线间断处位于搭桥下方，特指相邻的两个独立部分之间的间隙。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为现有的ADS模式阵列基板的结构示意图；
图2为本发明实施例一提供的阵列基板的栅金属层结构示意图一；
图3为本发明实施例一提供的阵列基板的栅金属层结构示意图二；
图4为本发明实施例一第一种具体实施方式提供的阵列基板的结构示意图；
图5为本发明实施例一第二种具体实施方式提供的阵列基板的结构示意图一；
图6为本发明实施例一第二种具体实施方式提供的阵列基板的结构示意图二；
图7为本发明实施例二提供的阵列基板制备方法流程图。
附图标记
11-像素电极，12-公共电极，13-栅线，14-公共电极线，141-栅连接区，
15-连接线，16-过孔，171-数据线，172-源/漏极，152-搭桥，
131-薄膜晶体管的栅极，130-独立部分，142-上折部分，153-并联线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
实施例一
本发明实施例提供一种阵列基板，该阵列基板包括：基板，设置在基板上的公共电极，还包括：栅线；以及与所述栅线同层，且平行于所述栅线设置的公共电极线；如图2所示，所述栅线包括：多个间断分布的独立部分130，独立部分130通过搭桥相互连接；公共电极线14经栅线的间断处直接与公共电极12电连接。
本实施例提供一种用于平面场显示装置的阵列基板，所述阵列基板设置有像素电极和公共电极，以及控制显示信号加载的薄膜晶体管；就膜层结构而言，所述阵列基板一般包括基板，设置在基板上的栅金属层（用于形成栅线和薄膜晶体管的栅极），栅绝缘层，半导体层，源漏金属层（用于形成数据线和薄膜晶体管的源极和漏极），层间绝缘层，第一透明导电层，钝化保护层，第二透明导电层，其中，第一透明导电层和第二透明导电层分别用于形成像素电极和公共电极。
为便于理解，图2中仅示出公共电极12和栅金属层，本实施例所述栅金属层包括栅线和公共电极线14，所述栅线包括多个间断分布的独立部分130，独立部分130通过搭桥（图中未示出）相互连接；公共电极线14经栅线的间断处直接与公共电极12电连接。其中，独立部分130还包括薄膜晶体管的栅极131。
需要说明的是，本实施例所述栅线间断处位于搭桥下方，特指相邻两个独立部分130之间的间隙。
与现有技术相比，本发明实施例省去了为连接公共电极线和公共电极而设的栅连接区（Gate pad）和过孔，因而可提高开口率，减小栅线的连接电阻，进而改善因连接电阻增加导致的栅信号延迟。
优选地，本实施例还可加大相邻独立部分130的间隙，同时使公共电极线14上折，如图3所示（仅示出公共电极12和栅金属层），公共电极线14的上折部分分布在栅线的间断处。具体而言，在相邻两个独立部分130的间隙，部分公共电极线14向上弯折，上折部分142分出一支路与公共电极12相连，另一支路隐藏在栅线搭桥的遮挡位置，从而减小金属走线占用面积，进一步提高开口率。
可以理解的是，本发明实施例中用以连接独立部分130组成栅线的搭桥，可以是阵列基板上本领域技术人员所熟知的任意导电膜层，或新增设的专门用以形成所述搭桥的导电膜层。例如，本实施例所述搭桥可以与薄膜晶体管的源/漏极同层设置，也可以与基板上的像素电极或公共电极同层设置。所述搭桥与像素电极或公共电极同层设置时，所述搭桥为透明导电材质。因此，本发明实施例对形成搭桥的膜层以及形成方式不做具体限定。
为了本领域技术人员更好的理解本发明实施例提供的阵列基板的结构，下面通过具体的实施例对本发明提供的阵列基板进行详细说明。
如图4所示，本实施例的第一种具体实施方式中，所述阵列基板上设置有像素电极11、公共电极12、薄膜晶体管、栅线、公共电极线14与数据线171；栅线与数据线171纵横交错形成像素区域，像素电极11和公共电极12设置在像素区域，薄膜晶体管设置在栅线与数据线171的交叉位置。
其中，栅线如图3所示包括多个间断分布的独立部分130，由栅金属层形成，独立部分130通过搭桥152相互连接形成可导通的栅线，如图4所示，其中搭桥152与薄膜晶体管的源/漏极172同层设置。公共电极线14与栅线平行设置，且部分公共电极线14上折，上折部分142分出一支路与公共电极12直接相连，另一支路隐藏在搭桥152的遮挡位置。
如图5所示，本实施例的第二种具体实施方式中，所述栅线包括多个间断分布的独立部分130（独立部分130可参考图2所示），独立部分130通过搭桥152相互连接，搭桥152与像素电极11同层设置。公共电极线14与栅线平行设置，且公共电极线14通过搭桥152下方的栅线间断处与公共电极12直接相连。
进一步，如图6所示，本实施方式中所述阵列基板还可包括：隔着绝缘层重叠在独立部分130上方的并联线153，且，并联线153的两端分别与独立部分130电连接。优选的，并联线153的两端分别通过过孔与独立部分130相连接。
独立部分130通过搭桥152相互连接形成可导通的栅线，为降低栅线电阻（主要是降低因ITO搭桥增加的栅线电阻），避免栅信号延迟，在部分（或全部）独立部分130的上方隔着绝缘层设置一并联线153，且，并联线153两端通过过孔连接在独立部分130上，即并联线153与独立部分130并联。
其中，搭桥152、并联线153可分别通过独立设置的过孔按上述要求与独立部分130连接，当然也可以共用过孔。优选地，如图6所示，每个独立部分130上只需设置两个过孔，搭桥152、并联线153和独立部分130在过孔处实现电连接。
本发明实施例将栅线设置成间断分布的独立部分，公共电极线通过栅线间断处直接连接至公共电极，省去了为连接公共电极线和公共电极而设的栅连接区（Gate pad）和过孔，因而可提高开口率，减小栅线的连接电阻，进而改善因连接电阻增加导致的栅信号延迟。另一方面，本实施例通过独立部分加搭桥的连接方式形成栅线，为避免栅线电阻增加，又在独立部分130上方隔着绝缘层设置并联线153，并联线153与独立部分130并联，可降低栅线电阻，改善因栅线电阻增加导致的栅信号延迟。
需要说明的是，本实施例所述阵列基板虽然以底栅结构的薄膜晶体管为例，但对于顶栅结构的薄膜晶体管同样适用，对于顶栅结构的薄膜晶体管，本领域技术人员可以根据实际情况选择上方或下方的导电层（一般为金属层或电极层）形成搭桥。
本发明实施例还提供一种显示装置，其包括上述任意一种阵列基板。所述显示装置可提高开口率，并改善栅线因连接电阻增加导致的栅信号延迟，从而获得更高的显示品质。所述显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件
实施例二
另一方面，本发明的实施例还提供一种阵列基板的制备方法，如图7所示，该方法包括：
S1、栅金属层制程，形成栅极、栅线和公共电极线；其中，本步骤中形成的栅线包括多个间断分布的独立部分，形成的所述公共电极线经所述栅线的间断处延伸至公共电极的预设位置；
S2、薄膜晶体管制程，形成薄膜晶体管的栅绝缘层、半导体层、源极和漏极，以及数据线；其中，本步骤中通过构图工艺在源漏金属层上，形成薄膜晶体管的源极、漏极和数据线时，还同步在独立部分的上方形成搭桥，所述搭桥的两端分别与相邻的两个所述独立部分电连接。
S3、形成公共电极的制程，所述公共电极与所述公共电极线电连接；
S4、形成钝化保护层的制程；
S5、形成像素电极的制程；
本实施例所述阵列基板制备方法，步骤S1中栅金属层的图形与现有技术存在差别，步骤S1中形成的栅线包括多个间断分布的独立部分，形成的公共电极线经栅线的间断处延伸至公共电极的预设位置；步骤S2中通过构图工艺在源漏金属层上形成薄膜晶体管的源极、漏极和数据线时，还同步在所述独立部分的上方形成搭桥，所述搭桥的两端分别与相邻的两个所述独立部分电连接，除此之外，其余步骤与现有技术大致类似，在此不再赘述。
本发明实施例所述阵列基板制备方法，省去了为连接公共电极线和公共电极而设的栅连接区（Gate pad）和过孔，因而可提高开口率，减小栅线的连接电阻，进而改善因连接电阻增加导致的栅信号延迟。
优选地，步骤S1中形成的公共电极线上折，公共电极线的上折部分位于栅线的间断处，可进一步提高开口率。
另外，本实施例也可以不在步骤S2中形成搭桥，而改在步骤S5中形成搭桥，当采用在步骤S5中形成搭桥时，步骤S5具体为：形成透明导电膜，并通过构图工艺形成像素电极，同时在所述独立部分的上方形成搭桥，所述搭桥的两端分别与相邻的两个所述独立部分电连接。具体实施时，所述搭桥的两端可分别通过过孔与相邻的两个所述独立部分电连接。
进一步地，若步骤S5中形成搭桥时，步骤S2中通过构图工艺在所述源漏金属层上，除形成薄膜晶体管的源极、漏极和数据线外，还可同步在独立部分的上方形成并联线，所述并联线的两端分别通过过孔与所述独立部分相连接。
本发明实施例提供的阵列基板制备方法，在栅金属层形成栅线时，只形成多个间断分布的独立部分，形成的所述公共电极线经所述栅线的间断处延伸至公共电极的预设位置；在后续形成薄膜晶体管的源/漏极或像素电极时，再同步形成搭桥，将所述独立部分相互连接形成栅线，这样，与现有技术相比，可省去为连接公共电极线和公共电极而设的栅连接区（Gate pad）和过孔，因而可提高开口率，并改善栅线因连接电阻增加导致的栅信号延迟。其中，所述栅线间断处位于搭桥下方，特指相邻的两个独立部分之间的间隙。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于设备实施例，所以描述得比较简单，相关之处参见设备实施例的部分说明即可。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种阵列基板，包括：基板，设置在基板上的公共电极，其特征在于，还包括：栅线；与所述栅线同层，且平行于所述栅线设置的公共电极线；
所述栅线包括：多个间断分布的独立部分，所述独立部分通过搭桥相互连接；
所述公共电极线经所述栅线的间断处直接与所述公共电极电连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述公共电极线上折，且，所述公共电极线的上折部分位于所述栅线的间断处。
3.根据权利要求1或2所述的阵列基板，其特征在于，还包括：薄膜晶体管；
所述搭桥与所述薄膜晶体管的源/漏极同层设置。
4.根据权利要求1所述的阵列基板，其特征在于，还包括：像素电极；
所述搭桥与所述像素电极同层设置，或者，所述搭桥与所述公共电极同层设置。
5.根据权利要求4所述的阵列基板，其特征在于，还包括：隔着绝缘层重叠在所述独立部分上方的并联线，且，
所述并联线的两端分别与同一个所述独立部分电连接。
6.根据权利要求5所述的阵列基板，其特征在于，还包括：薄膜晶体管；
所述并联线与所述薄膜晶体管的源/漏极同层设置。
7.一种显示装置，其特征在于，包括：权利要求1-6任一项所述的阵列基板。
8.一种阵列基板的制备方法，包括：
步骤S1、栅金属层制程，形成栅极、栅线和公共电极线；
步骤S2、薄膜晶体管制程，形成薄膜晶体管的栅绝缘层、半导体层、源极和漏极，以及数据线；
步骤S3、形成公共电极的制程，所述公共电极与所述公共电极线电连接；
步骤S4、形成钝化保护层的制程；
步骤S5、形成像素电极的制程；其特征在于，
步骤S1中形成的所述栅线包括多个间断分布的独立部分，步骤S1中形成的所述公共电极线经所述栅线的间断处延伸至所述公共电极的预设位置；
步骤S2中或者步骤S5中还形成搭桥，步骤S1中形成的独立部分通过搭桥相互连接；当采用在步骤S2中形成搭桥时，步骤S2中通过构图工艺在源漏金属层上，形成薄膜晶体管的源极、漏极和数据线时，还同步在所述独立部分的上方形成搭桥，所述搭桥的两端分别与相邻的两个所述独立部分电连接；当采用在步骤S5中形成搭桥时，步骤S5具体为：
形成透明导电膜，并通过构图工艺形成像素电极，同时在所述独立部分的上方形成搭桥，所述搭桥的两端分别与相邻的两个所述独立部分电连接。
9.根据权利要求8所述的制备方法，其特征在于，所述搭桥的两端分别与相邻的两个所述独立部分电连接，具体为：
所述搭桥的两端分别通过过孔与相邻的两个所述独立部分电连接。
10.根据权利要求8所述的制备方法，其特征在于，步骤S5中形成搭桥时，步骤S2中通过构图工艺在源漏金属层上，除形成薄膜晶体管的源极、漏极和数据线外，还同步在所述独立部分的上方形成并联线，所述并联线的两端分别通过过孔与同一个所述独立部分相连接。
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