JP3007025B2 - アクティブマトリクス型液晶表示装置及びその製造方法 - Google Patents
アクティブマトリクス型液晶表示装置及びその製造方法Info
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Classifications
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置、特に
静電耐圧の優れたアクティブマトリクス型液晶表示装置
及びその製造方法に関する。
静電耐圧の優れたアクティブマトリクス型液晶表示装置
及びその製造方法に関する。
【０００２】
【従来の技術】図７に、スイッチング素子として薄膜ト
ランジスタ（以下ＴＦＴと略称する）を有するアクティ
ブマトリクス型液晶表示装置２００の構成の一例を模式
的に示す。液晶表示装置２００は、マトリクス状に配置
されたＴＦＴ２及びＴＦＴ２のドレイン電極に接続され
た絵素容量１を有する。絵素容量１は、絵素電極、対向
電極、絵素電極と対向電極の間に狭持された液晶層とに
よって形成される液晶容量１ａと、液晶容量１ａと並列
に設けられた補助容量１ｂとから形成される。補助容量
１ｂの他端は絵素容量配線４に接続され、液晶容量１ａ
の他端は対向基板基板上の対向電極に接続されている。
ＴＦＴ２のゲート電極にはゲート信号線３が、ＴＦＴ２
のソース電極にはソース信号線５が、それぞれ接続され
ている。ＴＦＴ２のＯＮ／ＯＦＦ状態は、ゲート信号線
３に供給されるデータ信号によって切り換えられる。Ｔ
ＦＴ２がＯＮ状態のときに、ソース信号線５を介してソ
ース電極に供給されるビデオ信号電圧が絵素容量１に印
加される。
ランジスタ（以下ＴＦＴと略称する）を有するアクティ
ブマトリクス型液晶表示装置２００の構成の一例を模式
的に示す。液晶表示装置２００は、マトリクス状に配置
されたＴＦＴ２及びＴＦＴ２のドレイン電極に接続され
た絵素容量１を有する。絵素容量１は、絵素電極、対向
電極、絵素電極と対向電極の間に狭持された液晶層とに
よって形成される液晶容量１ａと、液晶容量１ａと並列
に設けられた補助容量１ｂとから形成される。補助容量
１ｂの他端は絵素容量配線４に接続され、液晶容量１ａ
の他端は対向基板基板上の対向電極に接続されている。
ＴＦＴ２のゲート電極にはゲート信号線３が、ＴＦＴ２
のソース電極にはソース信号線５が、それぞれ接続され
ている。ＴＦＴ２のＯＮ／ＯＦＦ状態は、ゲート信号線
３に供給されるデータ信号によって切り換えられる。Ｔ
ＦＴ２がＯＮ状態のときに、ソース信号線５を介してソ
ース電極に供給されるビデオ信号電圧が絵素容量１に印
加される。
【０００３】また、ゲート信号線３およびソース信号線
５に設けられたそれぞれの端子７の間に、短絡配線６が
形成されている。短絡配線６は、ゲート信号線３間、ソ
ース信号線５間、およびソース信号線５とゲート信号線
３とを電気的に接続しており、そのことによって、ＴＦ
Ｔ２が静電気によって破壊されるのを防止する。この静
電気は、液晶表示装置の製造工程におけるアクティブマ
トリクス基板（スイッチグ素子が形成されている基板）
のハンドリング、特に、静電気は駆動用ＩＣの実装工程
において発生する。
５に設けられたそれぞれの端子７の間に、短絡配線６が
形成されている。短絡配線６は、ゲート信号線３間、ソ
ース信号線５間、およびソース信号線５とゲート信号線
３とを電気的に接続しており、そのことによって、ＴＦ
Ｔ２が静電気によって破壊されるのを防止する。この静
電気は、液晶表示装置の製造工程におけるアクティブマ
トリクス基板（スイッチグ素子が形成されている基板）
のハンドリング、特に、静電気は駆動用ＩＣの実装工程
において発生する。
【０００４】上記の構成において、短絡配線６をゲート
信号線３やソース信号線５の材料と同じ材料を用いて形
成すると、短絡配線６の抵抗が低すぎ、ゲート信号線
３、ソース信号線５を介してＴＦＴ２に入力される信号
の電圧が影響され、表示品質の低下を招くという問題が
あった。すなわち、それぞれのゲート信号線３およびソ
ース信号線５を介してＴＦＴ２に所望の電圧を印加する
ためには、短絡配線６の抵抗をある程度高抵抗に設定す
る必要がある。このために、例えば、特開昭６２−６５
４５５号公報は、短絡抵抗６をｎ型のアモルファスＳｉ
を用いて形成することを開示している。
信号線３やソース信号線５の材料と同じ材料を用いて形
成すると、短絡配線６の抵抗が低すぎ、ゲート信号線
３、ソース信号線５を介してＴＦＴ２に入力される信号
の電圧が影響され、表示品質の低下を招くという問題が
あった。すなわち、それぞれのゲート信号線３およびソ
ース信号線５を介してＴＦＴ２に所望の電圧を印加する
ためには、短絡配線６の抵抗をある程度高抵抗に設定す
る必要がある。このために、例えば、特開昭６２−６５
４５５号公報は、短絡抵抗６をｎ型のアモルファスＳｉ
を用いて形成することを開示している。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来技術のように、入力信号線を接続する短絡配線６を
非晶質ｎ＋Ｓｉで形成した場合には、静電耐圧を改善す
る効果が十分ではないという問題があった。本願発明者
は、この原因を詳細に検討した結果、以下のことが明ら
かとなった。ＣＶＤ法によって形成された非晶質ｎ＋Ｓ
ｉの比抵抗は約１ｋΩcmであり、厚さ５０ｎｍの薄膜の
シート抵抗は２００ＭΩとなる。従って非晶質ｎ＋Ｓｉ
を用いて、長さ１００μｍ程度の短絡抵抗を形成した場
合、短絡配線６の抵抗値（隣接する入力信号線間におけ
る抵抗値）が数十ＭΩとなる。この抵抗値は高すぎて、
静電現象によって発生した電荷が入った場合の放電の特
性が十分ではないため、十分な静電耐圧改善の効果が得
られなかった。
従来技術のように、入力信号線を接続する短絡配線６を
非晶質ｎ＋Ｓｉで形成した場合には、静電耐圧を改善す
る効果が十分ではないという問題があった。本願発明者
は、この原因を詳細に検討した結果、以下のことが明ら
かとなった。ＣＶＤ法によって形成された非晶質ｎ＋Ｓ
ｉの比抵抗は約１ｋΩcmであり、厚さ５０ｎｍの薄膜の
シート抵抗は２００ＭΩとなる。従って非晶質ｎ＋Ｓｉ
を用いて、長さ１００μｍ程度の短絡抵抗を形成した場
合、短絡配線６の抵抗値（隣接する入力信号線間におけ
る抵抗値）が数十ＭΩとなる。この抵抗値は高すぎて、
静電現象によって発生した電荷が入った場合の放電の特
性が十分ではないため、十分な静電耐圧改善の効果が得
られなかった。
【０００６】また、非晶質ｎ＋Ｓｉを用いて、十分に低
抵抗の短絡配線を形成しようとした場合、表示品質が低
下するという問題があった。これは、以下のことに起因
していることが分かった。非晶質ｎ＋Ｓｉを形成するた
めに注入される不純物であるリン（Ｐ）の非晶質Ｓｉ中
での活性化率の絶対値は低い。従って、成膜プロセス等
のプロセス条件のばらつきによって、活性化されるＰイ
オンの濃度のばらつきが大きい。その結果、平均値に比
べて１桁以上低い抵抗値を有する短絡配線が形成される
ことがある。短絡配線の抵抗値が低すぎると、ゲート信
号線またはソース信号線を介してＴＦＴ２に印加される
電圧のレベルが所望のレベルよりも低下し、表示不良を
引き起こすとうい問題がある。特に、ソース信号線５間
に形成された短絡配線の抵抗値が低い場合、短絡配線の
抵抗値に応じて、ソース信号線５およびＴＦＴ２を介し
て絵素容量１に印加される電圧のレベルが所望のレベル
から変動するので、表示ムラを招く。
抵抗の短絡配線を形成しようとした場合、表示品質が低
下するという問題があった。これは、以下のことに起因
していることが分かった。非晶質ｎ＋Ｓｉを形成するた
めに注入される不純物であるリン（Ｐ）の非晶質Ｓｉ中
での活性化率の絶対値は低い。従って、成膜プロセス等
のプロセス条件のばらつきによって、活性化されるＰイ
オンの濃度のばらつきが大きい。その結果、平均値に比
べて１桁以上低い抵抗値を有する短絡配線が形成される
ことがある。短絡配線の抵抗値が低すぎると、ゲート信
号線またはソース信号線を介してＴＦＴ２に印加される
電圧のレベルが所望のレベルよりも低下し、表示不良を
引き起こすとうい問題がある。特に、ソース信号線５間
に形成された短絡配線の抵抗値が低い場合、短絡配線の
抵抗値に応じて、ソース信号線５およびＴＦＴ２を介し
て絵素容量１に印加される電圧のレベルが所望のレベル
から変動するので、表示ムラを招く。
【０００７】本発明は上記課題に鑑みてなされたもので
あり、その目的とするところは、静電耐圧に優れ、且つ
優れた表示品質の画像を表示できるアクティブマトリク
ス型液晶表示装置及びその製造方法を提供することにあ
る。
あり、その目的とするところは、静電耐圧に優れ、且つ
優れた表示品質の画像を表示できるアクティブマトリク
ス型液晶表示装置及びその製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示装置は、複数のゲート信号線と、該複
数のゲート信号線と交差する複数のソース信号線と、該
複数のゲート信号線及び該複数のソース信号線のそれぞ
れの交差部に設けられスイッチング素子と、該スイッチ
ング素子に接続された絵素電極とを有する第１の基板
と、対向電極を有する第２の基板と、該第１および第２
の基板との間に狭持された液晶層と、を有するアクティ
ブマトリクス型液晶表示装置であって、少なくとも該複
数のゲート信号線は、微結晶ｎ＋Ｓｉから形成された短
絡配線で接続されており、そのことによって上記目的が
達成される。
リクス型液晶表示装置は、複数のゲート信号線と、該複
数のゲート信号線と交差する複数のソース信号線と、該
複数のゲート信号線及び該複数のソース信号線のそれぞ
れの交差部に設けられスイッチング素子と、該スイッチ
ング素子に接続された絵素電極とを有する第１の基板
と、対向電極を有する第２の基板と、該第１および第２
の基板との間に狭持された液晶層と、を有するアクティ
ブマトリクス型液晶表示装置であって、少なくとも該複
数のゲート信号線は、微結晶ｎ＋Ｓｉから形成された短
絡配線で接続されており、そのことによって上記目的が
達成される。
【０００９】前記複数のゲート信号線の隣接するゲート
信号線だけが前記短絡配線によって接続されていてもよ
い。
信号線だけが前記短絡配線によって接続されていてもよ
い。
【００１０】前記短絡配線の抵抗値は、５０ｋΩ以上３
ＭΩ以下であることが好ましい。
ＭΩ以下であることが好ましい。
【００１１】前記複数のゲート信号線および前記複数の
ソース信号線は、互いに微結晶ｎ＋Ｓｉから形成された
短絡配線で接続されており、該複数のソース信号線を接
続する該短絡配線の抵抗値は２００ｋΩ以上であること
が好ましい。
ソース信号線は、互いに微結晶ｎ＋Ｓｉから形成された
短絡配線で接続されており、該複数のソース信号線を接
続する該短絡配線の抵抗値は２００ｋΩ以上であること
が好ましい。
【００１２】前記スイッチング素子は、ゲート電極と、
ゲート絶縁層と、半導体層と、微結晶ｎ＋Ｓｉから形成
されたソース電極およびドレイン電極を有し、前記ゲー
ト信号線は該ゲート電極に接続され、該ゲート絶縁層に
よって覆われており、前記ソース信号線は第１の導電層
から形成され、該ソース電極に接続されており、前記絵
素電極は第２の導電層から形成され、該ドレイン電極に
接続されており、該ゲート信号線の入力端子部はコンタ
クトホールが形成された該ゲート絶縁膜で覆われてお
り、該コンタクトホールの少なくとも一部を覆うように
第３の導電層が形成され、隣接する該ゲート入力端子部
に形成された該第３の導電層に接触するように前記短絡
配線が形成されていてもよい。
ゲート絶縁層と、半導体層と、微結晶ｎ＋Ｓｉから形成
されたソース電極およびドレイン電極を有し、前記ゲー
ト信号線は該ゲート電極に接続され、該ゲート絶縁層に
よって覆われており、前記ソース信号線は第１の導電層
から形成され、該ソース電極に接続されており、前記絵
素電極は第２の導電層から形成され、該ドレイン電極に
接続されており、該ゲート信号線の入力端子部はコンタ
クトホールが形成された該ゲート絶縁膜で覆われてお
り、該コンタクトホールの少なくとも一部を覆うように
第３の導電層が形成され、隣接する該ゲート入力端子部
に形成された該第３の導電層に接触するように前記短絡
配線が形成されていてもよい。
【００１３】前記第３導電層は、前記第１および第２導
電層の少なくとも一方と同じ材料から形成されてもよ
い。
電層の少なくとも一方と同じ材料から形成されてもよ
い。
【００１４】本発明のアクティブマトリク型液晶表示装
置の製造方法は、複数のゲート信号線と、該複数のゲー
ト信号線と交差する複数のソース信号線と、該複数のゲ
ート信号線及び該複数のソース信号線のそれぞれの交差
部に設けられスイッチング素子と、該スイッチング素子
に接続された絵素電極とを有するアクティブマトリク型
液晶表示装置の製造方法であって、該複数のゲート信号
線を形成する工程と、該複数のゲート信号線を覆う絶縁
層を形成する工程と、該複数のゲート信号線の入力端子
部の少なくとも一部を露出するように該絶縁層にコンタ
クトホールを形成する工程と、該絶縁層のうち該複数の
ゲート信号線の間に位置する部分の上に微結晶ｎ＋Ｓｉ
からなる短絡配線を形成する工程と、該コンタクトホー
ルの少なくとも一部と、該短絡配線の少なくとも一部と
を覆う導電性層を形成することによって、該短絡配線を
介して該複数のゲート信号線を互いに電気的に接続する
工程とを含み、そのことによって上記目的が達成され
る。
置の製造方法は、複数のゲート信号線と、該複数のゲー
ト信号線と交差する複数のソース信号線と、該複数のゲ
ート信号線及び該複数のソース信号線のそれぞれの交差
部に設けられスイッチング素子と、該スイッチング素子
に接続された絵素電極とを有するアクティブマトリク型
液晶表示装置の製造方法であって、該複数のゲート信号
線を形成する工程と、該複数のゲート信号線を覆う絶縁
層を形成する工程と、該複数のゲート信号線の入力端子
部の少なくとも一部を露出するように該絶縁層にコンタ
クトホールを形成する工程と、該絶縁層のうち該複数の
ゲート信号線の間に位置する部分の上に微結晶ｎ＋Ｓｉ
からなる短絡配線を形成する工程と、該コンタクトホー
ルの少なくとも一部と、該短絡配線の少なくとも一部と
を覆う導電性層を形成することによって、該短絡配線を
介して該複数のゲート信号線を互いに電気的に接続する
工程とを含み、そのことによって上記目的が達成され
る。
【００１５】前記導電層は、前記絵素電極および前記ソ
ース信号線の少なくとも一方を形成する導電層と同じ層
から形成されることが好ましい。
ース信号線の少なくとも一方を形成する導電層と同じ層
から形成されることが好ましい。
【００１６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。
の実施の形態について説明する。
【００１７】図１に本発明のアクティブマトリクス基板
１００の構成を示す。アクティブマトリクス基板１００
は、複数のゲート信号線３、ゲート信号線３と交差する
複数のソース信号線５、ゲート信号線３とソース信号線
５との各交差部付近に設けられたＴＦＴ１０２とを有す
る。ＴＦＴ１０２のゲート電極Ｇはゲート信号線３に、
ソース電極Ｓはソース信号線５に、それぞれ接続されて
いる。ＴＦＴ２のドレイン電極Ｄは絵素１に接続されて
いる。絵素容量１は、液晶容量１ａと補助容量１ｂとか
ら形成された。液晶容量１ａは、絵素電極、対向電極、
および絵素電極と対向電極の間に狭持された液晶層とに
よって形成される。補助容量１ｂは、液晶容量１ｂに並
列に接続され、液晶容量１ａの電荷保持特性を改善する
ために設けられている。補助容量１ｂを設けなくてもよ
い。補助容量１ｂの他端は絵素容量配線４に接続され、
液晶容量１ａの他端は対向基板基板上の対向電極に接続
されている。
１００の構成を示す。アクティブマトリクス基板１００
は、複数のゲート信号線３、ゲート信号線３と交差する
複数のソース信号線５、ゲート信号線３とソース信号線
５との各交差部付近に設けられたＴＦＴ１０２とを有す
る。ＴＦＴ１０２のゲート電極Ｇはゲート信号線３に、
ソース電極Ｓはソース信号線５に、それぞれ接続されて
いる。ＴＦＴ２のドレイン電極Ｄは絵素１に接続されて
いる。絵素容量１は、液晶容量１ａと補助容量１ｂとか
ら形成された。液晶容量１ａは、絵素電極、対向電極、
および絵素電極と対向電極の間に狭持された液晶層とに
よって形成される。補助容量１ｂは、液晶容量１ｂに並
列に接続され、液晶容量１ａの電荷保持特性を改善する
ために設けられている。補助容量１ｂを設けなくてもよ
い。補助容量１ｂの他端は絵素容量配線４に接続され、
液晶容量１ａの他端は対向基板基板上の対向電極に接続
されている。
【００１８】本実施形態によるアクティブマトリクス基
板１００においては、隣接するゲート信号線３のゲート
入力端子１０７ａ間に短絡配線１０６ａが形成されてい
る。図２に示す本実施形態のアクティブマトリクス型液
晶表示素子３００は、アクティブマトリクス基板１０
０、対向基板２００および、両基板１００と２００に狭
持された液晶層１１０を有する。アクティブマトリクス
基板１００は、透明基板１１２、この基板１１２上に形
成されたＴＦＴ、ゲート信号線、ソース信号線、絵素電
極１１４、ゲート入力端子１０７ａ（ソース入力端子１
０７ｂ）、短絡配線を有している。さらに、これらを覆
って、配向膜１１６が形成されている。また、対向基板
２００は、透明基板２１２、この基板２１２上に形成さ
れた対向電極２１４、対向電極２１４を覆う配向膜２１
６を有する。液晶層１１０の液晶分子は、配向膜１１６
および２１６によって配向が制御される。液晶層１１０
は、シール剤から形成されたシール部１１８によって、
２枚の基板１００と２００との間に封入されている。本
実施形態では、ゲート入力端子１０７ａ、ソース入力端
子１０７ｂおよび短絡配線１０６ａをシール部１１８の
外側に形成した。
板１００においては、隣接するゲート信号線３のゲート
入力端子１０７ａ間に短絡配線１０６ａが形成されてい
る。図２に示す本実施形態のアクティブマトリクス型液
晶表示素子３００は、アクティブマトリクス基板１０
０、対向基板２００および、両基板１００と２００に狭
持された液晶層１１０を有する。アクティブマトリクス
基板１００は、透明基板１１２、この基板１１２上に形
成されたＴＦＴ、ゲート信号線、ソース信号線、絵素電
極１１４、ゲート入力端子１０７ａ（ソース入力端子１
０７ｂ）、短絡配線を有している。さらに、これらを覆
って、配向膜１１６が形成されている。また、対向基板
２００は、透明基板２１２、この基板２１２上に形成さ
れた対向電極２１４、対向電極２１４を覆う配向膜２１
６を有する。液晶層１１０の液晶分子は、配向膜１１６
および２１６によって配向が制御される。液晶層１１０
は、シール剤から形成されたシール部１１８によって、
２枚の基板１００と２００との間に封入されている。本
実施形態では、ゲート入力端子１０７ａ、ソース入力端
子１０７ｂおよび短絡配線１０６ａをシール部１１８の
外側に形成した。
【００１９】また、本実施形態のアクティブマトリクス
基板１００においては、ソース信号線５のソース入力端
子１０７ｂ間には短絡配線は設けていない。ソース信号
線５の間に短絡配線を形成しなくても、高い静電耐圧が
得られる。その理由を以下に説明する。
基板１００においては、ソース信号線５のソース入力端
子１０７ｂ間には短絡配線は設けていない。ソース信号
線５の間に短絡配線を形成しなくても、高い静電耐圧が
得られる。その理由を以下に説明する。
【００２０】ＴＦＴ１０２の静電耐圧は、ゲート信号線
３から供給される静電気による電荷に対するよりも、ソ
ース信号線５から供給される、静電気による電荷に対し
て高い。ＴＦＴ１０２のゲート−ドレイン間の抵抗値Ｒ
ｇｄおよびゲート−ソース間の抵抗値Ｒｇｓは、ソース
−ドレイン間の抵抗値Ｒｓｄよりも高い。したがって、
ゲート信号線３を通じてＴＦＴ１０２のゲート電極に至
った電荷は、ゲート−ドレイン間容量Ｃｇｄおよびゲー
ト−ソース間容量Ｃｇｓに蓄積される。これらの容量Ｃ
ｇｄおよびＣｇｓの値は小さいので、ゲート−ソース間
またはゲート−ドレイン間には高い電圧が印加されるこ
とになり、破壊されやすい。一方、ソース−ドレイン間
の抵抗値Ｒｓｄは比較的低いので、ソース信号線５に入
った電荷は、大きな容量を持つ絵素容量１に逃げるの
で、破壊され難い。本願発明者の実験によると、ソース
信号線３に静電気による電荷を供給した場合の欠陥の発
生率は、ゲート信号線５に静電気による電荷を供給した
場合（図４）と比較して、１桁低かった。
３から供給される静電気による電荷に対するよりも、ソ
ース信号線５から供給される、静電気による電荷に対し
て高い。ＴＦＴ１０２のゲート−ドレイン間の抵抗値Ｒ
ｇｄおよびゲート−ソース間の抵抗値Ｒｇｓは、ソース
−ドレイン間の抵抗値Ｒｓｄよりも高い。したがって、
ゲート信号線３を通じてＴＦＴ１０２のゲート電極に至
った電荷は、ゲート−ドレイン間容量Ｃｇｄおよびゲー
ト−ソース間容量Ｃｇｓに蓄積される。これらの容量Ｃ
ｇｄおよびＣｇｓの値は小さいので、ゲート−ソース間
またはゲート−ドレイン間には高い電圧が印加されるこ
とになり、破壊されやすい。一方、ソース−ドレイン間
の抵抗値Ｒｓｄは比較的低いので、ソース信号線５に入
った電荷は、大きな容量を持つ絵素容量１に逃げるの
で、破壊され難い。本願発明者の実験によると、ソース
信号線３に静電気による電荷を供給した場合の欠陥の発
生率は、ゲート信号線５に静電気による電荷を供給した
場合（図４）と比較して、１桁低かった。
【００２１】本実施形態においては、端子１０７ａ間の
短絡配線１０６ａをプラズマＣＶＤ（ＰＣＶＤ）法によ
って堆積した微結晶ｎ＋Ｓｉを用いて形成した。本明細
書において、不純物が高濃度にドープされたｎ型のＳｉ
をｎ＋Ｓｉと記す。また、本明細書において、微結晶シ
リコンとは、アモルファスシリコン中にシリコン結晶を
体積分率１５％以上含むものをいう。また、本発明で用
いられるｎ＋微結晶シリコンの抵抗率は０．１〜１０Ω
・cmの範囲にある。微結晶ｎ＋ＳｉをＰＣＶＤ法によっ
て形成する方法は、例えば特開平２一２７５６２０号公
報において開示されている。例えば、ガス組成：ＳｉＨ
4／ＰＨ3／Ｈ2＝１／１／５０、Power density ０．５
Ｗ／ｃｍ2の条件で、微結晶ｎ＋ＳｉをＰＣＶＤ法によ
って形成することができる。もちろん、本発明の短絡配
線に用いられる微結晶ｎ＋Ｓｉを他の条件で形成するこ
とができる。
短絡配線１０６ａをプラズマＣＶＤ（ＰＣＶＤ）法によ
って堆積した微結晶ｎ＋Ｓｉを用いて形成した。本明細
書において、不純物が高濃度にドープされたｎ型のＳｉ
をｎ＋Ｓｉと記す。また、本明細書において、微結晶シ
リコンとは、アモルファスシリコン中にシリコン結晶を
体積分率１５％以上含むものをいう。また、本発明で用
いられるｎ＋微結晶シリコンの抵抗率は０．１〜１０Ω
・cmの範囲にある。微結晶ｎ＋ＳｉをＰＣＶＤ法によっ
て形成する方法は、例えば特開平２一２７５６２０号公
報において開示されている。例えば、ガス組成：ＳｉＨ
4／ＰＨ3／Ｈ2＝１／１／５０、Power density ０．５
Ｗ／ｃｍ2の条件で、微結晶ｎ＋ＳｉをＰＣＶＤ法によ
って形成することができる。もちろん、本発明の短絡配
線に用いられる微結晶ｎ＋Ｓｉを他の条件で形成するこ
とができる。
【００２２】上記の条件で得られた微結晶ｎ＋Ｓｉの抵
抗率は約ｌΩ・cmであり、非晶質ｎ＋Ｓｉの抵抗率約ｌ
ｋΩ・cmと比べて約３桁低かった。その結果、この微結
晶ｎ＋Ｓｉ薄膜を５０ｎｍの膜厚で形成した場合のｎ＋
Ｓｉ薄膜のシート抵抗は約２００ｋΩとなり、端子間の
抵抗が数百ｋΩという静電破壊防止に効果がある抵抗値
を実現することができる。
抗率は約ｌΩ・cmであり、非晶質ｎ＋Ｓｉの抵抗率約ｌ
ｋΩ・cmと比べて約３桁低かった。その結果、この微結
晶ｎ＋Ｓｉ薄膜を５０ｎｍの膜厚で形成した場合のｎ＋
Ｓｉ薄膜のシート抵抗は約２００ｋΩとなり、端子間の
抵抗が数百ｋΩという静電破壊防止に効果がある抵抗値
を実現することができる。
【００２３】ＰＣＶＤ法を用いて、種々の抵抗値を有す
る短絡配線１０６ａを形成し、静電気による欠陥の発生
率を求めた結果を図４に示す。ここでは、ゲート信号線
を短絡配線を介してグランドレベル（ＧＮＤ）に接続し
た状態で、静電耐圧試験を行った。静電気による電荷の
供給条件は、１００Ｖ、２００ｐＦ、０Ωとした。
る短絡配線１０６ａを形成し、静電気による欠陥の発生
率を求めた結果を図４に示す。ここでは、ゲート信号線
を短絡配線を介してグランドレベル（ＧＮＤ）に接続し
た状態で、静電耐圧試験を行った。静電気による電荷の
供給条件は、１００Ｖ、２００ｐＦ、０Ωとした。
【００２４】図４の結果から、短絡配線の抵抗値が３０
０ｋΩ以上になると欠陥が発生し始め、３ＭΩ以上にな
ると欠陥の発生率が５０％を超えることが分かる。した
がって、静電耐圧を改善するためには短絡配線の抵抗値
は３ＭΩ以下であることが好ましく、３００ｋΩ以下で
あることが更に好ましい。一方、短絡配線の抵抗の値が
小さすぎると、ゲート信号の入力波形に影響を与え表示
不良を引き起こすので、抵抗値のばらつきを考慮して５
０ｋΩ以上の値に設定することが望ましい。
０ｋΩ以上になると欠陥が発生し始め、３ＭΩ以上にな
ると欠陥の発生率が５０％を超えることが分かる。した
がって、静電耐圧を改善するためには短絡配線の抵抗値
は３ＭΩ以下であることが好ましく、３００ｋΩ以下で
あることが更に好ましい。一方、短絡配線の抵抗の値が
小さすぎると、ゲート信号の入力波形に影響を与え表示
不良を引き起こすので、抵抗値のばらつきを考慮して５
０ｋΩ以上の値に設定することが望ましい。
【００２５】次に、ソース信号線５の間にも短絡配線１
０６ｂを形成した実施形態について説明する。図３に示
すアクティブマトリクス基板４００においては、ゲート
信号線３のゲート入力端子１０７ａ間に短絡配線１０６
ａを形成するとともに、ソース信号線５のソース入力端
子１０７ｂの間に短絡配線１０６ｂ、隣接するゲート入
力端子１０７ａとソース入力端子１０７ｂとの間に短絡
配線１０６ｃを形成した。従って、アクティブマトリク
ス基板４００の静電耐圧は、アクティブマトリクス基板
２００の静電耐圧よりも優れている。但し、ソース信号
線５の間に形成される短絡配線１０６ｂの抵抗値は、２
００ｋΩ以上であることが好ましく、そのばらつきは、
３０％以下であることが好ましい。その理由を以下に説
明する。
０６ｂを形成した実施形態について説明する。図３に示
すアクティブマトリクス基板４００においては、ゲート
信号線３のゲート入力端子１０７ａ間に短絡配線１０６
ａを形成するとともに、ソース信号線５のソース入力端
子１０７ｂの間に短絡配線１０６ｂ、隣接するゲート入
力端子１０７ａとソース入力端子１０７ｂとの間に短絡
配線１０６ｃを形成した。従って、アクティブマトリク
ス基板４００の静電耐圧は、アクティブマトリクス基板
２００の静電耐圧よりも優れている。但し、ソース信号
線５の間に形成される短絡配線１０６ｂの抵抗値は、２
００ｋΩ以上であることが好ましく、そのばらつきは、
３０％以下であることが好ましい。その理由を以下に説
明する。
【００２６】ゲート信号線３に供給されるゲート信号は
ＴＦＴ１０２のオン／オフ駆動をするためのデジタル信
号であるのに対し、ソース信号線５に供給されるソース
信号は映像信号であるアナログ信号である。従って、ゲ
ート信号のレベルの変化は、ＴＦＴの特性を通じて間接
的に表示品質に影響するのに対し、ソース信号のレベル
の変化は直接表示品質に影響する。従って、ソース信号
のレベルが所望の値からずれないように、ソース信号線
５間に設けられる短絡配線１０６ｂの抵抗値は２００ｋ
Ω以上が好ましい。また、ソース信号線５の間に形成さ
れる数百ｋΩ程度の値を有する短絡配線１０６ｂの抵抗
値が、作製プロセス条件の変動等によってばらつくと、
表示ムラを引き起こすという問題がある。したがって、
ソース信号線５の間に、数百ｋΩ程度の低抵抗の短絡配
線１０６ｂを設ける場合には、抵抗値のばらつきの少な
い短絡配線１０６ｂを形成する必要がある。
ＴＦＴ１０２のオン／オフ駆動をするためのデジタル信
号であるのに対し、ソース信号線５に供給されるソース
信号は映像信号であるアナログ信号である。従って、ゲ
ート信号のレベルの変化は、ＴＦＴの特性を通じて間接
的に表示品質に影響するのに対し、ソース信号のレベル
の変化は直接表示品質に影響する。従って、ソース信号
のレベルが所望の値からずれないように、ソース信号線
５間に設けられる短絡配線１０６ｂの抵抗値は２００ｋ
Ω以上が好ましい。また、ソース信号線５の間に形成さ
れる数百ｋΩ程度の値を有する短絡配線１０６ｂの抵抗
値が、作製プロセス条件の変動等によってばらつくと、
表示ムラを引き起こすという問題がある。したがって、
ソース信号線５の間に、数百ｋΩ程度の低抵抗の短絡配
線１０６ｂを設ける場合には、抵抗値のばらつきの少な
い短絡配線１０６ｂを形成する必要がある。
【００２７】従来のように短絡抵抗１０６ｂを非晶質ｎ
＋Ｓｉによって形成した場合には、抵抗値が大きくばら
つくので、表示品質が大きく低下する。本実施形態の短
絡配線１０６ｂは微結晶ｎ＋Ｓｉを用いて形成されてい
るので、短絡配線１０６ｂの抵抗値のばらつきを約３０
％に抑えることができる。従って、微結晶ｎ＋Ｓｉを用
いて抵抗値が２００ｋΩ以上の短絡配線１０６ｂをソー
ス信号線５間に設けると、表示品質の低下は実用上問題
ない。また、微結晶ｎ＋Ｓｉは、不純物の活性化率の絶
対値が高いので、プロセス条件の変動などによって抵抗
値が低くなる方向へのばらつきは小さい。従って、短絡
配線１０６ｂの抵抗値が低くなりすぎることによる表示
不良は発生しなかった。
＋Ｓｉによって形成した場合には、抵抗値が大きくばら
つくので、表示品質が大きく低下する。本実施形態の短
絡配線１０６ｂは微結晶ｎ＋Ｓｉを用いて形成されてい
るので、短絡配線１０６ｂの抵抗値のばらつきを約３０
％に抑えることができる。従って、微結晶ｎ＋Ｓｉを用
いて抵抗値が２００ｋΩ以上の短絡配線１０６ｂをソー
ス信号線５間に設けると、表示品質の低下は実用上問題
ない。また、微結晶ｎ＋Ｓｉは、不純物の活性化率の絶
対値が高いので、プロセス条件の変動などによって抵抗
値が低くなる方向へのばらつきは小さい。従って、短絡
配線１０６ｂの抵抗値が低くなりすぎることによる表示
不良は発生しなかった。
【００２８】図５に、本発明によるアクティブマトリク
ス基板１００のＴＦＴ１０２の断面構造を示す。このＴ
ＦＴ１０２は逆スタガー型の構成であり、トランジスタ
を構成するゲート電極１１、ゲート絶縁層１２、トラン
ジスタの半導体層である非晶質または多結晶シリコン層
１３、チャネル保護膜１４、微結晶ｎ＋Ｓｉ層から形成
されたソース電極１５ａ、ドレイン電極１５ｂがこの順
に透明基板１１２上にけいせいされている。さらに、ソ
ース電極１５ａおよびドレイン電極１５ｂの上に透明電
極層１６および金属層１７がこの順に形成されている。
ドレイン電極１５ｂ上に形成された透明電極層１６は絵
素電極として機能するように形成されている。また、ソ
ース電極１５ａ上の金属層はソース信号線と機能するよ
うに形成されている。ＴＦＴ１０２を覆うように絶縁層
から形成された保護膜１８が形成されている。この様
に、ＴＦＴ１０２のソース電極１５ａおよびドレイン電
極５ｂに微結晶ｎ＋Ｓｉを用いることによって、トラン
ジスタのオン特性が向上するという利点がある。また、
ソース電極１５ａおよびドレイン電極１５ｂを形成する
工程で、同時に短絡配線を形成することができるので、
製造工程数を増加させることなく、短絡配線抵抗を形成
することができる。
ス基板１００のＴＦＴ１０２の断面構造を示す。このＴ
ＦＴ１０２は逆スタガー型の構成であり、トランジスタ
を構成するゲート電極１１、ゲート絶縁層１２、トラン
ジスタの半導体層である非晶質または多結晶シリコン層
１３、チャネル保護膜１４、微結晶ｎ＋Ｓｉ層から形成
されたソース電極１５ａ、ドレイン電極１５ｂがこの順
に透明基板１１２上にけいせいされている。さらに、ソ
ース電極１５ａおよびドレイン電極１５ｂの上に透明電
極層１６および金属層１７がこの順に形成されている。
ドレイン電極１５ｂ上に形成された透明電極層１６は絵
素電極として機能するように形成されている。また、ソ
ース電極１５ａ上の金属層はソース信号線と機能するよ
うに形成されている。ＴＦＴ１０２を覆うように絶縁層
から形成された保護膜１８が形成されている。この様
に、ＴＦＴ１０２のソース電極１５ａおよびドレイン電
極５ｂに微結晶ｎ＋Ｓｉを用いることによって、トラン
ジスタのオン特性が向上するという利点がある。また、
ソース電極１５ａおよびドレイン電極１５ｂを形成する
工程で、同時に短絡配線を形成することができるので、
製造工程数を増加させることなく、短絡配線抵抗を形成
することができる。
【００２９】次に、図６（ａ）および（ｂ）に短絡配線
を形成したゲート入力端子部の平面構造及び断面構造を
それぞれ示す。ここではゲート信号線およびゲート入力
端子１０７ａの電極１１ａは、ゲート電極１１を構成す
る金属層と同じ金属層によって形成されている。ゲート
入力端子電極１１ａの上にゲート絶縁膜１２と同じ材料
から形成された絶縁膜１２ａを堆積させて、この絶縁膜
１２ａを貫通するコンタクトホール２１を形成する。次
に、隣接するゲート入力端子電極１１ａ上に形成された
絶縁膜１２ａ上に短絡抵抗１０６ａを微結晶ｎ＋Ｓｉを
用いて形成する。コンタクトホール２１の一部または全
部を覆うように透明導電層１６及び金属層１７を形成す
ることによって、ゲート入力端子ｌｌａと短絡抵抗１０
６ａとを電気的に接続する。さらに、短絡配線１０６ａ
と透明導電層１６及び金属層１７を保護膜１８ａによっ
て覆った。なお、短絡配線１０６ａとゲート入力端子ｌ
ｌａとを接続するために、透明導電層１６および金属層
１７を用いたがどちらか一方を用いてもよい。上述の構
造の形成は、公知の薄膜技術を用いて行うことができ
る。
を形成したゲート入力端子部の平面構造及び断面構造を
それぞれ示す。ここではゲート信号線およびゲート入力
端子１０７ａの電極１１ａは、ゲート電極１１を構成す
る金属層と同じ金属層によって形成されている。ゲート
入力端子電極１１ａの上にゲート絶縁膜１２と同じ材料
から形成された絶縁膜１２ａを堆積させて、この絶縁膜
１２ａを貫通するコンタクトホール２１を形成する。次
に、隣接するゲート入力端子電極１１ａ上に形成された
絶縁膜１２ａ上に短絡抵抗１０６ａを微結晶ｎ＋Ｓｉを
用いて形成する。コンタクトホール２１の一部または全
部を覆うように透明導電層１６及び金属層１７を形成す
ることによって、ゲート入力端子ｌｌａと短絡抵抗１０
６ａとを電気的に接続する。さらに、短絡配線１０６ａ
と透明導電層１６及び金属層１７を保護膜１８ａによっ
て覆った。なお、短絡配線１０６ａとゲート入力端子ｌ
ｌａとを接続するために、透明導電層１６および金属層
１７を用いたがどちらか一方を用いてもよい。上述の構
造の形成は、公知の薄膜技術を用いて行うことができ
る。
【００３０】本実施形態におけるゲート入力端子１０７
ａ間の間隔は６０μｍであり、この間に線幅５０μｍの
微結晶ｎ＋Ｓｉから形成された短絡配線１０６ａを形成
した。この短絡配線１０６ａの抵抗値は透明電極層との
接触抵抗も含めて３００ｋΩであった。従来の非晶質ｎ
＋Ｓｉを用いて同じ抵抗値を有する短絡配線１０６ａを
形成するためには、短絡配線１０６ａの線幅を５０００
０μｍ（微結晶ｎ＋Ｓｉの場合の千倍）とする必要があ
り、液晶表示装置の外形寸法を大きくする必要があり、
好ましくない。本実施形態においては、微結晶ｎ＋Ｓｉ
から形成される短絡配線の膜厚を５０ｎｍ±１０ｎｍお
よび線幅を５０μｍ±１μｍで、抵抗値が３００ｋΩ±
２０％の短絡配線を形成することができる。
ａ間の間隔は６０μｍであり、この間に線幅５０μｍの
微結晶ｎ＋Ｓｉから形成された短絡配線１０６ａを形成
した。この短絡配線１０６ａの抵抗値は透明電極層との
接触抵抗も含めて３００ｋΩであった。従来の非晶質ｎ
＋Ｓｉを用いて同じ抵抗値を有する短絡配線１０６ａを
形成するためには、短絡配線１０６ａの線幅を５０００
０μｍ（微結晶ｎ＋Ｓｉの場合の千倍）とする必要があ
り、液晶表示装置の外形寸法を大きくする必要があり、
好ましくない。本実施形態においては、微結晶ｎ＋Ｓｉ
から形成される短絡配線の膜厚を５０ｎｍ±１０ｎｍお
よび線幅を５０μｍ±１μｍで、抵抗値が３００ｋΩ±
２０％の短絡配線を形成することができる。
【００３１】上述したように、本実施形態においては、
短絡配線１０６ａをＴＦＴ１０２を形成する材料を用い
て、共通のプロセスで形成することが可能である。従っ
て、短絡配線を形成するために全く新しいプロセスを必
要としないので、生産コストを上昇させる問題もない。
しかしながら、本発明はこれに限られるものでなく、他
のプロセスで、短絡配線を形成することも可能である。
また、短絡配線１０６ａは、液晶層をシールするシール
部の下、あるいはシール部の内側（液晶層側）に、設け
てもよい。
短絡配線１０６ａをＴＦＴ１０２を形成する材料を用い
て、共通のプロセスで形成することが可能である。従っ
て、短絡配線を形成するために全く新しいプロセスを必
要としないので、生産コストを上昇させる問題もない。
しかしながら、本発明はこれに限られるものでなく、他
のプロセスで、短絡配線を形成することも可能である。
また、短絡配線１０６ａは、液晶層をシールするシール
部の下、あるいはシール部の内側（液晶層側）に、設け
てもよい。
【００３２】また、微結晶ｎ＋Ｓｉの短絡配線１０６ａ
を有する液晶表示装置３００を動作させた結果、５００
時間経過後には短絡配線１０６ａの抵抗値は動作前と比
較して３０％増加した。液晶表示装置として完成した後
には、静電気によって破壊されることは少ないので、信
号レベルの変化を抑制するとういう点で、短絡配線の抵
抗値は高い方が望ましい。従って、液晶表示装置の動作
中に抵抗値が高くなる材料は、短絡配線の材料としては
好ましいと言える。
を有する液晶表示装置３００を動作させた結果、５００
時間経過後には短絡配線１０６ａの抵抗値は動作前と比
較して３０％増加した。液晶表示装置として完成した後
には、静電気によって破壊されることは少ないので、信
号レベルの変化を抑制するとういう点で、短絡配線の抵
抗値は高い方が望ましい。従って、液晶表示装置の動作
中に抵抗値が高くなる材料は、短絡配線の材料としては
好ましいと言える。
【００３３】
【発明の効果】本発明のアクティブマトリクス型液晶表
示装置は、少なくともゲート信号線の間に微結晶ｎ＋Ｓ
ｉから形成された短絡配線が設けられているので、アテ
ィブマトリクス基板の製造工程で発生する静電気による
電荷を効果的に放電することができる。微結晶ｎ＋Ｓｉ
は、従来の非晶質ｎ＋Ｓｉよりも抵抗率が約３桁低いの
で、静電気による電荷を効果的に放電することができる
低抵抗の短絡配線を形成することができる。短絡配線の
抵抗値は５０ｋΩから３ＭΩであることが好ましい。ま
た、この範囲の抵抗値を有する短絡配線は、ゲート信号
線を介してＴＦＴに印加される電圧のレベルが所望のレ
ベルから変動するこという問題を生じない。
示装置は、少なくともゲート信号線の間に微結晶ｎ＋Ｓ
ｉから形成された短絡配線が設けられているので、アテ
ィブマトリクス基板の製造工程で発生する静電気による
電荷を効果的に放電することができる。微結晶ｎ＋Ｓｉ
は、従来の非晶質ｎ＋Ｓｉよりも抵抗率が約３桁低いの
で、静電気による電荷を効果的に放電することができる
低抵抗の短絡配線を形成することができる。短絡配線の
抵抗値は５０ｋΩから３ＭΩであることが好ましい。ま
た、この範囲の抵抗値を有する短絡配線は、ゲート信号
線を介してＴＦＴに印加される電圧のレベルが所望のレ
ベルから変動するこという問題を生じない。
【００３４】さらに、微結晶ｎ＋Ｓｉの抵抗率のばらつ
きは約３０％であり、非晶質ｎ＋Ｓｉに比較して小さ
く、ソース信号線間に微結晶ｎ＋Ｓｉから形成された短
絡配線を設けけても表示品質の低下は少ない。なお、ソ
ース信号線から供給される静電気による電荷に対するＴ
ＦＴの耐圧は比較的高いので、ソース信号線間に設ける
短絡配線の抵抗値は２００ｋΩ以上で十分に静電耐圧を
改善する効果がある。また、ソース信号線の間には、短
絡配線を設けなくてもよい。
きは約３０％であり、非晶質ｎ＋Ｓｉに比較して小さ
く、ソース信号線間に微結晶ｎ＋Ｓｉから形成された短
絡配線を設けけても表示品質の低下は少ない。なお、ソ
ース信号線から供給される静電気による電荷に対するＴ
ＦＴの耐圧は比較的高いので、ソース信号線間に設ける
短絡配線の抵抗値は２００ｋΩ以上で十分に静電耐圧を
改善する効果がある。また、ソース信号線の間には、短
絡配線を設けなくてもよい。
【００３５】さらに、短絡配線とＴＦＴのソース電極お
よびドレイン電極とを微結晶ｎ＋Ｓｉを用いて形成する
ことによって、アクティブマトリクス基板の製造工程を
増加することなく短絡配線を形成できるとともに、ＴＦ
Ｔのトランジスタ特性を向上することができる。また、
短絡配線とゲート電極とを絵素電極またはソース信号電
極を形成する導体層と同じ導体層を用いて電気的に接続
することによって、製造工程を増加することなく短絡配
線を形成することができる。
よびドレイン電極とを微結晶ｎ＋Ｓｉを用いて形成する
ことによって、アクティブマトリクス基板の製造工程を
増加することなく短絡配線を形成できるとともに、ＴＦ
Ｔのトランジスタ特性を向上することができる。また、
短絡配線とゲート電極とを絵素電極またはソース信号電
極を形成する導体層と同じ導体層を用いて電気的に接続
することによって、製造工程を増加することなく短絡配
線を形成することができる。
【００３６】従って、本発明によると、静電耐圧に優
れ、且つ優れた表示品質の画像を表示できるアクティブ
マトリクス型液晶表示装置を及びその製造方法を提供す
ることができる。
れ、且つ優れた表示品質の画像を表示できるアクティブ
マトリクス型液晶表示装置を及びその製造方法を提供す
ることができる。
【図１】本発明のアクティブマトリクス基板の構造を模
式的に示す平面図である。
式的に示す平面図である。
【図２】本発明のアクティブマトリクス型液晶表示装置
の構成を示す断面図である。
の構成を示す断面図である。
【図３】本発明の他のアクティブマトリクス基板の構造
を模式的に示す平面図である。
を模式的に示す平面図である。
【図４】短絡配線の抵抗値と静電耐圧特性との関係を評
価した結果を示すグラフである。
価した結果を示すグラフである。
【図５】本発明のアクティブマトリクス型液晶表示素子
のＴＦＴ部の断面構造を示す図である。
のＴＦＴ部の断面構造を示す図である。
【図６】（ａ）は本発明のアクティブマトリクス型液晶
表示素子のゲート信号線の入力端子部の構造を示す平面
図である。（ｂ）は（ａ）のＡ−Ａ’断面図である。
表示素子のゲート信号線の入力端子部の構造を示す平面
図である。（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図７】従来のアクティブマトリクス基板の構成の一例
を示す平面図である。
を示す平面図である。
１ 絵素容量 １ａ 液晶容量 １ｂ 補助容量 ３ ゲート信号線 ４ 液晶容量配線 ５ ソース信号線 １００ アクティブマトリクス基板 １０２ ＴＦＴ １０６ａ、１０６ｂ、１０６ｃ 短絡配線 １０７ａ ゲート入力端子 １０７ｂ ソース入力端子
フロントページの続き (72)発明者 近藤 直文 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 500 G02F 1/1343
Claims (8)
- 【請求項１】 複数のゲート信号線と、該複数のゲート
信号線と交差する複数のソース信号線と、該複数のゲー
ト信号線及び該複数のソース信号線のそれぞれの交差部
に設けられスイッチング素子と、該スイッチング素子に
接続された絵素電極とを有する第１の基板と、対向電極
を有する第２の基板と、該第１および第２の基板との間
に狭持された液晶層と、を有するアクティブマトリクス
型液晶表示装置であって、 少なくとも該複数のゲート信号線は、微結晶ｎ＋Ｓｉか
ら形成された短絡配線で接続されているアクティブマト
リクス型液晶表示装置。 - 【請求項２】 前記複数のゲート信号線のうち隣接する
ゲート信号線だけが前記短絡配線によって接続されてい
る請求項第１項に記載のアクティブマトリクス型液晶表
示装置。 - 【請求項３】 前記短絡配線の抵抗値が５０ｋΩ以上３
ＭΩ以下である請求項１または２に記載のアクティブマ
トリクス型液晶表示装置。 - 【請求項４】 前記複数のゲート信号線および前記複数
のソース信号線は、互いに微結晶ｎ＋Ｓｉから形成され
た短絡配線で接続されており、該複数のソース信号線を
接続する該短絡配線の抵抗値は２００ｋΩ以上である請
求項１に記載のアクティブマトリクス型液晶表示装置。 - 【請求項５】 前記スイッチング素子は、ゲート電極
と、ゲート絶縁層と、半導体層と、微結晶ｎ＋Ｓｉから
形成されたソース電極およびドレイン電極を有し、 前記ゲート信号線は該ゲート電極に接続され、該ゲート
絶縁層によって覆われており、前記ソース信号線は第１
導電層から形成され、該ソース電極に接続されており、
前記絵素電極は第２導電層から形成され、該ドレイン電
極に接続されており、 該ゲート信号線の入力端子部はコンタクトホールが形成
された該ゲート絶縁層で覆われており、該コンタクトホ
ールの少なくとも一部を覆うように第３導電層が形成さ
れ、隣接する該ゲート入力端子部に形成された該第３導
電層に接触するように前記短絡配線が形成されている請
求項１から４のいずれかに記載のアクティブマトリクス
型液晶表示装置。 - 【請求項６】 前記第３導電層は、前記第１および第２
導電層の少なくとも一方と同じ材料から形成された請求
項５に記載のアクティブマトリクス型液晶表示装置。 - 【請求項７】 複数のゲート信号線と、該複数のゲート
信号線と交差する複数のソース信号線と、該複数のゲー
ト信号線及び該複数のソース信号線のそれぞれの交差部
に設けられスイッチング素子と、該スイッチング素子に
接続された絵素電極とを有するアクティブマトリク型液
晶表示装置の製造方法であって、 該複数のゲート信号線を形成する工程と、 該複数のゲート信号線を覆う絶縁層を形成する工程と、 該複数のゲート信号線の入力端子部の少なくとも一部を
露出するように該絶縁層にコンタクトホールを形成する
工程と、 該絶縁層のうち該複数のゲート信号線の間に位置する部
分の上に微結晶ｎ＋Ｓｉからなる短絡配線を形成する工
程と、 該コンタクトホールの少なくとも一部と、該短絡配線の
少なくとも一部とを覆う導電性層を形成することによっ
て、該短絡配線を介して該複数のゲート信号線を互いに
電気的に接続する工程と、 を含むアクティブマトリクス型液晶表示装置の製造方
法。 - 【請求項８】 前記導電層は、前記絵素電極および前記
ソース信号線の少なくとも一方を形成する導電層と同じ
層から形成される請求項７に記載のアクティブマトリク
ス型液晶表示装置の製造方法。
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| JP21798395A JP3007025B2 (ja) | 1995-08-25 | 1995-08-25 | アクティブマトリクス型液晶表示装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994155A (en) * | 1994-01-20 | 1999-11-30 | Goldstar Co., Ltd. | Method of fabricating a thin film transistor liquid crystal display |
| WO1997006465A1 (fr) * | 1995-08-07 | 1997-02-20 | Hitachi, Ltd. | Dispositif d'affichage a cristaux liquides et de type matrice active resistant a l'electricite statique |
| US6229140B1 (en) | 1995-10-27 | 2001-05-08 | Canon Kabushiki Kaisha | Displacement information detection apparatus |
| KR980003731A (ko) * | 1996-06-11 | 1998-03-30 | 김광호 | 표시 패널용 정전 파괴 보호 장치 및 그 제조 방법 |
| JPH1020331A (ja) * | 1996-06-28 | 1998-01-23 | Sharp Corp | 液晶表示装置 |
| JPH1020336A (ja) * | 1996-07-02 | 1998-01-23 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| KR100232177B1 (ko) * | 1996-07-22 | 1999-12-01 | 구본준 | 액정 표시 장치의 쇼팅바 및 그의 제조방법 |
| JPH10268794A (ja) * | 1997-03-26 | 1998-10-09 | Sharp Corp | 表示パネル |
| JPH10288950A (ja) * | 1997-04-14 | 1998-10-27 | Casio Comput Co Ltd | 液晶表示装置 |
| US6320204B1 (en) * | 1997-12-25 | 2001-11-20 | Seiko Epson Corporation | Electro-optical device in which an extending portion of a channel region of a semiconductor layer is connected to a capacitor line and an electronic apparatus including the electro-optical device |
| JP4632383B2 (ja) * | 1998-08-31 | 2011-02-16 | キヤノン株式会社 | 光電変換装置に用いられる半導体装置 |
| JP2000330134A (ja) * | 1999-03-16 | 2000-11-30 | Furontekku:Kk | 薄膜トランジスタ基板および液晶表示装置 |
| US6657376B1 (en) | 1999-06-01 | 2003-12-02 | Micron Technology, Inc. | Electron emission devices and field emission display devices having buffer layer of microcrystalline silicon |
| JP2001083546A (ja) * | 1999-07-12 | 2001-03-30 | Hitachi Ltd | 液晶表示装置 |
| TW457690B (en) * | 1999-08-31 | 2001-10-01 | Fujitsu Ltd | Liquid crystal display |
| KR100633315B1 (ko) * | 2000-06-01 | 2006-10-11 | 엘지.필립스 엘시디 주식회사 | 축적용량방식용 액정표시장치의 공통전극 배선과,횡전계모드용 액정표시장치의 스토리지전극 배선의 구조 |
| KR100711215B1 (ko) * | 2000-12-29 | 2007-04-25 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 정전기방지구조 |
| KR100831301B1 (ko) * | 2001-12-22 | 2008-05-22 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시장치 |
| KR100831303B1 (ko) * | 2001-12-26 | 2008-05-22 | 엘지디스플레이 주식회사 | 액정표시장치 |
| KR100884992B1 (ko) * | 2002-04-20 | 2009-02-20 | 엘지디스플레이 주식회사 | 액정표시장치 |
| JP2006267605A (ja) | 2005-03-24 | 2006-10-05 | Mitsubishi Electric Corp | 表示装置 |
| US7768590B2 (en) * | 2005-04-26 | 2010-08-03 | Sharp Kabushiki Kaisha | Production method of active matrix substrate, active matrix substrate, and liquid crystal display device |
| US20090091245A1 (en) * | 2005-05-04 | 2009-04-09 | Otb Group B.V. | Method for manufacturing an oled, an intermediate product for manufacturing an oled, as well as an oled |
| EP2172804B1 (en) | 2008-10-03 | 2016-05-11 | Semiconductor Energy Laboratory Co, Ltd. | Display device |
| KR101652693B1 (ko) | 2008-10-03 | 2016-09-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| TWI495400B (zh) * | 2013-05-17 | 2015-08-01 | Cando Corp | 靜電防護裝置及具靜電防護之觸控裝置 |
| CN103715202B (zh) * | 2013-12-23 | 2015-04-01 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112069B2 (ja) * | 1985-09-18 | 1995-11-29 | 株式会社東芝 | 表示装置 |
| JPH02137828A (ja) * | 1988-11-18 | 1990-05-28 | Seiko Instr Inc | 電気光学装置の入力保護装置 |
| US5200876A (en) * | 1989-04-10 | 1993-04-06 | Matsushita Electric Industrial Co., Ltd. | Electrostatic breakdown protection circuit |
| JP2764139B2 (ja) * | 1989-10-20 | 1998-06-11 | ホシデン・フィリップス・ディスプレイ株式会社 | アクティブマトリックス液晶表示素子 |
| US5220443A (en) * | 1991-04-29 | 1993-06-15 | Nec Corporation | Matrix wiring substrate and active matrix display having non-linear resistance elements for electrostatic discharge protection |
| KR100228520B1 (ko) * | 1992-08-13 | 1999-11-01 | 가시오 가즈오 | 박막트렌지스터 어레이 및 박막트렌지스터 어레이를 이용한 액정표시장치 |
-
1995
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-
1996
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108196407A (zh) * | 2017-12-28 | 2018-06-22 | 武汉华星光电技术有限公司 | 显示面板及其制作方法、显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5691787A (en) | 1997-11-25 |
| KR970011977A (ko) | 1997-03-29 |
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| TW473625B (en) | 2002-01-21 |
| JPH0961850A (ja) | 1997-03-07 |
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