JPH02118515A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
- Publication number
- JPH02118515A JPH02118515A JP63270737A JP27073788A JPH02118515A JP H02118515 A JPH02118515 A JP H02118515A JP 63270737 A JP63270737 A JP 63270737A JP 27073788 A JP27073788 A JP 27073788A JP H02118515 A JPH02118515 A JP H02118515A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- gate
- wirings
- drain
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000010409 thin film Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 21
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000005611 electricity Effects 0.000 abstract description 25
- 230000003068 static effect Effects 0.000 abstract description 25
- 230000002950 deficient Effects 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 230000002238 attenuated effect Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 8
- 230000006378 damage Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 239000010407 anodic oxide Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 108091008695 photoreceptors Proteins 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
Landscapes
- Physics & Mathematics (AREA)
- Liquid Crystal (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分骨）
本発明は、複数の薄膜トランジスタが形成された液晶表
示装置の製造方法に関する。
示装置の製造方法に関する。
（従来技術）
絶縁性基板上に設けられた複数の薄膜トランジスタ（Ｔ
Ｐ Ｔ ）を有するＴＰＴ基板はたとえばアクティブ
マトリックス型の液晶デイスプレィや密着型イメージセ
ンサ−等に利用されている。前者は、ＴＰＴ基板上に液
晶層を設け、各画素毎に設けられたＴＰＴにより液晶層
に印加する電位をコントロールして良好な画質を実現す
る。後者は、光センサ一部の出力線数をＴＰＴを使用す
ることにより、時分割出力が可能となυ大巾に出力線数
を減少することができ、装置の小型化が計れる。
Ｐ Ｔ ）を有するＴＰＴ基板はたとえばアクティブ
マトリックス型の液晶デイスプレィや密着型イメージセ
ンサ−等に利用されている。前者は、ＴＰＴ基板上に液
晶層を設け、各画素毎に設けられたＴＰＴにより液晶層
に印加する電位をコントロールして良好な画質を実現す
る。後者は、光センサ一部の出力線数をＴＰＴを使用す
ることにより、時分割出力が可能となυ大巾に出力線数
を減少することができ、装置の小型化が計れる。
これら、ＴＰＴ基板上のＴＰＴは基本的にＭＯ８型の構
造をしており、製造工程中に発生する静電気により、特
性変動や、ゲート絶縁膜の絶縁破壊等をおこしやすく、
静電気対策は必要不可欠である。従来、この静電気対策
として、たとえばｔａ６図に示す様な１方式がとられて
いた。第６図はアクティブマ） ＩＪフックス液晶表示
装置の例を示す。
造をしており、製造工程中に発生する静電気により、特
性変動や、ゲート絶縁膜の絶縁破壊等をおこしやすく、
静電気対策は必要不可欠である。従来、この静電気対策
として、たとえばｔａ６図に示す様な１方式がとられて
いた。第６図はアクティブマ） ＩＪフックス液晶表示
装置の例を示す。
ＴＦＩＩ′ｌのゲート電極２はゲート配線４ａ、４ｂ。
４Ｃ・・・に接続され、ドレイン電極３はドレイン配線
５ａ、５ｂ、５ｃ・・・に接続され、ソース電極は表示
電極を通して液晶層６に接続されている。
５ａ、５ｂ、５ｃ・・・に接続され、ソース電極は表示
電極を通して液晶層６に接続されている。
ＴＰＴの製造工程中におけるＴＰＴの静電気破壊の多く
は、ゲート配線４とドレイン配線５の間の静電気による
もので、結果的に、ゲート配線とドレイン配線間が電気
的にシ冒−卜してしまい、液晶表示装置としては致命的
な線欠陥表示を生ずる。
は、ゲート配線４とドレイン配線５の間の静電気による
もので、結果的に、ゲート配線とドレイン配線間が電気
的にシ冒−卜してしまい、液晶表示装置としては致命的
な線欠陥表示を生ずる。
第６図では、全てのゲート配線と全てのドレイン配線を
それぞれ４Ｚ、５Ｚを通して電気的にシ曹−トシておき
、静電気を消滅させる方式をとっている。液晶層の注入
等全工程が終了後短絡線４Ｚ。
それぞれ４Ｚ、５Ｚを通して電気的にシ曹−トシておき
、静電気を消滅させる方式をとっている。液晶層の注入
等全工程が終了後短絡線４Ｚ。
５ｚは７にそって切り離され、ＴＰＴ基板を完成する。
このような従来の静電対策法では短絡線の切り離しが全
工程終了後に行なわれるため、例えば製造工程中にゴミ
等の影響によυ生じたゲート配線とドレイン配線間のシ
璽−トを検出することが出来ず、この種の欠陥は基板完
成後にしかチエツクできなかった。このため、完成品の
コストが高くなっていた。
工程終了後に行なわれるため、例えば製造工程中にゴミ
等の影響によυ生じたゲート配線とドレイン配線間のシ
璽−トを検出することが出来ず、この種の欠陥は基板完
成後にしかチエツクできなかった。このため、完成品の
コストが高くなっていた。
（発明が解決しようとする課題）
従来の液晶表示装置の製造方法ではゲート配線とドレイ
ン配線間のシ璽−トを基板完成後にしか検出できないた
め、コストが高いという問題点があった。
ン配線間のシ璽−トを基板完成後にしか検出できないた
め、コストが高いという問題点があった。
この発明は、製造工程中にあってもＴＰＴ基板のゲート
配線とドレイン配線間の電気的ショートがチエツクでき
、かつ、静電気破壊を生じず、低いコストで生産できる
液晶表示装置の製造方法を提供することを目的とする。
配線とドレイン配線間の電気的ショートがチエツクでき
、かつ、静電気破壊を生じず、低いコストで生産できる
液晶表示装置の製造方法を提供することを目的とする。
（課題を解決するための手段）
この発明は、絶縁性基板上に複数の薄膜トランジスタを
形成する工程と、 前記薄膜トランジスタの各ゲート電極を各ゲート配線を
介して第１の容量部に結合する工程と、前記薄膜トラン
ジスタの各ドレイン電極を各ドレイン配線を介して第２
の容量部に結合する工程と１ 前記薄膜トランジスタにより駆動される液晶層を形成す
る工程と、 第１の容量部及び第２の容量部を絶縁性基板から切り離
す工程を有することを特徴とする液晶表示装置の製造方
法である。
形成する工程と、 前記薄膜トランジスタの各ゲート電極を各ゲート配線を
介して第１の容量部に結合する工程と、前記薄膜トラン
ジスタの各ドレイン電極を各ドレイン配線を介して第２
の容量部に結合する工程と１ 前記薄膜トランジスタにより駆動される液晶層を形成す
る工程と、 第１の容量部及び第２の容量部を絶縁性基板から切り離
す工程を有することを特徴とする液晶表示装置の製造方
法である。
（作用）
ＴＰＴの静電気破壊は、ＴＰＴのゲート電極とドレイン
電極（又はリース電極）間に、ゲート絶縁膜の耐圧以上
の静電気が発生することにより生ずる。本発明では、こ
の静電気によりゲート絶縁膜に生ずる電圧が耐圧以下に
減衰するように、この静電気をＴＰＴの絶縁性基板周辺
に設けた容量部に分散させることを特徴とする。容量部
は、ＴＦＴ部のゲート容量の大きさと、製造工程中に発
生する静電気量の最大値から決められる。特に、大量の
静電気が発生するのは、液晶表示装置の液晶配向過程で
ＩＫＶ程度に達する場合もある。しかし、この静電気は
全ＴＰＴに一様に加わることはなく、極部的に発生する
ことが多い。従って、−本のゲート配線あるいはドレイ
ン配線に接続された全ＴＰＴのゲート容量の１０倍程度
以上の容量でゲート配線群とドレイン配線群が接続され
ていれば、静電気気象を通常のＴＰＴのゲート紬縁膜耐
圧１００Ｖ程度以下にすることは可能である。
電極（又はリース電極）間に、ゲート絶縁膜の耐圧以上
の静電気が発生することにより生ずる。本発明では、こ
の静電気によりゲート絶縁膜に生ずる電圧が耐圧以下に
減衰するように、この静電気をＴＰＴの絶縁性基板周辺
に設けた容量部に分散させることを特徴とする。容量部
は、ＴＦＴ部のゲート容量の大きさと、製造工程中に発
生する静電気量の最大値から決められる。特に、大量の
静電気が発生するのは、液晶表示装置の液晶配向過程で
ＩＫＶ程度に達する場合もある。しかし、この静電気は
全ＴＰＴに一様に加わることはなく、極部的に発生する
ことが多い。従って、−本のゲート配線あるいはドレイ
ン配線に接続された全ＴＰＴのゲート容量の１０倍程度
以上の容量でゲート配線群とドレイン配線群が接続され
ていれば、静電気気象を通常のＴＰＴのゲート紬縁膜耐
圧１００Ｖ程度以下にすることは可能である。
周辺部に設けた容量部容量値は大きい程効果があるが、
厳密には、製造工程中の静電気量、ＴＰＴの耐圧から余
裕を持って設定する。又、上記容量部はＴＦＴの全電極
が完成時に同時に形成でき、以降、静電気発生の恐れが
なくなる工程以降あるいは、全工程終了後に容量部を基
板から切り離すことにより、ＴＰＴ基板を静電気破壊か
ら守ることができる。
厳密には、製造工程中の静電気量、ＴＰＴの耐圧から余
裕を持って設定する。又、上記容量部はＴＦＴの全電極
が完成時に同時に形成でき、以降、静電気発生の恐れが
なくなる工程以降あるいは、全工程終了後に容量部を基
板から切り離すことにより、ＴＰＴ基板を静電気破壊か
ら守ることができる。
なお、この発明においては、全てのゲート電極群と全て
のドレイン電極群を同一の容量部に接続する必要はない
。しかし、全てのＴＰＴが、それぞれのゲート電極及び
ドレイン電極に対して基板外周部で容量結合しているこ
とが必要である。更に、外周部の容量部に分散された静
電気が長時間保持され、ＴＰＴの特性変動等悪影響を及
ぼす可能性があるときは、前記容量部に高抵抗の放電経
路を並列に設けておけばよい。
のドレイン電極群を同一の容量部に接続する必要はない
。しかし、全てのＴＰＴが、それぞれのゲート電極及び
ドレイン電極に対して基板外周部で容量結合しているこ
とが必要である。更に、外周部の容量部に分散された静
電気が長時間保持され、ＴＰＴの特性変動等悪影響を及
ぼす可能性があるときは、前記容量部に高抵抗の放電経
路を並列に設けておけばよい。
本発明によるＴＰＴの各電極を容量結合する構造は、Ｔ
ＰＴ基板のＷ造工程中に生ずる静電気を緩和する不用が
あるため、静電気によるＴＰＴの製造工程中での破壊が
防止でき、かつ、直流的には必要な電極間が絶縁されて
いるため、短絡故障の検出も可能となった。
ＰＴ基板のＷ造工程中に生ずる静電気を緩和する不用が
あるため、静電気によるＴＰＴの製造工程中での破壊が
防止でき、かつ、直流的には必要な電極間が絶縁されて
いるため、短絡故障の検出も可能となった。
（実施例）
本発明による実施例を第１図を参照して説明する。第１
図はアクティブマトリックス型液晶表示器の例である。
図はアクティブマトリックス型液晶表示器の例である。
アモルファスシリコンから成る各ＴＦＴＩＩのゲート電
極はゲート配線１４ａ。
極はゲート配線１４ａ。
１４ｂ・・・に接続され、ドレイン線間極はドレイン配
線１５ａ、１５ｂ・・・に接続されている。基板周辺に
は短絡線１９Ｃが設けられ、又、ゲート配線はゲート配
線短絡線１９ａ及び１９ｂに接続されている。ドレイン
配線は全て、外周短絡線１９Ｇに接続され、容ｆｉ１８
ａ及び１８ｂを通して、前記ゲート配線短絡線１９ａ及
び１９ｂに接続されている。ここで、容量部ｉｓａ及び
１８ｂは、基板外周部に設けられ、かつ、ゲート配線金
属で１９ａ、ｉｇｂが、又ドレイン配線金属で１９０が
、そして、両金属層間はＴＰＴのゲート絶縁層で構成さ
れている。更に、ゲート電極とゲート配線そして、ドレ
イン電極とドレイン配線は同一プロセス及び材料で作ら
れておシ、容量部１８ａ、１８ｂはＴＰＴの電極が完成
すると同時に形成した。その後、液晶注入工程を経て、
全工程終了後に、容量部１８ａ、１８ｂは、１７ａ 〜
１７ｄにそって基板から切り離し、液晶表示パネルを完
成し、だ。
線１５ａ、１５ｂ・・・に接続されている。基板周辺に
は短絡線１９Ｃが設けられ、又、ゲート配線はゲート配
線短絡線１９ａ及び１９ｂに接続されている。ドレイン
配線は全て、外周短絡線１９Ｇに接続され、容ｆｉ１８
ａ及び１８ｂを通して、前記ゲート配線短絡線１９ａ及
び１９ｂに接続されている。ここで、容量部ｉｓａ及び
１８ｂは、基板外周部に設けられ、かつ、ゲート配線金
属で１９ａ、ｉｇｂが、又ドレイン配線金属で１９０が
、そして、両金属層間はＴＰＴのゲート絶縁層で構成さ
れている。更に、ゲート電極とゲート配線そして、ドレ
イン電極とドレイン配線は同一プロセス及び材料で作ら
れておシ、容量部１８ａ、１８ｂはＴＰＴの電極が完成
すると同時に形成した。その後、液晶注入工程を経て、
全工程終了後に、容量部１８ａ、１８ｂは、１７ａ 〜
１７ｄにそって基板から切り離し、液晶表示パネルを完
成し、だ。
なお、容量１８ａ及びｉｓｂは、その容量値が一本当υ
のゲート配線の容量１５０ＰＦの１０倍１５００ＰＦに
設定した。又、液晶工程に入る前、すなわち、ＴＰＴ及
びゲート、ドレイン配線完了後に、１９Ｃど１９ａ及び
１９Ｃと１９ｂ間の電気抵抗をチエツクすることにより
、ゲート配線とドレイン配線間の電気的シ嘗−トの有無
を簡単にチエツクすることができた。この場合、シ璽−
トが存在すれば不良品となシ、液晶工程に入る前に取シ
除くことができ、余分な工程や、部材の浪費が避けられ
る。
のゲート配線の容量１５０ＰＦの１０倍１５００ＰＦに
設定した。又、液晶工程に入る前、すなわち、ＴＰＴ及
びゲート、ドレイン配線完了後に、１９Ｃど１９ａ及び
１９Ｃと１９ｂ間の電気抵抗をチエツクすることにより
、ゲート配線とドレイン配線間の電気的シ嘗−トの有無
を簡単にチエツクすることができた。この場合、シ璽−
トが存在すれば不良品となシ、液晶工程に入る前に取シ
除くことができ、余分な工程や、部材の浪費が避けられ
る。
なお、本実施例では、第１図１８ｃ及び１８ｄに示すよ
うに、約１００にΩの高抵抗１８ｃ及び１８ｄをＴＦＴ
の半導体層で構成したものを試作した。
うに、約１００にΩの高抵抗１８ｃ及び１８ｄをＴＦＴ
の半導体層で構成したものを試作した。
特に、容量１８ａ、１８ｂに蓄積した静電気によりＴＦ
’Ｔ特性のしきい値電圧変動が問題となる場合に、前記
静電気を放電することができ効果的に変動対策が行なえ
る。
’Ｔ特性のしきい値電圧変動が問題となる場合に、前記
静電気を放電することができ効果的に変動対策が行なえ
る。
第２図は本発明の別の実施例を示す図である。
この例もアクティブマトリックス型液晶表示装置を示す
。基板周辺に短絡線２９Ｃを設け、各ゲート配線２４ａ
、２４ｂ及び各ドレイン配線２５ａ。
。基板周辺に短絡線２９Ｃを設け、各ゲート配線２４ａ
、２４ｂ及び各ドレイン配線２５ａ。
２５ ｂ ・・・は容量２８ａ、２８ｂ、２８ｃ、２８
ｄを通してそれぞれ独立に短絡的〈２９Ｃに接続されて
いる。この実施例では製造工程中に、全ゲート線及びド
レイン線の断線チエツク及び、ゲート線ドレイン線間の
短絡位置をチエツクが可能なため１これら不良個所を液
晶工程前に補修することができる。全工程終了後、これ
ら容量部は、２７ａ〜２７ｄにそって基板から切）離す
。この実施例では、各ゲート線又はドレイン線に発生す
る容量は小さいので、ゲート線−本当りの容量の約１／
１０にあたるｔｓＰＦとした。ゲート線とドレイン線間
のシ冒−トチエツクを液晶セル工程前後で行なったが、
面配線間のシ１−トは発生していないことが確認された
。
ｄを通してそれぞれ独立に短絡的〈２９Ｃに接続されて
いる。この実施例では製造工程中に、全ゲート線及びド
レイン線の断線チエツク及び、ゲート線ドレイン線間の
短絡位置をチエツクが可能なため１これら不良個所を液
晶工程前に補修することができる。全工程終了後、これ
ら容量部は、２７ａ〜２７ｄにそって基板から切）離す
。この実施例では、各ゲート線又はドレイン線に発生す
る容量は小さいので、ゲート線−本当りの容量の約１／
１０にあたるｔｓＰＦとした。ゲート線とドレイン線間
のシ冒−トチエツクを液晶セル工程前後で行なったが、
面配線間のシ１−トは発生していないことが確認された
。
第３図は本発明による別のアクティブマトリックス型液
晶表示装置用ＴＰＴ基板とその製造方法の実施例を示す
図である。本実施例ではゲート配線３４ａ、３４ｂ、３
４Ｃ−・・とトレイン配線３５ａ。
晶表示装置用ＴＰＴ基板とその製造方法の実施例を示す
図である。本実施例ではゲート配線３４ａ、３４ｂ、３
４Ｃ−・・とトレイン配線３５ａ。
３５ｂ、３５０・・・は同一方向に配列されている。
表示信号は３９ａ、３９ｂ、３９Ｃ・・・を通して印加
されるが、これら信号印加のための配線は、ＴＦＴ３１
が設けられた基板と液晶層３６をはさんで対向して設け
られた基板上に配線されている。本実施例では、ゲート
配線３４ａとドレイン配線３！１１゜３４ｂと３５ｂ・
・・に対し、それぞれ容量２１１゜２８８’、２８ｂ、
２８ｂ’・・・で結合すれば本来の静電気破壊対策が行
なえる。これら容量２８ａ・・・は３７ａ、３７ｂにそ
って、液晶工程終了後に切υ離す。本実施例では、容量
２８ａ、２８ａ’・・・の値はそれぞれゲート配線容量
のｌ／１０にあたる１５ＰＦとした。ＴＰＴの絶縁破壊
によるシ冒−トの有無のチエツクはそれぞれ、３４ａと
３５ａ間、３４ｂと３５ｂ間・・・の電気抵抗をチエツ
クすればよい。
されるが、これら信号印加のための配線は、ＴＦＴ３１
が設けられた基板と液晶層３６をはさんで対向して設け
られた基板上に配線されている。本実施例では、ゲート
配線３４ａとドレイン配線３！１１゜３４ｂと３５ｂ・
・・に対し、それぞれ容量２１１゜２８８’、２８ｂ、
２８ｂ’・・・で結合すれば本来の静電気破壊対策が行
なえる。これら容量２８ａ・・・は３７ａ、３７ｂにそ
って、液晶工程終了後に切υ離す。本実施例では、容量
２８ａ、２８ａ’・・・の値はそれぞれゲート配線容量
のｌ／１０にあたる１５ＰＦとした。ＴＰＴの絶縁破壊
によるシ冒−トの有無のチエツクはそれぞれ、３４ａと
３５ａ間、３４ｂと３５ｂ間・・・の電気抵抗をチエツ
クすればよい。
第４図は本発明による別の実施例を示す図である。本実
施例ではゲート配線とドレイン配線が共通に使用されて
いるが、その基本は、個々のＴＰＴのゲート電極が接続
されたゲート配線（例えばＴＦＴ４１の４４８）とドレ
イン電極が接続されたゲート配線（例えばＴＦＴ４１の
４４ｂ）間に容量を設ければよい。この場合の配線間シ
璽ットチェックはゲート配線４４ａと４４ｂ、４４ｂと
４４Ｃ１・・・の順にチエツクすればよい。なお、偶数
番目ゲート配線を全て周辺で短絡し、この短絡線と奇数
番目のゲート配線を周辺で全て短絡した短絡線間に容量
を設けてもよい。このときは、両短絡線間の電気抵抗チ
エツクを１回行なえば、配線間シ璽−トの有無をチエツ
クできる。
施例ではゲート配線とドレイン配線が共通に使用されて
いるが、その基本は、個々のＴＰＴのゲート電極が接続
されたゲート配線（例えばＴＦＴ４１の４４８）とドレ
イン電極が接続されたゲート配線（例えばＴＦＴ４１の
４４ｂ）間に容量を設ければよい。この場合の配線間シ
璽ットチェックはゲート配線４４ａと４４ｂ、４４ｂと
４４Ｃ１・・・の順にチエツクすればよい。なお、偶数
番目ゲート配線を全て周辺で短絡し、この短絡線と奇数
番目のゲート配線を周辺で全て短絡した短絡線間に容量
を設けてもよい。このときは、両短絡線間の電気抵抗チ
エツクを１回行なえば、配線間シ璽−トの有無をチエツ
クできる。
本発明は例えば密着型イメージセンサ−にも応用できる
。
。
第５図は密着型イメージセンサ−の回路図である。図中
％ ５６ａ、５６ｂ・・・は感光体部でここの状態変化
社をアモルファスシリコンから成るＴＦＴ５１のブロッ
ク分割駆動によυ、外部に電気蓋としてとり出す。本実
施例ではゲート配線５４ａ。
％ ５６ａ、５６ｂ・・・は感光体部でここの状態変化
社をアモルファスシリコンから成るＴＦＴ５１のブロッ
ク分割駆動によυ、外部に電気蓋としてとり出す。本実
施例ではゲート配線５４ａ。
５４ｂ・・・を基板周辺の短絡線５９ａに接続し、ドレ
イン配線５５ａ、５５ｂ、・・・を基板周辺の短絡線５
９ｂに接続し、両短絡線を容量５８にて結合する。全工
程終了後、この短絡線及び容量を５７の位置で基板から
切り離すことによυ基板を完成させた。ここではゲート
配線数３７本、ドレイン配線数５４本を設け、容量５８
は、−本当りのゲート配線のドレイン配線に対する容量
の約２倍である３０ＰＦとした。又、ゲート配線とドレ
イン配線間の電気的抵抗チエツクにより製造工程中で両
配線間のショートの有無を確認できた。
イン配線５５ａ、５５ｂ、・・・を基板周辺の短絡線５
９ｂに接続し、両短絡線を容量５８にて結合する。全工
程終了後、この短絡線及び容量を５７の位置で基板から
切り離すことによυ基板を完成させた。ここではゲート
配線数３７本、ドレイン配線数５４本を設け、容量５８
は、−本当りのゲート配線のドレイン配線に対する容量
の約２倍である３０ＰＦとした。又、ゲート配線とドレ
イン配線間の電気的抵抗チエツクにより製造工程中で両
配線間のショートの有無を確認できた。
なお、本実施例では、アモルファスシリコンからなるＴ
ＰＴを用いたが、ＴＰＴ材料は多結晶シリコンやＣｄ８
ｅ、Ｃｄ８等何であってもよい。更に、特に周辺容量部
の容量値を占有面積を変えずに増大するため、容量を構
成する絶縁膜は必ずしもＴＰＴのゲート絶縁膜と同一構
成とせず、絶縁層の薄層化あるいは陽極酸化膜のような
均一でかつ誘電率の高い材料を使用すると効果的である
。この絶縁層はゲート絶縁層のように良質な絶縁膜でな
くても良い。例えば、厚さ５００Ａ程度のリーク成分を
有するＴａの陽極酸化膜でありてもよい。
ＰＴを用いたが、ＴＰＴ材料は多結晶シリコンやＣｄ８
ｅ、Ｃｄ８等何であってもよい。更に、特に周辺容量部
の容量値を占有面積を変えずに増大するため、容量を構
成する絶縁膜は必ずしもＴＰＴのゲート絶縁膜と同一構
成とせず、絶縁層の薄層化あるいは陽極酸化膜のような
均一でかつ誘電率の高い材料を使用すると効果的である
。この絶縁層はゲート絶縁層のように良質な絶縁膜でな
くても良い。例えば、厚さ５００Ａ程度のリーク成分を
有するＴａの陽極酸化膜でありてもよい。
この場合は、特に容量に並列の高抵抗パスを特に設け々
くてもよい。又、アクティブマトリックス型液晶表示装
置で、周辺容量部の切り離しは液晶注入工程後であれば
実質的に、最終工程前に行なっても特に静電破壊を生ず
ることはない。
くてもよい。又、アクティブマトリックス型液晶表示装
置で、周辺容量部の切り離しは液晶注入工程後であれば
実質的に、最終工程前に行なっても特に静電破壊を生ず
ることはない。
本発明によれば、ＴＰＴ基板の製造工程に生じた静電気
によるＴＰＴの破壊を防止することができ、かつ、ゲー
ト配線とドレイン配線間が電気的にシ田−卜シていない
ため、これら配線間の電気抵抗チエ、りにより、ＴＰＴ
基板内に、これら配線間のシ舊−トの有無が製造工程中
でチエツクできるため、不良品のムダ製造を省くことが
でき、又、製造工程早期に、前記配線間シ曹−ト５の補
修ができる等の利点があり、ＴＰＴ基板の製造コストを
大巾に下げることが可能である。
によるＴＰＴの破壊を防止することができ、かつ、ゲー
ト配線とドレイン配線間が電気的にシ田−卜シていない
ため、これら配線間の電気抵抗チエ、りにより、ＴＰＴ
基板内に、これら配線間のシ舊−トの有無が製造工程中
でチエツクできるため、不良品のムダ製造を省くことが
でき、又、製造工程早期に、前記配線間シ曹−ト５の補
修ができる等の利点があり、ＴＰＴ基板の製造コストを
大巾に下げることが可能である。
第１図乃至第４図は、本発明の一実施例を説明するため
の回路図、第５図は密着型イメージセンサ−１第６図は
従来例を示す図である。 １１・・・薄膜トランジスタ（ＴＰＴ）、１２・・・ゲ
ート電極、 １３・・・ドレイン電極、 １４ ａ 、 １４ ｂ ・ｌ’ −）配線、１５ａ、
１５ｂ・・・ドレイン配線、 １６・・・液晶層容量、 １７ａ、１７ｂ、１７Ｃ，１７ｄ−・・最終基板切り離
し位置、 ｔｅ ａ・・・静電気吸収用容量（第１の容量部）、１
８ ｂ・・・静電気吸収用容量（第２の容量部）、１８
Ｃ，１８ｄ・・・静電気放電用抵抗、１９ａ、１９ｂ・
・・ゲート配線短絡線、１９ Ｃ・・・ドレイン配線短
絡線。
の回路図、第５図は密着型イメージセンサ−１第６図は
従来例を示す図である。 １１・・・薄膜トランジスタ（ＴＰＴ）、１２・・・ゲ
ート電極、 １３・・・ドレイン電極、 １４ ａ 、 １４ ｂ ・ｌ’ −）配線、１５ａ、
１５ｂ・・・ドレイン配線、 １６・・・液晶層容量、 １７ａ、１７ｂ、１７Ｃ，１７ｄ−・・最終基板切り離
し位置、 ｔｅ ａ・・・静電気吸収用容量（第１の容量部）、１
８ ｂ・・・静電気吸収用容量（第２の容量部）、１８
Ｃ，１８ｄ・・・静電気放電用抵抗、１９ａ、１９ｂ・
・・ゲート配線短絡線、１９ Ｃ・・・ドレイン配線短
絡線。
Claims (3)
- （１）絶縁性基板上に複数の薄膜トランジスタを形成す
る工程と、 前記薄膜トランジスタの各ゲート電極を各ゲート配線を
介して第１の容量部に結合する工程と、 前記薄膜トランジスタの各ドレイン電極を各ドレイン配
線を介して第２の容量部に結合する工程と、 前記薄膜トランジスタにより駆動される液晶層を形成す
る工程と、 第１の容量部及び第２の容量部を絶縁性基板から切り離
す工程を有することを特徴とする液晶表示装置の製造方
法。 - （２）前記第１の容量部及び第２の容量部が陽極酸化法
により形成されることを特徴とする請求項１記載の液晶
表示装置の製造方法。 - （３）前記第１の容量部及び第２の容量部に並列に高抵
抗が接続されていることを特徴とする請求項１記載の液
晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270737A JPH02118515A (ja) | 1988-10-28 | 1988-10-28 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270737A JPH02118515A (ja) | 1988-10-28 | 1988-10-28 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118515A true JPH02118515A (ja) | 1990-05-02 |
Family
ID=17490268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63270737A Pending JPH02118515A (ja) | 1988-10-28 | 1988-10-28 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02118515A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452621A (ja) * | 1990-06-21 | 1992-02-20 | Matsushita Electric Ind Co Ltd | 液晶パネル及びその製造法 |
| JPH0455824A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electric Ind Co Ltd | 液晶素子及びその製造法 |
| JP2002277896A (ja) * | 2001-03-19 | 2002-09-25 | Matsushita Electric Ind Co Ltd | 液晶表示装置及び画面表示応用装置 |
| US7425999B2 (en) | 1996-02-13 | 2008-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| JP2011066444A (ja) * | 2010-11-29 | 2011-03-31 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2012182471A (ja) * | 2012-04-23 | 2012-09-20 | Semiconductor Energy Lab Co Ltd | Ｔｆｔ基板 |
-
1988
- 1988-10-28 JP JP63270737A patent/JPH02118515A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452621A (ja) * | 1990-06-21 | 1992-02-20 | Matsushita Electric Ind Co Ltd | 液晶パネル及びその製造法 |
| JPH0455824A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electric Ind Co Ltd | 液晶素子及びその製造法 |
| US7425999B2 (en) | 1996-02-13 | 2008-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| JP2002277896A (ja) * | 2001-03-19 | 2002-09-25 | Matsushita Electric Ind Co Ltd | 液晶表示装置及び画面表示応用装置 |
| JP2011066444A (ja) * | 2010-11-29 | 2011-03-31 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2012182471A (ja) * | 2012-04-23 | 2012-09-20 | Semiconductor Energy Lab Co Ltd | Ｔｆｔ基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3418653B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3261699B2 (ja) | アクティブマトリクス基板 | |
| US5781253A (en) | Liquid crystal display having electrostatic discharge protection and method for manufacturing the same | |
| JP3007025B2 (ja) | アクティブマトリクス型液晶表示装置及びその製造方法 | |
| JPH0822024A (ja) | アクティブマトリクス基板およびその製法 | |
| NL9301406A (nl) | Dunne filmtransistorenreeks en daarvan gebruikmakende vloeibare kristalweergeefinrichting. | |
| JP3270361B2 (ja) | 薄膜トランジスタアレイ及びその製造方法 | |
| EP0605176B1 (en) | An active matrix type liquid crystal display panel and a method for producing the same | |
| JPH02118515A (ja) | 液晶表示装置の製造方法 | |
| JP3054491B2 (ja) | 液晶表示装置 | |
| JPH0358019A (ja) | 液晶表示装置 | |
| JPS63222443A (ja) | 薄膜トランジスタマトリツクスアレイ | |
| JPH11190858A (ja) | アクティブマトリクス型表示装置及びその製造方法 | |
| JPH03171034A (ja) | 液晶表示装置及びその製造方法 | |
| JP3752824B2 (ja) | アクティブマトリクス基板装置の製造方法及び該アクティブマトリクス基板装置並びにこれを備えた電気光学パネル | |
| JP4516244B2 (ja) | アクティブマトリクス型液晶表示装置用基板及びそれを備えた液晶表示装置 | |
| JP3231410B2 (ja) | 薄膜トランジスタアレイ及びその製造方法 | |
| JP4630432B2 (ja) | 光電変換装置 | |
| JPH08262485A (ja) | 液晶表示装置 | |
| JPH03249624A (ja) | 液晶表示装置の製造方法 | |
| JP3418684B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2687967B2 (ja) | 液晶表示装置 | |
| JPS60198579A (ja) | 半導体表示装置 | |
| JP2002072232A (ja) | 液晶表示装置、及び、当該液晶表示装置の製造方法 | |
| JPH0359534A (ja) | 液晶表示装置 |