JP4630432B2 - 光電変換装置 - Google Patents
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Description
【発明が属する技術分野】
本発明は、TFTを用いた光電変換装置に関する。
【0002】
【従来の技術】
薄膜トランジスタ(TFT)を用いたパネルの大画面化が急速に進んでいる。TFTを用いた液晶パネルの製造技術の発展や、光電変換素子を有するエリアセンサーの各分野への利用(例えばX線撮像装置)の進展によるものである。又、その大画面化の流れとともに、パターンピッチの微細化が進んでいる。
【0003】
この大画面化とパターンピッチの微細化の流れに伴い、パネル製造工程における歩留まりの低下がおこっている。その原因として、次のようなことが考えられる。
【0004】
まず、パネルの大画面化が進むにつれて、パネルあたりの配線距離が増加し、断線確率が上がったことである。
【0005】
又、パネルの微細化が進むにつれて、パネルあたりのTFTや配線クロス部の面積が増加し、上下の金属配線間のショート確率が上がったことである。又、開口率をアップさせるためには、配線幅を細くし、膜厚を上昇させる必要があるため、微細なパターン露光と配線エッチング技術とが要求され、このことが、配線の断線確率を更に上げる要因となっている。
【0006】
更に、静電気放電(ESD)によるものがある。これは、パネルサイズの大画面化によって、パネルとの接触部の面積が大きくなり、静電気の発生量が増加し、不良発生確率が上がったことである。
【0007】
歩留まりの向上を確保するには、上記技術課題を解決することが必要である。
【0008】
図2は、従来の光電変換装置を構成する光電変換素子パネル及びその周辺回路の等価回路図である。
【0009】
この光電変換素子パネル6では、ゲートドライバ13の各ドライバ(Dr1〜Dr4)から複数のVg線(Cr配線からなるゲート線)4に印加されるバイアス電圧により、マトリックス状に配置された複数のTFT1(t11〜tm4)が駆動される。また、ソースドライバ(信号処理回路)11から送られる信号が、複数の信号線(Al配線)5を通じて、各TFT1と対になる、光電変換素子となるコンデンサ2(c11〜cm4)へ転送され、すべてのマトリックス素子に信号が伝えられる。そして、複数のVs線(Al配線からなる共通電極バイアス線)3に接続された複数のコンデンサ2(c11〜m4)の第2電極に蓄積された電子が除去されて、この光電変換素子パネル6は駆動される。
【0010】
【発明が解決しようとする課題】
しかしながら、この光電変換素子パネル6において、図2に示した断線箇所であるA部のようなVg線4に断線が発生した際には、コンデンサ2(c33〜cm3)から信号を呼び出すためのTFT(t33〜tm3)を駆動させるVg線4が、Vg線4へ電圧を印加するゲートドライバ13から分離されて欠陥となり、いわゆるライン欠陥が発生する。
【0011】
通常、このライン欠陥が発生した部分には、隣接する光電変換素子によって、画像補正がかけられる。しかし、駆動バイアス電圧を与えるべきVg線が電気的に浮遊状態(フローティング)となってしまうため、隣接する光電変換素子がライン欠陥部のクロストークを受けて、画像問題を引き起こしてしまう。その結果、ライン欠陥部の画像補正を行う隣接光電変換素子が特性エラーを起こしてしまい、完全な画像補正が行えず、不良品となって歩留まりの低下を招いていた。
【0012】
そこで、本発明は、光電変換素子パネルに配置されたTFTを駆動させるVg線が途中で断線しても、その断線によってフローティング電位になってしまうVg線が原因のクロストークを防止することを課題としている。
【0013】
【課題を解決するための手段】
上記課題を解決するための本発明は、基板上に光電変換素子と薄膜トランジスタとの組がマトリクス状に複数配列され、行方向の複数の前記薄膜トランジスタのゲート電極に電気的に接続されたゲート線が列方向に複数配列され、列方向の複数の前記薄膜トランジスタのソース及びドレイン電極のうちの一方の電極に電気的に接続された信号線が行方向に複数配列され、前記光電変換素子の一方の電極に電気的に接続された共通電極バイアス線を有し、前記光電変換素子の他方の電極が、前記薄膜トランジスタの前記ソース及びドレイン電極のうちの他方の電極に電気的に接続され、前記ゲート線が、バイアス電圧印加手段が電気的に接続された側の一方の端部と、半導体層による抵抗と金属配線による抵抗とを介して定電位手段が電気的に接続された側の他方の端部とを有する光電変換装置であって、前記ゲート線の配線抵抗をRv g 、前記半導体層による抵抗をRn、前記金属配線による抵抗をRm、複数の前記ゲート線のうち所定のゲート線に接続された前記薄膜トランジスタをオン状態とする際に前記バイアス電圧印加手段が前記所定のゲート線に印加するバイアス電圧をVgH、前記複数のゲート線のうち前記所定のゲート線とは異なる他のゲート線に接続された前記薄膜トランジスタをオフ状態とする際に前記バイアス電圧印加手段が前記他のゲート線に印加するバイアス電圧をVgL、前記薄膜トランジスタに十分な転送効率を与えるバイアス電圧の最小値をVg on、前記薄膜トランジスタのスレッシュホールド電圧をVth、及び前記定電位手段の電位を零電位とした場合に、
VgH−Rv g (VgH−VgL)/2(Rv g +Rn)>(Vg on)
VgH−Rv g ・VgH/(Rv g +Rn+Rm)>(Vg on)
VgL+Rv g (VgH−VgL)/2(Rv g +Rn)<Vth
VgL+Rv g ・(−VgL)/(Rv g +Rn+Rm)<Vth
を満たし、前記共通電極バイアス線は、半導体層による抵抗を介して前記金属配線に接続されることを特徴とする。
【0014】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。
【0015】
(実施形態1)
図1は、本発明の実施形態1に係わる光電変換装置を構成する光電変換素子パネル及びその周辺回路の等価回路図である。
【0016】
この光電変換素子パネル16では、ゲートドライバ13の各ドライバ(Dr1〜Dr4)から複数のVg線(Cr配線からなるゲート線)4に印加されるバイアス電圧により、マトリックス状に配置された複数のTFT(薄膜トランジスタ)1(t11〜tm4)を駆動させ、光電変換素子であるコンデンサ2(c11〜cm4)に蓄積された信号を、信号線5からソースドライバ(信号処理回路)11に転送する。又、信号転送後に、複数のVs線(Al配線からなる共通電極バイアス線)3に接続された複数のコンデンサ2(c11〜cm4)の第2の電極に蓄積された電子を除去するという駆動方式となっている。
【0017】
この光電変換素子パネル16において、Vg線4は、Vg線4にバイアス電圧を印加するゲートドライバ13と反対側で、半導体層7と金属配線8によって、定電位手段たるGND電位に接続されている。
【0018】
以下、図2に示した従来例との対比において発明の動作について説明する。
【0019】
図2において、ゲートドライバ13のドライバDr3を通じてゲートバイアス電圧を印加するVg線4が、A部すなわち薄膜トランジスタt23とt33との間で断線している。よって、t33〜tm3のTFT1にそれらを駆動するためのバイアス電圧を印加することができなくなる。このため、t33〜tm3の位置にある光電変換素子が欠陥となり、いわゆるライン欠陥が発生する。又、駆動電位を与えるべきVg線4が電気的に浮遊状態(フローティング)となってしまうため、電気的に不安定となって、隣接する光電変換素子にクロストークを発生させ、その結果、画像補正処理が満足なレベルとならず、歩留まりの低下を招いている。
【0020】
図3は、図1に示した実施形態1に係わる光電変換装置を構成する光電変換素子パネル16及びその周辺回路において、実際にVg線4の断線が発生した箇所を示す等価回路図である。
【0021】
図3において、ゲートドライバ13からドライバDr3を通じてゲートバイアス電圧を印加するVg線4が、A部すなわち薄膜トランジスタt23とt33との間で断線している。よって、t33〜tm3のTFT1に、それらを駆動させるためのバイアス電圧を印加することができなくなる。
【0022】
このため、t33〜tm3の位置にある光電変換素子は欠陥となり、いわゆるライン欠陥が発生する。しかし、半導体層7と金属配線8によって、断線したVg線4は、浮遊状態(フローティング)でなく、定電位手段たるGNDの電位すなわち零電位となる。したがって、電気的に安定となり、隣接する光電変換素子へのクロストークが防止され、ライン欠陥が起こった部分の画像が補正される。
【0023】
図4は、図3に示した光電変換装置を構成する光電変換素子パネル16及びその周辺回路において、オン状態(導通状態)のバイアス電圧が印加されるTFTに対応するVg線と、それらに隣接する部分の回路を抽出した図である。
【0024】
図4において、ドライバ(i)には、対応するTFTをオン状態にするバイアス電圧VgHが、又、ドライバ(i-1)及びドライバ(i+1)には、TFTをオフ状態(非導通状態)にするバイアス電圧VgLが印加されている。
【0025】
各Vg線4は、半導体層7の抵抗Rnによって定電位手段たるGNDと短絡し、金属配線8の抵抗RmによってGNDと短絡している。又、光電変換素子パネル16内に2次元配列された各光電変換素子の中で、TFTのオン/オフ状態を切り替えるバイアス電圧を印加するゲートドライバ13側の端部の光電変換素子と、そのゲートドライバ13と反対側の端部の光電変換素子との間のVg線4の配線抵抗を、Rvgとしている。
【0026】
ここで、各Vg線4は、上述したようにGNDと短絡しているため、ゲートドライバ13から印加された電圧と異なる電位となる。したがって、正常にTFTを駆動させるためには以下の条件を満たしていることが望ましい。
【0027】
まず、TFTをオン状態にするバイアス電圧VgHを与えるドライバ(i)上の電位Bが、十分な転送効率を与える最小値Vg ON以上であることが望ましい。又、TFTをオフ状態にするバイアス電圧VgLを与えるドライバ(i-1)及びドライバ(i+1)上の電位Cが、TFTのスレッシュホールド電圧Vthを超えない値であることが望ましい。
【0028】
ここで、ワーストケース、すなわちドライバ(i-1)、ドライバ(i)、ドライバ(i+1)及びGNDが直列的に短絡した場合でも、電位B、電位Cが上述した電位を維持するように、抵抗Rnと抵抗Rmの抵抗値を調整することが望ましい。
【0029】
よって、上述した各電圧すなわちVgH、VgL、Vth及びVg onの電圧値、及び各抵抗すなわちRvg、Rm及びRnの抵抗値が、
【0030】
【数2】
VgH−RVg(VgH−VgL)/2(Rvg+Rn)>(Vg on)
VgH−RVg・VgH/(Rvg+Rn+Rm)>(Vg on)
VgL+RVg(VgH−VgL)/2(Rvg+Rn)<Vth
VgL+RVg・(−VgL)/(Rvg+Rn+Rm)<Vth
という条件を満たせば、正常なTFTの駆動となり、Vg線が断線した場合の歩留まりの低下が防止される。
【0031】
本実施形態においては、VgH=15(V)、VgL=−5(V)、Vth=2(V)、Vg on=12(V)、Rvg=40(kΩ)、Rm=100〜500(Ω)とし、更に、上述した条件を満たすように、半導体層による接続抵抗Rnを、
Rn>160(kΩ)
とした。
【0032】
又、半導体層7は、光電変換素子及びTFTを形成しているn型半導体及びi層であり、金属配線8はAlを使用している。
【0033】
図5は、本実施形態における、Vg線とGNDとを接続する半導体層7及び金属配線8のパネル配線に対する配置位置のイメージ図である。
【0034】
光電変換素子パネル16は、光電変換素子14と、ゲートドライバ(図3の符号13)接続部9と、共通電極ドライバ(図3の符号12)及びソースドライバ(図3の符号11)の接続部10とで形成されている。そして、スライス端面Dの近傍には、Vg線とGNDとを接続する半導体層7及び金属配線8が配置されている。金属配線8は、光電変換素子パネル16の対向する2箇所の角に配置された2個のチェックパッド15と接続部10とに接続されており、GND電位は、この接続部10に接続される図示しないICより供給される。
【0035】
光電変換素子パネル16は、実際には、大画面化(大パネル化)のために、図5に示した光電変換素子パネル16を、一角を共有するスライス端面D、Eが中心となるように、4枚貼り合わせて形成する構成がとられており、スライス端面D、Eは、配置された光電変換素子14の近傍でスライスされている。具体的には、4枚貼り合わされた各光電変換素子14の配列ピッチと同じピッチ部以内の箇所でスライスされている。このため、パネルをスライスする工程で、いわゆるガラスチッピングによって光電変換素子14を破壊する確率が高くなる。
【0036】
よって、金属配線8を、スライス端面D、E近傍の光電変換素子14の外周に配置し、2個のチェックパッド15と接続し、その2個のチェックパッド間の導通検査を行うことによって、パネルをスライスする工程後に、チッピングによる光電変換素子14の破壊の有無が確認が行われる。
【0037】
(実施形態2)
図6は、本発明の実施形態2に係わる光電変換装置を構成する光電変換素子パネル及びその周辺回路の等価回路である。
【0038】
この光電変換素子パネル26では、ゲートドライバ13の各ドライバ(Dr1〜Dr4)から複数のVg線(Cr配線)4に印加されるバイアス電圧により、マトリックス状に配置された複数のTFT1(t11〜tm4)を駆動させ、光電変換素子であるコンデンサ2(c11〜cm4)に蓄積された信号を、信号線5からソースドライバ(信号処理回路)11に転送する。又、信号転送後に、複数のVs線(Al配線)3に接続された複数のコンデンサ2(c11〜cm4)の第2の電極に蓄積された電子を除去するという駆動方式になっている。
【0039】
この光電変換素子パネル26において、Vg線4は、Vg線4にバイアス電圧を印加するゲートドライバ13と反対側で、半導体層7と金属配線8によって、定電位手段たるGND電位に接続されている。
【0040】
本実施形態によれば、Vg線4が断線しても、半導体層7と金属配線8によって、断線したVg線4が浮遊状態(フローティング)でなく、GND電位すなわち定電位となる。したがって、電気的に安定となり、隣接する光電変換素子へのクロストークが防止され、ライン欠陥が起こった部分の画像が補正される。
【0041】
図7は、図6に示した光電変換装置を構成する光電変換素子パネル16及びその周辺回路において、オン状態(導通状態)のバイアス電圧が印加されるTFTに対応するVg線と、それらに隣接する部分の回路を抽出した図である。
【0042】
TFTをオン状態(導通状態)にするバイアス電圧をVgH、TFTをオフ状態(非導通状態)にするバイアス電圧をVgL、Vg線4をGNDと接続する半導体層7の抵抗と金属配線8の抵抗を、それぞれ、Rn及びRmとする。又、TFTのオン/オフ状態を切り替えるバイアス電圧を印加するゲートドライバ13側の端部の光電変換素子と、そのゲートドライバ13と反対側の端部の光電変換素子との間のVg線4の配線抵抗を、Rvgとしている。更に、TFTのスレッシュホールド電圧をVth、TFTに十分な転送効率を与える駆動バイアス電圧の最小値をVg onとしたときに、上述した各電圧値及び各抵抗値が、
【0043】
【数3】
VgH−RVg(VgH−VgL)/2(Rvg+Rn)>(Vg on)
VgH−RVg・VgH/(Rvg+Rn+Rm)>(Vg on)
VgL+RVg(VgH−VgL)/2(Rvg+Rn)<Vth
VgL+RVg・(−VgL)/(Rvg+Rn+Rm)<Vth
という条件を満たせば、正常なTFTの駆動となり、Vg線が断線した場合の歩留まりの低下が防止される。
【0044】
本実施形態においても、実施形態1と同様に、VgH=15(V)、VgL=−5(V)、Vth=2(V)、Vg on=12(V)、Rvg=40(kΩ)、Rm=100〜500(Ω)とし、更に、上述した条件を満たすように、半導体層による接続抵抗Rnを、
Rn>160(kΩ)
とした。
【0045】
又、半導体層7は、光電変換素子及びTFTを形成しているn型半導体及びi層であり、金属配線8はAlを使用している。
【0046】
次に、図6及び図7に示した抵抗R0は、抵抗Rnと同様に、半導体層で形成されており、Vg線4に直行するVs線3と金属配線8とを接続する接続抵抗である。この接続により、マトリックス状のVs線3とVg線4とが電気的に接続されて、同電位となるため、静電気対策が有効なものとなる。
【0047】
図8は、本実施形態における、Vg線4とGNDとを接続する、半導体層7及び金属配線8の接続部の拡大平面図である。
【0048】
図8において、パネル端面近傍では、半導体層7と金属配線8とで、Vg線4と図示しないGNDとを接続する配置がされている。金属配線8は、光電変換素子の近傍に配置されている。そして、光電変換素子パネル26への光の透過を防止することとにより、ガラス内での光の乱反射を防止している。又、図示しないGND接続をすることにより、ガラス端部の光電変換素子の外周部からの電気的シールドの役割を果たしている。
【0049】
以上、光電変換装置を例にとって本発明の内容を具体的に説明したが、本発明は、液晶表示装置などの半導体装置の画素基板の断線に適用可能である。
【0050】
【発明の効果】
以上説明した本発明によれば、TFTマトリックスパネルを用いた光電変換装置において、Vg線とGNDとを接続することにより、Vg線の断線部によるクロストークが防止され、画像補正が可能となる。この結果、光電変換素子パネルの歩留まりの向上が実現できる。
【図面の簡単な説明】
【図1】本発明に係わる実施形態1の光電変換装置の等価回路図である。
【図2】従来の光電変換装置の等価回路図である。
【図3】図1に示した光電変換装置のパネル上の欠陥に対する効果を示す等価回路図である。
【図4】本発明に係わる実施形態1の光電変換装置のTFTをオン状態にするVg線近傍の簡略回路図である。
【図5】本発明に係わる実施形態1の光電変換装置を構成するパネルをスライスした後のイメージ図である。
【図6】本発明に係わる実施形態2の光電変換装置の等価回路図である。
【図7】本発明に係わる実施形態2の光電変換装置のTFTをオン状態にするVg線近傍の簡略回路図である。
【図8】本発明に係わる実施形態2の光電変換装置を構成するパネルのパネル配線の接続部の拡大平面図である。
【符号の説明】
1 TFT(薄膜トランジスタ)
2 コンデンサ
3 Vs線(共通電極バイアス線)
4 Vg線(ゲート線)
5 信号線
6 光電変換素子パネル
7 半導体層
8 金属配線
9 ゲートドライバ接続部
10 共通電極ドライバ・ソースドライバの接続部
11 ソースドライバ(信号処理回路)
12 共通電極ドライバ
13 ゲートドライバ
16 光電変換素子パネル
26 光電変換素子パネル
Claims (3)
- 基板上に光電変換素子と薄膜トランジスタとの組がマトリクス状に複数配列され、
行方向の複数の前記薄膜トランジスタのゲート電極に電気的に接続されたゲート線が列方向に複数配列され、
列方向の複数の前記薄膜トランジスタのソース及びドレイン電極のうちの一方の電極に電気的に接続された信号線が行方向に複数配列され、
前記光電変換素子の一方の電極に電気的に接続された共通電極バイアス線を有し、
前記光電変換素子の他方の電極が、前記薄膜トランジスタの前記ソース及びドレイン電極のうちの他方の電極に電気的に接続され、
前記ゲート線が、バイアス電圧印加手段が電気的に接続された側の一方の端部と、半導体層による抵抗と金属配線による抵抗とを介して定電位手段が電気的に接続された側の他方の端部とを有する光電変換装置であって、
前記ゲート線の配線抵抗をRv g 、前記半導体層による抵抗をRn、前記金属配線による抵抗をRm、複数の前記ゲート線のうち所定のゲート線に接続された前記薄膜トランジスタをオン状態とする際に前記バイアス電圧印加手段が前記所定のゲート線に印加するバイアス電圧をVgH、前記複数のゲート線のうち前記所定のゲート線とは異なる他のゲート線に接続された前記薄膜トランジスタをオフ状態とする際に前記バイアス電圧印加手段が前記他のゲート線に印加するバイアス電圧をVgL、前記薄膜トランジスタに十分な転送効率を与えるバイアス電圧の最小値をVg on、前記薄膜トランジスタのスレッシュホールド電圧をVth、及び前記定電位手段の電位を零電位とした場合に、
VgH−Rv g (VgH−VgL)/2(Rv g +Rn)>(Vg on)
VgH−Rv g ・VgH/(Rv g +Rn+Rm)>(Vg on)
VgL+Rv g (VgH−VgL)/2(Rv g +Rn)<Vth
VgL+Rv g ・(−VgL)/(Rv g +Rn+Rm)<Vth
を満たし、
前記共通電極バイアス線は、半導体層による抵抗を介して前記金属配線に接続される
ことを特徴とする光電変換装置。 - 前記基板はスライスされて複数枚貼り合わせられるとともに、
前記金属配線は、前記基板のスライス辺に沿って配置されることを特徴とする請求項1記載の光電変換装置。 - 前記半導体層は、前記薄膜トランジスタ及び前記光電変換素子を構成する半導体層と同一の層で形成されていることを特徴とする請求項2記載の光電変換装置。
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