JP3261699B2 - アクティブマトリクス基板 - Google Patents

アクティブマトリクス基板

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JP3261699B2 JP50655397A JP50655397A JP3261699B2 JP 3261699 B2 JP3261699 B2 JP 3261699B2 JP 50655397 A JP50655397 A JP 50655397A JP 50655397 A JP50655397 A JP 50655397A JP 3261699 B2 JP3261699 B2 JP 3261699B2
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Description

【発明の詳細な説明】 ［技術分野］ 本発明は、薄膜素子の製造方法，アクティブマトリク
ス基板，液晶表示装置，アクティブマトリクス基板の製
造方法，および液晶表示装置に含まれる能動素子の静電
破壊防止方法に関する。
［背景技術］ アクティブマトリクス方式の液晶表示装置では、各画
素電極にスイッチング素子が接続され、そのスイッチン
グ素子を介して各画素電極がスイッチングされる。
スイッチング素子としては、例えば、薄膜トランジス
タ（TFT）が使用される。
薄膜トランジスタの構造と動作は、基本的に単結晶シ
リコンのMOSトランジスタと同じである。
アモルファスシリコン（α−Si）を用いた薄膜トラン
ジスタの構造としては、いくつかの構造が知られている
が、ゲート電極がアモルファスシリコン膜の下にあるボ
トムゲート構造（逆スタガ構造）が一般的に使用されて
いる。
薄膜トランジスタの製造において、製造工程数を減ら
し、かつ、高い歩留まりを確保することが重要である。
また、アクティブマトリクス基板の製造過程において
発生する静電気による破壊から、薄膜トランジスタを効
果的に保護することも重要である。薄膜トランジスタを
静電破壊から保護する技術は、例えば、日本国の実開昭
63−33130号のマイクロフィルムや特開昭62−187885号
公報に記載されている。
［発明の開示］ 本発明の目的の一つは、薄膜トランジスタの製造工程
数を削減でき、かつ信頼性の高い新規な薄膜素子の製造
プロセス技術を提供することである。
また、本発明の他の目的は、その製造プロセス技術を
用いて製造工程を複雑化させることなく形成された、十
分な静電保護能力をもつ保護素子を備えたアクティブマ
トリクス基板ならびに液晶表示装置を提供することであ
る。
また、本発明の他の目的は、TFT基板に含まれる能動
素子（TFT）の静電破壊を防止できる静電破壊防止方法
を提供することである。
本発明の薄膜素子の製造方法の好ましい態様の一つで
は、ボトムゲート構造の薄膜素子を製造するに際し、 ソース電極層，ドレイン電極層ならびにゲート電極材
料層を覆うように保護膜を形成する工程と、 その後、ゲート電極層またはゲート電極材料層上に存
在するゲート絶縁膜および保護膜の重ね膜の一部を選択
的にエッチングして、ゲート電極層またはゲート電極材
料層の表面の一部が露出するような第１の開口部を形成
すると共に、ソース電極層またはドレイン電極層上の保
護膜の一部を選択的にエッチングしてソース電極層また
はドレイン電極層の表面の一部が露出するような第２の
開口部を形成する工程と、 その後、第１または第２の開口部を経由して導電性材
料層を、ゲート電極層，ゲート電極材料層，ソース電極
層，ドレイン電極層の少なくとも一つに接続する工程
と、を含む。
上述の薄膜素子の製造方法によれば、絶縁膜の選択的
なエッチングは一括して行われる。よって、外部接続端
子を電極に接続するための開口部の形成工程（パッドオ
ープン工程）と、内部配線を電極に接続するための開口
部の形成工程（コンタクトホールの形成工程）とを共通
化でき、工程数が削減される。
「導電性材料層」としては、好ましくは、ITO（Indiu
m Tin Oxide）膜を使用する。上述のとおり、第１の
開口部は、ゲート電極材料層上の第１の絶縁膜およびこ
の第１の絶縁膜上の第２の絶縁膜の重ね膜を貫通して形
成されるため、２層の絶縁膜の厚みに相当する深いコン
タクトホールとなる。
しかし、ITOは融点が高いためにアルミ等に比べてス
テップカバレージがよく、したがって深いコンタクトホ
ールを介してＥ接続不良となることがない。
「導電性材料層」としては、ITO膜の他に、金属の酸
化物のような融点の高い、他の透明電極材料も使用でき
る。例えば、SnOx,ZnOx等の金属酸化物を使できる。こ
の場合も、ステップカバレージは実用に耐えるものであ
る。
また、本発明のアクティブマトリクス基板の好ましい
態様の一つでは、走査線および信号線のうちの少なくと
も一つの線あるいはその線と電気的に等価な部位と共通
電位線との間に、薄膜トランジスタを用いた静電破壊防
止用保護手段が設けられる。
静電破壊防止用保護手段は、薄膜トランジスタにおけ
るゲート電極層とドレイン電極層とを接続した構成のダ
イオードを含んで構成されており、 ゲート電極層とドレイン電極層とを電気的に接続する
ための、ゲート電極層上の絶縁層を選択的に除去してな
る第１の開口部と前記ドレイン電極層上の絶縁層を選択
的に除去してなる第２の開口部とは、同一の製造工程に
おいて形成されており、かつ、ゲート電極層と前記ドレ
イン電極層とは、前記第１および第２の開口部を経由し
て前記画素電極と同一の材料からなる導電層によって接
続されている。
TFTのゲートとドレインを短絡して形成されたMOSダイ
オード（MISダイオード）は実質的にトランジスタであ
り、電流を流す能力が高く、高速に静電気を吸収でき、
したがって、静電保護能力が高い。また、実質的にトラ
ンジスタであるために電流−電圧特性のしきい値電圧
（Vth）の制御が容易である。したがって、不要なリー
ク電流の低減が可能である。また、薄膜素子の製造工程
数が削減されており、製造が容易である。
「画素電極」および「画素電極と同一の材料からなる
導電層」としては、好ましくは、ITO（Indium Tin Ox
ide）膜を使用する。ITO膜の他の、金属の酸化物のよう
な融点の高い、他の透明電極材料も使用できる。例え
ば、SnOx,ZnOx等の金属酸化物を使用できる。
本発明のアクティブマトリクス基板の好ましい態様の
一つでは、上述の「走査線および信号線のうちの少なく
とも一つの線と電気的に等価な部位」は、外部接続端子
を接続するための電極（パッド）であり、また、上述の
「共通電位線」は、液晶を交流駆動する際に基準となる
基準電位を与える線（LC−COM線）あるいは液晶表示装
置の製造段階において、前記外部接続端子を接続するた
めの電極を共通に接続して同電位とするための線（ガー
ドリング）である。
ガードリングは、液晶表示装置の製造段階における静
電対策として、パッドの外側に設けられる線である。LC
−COM線ならびにガードリングは共に、共通電位線であ
り、したがって、パッドとこれらの線との間に保護ダイ
オードを接続することにより、静電気をそれらの線に逃
がすことができる。
また、本発明のアクティブマトリクス基板の好ましい
態様の一つでは、「静電破壊防止用保護手段」は、外部
端子を接続するための電極（パッド）と液晶を交流駆動
する際に基準となる基準電位を与える線（LC−COM線）
との間、ならびに、外部端子を接続するための電極（パ
ッド）と外部端子を接続するための電極（パッド）を共
通に接続して同電位とするための線（ガードリング）と
の間の双方に設けられる。
ガードリングは、TFT基板と対向基板（カラーフィル
タ基板）とを張り合わせた後、ドライブ用ICの接続前に
切断されてしまうが、LC−COM線は最終製品に残るライ
ンである。したがって、基板切断後であってICの接続前
においても、上述の構成によれば、画素部のTFTは静電
破壊から保護され、したがって、製品に対する信頼性が
向上する。
また、最終製品においても保護ダイオードが残るた
め、製品の実使用時における静電破壊強度も向上するこ
とになる。さらに、TFTを用いた保護ダイオードである
ため、しき値電圧（Vth）の制御が容易であり、リーク
電流も低減できるため、最終製品にダイオードが残存し
ていても悪影響はない。
また、本発明のアクティブマトリクス基板の製造方法
の好ましい態様の一つでは、静電破壊防止用保護手段
は、第１のダイオードのアノードと第２のダイオードの
カソードとを共通接続し、前記第１のダイオードのカソ
ードと前記第２のダイオードのアノードとを共通接続し
て構成される双方向性のダイオードを具備する。
双方向性の保護ダイオードであるため、正極性のサー
ジおよび負極性のサージの双方からTFTを保護すること
ができる。
また、本発明の液晶表示装置は、本発明のアクティブ
マトリクス基板を用いて構成される。アクティブマトリ
クス基板における画素部の能動素子（TFT）の静電破壊
が確実に防止されることにより、液晶表示装置の信頼性
も向上する。
また、本発明のアクティブマトリクス基板の製造方法
の好ましい態様の一つでは、ボトムゲート構造のTFTを
形成するに際し、 同じ材料からなるソースドレイン電極層を形成すると
共に、絶縁膜上の所定の領域において、ソース・ドレイ
ン電極層と同じ材料からなるソース・ドレイン電極材料
層を形成する工程と、 ソース・ドレイン電極層、ならびにソース・ドレイン
電極材料層を覆うように保護膜を形成する工程と、 ゲート電極層またはゲート電極材料層上に存在するゲ
ート絶縁膜および保護膜の重ね膜を選択的にエッチング
してゲート電極層またはゲート電極材料層の表面の一部
が露出するような第１の開口部を形成すると共に、ソー
ス・ドレイン電極層あるいはソース・ドレイン電極材料
層上の保護膜を選択的にエッチングして前記ソース・ド
レイン電極層あるいはソース・ドレイン電極材料層の表
面の一部が露出するような第２の開口部を形成する工程
と、 第１または第２の開口部を経由して導電性材料層を、
ゲート電極層，ゲート電極材料層，前記ソース・ドレイ
ン電極層あるいは前記ソース・ドレイン電極材料層に接
続する工程と、を含む。
上述の薄膜素子の製造方法によれば、絶縁膜の選択的
なエッチングは一括して行われる。よって、外部端子を
パッドに接続するための開口部の形成工程（パッドオー
プン工程）と、配線を電極に接続するための開口部の形
成工程（コンタクトホールの形成工程）とを共通化で
き、工程数が削減される。
この製造方法は、静電保護素子としてのMOSダイオー
ドの形成にも利用できる。また、パッド近傍におけるク
ロスアンダー配線の形成にも利用できる。「クロスアン
ダー配線」とは、液晶表示装置の内部配線をシール材の
外側へと導出する際に、厚い層間絶縁膜による配線の保
護を図るために、上層にある配線を下層の配線に接続
し、迂回して外部へと導出させるために用いられる配線
である。
上述の「導電性材料層」は、画素電極と同一の材料で
あることが好ましい。これにより、導電性材料からなる
配線を、画素電極の形成工程と同時に形成することが可
能となる。
さらに好ましくは、「導電性材料層」として、ITO（I
ndium Tin Oxide）膜を使用する。ITO膜の他に、金属
の酸化物のような融点の高い、他の透明電極材料も使用
できる。
また、本発明のアクティブマトリクス型液晶表示装置
における静電破壊防止法の好ましい態様の一つでは、双
方向ダイオードからなる静電破壊防止用保護手段を、走
査線および信号線のうちの少なくとも一つの線あるいは
その線と電気的に等価な部位と共通電位線との間に接続
し、これにより、液晶表示装置に含まれる能動素子の静
電破壊を防止する。
アクティブマトリクス基板に含まれる能動素子（TF
T）の静電破壊を確実に防止できる。
［図面の簡単な説明］ 図１〜図６は本発明の薄膜素子の製造方法を示す、工
程毎のデバイスの断面図であり、 図7A〜図7Fは、図１〜図６に示される製造プロセス技
術の特徴を説明するための図であり、 図8A〜図8Gは、対比例の工程毎のデバイスの断面図で
あり、 図９は、本発明のTFT基板の構成例を示す図であり、 図10は、図９のTFT基板のパッド周辺における構成を
示す図であり、 図11Aは、静電保護回路の構成を示し、図11Bは静電保
護回路の等価回路図を示し、図11Cは静電保護回路の電
圧−電流特性を示す図であり、 図12は、静電保護回路の平面レイアウト形状を示す図
であり、 図13は、図12の静電保護回路の構成を、デバイスの断
面構造を用いて説明するための図であり、 図14は、静電保護回路の機能を説明するための図であ
り、 図15は、液晶パネルの配線をボンディングパッドまで
導出する場合の構造例を示す図であり、 図16は、本発明のアクティブマトリクス基板におけ
る、画素部を除く領域での、ITOの使用箇所を例示する
図であり、 図17は、本発明の液晶表示装置における画素部の平面
レイアウト形状を示す図であり、 図18は、図17のＢ−Ｂ線に沿う、液晶表示装置の断面
を示す図であり、 図19〜図25はそれぞれ、本発明のアクティブマトリク
ス基板の製造方法を示す、各工程毎のデバイスの断面図
であり、 図26は、図25のアクティブマトリクス基板を用いて組
み立てられた液晶表示装置の要部の断面構造を示す図で
あり、 図27は、セル分断装置による基板の分断工程を説明す
るための図であり、 図28は、アクティブマトリクス型の液晶表示装置の、
全体構造の概要を説明するための図であり、 図29は、アクティブマトリクス型の液晶表示装置の、
画素部の構成を示す回路図であり、 図30は、図29の画素部における、液晶を駆動するため
の電圧波形を示す図である。
［発明を実施するための最良の形態］ 次に、本発明の実施の形態について図面を参照して説
明する。
（第１の実施の形態） 図１〜図６は、本発明の薄膜素子（ボトムゲート構造
のTFT）の製造方法の一例を示す、工程毎のデバイスの
断面図である。
（各製造工程の内容） （工程１） 図１に示すように、ガラス基板（無アルカリ基板）２
上にフォトリソグラフィ技術を用いて、例えば、1300Å
程度の厚みのCr（クロム）からなるゲート電極4a、なら
びにゲート電極材料層4b,4cを形成する。ゲート電極4a
は、画素部にマトリクス状に形成されたボトムゲート構
造のTFTのゲート電極である。また、ゲート電極材料層4
bは、後述する静電破壊防止用保護素子が形成される領
域となる。また、ゲート電極材料層4cは、外部との接続
用あるいは検査用の端子が形成される領域となる。
次に、プラズマCVD法により、シリコン窒化膜SiNX等
からなるゲート絶縁膜6,不純物がドープされていない真
性アモルファスシリコン膜8,ならびにｎ型シリコン膜
（オーミックコンタクト層）10を連続的に生成し、次
に、フォトエッチングにより、真性アモルファスシリコ
ン膜８およびｎ型シリコン膜（オーミックコンタクト
層）10をアイランド化する。
この場合、ゲート絶縁膜６の厚みは、例えば、3000Å
程度であり、真性シリコン膜８の厚みは、例えば3000Å
程度であり、オーミックコンタクト層10の厚みは、例え
ば、500Å程度となる。
この工程において特徴的なことは、ゲート絶縁膜に対
するコンタクトホールの形成を行わないことである。
（工程２） 次に、図２に示すように、例えば、Cr（クロム）から
なる1300Å程度のソース・ドレイン電極12a,12bをスパ
ッタリングおよびフォトエッチングにより形成する。
（工程３） 次に、図３に示すように、ソース・ドレイン電極12a,
12bをマスクとして用いて、オーミックコンタクト層10
の中央部をエッチングにより除去し、ソース・ドレイン
の分離を行う（分離エッチング）。この場合、ソース・
ドレイン電極のパターニングのためのエッチングと分離
エッチングを、同じエッチング装置の同一のチャンバー
内で連続して行うことができる。
すなわち、まず、Cl2系のエッチングガスでソース・
ドレイン電極12a,12bのエッチングを行い、続いてエッ
チングガスをSF6系のガスに切り換えてオーミックコン
タクト層10の中央部のエッチングを行うことができる。
（工程４） 次に、図４に示すように、例えば、プラズマCVD法に
より保護膜14を形成する。この保護膜14は、例えば、20
00Å程度のシリコン窒化膜（SiNX）である。
（工程５） 次に、図５に示すように、保護膜14の一部に、外部端
子（ボンディングワイヤーやICのアウターリード等）を
接続するための開口部20を形成すると同時に、コンタク
トホール16,18を形成する。
開口部20およびコンタクトホール18は、ゲート絶縁膜
６および保護膜14の重ね膜を貫通して形成される。コン
タクトホール16は、保護膜14のみを貫通して形成されて
いる。
開口部20およびコンタクトホール18の形成に際し、ゲ
ート電極材料層4b,4cはそれぞれエッチングストッパー
として機能する。また、コンタクトホール16の形成に際
し、ソース・ドレイン電極12bはエッチングストッパー
として機能する。
（６）次に、図６に示すように、ITO（Indium Tin
Oxide）膜を500Å程度の厚みでデポジットし、選択的に
エッチングし、ITOからなる配線22aならびに電極22bを
形成する。ITOのエッチングは、Hcl/HNO3/H2Oの混合液
を用いたウエットエッチングにより行う。
上述のとおり、開口部20およびコンタクトホール18
は、ゲート絶縁膜６および保護膜14の重ね膜を貫通して
形成される。したがって、２層の絶縁膜の厚みに相当す
る深いコンタクトホールとなる。
しかし、ITOは融点が高いためにアルミ等に比べてス
テップカバレージがよく、したがって深いコンタクトホ
ールを介しても接続不良となることがない。なお、ITO
の他に、金属の酸化物のような融点の高い、他の透明電
極材料も使用できる。例えば、SnOx,ZnOx等の金属酸化
物を使用できる。この場合も、ステップカバレージは実
用に耐えるものである。
このようにして製造されたボトムゲート構造のTFT
は、例えば、アクティブマトリクス基板における画素部
のスイッチング素子として使用される。また、ITOから
なる電極22bは、外部端子（ICのアウターリード等）を
接続するためのパッドとなる。
（本製造方法の特徴） 図7A〜図7Fは図１〜図６に記載の本実施の形態にかか
るTFTの製造工程を示す。一方、図8A〜図8Gは、対比例
のTFTの製造工程を示す。この対比例は、本実施の形態
にかかるTFTの製造方法の特徴を明らかにするために本
願発明者が考え出したものであり，従来例ではない。
対比例の図8Aは図7Aと同じである。
図8A〜図8Gにおいて、図7A〜図7Fと同じ部分には同じ参
照番号を付している。
対比例の場合、図8Bに示すように、ドレイン電極層の
形成前に、コンタクトホールK1,K2を形成する。
そして、図8Cに示すようにソース・ドレイン電極層12
a,12bならびに、同じ材料からなるソース・ドレイン電
極材料層12c,12dを形成する。
次に、図8Dに示すようにITO膜30を形成する。
次に、図8Eに示すようにオーミック層10の中央部のエ
ッチング（分離エッチング）を行う。
次に、図8Fに示すように保護膜40を形成する。
最後に、図8Gに示すように、開口部K3を形成する。こ
れにより、ソース・ドレイン電極材料層12dの表面が露
出して、外部接続端子を接続するための電極（パッド）
が形成される。
このような対比例の製造方法によれば、図8Bにおける
コンタクトホールの形成工程に、さらに図8Gにおける開
口部K3を形成する工程が加わり、合計で、２回の開口部
の形成工程が必要である。
これに対し本実施の形態の製造方法では、図7Eに示す
ように、開口部16,18,20を一括して形成する。つまり、
保護膜14およびゲート絶縁膜６の重ね膜を貫通して開口
部を形成すると同時に、ソース・ドレイン電極層12b上
の保護膜14もパターニングすることにより、開口部の形
成工程は１回でよい。したがって、露光工程を１工程削
減できる。これに伴い、フォトレジスト膜のデポジット
工程と、そのエッチング工程が不要となる。したがっ
て、合計で３工程の短縮となる。つまり、製造プロセス
が簡素化される。
また、本実施の形態の製造方法では、図7Bに示すソー
ス・ドレイン電極層12a,12bのパターニング（ドライエ
ッチング）と、図7Cに示すオーミックコンタクト層10の
中央部のエッチング（ドライエッチング）とを連続し
て、同じチャンバー内で行える。つまり、同じチャンバ
ー内でエッチングガスを順次に切り換えることにより、
連続したエッチングが可能である。
これに対し、対比例の場合、図8Cのソース・ドレイン
電極層12a,12bのパターニング（ドライエッチング）の
後、図8DのITO膜30のウエットエッチングを行い、次
に、図8Eのオーミック層10の中央部のエッチング（ドラ
イエッチング）を行うことになる。ITO膜はドライエッ
チングによる加工ができず、ウエットエッチングによる
加工を行うしかないため、図8C,図8D,図8Eの各エッチン
グ工程を、一つのチャンバー内で連続して行うことがで
きない。よって、各工程毎に基板のハンドリングが必要
となり、作業が面倒である。
また、本実施の形態の場合、ITO膜22a,22bと、ソース
・ドレイン電極12a,12bとの間には必ず保護膜14が介在
する。このことは、基板上の他の領域（不図示）におい
て、ITO膜からなる配線と、ソース・ドレイン電極と同
一の材料からなる配線や電極とが、確実に電気的に分離
されることを意味する。
しかし、対比例の場合、ITO膜30と、ソース・ドレイ
ン電極10a,10bとは同じ層に属している。すなわち、両
者は積層されており、両者の間には保護膜が介在しな
い。よって、基板上の他の領域（不図示）において、異
物が存在すると、本来、絶縁されていなければならない
にもかかわらず、ITO膜からなる配線と、ソース・ドレ
イン電極と同一の材料からなる配線や電極とがショート
してしまう恐れもある。つまり、本実施の形態の製造方
法で形成したデバイスの方が信頼性が高い。
また、対比例では、比較的早い段階でITO膜30を形成
するため（図8D）、その後の工程において、ITOの組成
物であるインジュウム（In）や錫（Sn）等による汚染の
心配もある。
これに対し、本実施の形態の製造方法では、ITO膜22
a,22bは最後の工程で形成するため、ITOの組成物である
錫（Sn）等による汚染の心配は少ない。
このように、本実施の形態の製造方法によれば、製造
工程を短縮でき、しかも、信頼性の高いデバイスを製造
できる。
（第２の実施の形態） 次に、本発明の第２の実施の形態について図９〜図18
を参照して説明する。
図９は本発明の第２の実施形態にかかるアクティブマ
トリクス基板の平面レイアウトを示す図である。
図９のアクティブマトリクス基板は液晶表示装置に用
いられるものである。画素部のスイッチング素子ならび
に静電破壊防止用の保護素子として、第１の実施の形態
で説明した製造方法により製造されたTFTが用いられ
る。
画素部4000（図中、点線で囲んで示される）は、複数
の画素120からなり、各画素は、TFT（スイッチング素
子）3000を含んで構成される。TFT3000は、走査線52と
信号線54との交点に設けられている。
信号線54,走査線52の各端部には、パッド160A,160Bが
それぞれ設けられ、これらのパッドとLC−COM線180との
間には第１の保護素子140A,140Bが接続され、上述のパ
ッドとガードリング100との間には第２の保護素子150A,
150Bが形成されている。なお、LC−COM線180は、銀点パ
ッド110を介して対向電極にも接続される。
「パッド160A,160B」は、ボンディングワイヤーやバ
ンプ電極、あるいはポリイミドテープを用いた電極等
（外部端子）を接続するための電極である。
また、「Ｌ−COM線180」は、液晶駆動の基準となる電
位を与える線である。コモン電位LC−COMは、例えば、
図30に示すように、表示信号電圧VXの中点電位VBよりΔ
Ｖだけ低下した電位に設定される。つまり、図29に例示
されるように、画素部のTFT3000にはゲート・ソース間
容量CGSが存在し、その影響で表示信号電圧VXと最後の
保持電圧VSとの間には電位差ΔＶが生じる。この電位差
ΔＶを補償するために、表示信号電圧VXの中点電位VBよ
りΔＶだけ低下した電位を共通の基準電位とするもので
ある。
なお、図29中、Ｘは信号線,Yは走査線であり、CLCは
液晶の等価容量を示し、Cadは保持容量を示す。また、
図30中、VXは信号線Ｘに供給される表示信号電圧であ
り、VYは走査線Ｙに供給される走査信号電圧である。
また、「ガードリング100」は、液晶表示装置の製造
段階における静電対策として、パッド160A,160Bの外側
に設けられる線である。
LC−COM線180ならびにガードリング100は共に、共通
電位線であり、したがって、パッドとこれらの線との間
に保護ダイオードの接続することにより、静電気をそれ
らの線に逃がすことができる。
また、ガードリング100は、図27に示すように、TFT基
板1300と対向基板（カラーフィルタ基板）とを張り合わ
せた後、ドライブ用ICの接続前にスクライブ線（SB）に
沿って切断されてしまうが、LC−COM線180は最終製品に
残るラインである。したがって、基板切断後であってIC
の接続前においても、画素部のTFTは、第１の保護素子1
40により静電破壊から保護され、したがって、製品に対
する信頼性が向上する。
また、最終製品においても保護ダイオードが残るた
め、製品の実使用時における静電破壊強度も向上するこ
とになる。さらに、TFTを用いた保護ダイオードである
ためしきい値電圧（Vth）の制御が容易であり、リーク
電流も低減できるため、最終製品にダイオードが残存し
ていても悪影響はない。
図11A〜図11Cに保護素子の具体的構成例が示される。
すなわち、図11Aに示すように、保護素子は、第１のT
FT（F1）のゲート・ドレインを接続してなるMOSダイオ
ードと、第２のTFT（F2）のゲート・ドレインを接続し
てなるMOSダイオードとを互いに逆向きにして並列に接
続して構成されている。その等価回路は、図11Bのよう
になる。
したがって、図11Cに示すように、この保護素子は電
流・電圧特性において双方向に非線形性を有する。各ダ
イオードは低電圧印加時に高インピーダンスとなり、高
電圧印加時に低インピーダンス状態となる。また、各ダ
イオードは実質的にトランジスタであり、電流を流す能
力が大きく、静電気を高速に吸収できるため、静電保護
能力が高い。
図10に、図９のパッド160A,160Bの周辺における静電
保護素子の具体的配置例が示される。
第１の保護素子140Aは、ゲート・ドレイン間を接続し
た薄膜トランジスタM60およびM62により構成され、同じ
く第１の保護素子140Bは薄膜トランジスタM40およびM42
により形成されている。
第２の保護素子150A,150Bも同様に、薄膜トランジス
タM80,M82およびM20,M22からなっている。
これらの保護素子は、正または負の過大なサージが印
加されたときにオンして、そのサージを高速にLC−COM
線180あるいはガードリング100に逃がす働きをする。
また、パッドの外側に配置される第２の保護素子150
は、静電保護の機能に加え、ガードリング100により各
パッド160が短絡されてアレイ工程における最終の検査
が不可能になることを防止する機能も有する。このこと
を図14を用いて説明する。
図14に示すように、パッド160A1にアレイテスタ200
（アンプ220を有する）のプローブを接続して、画素部
のTFT（Ma）について試験を行う場合を考える。
このとき、第２の保護素子150A1および第２の保護素
子150A2は高インピーダンス状態を維持し、したがっ
て、画素部のTFT（Ma）とTFT（Mb）とは電気的に分離さ
れる。よって、他のトランジスタとのクロストークが防
止され、所望のTFT（Ma）のみについての試験を行うこ
とができる。
また、図27に示すように、TFT基板1300の作成が完了
すると、配向膜の塗布，ラビング工程，シール材（スペ
ーサ）塗布工程，基板の張り合わせ工程，分断工程，液
晶注入および封止工程の各工程の終了後であってドライ
ブ用ICの接続前に、スクライブ線（SB）に沿う切断によ
ってガードリング100は除去されてしまう。
しかし、LC−COM線180とパッド160との間に接続され
た第１の保護素子140が存在するため、ドライブ用ICの
接続前においても、静電保護がなされる。
なお、第１の保護素子は最終製品にも残るが、TFTを
用いた保護素子は、正確なしきい値制御がなされている
ため、リーク電流等により製品の信頼度を低下させる心
配がない。
次に、図11Aに示される第１および第２のトランジス
タ（F1,F2）のデバイスの構造を、図12および図13を用
いて説明する。
本実施の形態では、図12に示すように、画素電極材料
であるITOからなる膜（ITO膜）300,320,330をゲート・
ドレインの接続用の配線として用いる。
図12の平面レイアウトにおける各部（Ａ）〜（Ｆ）に
対応する断面構造を図13に示す。
図示されるように、静電保護素子を構成する第１の薄
膜トランジスタF1および第２の薄膜トランジスタF2は共
に逆スタガ構造（ボトムゲート構造）を有する。
すなわち、ガラス基板400上にゲート電極層410、420,
430,440が形成され、その上にゲート絶縁膜450が形成さ
れ、真性アモルファスシリコン層470,472が形成され、
ｎ型のオーミック層480を介してドレイン電極（ソース
電極）層490が形成され、これらの各層を覆うように保
護膜460が形成され、そして、画素電極材料であるITOか
らなる膜（ITO膜）300,320,330によりゲート・ドレイン
間の接続がなされている。
ITO膜300,320,330は、ゲート電極層上のゲート絶縁膜
450および保護膜460の２層膜を貫通するコンタクトホー
ル、ならびにドレイン電極層490上の保護膜460を貫通す
るコンタクトホールを経由してゲート電極層とドレイン
電極層とを接続している。
この場合、ITOは高融点でありアルミニュウムなどに
比較してステップカバレージ特性に優れるため、２層の
膜を貫通する深いコンタクトホールを介しても良好な接
続が確保される。
また、第１の実施の形態で説明したように、ゲート，
ソースに対するコンタクトホールは、外部接続端子を接
続するための開口部の形成（パッドオープン）工程にお
いて同時に形成するため、工程数を短縮できる。
以上、ITO膜を配線として使用して保護ダイオードを
形成する例について説明した。但し、ITO膜の配線とし
ての利用はこれに限定されるものではなく、例えば、図
15に示すような形態での利用も可能である。
すなわち、図15では、ITO膜342は、パッド160の近傍
におけるクロスアンダー配線342の形成に利用されてい
る。
「クロスアンダー配線」とは、液晶表示装置の内部配
線をシール材520の外側へと導出する際に、厚い層間絶
縁膜による配線の保護を図るために、上層にある配線を
下層の配線に接続し、迂回して外部へと導出させるため
に用いられる配線である。
つまり、ITO膜342は、ドレイン電極層490と、ゲート
電極と同じ材料からなる層（ゲート電極材料層）412と
を接続している。これにより、ゲート電極材料層412の
外部に導出される部分はゲート絶縁膜450および保護膜4
60の双方により保護され、信頼性が向上する。
なお、図15において、参照番号500および502は配向膜
を示し,520はシール材を示し、540は対向電極を示し,56
2はガラス基板を示し,1400は液晶を示す。また、パッド
160には、例えば、ボンディングワイヤー600が接続され
る。このボンディングワイヤーに代わって、バンプ電極
やポリイミドフィルムを用いた電極層が接続される場合
もある。
ITO膜は、その他、いろいろな箇所において配線とし
て使用可能である。ITO膜の配線としての利用が可能な
箇所をわかりやすく例示すると、図16のようになる。
図16中、ITO膜は太い実線で示されている。
箇所A1〜A3におけるITO膜は保護素子形成のための配
線として使用され、箇所A4では走査線52とパッド160Bと
の接続のための配線として使用され、箇所A5では、図15
に示したクロスアンダー配線として使用される。
また、箇所A6では、水平方向のLC−COM線と垂直方向
のLC−COM線とを接続するための配線として使用されて
いる。つまり、水平方向のLC−COM線はゲート材料によ
り形成され、垂直方向のLC−COM線はソース材料で形成
されているため、両者をITOで接続する必要がある。
なお、図16中の箇所A6において、銀点パッド110は、
水平方向のLC−COM線あるいは垂直方向のLC−COM線のう
ちのどちらかの線と同一工程で一体に形成可能であり、
そのように形成した場合は、銀点パッド110と一体形成
されない方のLC−COM線（水平，垂直のいずれか）を銀
点パッド110とITOを介して接続すればよい。
次に、画素部における各画素の構成を図17,図18を用
いて説明する。
図17は画素部の平面レイアウトを示す。
走査線52および信号線54に接続された、スイッチング
素子として機能するTFT（ゲート電極720,ドレイン電極7
40,不純物がドープされていない真性アモルファスシリ
コン層475を含んで構成される）が配置され、ドレイン
電極740には画素電極（ITO）340が接続されている。図
中、K2はコンタクトホールであり、Cadは保持容量を示
す。保持容量Cadは、隣接するゲート配線と延長された
画素電極との重なりにより構成される。
図18は図17における、Ｂ−Ｂ線に沿う断面構造を示す
図である。図15で説明した構造と同様の断面構造となっ
ている。
（第３の実施の形態） 図19〜図26を用いて、前述の第２の実施の形態に係る
TFT基板の製造方法について説明する。
各図において、左側が画素部のスイッチングトランジ
スタが形成される領域であり、中央部が保護素子が形成
される領域であり、右側が外部接続端子が接続される領
域（パッド部）である。
（１）図19に示すように、まず、ガラス基板（無アルカ
リ基板）400上にフォトリソグラフィ技術を用いて、例
えば、1800Å程度の厚みのCr（クロム）からなる電極72
0,722,900,902,904を形成する。
Crのデポジットは、マグネトロンスパッタ装置を用い
て50mTorrの減圧下で行う。また、Crの加工は、Cl2系の
ガスを用いたドライエッチングにより行う。
参照番号720,900はTFTのゲート電極となる層（ゲート
電極層）であり、参照番号722は、図17に示される走査
線52に該当する層である。また、参照番号902,904は、
ゲート電極層と同じ材料からなる層（ゲート電極材料
層）である。
（２）次に、図20に示すように、プラズマCVD法によ
り、シリコン窒化膜SiNX等からなるゲート絶縁膜910,不
純物がドープされていない真性アモルファスシリコン膜
ならびにｎ型シリコン膜（オーミック層）を連続的に生
成し、続いて、SF6系のエッチングガスを用いたドライ
エッチングにより、真性アモルファスシリコン膜および
ｎ型シリコン膜（オーミック層）をパターニングする。
これにより、アイランド化された真性アモルファスシ
リコン層475,920ならびにｎ型シリコン層（オーミック
層）477,922が形成される。
ゲート絶縁膜910の厚みは、例えば、4000Å程度であ
り、真性シリコン層475,920の厚みは、例えば3000Å程
度であり、オーミック層477,922の厚みは、例えば、500
Å程度である。
この工程において特徴的なことは、ゲート絶縁膜に対
するコンタクトホールの形成を行わないことである。し
たがって、フォトレジスト膜の塗布工程，露光工程，エ
ッチング除去工程の３つの工程が不要となり、工程数の
短縮が図られる。
（３）次に、図21に示すように、例えば、Cr（クロム）
からなる1500Å程度のソース・ドレイン電極層740a,740
b,930a,930bをスパッタリングおよびフォトエッチング
により形成する。
（４）続いて、ソース・ドレイン電極層740a,740b,930
a,930bをマスクとして用いてオーミック層477,922の中
央部をエッチングにより除去し、ソースとドレインの分
離を行う。
図21に示されるソース・ドレイン電極層のパターニン
グと、図22に示されるソース・ドレインの分離エッチン
グとは、同じドライエッチング装置のチャンバー内で連
続して行われる。つまり、まず、cl2系のエッチングガ
スでソース・ドレイン電極層740a,740b,930a,930bの加
工を行い、続いてエッチングガスをSF6系のガスに切り
換えてオーミック層477,922の中央部のエッチングを行
う。このように、ドライエッチングを連続して使用する
ため、製造作業が簡素化される。
（５）次に、図23に示すように、保護膜940をプラズマC
VD法を用いて形成する。この保護膜は、例えば、2000Å
程度のシリコン窒化膜SiNXである。
（６）次に、図24に示すように、SF6系のエッチングガ
スを用いて保護膜940を選択的にエッチングする。つま
り、パッド部の開口部160の形成と同時に、コンタクト
ホールCP1およびコンタクトホールK8,K10を形成する。
開口部160およびコンタクトホールCP1は、ゲート絶縁
膜910および保護膜940の重ね膜を貫通して形成された開
口部であり、コンタクトホールK8,K10は、保護膜940の
みを貫通する開口部である。
この場合、ゲート電極材料層902,904はそれぞれ、コ
ンタクトホールCP1,開口部160の形成の際にエッチング
ストッパーとして機能し、ソース・ドレイン電極740a,9
30bはそれぞれ、コンタクトホールK8,K10の形成の際の
エッチングストッパーとして機能する。
（７）次に、図25に示すように、ITO（Indium Tin Ox
ide）膜を、グネトロンスパッタ装置を用いて500Å程度
の厚みでデポジットし、Hcl/HNO3/H2Oの混合液を用いて
エッチングし、所定のパターンに加工する。これによ
り、アクティブマトリクス基板が完成する。図25におい
て、参照番号950は、ITOからなる画素電極であり、参照
番号952は、保護ダイオードの一部を構成するITOからな
る配線であり、参照番号954は、外部端子を接続するた
めのITOからなる電極（パッド）である。
ステップカバレージのよいITOを配線として用いるた
め、良好な電気的接続が確保される。画素電極材料とし
ては、金属の酸化物のような融点の高い、他の透明電極
材料も使用できる。例えば、SnOx,ZnOx等の金属酸化物
を使用できる。
また、図25から明らかなように、ITO層950,952と、ソ
ース・ドレイン電極層740a,740b,930a,930bとの間には
必ず保護膜940が介在する。このことは、基板上の配線
領域（不図示）において、ITOからなる配線層と、ソー
ス・ドレイン電極材料層とが確実に電気的に分離されて
いることを意味する。したがって、異物による両者のシ
ョートの心配がない。
また、本製造方法では、ITO膜を最後の工程（図25）
で形成するため、ITOの組成物である錫（Sn），インジ
ュウム（In）による汚染の心配は少ない。
このように、本実施の形態の製造方法によれば、アク
ティブマトリクス基板の製造工程を短縮でき、しかも、
静電気に対して十分な対策がなされた信頼性の高い薄膜
回路を搭載することが可能となる。
なお、図25では、ITO膜952,954を、ゲート電極層902
ならびにゲート電極材料層904に直接に接続している
が、モリブデン（MO），タンタル（Ta），チタン（Ti）
等のバッファ層を介して両者を接続することもできる。
次に、完成したアクティブマトリクス基板を用いて液
晶表示装置を組立てる工程について説明する。
図28に示すように、対向基板1500とTFT基板1300を張
り合わせ、図27に示すようなセル分断工程の後、液晶の
封入を行い、次に、ドライブ用ICを接続し、さらに、図
28に示すように偏光板1200,1600ならびにバックライト1
000等を用いた組立工程を経て、アクティブマトリクス
型液晶表示装置が完成する。
アクティブマトリクス型液晶表示装置の要部の断面図
が図26に示される。図26では、図15,図18等の前掲の図
面と同じ箇所には同じ参照番号を付してある。
図26において、左側がアクティブマトリクス部であ
り、中央が保護素子（静電保護ダイオード）が形成され
た領域であり、右側がパッド部である。
パッド部において、ITOからなる電極（パッド）954上
には異方性導電膜5000を介して液晶のドライバーIC5500
のアウターリード5200が接続されている。参照番号5100
は導電性粒子であり、参照番号5300はフィルムテープで
あり、参照番号5400は封止用の樹脂である。
図26では、ドライバーICの接続方法としてテープキャ
リアを用いる方式（TAB）を採用しているが、他の方
式、例えば、COG（Chip On Glass）方式を採用しても
よい。
本発明は、上述の実施の形態に限定されるものではな
く、正スタガ構造のTFTを利用した場合等にも、変形し
て適用することが可能である。また、画素電極材料とし
ては、ITOの他、金属の酸化物のような融点の高い、他
の透明電極材料も使用できる。例えば、SnOx,ZnOx等の
金属酸化物を使できる。この場合も、ステップカバレー
ジは実用に耐えるものである。
本実施例の液晶表示装置をパーソナルコンピュータ等
の機器における表示装置として使用すれば、製品の価値
が向上する。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−295826（ＪＰ，Ａ) 特開 平３−296725（ＪＰ，Ａ) 特開 平５−27263（ＪＰ，Ａ) 特開 平５−333377（ＪＰ，Ａ) 特開 平６−148688（ＪＰ，Ａ) 特開 平６−186592（ＪＰ，Ａ) 特開 平７−244294（ＪＰ，Ａ) 国際公開96／7122（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1345 H01L 29/78

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】下記（Ａ）〜（Ｈ）の製造工程を含む、薄
    膜素子の製造方法。 （Ａ）基板上に、ゲート電極層およびこのゲート電極層
    と同一の材料からなるゲート電極材料層を形成する工
    程。 （Ｂ）前記ゲート電極層およびゲート電極材料層上にゲ
    ート絶縁膜を形成する工程。 （Ｃ）前記ゲート絶縁膜上に、前記ゲート電極層と平面
    的に重なりを有する形態でチャネル層およびオーミック
    コンタクト層を形成する工程。 （Ｄ）前記オーミックコンタクト層に接続された、ソー
    ス電極層およびドレイン電極層を形成する工程。 （Ｅ）前記ソース電極層とドレイン電極層との間に介在
    している前記オーミックコンタクト層をエッチングによ
    り除去する工程。 （Ｆ）前記ソース電極層，ドレイン電極層ならびに前記
    ゲート電極材料層を覆うように保護膜を形成する工程。 （Ｇ）前記ゲート電極層または前記ゲート電極材料層上
    に存在する前記ゲート絶縁膜および前記保護膜の重ね膜
    の一部を選択的にエッチングして、前記ゲート電極層ま
    たはゲート電極材料層の表面の一部が露出するような第
    １の開口部を形成すると共に、前記ソース電極層または
    ドレイン電極層上の前記保護膜の一部を選択的にエッチ
    ングして前記ソース電極層またはドレイン電極層の表面
    の一部が露出するような第２の開口部を形成する工程。 （Ｈ）前記第１の開口部または第２の開口部を経由して
    導電性材料層を、前記ゲート電極層，ゲート電極材料
    層，前記ソース電極層，ドレイン電極層の少なくとも一
    つに接続する工程。
  2. 【請求項２】請求項１において、 前記工程（Ｇ）において形成される前記第１の開口部
    は、配線を前記ゲート電極材料層に接続するためのコン
    タクトホール、または外部端子を前記ゲート電極材料層
    に接続するための開口部であることを特徴とする薄膜素
    子の製造方法。
  3. 【請求項３】請求項１において、 前記導電性材料層は、ITO（Indium Tin Oxide）から
    なることを特徴とする薄膜素子の製造方法。
  4. 【請求項４】マトリクス状に配置された走査線と信号線
    とに接続された薄膜トランジスタ（TFT）と、その薄膜
    トランジスタの一端に接続された画素電極とを含んで画
    素部が構成されるアクティブマトリクス基板であって、 前記走査線および信号線のうちの少なくとも一つの線あ
    るいはその線と電気的に等価な部位と共通電位線との間
    に設けられた、薄膜トランジスタを用いた静電破壊防止
    用保護手段を具備し、 前記静電破壊防止用保護手段は、薄膜トランジスタにお
    けるゲート電極層とソース・ドレイン電極層とを接続し
    た構成のダイオードを含んで構成されており、 前記ゲート電極層とソース・ドレイン電極層とを電気的
    に接続するための、前記ゲート電極層上の絶縁層を選択
    的に除去してなる第１の開口部と前記ソース・ドレイン
    電極層上の絶縁層を選択的に除去してなる第２の開口部
    とは、同一の製造工程において形成されており、かつ、
    前記ゲート電極層と前記ソース・ドレイン電極層とは、
    前記第１および第２の開口部を経由して前記画素電極と
    同一の材料からなる導電材料層により接続されているこ
    とを特徴とするアクティブマトリクス基板。
  5. 【請求項５】請求項４において、 前記第１の開口部は、ゲート電極材料層上の第１の絶縁
    膜およびこの第１の絶縁膜上の第２の絶縁膜の重ね膜を
    貫通して形成されており、前記第２の開口部は、ソース
    ・ドレイン電極層上の前記第２の絶縁膜のみを貫通して
    形成されていることを特徴とするアクティブマトリクス
    基板。
  6. 【請求項６】請求項４において、 前記画素電極および画素電極と同一の材料からなる前記
    導電材料層は、ITO（Indium Tin Oxide）膜からなる
    ことを特徴とするアクティブマトリクス基板。
  7. 【請求項７】請求項４において、 前記走査線および前記信号線のうちの少なくとも一つの
    線と電気的に等価な部位は、外部端子を接続するための
    電極であり、また、前記共通電位線は、液晶を交流駆動
    する際に基準となる基準電位を与える線あるいは液晶表
    示装置の製造段階において、前記外部端子を接続するた
    めの電極を共通に接続して同電位とするための線である
    ことを特徴とするアクティブマトリクス基板。
  8. 【請求項８】請求項７において、 前記静電破棄防止用保護手段は、前記外部端子を接続す
    るための電極と前記液晶を交流駆動する際に基準となる
    基準電位を与える線（LC−COM線）との間、ならびに、
    前記外部端子を接続するための電極と前記外部端子を接
    続するための電極を共通に接続して同電位とするための
    線との間の双方に設けられていることを特徴とするアク
    ティブマトリクス基板。
  9. 【請求項９】請求項４において、 前記静電破壊防止用保護手段は、第１のダイオードのア
    ノードと第２のダイオードのカソードとを共通接続し、
    前記第１のダイオードのカソードと前記第２のダイオー
    ドのアノードとを共通接続して構成される双方向性のダ
    イオードを具備することを特徴とするアクティブマトリ
    クス基板。
  10. 【請求項１０】請求項４〜請求項９のいずれかに記載の
    アクティブマトリクス基板を用いて構成された液晶表示
    装置。
  11. 【請求項１１】下記（Ａ）〜（Ｇ）の製造工程を含む基
    板製造工程を経て、アクティブマトリクスイ基板を製造
    することを特徴とする、アクティブマトリクス基板の製
    造方法。 （Ａ）基板上にゲート電極層およびこのゲート電極層と
    同一の材料からなるゲート電極材料層を形成する工程。 （Ｂ）前記ゲート電極層およびゲート電極材料層上にゲ
    ート絶縁膜を形成する工程。 （Ｃ）前記ゲート絶縁膜上に、前記ゲート電極層と平面
    的に重なりを有する形態でチャネル層およびオーミック
    コンタクト層を形成する工程。 （Ｄ）前記オーミックコンタクト層に接続されるソース
    ・ドレイン電極層を形成すると共に、前記絶縁膜上の所
    定の領域において、前記ソース・ドレイン電極層と同じ
    材料からなるソース・ドレイン電極材料層を形成する工
    程。 （Ｅ）前記ソース・ドレイン電極層、ならびに前記ソー
    ス・ドレイン電極材料層を覆うように保護膜を形成する
    工程。 （Ｆ）前記ゲート電極層または前記ゲート電極材料層上
    に存在する前記ゲート絶縁膜および前記保護膜の重ね膜
    を選択的にエッチングして前記ゲート電極層またはゲー
    ト電極材料層の表面の一部が露出するような第１の開口
    部を形成すると共に、前記ソース・ドレイン電極層ある
    いは前記ソース・ドレイン電極材料層上の前記保護膜を
    選択的にエッチングして前記ソース・ドレイン電極層あ
    るいは前記ソース・ドレイン電極材料層の表面の一部が
    露出するような第２の開口部を形成する工程。 （Ｇ）前記第１または第２の開口部を経由して導電性材
    料層を、前記ゲート電極層，前記ゲート電極材料層，前
    記ソース・ドレイン電極層あるいは前記ソース・ドレイ
    ン電極材料層に接続する工程。
  12. 【請求項１２】請求項11において、 請求項11の工程（Ａ）〜（Ｇ）を経ることにより、前記
    アクティブマトリクス基板上には、 走査線と信号線とに接続された薄膜トランジスタ（TF
    T）と、 前記薄膜トランジスタに接続される画素電極と、 前記薄膜トランジスタのゲート電極層およびソース・ド
    レイン電極層とを接続した構成の静電破壊防止用のダイ
    オードが形成されることを特徴とするアクティブマトリ
    クス基板の製造方法。
  13. 【請求項１３】請求項11において、 前記工程（Ｇ）における導電性材料層として、画素電極
    と同じ材料からなる層を用いることを特徴とするアクテ
    ィブマトリクス基板の製造方法。
  14. 【請求項１４】請求項11において、 前記工程（Ｇ）における導電性材料層として、ITO（Ind
    ium Tin Oxide）を用いることを特徴とするアクティ
    ブマトリクス基板の製造方法。
  15. 【請求項１５】マトリクス状に配置された走査線と信号
    線とに接続された薄膜トランジスタ（TFT）と、その薄
    膜トランジスタの一端に接続された画素電極とを含んで
    画素部が構成されるアクティブマトリクス型液晶表示装
    置に含まれる能動素子の静電破壊を防止する方法であっ
    て、 請求項４に記載の静電保護手段を、前記走査線および信
    号線のうちの少なくとも一つの線あるいはその線と電気
    的に等価な部位と共通電域線との間に接続し、これによ
    り、液晶表示装置に含まれる能動素子の静電破壊を防止
    することを特徴とする液晶表示装置に含まれる能動素子
    の静電破壊防止方法。
  16. 【請求項１６】走査線と、 前記走査線と同層に形成された第１導電層と、 前記走査線および前記導電層上に絶縁膜を介して形成さ
    れた半導体層と、 前記半導体層上に形成された電極と、 前記電極上に形成された保護膜と、 前記電極と前記導電層を露呈するために前記保護膜の各
    々の位置に形成されたコンタクトホールと、 前記保護膜上に形成され前記コンタクトホールに充填さ
    れた第２導電層とを、具備したことを特徴とするアクテ
    ィブマトリクス基板。
  17. 【請求項１７】前記第２導電層は、静電破壊防止用の保
    護素子の配線を構成することを特徴とする請求項16のア
    クティブマトリクス基板。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1701206A1 (en) 2005-03-09 2006-09-13 Seiko Epson Corporation Pixel structure, active matrix substrate, method of manufacturing active matrix substrate, electro-optical device, and electronic apparatus
KR100860398B1 (ko) * 2007-01-11 2008-09-26 프라임 뷰 인터내셔널 코오포레이션 리미티드 정전기 보호 액티브 매트릭스 디바이스
US7477336B2 (en) 2004-08-27 2009-01-13 Seiko Epson Corporation Active matrix substrate, method of manufacturing active matrix substrate, electro-optical device, and electronic apparatus
US7517735B2 (en) 2004-08-27 2009-04-14 Future Vision, Inc. Method of manufacturing active matrix substrate, active matrix substrate, electro-optical device, and electronic apparatus
US7560297B2 (en) 2005-11-16 2009-07-14 Seiko Epson Corporation Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus
US7727869B2 (en) 2006-03-17 2010-06-01 Seiko Epson Corporation Method of forming metal wiring and method of manufacturing active matrix substrate
CN101359024B (zh) * 2008-09-23 2012-05-30 友达光电（苏州）有限公司 电子装置显示面板的测试电路和显示面板
US8228585B2 (en) 2010-02-04 2012-07-24 Seiko Epson Corporation Substrate for electro-optical devices, electro-optical device and electronic apparatus

Families Citing this family (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930607A (en) 1995-10-03 1999-07-27 Seiko Epson Corporation Method to prevent static destruction of an active element comprised in a liquid crystal display device
KR100244182B1 (ko) * 1996-11-29 2000-02-01 구본준 액정표시장치
KR100230595B1 (ko) * 1996-12-28 1999-11-15 김영환 액정 표시 장치 및 그 제조방법
US6037609A (en) * 1997-01-17 2000-03-14 General Electric Company Corrosion resistant imager
KR100495810B1 (ko) * 1997-09-25 2005-09-15 삼성전자주식회사 정전기보호회로를갖는액정표시장치
JPH11101986A (ja) * 1997-09-26 1999-04-13 Sanyo Electric Co Ltd 表示装置及び表示装置用大基板
JPH11305243A (ja) * 1998-04-16 1999-11-05 Internatl Business Mach Corp <Ibm> 液晶表示装置
US6653216B1 (en) 1998-06-08 2003-11-25 Casio Computer Co., Ltd. Transparent electrode forming apparatus and method of fabricating active matrix substrate
US6678017B1 (en) * 1998-06-08 2004-01-13 Casio Computer Co., Ltd. Display panel and method of fabricating the same
JP2000019556A (ja) * 1998-06-29 2000-01-21 Hitachi Ltd 液晶表示装置
JP3652898B2 (ja) * 1998-11-19 2005-05-25 株式会社日立製作所 液晶表示装置
US6287899B1 (en) * 1998-12-31 2001-09-11 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
KR100286049B1 (ko) * 1999-01-15 2001-03-15 윤종용 정전기 보호 회로를 가지는 액정 표시 장치
US6771239B1 (en) * 1999-05-17 2004-08-03 Seiko Epson Corporation Method for manufacturing an active matrix substrate
US6204081B1 (en) * 1999-05-20 2001-03-20 Lg Lcd, Inc. Method for manufacturing a substrate of a liquid crystal display device
JP3583662B2 (ja) * 1999-08-12 2004-11-04 株式会社 沖マイクロデザイン 半導体装置および半導体装置の製造方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW457690B (en) * 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
TW578028B (en) * 1999-12-16 2004-03-01 Sharp Kk Liquid crystal display and manufacturing method thereof
JP5408829B2 (ja) 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
US7023021B2 (en) 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6789910B2 (en) 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
GB0100733D0 (en) 2001-01-11 2001-02-21 Koninkl Philips Electronics Nv A method of manufacturing an active matrix substrate
WO2002071631A2 (en) * 2001-03-02 2002-09-12 Tokyo Electron Limited Apparatus and method of improving impedance matching between an rf signal and a multi-segmented electrode
KR100796749B1 (ko) 2001-05-16 2008-01-22 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 어레이 기판
ATE541569T1 (de) * 2001-07-24 2012-02-15 Cargill Inc Verfahren zur isolation von phenolischen verbindungen
JP3643067B2 (ja) * 2001-10-11 2005-04-27 株式会社半導体エネルギー研究所 半導体表示装置の設計方法
TW543917U (en) * 2002-01-23 2003-07-21 Chunghwa Picture Tubes Ltd Flat display panel and its apparatus
US7115913B2 (en) * 2002-03-27 2006-10-03 Tfpd Corporation Array substrate used for a display device and a method of making the same
DE10227332A1 (de) * 2002-06-19 2004-01-15 Akt Electron Beam Technology Gmbh Ansteuervorrichtung mit verbesserten Testeneigenschaften
US7205570B2 (en) * 2002-07-19 2007-04-17 Samsung Electronics Co., Ltd. Thin film transistor array panel
KR100859521B1 (ko) * 2002-07-30 2008-09-22 삼성전자주식회사 박막 트랜지스터 어레이 기판
GB0219771D0 (en) * 2002-08-24 2002-10-02 Koninkl Philips Electronics Nv Manufacture of electronic devices comprising thin-film circuit elements
KR100905470B1 (ko) 2002-11-20 2009-07-02 삼성전자주식회사 박막 트랜지스터 어레이 기판
KR100872494B1 (ko) * 2002-12-31 2008-12-05 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판의 제조 방법
CN100428463C (zh) * 2003-05-15 2008-10-22 统宝光电股份有限公司 静电放电保护元件及其制造方法
JP4239873B2 (ja) 2003-05-19 2009-03-18 セイコーエプソン株式会社 電気光学装置および電子機器
JP2004354798A (ja) * 2003-05-30 2004-12-16 Nec Lcd Technologies Ltd 薄膜トランジスタ基板及びその製造方法
JP2005049637A (ja) * 2003-07-29 2005-02-24 Seiko Epson Corp 駆動回路及びその保護方法、電気光学装置並びに電子機器
JP4574158B2 (ja) * 2003-10-28 2010-11-04 株式会社半導体エネルギー研究所 半導体表示装置及びその作製方法
JP4319517B2 (ja) * 2003-10-28 2009-08-26 東芝モバイルディスプレイ株式会社 アレイ基板および平面表示装置
EP1691340A4 (en) * 2003-11-28 2012-06-27 Tadahiro Ohmi INTEGRATED THIN FILM TRANSISTOR SWITCHING DEVICE, ACTIVE MATRIX DISPLAY EQUIPMENT AND MANUFACTURING METHOD THEREFOR
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
US20060038554A1 (en) * 2004-02-12 2006-02-23 Applied Materials, Inc. Electron beam test system stage
US7355418B2 (en) * 2004-02-12 2008-04-08 Applied Materials, Inc. Configurable prober for TFT LCD array test
US7319335B2 (en) * 2004-02-12 2008-01-15 Applied Materials, Inc. Configurable prober for TFT LCD array testing
US6833717B1 (en) * 2004-02-12 2004-12-21 Applied Materials, Inc. Electron beam test system with integrated substrate transfer module
US8355015B2 (en) * 2004-05-21 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device including a diode electrically connected to a signal line
CN100520867C (zh) * 2004-05-28 2009-07-29 夏普株式会社 显示装置的基板及其修补方法、显示装置的修补方法和液晶显示装置
TWI366218B (en) * 2004-06-01 2012-06-11 Semiconductor Energy Lab Method for manufacturing semiconductor device
US7217591B2 (en) * 2004-06-02 2007-05-15 Perkinelmer, Inc. Method and process intermediate for electrostatic discharge protection in flat panel imaging detectors
KR101050355B1 (ko) * 2004-06-30 2011-07-19 엘지디스플레이 주식회사 액정표시장치
CN100454553C (zh) * 2004-07-23 2009-01-21 精工爱普生株式会社 薄膜半导体装置及其制造方法、电光学装置、电子机器
CN101251986B (zh) * 2004-07-26 2012-01-04 精工爱普生株式会社 发光装置
US7342579B2 (en) * 2004-10-11 2008-03-11 Chunghwa Picture Tubes, Ltd. Thin film transistor array plate, liquid crystal display panel and method of preventing electrostatic discharge
KR101133763B1 (ko) * 2005-02-02 2012-04-09 삼성전자주식회사 액정 표시 장치의 구동 장치 및 이를 포함하는 액정 표시장치
JP4380552B2 (ja) * 2005-02-04 2009-12-09 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法、アクティブマトリクス基板、電気光学装置並びに電子機器
JP4579012B2 (ja) * 2005-03-03 2010-11-10 シャープ株式会社 液晶表示装置の製造方法
JP2006309161A (ja) 2005-03-29 2006-11-09 Sanyo Epson Imaging Devices Corp 電気光学装置及び電子機器
JP2006308803A (ja) * 2005-04-27 2006-11-09 Nec Lcd Technologies Ltd 液晶表示装置
US7535238B2 (en) * 2005-04-29 2009-05-19 Applied Materials, Inc. In-line electron beam test system
TWI249857B (en) 2005-06-01 2006-02-21 Au Optronics Corp Displaying device with photocurrent-reducing structure and method of manufacturing the same
CN100392507C (zh) * 2005-06-09 2008-06-04 友达光电股份有限公司 可降低光漏电流的薄膜晶体管显示组件及其制造方法
TWI260094B (en) 2005-06-13 2006-08-11 Au Optronics Corp Active device matrix substrate
JP4039446B2 (ja) * 2005-08-02 2008-01-30 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
US20070030408A1 (en) * 2005-08-08 2007-02-08 Kuang-Hsiang Lin Liquid crystal display panel, thin film transistor array substrate and detection methods therefor
CN100442111C (zh) * 2005-08-16 2008-12-10 中华映管股份有限公司 具静电放电防护的液晶显示面板
JP2007108341A (ja) * 2005-10-12 2007-04-26 Toshiba Matsushita Display Technology Co Ltd アクティブマトリックス型表示装置
KR101197054B1 (ko) * 2005-11-14 2012-11-06 삼성디스플레이 주식회사 표시 장치
CN101577281B (zh) 2005-11-15 2012-01-11 株式会社半导体能源研究所 有源矩阵显示器及包含该显示器的电视机
KR101148206B1 (ko) * 2005-11-29 2012-05-24 삼성전자주식회사 표시 기판과, 이의 검사 방법
KR100729046B1 (ko) * 2005-12-09 2007-06-14 삼성에스디아이 주식회사 유기 발광 표시장치의 정전기 방지 구조 및 그 제조 방법
JP5040222B2 (ja) * 2005-12-13 2012-10-03 ソニー株式会社 表示装置
US20070246778A1 (en) * 2006-04-21 2007-10-25 Meng-Chi Liou Electrostatic discharge panel protection structure
KR101232061B1 (ko) * 2006-04-24 2013-02-12 삼성디스플레이 주식회사 금속 배선의 제조 방법 및 표시 기판의 제조 방법
CN101064984B (zh) * 2006-04-29 2010-12-22 中华映管股份有限公司 静电放电防护结构
KR101404542B1 (ko) * 2006-05-25 2014-06-09 삼성디스플레이 주식회사 액정 표시 장치
US7602199B2 (en) * 2006-05-31 2009-10-13 Applied Materials, Inc. Mini-prober for TFT-LCD testing
US7786742B2 (en) * 2006-05-31 2010-08-31 Applied Materials, Inc. Prober for electronic device testing on large area substrates
KR20090024244A (ko) * 2006-06-09 2009-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제작 방법
CN100449394C (zh) * 2006-08-28 2009-01-07 友达光电股份有限公司 薄膜晶体管及包含此薄膜晶体管的显示器
JP2008116770A (ja) * 2006-11-07 2008-05-22 Hitachi Displays Ltd 表示装置
WO2008078426A1 (ja) * 2006-12-22 2008-07-03 Sharp Kabushiki Kaisha アクティブマトリクス基板及びそれを備えた表示パネル
TWI356960B (en) * 2007-01-09 2012-01-21 Chunghwa Picture Tubes Ltd Active device array substrate
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
CN101285974B (zh) * 2007-04-11 2011-08-31 北京京东方光电科技有限公司 一种tft lcd面板静电放电保护电路及液晶显示器
JP5167685B2 (ja) * 2007-04-25 2013-03-21 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法、及び電気光学装置の製造方法
JP4524692B2 (ja) 2007-07-25 2010-08-18 セイコーエプソン株式会社 基板の製造方法及び液晶表示装置の製造方法
TWI342611B (en) 2007-08-14 2011-05-21 Chunghwa Picture Tubes Ltd Active device array substrate
CN101424848B (zh) * 2007-10-29 2011-02-16 北京京东方光电科技有限公司 Tft-lcd像素结构及其制造方法
US20100271564A1 (en) * 2007-12-20 2010-10-28 Yukinobu Nakata Active matrix substrate, liquid crystal display device having the substrate, and manufacturing method for the active matrix substrate
KR101458910B1 (ko) * 2008-03-28 2014-11-10 삼성디스플레이 주식회사 표시 장치
KR101033463B1 (ko) * 2008-06-13 2011-05-09 엘지디스플레이 주식회사 액정표시장치용 어레이 기판
KR20110056542A (ko) 2008-09-12 2011-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102275487B1 (ko) * 2008-09-19 2021-07-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US8284142B2 (en) 2008-09-30 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Display device
US8013340B2 (en) * 2008-09-30 2011-09-06 Infineon Technologies Ag Semiconductor device with semiconductor body and method for the production of a semiconductor device
KR101761108B1 (ko) * 2008-10-03 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
TWI395167B (zh) * 2008-12-12 2013-05-01 Au Optronics Corp 陣列基板與顯示面板
US20120147448A1 (en) * 2009-02-10 2012-06-14 Applied Nanotech Holdings, Inc, Electrochromic device
JP5387950B2 (ja) * 2009-03-05 2014-01-15 Ｎｌｔテクノロジー株式会社 液晶表示素子及びそれを用いた画像表示装置
JP2010258118A (ja) * 2009-04-23 2010-11-11 Sony Corp 半導体装置、半導体装置の製造方法、表示装置、および電子機器
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101330421B1 (ko) * 2009-12-08 2013-11-15 엘지디스플레이 주식회사 게이트 인 패널 구조의 액정표시장치
JP2011164196A (ja) * 2010-02-05 2011-08-25 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
KR20110106082A (ko) * 2010-03-22 2011-09-28 삼성모바일디스플레이주식회사 액정 표시 장치 및 그 제조방법
KR20120090594A (ko) * 2011-02-08 2012-08-17 삼성전자주식회사 고분자 전극의 제조방법 및 고분자 전극을 채용한 고분자 구동기
JP2012189716A (ja) * 2011-03-09 2012-10-04 Japan Display East Co Ltd 画像表示装置
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
EP2973715B1 (en) * 2013-03-15 2021-10-27 Apple Inc. Light emitting diode display with redundancy scheme
US9252375B2 (en) 2013-03-15 2016-02-02 LuxVue Technology Corporation Method of fabricating a light emitting diode display with integrated defect detection test
CN104122682B (zh) * 2013-04-28 2018-01-30 北京京东方光电科技有限公司 一种检测线路结构及其制造方法、显示面板和显示装置
JP2015070368A (ja) 2013-09-27 2015-04-13 三菱電機株式会社 半導体装置
JP2014179636A (ja) * 2014-05-01 2014-09-25 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015207779A (ja) * 2015-06-16 2015-11-19 株式会社半導体エネルギー研究所 半導体装置
CN105140179B (zh) * 2015-08-13 2018-12-14 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置
WO2019004226A1 (ja) * 2017-06-28 2019-01-03 シャープ株式会社 アクティブマトリクス基板、及びその製造方法
JP7427969B2 (ja) * 2020-01-22 2024-02-06 セイコーエプソン株式会社 電気光学装置および電子機器

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH079506B2 (ja) 1986-02-14 1995-02-01 富士通株式会社 表示装置の静電気による破壊防止方法
JPS633U (ja) 1986-06-20 1988-01-05
JPH06259B2 (ja) * 1986-07-28 1994-01-05 大和製罐株式会社 タブ供給装置
NL8801164A (nl) * 1987-06-10 1989-01-02 Philips Nv Weergeefinrichting voor gebruik in reflectie.
US5166085A (en) * 1987-09-09 1992-11-24 Casio Computer Co., Ltd. Method of manufacturing a thin film transistor
US4778258A (en) 1987-10-05 1988-10-18 General Electric Company Protective tab structure for use in the fabrication of matrix addressed thin film transistor liquid crystal displays
US5219771A (en) 1988-07-30 1993-06-15 Fuji Xerox Co., Ltd. Method of producing a thin film transistor device
US5200876A (en) * 1989-04-10 1993-04-06 Matsushita Electric Industrial Co., Ltd. Electrostatic breakdown protection circuit
JPH032838A (ja) * 1989-05-31 1991-01-09 Matsushita Electron Corp 液晶表示装置の製造方法
JP2764139B2 (ja) * 1989-10-20 1998-06-11 ホシデン・フィリップス・ディスプレイ株式会社 アクティブマトリックス液晶表示素子
JP2687667B2 (ja) * 1990-04-17 1997-12-08 日本電気株式会社 マトリクス電極基板およびその製造方法
JPH0527263A (ja) * 1991-07-22 1993-02-05 Toshiba Corp 液晶表示装置
JP3094610B2 (ja) 1991-12-13 2000-10-03 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP3357699B2 (ja) 1992-02-21 2002-12-16 株式会社東芝 液晶表示装置
US5373377A (en) * 1992-02-21 1994-12-13 Kabushiki Kaisha Toshiba Liquid crystal device with shorting ring and transistors for electrostatic discharge protection
JPH05303116A (ja) * 1992-02-28 1993-11-16 Canon Inc 半導体装置
JPH05333377A (ja) * 1992-06-04 1993-12-17 Nec Corp 液晶表示装置の製造方法
JP2530990B2 (ja) * 1992-10-15 1996-09-04 富士通株式会社 薄膜トランジスタ・マトリクスの製造方法
JP3223614B2 (ja) * 1992-12-22 2001-10-29 松下電器産業株式会社 液晶表示装置
JP3200753B2 (ja) 1993-03-31 2001-08-20 カシオ計算機株式会社 薄膜トランジスタパネル
JP3290772B2 (ja) * 1993-08-18 2002-06-10 株式会社東芝 表示装置
JPH0764051A (ja) * 1993-08-27 1995-03-10 Sharp Corp 液晶表示装置およびその駆動方法
JP3029531B2 (ja) * 1994-03-02 2000-04-04 シャープ株式会社 液晶表示装置
US5621556A (en) 1994-04-28 1997-04-15 Xerox Corporation Method of manufacturing active matrix LCD using five masks
TW403993B (en) * 1994-08-29 2000-09-01 Semiconductor Energy Lab Semiconductor circuit for electro-optical device and method of manufacturing the same
KR100338480B1 (ko) 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
US5930607A (en) 1995-10-03 1999-07-27 Seiko Epson Corporation Method to prevent static destruction of an active element comprised in a liquid crystal display device
JP3296725B2 (ja) 1996-07-13 2002-07-02 株式会社三栄水栓製作所 湯水混合栓
JPH10161142A (ja) 1996-11-28 1998-06-19 Sharp Corp 液晶表示装置
JP4030178B2 (ja) 1997-06-25 2008-01-09 東芝松下ディスプレイテクノロジー株式会社 アクティブマトリクス型表示装置
JP2000019556A (ja) 1998-06-29 2000-01-21 Hitachi Ltd 液晶表示装置
US6204081B1 (en) 1999-05-20 2001-03-20 Lg Lcd, Inc. Method for manufacturing a substrate of a liquid crystal display device
JP4562835B2 (ja) 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6646287B1 (en) 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
JP2001175198A (ja) 1999-12-14 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6821827B2 (en) 1999-12-28 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6639265B2 (en) 2000-01-26 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7477336B2 (en) 2004-08-27 2009-01-13 Seiko Epson Corporation Active matrix substrate, method of manufacturing active matrix substrate, electro-optical device, and electronic apparatus
US7517735B2 (en) 2004-08-27 2009-04-14 Future Vision, Inc. Method of manufacturing active matrix substrate, active matrix substrate, electro-optical device, and electronic apparatus
EP1701206A1 (en) 2005-03-09 2006-09-13 Seiko Epson Corporation Pixel structure, active matrix substrate, method of manufacturing active matrix substrate, electro-optical device, and electronic apparatus
US7567309B2 (en) 2005-03-09 2009-07-28 Seiko Epson Corporation Pixel electrodes and switching elements formed on same substrate in openings of insulating film formed on the substrate
US7560297B2 (en) 2005-11-16 2009-07-14 Seiko Epson Corporation Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus
US7727869B2 (en) 2006-03-17 2010-06-01 Seiko Epson Corporation Method of forming metal wiring and method of manufacturing active matrix substrate
KR100860398B1 (ko) * 2007-01-11 2008-09-26 프라임 뷰 인터내셔널 코오포레이션 리미티드 정전기 보호 액티브 매트릭스 디바이스
CN101359024B (zh) * 2008-09-23 2012-05-30 友达光电（苏州）有限公司 电子装置显示面板的测试电路和显示面板
US8228585B2 (en) 2010-02-04 2012-07-24 Seiko Epson Corporation Substrate for electro-optical devices, electro-optical device and electronic apparatus

Also Published As

Publication number Publication date
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