JP2015070368A - 半導体装置 - Google Patents
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Abstract
【課題】本発明は、小型化に好適な半導体装置を提供することを目的とする。【解決手段】複数の周波数帯域のRF信号を増幅する電力増幅器16と、該電力増幅器の出力に接続された出力整合回路18と、一端が該出力整合回路の出力に接続された第1キャパシタ30と、複数の出力経路34と、該第1キャパシタの他端に接続され、該RF信号を周波数帯域に応じて該複数の出力経路のいずれかに進行させるスイッチ32と、該複数の出力経路のそれぞれに直列に接続された第2キャパシタを有する複数の第2キャパシタ40と、を備え、該第1キャパシタと該複数の第2キャパシタの少なくとも一方と、該スイッチとは同一のMMIC46で構成されたことを特徴とする。【選択図】図1
Description
本発明は、例えば携帯端末用のマルチバンド増幅器として用いられる半導体装置に関する。
特許文献1には、RF信号の周波数帯域ごとに出力経路を切り替えるスイッチ回路が開示されている。このスイッチ回路は、複数の電界効果トランジスタで構成されている。
Nick Cheng, James P.Young, "Challenges and Requirements of Multimode Multiband Power Amplifiers for Mobile Applications" Compound Semiconductor Integrated Circuit Symposium (CSICS), pp.1-4, 2011
例えば携帯端末などでは正電位を有する単一のバッテリを使用するため、スイッチの構成要素としてエンハンスメント型の電界効果トランジスタ(FET)が使用されている。この電界効果トランジスタは、RF信号の経路となるドレイン‐ソース間に正のDCバイアス電圧を印加した状態で使用される。そして、ゲートに正電圧を与えるとチャネルが開いてドレイン‐ソース間が導通状態となり、ゲートを0Vとするとチャネルが閉じてドレイン‐ソース間が遮断状態となる。
上記のDCバイアス電圧が漏れ出さないように、スイッチの前後にDCカット用のキャパシタを設ける必要がある。特許文献1のDCカット用のキャパシタは、SMD(Surface Mount Device)部品で構成されている。
スイッチを備えた半導体装置は可能な限り小型化することが好ましい。しかしながら、DCカット用のキャパシタをSMD部品で形成すると半導体装置が大型化する問題があった。
本発明は、上述のような課題を解決するためになされたもので、小型化に好適な半導体装置を提供することを目的とする。
本願の発明に係る半導体装置は、複数の周波数帯域のRF信号を増幅する電力増幅器と、該電力増幅器の出力に接続された出力整合回路と、一端が該出力整合回路の出力に接続された第1キャパシタと、複数の出力経路と、該第1キャパシタの他端に接続され、該RF信号を周波数帯域に応じて該複数の出力経路のいずれかに進行させるスイッチと、該複数の出力経路のそれぞれに直列に接続された第2キャパシタを有する複数の第2キャパシタと、を備える。そして、該第1キャパシタと該複数の第2キャパシタの少なくとも一方と、該スイッチとは同一のモノリシックマイクロ波集積回路で構成されたことを特徴とする。
本願の発明に係る他の半導体装置は、複数の周波数帯域のRF信号を増幅する電力増幅器と、該電力増幅器の出力に接続された出力整合回路と、一端が該出力整合回路の出力に接続された第1キャパシタと、複数の出力経路と、該第1キャパシタの他端に接続され、該RF信号を周波数帯域に応じて該複数の出力経路のいずれかに進行させるスイッチと、該複数の出力経路のそれぞれに直列に接続された第2キャパシタを有する複数の第2キャパシタと、を備える。そして、該第1キャパシタの電気容量は該複数の第2キャパシタのどの第2キャパシタの電気容量よりも大きいことを特徴とする。
本発明によれば、スイッチとスイッチに接続されたキャパシタをMMICで構成することにより、又はスイッチの前段のキャパシタの電気容量をスイッチの後段のキャパシタの電気容量より大きくすることにより、小型化に好適な半導体装置を提供できる。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置10の回路図である。半導体装置10は、入力端子12に接続された入力整合回路14を備えている。入力整合回路14の出力には、複数の周波数帯域のRF信号を増幅する多段の電力増幅器16が接続されている。
図1は、本発明の実施の形態1に係る半導体装置10の回路図である。半導体装置10は、入力端子12に接続された入力整合回路14を備えている。入力整合回路14の出力には、複数の周波数帯域のRF信号を増幅する多段の電力増幅器16が接続されている。
電力増幅器16の出力に出力整合回路18が接続されている。出力整合回路18の出力には、電力増幅器16の出力端子20を介して、第1キャパシタ30の一端が接続されている。第1キャパシタ30の他端にはスイッチ32が接続されている。スイッチ32には複数の出力経路34が接続されている。複数の出力経路34は出力経路36と出力経路38の2つの出力経路を備える。つまり、スイッチ32につながる出力経路の数(分岐数N)は2である。なお、分岐数Nは3以上でもよい。
スイッチ32は、制御信号に基づきRF信号を出力経路34又は出力経路36に進行させる。スイッチ32は、例えばエンハンスメント型のFETで構成する。分岐数Nの数に応じてFETを複数組み合わせることで、分岐数Nに対応したスイッチ32を構成することができる。そして、RF信号の経路となるFETのドレイン−ソース間に正のDCバイアス電圧を印加し、ゲート電位を0Vから正電圧に切り替えることでチャネルをOFF(遮断状態)からON(導通状態)へと切り替える。なお、スイッチ32は、高電子移動度トランジスタ(HEMT)で形成することが好ましい。
複数の出力経路34には複数の第2キャパシタ40が接続されている。具体的には、出力経路36、38にそれぞれ直列に第2キャパシタ42、44が接続されている。このように、複数の出力経路34のそれぞれに直列に第2キャパシタ42、44が接続されている。出力経路36、38の終端にはそれぞれ出力端子50、52が接続されている。
第1キャパシタ30と複数の第2キャパシタ40は、スイッチ32のドレイン‐ソース間に印加したDCバイアス電圧が電力増幅器16又は出力端子50、52へ漏れ出すのを防止するために設けられている。簡単に言えば、第1キャパシタ30と複数の第2キャパシタ40はDCカット用に設けられている。
第1キャパシタ30、スイッチ32、及び複数の第2キャパシタ40は、1つのモノリシックマイクロ波集積回路(MMIC46)で構成されている。第1キャパシタ30と複数の第2キャパシタ40は、MMIC46の内のMIM(Metal Insulator Metal)キャパシタにより構成する。
MMIC46はSOI(Silicon On Insulator)技術で形成することが好ましい。つまり、MMIC46は、絶縁膜上に形成されたシリコンに形成することが好ましいがこれに限定されない。
第1キャパシタ30、スイッチ32、及び複数の第2キャパシタ40は1つのMMIC46で形成されているので、第1キャパシタと複数の第2キャパシタをSMD部品とした場合と比較して、半導体装置は小型化に好適なものとなっている。
図2は、MMIC46の拡大図である。図2には、図1よりもMMIC46の構造が詳細に示されている。MMIC46にはスイッチ32にDC電圧を印加するために、電源端子60、62、64が設けられている。電源端子60、62、64はそれぞれスイッチ32のゲート、ソース、ドレインに接続されるものであるが、図2ではその接続は示されていない。
MMIC46には、静電気による半導体装置10の劣化を抑制するために、ダイオードで形成された3種類の保護回路が設けられている。第1保護回路70、71、72、73、74、75は、半導体装置10を進行するRF信号の信号経路と接地との間に、ESDサージが接地へ流れるように設けられている。
第1保護回路70、71は第1キャパシタ30の両端に接続されている。第1保護回路72、73は第2キャパシタ42の両端に接続されている。第1保護回路74、75は第2キャパシタ44の両端に接続されている。例えば、第1キャパシタ30の一端でESDサージが生じると、第1保護回路70に降伏現象が起こり、ESDサージが接地へ流れる。
第2保護回路80、81、82、83、84、85は、信号経路と電源端子60、62、64の間に設けられている。第2保護回路80、81は、第1キャパシタ30の両端に接続されている。第2保護回路82、83は、第2キャパシタ42の両端に接続されている。第2保護回路84、85は、第2キャパシタ44の両端に接続されている。例えば、電源端子60側でESDサージが生じると、第2保護回路80、81と第1保護回路70、71に降伏現象が起こり、ESDサージが信号経路と第1保護回路70、71を経由して接地へ流れる。
第3保護回路90、92、94は、それぞれ第1キャパシタ30、第2キャパシタ42、第2キャパシタ44に並列に接続されている。第3保護回路90は、第1キャパシタ30に並列接続されている。第3保護回路92は、第2キャパシタ42に並列接続されている。第3保護回路94は、第2キャパシタ44に並列接続されている。第3保護回路90、92、94は、それぞれ、順方向ダイオードと逆方向ダイオードを有している。
例えば、第1キャパシタ30の右側で生じたESDサージは、第1保護回路71を経由して接地へ流れるとともに、第3保護回路90及び第1保護回路70を経由して接地へ流れる。
このように、第1キャパシタ30と複数の第2キャパシタ40にはダイオードで構成された保護回路が接続されているので、ESDサージによる半導体装置10の劣化を回避できる。なお、第1〜第3保護回路はダイオードで形成したが、FETで形成することもできる。
次に、半導体装置10の動作について説明する。入力端子12から半導体装置10に入力したRF信号は、電力増幅器16によって増幅される。増幅されたRF信号はスイッチ32に進行する。そしてRF信号は、スイッチ32により周波数帯域に応じて進路が決められ、複数の出力経路34のいずれかに進行する。
ところで、一般に、出力整合回路は、電力増幅器16の最終段トランジスタの出力インピーダンス(5Ω前後)を50Ωへと変換するために使用される。しかし、本発明の実施の形態1に係る半導体装置10ではスイッチ32の前後に第1キャパシタ30と複数の第2キャパシタ40を設けたので、電力増幅器16から出力端子50、52側を見たインピーダンスは50[Ω]よりも高い容量性のインピーダンス(50+jY[Ω])となる。従って、インピーダンスの増加分だけ出力整合回路18のインピーダンス変換比を拡大する必要があるため、出力整合回路18は大型化及び損失増加する。
出力整合回路18の大型化及び損失増加を回避するためには、第1キャパシタ30と複数の第2キャパシタ40の合成容量(以後、単に合成容量という場合がある)を大きくする必要がある。他方、MIMで形成したキャパシタの電気容量はキャパシタの面積に比例するので、キャパシタの面積を大きくすることで合成容量を大きくしようとすると、その分半導体装置10が大型化してしまう。つまり、出力整合回路18の大型化及び損失増加を抑制することと、キャパシタを小さくすることは、トレードオフの関係となっている。
本発明の実施の形態1の半導体装置は、上記トレードオフの問題を解消するために、第1キャパシタ30の電気容量を複数の第2キャパシタ40のどの第2キャパシタの電気容量よりも大きくした。つまり、第1キャパシタ30の電気容量CINと第2キャパシタの電気容量COUTは以下の式のとおりとした。
ここで、
N=スイッチ32の分岐数(Nは複数の第2キャパシタを構成する第2キャパシタの数と等しい)
k=1、2、...、N
CAVEは第1キャパシタと複数の第2キャパシタの平均電気容量
ΔCはオフセット電気容量
である。
N=スイッチ32の分岐数(Nは複数の第2キャパシタを構成する第2キャパシタの数と等しい)
k=1、2、...、N
CAVEは第1キャパシタと複数の第2キャパシタの平均電気容量
ΔCはオフセット電気容量
である。
図3は、CAVEを5[pF]としたときのオフセット電気容量ΔCと合成容量CTOTALの関係を示すグラフである。分岐数が0のときはΔC=0で合成容量CTOTALが極大値となる。しかし、分岐数が1より大きい場合、合成容量CTOTALの極大値を与えるΔCは0より大きいCOPTとなる。従って、合成容量CTOTALが極大値をとるように、第1キャパシタ30の電気容量と複数の第2キャパシタ40の電気容量を調整しΔC=COPTとすることが好ましい。
COPTは以下の式で与えられる。
このように、ΔC=COPTとすることで、第1キャパシタと複数の第2キャパシタの各第2キャパシタを均一な電気容量とした場合と比較して、第1キャパシタ30と複数の第2キャパシタ40の総面積を変えることなく、合成容量を増加させることができる。合成容量を増加させると出力整合回路18のインピーダンス変換比を抑制できるので、出力整合回路18の大型化及び損失増加を回避できる。
従って、本発明の実施の形態1に係る半導体装置10によれば、出力整合回路18の大型化及び損失増加を抑制しつつ、キャパシタの大型化も回避できる。なお、出力整合回路18の損失低減によってRF信号が進行する半導体装置10全体としての電力効率が向上するため、例えば半導体装置10を携帯端末に用いたときはバッテリ持続時間を伸張できる。
ここで、上記のCOPTを与える式を、式1、2に代入すると、以下の式が得られる。
ここまでは、ΔC=0の場合とキャパシタ総面積を変えずに、ΔC=COPTとすることで合成容量を増加させることを述べた。しかし、ΔC=0の場合と合成容量を一致させつつ、ΔC=COPTとすることでキャパシタ総面積を低下させてもよい。図4は、式5を適用したときの分岐数Nとキャパシタ総面積の関係を示す。ΔC=0のときのキャパシタ総面積を100としている。ΔC=COPTの曲線は、ΔC=0の場合と同一の合成容量を維持しつつキャパシタ総面積を低減できることを示す。この場合、キャパシタ総面積を低減させることができるので、半導体装置10は小型化に好適である。
要するに、ΔC=COPTとすることによる効果を、ΔC=0の場合とキャパシタ総面積を一致させつつ合成容量を増加させることに割り当てるか、ΔC=0の場合と合成容量を一致させつつキャパシタ総面積を低下させることに割り当てるかは任意である。どちらの場合でも、小型化に好適な半導体装置を得ることができる。
ところで、CINとCOUTは式5を満たすように定め、合成容量を極大値とすることが好ましい。しかしながら、半導体装置10の製造ばらつきなどを考慮すると、上記の効果を得られる範囲で、CINとCOUTの値に幅を持たせるべきである。そこで、CINとCOUTを以下の関係を満たす範囲内で設定するとよい。
本発明の実施の形態1に係る半導体装置10は、2つの手段により小型化に好適な構成となっている。第1の手段は、第1キャパシタ30、スイッチ32、及び複数の第2キャパシタ40を1つのMMIC46で形成したことである。第2の手段は、ΔC>0とすることである。第2の手段については、ΔC=0の場合と同じキャパシタ総面積としつつ合成容量を高めることで出力整合回路の大型化及び損失増加を抑制するパターンと、ΔC=0の場合と比較してキャパシタ総面積を低減するパターンがある。そのため、第1の手段か第2の手段のいずれか一方を用いて小型化に好適な半導体装置10を提供してもよい。
本発明の実施の形態1では、第1キャパシタ30、スイッチ32、及び複数の第2キャパシタ40を1つのMMIC40で構成したが、第1キャパシタ30と複数の第2キャパシタ40の少なくとも一方と、スイッチ32とを同一のモノリシックマイクロ波集積回路で構成してもよい。その他、本発明の特徴を失わない範囲で半導体装置10の構成を適宜変更できる。なお、これらの変形は実施の形態2に係る半導体装置にも応用できる。
実施の形態2.
本発明の実施の形態2に係る半導体装置は、実施の形態1との共通点が多いので実施の形態1との相違点を中心に説明する。図5は、本発明の実施の形態2に係る半導体装置100の回路図である。半導体装置100は複数の第3キャパシタ110を備えている。複数の第3キャパシタ110は、出力経路36と接地を結ぶ第3キャパシタ112と、出力経路38と接地を結ぶ第3キャパシタ114を備えている。つまり、複数の第3キャパシタ110は、複数の出力経路34のそれぞれと接地を結ぶ第3キャパシタ112、114からなる。
本発明の実施の形態2に係る半導体装置は、実施の形態1との共通点が多いので実施の形態1との相違点を中心に説明する。図5は、本発明の実施の形態2に係る半導体装置100の回路図である。半導体装置100は複数の第3キャパシタ110を備えている。複数の第3キャパシタ110は、出力経路36と接地を結ぶ第3キャパシタ112と、出力経路38と接地を結ぶ第3キャパシタ114を備えている。つまり、複数の第3キャパシタ110は、複数の出力経路34のそれぞれと接地を結ぶ第3キャパシタ112、114からなる。
出力経路36については、良好なRF特性が得られるように、第2キャパシタ42と第3キャパシタ112の電気容量を調整する。出力経路38については、良好なRF特性が得られるように、第2キャパシタ44と第3キャパシタ114の電気容量を調整する。
図6、7は、マルチバンド増幅器(半導体装置)の出力電力の周波数特性を示すグラフである。帯域Aの信号は出力経路36に進行し、帯域Bの信号は出力経路38に進行する。図6は、第3キャパシタ112、114が無く、しかも複数の第2キャパシタ40の電気容量が均一である場合の出力電力の周波数特性を示す。
この場合、図中36で示す出力経路36の周波数特性と、38で示す出力経路38の周波数特性が等しいので、帯域Aと帯域Bの両方で良好なRF特性を得ることはできない。そのため、RF特性の悪い周波数帯域(帯域B)での性能の底上げを図るために、半導体装置全体のサイズを大型化せざるを得ない。
他方、図7は、図5の半導体装置の出力電力の周波数特性を示すグラフである。つまり、図5は、第2キャパシタ42、44と第3キャパシタ112、114の電気容量を、出力経路36、38ごとに最適化した場合の出力電力の周波数特性を示す。言い換えれば、周波数帯域の異なるRF信号ごとに、出力電力の周波数特性が最適化されるように、複数の出力経路34のそれぞれについて第2キャパシタ42、44と第3キャパシタの電気容量を調整した。この場合、すべての周波数帯域で良好なRF特性を得ることができる。従って、半導体装置全体のサイズを大型化する必要はない。
このように、出力経路ごとに設けられた第2キャパシタと第3キャパシタの電気容量を調整して出力電力の周波数特性を最適化するので、第2キャパシタの電気容量だけを調整する場合と比較して、出力電力の周波数特性を容易に最適化できる。
第3キャパシタ112、114を省略して、第2キャパシタ42、44のみで上記の最適化を実施しても良い。その場合、例えば、複数の出力経路34のうち、低い周波数帯域のRF信号が進行する出力経路に接続された第2キャパシタは、高い周波数帯域のRF信号が進行する出力経路に接続された第2キャパシタよりも大きい電気容量を有するようにする。
なお、実施の形態1に係る半導体装置10の特徴と実施の形態2に係る半導体装置100の特徴を適宜に組み合わせてもよい。
10 半導体装置、 12 入力端子、 14 入力整合回路、 16 電力増幅器、 18 出力整合回路、 20 出力端子、 30 第1キャパシタ、 32 スイッチ、 34 複数の出力経路、 36,38 出力経路、 40 複数の第2キャパシタ、 42,44 第2キャパシタ、 50,52 出力端子、 60,62,64 電源端子、 70,71,72,73,74,75 第1保護回路、 80,81,82,83,84,85 第2保護回路、 90,92,94 第3保護回路、 100 半導体装置、 110 複数の第3キャパシタ、 112,114 第3キャパシタ
Claims (12)
- 複数の周波数帯域のRF信号を増幅する電力増幅器と、
前記電力増幅器の出力に接続された出力整合回路と、
一端が前記出力整合回路の出力に接続された第1キャパシタと、
複数の出力経路と、
前記第1キャパシタの他端に接続され、前記RF信号を周波数帯域に応じて前記複数の出力経路のいずれかに進行させるスイッチと、
前記複数の出力経路のそれぞれに直列に接続された第2キャパシタを有する複数の第2キャパシタと、を備え、
前記第1キャパシタと前記複数の第2キャパシタの少なくとも一方と、前記スイッチとは同一のモノリシックマイクロ波集積回路で構成されたことを特徴とする半導体装置。 - 前記モノリシックマイクロ波集積回路は、絶縁膜上に形成されたシリコンに形成されたことを特徴とする請求項1に記載の半導体装置。
- 前記第1キャパシタの電気容量は前記複数の第2キャパシタのどの第2キャパシタの電気容量よりも大きいことを特徴とする請求項1又は2に記載の半導体装置。
- 複数の周波数帯域のRF信号を増幅する電力増幅器と、
前記電力増幅器の出力に接続された出力整合回路と、
一端が前記出力整合回路の出力に接続された第1キャパシタと、
複数の出力経路と、
前記第1キャパシタの他端に接続され、前記RF信号を周波数帯域に応じて前記複数の出力経路のいずれかに進行させるスイッチと、
前記複数の出力経路のそれぞれに直列に接続された第2キャパシタを有する複数の第2キャパシタと、を備え、
前記第1キャパシタの電気容量は前記複数の第2キャパシタのどの第2キャパシタの電気容量よりも大きいことを特徴とする半導体装置。 - 前記第1キャパシタと前記複数の第2キャパシタの合成容量が極大値をとるように、前記第1キャパシタの電気容量と前記複数の第2キャパシタの電気容量を調整したことを特徴とする請求項3又は4に記載の半導体装置。
- 前記RF信号の信号経路と接地との間に、ESDサージが前記接地へ流れるように設けられた第1保護回路と、
前記スイッチにDC電圧を印加するために設けられた電源端子と、
前記信号経路と前記電源端子の間に、ESDサージが前記信号経路と前記第1保護回路を経由して前記接地へ流れるように設けられた第2保護回路と、を備えたことを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。 - 前記第1キャパシタ及び前記複数の第2キャパシタの各第2キャパシタに並列に接続されてESDサージを流す複数の第3保護回路を備えたことを特徴とする請求項7に記載の半導体装置。
- 前記第1〜第3保護回路はダイオード又はFETで形成されたことを特徴とする請求項8に記載の半導体装置。
- 前記複数の出力経路のうち、低い周波数帯域のRF信号が進行する出力経路に接続された前記第2キャパシタは、高い周波数帯域のRF信号が進行する出力経路に接続された前記第2キャパシタよりも大きい電気容量を有することを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
- 前記複数の出力経路のそれぞれと接地を結ぶ第3キャパシタからなる複数の第3キャパシタを備え、
周波数帯域の異なるRF信号ごとに、出力電力の周波数特性が最適化されるように、前記複数の出力経路のそれぞれについて前記第2キャパシタと前記第3キャパシタの電気容量を調整したことを特徴とする請求項1〜10のいずれか1項に記載の半導体装置。 - 前記スイッチは高電子移動度トランジスタで形成されたことを特徴とする請求項1〜11のいずれか1項に記載の半導体装置。
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