KR101591689B1

KR101591689B1 - 반도체장치

Info

Publication number: KR101591689B1
Application number: KR1020140126555A
Authority: KR
Inventors: 켄이치 호리구치; 마사카즈 히로베; 사토시 미호; 요시노부 사사키; 카즈야 야마모토
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2013-09-27
Filing date: 2014-09-23
Publication date: 2016-02-04
Also published as: US9257947B2; US20150091652A1; KR20150035411A; JP2015070368A; CN104518768A

Abstract

본 발명은, 소형화에 적합한 반도체장치를 제공하는 것을 목적으로 한다. 복수의 주파수 대역의 RF 신호를 증폭하는 전력증폭기(16)와, 상기 전력증폭기의 출력에 접속된 출력 정합회로(18)와, 일단이 상기 출력 정합회로의 출력에 접속된 제1커패시터(30)와, 복수의 출력 경로(34)와, 상기 제1커패시터의 타단에 접속되고, 상기 RF 신호를 주파수 대역에 따라 상기 복수의 출력 경로 중 어느 한개로 진행시키는 스위치(32)와, 상기 복수의 출력 경로의 각각에 직렬로 접속된 제2커패시터를 갖는 복수의 제2커패시터(40)를 구비하고, 상기 제1커패시터와 상기 복수의 제2커패시터의 적어도 한쪽과, 상기 스위치는 동일한 MMIC(46)로 구성된 것을 특징으로 한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은, 예를 들면, 휴대 단말용의 멀티 밴드 증폭기로서 사용되는 반도체장치에 관한 것이다.

특허문헌 1에는, RF 신호의 주파수 대역마다 출력 경로를 전환하는 스위치회로가 개시되어 있다. 이 스위치회로는, 복수의 전계효과 트랜지스터로 구성되어 있다.

일본국 특개 2005-269129호 공보

Nick Cheng, James P.Young, "Challenges and Requirements of Multimode Multiband Power Amplifiers for Mobile Applications" Compound Semiconductor Integrated Circuit Symposium(CSICS), pp.1-4, 2011

예를 들면 휴대 단말 등에서는 양 전위를 갖는 단일의 배터리를 사용하기 때문에, 스위치의 구성요소로서 인핸스먼트형의 전계효과 트랜지스터(FET)가 사용되어 있다. 이 전계효과 트랜지스터는, RF 신호의 경로가 되는 드레인-소스 사이에 양의 DC 바이어스 전압을 인가한 상태로 사용된다. 그리고, 게이트에 양전압을 제공하면 채널이 열려 드레인-소스 사이가 도통 상태가 되고, 게이트를 0V로 하면 채널이 닫혀 드레인-소스 사이가 차단 상태가 된다.

상기한 DC 바이어스 전압이 누출되지 않도록, 스위치의 전후에 DC 커트용의 커패시터를 설치할 필요가 있다. 특허문헌 1의 DC 커트용의 커패시터는, SMD(Surface Mount Device) 부품으로 구성되어 있다.

스위치를 구비한 반도체장치는 가능한 한 소형화하는 것이 바람직하다. 그렇지만, DC 커트용의 커패시터를 SMD 부품으로 형성하면 반도체장치가 대형화하는 문제가 있었다.

본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 소형화에 적합한 반도체장치를 제공하는 것을 목적으로 한다.

본원의 발명에 따른 반도체장치는, 복수의 주파수 대역의 RF 신호를 증폭하는 전력증폭기와, 상기 전력증폭기의 출력에 접속된 출력 정합회로와, 일단이 상기 출력 정합회로의 출력에 접속된 제1커패시터와, 복수의 출력 경로와, 상기 제1커패시터의 타단에 접속되고, 상기 RF 신호를 주파수 대역에 따라 상기 복수의 출력 경로 중 어느 한개로 진행시키는 스위치와, 상기 복수의 출력 경로의 각각에 직렬로 접속된 제2커패시터를 갖는 복수의 제2커패시터와, 상기 RF 신호의 신호 경로와 접지 사이에, ESD 서지가 상기 접지로 흐르도록 설치된 제1보호회로와, 상기 스위치에 DC 전압을 인가하기 위해 설치된 전원 단자와, 상기 신호 경로와 상기 전원 단자 사이에, ESD 서지가 상기 신호 경로와 상기 제1보호회로를 경유해서 상기 접지로 흐르도록 설치된 제2보호회로를 구비한다. 그리고, 상기 제1커패시터와 상기 복수의 제2커패시터의 적어도 한쪽과, 상기 스위치와, 상기 제1보호회로와, 상기 전원 단자와, 상기 제2보호회로는 동일한 모노리식 마이크로파 집적회로로 구성된 것을 특징으로 한다.

본원의 발명에 따른 또 다른 반도체장치는, 복수의 주파수 대역의 RF 신호를 증폭하는 전력증폭기와, 상기 전력증폭기의 출력에 접속된 출력 정합회로와, 일단이 상기 출력 정합회로의 출력에 접속된 제1커패시터와, 복수의 출력 경로와, 상기 제1커패시터의 타단에 접속되고, 상기 RF 신호를 주파수 대역에 따라 상기 복수의 출력 경로 중 어느 한개로 진행시키는 스위치와, 상기 복수의 출력 경로의 각각에 직렬로 접속된 제2커패시터를 갖는 복수의 제2커패시터와, 상기 RF 신호의 신호 경로와 접지 사이에, ESD 서지가 상기 접지로 흐르도록 설치된 제1보호회로와, 상기 스위치에 DC 전압을 인가하기 위해 설치된 전원 단자와, 상기 신호 경로와 상기 전원 단자 사이에, ESD 서지가 상기 신호 경로와 상기 제1보호회로를 경유해서 상기 접지로 흐르도록 설치된 제2보호회로를 구비한다. 그리고, 상기 제1커패시터의 전기 용량은 상기 복수의 제2커패시터의 어느 제2커패시터의 전기 용량보다도 큰 것을 특징으로 한다.

본 발명에 따르면, 스위치와 스위치에 접속된 커패시터를 MMIC로 구성함으로써, 또는 스위치의 전단의 커패시터의 전기 용량을 스위치의 후단의 커패시터의 전기 용량보다 크게 함으로써, 소형화에 적합한 반도체장치를 제공할 수 있다.

도 1은 본 발명의 실시형태 1에 관한 반도체장치의 회로도다.
도 2는 MMIC의 확대도다.
도 3은 오프셋 전기 용량 ΔC와 합성 용량 C_TOTAL의 관계를 나타낸 그래프다.
도 4는 분기수 N과 커패시터 총면적의 관계를 나타낸 그래프다.
도 5는 본 발명의 실시형태 2에 관한 반도체장치의 회로도다.
도 6은 복수의 제2커패시터의 전기 용량이 균일한 경우의 출력 전력의 주파수 특성을 나타낸 그래프다.
도 7은 본 발명의 실시형태 2에 관한 반도체장치의 출력 전력의 주파수 특성을 나타낸 그래프다.

본 발명의 실시형태에 관한 반도체장치에 대해서 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.

실시형태 1.

도 1은, 본 발명의 실시형태 1에 관한 반도체장치(10)의 회로도다. 반도체장치(10)는, 입력 단자(12)에 접속된 입력 정합회로(14)를 구비하고 있다. 입력 정합회로(14)의 출력에는, 복수의 주파수 대역의 RF 신호를 증폭하는 다단의 전력증폭기(16)가 접속되어 있다.

전력증폭기(16)의 출력에 출력 정합회로(18)가 접속되어 있다. 출력 정합회로(18)의 출력에는, 전력증폭기(16)의 출력 단자(20)를 거쳐, 제1커패시터(30)의 일단이 접속되어 있다. 제1커패시터(30)의 타단에는 스위치(32)가 접속되어 있다. 스위치(32)에는 복수의 출력 경로(34)가 접속되어 있다. 복수의 출력 경로(34)는 출력 경로 36과 출력 경로 38의 2개의 출력 경로를 구비한다. 즉, 스위치(32)에 연결되는 출력 경로의 수(분기수 N)는 2이다. 이때, 분기수 N은 3 이상이어도 된다.

스위치(32)는, 제어신호에 근거하여 RF 신호를 출력 경로 36 또는 출력 경로 38로 진행시킨다. 스위치(32)는, 예를 들면, 인핸스먼트형의 FET로 구성한다. 분기수 N의 수에 따라 FET를 복수 조합함으로써, 분기수 N에 대응한 스위치(32)를 구성할 수 있다. 그리고, RF 신호의 경로가 되는 FET의 드레인-소스 사이에 양의 DC 바이어스 전압을 인가하여, 게이트 전위를 0V로부터 양전압으로 전환함으로써 채널을 OFF(차단 상태)로부터 ON(도통 상태)으로 전환한다. 이때, 스위치(32)는, 고전자이동도 트랜지스터(HEMT)로 형성하는 것이 바람직하다.

복수의 출력 경로(34)에는 복수의 제2커패시터(40)가 접속되어 있다. 구체적으로는, 출력 경로 36, 38에 각각 직렬로 제2커패시터 42, 44가 접속되어 있다. 이와 같이, 복수의 출력 경로(34)의 각각에 직렬로 제2커패시터 42, 44가 접속되어 있다. 출력 경로 36, 38의 종단에는 각각 출력 단자 50, 52가 접속되어 있다.

제1커패시터(30)와 복수의 제2커패시터(40)는, 스위치(32)의 드레인-소스 사이에 인가한 DC 바이어스 전압이 전력증폭기(16) 또는 출력 단자 50, 52로 누출되는 것을 방지하기 위해 설치되어 있다. 간단하게 말하면, 제1커패시터(30)와 복수의 제2커패시터(40)는 DC 커트용으로 설치되어 있다.

제1커패시터(30), 스위치(32), 및 복수의 제2커패시터(40)는, 1개의 모노리식 마이크로파 집적회로(MMIC(46))로 구성되어 있다. 제1커패시터(30)와 복수의 제2커패시터(40)는, MMIC(46)의 내부의 MIM(Metal Insulator Metal) 커패시터에 의해 구성한다.

MMIC(46)은 SOI(Silicon On Insulator) 기술로 형성하는 것이 바람직하다. 즉, MMIC(46)은, 절연막 위에 형성된 실리콘에 형성하는 것이 바람직하지만 이것에 한정되지 않는다.

제1커패시터(30), 스위치(32), 및 복수의 제2커패시터(40)는 1개의 MMIC(46)로 형성되어 있으므로, 제1커패시터와 복수의 제2커패시터를 SMD 부품으로 한 경우와 비교하여, 반도체장치는 소형화에 적합한 것으로 되고 있다.

도 2는, MMIC(46)의 확대도다. 도 2에는, 도 1보다도 MMIC(46)의 구조가 상세히 도시되어 있다. MMIC(46)에는 스위치(32)에 DC 전압을 인가하기 위해, 전원 단자(60, 62, 64)가 설치되어 있다. 전원 단자(60, 62, 64)는 각각 스위치(32)의 게이트, 소스, 드레인에 접속되는 것이지만, 도 2에서는 그 접속은 도시되어 있지 않다.

MMIC(46)에는, 정전기에 의한 반도체장치(10)의 열화를 억제하기 위해, 다이오드로 형성된 3종류의 보호회로가 설치되어 있다. 제1보호회로(70, 71, 72, 73, 74, 75)는, 반도체장치(10)를 진행하는 RF 신호의 신호 경로와 접지 사이에, ESD 서지가 접지로 흐르도록 설치되어 있다.

제1보호회로 70, 71은 제1커패시터(30)의 양단에 접속되어 있다. 제1보호회로 72, 73은 제2커패시터 42의 양단에 접속되어 있다. 제1보호회로 74, 75는 제2커패시터 44의 양단에 접속되어 있다. 예를 들면, 제1커패시터(30)의 일단에서 ESD 서지가 생기면, 제1보호회로 70에 항복 현상이 일어나, ESD 서지가 접지로 흐른다.

제2보호회로(80, 81, 82, 83, 84, 85)는, 신호 경로와 전원 단자(60, 62, 64) 사이에 설치되어 있다. 제2보호회로 80, 81은, 제1커패시터(30)의 양단에 접속되어 있다. 제2보호회로 82, 83은, 제2커패시터 42의 양단에 접속되어 있다. 제2보호회로 84, 85는, 제2커패시터 44의 양단에 접속되어 있다. 예를 들면, 전원 단자 60측에서 ESD 서지가 생기면, 제2보호회로 80, 81과 제1보호회로 70, 71에 항복 현상이 일어나, ESD 서지가 신호 경로와 제1보호회로 70, 71을 경유해서 접지로 흐른다.

제3보호회로(90, 92, 94)는, 각각 제1커패시터(30), 제2커패시터 42, 제2커패시터 44에 병렬로 접속되어 있다. 제3보호회로 90은, 제1커패시터(30)에 병렬접속되어 있다. 제3보호회로 92는, 제2커패시터 42에 병렬접속 되어 있다. 제3보호회로 94는, 제2커패시터 44에 병렬접속되어 있다. 제3보호회로(90, 92, 94)는, 각각, 순방향 다이오드와 역방향 다이오드를 갖고 있다.

예를 들면, 제1커패시터(30)의 우측에서 생긴 ESD 서지는, 제1보호회로 71을 경유해서 접지로 흐르는 동시에, 제3보호회로 90 및 제1보호회로 70을 경유해서 접지로 흐른다.

이와 같이, 제1커패시터(30)와 복수의 제2커패시터(40)에는 다이오드로 구성된 보호회로가 접속되어 있으므로, ESD 서지에 의한 반도체장치(10)의 열화를 회피할 수 있다. 이때, 제1∼제3보호회로는 다이오드로 형성했지만, FET로 형성할 수도 있다.

다음에, 반도체장치(10)의 동작에 대해 설명한다. 입력 단자(12)로부터 반도체장치(10)에 입력한 RF 신호는, 전력증폭기(16)에 의해 증폭된다. 증폭된 RF 신호는 스위치(32)로 진행한다. 그리고 RF 신호는, 스위치(32)에 의해 주파수 대역에 따라 진로가 정해져, 복수의 출력 경로(34) 중 어느 한 개로 진행한다.

그런데, 일반적으로, 출력 정합회로는, 전력증폭기(16)의 최종단 트랜지스터의 출력 임피던스(5Ω 전후)를 50Ω으로 변환하기 위해서 사용된다. 그러나, 본 발명의 실시형태 1에 관한 반도체장치(10)에서는 스위치(32)의 전후에 제1커패시터(30)와 복수의 제2커패시터(40)를 설치하였기 때문에, 전력증폭기(16)로부터 출력 단자 50, 52측을 본 임피던스는 50[Ω]보다도 높은 용량성의 임피던스(50+jY[Ω])로 된다. 따라서, 임피던스의 증가분만큼 출력 정합회로(18)의 임피던스 변환비를 확대할 필요가 있기 때문에, 출력 정합회로(18)는 대형화 및 손실 증가한다.

출력 정합회로(18)의 대형화 및 손실 증가를 회피하기 위해서는, 제1커패시터(30)와 복수의 제2커패시터(40)의 합성 용량(이후, 간단히 합성 용량이라고 하는 경우가 있다)을 크게 할 필요가 있다. 한편, MIM으로 형성한 커패시터의 전기 용량은 커패시터의 면적에 비례하므로, 커패시터의 면적을 크게 함으로써 합성 용량을 크게 하려고 하면, 그 만큼 반도체장치(10)가 대형화하여 버린다. 즉, 출력 정합회로(18)의 대형화 및 손실 증가를 억제하는 것과, 커패시터를 작게 하는 것은, 트레이드오프의 관계로 되고 있다.

본 발명의 실시형태 1의 반도체장치는, 상기 트레이드오프의 문제를 해소하기 위해, 제1커패시터(30)의 전기 용량을 복수의 제2커패시터(40)의 어느 제2커패시터의 전기 용량보다도 크게 하였다. 즉, 제1커패시터(30)의 전기 용량 C_IN과 제2커패시터의 전기 용량 C_OUT은 이하의 식과 같이 하였다.

여기에서,

N=스위치(32)의 분기수(N은 복수의 제2커패시터를 구성하는 제2커패시터의 수와 같다)

k=1, 2, …, N

CAVE는 제1커패시터와 복수의 제2커패시터의 평균 전기 용량

ΔC은 오프셋 전기 용량이다.

도 3은, C_AVE를 5[pF]로 하였을 때의 오프셋 전기 용량 ΔC와 합성 용량 C_TOTAL의 관계를 나타낸 그래프다. 분기수가 0일 때에는 ΔC=0으로 합성 용량 C_TOTAL이 극대값이 된다. 그러나, 분기수가 1보다 큰 경우, 합성 용량 C_TOTAL의 극대값을 제공하는 ΔC는 0보다 큰 C_OPT가 된다. 따라서, 합성 용량 C_TOTAL이 극대값을 취하도록, 제1커패시터(30)의 전기 용량과 복수의 제2커패시터(40)의 전기 용량을 조정하여 ΔC=C_OPT로 하는 것이 바람직하다.

C_OPT는 이하의 식으로 주어진다.

이와 같이, ΔC=C_OPT로 함으로써, 제1커패시터와 복수의 제2커패시터의 각 제 2커패시터를 균일한 전기 용량으로 한 경우와 비교하여, 제1커패시터(30)와 복수의 제2커패시터(40)의 총면적을 변화시키지 않고, 합성 용량을 증가시킬 수 있다. 합성 용량을 증가시키면 출력 정합회로(18)의 임피던스 변환비를 억제할 수 있으므로, 출력 정합회로(18)의 대형화 및 손실 증가를 회피할 수 있다.

따라서, 본 발명의 실시형태 1에 관한 반도체장치(10)에 따르면, 출력 정합회로(18)의 대형화 및 손실 증가를 억제하면서, 커패시터의 대형화도 회피할 수 있다. 이때, 출력 정합회로(18)의 손실 저감에 의해 RF 신호가 진행하는 반도체장치(10) 전체로서의 전력효율이 향상되기 때문에, 예를 들면 반도체장치(10)를 휴대 단말에 사용했을 때는 배터리 지속시간을 신장할 수 있다.

여기에서, 상기한 C_OPT를 제공하는 식을, 식 1, 2에 대입하면, 이하의 식이 얻어진다.

여기까지는, ΔC=0인 경우와 커패시터 총면적을 변화시키지 않고, ΔC=C_OPT로 함으로써 합성 용량을 증가시키는 것을 서술하였다. 그러나, ΔC=0인 경우와 합성 용량을 일치시키면서, ΔC=C_OPT로 함으로써 커패시터 총면적을 저하시켜도 된다. 도 4는, 식 5를 적용했을 때의 분기수 N과 커패시터 총면적의 관계를 나타낸다. ΔC=0일 때의 커패시터 총면적을 100으로 하고 있다. ΔC=C_OPT의 곡선은, ΔC=0인 경우와 동일한 합성 용량을 유지하면서 커패시터 총면적을 저감할 수 있다는 것을 나타낸다. 이 경우, 커패시터 총면적을 저감시킬 수 있으므로, 반도체장치(10)는 소형화에 적합하다.

결국, ΔC=C_OPT로 하는 것에 의한 효과를, ΔC=0인 경우와 커패시터 총면적을 일치시키면서 합성 용량을 증가시키는 것에 할당할지, ΔC=0인 경우와 합성 용량을 일치시키면서 커패시터 총면적을 저하시키는 것에 할당할지는 임의이다. 어느쪽의 경우에도, 소형화에 적합한 반도체장치를 얻을 수 있다.

그런데, C_IN과 C_OUT는 식 5를 만족하도록 정하여, 합성 용량을 극대값으로 하는 것이 바람직하다. 그렇지만, 반도체장치(10)의 제조 격차 등을 고려하면, 상기한 효과가 얻어지는 범위에서, C_IN과 C_OUT의 값에 폭을 갖게 해야 한다. 따라서, C_IN과 C_OUT를 이하의 관계를 만족시키는 범위 내에서 설정하면 된다.

본 발명의 실시형태 1에 관한 반도체장치(10)는, 2개의 수단에 의해 소형화에 적합한 구성으로 되어 있다. 제1 수단은, 제1커패시터(30), 스위치(32), 및 복수의 제2커패시터(40)를 1개의 MMIC(46)로 형성한 것이다. 제2 수단은, ΔC>0으로 하는 것이다. 제2 수단에 대해서는, ΔC=0인 경우와 동일한 커패시터 총면적으로 하면서 합성 용량을 높임으로써 출력 정합회로의 대형화 및 손실 증가를 억제하는 패턴과, ΔC=0인 경우와 비교해서 커패시터 총면적을 저감하는 패턴이 있다. 그 때문에, 제1 수단이나 제2 수단의 어느 한쪽을 사용해서 소형화에 적합한 반도체장치(10)를 제공해도 된다.

본 발명의 실시형태 1에서는, 제1커패시터(30), 스위치(32), 및 복수의 제2커패시터(40)를 1개의 MMIC(46)로 구성했지만, 제1커패시터(30)와 복수의 제2커패시터(40)의 적어도 한쪽과, 스위치(32)를 동일한 모노리식 마이크로파 집적회로로 구성해도 된다. 그 이외, 본 발명의 특징을 잃어버리지 않는 범위에서 반도체장치(10)의 구성을 적절히 변경할 수 있다. 이때, 이들 변형은 실시형태 2에 관한 반도체장치에도 응용할 수 있다.

실시형태 2.

본 발명의 실시형태 2에 관한 반도체장치는, 실시형태 1과의 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 5는, 본 발명의 실시형태 2에 관한 반도체장치(100)의 회로도다. 반도체장치(100)는 복수의 제3커패시터(110)를 구비하고 있다. 복수의 제3커패시터(110)는, 출력 경로 36과 접지를 연결하는 제3커패시터 112와, 출력 경로 38과 접지를 연결하는 제3커패시터 114를 구비하고 있다. 즉, 복수의 제3커패시터(110)는, 복수의 출력 경로(34)의 각각과 접지를 연결하는 제3커패시터 112, 114로부터 이루어진다.

출력 경로 36에 대해서는, 양호한 RF 특성이 얻어지도록, 제2커패시터 42와 제3커패시터 112의 전기 용량을 조정한다. 출력 경로 38에 대해서는, 양호한 RF 특성이 얻어지도록, 제2커패시터 44와 제3커패시터 114의 전기 용량을 조정한다.

도 6 및 도 7은, 멀티 밴드 증폭기(반도체장치)의 출력 전력의 주파수 특성을 나타낸 그래프다. 대역 A의 신호는 출력 경로 36으로 진행하고, 대역 B의 신호는 출력 경로 38로 진행한다. 도 6은, 제3커패시터 112, 114가 없고, 더구나 복수의 제2커패시터(40)의 전기 용량이 균일한 경우의 출력 전력의 주파수 특성을 나타낸다.

이 경우, 도면 중 36으로 표시한 출력 경로 36의 주파수 특성과, 38로 표시한 출력 경로 38의 주파수 특성이 같으므로, 대역 A와 대역 B의 양쪽에서 양호한 RF 특성을 얻을 수는 없다. 그 때문에, RF 특성이 나쁜 주파수 대역(대역 B)에서의 성능의 향상을 도모하기 위해서, 반도체장치 전체의 사이즈를 대형화하지 않을 수 없다.

한편, 도 7은, 도 5의 반도체장치의 출력 전력의 주파수 특성을 나타낸 그래프다. 즉, 도 7는, 제2커패시터 42, 44와 제3커패시터 112, 114의 전기 용량을, 출력 경로 36, 38마다 최적화한 경우의 출력 전력의 주파수 특성을 나타낸다. 바꿔 말하면, 주파수 대역이 다른 RF 신호마다, 출력 전력의 주파수 특성이 최적화되도록, 복수의 출력 경로(34)의 각각에 대해서 제2커패시터 42, 44와 제3커패시터의 전기 용량을 조정하였다. 이 경우, 모든 주파수 대역에서 양호한 RF 특성을 얻을 수 있다. 따라서, 반도체장치 전체의 사이즈를 대형화할 필요는 없다.

이와 같이, 출력 경로마다 설치된 제2커패시터와 제3커패시터의 전기 용량을 조정해서 출력 전력의 주파수 특성을 최적화하므로, 제2커패시터의 전기 용량만을 조정한 경우와 비교하여, 출력 전력의 주파수 특성을 용이하게 최적화할 수 있다.

제3커패시터 112, 114를 생략하고, 제2커패시터 42, 44 만으로 상기한 최적화를 실시해도 된다. 그 경우, 예를 들면, 복수의 출력 경로(34) 중, 낮은 주파수 대역의 RF 신호가 진행하는 출력 경로에 접속된 제2커패시터는, 높은 주파수 대역의 RF 신호가 진행하는 출력 경로에 접속된 제2커패시터보다도 큰 전기 용량을 갖도록 한다.

이때, 실시형태 1에 관한 반도체장치(10)의 특징과 실시형태 2에 관한 반도체장치(100)의 특징을 적절히 조합하여도 된다.

10 반도체장치, 12 입력 단자, 14 입력 정합회로, 16 전력증폭기, 18 출력 정합회로, 20 출력 단자, 30 제1커패시터, 32 스위치, 34 복수의 출력 경로, 36, 38 출력 경로, 40 복수의 제2커패시터, 42, 44 제2커패시터, 50, 52 출력 단자, 60, 62, 64 전원 단자, 70, 71, 72, 73, 74, 75 제1보호회로, 80, 81, 82, 83, 84, 85 제2보호회로, 90, 92, 94 제3보호회로, 100 반도체장치, 110 복수의 제3커패시터, 112, 114 제3커패시터

Claims

복수의 주파수 대역의 RF 신호를 증폭하는 전력증폭기와,
상기 전력증폭기의 출력에 접속된 출력 정합회로와,
일단이 상기 출력 정합회로의 출력에 접속된 제1커패시터와,
복수의 출력 경로와,
상기 제1커패시터의 타단에 접속되고, 상기 RF 신호를 주파수 대역에 따라 상기 복수의 출력 경로 중 어느 한개로 진행시키는 스위치와,
상기 복수의 출력 경로의 각각에 직렬로 접속된 제2커패시터를 갖는 복수의 제2커패시터와,
상기 RF 신호의 신호 경로와 접지 사이에, ESD 서지가 상기 접지로 흐르도록 설치된 제1보호회로와,
상기 스위치에 DC 전압을 인가하기 위해 설치된 전원 단자와,
상기 신호 경로와 상기 전원 단자 사이에, ESD 서지가 상기 신호 경로와 상기 제1보호회로를 경유해서 상기 접지로 흐르도록 설치된 제2보호회로를 구비하고,
상기 제1커패시터와 상기 복수의 제2커패시터의 적어도 한쪽과, 상기 스위치와, 상기 제1보호회로와, 상기 전원 단자와, 상기 제2보호회로는 동일한 모노리식 마이크로파 집적회로로 구성된 것을 특징으로 하는 반도체장치.
제 1항에 있어서,
상기 모노리식 마이크로파 집적회로는, 절연막 위에 형성된 실리콘에 형성된 것을 특징으로 하는 반도체장치.
제 1항 또는 제 2항에 있어서,
상기 제1커패시터의 전기 용량은 상기 복수의 제2커패시터의 어느 제2커패시터의 전기 용량보다도 큰 것을 특징으로 하는 반도체장치.
복수의 주파수 대역의 RF 신호를 증폭하는 전력증폭기와,
상기 전력증폭기의 출력에 접속된 출력 정합회로와,
일단이 상기 출력 정합회로의 출력에 접속된 제1커패시터와,
복수의 출력 경로와,
상기 제1커패시터의 타단에 접속되고, 상기 RF 신호를 주파수 대역에 따라 상기 복수의 출력 경로 중 어느 한 개로 진행시키는 스위치와,
상기 복수의 출력 경로의 각각에 직렬로 접속된 제2커패시터를 갖는 복수의 제2커패시터를 구비하고,
상기 제1커패시터의 전기 용량은 상기 복수의 제2커패시터의 어느 제2커패시터의 전기 용량보다도 크고,
상기 제1커패시터의 전기 용량 C_IN과 상기 제2커패시터의 전기 용량 C_OUT은, 하기의 수식을 만족하는 것을 특징으로 하는 반도체장치.

[수학식 1]

k=1, 2, …, N(N은 상기 복수의 제2커패시터를 구성하는 제2커패시터의 수).
제 4항에 있어서,
상기 제1 커패시터와 상기 복수의 제2커패시터의 합성 용량이 극대값을 취하도록, 상기 제1커패시터의 전기 용량과 상기 복수의 제2커패시터의 전기 용량을 조정한 것을 특징으로 하는 반도체장치.
삭제
제 4항에 있어서,
상기 RF 신호의 신호 경로와 접지 사이에, ESD 서지가 상기 접지로 흐르도록 설치된 제1보호회로와,
상기 스위치에 DC 전압을 인가하기 위해 설치된 전원 단자와,
상기 신호 경로와 상기 전원 단자 사이에, ESD 서지가 상기 신호 경로와 상기 제1보호회로를 경유해서 상기 접지로 흐르도록 설치된 제2보호회로를 구비한 것을 특징으로 하는 반도체장치.
제 7항에 있어서,
상기 제1커패시터 및 상기 복수의 제2커패시터의 각 제 2커패시터에 병렬로 접속되어 ESD 서지를 흘리는 복수의 제3보호회로를 구비한 것을 특징으로 하는 반도체장치.
제 8항에 있어서,
상기 제1∼제3보호회로는 다이오드 또는 FET로 형성된 것을 특징으로 하는 반도체장치.
제 1항 또는 제 4항에 있어서,
상기 복수의 출력 경로 중, 낮은 주파수 대역의 RF 신호가 진행하는 출력 경로에 접속된 상기 제2커패시터는, 높은 주파수 대역의 RF 신호가 진행하는 출력 경로에 접속된 상기 제2커패시터보다도 큰 전기 용량을 갖는 것을 특징으로 하는 반도체장치.
제 1항 또는 제 4항에 있어서,
상기 복수의 출력 경로의 각각과 접지를 연결하는 제3커패시터로 이루어진 복수의 제3커패시터를 구비하고,
상기 복수의 제3커패시터가 없는 경우와 비교하여, 주파수 대역이 다른 RF 신호마다, 출력 전력의 주파수 특성이 최적화되도록, 상기 복수의 출력 경로의 각각에 대해서 상기 제2커패시터와 상기 제3커패시터의 전기 용량을 조정한 것을 특징으로 하는 반도체장치.
제 1항 또는 제 4항에 있어서,
상기 스위치는 고전자이동도 트랜지스터로 형성된 것을 특징으로 하는 반도체장치.