JP2009194891A - 高周波スイッチ回路 - Google Patents

Abstract

【課題】チップサイズを増大することなく相互変調歪及び高調波歪が低減可能な高周波スイッチ回路を提供する。
【解決手段】アンテナ端子と、第１及び第２のＲＦ端子と、前記アンテナ端子と前記第１のＲＦ端子との間に配置された第１のスルートランジスタと、前記アンテナ端子と前記第２のＲＦ端子との間に配置された第２のスルートランジスタと、接地と前記第１のＲＦ端子との間に配置された第１のシャントトランジスタと、接地と前記第２のＲＦ端子との間に配置された第２のシャントトランジスタと、互いに逆方向となるように並列接続されたＭＯＳキャパシタを有し、前記アンテナ端子と前記接地との間、及び前記第１及び第２のＲＦ端子のいずれかと前記接地との間、の少なくともいずれかに配置された歪補償回路と、を備え、前記アンテナ端子と、前記第１及び第２のＲＦ端子と、の間の電気的接続が切り替え可能とされたことを特徴とする高周波スイッチ回路が提供される。
【選択図】図１

Description

本発明は、高周波スイッチ回路に関する。

マルチモード・マルチバンド無線機器にはＳＰ５Ｔ（Single-Pole 5-Throw)のような多ポート高周波スイッチ回路が用いられる。この場合、アンテナ端子と５つのＲＦ端子との間には、多段直列接続されたスルーＦＥＴが設けられ、それぞれのＲＦ端子と接地との間には、多段直列接続されたシャントＦＥＴが設けられている。

例えば第１のＲＦ端子とアンテナ端子との間を導通するには、スルーＦＥＴ及びシャントＦＥＴを以下のように制御する。すなわち第１のＲＦ端子とアンテナ端子との間のｎ段接続スルーＦＥＴをオンとし、第１のＲＦ端子と接地との間のｎ段直列接続シャントＦＥＴをオフとする。同時に他のＲＦ端子とアンテナ端子との間のスルーＦＥＴをすべてオフとし、他のＲＦ端子と接地との間のシャントＦＥＴをすべてオンとすればよい。

このようなｎ段直列トランジスタがオフの状態では、電圧に対するオフ容量の非線形性に基づく高調波歪や高次相互変調歪を生じやすい。ＧＳＭ（global system for mobile communication）やＵＭＴＳ（univerasal mobile telecommunications system）においてこれらの歪をシステム要求値以下に抑制する必要がある。

ＳＯＩ(silicon on insulator：シリコンオンインシュレータ)技術などを用い無線用途に使用可能なスイッチ回路及び高周波信号のスイッチング方法に関する技術開示例がある（特許文献１）。この技術開示例では、第１及び第２のスイッチトランジスタ・グループと第１及び第２の分路トランジスタグループとを含み、集積化が容易なＲＦスイッチ回路が提供されている。
しかしながら、この技術開示例を用いても、高周波スイッチ回路のチップサイズを増大することなく、ＧＳＭやＵＭＴＳの要求を満足するように高調波歪や高次相互変調歪を低減することは容易ではない。
特表２００５−５１５６５７号公報

チップサイズを増大することなく相互変調歪及び高調波歪が低減可能な高周波スイッチ回路を提供する。

本発明の一態様によれば、アンテナ端子と、第１及び第２のＲＦ端子と、前記アンテナ端子と前記第１のＲＦ端子との間に配置された第１のスルートランジスタと、前記アンテナ端子と前記第２のＲＦ端子との間に配置された第２のスルートランジスタと、接地と前記第１のＲＦ端子との間に配置された第１のシャントトランジスタと、接地と前記第２のＲＦ端子との間に配置された第２のシャントトランジスタと、互いに逆方向となるように並列接続されたＭＯＳキャパシタを有し、前記アンテナ端子と前記接地との間、及び前記第１及び第２のＲＦ端子のいずれかと前記接地との間、の少なくともいずれかに配置された歪補償回路と、を備え、前記アンテナ端子と、前記第１及び第２のＲＦ端子と、の間の電気的接続が切り替え可能とされたことを特徴とする高周波スイッチ回路が提供される。
また、本発明の他の一態様によれば、アンテナ端子と、第１及び第２のＲＦ端子と、前記アンテナ端子と前記第１のＲＦ端子との間に配置された第１のスルートランジスタと、 前記アンテナ端子と前記第２のＲＦ端子との間に配置された第２のスルートランジスタと、接地と前記第１のＲＦ端子との間に配置された第１のシャントトランジスタと、接地と前記第２のＲＦ端子との間に配置された第２のシャントトランジスタと、互いに逆方向となるように並列接続されたＭＯＳキャパシタを有する歪補償回路と、 を備え、前記第１のスルートランジスタ、前記第２のスルートランジスタ、前記第１のシャントトランジスタ、及び前記第２のシャントトランジスタ、の少なくともいずれかは、前記歪補償回路が並列接続されたトランジスタが少なくとも２つ直列接続された構成であり、前記アンテナ端子と、前記第１及び第２のＲＦ端子と、の間の電気的接続が切り替え可能とされたことを特徴とする高周波スイッチ回路が提供される。

チップサイズを増大することなく相互変調歪及び高調波歪が低減可能な高周波スイッチ回路が提供される。

以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態にかかる高周波スイッチ回路である。本実施形態は、ＳＰ５Ｔスイッチの構成を表し、アンテナ端子１０と、５つの高周波（以下ＲＦ）端子と、の導通（電気的接続）状態をＦＥＴを制御することにより切り替えることができる。少なくとも２つのＲＦ端子には、それぞれ送受信回路が接続される。

本実施形態では、アンテナ端子１０と、接地と、の間には、歪補償回路５０が配置されている。歪補償回路５０は、互いに逆接続されたＭＯＳキャパシタにより構成されており、ＦＥＴのオフ状態におけるオフ容量Ｃｏｆｆの電圧依存性に基づく非線形歪を補償する。なお、歪補償回路５０に関しては、のちに詳細に説明する。

本具体例においては、例えばアンテナ端子１０と第１のＲＦ端子（以下ＲＦ１端子）２０との間に配置されたスルーＦＥＴ（スルートランジスタ）３０をオンとし、ＲＦ１端子と接地との間に配置されたシャントＦＥＴ（シャントトランジスタ）４０をオフとし、ＲＦ１端子以外のＲＦ端子（ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５）とアンテナ端子１０との間に配置されたそれぞれのスルーＦＥＴをオフとし、ＲＦ１端子以外のＲＦ端子と接地との間に配置されたシャントＦＥＴをオンとすると、ＲＦ１端子とアンテナ端子１０との間を導通できる。通常は、アンテナ端子１０が、ＲＦ１〜ＲＦ５端子のうちのいずれかと導通するように切り替える。

ＦＥＴがＭＯＳＦＥＴの場合、この電気的接続の切り替えは制御信号線からそれぞれのＭＯＳＦＥＴに加えられるゲート電圧により制御可能である。スルーＦＥＴであるＴｉｊ（ｉ＝１、・・・、ｍ、ｊ＝１、・・・、ｎ）のゲートは、高抵抗を介して制御信号線Ｃｏｎｉａ（ｉ＝１、・・・、ｍ）に接続されている。また、シャントＦＥＴであるＳｉｊ（ｉ＝１、・・・、ｍ、ｊ＝１、・・・、ｑ）のゲートは、高抵抗を介して制御信号線Ｃｏｎｉｂ（ｉ＝１、・・・、ｍ）に接続されている。それぞれの制御信号線は、図示しない制御回路に接続されている。

制御回路には、デコーダ、負電圧発生回路、駆動回路などが設けられる。高周波スイッチ回路を構成するスルーＭＯＳＦＥＴ、シャントＭＯＳＦＥＴ、及び制御回路をＣＭＯＳ構造とすると、低消費電力とできる。しかしながら、通常用いられるバルクＣＭＯＳ構造ではＳｉ基板との間の拡散容量が大きく、また導電性基板により高周波伝送損失を生じるため、高周波スイッチ回路としての動作が不十分となる。ＳＯＩプロセスを用いると、ＭＯＳＦＥＴの高速動作が可能となるのでより好ましい。

ＲＦ１端子と、アンテナ端子１０と、の間に配置されるスルーＦＥＴ３０は、ｎ段直列接続されたＭＯＳＦＥＴ（Ｔ１ｊ：ｊ＝１、・・・、ｎ）とする。一般的に、ｉ番目のＲＦ端子と、アンテナ端子１０、との間に配置されるスルーＦＥＴは、ｎ段直列接続されたＭＯＳＦＥＴ（Ｔｉｊ：ｉ＝１、・・・、ｍ、ｊ＝１、・・・、ｎ）とする。なお、異なるＲＦ端子に接続されるＴｉｊにおいて、直列接続数がすべて同一である必要はない。

以下同様に、ｉ番目のＲＦ端子と接地との間に配置されるシャントＦＥＴは、ｑ段直列接続されたＭＯＳＦＥＴ（Ｓｉｊ：ｉ＝１、・・・、ｍ、ｊ＝１、・・・、ｑ）とする。この場合も、直列接続数がすべて同一である必要はない。なお、シャントＦＥＴを設けると、導通ＲＦ端子と非導通ＲＦ端子との間において高周波信号のアイソレーションを改善することができる。

オフ状態のＭＯＳＦＥＴは、非線形性容量とみなすことができるが、ドレイン・ソース間電圧の増大に伴い非線形性が増大する。このため、スルーＭＯＳＦＥＴ（Ｔｉｊ）をｎ段直列接続し１つのＭＯＳＦＥＴに加わる電圧振幅をｎ分の１に低減する方が、１つのＭＯＳＦＥＴを用いるよりも非線形性により生じる信号歪を低減することができる。同様に、シャントＭＯＳＦＥＴ（Ｓｉｊ）をｑ段直列接続すると信号歪を低減することができる。本図において、直列接続段数ｎ及びｑを８とするが、これに限定されることはない。また、オン状態のＭＯＳＦＥＴは、非線形抵抗と見なすことができ、この場合にもドレイン・ソース間電圧の増大に伴い非線形性が増大する。

なお、ＭＯＳＦＥＴ（Ｔｉｊ及びＳｉｊ）のソース・ドレイン電極間に並列に高抵抗をそれぞれ設ける（図示せず）と、複数のＭＯＳＦＥＴにおいて動作を均一にできるので好ましい。

図２は、本実施形態に用いるＳＯＩ上に形成されたＭＯＳＦＥＴの模式断面図である。Ｓｉ基板６０上に埋め込み酸化膜層６２、その上部にＳＯＩ層６４、ソース領域６８，ドレイン領域７２が形成され、素子分離層７４により、それぞれのＭＯＳＦＥＴが分離される。さらにゲート酸化膜６６、その上にゲート電極７０が形成されＭＯＳＦＥＴとなる。なお、ＳＯＩ層６４に、バックゲートとなるｐ型層、ソース領域６８及びドレイン領域７２となるｎ型層を形成したｎチャネル型構造とすると、例えば０．１Ｖよりも大きいしきい値Ｖｔｈ以上の正のゲート電圧でオン状態、しきい値Ｖｔｈよりも低いゲート電圧でオフ状態とＭＯＳＦＥＴの動作状態を制御することができる。

また、ＳＯＩ層６４の膜厚がチャネルの空乏層深さよりも薄く、チャネル部分が空乏化している完全空乏型ＳＯＩとすると、高速動作とできより好ましい。なお、ＭＯＳＦＥＴはｐチャネル型構造であってもよい。

図２において、例えば、ゲート酸化膜６６の厚さＴｏｘを９ｎｍ、ゲート長Ｌｇを０．２５μｍ、しきい値電圧Ｖｔｈを０．３５Ｖとする。例えば、紙面に略垂直方向となるスルーＭＯＳＦＥＴ（Ｔｉｊ）のゲート幅Ｗｇ１を３ｍｍ、シャントＭＯＳＦＥＴ（Ｓｉｊ）のゲート幅Ｗｇ２を０．６ｍｍとする。このように、シャントＭＯＳＦＥＴのサイズは、スルーＭＯＳＦＥＴのサイズの数分の１程度と小さくできる。

また、ＳＯＩ層６４のゲート電極７０の直下近傍はバックゲートである。バックゲートとソース領域６８との間には寄生ダイオード７６、ＳＯＩ層６４のバックゲートとドレイン領域７２との間には寄生ダイオード７８が生じる。すなわち、完全空乏型であっても、オフ状態においてはゲート電極７０は負バイアスとなるため、チャネルは蓄積状態となる。このためにオフ状態ではチャネル層にホールが生じソース・チャネル間及びドレイン・チャネル間に寄生ダイオード７６、７８を生じることになる。この寄生ダイオード７６、７８は、バイアス電圧に対して非線形性を示すオフ容量Ｃｏｆｆを有する。

図３は、オフ容量Ｃｏｆｆの電圧依存性を表すグラフ図である。寄生ダイオード７６、７８が逆方向に互いに接続されオフ容量Ｃｏｆｆを生じる。縦軸はオフ容量Ｃｏｆｆ（ｐＦ／ｍｍ）、横軸はドレイン・ソース間電圧Ｖｄｓ（Ｖ）である。ドレイン・ソース間電圧Ｖｄｓが僅か±０．１Ｖ程度の変化範囲にあっても、オフ容量Ｃｏｆｆは大きく変化し、小電力領域においても大きな信号歪を生じる。また、ＭＯＳＦＥＴのオン抵抗は十分に小さく、ドレイン・ソース電圧Ｖｄｓは０Ｖ近傍である。

次に、歪補償回路５０について説明する。
図４は、歪補償回路５０を構成するＭＯＳキャパシタの接続を説明する図である。図４（ａ）は、図２のＭＯＳＦＥＴにおいて、ソース領域６８とドレイン領域７２とを直接に接続した構成を表す。図４（ｂ）は図４（ａ）に表すＭＯＳＦＥＴ（Ｍａ及びＭｂ）を互いに逆方向に並列接続した構成、図４（ｃ）は逆方向に並列接続したＭＯＳＦＥＴ（Ｍｊａ及びＭｊｂ）にさらに抵抗Ｒｊ（ｊ＝１、・・・、ｐ）を並列接続した構成をそれぞれ表す。図１に表す歪補償回路５０は、図４（ｃ）の構成をｐ（ｐ3１）段直列接続しアンテナ端子１０と接地との間に配置している。

なお、抵抗Ｒｊを、例えば１０ｋΩ〜数十ｋΩ程度とすると、ｐ個の逆方向並列ＭＯＳＦＥＴを均等に動作できるので好ましい。歪補償回路５０を構成するＭＯＳＦＥＴ、スルーＭＯＳＦＥＴ（Ｔｉｊ）、及びシャントＭＯＳＦＥＴ（Ｓｉｊ）、抵抗Ｒｊは、同一の基板上に集積して形成できる。これらは、配線層により直列接続及び並列接続され、小型の１チップ高周波スイッチ回路が実現できる。

図５は、ＭＯＳＦＥＴのゲート容量のバイアス電圧依存性を表すグラフ図である。図４（ａ）に表すように、ゲートＰ１と、ソース領域６８及びドレイン領域７２の接続点Ｑ１と、の間のゲート容量（Ｆ）を縦軸に、ゲート電圧（Ｖ）を横軸に表す。ＭＯＳＦＥＴのしきい値電圧Ｖｔｈが、０．１、０．３、０．５Ｖと上昇するに従って、ゲート容量が極小となるゲート電圧がプラス側にシフトする。

図６は、図４（ｂ）における端子Ｐ２と端子Ｑ２との間のＭＯＳ容量のバイアス電圧依存性を表すグラフ図である。縦軸はＭＯＳ容量（Ｆ）、横軸はバイアス電圧（Ｖ）である。しきい値電圧Ｖｔｈを、０．１、０．３、０．５Ｖと変えることにより、ＭＯＳ容量のバイアス電圧依存性を本図のように制御できる。しきい値電圧Ｖｔｈが０．３及び０．５Ｖの場合、ＭＯＳ容量の電圧依存性を、０Ｖ近傍において極小であり、マイナス方向（下）に凸な非線形性とできる。

他方、ＭＯＳＦＥＴのオフ容量Ｃｏｆｆの電圧依存性は図３のようにドレイン・ソース間電圧Ｖｄｓに対して、０Ｖ近傍において極大となり、プラス方向（上）に凸な非線形性であり、アンテナ端子１０と接地との間に配置された歪補償回路５０が有する下に凸な非線形性を用いて、所望の電力領域においてＭＯＳＦＥＴのオフ容量Ｃｏｆｆの非線形性を補償することが可能である。

本実施形態において、歪補償回路５０を構成するＭＯＳＦＥＴのゲート酸化膜厚Ｔｏｘを９ｎｍ、ゲート長Ｌｇを０．２５μｍ、しきい値電圧Ｖｔｈを０．３５Ｖとし、スルーＭＯＳＦＥＴ及びシャントＭＯＳＦＥＴにおいて同一とする。他方、ゲート幅Ｗｇ３を４μｍとし、スルーＭＯＳＦＥＴのゲート幅Ｗｇ１（３ｍｍ）及びシャントＭＯＳＦＥＴのゲート幅Ｗｇ２（０．６ｍｍ）と異なるようにしてある。また、直列接続段数ｐをスルーＭＯＳＦＥＴ及びシャントＭＯＳＦＥＴの直列接続段数ｎ、ｑと同じく８とするがこれに限定されることはない。ゲート幅Ｗｇ３及び直列接続段数ｐは高周波スイッチ回路の要求に対応して最適化することが好ましい。なお、逆接続ＭＯＳ容量は、図４のようにＭＯＳＦＥＴのドレイン及びソースを接続して用いることができる。この場合、図２に表すＭＯＳＦＥＴの断面において、ドレイン領域７２及びソース領域６８のいずれかを省略することができる。

図７は、本実施形態にかかる高周波スイッチ回路の３次高調波歪の入力電力依存性を表すグラフ図である。縦軸は３次高調波歪（ｄＢｍ）である。また、横軸は入力電力Ｐｉｎ（ｄＢｍ）である。実線で表す本実施形態では２０ｄＢｍの入力電力Ｐｉｎにおいて、３次高調波歪は約マイナス１０１ｄＢｍであり、ＧＳＭ要求を満たしている。

また、図８は、３次相互変調歪の位相依存性を表すグラフ図であり、縦軸は３次相互変調歪ＩＭＤ３（ｄＢｍ）、横軸は位相（度）である。本図において、送信電力は２０ｄＢｍであり、周波数が１．７６ＧＨｚである妨害波電力はマイナス１５ｄＢｍであるものとする。この場合、高周波スイッチ回路と、これに接続される送受信回路内のデュプレクサと、の間に移相器を設けて位相を表す。本図のように、３次相互変調歪ＩＭＤ３は、信号波と妨害波との間の位相に依存して変化する。実線で表す本実施形態では３次相互変調歪ＩＭＤ３の最悪値はマイナス１１０ｄＢｍであり、ＵＭＴＳ要求を満たしている。

なお、周波数がｆ１である送信波の近傍に妨害波ｆ２が存在する場合、（２ｆ１−ｆ２）または（２ｆ２−ｆ１）なる周波数を有する３次相互変調積が、周波数ｆ１及びｆ２の近傍に現れ混信などを生じ通信品質を下げるので、好ましくない。

図１のようにＲＦ端子が５つである場合、ＲＦ１端子とアンテナ端子１０とを導通とし、他の４つのＲＦ端子（ＲＦ２〜ＲＦ５）を非導通とする場合を考える。スルーＭＯＳＦＥＴのうちＴ１ｊ（ｊ＝１、・・・、ｎ）をオンとするが、Ｔ２ｊ、Ｔ３ｊ、Ｔ４ｊ、Ｔ５ｊ（ｊ＝１、・・・、ｎ）をオフとする。また、Ｓ１ｊ（ｊ＝１、・・・、ｑ）をオフとするが、Ｓ２ｊ、Ｓ３ｊ、Ｓ４ｊ、Ｓ５ｊ（ｊ＝１、・・・、ｑ）をオンとする。

この場合、オンであるＴ１ｊ（ｊ＝１、・・・、ｎ）の両端には、オフ状態のＳ１ｊ、Ｔ２ｊ、Ｔ３ｊ、Ｔ４ｊ、Ｔ５ｊが接地との間に配置されることなる。すなわち、多ポート高周波スイッチ回路において、アンテナ端子１０と電気的に接続しているＲＦ端子及びアンテナ端子に電気的に接続し、オフ状態であるＭＯＳＦＥＴの数が多いので、オフ容量Ｃｏｆｆが高調波歪及び高次相互変調歪に対して支配的であると考えることができる。

また、受信電力に対して送信電力が十分に大きいので、高調波歪及び高次相互変調歪は送信の場合に大きくなる。さらに、ＭＯＳＦＥＴは、通常ゲートの中心線に対してドレイン及びソースが左右対称形であることが多く、偶数次の歪の発生は少ない。このために、図７の３次高調波歪及び図８の３次相互変調歪のように、３次歪の低減を考えるのが現実的である。

図７及び図８において破線は、歪補償回路を有していない比較例にかかる高周波スイッチ回路を表す。なお、歪補償回路を除く構成は、図１と同一とする。図７において、破線で表す比較例の３次高周波歪は、３３ｄＢｍの入力電力においてマイナス４３ｄＢｍであり、ＧＳＭの要求であるマイナス４３ｄＢｍと略同一程度である。

他方、図８において、破線で表す比較例の３次相互変調歪ＩＭＤ３は、最悪値ではマイナス９９ｄＢｍとなる。ＵＭＴＳの要求は、例えば２０ｄＢｍの送信電力かつマイナス１５ｄＢｍの妨害波電力において３次相互変調歪ＩＭＤ３がマイナス１０８ｄＢｍ以下であり、これを満たさない。

３次相互変調歪ＩＭＤ３を低減するには、スルーＭＯＳＦＥＴの直列接続段数ｎ及びシャントＭＯＳＦＥＴの直列接続段数ｑを増加し、１つのＭＯＳＦＥＴあたりに加わるバイアス電圧を低減することが考えられる。この場合、挿入損失の増大を抑制するには、、直列接続段数ｍ、ｎの増加に応じてゲート幅Ｗｇを増大し導通状態の損失を低く保つことが必要となる。しかし、この方法では必然的に高周波スイッチ回路のチップサイズの増大を伴うので、信号歪の低減には限界を生じる。

もし、オフ容量Ｃｏｆｆに蓄積する電荷Ｑ（Ｖ）がバイアス電圧Ｖについてのテーラー展開を用いて３次までの低次近似で表すことができれば、上記のＧＳＭ要求とＵＭＴＳ要求とを共に満たすことが容易となるはずである。例えば、ＧＳＭ要求を満たす限界として、送信電力が３３ｄＢｍにおける高調波歪がマイナス４３ｄＢｍとなる高周波スイッチ回路を考える。この場合、３次高調波歪（ｄＢｍ）の入力電力（ｄＢｍ）に対する傾きを３と仮定し、２０ｄＢｍの送信電力において、３次高調波歪はマイナス８２ｄＢｍと求めることができる。

これから３次相互変調歪ＩＭＤ３を次式で計算できる（但し、反射波が存在しない場合）。

ＩＭＤ３＝−８２−｛２０−（−１５）｝＝−１１７（ｄＢｍ）

アンテナ端子に入力したマイナス１５ｄＢｍの妨害波（１．７６ＧＨｚ）がデュプレクサで全反射するとマイナス１１１ｄＢｍと悪化するが、それでもＵＭＴＳ要求を満たすはずである。

しかし実際には、図３に表すように、オフ容量Ｃｏｆｆのドレイン・ソース間電圧Ｖｄｓ依存性は、Ｑ（ｖ）をテーラー展開の低次近似で表すことが困難であることを示しており、３次高調波歪（ｄＢｍ）の入力電力（ｄＢｍ）に対する傾きは３よりも小さくなる。このために、実際の高周波スイッチ回路では、ＧＳＭ要求を満たすが、ＵＭＴＳ要求を満たさない場合が度々生じる。

本実施形態では、歪補償回路５０を用いてオフ容量Ｃｏｆｆの電圧依存性における非線形性を補償し、３次高調波歪及び３次相互変調歪を低減できる。歪補償回路５０を構成するＭＯＳＦＥＴのサイズは、高周波スイッチ回路を構成するＭＯＳＦＥＴ（Ｔｉｊ及びＳｉｊ）のサイズの０．１％程度と小さくすることが可能であり、チップサイズを小型に保つことができる。

このようにして、図７において、２０ｄＢｍの入力電力Ｐｉｎにおいて３次高調波歪を、比較例よりも約２７ｄＢ改善できる。また、図８において、３次相互変調歪ＩＭＤ３の最悪値を比較例よりも約１１ｄＢ改善し、マイナス１１０ｄＢとできる。このため、ＧＳＭ及びＵＭＴＳ要求を共に満たすことが容易となる。アンテナ端子１０と、接地と、の間に歪補償回路５０を配置すると、ＵＭＴＳ用送受信回路がどのＲＦ端子されても歪低減効果を略同一にすることができる。

また、歪補償回路５０を、いずれかのＲＦ端子と接地との間に配置してもよい。この場合、ＵＭＴＳ用送受信回路と接続されるＲＦ端子と接地との間に歪補償回路５０を配置すると、ＵＭＴＳ要求を満たすことが容易となる。

他方、オフＦＥＴが有する非線形性容量により生じる不要な高調波歪を、オンＦＥＴが有する非線形性インピーダンスを用いて補償する方法が考えられる。この方法で用いられるレベルシフト回路やアクティブ回路を高周波スイッチ回路に集積しようとすると、チップサイズが増大し、製造プロセスが複雑になる。これに対して本実施形態では、ＭＯＳキャパシタを用いた受動回路による簡素な歪補償回路構成であり、チップサイズの増大を抑制しつつ、製造プロセスを簡素にできるので好ましい。

図９は、第２の実施形態にかかる高周波スイッチ回路の回路図である。ＧＳＭ送信端子であるＲＦ１端子と、接地との間に歪補償回路５１が配置されている。この場合、歪補償回路５０を構成するＭＯＳＦＥＴ（Ｍｊａ、Ｍｊｂ）のしきい値電圧Ｖｔｈを、０．８Ｖ、ゲート幅Ｗｇ３を１２μｍのように設定する。このしきい値電圧Ｖｔｈは第１の実施形態のしきい値電圧Ｖｔｈ（０．３５Ｖ）よりも高く、ゲート幅Ｗｇ３は第１の実施形態のゲート幅Ｗｇ３（４μｍ）よりも広い。

図１０は、本実施形態の３次高調波歪の入力電力依存性を表すグラフ図である。歪補償回路５０を構成するＭＯＳＦＥＴのしきい値電圧Ｖｔｈ及びゲート幅Ｗｇを上記のように設定することにより、ＧＳＭの最大送信電力である３３ｄＢｍにおいて、実線で表す３次高調波歪を、破線で表す比較例よりも１５．７ｄＢ改善できる。なお、必要に応じて、いずれかのＲＦ端子と接地との間に、歪補償回路５０を配置してもよいことは言うまでもない。

図１１は、第３の実施形態にかかる高周波スイッチ回路の回路図である。本実施形態では、アンテナ端子１０と接地との間に第１の歪補償回路５０、ＲＦ１端子と接地との間に第２の歪補償回路５１、がそれぞれ配置されている。また、図１２は、ＲＦ１端子とアンテナ端子１０との間を導通状態とした場合、３次高調波歪の入力電力依存性を表すグラフ図である。実線で表す３次高調波歪は、１７ｄＢｍの入力電力Ｐｉｎにおいて、破線で表す比較例よりも約３０ｄＢ改善されている。なお、ＲＦ１端子以外のいずれかのＲＦ端子とアンテナ端子１０とが導通状態である場合の３次高調波歪の入力電力依存性は、図７と同一となる。

なお、歪補償回路５０、５１は、第１〜第３の実施形態に限定されない。歪補償回路５０、５１を構成するＭＯＳＦＥＴのゲート幅Ｗｇ及びしきい値電圧Ｖｔｈを変化させ、アンテナ端子１０、及びＲＦ端子のうちのいくつかにそれぞれ適正に配置することができる。

図１３は、本実施形態の高周波スイッチ回路を備えた携帯電話の高周波部の構成図である。歪補償回路５０を有する高周波スイッチ回路５のアンテナ端子１０には、アンテナ９０が接続されている。ＲＦ１端子にはＧＳＭ Low-band（９００ＭＨｚ帯）用送受信回路９２の送信用アンプ９２ａの出力端子、ＲＦ２端子には受信用アンプ９２ｂの入力端子が接続されている。また、ＲＦ３端子にはＧＳＭ High-band（１８００ＭＨｚ帯）用送受信回路９４の送信用アンプ９４ａの出力端子、ＲＦ４端子には受信用アンプ９４ｂの入力端子が接続されている。

ＵＭＴＳ（２ＧＨｚ帯）用送受信回路９６は、送受信信号を分離するデュプレクサ９６ｃ、送信用アンプ９６ａ、及び受信用アンプ９６ｂを有している。デュプレクサ９６ｃにより、ＲＦ５端子からの受信信号は受信用アンプ９６ｂへ伝送され、送信用アンプ９６ａからの送信信号はＲＦ５端子へ伝送される。歪補償回路５０を用いて、チップサイズを増大することなく、信号歪が低減された高周波スイッチ回路５を実現できる。このために、例えば３次高調波歪が低減されたＧＳＭ用携帯電話及び３次相互変調歪が低減されたＵＭＴＳ用携帯電話などが実現し、無線機器の伝送品質を高め、かつ小型化が容易となる。

図１４は、第４の実施形態にかかる高周波スイッチ回路を説明する図である。すなわち、図１４（ａ）はトランジスタとＭＯＳキャパシタとの接続図、図１４（ｂ）は端子間容量のドレイン・ソース間電圧依存性、をそれぞれ表す。なお、縦軸は容量（ｐＦ）、横軸はドレイン・ソース間電圧Ｖｄｓ（Ｖ）、をそれぞれ表す。
端子Ｐ４と端子Ｑ４との間に、トランジスタＳＴと、歪補償回路５２と、が並列接続されている。歪補償回路５２は、ＭＯＳ容量を有するＭＯＳＦＥＴが互いに逆方向に並列接続された第１のＭＯＳキャパシタ５２ａと、ＭＯＳＦＥＴが互いに逆方向に並列接続された第２のＭＯＳキャパシタ５２ｂと、を有している。このトランジスタＳＴが直列接続され、スルートランジスタＴｉｊ及びシャントトランジスタＳｉｊなどを構成する。

トランジスタＳＴがＮチャネルＭＯＳＦＥＴであると、そのしきい値電圧Ｖｔｈは、例えば略０．１Ｖとできる。また、第１のＭＯＳキャパシタ５２ａを構成するＭＯＳＦＥＴ（Ｍａ１、Ｍｂ１）のしきい値電圧Ｖｔｈは略０．２Ｖ、第２のＭＯＳキャパシタ５２ｂを構成するＭＯＳＦＥＴ（Ｍａ２、Ｍｂ２）のしきい値電圧Ｖｔｈは略０．６Ｖとする。さらに、トランジスタＳＴのゲート電極は、略３０ｋΩの抵抗Ｒｇを介してコントロール端子に接続されている。コントロール端子の電圧を、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈよりも高く、例えば３Ｖとすると端子Ｐ４と端子Ｑ４との間を導通でき、しきい値電圧Ｖｔｈよりも低く、例えばマイナス２Ｖとすると、端子Ｐ４と端子Ｑ４との間を遮断できる。

なお、トランジスタＳＴのオフ容量Ｃｏｆｆの電圧依存性は図３に表すものと略同一とする。本実施形態において、トランジスタＳＴのオフ状態において、端子Ｐ４と端子Ｑ４との間の全容量変化は、ドレイン・ソース間電圧Ｖｄｓがマイナス１．８〜プラス１．８Ｖの範囲において略２．２ｆＦと低減できる。スルートランジスタを１つのトランジスタＳＴで構成した高周波スイッチ回路において、１５ｄＢｍの入力電力Ｐｉで、３次高調波歪はマイナス５１ｄＢｍである。他方、歪補償回路が無いと、１５ｄＢｍの入力電力Ｐｉｎでの３次高調波歪はマイナス４５ｄＢｍであるので本実施形態の方が略６ｄＢ低減できる。また、図１７（ａ）のように、しきい値電圧が１つの歪補償回路では、１５ｄＢｍの入力電力Ｐｉで３次高調波歪がマイナス４７ｄＢｍである。このように、第４の実施形態により３次高調波歪がより低減できる。

図１５は、ゲート容量の電圧依存性を表すグラフ図である。なお、縦軸はゲート容量（Ｆ）、横軸はゲート電圧（Ｖ）、をそれぞれ表す。
ソース領域とドレイン領域を接地した状態で、チャネル（Ｂ^＋）濃度Ｎ_Ａが、１×１０^１７ｃｍ^−３、２×１０^１７ｃｍ^−３、４×１０^１７ｃｍ^−３と高くなるとともにゲート容量が極小となるゲート電圧がプラス側にシフトする。

また、図１６は、逆方向並列接続ＭＯＳ容量のバイアス電圧依存性を表すグラフ図である。なお、縦軸はＭＯＳ容量（Ｆ）、横軸はゲートバイアス電圧（Ｖ）、をそれぞれ表す。ＭＯＳＦＥＴのチャネル濃度Ｎ_Ａを低くしていくと、０Ｖ近傍におけるＭＯＳ容量はマイナス方向（下）に凸な非線形性が急峻になっていく。

本実施形態では、チャネル濃度Ｎ_Ａを変化させて、第１のＭＯＳキャパシタ５２ａを構成するＭＯＳＦＥＴのしきい値電圧Ｖｔｈと、第２のＭＯＳキャパシタ５２ｂを構成するＭＯＳＦＥＴのしきい値電圧Ｖｔｈと、を異なるように制御する。このようにすると、ゲート電圧依存性が異なるＭＯＳキャパシタの特性を合成することができ、所望の電力範囲においてトランジスタＳＴのオフ容量Ｃｏｆｆの非線形性を補償することがより容易となる。さらに、ＭＯＳキャパシタのサイズを変化すると、オフ容量Ｃｏｆｆの補償量を適正に制御することがより容易となる。

図１７は、しきい値電圧を１つとした場合の端子間容量を説明する図である。すなわち、図１７（ａ）はその接続図、図１７（ｂ）は容量（ｐＦ）のドレイン・ソース間電圧Ｖ ｄｓ（Ｖ）依存性を表す。この場合、トランジスタＳＴとして、Ｌｇ＝０．２５μｍ、Ｗｇ１＝１ｍｍのＮチャネルＭＯＳＦＥＴを用いている。また、ＭＯＳキャパシタを構成するＭＯＳＦＥＴは、ｔ_ＯＸ＝９ｎｍ、チャネル濃度Ｎ_Ａ＝２×１０^１７ｃｍ^−３、Ｌｇ＝１μｍ、及びＷｇ３＝１．６５μｍとしている。すなわち、逆方向となるように並列接続されたＭＯＳキャパシタ（Ｍａ１及びＭｂ１）のしきい値電圧Ｖｔｈは、共に略０．６Ｖとなる。トランジスタＳＴのゲート電圧Ｖｇ＝−１．５Ｖにおけるオフ容量Ｃｏｆｆの変化は、マイナス１．８〜プラス１．８Ｖのドレイン・ソース間電圧Ｖｄｓの範囲において、略１０ｆＦである。

他方、ＭＯＳキャパシタからなる歪補償回路により、例えば図１６のように０Ｖ近傍のゲート電圧においてＭＯＳ容量を低減可能である。このために、端子Ｐ２と端子Ｑ２との間の全容量の変化幅は略３ｆＦとなる。しかしながら、図１４（ａ）に表す実施形態の方が、少なくとも２つの異なるしきい値電圧Ｖｔｈを有するＭＯＳキャパシタを組み合わせた歪補償回路５２を用いて全容量の変化幅を低減し、３次高調波歪をより低減することが可能である。

図１８は、第５の実施形態にかかる高周波スイッチを表す回路図である。
本実施形態はＳＰ５Ｔスイッチを表す。スルートランジスタＴｉｊ（ｉ＝１、・・・、ｍ、ｊ＝１、・・・、ｎ）は、例えばしきい値電圧Ｖｔｈが略０．１Ｖ、Ｗｇ１＝４ｍｍ、Ｌｇ＝０．２５μｍ、及びｎ＝８とする。また、歪補償回路５２は、図１４（ａ）の構成とする。すなわち、ＭＯＳＦＥＴは、しきい値電圧Ｖｔｈが略０．２Ｖ、Ｗｇ３＝３．２μｍ、及びＬｇ＝１μｍである群（Ｍａ１、Ｍｂ１）と、しきい値電圧Ｖｔｈが略０．６Ｖ、Ｗｇ３＝４．８μｍ、及びＬｇ＝１μｍである群（Ｍａ２、Ｍｂ２）とする。なお、しきい値電圧Ｖｔｈがさらに異なる群を含んでいても良い。

このような歪補償回路５２は、例えばＴｉｊ（ｊ＝１、・・・、８）を構成する８つのＭＯＳＦＥＴ毎に、ドレイン及びソース間にそれぞれ並列接続される。それぞれの歪補償回路５２において、第１のＭＯＳキャパシタ５２ａと、第２のＭＯＳキャパシタ５２ｂと、に並列接続される抵抗ＲＤｉｊ（ｉ＝１、・・・、ｍ、ｊ＝１、・・・、ｎ）は、オフ状態のＴｉ１、・・・、Ｔｉｎのドレイン・ソース間のそれぞれのＤＣバイアスを略一定に保つことができる。また、Ｔｉｊのゲート電極は、それぞれ高抵抗ＲＧｉｊ（ｉ＝１、・・・、ｍ、ｊ＝１、・・・、ｎ）を介してそれぞれの制御端子に接続されており、ＡＮＴ端子１０と、所望のＲＦ端子との接続を制御可能とする。

この場合、スルートランジスタはｎ＝８のトランジスタの直列接続であり、ｎ＝１よりも高い入力電力Ｐｉｎで動作可能である。このために、例えば３次高調波歪は、３５ｄＢｍの入力電力Ｐｉｎにおいて、マイナス４４ｄＢｍとなる。他方、歪補償回路を接続しないと３次高調波歪がマイナス３８ｄＢｍとなり、本実施形態の方が６ｄＢ低くできる。また、図１７（ａ）のように、歪補償回路をしきい値電圧Ｖｔｈが略０．６ＶのＭＯＳＦＥＴのみで構成すると、３次好調波歪がマイナス４０ｄＢｍとなり、本実施形態の方が略４ｄＢ低くできる。

なお、シャントトランジスタＳｉｊがオフ状態の場合には、シャントトランジスタＳｉｊを構成する直列トランジスタのそれぞれに歪補償回路を並列接続することができる。本図において、スルートランジスタＴｉｊ及びシャントトランジスタＳｉｊの直列接続段数を共にｎとしているが、本発明はこれに限定されない。

図１９は、第６の実施形態にかかる高周波スイッチを表す回路図である。
本図において、歪補償回路５３は、しきい値電圧Ｖｔｈが異なる少なくとも２つのＭＯＳＦＥＴを用いる。互いに逆方向に並列接続され、第１のしきい値電圧を有するＭＯＳＦＥＴからなる第１のＭＯＳキャパシタと、第２のしきい値電圧を有するＭＯＳＦＥＴからなる第２のＭＯＳキャパシタと、高抵抗ＲＫｊ（ｊ＝１、・・・、ｐ）と、を並列接続する。なお、しきい値電圧が異なるＭＯＳキャパシタを２つ以上配置しても良い。

歪補償回路５３は、アンテナ端子１０と接地との間に設けられ、このような並列回路をｐ段直列に接続したものとすることができ、ｐ＝ｎであってもよい。高抵抗ＲＫｊは、直列接続されたｐ段のＭＯＳキャパシタを構成するＭＯＳＦＥＴのゲート・ソース間電圧を略一定に保つことができる。

この場合、３次高調波歪は、３５ｄＢｍの入力電力Ｐｉｎにおいてマイナス４４ｄＢｍであり、歪補償回路が無い場合のマイナス３８ｄＢｍや１つのしきい値電圧の場合のマイナス４０ｄＢｍよりも低くできる。なお、歪補償回路５３を、いずれかのＲＦ端子と接地との間に配置してもよい。

図２０は、第１〜第６の実施形態にかかるＭＯＳキャパシタの第１の変形例を説明するための模式図である。すなわち、図２０（ａ）はＭＯＳＦＥＴの平面図、図２０（ｂ）はＡ−Ａ線に沿った断面図である。
また、図２１は、図２に表すＭＯＳＦＥＴの模式平面図である。本図において、ｐ^＋型Ｓｉ層７６によりボディ領域（ＳＯＩ層６４）の電位を引き出し、例えばソース領域６８と接続される。

図２０に表す本変形例では、図２のＭＯＳＦＥＴにおけるドレイン領域７２の代わりにｐ^＋型Ｓｉ層７６を設け、ボディ領域の電位を引き出すことが可能である。このような構造とすると、ＭＯＳキャパシタの動作を保ちつつ、平面サイズを図２１に表す平面サイズよりも縮小することできる。この場合、ゲート電極７０の下のＳＯＩ層６４に形成されるチャネル層の一方の側はｎ^＋型Ｓｉ層６９とし、他方の側はｐ^＋型層７６とする。ｎ^＋型Ｓｉ層６９と、ｐ^＋型Ｓｉ層７６と、は引き出し電極で同一電位とすることができる。

図２２は、ＭＯＳキャパシタの第２の変形例の模式平面図である。第４〜第６の実施形態では、しきい値電圧Ｖｔｈが異なるＭＯＳＦＥＴを用いることにより、スルートランジスタＴｉｊ及びシャントトランジスタＳｉｊのオフ容量Ｃｏｆｆの非線形性の補償を容易にできる。本図のように、キャリア濃度が異なるＳＯＩ層６４、６５を設けると、しきい値電圧Ｖｔｈが異なるＭＯＳキャパシタを隣接して設けることができる。このために、例えば図１４（ａ）におけるキャパシタＭａ１とキャパシタＭａ２とを隣接し、共通のゲート電極７０を設けることができ、歪補償回路の平面サイズを縮小することができる。

第１〜第３、第５、及び第６の実施形態においては、ＳＰ５Ｔスイッチについて説明を行ったが、本発明はこれに限定されず、ＳＰｎＴ（ｎ3２）で表される一般的な高周波スイッチ回路であってもよい。

以上、図面を参照しつつ、本発明の実施の形態について説明した。しかしながら本発明はこれらの実施形態に限定されない。高周波スイッチ回路を構成するトランジスタ、ＭＯＳＦＥＴ、ＭＯＳキャパシタ、抵抗、ＳＯＩ、歪補償回路のサイズ、形状、材質、配置などに関して当業者が各種の設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。

本発明の第１の実施形態にかかる高周波スイッチ回路 ＳＯＩ上に形成されたＭＯＳＦＥＴの模式断面図 オフ容量の電圧依存性を表すグラフ図 歪補償回路を構成するＭＯＳキャパシタの接続を説明する図 ゲート容量のバイアス電圧依存性を表すグラフ図 逆並列接続ＭＯＳ容量のバイアス電圧依存性を表すグラフ図 第１の実施形態の３次高調波歪の入力電力依存性を表すグラフ図 第１の実施形態の３次相互変調歪の位相依存性を表すグラフ図 第２の実施形態にかかる高周波スイッチ回路 第２の実施形態の３次高調波歪の入力電力依存性を表すグラフ図 第３の実施形態にかかる高周波スイッチ回路 第３の実施形態の３次高調波歪の入力電力依存性を表すグラフ図 高周波スイッチ回路を備えた携帯電話の構成図 第４の実施形態にかかる高周波スイッチ回路 ゲート容量のバイアス電圧依存性を表すグラフ図 逆並列接続ＭＯＳ容量のバイアス電圧依存性を表すグラフ図 しきい値が１つの場合の端子間容量を説明する図 第５の実施形態にかかる高周波スイッチ回路 第６の実施形態にかかる高周波スイッチ回路 ＭＯＳキャパシタの第１の変形例を表す模式図 ＭＯＳＦＥＴの模式平面図 ＭＯＳキャパシタの第２の変形例を表す模式図

符号の説明

５ 高周波スイッチ回路、１０ アンテナ端子、２０ 第１のＲＦ端子、３０ 第１のスルーＦＥＴ、４０ 第１のシャントＦＥＴ、５０、５１、５２、５３ 歪補償回路、６４、６５ ＳＯＩ層、９０ アンテナ
ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５ ＲＦ端子、Ｔｉｊ スルーＭＯＳＦＥＴ、Ｓｉｊ シャントＭＯＳＦＥＴ、Ｃｏｆｆ オフ容量、Ｍａ、Ｍｂ、Ｍｊａ、Ｍｊｂ ＭＯＳＦＥＴ

Claims (7)

1. アンテナ端子と、
   第１及び第２のＲＦ端子と、
   前記アンテナ端子と前記第１のＲＦ端子との間に配置された第１のスルートランジスタと、
   前記アンテナ端子と前記第２のＲＦ端子との間に配置された第２のスルートランジスタと、
   接地と前記第１のＲＦ端子との間に配置された第１のシャントトランジスタと、
   接地と前記第２のＲＦ端子との間に配置された第２のシャントトランジスタと、
   互いに逆方向となるように並列接続されたＭＯＳキャパシタを有し、前記アンテナ端子と前記接地との間、及び前記第１及び第２のＲＦ端子のいずれかと前記接地との間、の少なくともいずれかに配置された歪補償回路と、
   を備え、
   前記アンテナ端子と、前記第１及び第２のＲＦ端子と、の間の電気的接続が切り替え可能とされたことを特徴とする高周波スイッチ回路。
2. アンテナ端子と、
   第１及び第２のＲＦ端子と、
   前記アンテナ端子と前記第１のＲＦ端子との間に配置された第１のスルートランジスタと、
   前記アンテナ端子と前記第２のＲＦ端子との間に配置された第２のスルートランジスタと、
   接地と前記第１のＲＦ端子との間に配置された第１のシャントトランジスタと、
   接地と前記第２のＲＦ端子との間に配置された第２のシャントトランジスタと、
   互いに逆方向となるように並列接続されたＭＯＳキャパシタを有する歪補償回路と、
   を備え、
   前記第１のスルートランジスタ、前記第２のスルートランジスタ、前記第１のシャントトランジスタ、及び前記第２のシャントトランジスタ、の少なくともいずれかは、前記歪補償回路と並列接続されたトランジスタが少なくとも２つ直列接続された構成であり、
   前記アンテナ端子と、前記第１及び第２のＲＦ端子と、の間の電気的接続が切り替え可能とされたことを特徴とする高周波スイッチ回路。
3. 前記ＭＯＳキャパシタは、第１のしきい値電圧を有するＭＯＳＦＥＴからなる第１のキャパシタと、第２のしきい値電圧を有するＭＯＳＦＥＴからなる第２のキャパシタと、が並列接続されていることを特徴とする請求項１または２に記載の高周波スイッチ回路。
4. 前記ＭＯＳキャパシタの容量は、０ボルトの近傍においてマイナス方向に凸な非線形の電圧依存性を有し、
   前記歪補償回路は、前記第１及び第２のスルートランジスタ及び前記第１及び第２のシャントトランジスタのオフ容量の０ボルトの近傍においてプラス方向に凸な非線形の電圧依存性を補償することを特徴とする請求項１〜３のいずれか１つに記載の高周波スイッチ回路。
5. 前記第１のスルートランジスタをオン状態とし、前記第２のスルートランジスタをオフ状態とし、前記第１のシャントトランジスタをオフ状態とし、前記第２のシャントトランジスタをオン状態とすることにより、前記アンテナ端子と前記第１のＲＦ端子とを電気的に接続することを特徴とする請求項１〜４のいずれか１つに記載の高周波スイッチ回路。
6. 前記第１及び第２のスルートランジスタと前記第１及び第２のシャントトランジスタは、シリコンオンインシュレータ上に形成されたＭＯＳＦＥＴであり、
   前記ＭＯＳキャパシタは、前記シリコンオンインシュレータ上に形成されたことを特徴とする請求項１〜５のいずれか１つに記載の高周波スイッチ回路。
7. 前記第１及び第２のＲＦ端子の少なくともいずれかは、ユニバーサルモバイルテレコミュニケーションシステム（ＵＭＴＳ）に用いられることを特徴とする請求項１〜６のいずれか１つに記載の高周波スイッチ回路。

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