JP2008263523A - 高周波スイッチ回路 - Google Patents

Abstract

【課題】高周波スイッチ回路を介して伝達される高周波信号の二次高調波歪みを低減する。
【解決手段】高周波スイッチ回路において、受信側トランスファー回路（８）を構成するＦＥＴ（１１−２０）を奇数段の直列構成とする。各ＦＥＴ段は、ソース電極とドレイン電極（Ｓ，Ｄ）の位置が交換されたＭＯＳＦＥＴの並列体で構成するとともに、各ＭＯＳＦＥＴ（１１−２０）のゲート幅を、一列のＭＯＳＦＥＴで受信側トランスファー回路を構成する場合に比べて半減する。
【選択図】図４

Description

この発明は、高周波信号の伝達経路を動作モードに応じて切換える高周波スイッチ回路に関し、特に、ＳＯＩ（シリコン・オン・インシュレータ：Silicon On Insulator）基板上に作製されたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を用いた高周波スイッチ回路に関する。より特定的には、この発明は、携帯電話等の移動端末のアンテナ送受信切換用のスイッチ回路に適用される高周波スイッチ回路に関する。

携帯電話端末においては、送信機の出力は、３０ｄＢｍ以上の大電力である。したがって、アンテナに対する送受信を切換える高周波スイッチ回路においては、このような３０ｄＢｍ以上の大電力を扱う必要がある。高周波スイッチ回路においては、他のロジック回路と同じ製造プロセスで構成するために、スイッチングトランジスタとして、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）が用いられるようになってきている。この場合、高周波スイッチ回路における信号通過時の損失を抑制しかつ大電力を取扱うために、スイッチ回路を構成するＭＯＳＦＥＴのゲート幅は、２ｍｍ程度必要とされる。このようなゲート幅が３ｍｍ程度のサイズのＭＯＳＦＥＴは、一般に、ゲート幅が５０μｍの単位ＭＯＳＦＥＴをアレイ上に配置したマルチフィンガ構成を有している。このマルチフィンガ構成のトランジスタにおいては、単位ＭＯＳＦＥＴのドレイン電極およびソース電極が、ゲート電極を間に挟んで交互に配置され、単位ＭＯＳＦＥＴが並列に接続される。

高周波スイッチ回路のＭＯＳＦＥＴに印加される電圧は、耐圧を維持するため、通常、電源電圧以内にすることが要求される。この電源電圧は、たとえば３．３Ｖ程度の低い電圧である。したがって、高周波スイッチ回路において２０Ｖ程度の電圧振幅を取扱う場合には、複数個のＭＯＳＦＥＴを直列接続する構成が利用される。直列体において各ＭＯＳＦＥＴで電圧を分圧することにより、各ＭＯＳＦＥＴに印加される電圧を低下させる。

このような高周波スイッチ回路の構成要素としてＭＯＳＦＥＴを用いた構成が、たとえば特許文献１（特表２００５−５１５６５７号公報）に示されている。この特許文献１においては、携帯電話端末等の無線通信システムにおいて比較的大電力を取扱うことを想定したＳＰＤＴ（シングル・ポール・ダブル・スロー：Single Pole-Double Throw：単極双投）スイッチが示される。この特許文献１に示される構成においては、送受信側トランスファーＦＥＴ（送受信機とアンテナとの間）、送受信側シャントＦＥＴ（送受信機と基準電位ノード（接地ノード）の間）が、それぞれ、３段のスタックまたは直列接続されたＭＯＳＦＥＴで構成される。このスイッチ回路において取扱う大電力の信号強度に応じて、これらのシャントＦＥＴおよびトランスファーＦＥＴにおいて、２から１０段程度のＭＯＳＦＥＴが直列に接続される。

また、高周波スイッチ回路における各ＭＯＳＦＥＴを、マルチフィンガ構造のトランジスタで形成した配置が、特許文献２（特開２００６−１７４４２５号公報）に示されている。

いま、高周波スイッチ回路において、送信側および受信側を分離して考える。ＳＰＤＴ型高周波スイッチ回路の受信側トランスファー用ＦＥＴにおいて、５個のＭＯＳＦＥＴを直列に接続する場合を考える。各ＭＯＳＦＥＴに対して、上述のように５０μｍ程度のゲート幅の単位ＭＯＳＦＥＴがアレイ状に配置され、ゲート幅２ｍｍ程度のＭＯＳＦＥＴが実現される。

また、高周波スイッチ回路において、各ＭＯＳＦＥＴのゲートには、５０ｋΩ程度の抵抗値を有するゲートバイアス抵抗が接続される。これは、高周波スイッチ回路における高周波信号を、ゲート電極側で実効的にフローティング状態として、漏洩を防止するためである。これらのトランスファー用ＦＥＴにおいて各ＭＯＳＦＥＴのゲート電極には、バイアス抵抗を介して、送信および受信を切換えるオン／オフ制御信号が与えられる。上述の特許文献２においては、高周波スイッチ回路を小型化するために、最も大電力の信号を受けるＭＯＳＦＥＴに対するバイアス抵抗が最大値に設定され、他のＭＯＳＦＥＴに対するバイアス抵抗が小さくされる。バイアス抵抗の物理的サイズ（レイアウト面積）を低減してスイッチ回路を小型化することが図られる。

送受信切換の制御信号は、一般的なＭＯＳＦＥＴを用いる場合、オン時には、電源電圧のたとえば３．３Ｖが印加され、オフ時には、−１Ｖから−３．３Ｖの負電圧が印加される。負電圧が利用されるのは、高周波信号は、あるバイアスを基準として、振動するため、確実に、オフ状態とすべきＭＯＳＦＥＴを、オフ状態に維持するためである。
特表２００５−５１５６５７号公報 特開２００６−１７４４２５号公報

前述の特許文献１においては、高周波スイッチ回路においてＭＯＳＦＥＴを複数個直列に接続することにより、高周波スイッチ回路の降伏電圧を増加させている。高周波スイッチ回路においてＭＯＳＦＥＴは、マルチフィンガ構成を有している。このマルチフィンガ構成のＭＯＳＦＥＴにおいては、ＭＯＳＦＥＴの中心から見ると、ソース電極およびドレイン電極のレイアウトが非対称であり、したがってＭＯＳＦＥＴのドレイン容量およびソース容量が非対称となる。

また、ＳＯＩ構造において、ＭＯＳＦＥＴの基板電位を固定する場合には、このソース電極およびドレイン電極の非対称性は、さらに大きくなる。ＭＯＳＦＥＴごとにボディ領域に対して基板電位を供給する必要があり、ボディ領域の電極取出し部のために、ソースおよびドレイン領域のレイアウトの非対称が一層大きくなる。

特に、送信機に適用されるＬＤＭＯＳ（Laterally Diffused ＭＯＳ：横方向拡散ＭＯＳ）をスイッチ回路に適用する場合、ドレイン電極において、耐圧特性を維持するために、横方向拡散が行なわれており、ソース領域およびドレイン領域の非対称性がより一層大きくなる。

これらのＭＯＳＦＥＴを、受信側トランスファーＦＥＴに対して用いた場合、ＭＯＳＦＥＴが偶数個直列に接続される場合には、２個の直列ＭＯＳＦＥＴの単位が、繰返し配置される。したがって、２個の直列ＭＯＳＦＥＴを、１個のＭＯＳＦＥＴに置き換えた場合、ドレイン領域およびソース領域の非対称性を無視することができる。しかしながら、奇数個のＭＯＳＦＥＴが直列に接続される場合、２個の直列ＭＯＳＦＥＴの単位と１つのＭＯＳＦＥＴとが存在する。１つのＭＯＳトランジスタのソース領域およびドレイン領域の非対称により、トランスファーＦＥＴを構成するＭＯＳＦＥＴの入出力インピーダンスが全て同一とならず、この余分のＭＯＳＦＥＴにおいて伝送線路のインピーダンス不整合が生じ、送信信号に対する反射成分等が発生する。すなわち、この余分のＭＯＳＦＥＴのソース領域およびドレイン領域の非対称性に起因する、送信信号の二次高調波歪みが、大きくなるという問題が生じる。

前述の特許文献１においては、ＭＯＳＦＥＴをシリコン・オン・サファイア上で多段接続してトランスファーＦＥＴを構成して、高周波スイッチ回路の降伏電圧および動作特性を改善することは示されているものの、トランスファー用のＭＯＳＦＥＴのソース領域およびドレイン領域の非対称性に起因する高調波歪みの問題については何ら考慮していない。

また、特許文献１においては、チャージャポンプ回路を利用して負電圧を生成して、ＭＯＳＦＥＴのオン／オフを制御して送受信を切換えている。この場合、チャージャポンプ回路により、チップ占有面積が増大するという問題が生じる。また、制御信号の振幅が電源電圧と負電圧の間となり、消費電力が増大する。

また特許文献２においては、直列接続されるＭＯＳＦＥＴのバイアス抵抗の抵抗値を、変化させる構成を示している。この場合、大振幅の信号を取扱うＭＯＳＦＥＴから順次ゲートバイアス抵抗の抵抗値を小さくしている。この場合特許文献２は、金属配線のバイアス抵抗を、蛇行形状に配置して、各ＭＯＳＦＥＴそれぞれ個々に、バイアス抵抗を設けている。このため、チップ面積を低減する上でも限界がある。また、この特許文献２においては、ＭＯＳＦＥＴのソース領域およびドレイン領域の非対称性に起因する奇数段のＭＯＳＦＥＴの直列接続時の高調波歪みの問題については何ら考慮していない。

それゆえ、この発明の目的は、二次高調波歪みを抑制できる高周波スイッチ回路を提供することである。

この発明に係る高周波スイッチ回路は、少なくとの１個の入出力端子と少なくとも１個の出力端子と、少なくとも１個の入力端子を有し、動作モードに応じて高周波信号の入出力を切換える高周波スイッチ回路である。入出力端子と出力端子との間に第１および第２の電界効果トランジスタで構成される単位素子を直列に奇数個Ｋ接続する。単位素子各々において、第１の電界効果トランジスタのソースおよびドレインを第２の電界効果トランジスタのドレインおよびソースにそれぞれ接続しかつ、これらの第１および第２の電界効果トランジスタのゲートを共通に接続する。

この発明に係る高周波スイッチ回路においては、ソースとドレインの位置が交換された第１および第２の電界効果トランジスタの対が並列に接続されて単位素子が構成される。この単位素子が、奇数個Ｋ直列に接続される。したがって、各単位素子の電界効果トランジスタにおいて、ソースおよびドレインが非対称な配置であっても、各単位素子において、非対称なレイアウトに起因する寄生容量等を等しくすることができる。これにより、容量等の不均一に起因する高調波歪みを抑制することができる。

［実施の形態１］
図１は、この発明に従う高周波スイッチ回路においてスイッチング素子として用いられるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の平面レイアウトを概略的に示す図である。図１において、ＭＯＳＦＥＴ ＭＦＴは、ソース不純物領域ＳＲＧ、ドレイン不純物領域ＤＲＧ、およびこれらのドレイン不純物領域ＤＲＧおよびソース不純物領域ＳＲＧの間に配置されるゲート電極ＧＥを含む。

ソース不純物領域ＳＲＧおよびドレイン不純物領域ＤＲＧは、ゲート電極ＧＥに関して交互に配置される。ゲート電極ＧＥは、ゲート電極配線ＧＥＩを介してゲート端子ＧＴＭに電気的に接続される。ドレイン不純物領域ＤＲＧは、ドレイン電極配線ＤＥＩを介してドレイン端子ＤＴＭに電気的に接続される。ソース不純物領域ＳＲＧは、ソース電極配線ＳＥＩを介してソース端子ＳＴＭに電気的に接続される。両端に配置されるゲート電極ＧＥは接地ノードに電気的に接続される。これらの両側に配置されるゲート電極ＧＥは、ダミー電極として利用される。

図１に示すＭＯＳＦＥＴは、ソース電極取出配線ＳＥＩおよびドレイン電極配線ＤＥＩが、噛合するように配置されており、マルチフィンガ構成のトランジスタである。

この図１に示すＭＯＳＦＥＴ ＭＦＴは、４つの単位ＭＯＳＦＥＴが並列に接続された構成と等価である。ゲート幅が、Ｄ１を有する場合、ゲート電極が４本設けられており、このＭＯＳＦＥＴ ＭＦＴの合計のゲート幅は、４×Ｄ１となる。本実施の形態においては、従来スイッチ回路に用いられるマルチフィンガー構成のＭＯＳＦＥＴのゲート幅の１／２倍に設定される。以下に詳細に説明するように、図１に示すＭＯＳＦＥＴを並列に接続して、１つのトランスファー用ＭＯＳＦＥＴとして利用する。

この図１に示すＭＯＳＦＥＴ ＭＦＴのレイアウトにおいては、ドレイン不純物領域ＤＲＧは２個設けられ、ソース不純物領域ＳＲＧが、３個設けられる。したがって、ドレイン端子ＤＴＭに付随する寄生容量およびソース端子ＳＴＭに付随する寄生容量および配線抵抗の分布が、非対称となる。

図２は、図１に示すＭＯＳＦＥＴ ＭＦＴの電気的等価回路を示す図である。図２において、ＭＯＳＦＥＴ ＭＦＴは、ドレイン端子ＤＴＭとソース端子ＳＴＭの間に並列に接続される４つの単位トランジスタ（ＭＯＳＦＥＴ）ＵＴＲ０−ＵＴＲ３と、その両側に配置される２つのダミートランジスタＤＲ０およびＤＲ１を含む。

単位トランジスタＵＴＲ０−ＵＴＲ３のゲートは、共通のゲート端子ＤＴＭに電気的に接続される。ダミートランジスタＤＲ０およびＤＲ１は、そのゲートが接地ノードに接続される。ドレイン領域は、トランジスタとして利用されないので、通常は接地ノードに接続される。

この図２に示す電気的等価回路から明らかなように、ドレイン端子ＤＴＭには、４つの単位トランジスタＵＴＲ０−ＵＴＲ３のドレインＤが結合され、ソース端子ＳＴＭには、４つの単位トランジスタＵＴＲ０−ＵＴＲ３のソースＳに加えて、さらに、ダミートランジスタＤＲ０およびＤＲ１のソースが結合される。ここで、ドレインＤは、図１に示すドレイン不純物領域ＤＲＧおよびドレイン電極配線ＤＥＩを示し、ソースＳは、図１に示すソース不純物領域ＳＲＧおよびソース電極配線ＳＥＩを示す。

すなわち、ドレイン端子ＤＴＭには、４つのドレインＤが並列に結合され、ソース端子ＳＴＭには、６個のソースＳが並列に結合される。ＭＯＳＦＥＴにおいては、ソースに対しては、ソース抵抗（ソース不純物領域および配線の抵抗）、接合容量およびソース−ゲート間容量が存在し、ドレインＤには、ドレイン抵抗（ドレイン不純物領域および配線の抵抗）、ドレイン接合容量およびゲート−ドレイン容量が存在する。したがって、ＭＯＳＦＥＴ ＭＦＴにおいては、ドレイン端子ＤＴＭに付随する寄生容量および寄生抵抗と、ソース端子ＳＴＭに付随する寄生容量および寄生抵抗が非対称となる。

図３は、ＭＯＳＦＥＴとしてＳＯＩかつＬＤＭＯＳ構造のトランジスタを利用する場合の、２つの単位トランジスタの概略断面構造を示す図である。図３において、Ｐ型基板ＳＵＢ上に絶縁膜ＩＳＬが設けられるＳＯＩ基板で、絶縁膜ＩＳＬ上にＬＤＭＯＳが形成される。

２つのＬＤＭＯＳトランジスタは、高濃度Ｎ型ドレイン不純物領域ＤＲａと、このドレイン不純物領域ＤＲａに隣接してＰ型ボディ領域ＰＢＹａおよびＰＢＹｂ表面に形成される低濃度Ｎ型不純物領域ＤＲＩａおよびＤＲＩｂとを含む。これらの低濃度不純物領域ＤＲＩａおよびＤＲＩｂによりドレイン高電界を緩和する。ドレイン不純物領域ＤＲａは、２つのトランジスタにより共有される。

Ｐ型ボディ領域ＰＢＹａ表面にドレイン不純物領域と対向してＮ型ソース不純物領域ＳＲａが形成され、このソース不純物領域ＳＲａに隣接して、低濃度Ｎ型不純物領域ＳＲＩａが形成される。これらの不純物領域ＳＲＩａおよびＤＲＩａの間のボディ領域表面上にゲート絶縁膜を介してゲート電極ＧＴａが形成される。これらのゲート電極ＧＴａと、不純物領域ＳＲａ、ＳＲＩａ、ＤＲａ、ＤＲＩａとにより１つのＬＤＭＯＳトランジスタが形成される。

また、Ｐ型ボディ領域ＰＢＹｂに、高濃度Ｎ型ソース不純物領域ＳＲｂがドレイン不純物領域ＤＲａに対向して形成される。このソース不純物領域ＳＲｂに隣接して、低濃度Ｎ型不純物領域ＳＲＩｂが形成される。また、不純物領域ＤＲＩａおよびＳＲＩｂの間のボディ領域表面にゲート絶縁膜を介してゲート電極ＧＴｂが形成される。

低濃度ソース不純物領域ＳＲＩａおよびＳＲＩｂは、低濃度ドレイン不純物領域ＤＲＩａおよびＤＲＩｂよりも、その長さは短い。この図３に見られるように、ソース不純物領域とドレイン不純物領域とは、明らかに異なる形状を有している。しかし、このような形状は通常のＣＭＯＳ製造プロセスから最小限の工程変更で作成される。

このＬＤＭＯＳは、送信機にしばしば用いられる。したがって、送信機と同一製造プロセスで高周波スイッチ回路を構成することができる。

図４は、この発明の実施の形態１に従う高周波スイッチ回路の構成を示す図である。図４に示す高周波スイッチ回路は、一例として、ＳＰＤＴ型スイッチ回路である。図４においては、回路接続構成を明確に示すために、受信側および送信側を区別して記載する。

この高周波スイッチ回路は、送信端子（入力端子）１とアンテナ端子（入出力端子）３の間に接続される送信側トランスファー回路７と、受信端子（出力端子）２とアンテナ端子３との間に接続される受信側トランスファー回路８を含む。送信端子１には、図示しない送信機が接続され、受信端子２には、図示しない受信機が接続される。

送信側トランスファー回路７は、送信端子１とアンテナ端子３の間に接続されるトランスファー用ＭＯＳＦＥＴ６ａを含む。トランスファー用ＭＯＳＦＥＴ６ａは、ゲートが、制御端子４にバイアス抵抗６ｂを介して接続される。

受信型トランスファー回路８は、並列に配置される２つのトランジスタ群ＴＲＡおよびＴＲＢを含む。トランジスタ群ＴＲＡは、アンテナ端子３と受信端子２との間に直列に接続されるＭＯＳＦＥＴ１１−１５を含む。これらのＭＯＳＦＥＴ１１−１５においては、ドレインＤおよびソースＳが交互に配置され、隣接ＭＯＳＦＥＴにおいては、ソースＳまたはドレインＤが共有される。アンテナ端子３には、ＭＯＳＦＥＴ１１のドレインＤが接続され、受信端子２には、ＭＯＳＦＥＴ１５のソースＳが接続される。

トランジスタ群ＴＲＢは、アンテナ端子３と受信端子２の間に直列に接続されるＭＯＳＦＥＴ１６−２０を含む。これらのＭＯＳＦＥＴ１６−２０は、ソースＳおよびドレインＤが、トランジスタ群ＴＲＡのＭＯＳＦＥＴ１１−１５のソースＳおよびドレインＤの配置順序と逆にされる（位置が交換される）。したがって、トランジスタ群ＴＲＢにおいて、ＭＯＳＦＥＴ１６−２０は、ソースＳおよびドレインＤがそれぞれ隣接ＭＯＳＦＥＴ間で共有されるものの、アンテナ端子３には、ＭＯＳＦＥＴ１６のソースＳが接続され、ＭＯＳＦＥＴ２０のドレインＤが、受信端子２に結合される。

このトランジスタ群ＴＲＡおよびＴＲＢにおいては、同じ個数のＭＯＳＦＥＴが配置される。トランジスタ群ＴＲＡおよびＴＲＢにおいて対応して配置されるＭＯＳＦＥＴのドレインＤとソースＳを相互に接続する。したがって、トランジスタ群ＴＲＡのドレインＤがトランジスタ群ＴＲＢのソースＳに電気的に接続され、また、トランジスタ群ＴＲＡのソースＳが、トランジスタ群ＴＲＢのドレインＤに接続される。

これらのＭＯＳＦＥＴ１１−２０は、送信端子１に接続される送信機を構成するトランジスタと同様のＭＯＳＦＥＴで構成される。ただし、送信機にＬＤＭＯＳを用いる場合には、ＬＤＭＯＳで構成してもよい。このトランジスタ群ＴＲＡおよびＴＲＢのゲート幅は、トランジスタ群ＴＲＡおよびＴＲＢにおいて対向して配置されるトランジスタ対の合計ゲート幅が、従来の受信側トランスファーＦＥＴのゲート幅と等しくなるように設定される。

ＭＯＳＦＥＴ１１−１５およびＭＯＳＦＥＴ１６−２０のそれぞれのゲートが相互に接続され、これらのＭＯＳＦＥＴ対のゲートには、それぞれ、バイアス抵抗２１ａ−２１ｅが接続される。すなわち、ＭＯＳＦＥＴ１１および１６のゲートがバイアス抵抗２１ａを介して制御信号入力端子５に電気的に接続され、ＭＯＳＦＥＴ１２および１７のゲートが、バイアス抵抗２１ｂを介して制御信号入力端子５に接続される。ＭＯＳＦＥＴ１３および１８のゲートが、バイアス抵抗２１ｃを介して制御信号入力端子５に接続される。ＭＯＳＦＥＴ１４および１９のゲートが、バイアス抵抗２１ｄを介して制御信号入力端子５に接続される。また、ＭＯＳＦＥＴ１５および２０のゲートが、バイアス抵抗２１ｅを介して制御信号入力端子５に接続される。これらのバイアス抵抗２１ａ−２１ｅの抵抗値は、本実施の形態１においては、等しくされる。

高周波スイッチ回路は、さらに、送信端子１と接地ノード（基準電位ノード）との間に接続される送信側シャント回路９と、受信端子２と接地ノードの間に結合される受信側シャント回路１０を含む。送信側シャント回路９は、送信端子１と接地ノードの間に直列に接続されるＭＯＳＦＥＴ９ａａ−９ａｅと、これらのＭＯＳＦＥＴ９ａａ−９ａｅのゲートにそれぞれ接続されるバイアス抵抗９ｂａ−９ｂｅを含む。バイアス抵抗９ｂａ−９ｂｅは、共通に制御信号入力端子５に接続される。

受信側シャント回路１０は、受信端子２と接地ノードの間に接続されるＭＯＳＦＥＴ１０ａを含む。このＭＯＳＦＥＴ１０ａのゲートは、バイアス抵抗１０ｂを介して制御信号入力端子４に電気的に接続される。

これらのバイアス抵抗６ｂ、９ｂａ−９ｂｅ、１０ｂおよび２１ａ−２１ｅは、各々、たとえば５０ｋΩの同じ抵抗値を有し、高周波信号の漏洩を抑制する。端子１−３に対しては、高周波信号が伝達され、端子４および５に対しては、直流信号が与えられる。

この高周波スイッチ回路において、送信時には、制御信号入力端子４にたとえば電源電圧レベルの３．３Ｖが印加され、制御信号入力端子５には、−１Ｖから−３．３Ｖの電圧が印加される。これにより、送信側トランスファー回路７が導通状態となり、送信端子１とアンテナ端子３とを短絡する。一方、受信側トランスファー回路８が非導通状態となり、アンテナ端子３と受信端子２とを分離する。このときまた、受信側シャント回路１０が導通し、受信端子２を接地ノードに短絡する。送信側シャント回路９は、非導通状態である。送信時に送信端子１に与えられた信号が、送信トランスファー回路７を介してアンテナ端子３に伝達されて送信される。受信側トランスファー回路８は非導通状態であり、送信端子１からの送信信号が受信端子２へ伝達されるのを防止する。仮に、受信端子２に送信信号の高周波成分が漏洩しても、受信側シャント回路１０により接地ノードへ放電され、受信端子２へ送信信号が伝達されるのが、防止される。

受信時においては、送信時と逆に、制御信号入力端子４に、−１Ｖから−３．３Ｖの電圧が印加され、制御信号入力端子５に電源電圧（３．３Ｖ）レベルの電圧が印加される。この状態においては、送信側トランスファー回路７が非導通状態となり、受信側トランスファー回路８が導通状態となる。応じて、アンテナ端子３に与えられた信号が受信側端子２に伝達される。このとき、受信側シャント回路１０は非導通状態であり、また、送信側シャント回路９は導通状態である。したがって、このアンテナ端子３に与えられた信号が、送信端子１に漏洩するのは回避される。

受信側トランスファー回路８において、それぞれ複数のＭＯＳＦＥＴの直列体で構成されるトランジスタ群ＴＲＡおよびＴＲＢを配置する。これにより、アンテナ端子３と受信端子２の間に印加される電圧を分圧して、各ＭＯＳＦＥＴ１１−２０に伝達することができ、ＭＯＳＦＥＴ１１−２０各々の耐圧を保証する。また、送信側シャント回路９においても、同様、ＭＯＳＦＥＴ９ａａ−９ａｅが直列に接続されており、信号送信時に印加される電圧を分圧して、これらのＭＯＳＦＥＴ９ａａ−９ａｅの耐圧を保証する。

この図４に示す高周波スイッチ回路の場合、受信側トランスファー回路８において、トランジスタ列ＴＲＡおよびＴＲＢが設けられる。ＭＯＳＦＥＴ１１−２０は、それぞれゲート幅が従来の値の１／２倍に設定されているものの、等価的に、従来のスイッチ回路の１つのＭＯＳＦＥＴが２つのＭＯＳＦＥＴに分割されており、チップ面積が増大することが考えられる。しかしながら、送信側トランジスタ回路７、送信側シャント回路９および受信側シャント回路１０にそれぞれにおいて、ＭＯＳＦＥＴは従来と同様の構成を維持しており、チップ面積の増大は十分に抑制することができる。

図５は、図４に示す受信側トランスファー回路８および受信側シャント回路１０の平面レイアウトを概略的に示す図である。図５において、トランジスタ群ＴＲＡに含まれるＭＯＳＦＥＴ１１−１５およびトランジスタ群ＴＲＢに含まれるＭＯＳＦＥＴ１６−２０は、同じ平面レイアウトを有するため、図５においては、ＭＯＳＦＥＴ１１の構成要素に対して参照番号を付す。

ＭＯＳＦＥＴ１１は、ソース領域ＳＲＧおよびドレイン領域ＤＲＧがゲート電極２２（ＧＥ）に関して交互に配置される。ソース領域ＳＲＧは、ソース電極配線２４（ＳＥＩ）を介して相互に接続される。ドレイン領域ＤＲＧは、ドレイン電極配線２３（ＤＥＩ）を介して相互に結合される。

図５において水平方向に隣接して配置されるＭＯＳＦＥＴの対が、１つの単位素子（ＭＯＳＦＥＴ）として用いられる。この単位素子において、一方のＭＯＳＦＥＴのドレイン領域ＤＲＧが、他方のＭＯＳＦＥＴのソース領域ＳＲＧに接続され、該一方のＭＯＳＦＥＴのソース領域ＳＲＧが、他方のＭＯＳＦＥＴのドレイン領域に接続される。

すなわち、ＭＯＳＦＥＴ１１とドレイン電極配線２３は、内部配線２５ａを介して、ＭＯＳＦＥＴ１６のソース電極配線２４に結合される。この内部電極配線２５ａは、アンテナ端子３に接続される。内部配線２５ｂにより、ＭＯＳＦＥＴ１１および１２のソース電極配線が、ＭＯＳＦＥＴ１６および１７のドレイン電極配線に電気的に結合される。内部配線２５ｃにより、ＭＯＳＦＥＴ１２および１３のドレイン領域が、ＭＯＳＦＥＴ１７および１８のソース領域に電気的に結合される。内部配線２５ｄにより、ＭＯＳＦＥＴ１３および１４のソース領域が、ＭＯＳＦＥＴ１８および１９のドレイン領域に電気的に結合される。内部配線２５ｅにより、ＭＯＳＦＥＴ１４および１５のドレイン領域が、ＭＯＳＦＥＴ１９および２０のソース領域に電気的に結合される。内部配線２５ｆにより、ＭＯＳＦＥＴ１５のソース領域が、ＭＯＳＦＥＴ２０のドレイン領域に結合され、かつ受信端子２に結合される。

トランジスタ群ＴＲＡにおいては、ソース領域およびドレイン領域が交互に内部配線２５ａ−２５ｆにより接続される。一方、トランジスタ群ＴＲＢにおいては、内部配線２５ａ−２５ｆにより、ＭＯＳＦＥＴ１６−２０のドレイン領域およびソース領域が順次電気的に接続される。したがって、トランジスタ群ＴＲＡにおいては、アンテナ端子３から受信端子２に向かって、ドレインＤ、ソースＳ、ドレインＤ、ソースＳ、およびドレインＤが順次配置され、ＭＯＳＦＥＴ１５のソースＳが、内部配線２５ｆにより受信端子２に結合される。トランジスタ群ＴＲＢにおいては、アンテナ端子３から受信端子２に向かって、ソースＳ、ドレインＤ、ソースＳ、ドレインＤ、およびソースＳが順次配置される。ＭＯＳＦＥＴ２０のドレインＤが内部配線２５ｆを介して受信端子２に結合される。ＭＯＳＦＥＴ１１−２０は、ゲートが、それぞれ、対応のバイアス抵抗２１ａ−２１ｅを介して制御信号入力端子５に共通に結合される。

受信側シャント回路１０においてＭＯＳＦＥＴ１０ａは、これらのＭＯＳＦＥＴ１１−２０と同様の平面レイアウトを有する。

図６は、この単位素子を構成する１対のＭＯＳＦＥＴの電気的等価回路を示す図である。図６において、２つのＭＯＳＦＥＴ２７ａおよび２７ｂが並列に接続され、かつゲートが相互に接続される。このＭＯＳＦＥＴ２７ａおよび２７ｂは、たとえばＭＯＳＦＥＴ１１および１６である。ＭＯＳＦＥＴ２７ａのソースＳおよびドレインＤが、それぞれ、ＭＯＳＦＥＴ２７ｂのドレインＤおよびソースＳに電気的に接続される。ＭＯＳＦＥＴ２７ａおよび２７ｂのゲート幅をＷ１とする。

ＭＯＳＦＥＴ２７ａおよび２７ｂの各々は、ゲート−ソース間容量Ｃｇｓ、ゲート−ドレイン間容量Ｃｇｄ、ソース接合容量Ｃｊｓおよびドレイン接合容量Ｃｊｄを有する。ここでは、非対称成分として容量を代表的に示す。他の抵抗成分についても、同様、非対称となる。

この図６に示す単位素子の構成の場合、図７にその等価回路を示すように、ゲート−ドレイン間容量Ｃｇｄとゲート−ソース間容量Ｃｇｓが、それぞれゲートとノードＮＤＡおよびＮＤＢ各々の間に接続される。この合成ＭＯＳＦＥＴ（単位素子）２７ｃは、ゲート幅２・Ｗを有し、ノードＮＤＡおよびＮＤＢについて、その容量分布は、対称的となる(抵抗成分についても同様対称的となる)。したがって、単位素子２７ｃを奇数個直列に接続しても、ソースおよびドレインについて対称に配置された容量等の寄生成分の分布を得ることができ、受信側トランスファー回路における高周波漏洩による送信信号の二次高調波歪みを抑制することができる。

なお、ＭＯＳＦＥＴ２７ａおよび２７ｂのソースＳおよびドレインＤが相互接続される。ＭＯＳＦＥＴにおいては、動作時、低電位のノードがソースである（ＮチャネルＭＯＳＦＥＴの場合）。したがって、ソースＳおよびドレインＤを相互接続しても、動作上問題は生じない（たとえＬＤＭＯＳ構成の場合であっても)。

したがって、この図７に示す単位素子を奇数個直列に接続して、受信側トランスファー回路８を構成することにより、以下の効果が得られる。すなわち、送信時において受信側トランスファー回路８が非導通状態においては、ＭＯＳＦＥＴ１１−２０のソースＳおよびドレインＤの容量成分等が対称となる。これにより、送信時において、送信信号の二次の高調波成分を抑制することができる。

この本発明の実施の形態１において、１．７５ＧＨｚ，３２ｄＢｍの大電力信号を送信する送信機が入力端子１に接続される場合、シミュレーションモデルにより、以下の結果が求められている。すなわち、受信側トランスファー回路８のＭＯＳＦＥＴとして、単位ゲート幅２・Ｗ１のＭＯＳＦＥＴを、奇数個直列に接続する構成の場合、一次と二次の高調波成分（３．５ＧＨｚ）の比は、７３．５ｄＢｃである。一方、実施の形態１に従う高周波スイッチ回路の構成においては、この一次と二次の高調波成分の比は、８０．８ｄＢｃである。したがって、７ｄＢ程度高調波歪みを抑制することができる。

なお、この図５に示すレイアウトにおいては、ＭＯＳＦＥＴは、ほぼソース領域およびドレイン領域が対称に配置されており、ソース領域およびドレイン領域の数が異なる。しかしながら、このＭＯＳＦＥＴとして、ＬＤＭＯＳ構造のトランジスタを受信側トランスファー回路へ適用する場合においても、本実施の形態１と同様、ソース電極とドレイン電極とを入れ換えて並列にトランジスタを接続する単位素子を、奇数個直列に接続する。このＭＯＳＦＥＴとして、特に、ＬＤＭＯＳトランジスタを利用する場合、以下の効果が得られる。送信機は、ＬＤＭＯＳ構成のトランジスタで構成されることもある。したがって、送信機とスイッチ回路とを同一の半導体プロセスで作製することができ、高周波スイッチ回路の製造工程を簡略化することができる。

なお、ＳＰ３Ｔ（Single Pole Triple Throw：単極３投）、ＳＰ４Ｔ（Single Pole Quad Throw：単極４投）等の受信側が２系統以上ある場合は、各受信側トランスファー回路においてこのソースおよびドレインの位置が交換されたＭＯＳＦＥＴ対を単位素子として直列接続する。

図８に示すように、送信側が、２系統以上設けられる場合には、受信側トランスファー回路に加えて、送信側トランスファー回路に対しても、この発明の実施の形態１に従う受信側トランスファー回路と同様の構成を適用する。

なお、図８において、ＳＰ４Ｔ型高周波スイッチ回路の構成の一例を示している。送信端子１Ａおよび１Ｂとアンテナ端子３の間に、第１送信側トランスファー回路７Ａおよび第２送信側トランスファー回路７Ｂが、それぞれ、接続される。アンテナ端子３と受信端子２Ａおよび２Ｂとの間に、それぞれ、第１受信側トランスファー回路８Ａおよび第２受信側トランスファー回路８Ｂが接続される。この図８に示す高周波スイッチ回路の構成において、各トランスファー回路７Ａおよび７Ｂ、８Ａおよび８Ｂに、図６に示すソースＳおよびドレインＤが位置交換された２つのＭＯＳＦＥＴの並列体で構成される単位素子を適用する。また、ＭＯＳＦＥＴとしては、図３に示すように、ＳＯＩ構造のＭＯＳＦＥＴ、ＬＤＭＯＳ構成のトランジスタおよびＳＯＩかつＬＤＭＯＳ構成のトランジスタのいずれが用いられてもよい。また、図１に示すレイアウトのトランジスタが用いられても良い。

なお、各トランスファー回路のＭＯＳＦＥＴの段数は、適用用途に応じて、適宜定められる。また、１つのＭＯＳＦＥＴに含まれる単位トランジスタの数は、ＭＯＳＦＥＴに要求されるゲート幅に応じて適宜定められる。

以上のように、この発明の実施の形態１に従えば、ソースおよびドレインの位置が交換されたＭＯＳＦＥＴの並列体を単位素子とし、この単位素子を奇数個直列に接続している。これにより、容量成分などを完全な対称形とすることができ、送信信号をアンテナに伝達する場合の二次の高調波歪を抑制することができる。

なお、上述のＭＯＳＦＥＴの構成および高周波スイッチ回路の構成の変形については、以下の実施の形態２および３においても、同様に適用される。

［実施の形態２］
図９は、この発明の実施の形態２に従う高周波スイッチ回路の要部の構成を示す図である。この図９に示す高周波スイッチ回路の構成は、受信側トランスファー回路３０におけるバイアス抵抗の配置が、実施の形態１のバイアス抵抗の配置と異なる。すなわち、受信側トランスファー回路３０において、制御信号入力端子５とＭＯＳＦＥＴ１１および１６の共通ゲートとの間に、バイアス抵抗素子３１ｅ−３１ａが直列に接続される。これらのバイアス抵抗素子３１ｅ−３１ａの接続ノードに、ゲート配線３５ｅ−３５ｂが設けられる。バイアス抵抗素子３１ａの他端は、ゲート配線３５ａに接続される。これらのゲート配線３５ａ−３５ｅは、それぞれ単位素子を構成するＭＯＳＦＥＴに対応して設けられ、対応の単位素子を構成するＭＯＳＦＥＴのゲート電極２２に共通に接続される。すなわち、ゲート配線３５ａは、ＭＯＳＦＥＴ１１および１６のゲート電極２２に共通に接続される。ゲート配線３５ｂが、ＭＯＳＦＥＴ１２および１７のゲート電極に共通に結合される。ゲート配線３５ｃが、ＭＯＳＦＥＴ１３および１８のゲート電極に共通に接続される。ゲート配線３５ｄが、ＭＯＳＦＥＴ１４および１９のゲート電極に共通に接続される。ゲート配線３５ｅが、ＭＯＳＦＥＴ１５および２０のゲート電極に共通に接続される。

この図９に示す高周波スイッチ回路の他の構成は、先の図５に示す実施の形態１に従う高周波スイッチ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

バイアス抵抗素子３１ａ−３１ｅの抵抗値は、先の実施の形態１の場合に比べて１／５倍（１／Ｋ倍）の値に設定される。すなわち、図５に示す受信側トランスファー回路のバイアス抵抗素子２１ａ−２１ｅの抵抗値は５０ｋΩの場合、この図９に示すバイアス抵抗素子３１ａ−３１ｅの抵抗値は、その１／５倍の１０ｋΩに設定される。

図１０は、図９に示す高周波スイッチ回路の受信トランスファー回路３０および受信側シャント回路１０の平面レイアウトを概略的に示す図である。この図１０に示す受信側トランスファー回路３０の配置（レイアウト）は、図５に示す受信側トランスファー回路８の配置と、バイアス抵抗素子の配置が異なるだけである。すなわち、バイアス抵抗素子３１ａ−３１ｅが、単位素子に対応してラダー型に接続される。各バイアス抵抗素子３１ａ−３１ｅが、ゲート配線３５ａ−３５ｅにより対応の単位素子のＭＯＳＦＥＴのゲート電極２２に接続される。図１０に示す単位素子の配置および接続は、図５に示す配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１１は、図９および図１０に示す受信側トランスファー回路３０の電気的等価回路を示す図である。図１０において、アンテナ端子３と受信端子２の間に、単位素子ＵＣ１−ＵＣ５が直列に接続される。これらの単位素子ＵＣ１−ＵＣ５は、それぞれ、ソースおよびドレインの位置が交換された２つのＭＯＳＦＥＴで構成され、図１０においては、括弧内に対応のＭＯＳＦＥＴの参照番号を示す。

バイアス抵抗素子３５ａ−３５ｅがラダー型に接続される。すなわち、単位素子ＵＣ１−ＵＣ５のゲートの間に、バイアス抵抗素子３１ａ−３１ｄが配置され、かつ、これらのバイアス抵抗素子が直列に接続される。これらのバイアス抵抗素子３１ａ−３１ｅの接続ノードが、それぞれ、ゲート配線３５ｂ−３５ｅを介して単位素子ＵＣ２−ＵＣ５のゲートに接続される。バイアス抵抗素子３１ａは、単位素子ＵＣ１のゲートにゲート配線３５ａを介して接続される。バイアス抵抗素子３１ｅの残りの端部は、制御信号入力端子５に接続される。

この図１１に示すように、制御信号入力端子５に与えられた制御信号が、これらのバイアス抵抗素子３１ｅ−３１ａを介して各単位素子ＵＣ５−ＵＣ１のゲートへ与えられる。制御信号入力端子５の制御信号は直流信号であり、これらの単位素子ＵＣ１−ＵＣ５のゲートへは同じ大きさのバイアス電圧が印加される。

アンテナ端子３に最も近い単位素子ＵＣ１（ＭＯＳＦＥＴ１１，１６）のバイアス抵抗は、バイアス抵抗素子３１ａ−３１ｅの合成抵抗であり、最も大きい。単位素子ＵＣ２からＵＣ５に向かって順次バイアス抵抗(バイアス抵抗素子の合成抵抗）が小さくなる。信号送信時、この単位素子ＵＣ１に対して、最も振幅の大きな信号が与えられる。受信側トランスファー回路３０においては、単位素子ＵＣ１−ＵＣ５がオフ状態（非導通状態）のとき、これらの単位素子ＵＣ１−ＵＣ５の接続ノードには、その寄生容量により容量分割された電圧が与えられる。単位素子ＵＣ１−ＵＣ５の寄生容量は、すべて対称的であり、同じである。したがって、これらの単位素子ＵＣ２−ＵＣ５へは、アンテナ端子３に与えられる電圧の４／５、３／５、２／５および１／５倍の電圧が印加される。すなわち、これらの単位素子ＵＣ１−ＵＣ５に対し、順次振幅の小さな電圧が供給される。したがって、単位素子ＵＣ２−ＵＣ５に印加される電圧の低下に応じて、アンテナ端子３への信号伝播経路に影響を及ぼす場合が小さくなり、応じて、各ゲートバイアス抵抗の抵抗値を小さくすることができる。したがって、バイアス抵抗素子３１ａ−３１ｅも、その抵抗値をすべて同じとし、信号電圧低下に応じてバイアス抵抗値を減じ、４／５、３／５、２／５、および１／５倍に設定する。この場合、受信トランスファー回路の単位素子が、５段接続されるためであり、このバイアス抵抗素子３１ａ−３１ｅの抵抗値は、単位素子の段数に応じて適宜定められる。アンテナ端子３に最も近い単位素子ＵＣ１（ＭＯＳＦＥＴ１１，１６）のバイアス抵抗が、図４および５に示す実施の形態１の場合と同じ値であればよい。したがって、バイアス抵抗が、実施の形態１において５０ｋΩの場合、バイアス抵抗素子３１ａ−３１ｅ各々の抵抗値は、１０ｋΩに設定される。

この実施の形態２においては、バイアス抵抗素子３１ａ−３１ｅは、実施の形態１の配置に比べて、その抵抗値を小さくすることができる。これにより、バイアス抵抗素子の抵抗値を低減することができ、応じて、バイアス抵抗素子の配置面積を低減することができる。また、バイアス抵抗素子３１ａ−３１ｅはラダー型に接続されている。したがって、単位素子ＵＣ１に対するゲートバイアス抵抗の途中からタップにより抵抗を取出して各単位素子にバイアス電圧を供給することができ、バイアス抵抗素子を単位素子で共有することができ、個々にＭＯＳＦＥＴに対してバイアス電圧を伝達する経路を設ける構成に比べて、さらに、バイアス抵抗素子の配置面積を低減することができる。これにより、高周波スイッチ回路の小型化を実現することができる。

この場合、また、先の１．７５ＧＧｚ、３２ｄＢｍの大電力信号が送信機を介してアンテナ端子３に伝送される条件でのシミュレーションにより、二次の高調波歪みが、８０．８ｄＢｃからさらに３ｄＢ低減する結果が認められた。これは以下の理由によると考えられる。バイアス抵抗素子３１ａ−３１ｅがラダー型に接続されており、バイアス抵抗素子３１ａのバイアス抵抗値は、１０ｋΩと小さいため、単位素子ＵＣ１のゲート電極から高周波信号が漏洩することで単位素子ＵＣ２のゲート電極にその漏洩した高周波信号と単位素子ＵＣ３１ｂからの漏洩した高周波信号とで互いに相殺して高調波歪を低減させる。

したがって、この高周波スイッチ回路の小型化に加えて、さらに、高周波スイッチ回路の性能を向上させることができるという効果が得られる。

なお、この実施の形態２においても、実施の形態１と同様、この高周波スイッチ回路のトランスファー回路のＭＯＳＦＥＴの段数は適用用途に応じて適宜定められる。また、この高周波スイッチ回路の構成も、実施の形態１と同様、種々のスイッチ構成に対しても適用することができる。送信信号の漏洩を抑制することが要求される受信側トランスファー回路のバイアス抵抗素子をラダー型に接続する構成が、いずれのスイッチ回路の構成においても適用される。

また、用いられるＭＯＳＦＥＴの構成は先の実施の形態１と同様、図１から３に示す構成のいずれが用いられても良い。

以上のように、この発明の実施の形態２に従えば、高周波スイッチ回路の受信トランスファー回路のバイアス抵抗素子をラダー型に接続しており、実施の形態１の効果に加えて、高周波スイッチ回路のチップ面積を低減でき、また、高調波歪みをさらに低減することができる。

［実施の形態３］
図１２は、この発明の実施の形態３に従う高周波スイッチ回路の電気的等価回路を示す図である。この図１２に示す高周波スイッチ回路は、以下の点で、図９に示す高周波スイッチ回路とその構成が異なる。すなわち、送信側トランスファー回路７とアンテナ端子３の間に直流（ＤＣ）カット用のキャパシタ３５ａが接続され、受信側トランスファー回路３０とアンテナ端子３の間に直流カット用キャパシタ３５ｂが接続される。送信側シャント回路４０と接地ノードの間に直流カット用キャパシタ４２ａが挿入される。また、受信側シャント回路１０と接地ノードの間に、直流カット用キャパシタ４２ｂが接続される。

また、送信端子（入力端子）１に対し、さらに、バイアス抵抗素子４６ａが接続される。バイアス抵抗素子４６ａは、制御信号入力端子４４ａに与えられる制御信号ＣＣを、伝達して、送信トランスファー用ＭＯＳＦＥＴ６ａのソース／ドレインにバイアス電圧を与える。同様、受信端子２と制御信号入力端子４４ｂの間にバイアス抵抗素子４６ｂが設けられる。このバイアス抵抗素子４６ｂは、制御信号入力端子４４ｂに印加される直流制御信号ＣＤにしたがって、受信側トランスファー回路３０の各ＭＯＳＦＥＴ１１−２０のソース／ドレインに直流バイアスを与える。制御信号入力端子４および５には、それぞれ、直流制御信号ＣＡおよびＣＢが与えられる。

この送信側シャント回路４０は、受信トランスファー回路３０のＭＯＳＦＥＴの段数よりも１以上多いＭＯＳトランジスタ５１−５６が直列に接続される。すなわち、受信側トランスファー回路５のトランジスタ群ＴＲＡおよびＴＲＢにおいて、Ｋ段のＭＯＳＦＥＴが配置される場合、送信側シャント回路４０においては、（Ｋ＋１）個以上のＭＯＳＦＥＴが直列に接続される。図１２においては、送信側シャント回路４０において６段のＭＯＳＦＥＴ５１−５６が直列に接続される場合を一例として示す。

送信シャント回路４０のＭＯＳＦＥＴ５１−５６各々のしきい値電圧Ｖｔｈ１は、他のＭＯＳＦＥＴ（たとえばトランスファー回路７および３０のＭＯＳＦＥＴ６ａおよび１１−２０）のしきい値電圧Ｖｔｈ２よりも、その絶対値が大きくされる。

この図１２に示す高周波スイッチ回路の他の構成は、図９に示す高周波スイッチ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１２に示す高周波スイッチ回路においては、制御信号入力端子４および５に与えられる直流電圧は、オン動作時に電源電圧たとえば３．３Ｖに設定し、オフ動作時には、−３．３Ｖから−１．０Ｖではなく、０Ｖの値の電圧を供給する。

この図１２に示す高周波スイッチ回路の他の構成は、図９に示す高周波スイッチ回路の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は、省略する。

図１３は、図１２に示す高周波スイッチ回路における制御信号ＣＡ−ＣＤの動作モードに応じた電圧レベルを一覧にして示す図である。図１３において、送信モード時においては、制御信号ＣＡ、ＣＢ、ＣＣおよびＣＤは、それぞれ、３．３Ｖ、０Ｖ、０Ｖおよび１．２Ｖに設定される。受信モード時においては、これらの制御信号ＣＡ、ＣＢ、ＣＣおよびＣＤは、それぞれ、０Ｖ、３．３Ｖ、１．２Ｖおよび０Ｖに設定される。すなわち、制御信号ＣＡおよびＣＢは、０Ｖと３．３Ｖの間で切換えられ、制御信号ＣＣおよびＣＤが、１．２Ｖと０Ｖの間で切換えられる。

図１４は、この発明の実施の形態３における高周波スイッチ回路における送信モードおよび受信モードの制御信号の印加態様を示す図である。図１４において、送信モード時の制御信号ＣＡ−ＣＤの電圧を示し、受信モード時の制御信号ＣＡ−ＣＤの電圧レベルを括弧内に示す。

送信モード時においては、制御信号入力端子４は３．３Ｖに設定され、送信側トランスファー回路７が導通し、送信端子１とアンテナ端子３とが短絡される。このとき、制御信号入力端子４４ａは、０Ｖの電圧レベルである。高周波送信信号が、直流カット用キャパシタ３５ａを介してアンテナ端子３に伝達される。

この送信ノードにおいては、また、制御信号入力端子５は、０Ｖであり、受信側トランスファー回路３０のＭＯＳＦＥＴ１１−２０のゲート電圧が０Ｖに設定される。このとき、制御信号入力端子４４ｂが１．２Ｖである。したがって、受信側トランスファー回路３０において、ＭＯＳＦＥＴ１１−２０は、そのソース／ドレイン電圧は、ゲート電圧よりも高い電圧レベルにバイアスされ、等価的に、制御信号入力端子５に負電圧が印加された状態が実現される。これにより、確実に、受信側トランスファー回路３０は、負電圧レベルの制御信号印加時と同様、オフ状態に維持され、アンテナ端子３と受信端子２とを分離する。ＤＣカット用キャパシタ３５ｂにより直流的には、受信トランスファー回路３０とアンテナ端子３とは分離される。

また、送信側シャント回路４０においては、ＭＯＳＦＥＴ５１−５６のゲートは、０Ｖであり、また送信端子１の電圧レベルは０Ｖである。しかしながら、この送信側シャント回路４０においては、ＭＯＳＦＥＴの数は、受信側トランスファー回路３０のＭＯＳＦＥＴ段の数よりも多くされ、また、そのしきい値電圧の絶対値も高くされている。ＭＯＳＦＥＴ５１−５６の経路がオン状態となるのは、送信端子１の電圧が１２×Ｖｔｈ１以上となったときである。実施の形態１および２においては、送信シャント回路９において５段のＭＯＳＦＥＴが配置され、ゲートバイアス電圧Ｖｇに対して、５×（Ｖｔｈ２＋１．２）以上の電圧レベルとなるとその経路が導通する。したがって、図１２に示される構成の場合には、次式が満たされる限り、実施の形態１および２と同様、送信側シャント回路４０のＭＯＳＦＥＴ５１−５６の経路は、確実にオフ状態に設定される：
Ｖｔｈ１＞Ｖｔｈ２＞０，
（２×６）×Ｖｔｈ１≧（２×５）×（Ｖｔｈ２＋１．２）．
受信側シャント回路１０においては、制御信号入力端子４から３．３Ｖが供給されており、確実に、受信端子２を接地ノードにＤＣカットオフ用キャパシタ４２ｂを介して交流的に接地する。

受信モード時においては、制御信号入力端子４が０Ｖ、制御信号入力端子５が、３．３Ｖに設定される。このとき、制御信号入力端子４４ａには、１．２Ｖが印加されるため、送信側トランスファー回路７を構成するＭＯＳＦＥＴのゲート−ソース間電圧は深い逆バイアス状態となり、確実に、この送信側トランスファー用ＭＯＳＦＥＴは、負電圧がゲートに印加されたときと同様のオフ状態に維持される。

送信側シャント回路４０においては、制御信号入力端子５から３．３Ｖが、ＭＯＳＦＥＴ５１−５６のゲートに供給される。したがって、これらのＭＯＳＦＥＴ５１−５６が導通し、送信端子１が接地ノードに交流的にＤＣカット用キャパシタ４２ａを介して接地される。送信端子１が１．２Ｖに直流バイアスされていても、ＤＣカット用キャパシタ３５ａおよび４２ａにより直流バイアス電圧は、カットオフされている。アンテナ端子３からの受信信号の漏洩成分は、確実に送信側シャント回路４０に接地ノードへ放出され、送信端子１へのアンテナ端子３からの高周波成分の漏洩は回避される。

受信側トランスファー回路３０においては、ＭＯＳＦＥＴ１１−２０は、３．３Ｖの電源電圧レベルのゲートバイアス電圧により、すべてオン状態となり、アンテナ端子３からの入力信号が、受信端子２へ伝達される。このとき、受信端子２は、バイアス抵抗素子４６ｂを介して０Ｖ（接地電圧)にバイアスされている。したがって、バイアス抵抗素子４６ｂにより、確実に、制御信号入力端子４４ｂと受信端子４は交流的に分離される。

受信側シャント回路１０においては、０Ｖの制御信号ＣＡがシャント用のＭＯＳＦＥＴ（１０ａ）のゲートに印加される。したがって、受信側シャント回路１０においては、ＭＯＳＦＥＴが、オフ状態に維持される。また、受信時においては、アンテナ端子３からの受信信号は、送信端子１にあたれられる送信機からの送信信号に比べて、省電力の信号であり、その振幅も小さい。したがって、制御信号ＣＡが０Ｖであっても、受信側シャント回路１０は、送信側トランスファー回路７と同様のオフ状態に維持される。受信端子２と接地ノードとを交流的および直流的に分離する。

以上の動作により、制御信号ＣＡ−ＣＤの電圧として、３．３Ｖと１．２Ｖを利用して、送信モードおよび受信モードの間でのモード切換を行なうことができる。

また、負電圧と電源電圧よりも高い昇圧電圧とを利用する必要がなく、同一基板に集積されるＣＭＯＳ回路（制御回路等）と同一の製造プロセスで、高周波スイッチ回路のＭＯＳＦＥＴを、信頼性を損なうことなく製造することができる。

図１５は、この発明の実施の形態３に従う高周波スイッチ回路を含む通信装置の要部の構成を概略的に示す図である。図１５において、高周波スイッチ回路５０に対して、送信端子１を介して送信機５２が接続され、受信端子２を介して受信機５４が接続される。この高周波スイッチ回路５０は、図１４に示す構成を有する。

送信機５２および受信機５４の動作制御とともに高周波スイッチ回路５０の信号伝播経路を切換えるために、送受信制御回路６０が設けられる。この送受信制御回路６０は、図１３に示す制御信号ＣＡおよびＣＢを生成するモード切換回路６２と、図１３に示す制御信号ＣＣおよびＣＤを生成するバイアス切換回路６４を含む。モード切換回路６２は、電源電圧３．３Ｖと接地電圧を動作電源電圧として受けて動作し、通信モードに応じて、制御信号入力端子４および５に与えられる制御信号（ＣＡおよびＣＢ）の電圧レベルを切換える。バイアス切換回路６４は、電源電圧１．２Ｖと接地電圧を動作電源電圧として受けて動作し、モード切換回路６２の動作と同期して、制御信号入力端子４４ａおよび４４ｂに与えられる制御信号ＣＣおよびＣＤの電圧レベルを切換える。これにより、モード切換回路６２による送受信切換に同期してバイアス切換回路６４が、制御信号入力端子４４ａおよび４４ｂに与えるバイアス電圧の電圧レベルを、１．２Ｖおよび接地電圧０Ｖの間で切換える。

たとえば、１３０ｎｍ設計ルールの標準的なＣＭＯＳ技術で各ＭＯＳＦＥＴを製造する。この構成においては、通常、送受信用の電源電圧と動作制御用の電源電圧として、３．３Ｖ電源と１．２Ｖ電源の２つの電源が、予め準備される。したがって、新たに電源電圧発生回路を設けることなく、動作電源電圧３．３Ｖおよび１．２Ｖを用いて、モード制御信号（ＣＡ，ＣＢ）およびバイアス制御信号（ＣＣ，ＣＤ）を生成することができる。

以上のように、この発明の実施の形態３に従えば、送信側シャント回路のＭＯＳＦＥＴの段数を受信側トランスファー回路の単位素子の段数よりも１段以上多くするとともに、そのしきい値電圧の絶対値を高くしている。これにより、送受信制御を、通常の電源電圧を用いて行なうことができ、負電源または昇圧電源を用いる必要がなく、高周波スイッチ回路のＭＯＳＦＥＴの信頼性を考慮する必要がない。また、負電圧、または昇圧電圧の生成が不要となり、消費電力を低減することができる。また、実施の形態１および２と同様の効果を得ることができる。

なお、図１５に示す通信装置の構成において、送受信制御回路６０において、バイアス切換え回路６４をなくして、負電圧または昇圧電圧発生回路を配置してモード切換え回路６２にこれらの負電圧／昇圧電圧を動作電圧として印加する構成を利用することにより、実施の形態１および２の高周波スイッチ回路を含む通信装置を実現することができる。

この発明に係る高周波スイッチ回路は、高周波信号を送受信する回路に適用することにより、送信信号の二次高調波歪みを低減することができるとともに、消費電力および回路サイズを低減することのできる送受信回路を実現することができる。特に、携帯電話等の通信機能を有する携帯端末に適用することにより、送信信号品質が優れかつ低消費電力でかつ小型の通信装置を実現することができる。

この発明に従う高周波スイッチ回路において用いられるＭＯＳＦＥＴの平面レイアウトの一例を示す図である。 図１に示すＭＯＳＦＥＴの電気的等価回路を示す図である。 この発明において用いられるＭＯＳＦＥＴの変更例のＬＤＭＯＳトランジスタの断面構造を概略的に示す図である。 この発明の実施の形態１に従う高周波スイッチ回路の電気的等価回路を示す図である。 図４に示す高周波スイッチ回路の平面レイアウトを概略的に示す図である。 この発明において用いられる単位素子を構成するＭＯＳＦＥＴの電気的等価回路を示す図である。 図６に示す単位素子の電気的等価回路を示す図である。 この発明の実施の形態１の変更例の高周波スイッチ回路の構成を概略的に示す図である。 この発明の実施の形態２に従う高周波スイッチ回路の電気的回路を示す図である。 図９に示す高周波スイッチ回路の平面レイアウトを概略的に示す図である。 図１０に示す受信側トランスファー回路の電気的等価回路を示す図である。 この発明の実施の形態３に従う高周波スイッチ回路の電気的回路を示す図である。 図１２に示す高周波スイッチ回路の制御信号のモードに応じた論理を一覧にして示す図である。 この発明の実施の形態３に従う高周波スイッチ回路の送信および受信モード時の制御信号電圧を示す図である。 この発明の実施の形態３に従う高周波スイッチ回路を含む通信装置の要部構成を概略的に示す図である。

符号の説明

ＳＲＧ ソース領域、ＤＲＧ ドレイン領域、ＧＥ ゲート電極、ＤＥＩ ドレイン電極配線、ＳＥＩ ソース電極配線、ＳＵＢ Ｐ型基板、ＩＳＬ 絶縁膜、１ 送信端子、２ 受信端子、３ アンテナ端子、４，５ 制御信号入力端子、６ａ 送信用トランスファーＭＯＳＦＥＴ、７ 送信用トランスファー回路、８ 受信用トランスファー回路、１０ 受信側シャント回路、９ 送信側シャント回路、１１−２０ ＭＯＳＦＥＴ、２１ａ−２１ｅ バイアス抵抗素子、２５ａ−２５ｆ 内部配線、２２ ゲート電極、２３ ドレイン電極配線、２４ ソース電極配線、１Ａ 第１送信側トランスファー回路、１Ｂ 第２送信側トランスファー回路、８Ａ 第１受信側トランスファー回路、８Ｂ 第２受信側トランスファー回路、３０ 受信側トランスファー回路、３１ａ−３１ｅ バイアス抵抗素子、３５ａ−３５ｅ ゲート電極配線、４０ 送信側シャント回路、３５ａ，３５ｂ，４２ａ，４２ｂ 直流カット用キャパシタ、５１−５６ ＭＯＳＦＥＴ、４４ａ，４４ｂ 制御信号入力端子、４６ａ，４６ｂ バイアス抵抗素子。

Claims (6)

1. 高周波信号を入力する入力端子と、高周波信号を出力する出力端子と、高周波信号を入出力する入出力端子とを有し、前記高周波信号の入出力を動作モードに応じて切換える高周波スイッチ回路であって、
   前記入出力端子と前記出力端子との間に配置され、導通時、前記入出力端子から前記出力端子へ信号を伝達するトランスファー回路を備え、
   前記トランスファー回路は、奇数個Ｋの直列に接続される単位素子を備え、各前記単位素子は、各々がソース、ドレインおよびゲートを有する第１および第２の電界効果トランジスタを備え、前記第１の電界効果トランジスタのソースおよびドレインが、前記第２の電界効果トランジスタのドレインおよびソースにそれぞれ接続され、前記第１および第２の電界効果トランジスタのゲートが共通に接続される、高周波スイッチ回路。
2. 各前記単位素子の前記第１および第２の電界効果トランジスタは、横方向拡散絶縁ゲート型電界効果トランジスタである、請求項１記載の高周波スイッチ回路。
3. 前記トランスファー回路は、さらに、
   各前記単位素子の第１および第２の電界効果トランジスタのゲートに対応して配置されるＫ個のバイアス抵抗素子を備え、各前記バイアス抵抗素子は、第１および第２の端部を有し、前記Ｋ個のバイアス抵抗素子は、第１端部および第２端部が交互に配置されるように直列に接続され、かつ各前記単位素子の第１および第２のトランジスタのゲートには、対応のバイアス抵抗素子の第１の端部が接続されかつ前記１個の出力端子に最も近い単位素子の第１および第２の電界効果トランジスタに対して設けられるバイアス抵抗素子は、第２の端部が前記トランスファー回路の導通／非導通を制御する制御信号を入力する第１の制御信号入力端子に接続される、請求項１または２に記載の高周波スイッチ回路。
4. 前記入出力端子と前記入力端子との間に配置され、導通時、前記入力端子から前記入出力端子へ信号を伝達する第２のトランスファー回路をさらに備え、
   前記第２のトランスファー回路は、複数の直列に接続される第３の電界効果トランジスタで構成され、前記第３の電界効果トランジスタのゲートに対応して配置されるバイアス抵抗は５０ｋΩであり、
   前記Ｋ個のバイアス抵抗素子の抵抗値は、５０／Ｋ ｋΩに設定される、請求項３記載の高周波スイッチ回路。
5. 前記１個の入力端子と基準電位ノードとの間に直列に接続される前記Ｋよりも数の大きなＭ個の電界効果トランジスタを含むトランジスタ群をさらに備え、前記トランジスタ群の電界効果トランジスタのしきい値電圧の絶対値は、各前記単位素子の第１および第２の電界効果トランジスタのしきい値電圧の絶対値よりも大きい、請求項１から４のいずれかに記載の高周波スイッチ回路。
6. 前記トランスファー回路と前記トランジスタ群の導通を制御する第１の制御信号を入力する第１の制御信号入力端子と、
   前記入力端子に結合される第１の入力バイアス抵抗素子と、
   前記出力端子に接続される出力バイアス抵抗素子とをさらに備え、
   前記第１および第２の制御信号は同相で動作モードに応じてその電圧レベルが設定され、前記第２および第３の制御信号は前記動作モードに応じて逆相の電圧レベルに設定され、前記第２および第３の制御信号の振幅は、前記第１の制御信号の振幅よりも小さい、請求項５記載の高周波スイッチ回路。

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