JP2000223902A

JP2000223902A - スイッチ回路装置

Info

Publication number: JP2000223902A
Application number: JP11026650A
Authority: JP
Inventors: Tsutomu Yamaguchi; 勤山口; Tetsuo Sawai; 徹郎澤井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-02-03
Filing date: 1999-02-03
Publication date: 2000-08-11
Anticipated expiration: 2019-02-03
Also published as: JP3426993B2

Abstract

(57)【要約】【課題】耐電力の向上および低電圧動作での高出力化
が可能なスイッチ回路装置を提供することである。【解決手段】端子ＡＮＴにつながるノードＰｔａと端
子ＴＸにつながるＰｔｘとの間にＦＥＴ１０が接続さ
れ、端子ＡＮＴにつながるノードＰｒａと端子ＲＸにつ
ながるノードＰｒｘとの間にＦＥＴ２０が接続される。
ＦＥＴ１０のゲートＰｔｇとノードＰｔａとの間に付加
容量７０が接続され、ＦＥＴ２０のゲートＰｒｇとノー
ドＰｒａとの間に付加容量８０が接続される。ＦＥＴ１
０，２０のゲートには互いに相補な制御信号Ｖｃ１，Ｖ
ｃ２が印加される。ノードＰｔｘは高抵抗５０を介して
バイアス端子ＢＴに接続され、ノードＰｒｘは高抵抗６
０を介してバイアス端子ＢＲに接続される。バイアス端
子ＢＴ，ＢＲにはそれぞれ高レベルの電圧Ｖ_highが与え
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタからなるスイッチ回路装置に関する。

【０００２】

【従来の技術】例えば、マイクロ波通信システムの送受
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のＭＥＳＦＥＴ（金属−半導体電界効果トランジス
タ；以下、ＦＥＴと略記する）からなるスイッチ回路装
置が用いられる。

【０００３】図９は従来のスイッチ回路装置を用いた送
受信装置の一例を示す図である。図９において、スイッ
チ回路装置２００は２つのＦＥＴ１０，２０を含む。Ｆ
ＥＴ１０は端子ＡＮＴと端子ＴＸとの間に接続され、Ｆ
ＥＴ２０は端子ＡＮＴと端子ＲＸとの間に接続されてい
る。端子ＡＮＴにはアンテナ２１０が接続され、端子Ｔ
Ｘには送信機３００が接続され、端子ＲＸには受信機４
００が接続されている。

【０００４】送信時には、ＦＥＴ１０がオンし、ＦＥＴ
２０がオフする。それにより、送信機３００からの送信
信号がアンテナ２１０から送信される。受信時には、Ｆ
ＥＴ１０がオフし、ＦＥＴ２０がオンする。それによ
り、アンテナ２１０により受信された受信信号が受信機
４００に伝送される。

【０００５】図１０は図９のスイッチ回路装置２００の
構成を示す回路図である。図１０のスイッチ回路装置２
００においては、端子ＡＮＴにつながるノードＰｔａと
端子ＴＸにつながるノードＰｔｘとの間にＦＥＴ１０が
接続されている。また、端子ＡＮＴにつながるノードＰ
ｒａと端子ＲＸにつながるノードＰｒｘとの間にＦＥＴ
２０が接続されている。ＦＥＴ１０のソース・ドレイン
間およびＦＥＴ２０のソース・ドレイン間にはそれぞれ
抵抗Ｒｅｑが接続されている。

【０００６】ＦＥＴ１０，２０のゲートにはそれぞれ抵
抗を介して互いに相補な制御信号Ｖｃ１，Ｖｃ２が印加
される。制御信号Ｖｃ１は、高レベルの電圧Ｖ_highと低
レベルの電圧Ｖ_lowとに変化する。制御信号Ｖｃ２は、
制御信号Ｖｃ１と相補的に低レベルの電圧Ｖ_lowと高レ
ベルの電圧Ｖ_highとに変化する。

【０００７】例えば、制御信号Ｖｃ１が高レベルの電圧
Ｖ_highになり、制御信号Ｖｃ２が低レベルの電圧Ｖ_low
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。ＦＥＴ２０のソース・ドレイン間に高抵抗Ｒｅｑが
接続されているので、オフ状態のＦＥＴ２０に接続され
る端子ＲＸの電位が端子ＡＮＴの電位と等しくなる。そ
のため、ノードＰｔａ，Ｐｔｘ，Ｐｒａ，Ｐｒｘの電位
はいずれもＶ_high−Ｖ_biに保たれる。ここで、Ｖ_biはＦ
ＥＴ１０，２０のビルトイン電圧（障壁電圧）であり、
Ｖ_bi≧０である。

【０００８】この場合、スイッチ回路装置２００のＦＥ
Ｔ２０のオフ状態を保つ条件は次式で与えられる。

【０００９】２（Ｖ_high−Ｖ_low＋Ｖ_p−Ｖ_bi）≧Ｖ_rf …（Ｃ１）Ｖ_highは高レベルの電圧、Ｖ_lowは低レベルの電圧であ
り、Ｖ_high≧Ｖ_lowである。Ｖ_pはＦＥＴ１０，２０の
ピンチオフ電圧、Ｖ_biはＦＥＴ１０，２０のビルトイン
電圧（≧０）、Ｖ_rfは信号振幅（≧０）である。

【００１０】最大許容信号振幅をＶ_rfmと表記すると、
式（Ｃ１）は次式のようになる。Ｖ_rfm＝２（Ｖ_high−Ｖ_low＋Ｖ_p−Ｖ_bi） …（Ｃ２）ここで、端子ＴＸには抵抗値Ｒの内部抵抗を有する電源
が接続され、端子ＡＮＴには抵抗値Ｒの負荷抵抗が接続
されるものとする。この場合、電源の内部抵抗および負
荷抵抗で消費される電力Ｐは次式で与えられる。

【００１１】Ｐ＝ｎ²（Ｖ_rf）²／（２Ｒ） …（Ｃ３）ここで、ｎはＦＥＴ１０，２０の接続段数であり、図１
０の例ではｎ＝１である。

【００１２】ＦＥＴ２０のオフ状態を維持できるオン側
のＦＥＴ１０の最大電力（耐電力）Ｐ_hは式（Ｃ２），
（Ｃ３）より、Ｖ_rf＝Ｖ_rfmとして次式で与えられる。

【００１３】Ｐ_h＝ｎ²（Ｖ_rfm）²／（２Ｒ）＝４ｎ²（Ｖ_high−Ｖ_low＋Ｖ_p−Ｖ_bi）²／（２Ｒ） …（Ｃ４）

【００１４】

【発明が解決しようとする課題】携帯電話機器等で用い
られる電源電圧は低電圧化されつつあるが、電源電圧の
低下は式（Ｃ４）における電圧（Ｖ_high−Ｖ_low）の減
少に相当する。そのため、電源電圧の低下は耐電力Ｐ_h
の低下につながる。特に、ビルトイン電圧Ｖ_biの大きな
ＦＥＴを用いたスイッチ回路装置では、低電圧動作での
高出力化が困難となる。

【００１５】本発明の目的は、耐電力の向上および低電
圧動作での高出力化が可能なスイッチ回路装置を提供す
ることである。

【００１６】

【課題を解決するための手段および発明の効果】第１の
発明に係るスイッチ回路装置は、共通端子と第１の端子
との間に接続され、第１の制御信号を受けるゲート電極
を有する少なくとも１つの第１のトランジスタと、共通
端子と第２の端子との間に接続され、第１の制御信号と
相補的に変化する第２の制御信号を受けるゲート電極を
有する少なくとも１つの第２のトランジスタと、第１の
端子および第２の端子に共通端子の電圧よりも高いバイ
アス電圧を印加するバイアス印加回路とを備えたもので
ある。

【００１７】本発明に係るスイッチ回路装置において
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。

【００１８】このとき、バイアス回路により少なくとも
オフ状態の第１または第２のトランジスタに接続される
第１または第２の端子に共通端子の電圧よりも高いバイ
アス電圧が印加される。それにより、耐電力が向上し、
入出力特性の線形領域が拡大する。また、電源電圧の低
下による耐電力の低下が抑制される。したがって、低電
圧動作での高出力化が可能となる。

【００１９】オン状態の第１または第２のトランジスタ
のゲート電極に与えられる第１または第２の制御信号の
電圧をＶ_highとし、第１および第２のトランジスタのビ
ルトイン電圧をＶ_biとした場合に、バイアス電圧はＶ
_high−Ｖ_biよりも高いことが好ましい。それにより、オ
ン状態の第１または第２のトランジスタのビルトイン電
圧による耐電力の低下が抑制される。

【００２０】バイアス電圧は、オン状態の第１または第
２のトランジスタのゲート電極に与えられる第１または
第２の制御信号の電圧に等しくてもよい。この場合、オ
ン状態の第１または第２のトランジスタのビルトイン電
圧による耐電力の低下が十分に抑制される。

【００２１】バイアス回路は、バイアス電圧を受けるバ
イアスノードと第１の端子との間に接続された第１の抵
抗と、バイアス電圧を受けるバイアスノードと第２の端
子との間に接続された第２の抵抗とを含んでもよい。

【００２２】この場合、バイアスノードのバイアス電圧
が第１の抵抗を介して第１の端子に与えられ、バイアス
ノードのバイアス電圧が第２の抵抗を介して第２の端子
に与えられる。

【００２３】バイアス回路は、バイアス電圧を受けるバ
イアスノードと第１の端子との間に接続され、第１のト
ランジスタのオフ時にオン状態になる第３のトランジス
タと、バイアス電圧を受けるバイアスノードと第２の端
子との間に接続され、第２のトランジスタのオフ時にオ
ン状態になる第４のトランジスタとを含んでもよい。

【００２４】この場合、第１のトランジスタのオフ時に
バイアスノードのバイアス電圧が第３のトランジスタを
介して第１の端子に与えられ、第２のトランジスタのオ
フ時にバイアスノードの電圧が第４のトランジスタを介
して第２の端子に与えられる。

【００２５】第１のトランジスタのゲート電極と共通端
子との間に接続された第１の付加容量と、第２のトラン
ジスタのゲート電極と共通端子との間に接続された第２
の付加容量とをさらに備えてもよい。

【００２６】この場合、第１のトランジスタのオフ時
に、第１のトランジスタのオフ状態を保ちつつ第１の端
子の電圧を共通端子の電圧よりも高く維持することがで
きる。また、第２のトランジスタのオフ時に、第２のト
ランジスタのオフ状態を保ちつつ第２の端子の電圧を共
通端子の電圧よりも高く維持することができる。

【００２７】第１のトランジスタは共通端子と第１の端
子との間に複数段に接続され、第２のトランジスタは共
通端子と第２の端子との間に複数段に接続され、バイア
ス回路は、第１の端子および複数段の第１のトランジス
タ間のノードのうち少なくとも１つにバイアス電圧を印
加し、第２の端子および複数段の第２のトランジスタ間
のノードのうち少なくとも１つにバイアス電圧を印加し
てもよい。この場合、さらに高出力化を図ることが可能
となる。

【００２８】第１のトランジスタは複数のゲート電極を
有する第１のマルチゲート型トランジスタであり、第１
のマルチゲート型トランジスタの複数のゲート電極下の
動作層間に低抵抗領域が設けられ、第２のトランジスタ
は複数のゲート電極を有する第２のマルチゲート型トラ
ンジスタであり、第２のマルチゲート型トランジスタの
複数のゲート電極下の動作層間に低抵抗領域が設けら
れ、バイアス回路は、第１の端子および第１のマルチゲ
ート型トランジスタの低抵抗領域のうち少なくとも１つ
にバイアス電圧を印加し、第２の端子および第２のマル
チゲート型トランジスタの低抵抗領域のうち少なくとも
１つにバイアス電圧を印加してもよい。この場合、さら
に高出力化および小型化を図ることができる。

【００２９】第２の発明に係るスイッチ回路装置は、共
通端子と第１の端子との間に接続され、第１の制御信号
を受けるゲート電極を有する少なくとも１つの第１のト
ランジスタと、共通端子と第２の端子との間に接続さ
れ、第１の制御信号と相補的に変化する第２の制御信号
を受けるゲート電極を有する少なくとも１つの第２のト
ランジスタと、第１の端子および第２の端子に第１のバ
イアス電圧を印加する第１のバイアス回路と、共通端子
に第２のバイアス電圧を印加する第２のバイアス回路と
を備え、オン状態の第１または第２のトランジスタのゲ
ート電極に与えられる第１または第２の制御信号の電圧
をＶ_highとし、オフ状態の第１または第２のトランジス
タのゲート電極に与えられる第１または第２の制御信号
の電圧をＶ _lowとし、第１および第２のトランジスタの
ビルトイン電圧をＶ_biとした場合に、第１のバイアス電
圧はＶ_high−Ｖ_biよりも高くかつ第２のバイアス電圧よ
りも高く、第２のバイアス電圧はＶ_highよりも低くかつ
Ｖ_lowよりも高いことを特徴とするものである。

【００３０】本発明に係るスイッチ回路装置において
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。

【００３１】このとき、第１のバイアス回路により第１
の端子および第２の端子にＶ_high−Ｖ_biよりも高くかつ
第２のバイアス電圧よりも高い第１のバイアス電圧が印
加され、第２のバイアス回路により共通端子にＶ_highよ
りも低くかつＶ_lowよりも高い第２のバイアス電圧が印
加される。

【００３２】第２のバイアス電圧がＶ_high−Ｖ_biよりも
低い場合には、オン状態の第１または第２のトランジス
タのオン抵抗が低くなり、第２のバイアス回路がない場
合と比較してスイッチ回路装置の挿入損失が低減され
る。また、第１のバイアス回路がない場合と比較して電
源電圧の低下による耐電力の低下が抑制される。第２の
バイアス電圧がＶ_high−Ｖ_biよりも高い場合には、耐電
力が向上し、入出力特性の線形領域が拡大する。したが
って、低電圧動作での高出力化が可能となる。

【００３３】

【発明の実施の形態】（１）第１の実施例図１は本発明の第１の実施例によるスイッチ回路装置の
構成を示す回路図である。

【００３４】図１のスイッチ回路装置１００において、
端子ＡＮＴにつながるノードＰｔａと端子ＴＸにつなが
るノードＰｔｘとの間にＦＥＴ１０が接続されている。
また、端子ＡＮＴにつながるノードＰｒａと端子ＲＸに
つながるノードＰｒｘとの間にＦＥＴ２０が接続されて
いる。

【００３５】ＦＥＴ１０のゲートＰｔｇとノードＰｔａ
との間に付加容量７０が接続されている。また、ＦＥＴ
２０のゲートＰｒｇとノードＰｒａとの間に付加容量８
０が接続されている。付加容量７０，８０の容量値はそ
れぞれＣ_dである。この容量値Ｃ_dには、後述するよう
にＦＥＴ１０，２０のソースおよびドレインに印加され
るバイアスの非対称により生じるゲートＰｔｇとノード
Ｐｔａとの間の容量の増加分およびゲートＰｒｇとノー
ドＰｒａとの間の容量の増加分がそれぞれ含まれる。

【００３６】ＦＥＴ１０，２０のゲートにはそれぞれ抵
抗を介して互いに相補な制御信号Ｖｃ１，Ｖｃ２が印加
される。制御信号Ｖｃ１は、高レベルの電圧Ｖ_highと低
レベルの電圧Ｖ_lowとに変化する。制御信号Ｖｃ２は、
制御信号Ｖｃ１と相補的に低レベルの電圧Ｖ_lowと高レ
ベルの電圧Ｖ_highとに変化する。

【００３７】ノードＰｔｘは、高抵抗５０を介してバイ
アス端子ＢＴに接続されている。また、ノードＰｒｘ
は、高抵抗６０を介してバイアス端子ＢＲに接続されて
いる。バイアス端子ＢＴ，ＢＲには、バイアス電圧とし
てそれぞれ高レベルの電圧Ｖ_hi _ghが与えられる。なお、
高抵抗５０，６０の抵抗値は、例えば５ｋΩ程度である
が、これに限定されない。高抵抗５０およびバイアス端
子ＢＴがバイアス回路１１０を構成し、高抵抗６０およ
びバイアス端子ＢＲがバイアス回路１２０を構成する。

【００３８】例えば、制御信号Ｖｃ１が高レベルの電圧
Ｖ_highになり、制御信号Ｖｃ２が低レベルの電圧Ｖ_low
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。このとき、ノードＰｒａの電位はＶ_high−Ｖ_biに保
たれる。Ｖ_biはＦＥＴ１０，２０のビルトイン電圧であ
り、Ｖ_bi≧０である。一方、ノードＰｒｘの電位はバイ
アス回路１２０により高レベルの電圧Ｖ_highにプルアッ
プされる。これにより、ＦＥＴ２０のソースおよびドレ
インに印加されるバイアスが非対称になり、空乏層の拡
大によりＦＥＴ２０のゲートＰｒｇとノードＰｒａとの
間の容量がゲートＰｒｇとノードＰｒｘとの間の容量に
比べて増加する。

【００３９】逆に、制御信号Ｖｃ１が低レベルの電圧Ｖ
_lowになり、制御信号Ｖｃ２が高レベルの電圧Ｖ_highに
なると、ＦＥＴ１０がオフし、ＦＥＴ２０がオンする。
このとき、ノードＰｔａの電位はＶ_high−Ｖ_biに保たれ
る。一方、ノードＰｔｘの電位はバイアス回路１１０に
より高レベルの電圧Ｖ_highにプルアップされる。これに
より、ＦＥＴ１０のソースおよびドレインに印加される
バイアスが非対称になり、空乏層の拡大によりＦＥＴ１
０のゲートＰｔｇとノードＰｔａとの間の容量がゲート
ＰｔｇとノードＰｔｘとの間の容量に比べて増加する。

【００４０】図２は図１のスイッチ回路装置の等価回路
図である。図２の等価回路図では、ＦＥＴ１０がオン
し、ＦＥＴ２０がオフしている場合が示される。すなわ
ち、制御信号Ｖｃ１が高レベルの電圧Ｖ_highとなり、制
御信号Ｖｃ２が低レベルの電圧Ｖ_lowとなっている。

【００４１】Ｃ_offはＦＥＴ１０，２０のオフ容量値で
あり、Ｃ_dは上記の付加容量７０，８０の容量値であ
る。ノードＰｒａとＦＥＴ２０のゲートＰｒｇとの間に
Ｃ_off＋Ｃ_dが接続され、ゲートＰｒｇとノードＰｒｘ
との間にＣ_offが接続されている。

【００４２】この場合、ノードＰｒａの電位はＶ_high−
Ｖ_biに保たれる。一方、ノードＰｒｘの電位はバイアス
回路１２０によりＶ_highに保たれる。

【００４３】この場合、ノードＰｒａとゲートＰｒｇと
の間のオフ状態を保つ条件は次式で与えられる。

【００４４】Ｖ_high−Ｖ_low＋Ｖ_p−Ｖ_bi≧Ｖ_rf1 …（Ａ１）Ｖ_pはＦＥＴ１０，２０のピンチオフ電圧であり、Ｖ
_rf1はノードＰｒａとゲートＰｒｇとの間に加わる信号
振幅であり、Ｖ_rf1≧０である。

【００４５】ここで、ノードＰｒｘとゲートＰｒｇとの
間の最大許容信号振幅をＶ_rf1mと表記すると、式（Ａ
１）は次式のようになる。

【００４６】Ｖ_rf1m＝Ｖ_high−Ｖ_low＋Ｖ_p−Ｖ_bi＝Ｖ_h−Ｖ_bi …（Ａ２）ただし、Ｖ_high−Ｖ_low＋Ｖ_p＝Ｖ_hである。また、ゲ
ートＰｒｇとノードＰｒｘとの間のオフ状態を保つ条件
は次式で与えられる。

【００４７】Ｖ_high−Ｖ_low＋Ｖ_p≧Ｖ_rf2 …（Ａ３）Ｖ_rf2はゲートＰｒｇとノードＰｒｘとの間に加わる信
号振幅であり、Ｖ_rf2≧０である。

【００４８】ゲートＰｒｇとノードＰｒｘとの間の最大
許容信号振幅をＶ_rf2mと表記すると、式（Ａ３）は次式
のようになる。

【００４９】Ｖ_rf2m＝Ｖ_high−Ｖ_low＋Ｖ_p＝Ｖ_h …（Ａ４）また、容量による電圧分配は次式で表される。

【００５０】（Ｃ_off＋Ｃ_d）・Ｖ_rf1m＝Ｃ_off・Ｖ_rf2m …（Ａ５）最大許容信号振幅Ｖ_rf1m，Ｖ_rf2mを同時に実現するため
には、上式（Ａ２），（Ａ４），（Ａ５）より次式の条
件を満たす必要がある。

【００５１】Ｃ_d＝Ｃ_off・Ｖ_bi／（Ｖ_h−Ｖ_bi） …（Ａ６）このとき、ノードＰｒａとノードＰｒｘとの間の最大許
容信号振幅をＶ_rfmと表記すると次式が成り立つ。

【００５２】Ｖ_rfm＝Ｖ_rf1m＋Ｖ_rf2m …（Ａ７）さらに、上式（Ａ２），（Ａ４）より上式（Ａ７）は次
式のようになる。

【００５３】Ｖ_rfm＝２Ｖ_h−Ｖ_bi …（Ａ８）ここで、端子ＴＸには抵抗値Ｒの内部抵抗を有する電源
が接続され、端子ＡＮＴには抵抗値Ｒの負荷抵抗が接続
されるものとする。この場合、内部抵抗および負荷抵抗
で消費される電力Ｐは次式で与えられる。

【００５４】Ｐ＝ｎ²（Ｖ_rf）²／（２Ｒ） …（Ａ９）ここで、Ｖ_rf＝Ｖ_rf1＋Ｖ_rf2である。また、ｎはＦＥ
Ｔ１０，２０の接続段数であり、図１および図２の例で
はｎ＝１である。

【００５５】このとき、ＦＥＴ２０のオフ状態を維持で
きるオン側のＦＥＴ１０の最大電力（耐電力）Ｐ_hは、
上式（Ａ８），（Ａ９）より、ｎ＝１、Ｖ_rf＝Ｖ_rfmと
して次式で与えられる。

【００５６】上式（Ａ１０）を式（Ｃ４）と比較すると、耐電力Ｐ_h
が向上していることが分かる。

【００５７】ここで、Ｖ_high＝３［Ｖ］、Ｖ_low＝０、
Ｖ_p＝−１［Ｖ］、Ｒ＝５０［Ω］、Ｃ_d＝０．２［ｐ
Ｆ］、Ｃ_off＝０．６［ｐＦ］とする。また、ＦＥＴ１
０，２０のゲート金属としてＰｔ（白金）を用いた場
合、Ｖ_bi＝０．５［Ｖ］となる。したがって、端子ＡＮ
Ｔの電位は２．５Ｖになる。

【００５８】この場合、耐電力Ｐ_hは図１０に示した従
来のスイッチ回路装置２００では、式（Ｃ４）から９０
ｍＷとなる。一方、本実施例のスイッチ回路装置１００
では、オフ状態のＦＥＴ２０に接続される端子ＲＸの電
位が高レベルの電圧Ｖ_highにプルアップされるため、耐
電力Ｐ_hは式（Ａ１０）から約１２０ｍＷとなる。その
結果、スイッチ回路装置における入出力特性の線形領域
が拡大する。

【００５９】（２）第２の実施例図３は本発明の第２の実施例におけるスイッチ回路装置
の構成を示す回路図である。

【００６０】図３のスイッチ回路装置１０１が図１のス
イッチ回路装置１００と異なるのは次の点である。ノー
ドＰｔｘは、高抵抗５０およびＦＥＴ３０を介しバイア
ス端子ＢＴに接続されている。ノードＰｒｘは、高抵抗
６０およびＦＥＴ４０を介してバイアス端子ＢＲに接続
されている。ＦＥＴ３０のゲートには抵抗を介して制御
信号Ｖｃ２が与えられ、ＦＥＴ４０のゲートには抵抗を
介して制御信号Ｖｃ１が与えられる。バイアス端子Ｂ
Ｔ，ＢＲには、バイアス電圧としてそれぞれ高レベルの
電圧Ｖ_highが与えられる。

【００６１】高抵抗５０およびＦＥＴ３０がバイアス回
路１３０を構成し、高抵抗６０およびＦＥＴ４０がバイ
アス回路１４０を構成する。図３のスイッチ回路装置１
０１の他の部分の構成は、図１のスイッチ回路装置１０
０の構成と同様である。

【００６２】例えば、制御信号Ｖｃ１が高レベルの電圧
Ｖ_highになり、制御信号Ｖｃ２が低レベルの電圧Ｖ_low
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。同時に、ＦＥＴ３０がオフし、ＦＥＴ４０がオンす
る。それにより、バイアス回路１４０によりノードＰｒ
ｘに高レベルの電圧Ｖ_highが与えられる。

【００６３】この場合、オン状態のＦＥＴ１０のノード
Ｐｔｘにはバイアス回路１３０によるバイアス電圧が印
加されない。また、高抵抗５０が設けられているので、
高周波信号がバイアス回路１３０に侵入して制御信号Ｖ
ｃ２に雑音が発生することが防止される。それにより、
スイッチ回路装置１０１の誤動作が防止される。

【００６４】また、制御信号Ｖｃ２が低レベルの電圧Ｖ
_lowになり、制御信号Ｖｃ１が高レベルの電圧Ｖ_highに
なると、ＦＥＴ１０がオフし、ＦＥＴ２０がオンする。
同時に、ＦＥＴ３０がオンし、ＦＥＴ４０がオフする。
それにより、バイアス回路１３０によりノードＰｔｘに
高レベルの電圧Ｖ_highが与えられる。

【００６５】この場合、オン状態のＦＥＴ２０のノード
Ｐｒｘにはバイアス回路１４０によるバイアス電圧が印
加されない。また、バイアス回路１４０に高抵抗６０が
設けられているので、高周波信号がバイアス回路１４０
に侵入して制御信号Ｖｃ１に雑音が発生することが防止
される。それにより、スイッチ回路装置１０１の誤動作
が生じない。

【００６６】本実施例のスイッチ回路装置１０１におい
ても、耐電力Ｐ_hが向上し、入出力特性の線形領域が拡
大する。

【００６７】（３）第３の実施例図４は本発明の第３の実施例におけるスイッチ回路装置
の構成を示す回路図である。

【００６８】図４のスイッチ回路装置１０２において
は、ノードＰｔａとノードＰｔｂとの間にＦＥＴ１１が
接続され、ノードＰｔｂとノードＰｔｘとの間にＦＥＴ
１２が接続されている。また、ノードＰｒａとノードＰ
ｒｂとの間にＦＥＴ２１が接続され、ノードＰｒｂとノ
ードＰｒｘとの間にＦＥＴ２２が接続されている。この
ように、ＦＥＴの接続段数を２段にすることにより高出
力化が図られる。

【００６９】ＦＥＴ１１のゲートＰｔｇ１およびＦＥＴ
１２のゲートＰｔｇ２にはそれぞれ抵抗を介して制御信
号Ｖｃ１が与えられる。ＦＥＴ２１のゲートＰｒｇ１お
よびＦＥＴ２２のゲートＰｒｇ２にはそれぞれ抵抗を介
して制御信号Ｖｃ２が与えられる。ＦＥＴ１１のゲート
Ｐｔｇ１とノードＰｔａとの間に付加容量７０が接続さ
れ、ＦＥＴ２１のゲートＰｒｇ１とノードＰｒａとの間
に付加容量８０が接続されている。

【００７０】ノードＰｔｂおよびノードＰｔｘは、それ
ぞれ高抵抗５０および共通のＦＥＴ３０を介してバイア
ス端子ＢＴに接続されている。また、ノードＰｒｂおよ
びノードＰｒｘは、それぞれ高抵抗６０および共通のＦ
ＥＴ４０を介してバイアス端子ＢＲに接続されている。
ＦＥＴ３０のゲートには制御信号Ｖｃ２が与えられ、Ｆ
ＥＴ４０のゲートには制御信号Ｖｃ１が与えられる。バ
イアス端子ＢＴ，ＢＲには、バイアス電圧としてそれぞ
れ高レベルの電圧Ｖ_highが与えられる。

【００７１】２つの高抵抗５０およびＦＥＴ３０がバイ
アス回路１５０を構成し、２つの高抵抗６０およびＦＥ
Ｔ４０がバイアス回路１６０を構成する。

【００７２】例えば、制御信号Ｖｃ１が高レベルの電圧
Ｖ_highになり、制御信号Ｖｃ２が低レベルの電圧Ｖ_low
になると、ＦＥＴ１１，１２がオンし、ＦＥＴ２１，２
２がオフする。同時に、ＦＥＴ３０がオフし、ＦＥＴ４
０がオンする。それにより、ノードＰｒｂ，Ｐｒｘにバ
イアス回路１６０により高レベルの電圧Ｖ_highが与えら
れる。

【００７３】また、制御信号Ｖｃ１が低レベルの電圧Ｖ
_lowとなり、制御信号Ｖｃ２が高レベルの電圧Ｖ_highに
なると、ＦＥＴ１１，１２がオフし、ＦＥＴ２１，２２
がオンする。また、ＦＥＴ３０がオンし、ＦＥＴ４０が
オフする。それにより、ノードＰｔｂ，Ｐｔｘにバイア
ス回路１５０により高レベルの電圧Ｖ_highが与えられ
る。

【００７４】図５は図４のスイッチ回路装置１０２の等
価回路図である。図５の等価回路図では、ＦＥＴ１１，
１２がオンし、ＦＥＴ２１，２２がオフしている場合が
示される。すなわち、制御信号Ｖｃ１が高レベルの電圧
Ｖ_highとなり、制御信号Ｖｃ２が低レベルの電圧Ｖ_low
となっている。

【００７５】この場合、ノードＰｒａとゲートＰｒｇ１
との間のオフ状態を保つ条件は次式で与えられる。

【００７６】Ｖ_high−Ｖ_low＋Ｖ_p−Ｖ_bi≧Ｖ_rf1 …（Ｂ１）Ｖ_rf1はノードＰｒａとゲートＰｒｇ１との間に加わる
信号振幅（≧０）である。また、ゲートＰｒｇ１とノー
ドＰｒｂとの間のオフ状態を保つ条件は次式で与えられ
る。

【００７７】Ｖ_high−Ｖ_low＋Ｖ_p≧Ｖ_rf2 …（Ｂ２）Ｖ_rf2はゲートＰｒｇ１とノードＰｒｂとの間に加わる
信号振幅（≧０）である。さらに、ノードＰｒｂとゲー
トＰｒｇ２との間のオフ状態を保つ条件は次式で与えら
れる。

【００７８】Ｖ_high−Ｖ_low＋Ｖ_p≧Ｖ_rf3 …（Ｂ３）Ｖ_rf3はノードＰｒｂとゲートＰｒｇ２との間に加わる
信号振幅（≧０）である。また、ゲートＰｒｇ２とノー
ドＰｒｘとの間のオフ状態を保つ条件が次式で与えられ
る。

【００７９】Ｖ_high−Ｖ_low＋Ｖ_p≧Ｖ_rf4 …（Ｂ４）Ｖ_rf4はゲートＰｒｇ２とノードＰｒｘとの間に加わる
信号振幅（≧０）である。

【００８０】ノードＰｒａとゲートＰｒｇ１との間の最
大許容信号振幅をＶ_rf1mと表記し、ゲートＰｒｇ１とノ
ードＰｒｂとの間の最大許容信号振幅をＶ_rf2mと表記
し、ノードＰｒｂとゲートＰｒｇ２との間の最大許容信
号振幅をＶ_rf3mと表記し、ゲートＰｒｇ２とノードＰｒ
ｘとの間の最大許容信号振幅をＶ_rf4mと表記すると、上
式（Ｂ１），（Ｂ２），（Ｂ３），（Ｂ４）は次式のよ
うになる。

【００８１】Ｖ_rf1m＝Ｖ_high−Ｖ_low＋Ｖ_p−Ｖ_bi＝Ｖ_h−Ｖ_bi …（Ｂ５）Ｖ_rf2m＝Ｖ_high−Ｖ_low＋Ｖ_p＝Ｖ_h …（Ｂ６）Ｖ_rf3m＝Ｖ_high−Ｖ_low＋Ｖ_p＝Ｖ_h …（Ｂ７）Ｖ_rf4m＝Ｖ_high−Ｖ_low＋Ｖ_p＝Ｖ_h …（Ｂ８）また、容量による電圧分配は次式で表される。

【００８２】（Ｃ_off＋Ｃ_d）・Ｖ_rf1m＝Ｃ_off・Ｖ_rf2m ＝Ｃ_off・Ｖ_rf3m＝Ｃ_off・Ｖ_rf4m …（Ｂ９）最大許容信号振幅Ｖ_rf1m，Ｖ_rf2m，Ｖ_rf3m，Ｖ_rf4mを同
時に実現するためには、上式（Ｂ５）〜（Ｂ９）より次
式の条件を満たす必要がある。

【００８３】Ｃ_d＝Ｃ_off・Ｖ_bi／（Ｖ_h−Ｖ_bi） …（Ｂ１０）このとき、ノードＰｒａとノードＰｒｘとの間の最大許
容信号振幅Ｖ_rfmは次式で表される。

【００８４】Ｖ_rfm＝Ｖ_rf1m＋Ｖ_rf2m＋Ｖ_rf3m＋Ｖ_rf4m …（Ｂ１１）さらに、上式（Ｂ５）〜（Ｂ８）より上式（Ｂ１１）は
次式のようになる。

【００８５】Ｖ_rfm＝４Ｖ_h−Ｖ_bi …（Ｂ１２）このとき、式（Ａ１０）より耐電力Ｐ_hは次式で表され
る。

【００８６】Ｐ_h＝（Ｖ_rfm）²／（２Ｒ）＝（２Ｖ_h−Ｖ_bi）²／（２Ｒ） …（Ｂ１３）上式（Ｂ１３）をさらに一般化すればＦＥＴの接続段数
がｎの場合の耐電力Ｐ _hは次式のようになる。

【００８７】Ｐ_h＝（２ｎＶ_h−Ｖ_bi）²／（２Ｒ） …（Ｂ１４）従来のスイッチ回路装置の耐電力Ｐ_hは上記のように次
式のようになる。

【００８８】Ｐ_h＝（２ｎ）²・（Ｖ_h−Ｖ_bi）²／（２Ｒ） …（Ｃ４）上式（Ｂ１４），（Ｃ４）より、本実施例のスイッチ回
路装置と従来のスイッチ回路装置とにおける耐電力の差
ΔＰ_hは次式で与えられる。

【００８９】 ΔＰ_h＝｛４ｎＶ_h−（２ｎ＋１）Ｖ_bi｝｛（２ｎ−１）Ｖ_bi｝／（２Ｒ） …（Ｂ１５）ここで、Ｖ_high＝３［Ｖ］、Ｖ_low＝０、Ｖ_p＝−１
［Ｖ］、ｎ＝２、Ｒ＝５０［Ω］、Ｃ_d＝０．２［ｐ
Ｆ］、Ｃ_off＝０．６［ｐＦ］、とする。また、ＦＥＴ
１１，１２，２１，２２のゲート金属としてＰｔを用い
た場合、Ｖ_bi＝０．５［Ｖ］程度となる。

【００９０】この場合、従来のスイッチ回路装置におけ
る耐電力Ｐ_hは、式（Ｃ４）より３６０ｍＷとなる。こ
れに対して、本実施例のスイッチ回路装置１０２におけ
る耐電力Ｐ_hは、式（Ｂ１４）より約５６０ｍＷにな
る。その結果、スイッチ回路装置１０２の出力信号の線
形領域が拡大する。

【００９１】また、Ｖ_high＝２［Ｖ］、Ｖ_low＝０、Ｖ
_p＝−１［Ｖ］、Ｖ_bi＝０．５［Ｖ］、ｎ＝２、Ｒ＝５
０［Ω］、Ｃ_d＝０．２［ｐＦ］、Ｃ_off＝０．６［ｐ
Ｆ］とする。

【００９２】この場合、従来のスイッチ回路装置におけ
る耐電力Ｐ_hは、式（Ｃ４）より４０ｍＷとなる。これ
に対して、本実施例のスイッチ回路装置１０２における
耐電力Ｐ_hは、式（Ｂ１４）より１２２．５ｍＷとな
る。このように、本実施例のスイッチ回路装置１０２に
よれば、従来のスイッチ回路装置の３倍以上の耐電力が
得られる。その結果、制御信号Ｖｃ１，Ｖｃ２の電圧が
低くても耐電力の低下を抑制することができる。

【００９３】また、本実施例のスイッチ回路装置１０２
は、ビルトイン電圧Ｖ_biの大きなＦＥＴを用いた場合に
おいても高出力化が可能となる。

【００９４】（４）第４の実施例図６は本発明の第４の実施例におけるスイッチ回路装置
の構成を示す回路図である。

【００９５】図６のスイッチ回路装置１０３において
は、マルチゲート型ＦＥＴとしてデュアルゲート型ＦＥ
Ｔ１０ａ，２０ａが用いられている。ノードＰｔａとノ
ードＰｔｘとの間に２つのゲートＰｔｇ１，Ｐｔｇ２を
有するデュアルゲート型ＦＥＴ１０ａが接続されてい
る。また、ノードＰｒａとノードＰｒｘとの間に２つの
ゲートＰｒｇ１，Ｐｒｇ２を有するデュアルゲート型Ｆ
ＥＴ２０ａが接続されている。このように、デュアルゲ
ート型ＦＥＴ１０ａ，２０ａを用いることにより小型化
および高出力化が図られる。

【００９６】ＦＥＴ１０ａのゲートＰｔｇ１，Ｐｔｇ２
にはそれぞれ抵抗を介して制御信号Ｖｃ１が与えられ
る。ＦＥＴ２０ａのゲートＴｒｇ１，Ｔｒｇ２にはそれ
ぞれ抵抗を介して制御信号Ｖｃ２が与えられる。ＦＥＴ
１０ａのゲートＰｔｇ１とノードＰｔａとの間に付加容
量７０が接続され、ＦＥＴ２０ａのゲートＰｒｇ１とノ
ードＰｒａとの間に付加容量８０が接続されている。

【００９７】ＦＥＴ１０ａのゲートＰｔｇ１，Ｐｔｇ２
間には低抵抗領域ＲＮ＋が設けられている。この低抵抗
領域ＲＮ＋およびノードＰｔｘは、それぞれ高抵抗５０
および共通のＦＥＴ３０を介してバイアス端子ＢＴに接
続されている。また、ＦＥＴ２０ａのゲートＰｒｇ１，
Ｐｒｇ２間には低抵抗領域ＲＮ＋が設けられている。こ
の低抵抗領域ＲＮ＋およびノードＰｒｘは、それぞれ高
抵抗６０および共通のＦＥＴ４０を介してバイアス端子
ＢＲに接続されている。本実施例のスイッチ回路装置１
０３の他の部分の構成は、図４のスイッチ回路装置１０
２の構成と同様である。

【００９８】図７は図６のスイッチ回路装置１０３に用
いられるデュアルゲート型ＦＥＴの模式的断面図であ
る。

【００９９】図７に示すように、ＧａＡｓからなる基板
５００に、所定間隔を隔てて１対のＮ⁺イオン注入層５
０１，５０２が形成されている。Ｎ⁺イオン注入層５０
１，５０２上にはそれぞれオーミック電極ＯＭ１，ＯＭ
２が形成されている。１対のＮ⁺イオン注入層５０１，
５０２間の基板５００にはＮ型の動作層５０３が形成さ
れている。

【０１００】オーミック電極ＯＭ１，ＯＭ２間の動作層
５０３上には所定間隔を隔てて２つのゲート電極Ｇ１，
Ｇ２が形成されている。ゲート電極Ｇ１，Ｇ２間におけ
る基板５００にはＮ⁺イオン注入層からなる低抵抗領域
ＲＮ＋が形成されている。

【０１０１】これらのゲート電極Ｇ１，Ｇ２が図６のＦ
ＥＴ１０ａのゲートＰｔｇ１，Ｐｔｇ２およびＦＥＴ２
０ａのゲートＰｒｇ１，Ｐｒｇ２に相当する。また、オ
ーミック電極ＯＭ１，ＯＭ２が図６のＦＥＴ１０ａのノ
ードＰｔａ，ＰｔｘおよびＦＥＴ２０ａのノードＰｒ
ａ，Ｐｒｘに相当する。

【０１０２】特に、本実施例のスイッチ回路装置１０３
においては、低抵抗領域ＲＮ＋および高抵抗５０，６０
を微細化が容易なイオン注入プロセスにより形成するこ
とにより、小型化を図ることができる。

【０１０３】したがって、本実施例のスイッチ回路装置
１０３においては、耐電力Ｐ_hが向上するとともに、小
型化が可能となる。

【０１０４】（５）第５の実施例図８は本発明の第５の実施例におけるスイッチ回路装置
の構成を示す回路図である。

【０１０５】図８のスイッチ回路装置１０４が図１のス
イッチ回路装置１００と異なるのは次の点である。端子
ＡＮＴは高抵抗９０を介してバイアス端子ＢＡに接続さ
れている。バイアス端子ＢＡにはバイアス電圧Ｖ_biasが
与えられる。高抵抗９０およびバイアス端子ＢＡがバイ
アス回路１８０を構成する。

【０１０６】このバイアス電圧Ｖ_biasは、Ｖ_highよりも
低く、Ｖ_lowよりも高く、かつバイアス端子ＢＴ，ＢＲ
に与えられるバイアス電圧よりも低い。図８のスイッチ
回路装置１０４の他の部分の構成は、図１のスイッチ回
路装置１００の構成と同様である。

【０１０７】バイアス電圧Ｖ_biasがＶ_high−Ｖ_biよりも
低く、かつバイアス端子ＢＴ，ＢＲに印加されるバイア
ス電圧がバイアス電圧Ｖ_biasよりも高い場合には、バイ
アス電圧Ｖ_biasを印加しない場合（図１のスイッチ回路
装置１００）に比べて、オン状態のＦＥＴ１または２の
オン抵抗が低くなり、スイッチ回路装置１０４の挿入損
失が低減される。ただし、スイッチ回路装置１０４の耐
電力は図１のスイッチ回路装置１００の耐電力に比べて
低下する。

【０１０８】また、バイアス電圧Ｖ_biasがＶ_high−Ｖ_bi
よりも高く、かつバイアス端子ＢＴ，ＢＲに印加される
バイアス電圧がバイアス電圧Ｖ_biasよりも高い場合に
は、バイアス電圧Ｖ_biasを印加しない場合（図１のスイ
ッチ回路装置１００）に比べて、耐電力が向上する。た
だし、オン状態のＦＥＴ１または２のオン抵抗が高くな
るため、スイッチ回路装置１０４の挿入損失は図１のス
イッチ回路装置１００の挿入損失に比べて増加する。

【０１０９】本実施例のスイッチ回路装置１０４におけ
る耐電圧Ｐ_hは、上式（Ａ１０）と同様にして次式で表
される。

【０１１０】Ｐ_h＝（Ｖ_bias＋Ｖ_high−２Ｖ_low＋２Ｖ_p）²／（２Ｒ） …（Ｄ１）また、図１０の従来のスイッチ回路装置２００において
ノードＰｔａ，Ｐｒａに上記のバイアス電圧Ｖ_biasを印
加した場合には、式（Ｃ４）のＶ_high−Ｖ_biをＶ_biasで
置き換えることにより、耐電圧Ｐ_hは、次式（Ｄ２）で
表される。ただし、ｎ＝１である。

【０１１１】Ｐ_h＝（２Ｖ_bias−２Ｖ_low＋２Ｖ_p）²／（２Ｒ） …（Ｄ２）Ｖ_high＞Ｖ_biasであるので、上式（Ｄ１）において耐電
力Ｐ_hが向上していることがわかる。したがって、本実
施例のスイッチ回路装置１０４においても、第１の実施
例のスイッチ回路装置１００と同様に、耐電力Ｐ_hが向
上し、入出力特性の線形領域が拡大する。

【０１１２】なお、第１〜第５の実施例のスイッチ回路
装置１００，１０１，１０２，１０３，１０４内で高レ
ベルの電圧Ｖ_highよりも高い電源電圧を使用可能な場合
には、バイアス端子ＢＴ，ＢＲに高レベルの電圧Ｖ_high
よりも高いバイアス電圧を印加してもよい。その場合に
も、耐電力Ｐ_hの向上が図られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるスイッチ回路装
置の構成を示す回路図である。

【図２】図１のスイッチ回路装置の等価回路図である。

【図３】本発明の第２の実施例におけるスイッチ回路装
置の構成を示す回路図である。

【図４】本発明の第３の実施例におけるスイッチ回路装
置の構成を示す回路図である。

【図５】図４のスイッチ回路装置の等価回路図である。

【図６】本発明の第４の実施例におけるスイッチ回路装
置の構成を示す回路図である。

【図７】図６のスイッチ回路装置に用いられるデュアル
ゲート型ＦＥＴの模式的断面図である。

【図８】本発明の第５の実施例におけるスイッチ回路装
置の構成を示す回路図である。

【図９】従来のスイッチ回路装置を用いた送受信装置の
一例を示す図である。

【図１０】従来のスイッチ回路装置の構成を示す回路図
である。

【符号の説明】

１０，１０ａ，１１，１２，２０，２０ａ，２１，２
２，３０，４０ＦＥＴ５０，６０，９０高抵抗７０，８０付加容量１１０，１２０，１３０，１４０，１５０，１６０，１
８０バイアス回路ＢＴ，ＢＲ，ＢＡバイアス端子ＡＮＴ，ＴＸ，ＲＸ端子

フロントページの続きＦターム(参考） 5J012 BA03 5J055 AX05 AX07 AX11 AX12 AX14 AX44 AX63 BX11 CX03 CX26 DX23 DX25 DX26 DX43 DX61 DX83 EY01 EY10 EY21 EZ00 GX01 5K011 DA02 DA21 FA01 GA04 5K062 AC01 BA02 BB01 BB09 BB16 BD02

Claims

【特許請求の範囲】

【請求項１】共通端子と第１の端子との間に接続さ
れ、第１の制御信号を受けるゲート電極を有する少なく
とも１つの第１のトランジスタと、前記共通端子と第２の端子との間に接続され、前記第１
の制御信号と相補的に変化する第２の制御信号を受ける
ゲート電極を有する少なくとも１つの第２のトランジス
タと、前記第１の端子および前記第２の端子に前記共通端子の
電圧よりも高いバイアス電圧を印加するバイアス回路と
を備えたことを特徴とするスイッチ回路装置。
【請求項２】オン状態の前記第１または第２のトラン
ジスタのゲート電極に与えられる前記第１または第２の
制御信号の電圧をＶ_highとし、前記第１および第２のト
ランジスタのビルトイン電圧をＶ_biとした場合に、前記
バイアス電圧はＶ_high−Ｖ_biよりも高いことを特徴とす
る請求項１記載のスイッチ回路装置。
【請求項３】前記バイアス電圧は、オン状態の前記第
１または第２のトランジスタのゲート電極に与えられる
前記第１または第２の制御信号の電圧に等しいことを特
徴とする請求項１または２記載のスイッチ回路装置。
【請求項４】前記バイアス回路は、前記バイアス電圧を受けるバイアスノードと前記第１の
端子との間に接続された第１の抵抗と、前記バイアス電圧を受けるバイアスノードと前記第２の
端子との間に接続された第２の抵抗とを含むことを特徴
とする請求項１〜３のいずれかに記載のスイッチ回路装
置。
【請求項５】前記バイアス回路は、前記バイアス電圧を受けるバイアスノードと前記第１の
端子との間に接続され、前記第１のトランジスタのオフ
時にオン状態になる第３のトランジスタと、前記バイアス電圧を受けるバイアスノードと前記第２の
端子との間に接続され、前記第２のトランジスタのオフ
時にオン状態になる第４のトランジスタとを含むことを
特徴とする請求項１〜４のいずれかに記載のスイッチ回
路装置。
【請求項６】前記第１のトランジスタのゲート電極と
前記共通端子との間に接続された第１の付加容量と、前記第２のトランジスタのゲート電極と前記共通端子と
の間に接続された第２の付加容量とをさらに備えたこと
を特徴とする請求項１〜５のいずれかに記載のスイッチ
回路装置。
【請求項７】前記第１のトランジスタは前記共通端子
と前記第１の端子との間に複数段に接続され、前記第２
のトランジスタは前記共通端子と前記第２の端子との間
に複数段に接続され、前記バイアス回路は、前記第１の端子および前記複数段
の第１のトランジスタ間のノードのうち少なくとも１つ
に前記バイアス電圧を印加し、前記第２の端子および前
記複数段の第２のトランジスタ間のノードのうち少なく
とも１つに前記バイアス電圧を印加することを特徴とす
る請求項１〜６のいずれかに記載のスイッチ回路装置。
【請求項８】前記第１のトランジスタは複数のゲート
電極を有する第１のマルチゲート型トランジスタであ
り、前記第１のマルチゲート型トランジスタの前記複数
のゲート電極下の動作層間に低抵抗領域が設けられ、前記第２のトランジスタは複数のゲート電極を有する第
２のマルチゲート型トランジスタであり、前記第２のマ
ルチゲート型トランジスタの前記複数のゲート電極下の
動作層間に低抵抗領域が設けられ、前記バイアス回路は、前記第１の端子および前記第１の
マルチゲート型トランジスタの前記低抵抗領域のうち少
なくとも１つに前記バイアス電圧を印加し、前記第２の
端子および前記第２のマルチゲート型トランジスタの前
記低抵抗領域のうち少なくとも１つに前記バイアス電圧
を印加することを特徴とする請求項１〜６のいずれかに
記載のスイッチ回路装置。
【請求項９】共通端子と第１の端子との間に接続さ
れ、第１の制御信号を受けるゲート電極を有する少なく
とも１つの第１のトランジスタと、前記共通端子と第２の端子との間に接続され、前記第１
の制御信号と相補的に変化する第２の制御信号を受ける
ゲート電極を有する少なくとも１つの第２のトランジス
タと、前記第１の端子および前記第２の端子に第１のバイアス
電圧を印加する第１のバイアス回路と、前記共通端子に第２のバイアス電圧を印加する第２のバ
イアス回路とを備え、オン状態の前記第１または第２のトランジスタのゲート
電極に与えられる前記第１または第２の制御信号の電圧
をＶ_highとし、オフ状態の前記第１または第２のトラン
ジスタのゲート電極に与えられる前記第１または第２の
制御信号の電圧をＶ_lowとし、前記第１および第２のト
ランジスタのビルトイン電圧をＶ_biとした場合に、前記
第１のバイアス電圧はＶ_high−Ｖ_biよりも高くかつ前記
第２のバイアス電圧よりも高く、前記第２のバイアス電
圧はＶ_highよりも低くかつＶ_lowよりも高いことを特徴
とするスイッチ回路装置。