JP3426993B2 - スイッチ回路装置 - Google Patents
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- JP3426993B2 JP3426993B2 JP02665099A JP2665099A JP3426993B2 JP 3426993 B2 JP3426993 B2 JP 3426993B2 JP 02665099 A JP02665099 A JP 02665099A JP 2665099 A JP2665099 A JP 2665099A JP 3426993 B2 JP3426993 B2 JP 3426993B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタからなるスイッチ回路装置に関する。
スタからなるスイッチ回路装置に関する。
【０００２】
【従来の技術】例えば、マイクロ波通信システムの送受
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のＭＥＳＦＥＴ（金属−半導体電界効果トランジス
タ；以下、ＦＥＴと略記する）からなるスイッチ回路装
置が用いられる。
信装置には、高速なスイッチング動作が可能なＧａＡｓ
系のＭＥＳＦＥＴ（金属−半導体電界効果トランジス
タ；以下、ＦＥＴと略記する）からなるスイッチ回路装
置が用いられる。
【０００３】図９は従来のスイッチ回路装置を用いた送
受信装置の一例を示す図である。図９において、スイッ
チ回路装置２００は２つのＦＥＴ１０，２０を含む。Ｆ
ＥＴ１０は端子ＡＮＴと端子ＴＸとの間に接続され、Ｆ
ＥＴ２０は端子ＡＮＴと端子ＲＸとの間に接続されてい
る。端子ＡＮＴにはアンテナ２１０が接続され、端子Ｔ
Ｘには送信機３００が接続され、端子ＲＸには受信機４
００が接続されている。
受信装置の一例を示す図である。図９において、スイッ
チ回路装置２００は２つのＦＥＴ１０，２０を含む。Ｆ
ＥＴ１０は端子ＡＮＴと端子ＴＸとの間に接続され、Ｆ
ＥＴ２０は端子ＡＮＴと端子ＲＸとの間に接続されてい
る。端子ＡＮＴにはアンテナ２１０が接続され、端子Ｔ
Ｘには送信機３００が接続され、端子ＲＸには受信機４
００が接続されている。
【０００４】送信時には、ＦＥＴ１０がオンし、ＦＥＴ
２０がオフする。それにより、送信機３００からの送信
信号がアンテナ２１０から送信される。受信時には、Ｆ
ＥＴ１０がオフし、ＦＥＴ２０がオンする。それによ
り、アンテナ２１０により受信された受信信号が受信機
４００に伝送される。
２０がオフする。それにより、送信機３００からの送信
信号がアンテナ２１０から送信される。受信時には、Ｆ
ＥＴ１０がオフし、ＦＥＴ２０がオンする。それによ
り、アンテナ２１０により受信された受信信号が受信機
４００に伝送される。
【０００５】図１０は図９のスイッチ回路装置２００の
構成を示す回路図である。図１０のスイッチ回路装置２
００においては、端子ＡＮＴにつながるノードＰｔａと
端子ＴＸにつながるノードＰｔｘとの間にＦＥＴ１０が
接続されている。また、端子ＡＮＴにつながるノードＰ
ｒａと端子ＲＸにつながるノードＰｒｘとの間にＦＥＴ
２０が接続されている。ＦＥＴ１０のソース・ドレイン
間およびＦＥＴ２０のソース・ドレイン間にはそれぞれ
抵抗Ｒｅｑが接続されている。
構成を示す回路図である。図１０のスイッチ回路装置２
００においては、端子ＡＮＴにつながるノードＰｔａと
端子ＴＸにつながるノードＰｔｘとの間にＦＥＴ１０が
接続されている。また、端子ＡＮＴにつながるノードＰ
ｒａと端子ＲＸにつながるノードＰｒｘとの間にＦＥＴ
２０が接続されている。ＦＥＴ１０のソース・ドレイン
間およびＦＥＴ２０のソース・ドレイン間にはそれぞれ
抵抗Ｒｅｑが接続されている。
【０００６】ＦＥＴ１０，２０のゲートにはそれぞれ抵
抗を介して互いに相補な制御信号Ｖｃ１，Ｖｃ２が印加
される。制御信号Ｖｃ１は、高レベルの電圧Ｖhighと低
レベルの電圧Ｖlow とに変化する。制御信号Ｖｃ２は、
制御信号Ｖｃ１と相補的に低レベルの電圧Ｖlow と高レ
ベルの電圧Ｖhighとに変化する。
抗を介して互いに相補な制御信号Ｖｃ１，Ｖｃ２が印加
される。制御信号Ｖｃ１は、高レベルの電圧Ｖhighと低
レベルの電圧Ｖlow とに変化する。制御信号Ｖｃ２は、
制御信号Ｖｃ１と相補的に低レベルの電圧Ｖlow と高レ
ベルの電圧Ｖhighとに変化する。
【０００７】例えば、制御信号Ｖｃ１が高レベルの電圧
Ｖhighになり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。ＦＥＴ２０のソース・ドレイン間に高抵抗Ｒｅｑが
接続されているので、オフ状態のＦＥＴ２０に接続され
る端子ＲＸの電位が端子ＡＮＴの電位と等しくなる。そ
のため、ノードＰｔａ，Ｐｔｘ，Ｐｒａ，Ｐｒｘの電位
はいずれもＶhigh−Ｖbiに保たれる。ここで、ＶbiはＦ
ＥＴ１０，２０のビルトイン電圧（障壁電圧）であり、
Ｖbi≧０である。
Ｖhighになり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。ＦＥＴ２０のソース・ドレイン間に高抵抗Ｒｅｑが
接続されているので、オフ状態のＦＥＴ２０に接続され
る端子ＲＸの電位が端子ＡＮＴの電位と等しくなる。そ
のため、ノードＰｔａ，Ｐｔｘ，Ｐｒａ，Ｐｒｘの電位
はいずれもＶhigh−Ｖbiに保たれる。ここで、ＶbiはＦ
ＥＴ１０，２０のビルトイン電圧（障壁電圧）であり、
Ｖbi≧０である。
【０００８】この場合、スイッチ回路装置２００のＦＥ
Ｔ２０のオフ状態を保つ条件は次式で与えられる。
Ｔ２０のオフ状態を保つ条件は次式で与えられる。
【０００９】
２（Ｖhigh−Ｖlow ＋Ｖp −Ｖbi）≧Ｖrf …（Ｃ１）
Ｖhighは高レベルの電圧、Ｖlow は低レベルの電圧であ
り、Ｖhigh≧Ｖlow である。Ｖp はＦＥＴ１０，２０の
ピンチオフ電圧、ＶbiはＦＥＴ１０，２０のビルトイン
電圧（≧０）、Ｖrfは信号振幅（≧０）である。
り、Ｖhigh≧Ｖlow である。Ｖp はＦＥＴ１０，２０の
ピンチオフ電圧、ＶbiはＦＥＴ１０，２０のビルトイン
電圧（≧０）、Ｖrfは信号振幅（≧０）である。
【００１０】最大許容信号振幅をＶrfm と表記すると、
式（Ｃ１）は次式のようになる。 Ｖrfm ＝２（Ｖhigh−Ｖlow ＋Ｖp −Ｖbi） …（Ｃ２） ここで、端子ＴＸには抵抗値Ｒの内部抵抗を有する電源
が接続され、端子ＡＮＴには抵抗値Ｒの負荷抵抗が接続
されるものとする。この場合、電源の内部抵抗および負
荷抵抗で消費される電力Ｐは次式で与えられる。
式（Ｃ１）は次式のようになる。 Ｖrfm ＝２（Ｖhigh−Ｖlow ＋Ｖp −Ｖbi） …（Ｃ２） ここで、端子ＴＸには抵抗値Ｒの内部抵抗を有する電源
が接続され、端子ＡＮＴには抵抗値Ｒの負荷抵抗が接続
されるものとする。この場合、電源の内部抵抗および負
荷抵抗で消費される電力Ｐは次式で与えられる。
【００１１】
Ｐ＝ｎ2 （Ｖrf）2 ／（２Ｒ） …（Ｃ３）
ここで、ｎはＦＥＴ１０，２０の接続段数であり、図１
０の例ではｎ＝１である。
０の例ではｎ＝１である。
【００１２】ＦＥＴ２０のオフ状態を維持できるオン側
のＦＥＴ１０の最大電力（耐電力）Ｐh は式（Ｃ２），
（Ｃ３）より、Ｖrf＝Ｖrfm として次式で与えられる。
のＦＥＴ１０の最大電力（耐電力）Ｐh は式（Ｃ２），
（Ｃ３）より、Ｖrf＝Ｖrfm として次式で与えられる。
【００１３】
Ｐh ＝ｎ2 （Ｖrfm ）2 ／（２Ｒ）
＝４ｎ2 （Ｖhigh−Ｖlow ＋Ｖp −Ｖbi）2 ／（２Ｒ） …（Ｃ４）
【００１４】
【発明が解決しようとする課題】携帯電話機器等で用い
られる電源電圧は低電圧化されつつあるが、電源電圧の
低下は式（Ｃ４）における電圧（Ｖhigh−Ｖlow ）の減
少に相当する。そのため、電源電圧の低下は耐電力Ｐh
の低下につながる。特に、ビルトイン電圧Ｖbiの大きな
ＦＥＴを用いたスイッチ回路装置では、低電圧動作での
高出力化が困難となる。
られる電源電圧は低電圧化されつつあるが、電源電圧の
低下は式（Ｃ４）における電圧（Ｖhigh−Ｖlow ）の減
少に相当する。そのため、電源電圧の低下は耐電力Ｐh
の低下につながる。特に、ビルトイン電圧Ｖbiの大きな
ＦＥＴを用いたスイッチ回路装置では、低電圧動作での
高出力化が困難となる。
【００１５】本発明の目的は、耐電力の向上および低電
圧動作での高出力化が可能なスイッチ回路装置を提供す
ることである。
圧動作での高出力化が可能なスイッチ回路装置を提供す
ることである。
【００１６】
【課題を解決するための手段および発明の効果】第１の
発明に係るスイッチ回路装置は、共通端子と第１の端子
との間に接続され、第１の制御信号を受けるゲート電極
を有する少なくとも１つの第１のトランジスタと、共通
端子と第２の端子との間に接続され、第１の制御信号と
相補的に変化する第２の制御信号を受けるゲート電極を
有する少なくとも１つの第２のトランジスタと、第１の
端子および第２の端子に共通端子の電圧よりも高いバイ
アス電圧を印加するバイアス印加回路とを備えたもので
ある。
発明に係るスイッチ回路装置は、共通端子と第１の端子
との間に接続され、第１の制御信号を受けるゲート電極
を有する少なくとも１つの第１のトランジスタと、共通
端子と第２の端子との間に接続され、第１の制御信号と
相補的に変化する第２の制御信号を受けるゲート電極を
有する少なくとも１つの第２のトランジスタと、第１の
端子および第２の端子に共通端子の電圧よりも高いバイ
アス電圧を印加するバイアス印加回路とを備えたもので
ある。
【００１７】本発明に係るスイッチ回路装置において
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
【００１８】このとき、バイアス回路により少なくとも
オフ状態の第１または第２のトランジスタに接続される
第１または第２の端子に共通端子の電圧よりも高いバイ
アス電圧が印加される。それにより、耐電力が向上し、
入出力特性の線形領域が拡大する。また、電源電圧の低
下による耐電力の低下が抑制される。したがって、低電
圧動作での高出力化が可能となる。
オフ状態の第１または第２のトランジスタに接続される
第１または第２の端子に共通端子の電圧よりも高いバイ
アス電圧が印加される。それにより、耐電力が向上し、
入出力特性の線形領域が拡大する。また、電源電圧の低
下による耐電力の低下が抑制される。したがって、低電
圧動作での高出力化が可能となる。
【００１９】オン状態の第１または第２のトランジスタ
のゲート電極に与えられる第１または第２の制御信号の
電圧をＶhighとし、第１および第２のトランジスタのビ
ルトイン電圧をＶbiとした場合に、バイアス電圧はＶ
high−Ｖbiよりも高いことが好ましい。それにより、オ
ン状態の第１または第２のトランジスタのビルトイン電
圧による耐電力の低下が抑制される。
のゲート電極に与えられる第１または第２の制御信号の
電圧をＶhighとし、第１および第２のトランジスタのビ
ルトイン電圧をＶbiとした場合に、バイアス電圧はＶ
high−Ｖbiよりも高いことが好ましい。それにより、オ
ン状態の第１または第２のトランジスタのビルトイン電
圧による耐電力の低下が抑制される。
【００２０】バイアス電圧は、オン状態の第１または第
２のトランジスタのゲート電極に与えられる第１または
第２の制御信号の電圧に等しくてもよい。この場合、オ
ン状態の第１または第２のトランジスタのビルトイン電
圧による耐電力の低下が十分に抑制される。
２のトランジスタのゲート電極に与えられる第１または
第２の制御信号の電圧に等しくてもよい。この場合、オ
ン状態の第１または第２のトランジスタのビルトイン電
圧による耐電力の低下が十分に抑制される。
【００２１】バイアス回路は、バイアス電圧を受けるバ
イアスノードと第１の端子との間に接続された第１の抵
抗と、バイアス電圧を受けるバイアスノードと第２の端
子との間に接続された第２の抵抗とを含んでもよい。
イアスノードと第１の端子との間に接続された第１の抵
抗と、バイアス電圧を受けるバイアスノードと第２の端
子との間に接続された第２の抵抗とを含んでもよい。
【００２２】この場合、バイアスノードのバイアス電圧
が第１の抵抗を介して第１の端子に与えられ、バイアス
ノードのバイアス電圧が第２の抵抗を介して第２の端子
に与えられる。
が第１の抵抗を介して第１の端子に与えられ、バイアス
ノードのバイアス電圧が第２の抵抗を介して第２の端子
に与えられる。
【００２３】バイアス回路は、バイアス電圧を受けるバ
イアスノードと第１の端子との間に接続され、第１のト
ランジスタのオフ時にオン状態になる第３のトランジス
タと、バイアス電圧を受けるバイアスノードと第２の端
子との間に接続され、第２のトランジスタのオフ時にオ
ン状態になる第４のトランジスタとを含んでもよい。
イアスノードと第１の端子との間に接続され、第１のト
ランジスタのオフ時にオン状態になる第３のトランジス
タと、バイアス電圧を受けるバイアスノードと第２の端
子との間に接続され、第２のトランジスタのオフ時にオ
ン状態になる第４のトランジスタとを含んでもよい。
【００２４】この場合、第１のトランジスタのオフ時に
バイアスノードのバイアス電圧が第３のトランジスタを
介して第１の端子に与えられ、第２のトランジスタのオ
フ時にバイアスノードの電圧が第４のトランジスタを介
して第２の端子に与えられる。
バイアスノードのバイアス電圧が第３のトランジスタを
介して第１の端子に与えられ、第２のトランジスタのオ
フ時にバイアスノードの電圧が第４のトランジスタを介
して第２の端子に与えられる。
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】第２の発明に係るスイッチ回路装置は、共
通端子と第１の端子との間に接続され、第１の制御信号
を受けるゲート電極を有する少なくとも１つの第１のト
ランジスタと、共通端子と第２の端子との間に接続さ
れ、第１の制御信号と相補的に変化する第２の制御信号
を受けるゲート電極を有する少なくとも１つの第２のト
ランジスタと、第１の端子および第２の端子に第１のバ
イアス電圧を印加する第１のバイアス回路と、共通端子
に第２のバイアス電圧を印加する第２のバイアス回路と
を備え、オン状態の第１または第２のトランジスタのゲ
ート電極に与えられる第１または第２の制御信号の電圧
をＶhighとし、オフ状態の第１または第２のトランジス
タのゲート電極に与えられる第１または第２の制御信号
の電圧をＶ low とし、第１および第２のトランジスタの
ビルトイン電圧をＶbiとした場合に、第１のバイアス電
圧はＶhigh−Ｖbiよりも高くかつ第２のバイアス電圧よ
りも高く、第２のバイアス電圧はＶhighよりも低くかつ
Ｖlow よりも高いことを特徴とするものである。
通端子と第１の端子との間に接続され、第１の制御信号
を受けるゲート電極を有する少なくとも１つの第１のト
ランジスタと、共通端子と第２の端子との間に接続さ
れ、第１の制御信号と相補的に変化する第２の制御信号
を受けるゲート電極を有する少なくとも１つの第２のト
ランジスタと、第１の端子および第２の端子に第１のバ
イアス電圧を印加する第１のバイアス回路と、共通端子
に第２のバイアス電圧を印加する第２のバイアス回路と
を備え、オン状態の第１または第２のトランジスタのゲ
ート電極に与えられる第１または第２の制御信号の電圧
をＶhighとし、オフ状態の第１または第２のトランジス
タのゲート電極に与えられる第１または第２の制御信号
の電圧をＶ low とし、第１および第２のトランジスタの
ビルトイン電圧をＶbiとした場合に、第１のバイアス電
圧はＶhigh−Ｖbiよりも高くかつ第２のバイアス電圧よ
りも高く、第２のバイアス電圧はＶhighよりも低くかつ
Ｖlow よりも高いことを特徴とするものである。
【００３０】本発明に係るスイッチ回路装置において
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
は、第１の制御信号により第１のトランジスタがオンす
ると、第２の制御信号により第２のトランジスタがオフ
する。また、第１の制御信号により第１のトランジスタ
がオフすると、第２の制御信号により第２のトランジス
タがオンする。
【００３１】このとき、第１のバイアス回路により第１
の端子および第２の端子にＶhigh−Ｖbiよりも高くかつ
第２のバイアス電圧よりも高い第１のバイアス電圧が印
加され、第２のバイアス回路により共通端子にＶhighよ
りも低くかつＶlow よりも高い第２のバイアス電圧が印
加される。
の端子および第２の端子にＶhigh−Ｖbiよりも高くかつ
第２のバイアス電圧よりも高い第１のバイアス電圧が印
加され、第２のバイアス回路により共通端子にＶhighよ
りも低くかつＶlow よりも高い第２のバイアス電圧が印
加される。
【００３２】第２のバイアス電圧がＶhigh−Ｖbiよりも
低い場合には、オン状態の第１または第２のトランジス
タのオン抵抗が低くなり、第２のバイアス回路がない場
合と比較してスイッチ回路装置の挿入損失が低減され
る。また、第１のバイアス回路がない場合と比較して電
源電圧の低下による耐電力の低下が抑制される。第２の
バイアス電圧がＶhigh−Ｖbiよりも高い場合には、耐電
力が向上し、入出力特性の線形領域が拡大する。したが
って、低電圧動作での高出力化が可能となる。
低い場合には、オン状態の第１または第２のトランジス
タのオン抵抗が低くなり、第２のバイアス回路がない場
合と比較してスイッチ回路装置の挿入損失が低減され
る。また、第１のバイアス回路がない場合と比較して電
源電圧の低下による耐電力の低下が抑制される。第２の
バイアス電圧がＶhigh−Ｖbiよりも高い場合には、耐電
力が向上し、入出力特性の線形領域が拡大する。したが
って、低電圧動作での高出力化が可能となる。
【００３３】
【発明の実施の形態】（１）第１の実施例
図１は本発明の第１の実施例によるスイッチ回路装置の
構成を示す回路図である。
構成を示す回路図である。
【００３４】図１のスイッチ回路装置１００において、
端子ＡＮＴにつながるノードＰｔａと端子ＴＸにつなが
るノードＰｔｘとの間にＦＥＴ１０が接続されている。
また、端子ＡＮＴにつながるノードＰｒａと端子ＲＸに
つながるノードＰｒｘとの間にＦＥＴ２０が接続されて
いる。
端子ＡＮＴにつながるノードＰｔａと端子ＴＸにつなが
るノードＰｔｘとの間にＦＥＴ１０が接続されている。
また、端子ＡＮＴにつながるノードＰｒａと端子ＲＸに
つながるノードＰｒｘとの間にＦＥＴ２０が接続されて
いる。
【００３５】ＦＥＴ１０のゲートＰｔｇとノードＰｔａ
との間に付加容量７０が接続されている。また、ＦＥＴ
２０のゲートＰｒｇとノードＰｒａとの間に付加容量８
０が接続されている。付加容量７０，８０の容量値はそ
れぞれＣd である。この容量値Ｃd には、後述するよう
にＦＥＴ１０，２０のソースおよびドレインに印加され
るバイアスの非対称により生じるゲートＰｔｇとノード
Ｐｔａとの間の容量の増加分およびゲートＰｒｇとノー
ドＰｒａとの間の容量の増加分がそれぞれ含まれる。
との間に付加容量７０が接続されている。また、ＦＥＴ
２０のゲートＰｒｇとノードＰｒａとの間に付加容量８
０が接続されている。付加容量７０，８０の容量値はそ
れぞれＣd である。この容量値Ｃd には、後述するよう
にＦＥＴ１０，２０のソースおよびドレインに印加され
るバイアスの非対称により生じるゲートＰｔｇとノード
Ｐｔａとの間の容量の増加分およびゲートＰｒｇとノー
ドＰｒａとの間の容量の増加分がそれぞれ含まれる。
【００３６】ＦＥＴ１０，２０のゲートにはそれぞれ抵
抗を介して互いに相補な制御信号Ｖｃ１，Ｖｃ２が印加
される。制御信号Ｖｃ１は、高レベルの電圧Ｖhighと低
レベルの電圧Ｖlow とに変化する。制御信号Ｖｃ２は、
制御信号Ｖｃ１と相補的に低レベルの電圧Ｖlow と高レ
ベルの電圧Ｖhighとに変化する。
抗を介して互いに相補な制御信号Ｖｃ１，Ｖｃ２が印加
される。制御信号Ｖｃ１は、高レベルの電圧Ｖhighと低
レベルの電圧Ｖlow とに変化する。制御信号Ｖｃ２は、
制御信号Ｖｃ１と相補的に低レベルの電圧Ｖlow と高レ
ベルの電圧Ｖhighとに変化する。
【００３７】ノードＰｔｘは、高抵抗５０を介してバイ
アス端子ＢＴに接続されている。また、ノードＰｒｘ
は、高抵抗６０を介してバイアス端子ＢＲに接続されて
いる。バイアス端子ＢＴ，ＢＲには、バイアス電圧とし
てそれぞれ高レベルの電圧Ｖhi ghが与えられる。なお、
高抵抗５０，６０の抵抗値は、例えば５ｋΩ程度である
が、これに限定されない。高抵抗５０およびバイアス端
子ＢＴがバイアス回路１１０を構成し、高抵抗６０およ
びバイアス端子ＢＲがバイアス回路１２０を構成する。
アス端子ＢＴに接続されている。また、ノードＰｒｘ
は、高抵抗６０を介してバイアス端子ＢＲに接続されて
いる。バイアス端子ＢＴ，ＢＲには、バイアス電圧とし
てそれぞれ高レベルの電圧Ｖhi ghが与えられる。なお、
高抵抗５０，６０の抵抗値は、例えば５ｋΩ程度である
が、これに限定されない。高抵抗５０およびバイアス端
子ＢＴがバイアス回路１１０を構成し、高抵抗６０およ
びバイアス端子ＢＲがバイアス回路１２０を構成する。
【００３８】例えば、制御信号Ｖｃ１が高レベルの電圧
Ｖhighになり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。このとき、ノードＰｒａの電位はＶhigh−Ｖbiに保
たれる。ＶbiはＦＥＴ１０，２０のビルトイン電圧であ
り、Ｖbi≧０である。一方、ノードＰｒｘの電位はバイ
アス回路１２０により高レベルの電圧Ｖhighにプルアッ
プされる。これにより、ＦＥＴ２０のソースおよびドレ
インに印加されるバイアスが非対称になり、空乏層の拡
大によりＦＥＴ２０のゲートＰｒｇとノードＰｒａとの
間の容量がゲートＰｒｇとノードＰｒｘとの間の容量に
比べて増加する。
Ｖhighになり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。このとき、ノードＰｒａの電位はＶhigh−Ｖbiに保
たれる。ＶbiはＦＥＴ１０，２０のビルトイン電圧であ
り、Ｖbi≧０である。一方、ノードＰｒｘの電位はバイ
アス回路１２０により高レベルの電圧Ｖhighにプルアッ
プされる。これにより、ＦＥＴ２０のソースおよびドレ
インに印加されるバイアスが非対称になり、空乏層の拡
大によりＦＥＴ２０のゲートＰｒｇとノードＰｒａとの
間の容量がゲートＰｒｇとノードＰｒｘとの間の容量に
比べて増加する。
【００３９】逆に、制御信号Ｖｃ１が低レベルの電圧Ｖ
low になり、制御信号Ｖｃ２が高レベルの電圧Ｖhighに
なると、ＦＥＴ１０がオフし、ＦＥＴ２０がオンする。
このとき、ノードＰｔａの電位はＶhigh−Ｖbiに保たれ
る。一方、ノードＰｔｘの電位はバイアス回路１１０に
より高レベルの電圧Ｖhighにプルアップされる。これに
より、ＦＥＴ１０のソースおよびドレインに印加される
バイアスが非対称になり、空乏層の拡大によりＦＥＴ１
０のゲートＰｔｇとノードＰｔａとの間の容量がゲート
ＰｔｇとノードＰｔｘとの間の容量に比べて増加する。
low になり、制御信号Ｖｃ２が高レベルの電圧Ｖhighに
なると、ＦＥＴ１０がオフし、ＦＥＴ２０がオンする。
このとき、ノードＰｔａの電位はＶhigh−Ｖbiに保たれ
る。一方、ノードＰｔｘの電位はバイアス回路１１０に
より高レベルの電圧Ｖhighにプルアップされる。これに
より、ＦＥＴ１０のソースおよびドレインに印加される
バイアスが非対称になり、空乏層の拡大によりＦＥＴ１
０のゲートＰｔｇとノードＰｔａとの間の容量がゲート
ＰｔｇとノードＰｔｘとの間の容量に比べて増加する。
【００４０】図２は図１のスイッチ回路装置の等価回路
図である。図２の等価回路図では、ＦＥＴ１０がオン
し、ＦＥＴ２０がオフしている場合が示される。すなわ
ち、制御信号Ｖｃ１が高レベルの電圧Ｖhighとなり、制
御信号Ｖｃ２が低レベルの電圧Ｖlow となっている。
図である。図２の等価回路図では、ＦＥＴ１０がオン
し、ＦＥＴ２０がオフしている場合が示される。すなわ
ち、制御信号Ｖｃ１が高レベルの電圧Ｖhighとなり、制
御信号Ｖｃ２が低レベルの電圧Ｖlow となっている。
【００４１】Ｃoff はＦＥＴ１０，２０のオフ容量値で
あり、Ｃd は上記の付加容量７０，８０の容量値であ
る。ノードＰｒａとＦＥＴ２０のゲートＰｒｇとの間に
Ｃoff＋Ｃd が接続され、ゲートＰｒｇとノードＰｒｘ
との間にＣoff が接続されている。
あり、Ｃd は上記の付加容量７０，８０の容量値であ
る。ノードＰｒａとＦＥＴ２０のゲートＰｒｇとの間に
Ｃoff＋Ｃd が接続され、ゲートＰｒｇとノードＰｒｘ
との間にＣoff が接続されている。
【００４２】この場合、ノードＰｒａの電位はＶhigh−
Ｖbiに保たれる。一方、ノードＰｒｘの電位はバイアス
回路１２０によりＶhighに保たれる。
Ｖbiに保たれる。一方、ノードＰｒｘの電位はバイアス
回路１２０によりＶhighに保たれる。
【００４３】この場合、ノードＰｒａとゲートＰｒｇと
の間のオフ状態を保つ条件は次式で与えられる。
の間のオフ状態を保つ条件は次式で与えられる。
【００４４】
Ｖhigh−Ｖlow ＋Ｖp −Ｖbi≧Ｖrf1 …（Ａ１）
Ｖp はＦＥＴ１０，２０のピンチオフ電圧であり、Ｖ
rf1 はノードＰｒａとゲートＰｒｇとの間に加わる信号
振幅であり、Ｖrf1 ≧０である。
rf1 はノードＰｒａとゲートＰｒｇとの間に加わる信号
振幅であり、Ｖrf1 ≧０である。
【００４５】ここで、ノードＰｒｘとゲートＰｒｇとの
間の最大許容信号振幅をＶrf1mと表記すると、式（Ａ
１）は次式のようになる。
間の最大許容信号振幅をＶrf1mと表記すると、式（Ａ
１）は次式のようになる。
【００４６】
Ｖrf1m＝Ｖhigh−Ｖlow ＋Ｖp −Ｖbi＝Ｖh −Ｖbi …（Ａ２）
ただし、Ｖhigh−Ｖlow ＋Ｖp ＝Ｖh である。また、ゲ
ートＰｒｇとノードＰｒｘとの間のオフ状態を保つ条件
は次式で与えられる。
ートＰｒｇとノードＰｒｘとの間のオフ状態を保つ条件
は次式で与えられる。
【００４７】
Ｖhigh−Ｖlow ＋Ｖp ≧Ｖrf2 …（Ａ３）
Ｖrf2 はゲートＰｒｇとノードＰｒｘとの間に加わる信
号振幅であり、Ｖrf2≧０である。
号振幅であり、Ｖrf2≧０である。
【００４８】ゲートＰｒｇとノードＰｒｘとの間の最大
許容信号振幅をＶrf2mと表記すると、式（Ａ３）は次式
のようになる。
許容信号振幅をＶrf2mと表記すると、式（Ａ３）は次式
のようになる。
【００４９】
Ｖrf2m＝Ｖhigh−Ｖlow ＋Ｖp ＝Ｖh …（Ａ４）
また、容量による電圧分配は次式で表される。
【００５０】
（Ｃoff ＋Ｃd ）・Ｖrf1m＝Ｃoff ・Ｖrf2m …（Ａ５）
最大許容信号振幅Ｖrf1m，Ｖrf2mを同時に実現するため
には、上式（Ａ２），（Ａ４），（Ａ５）より次式の条
件を満たす必要がある。
には、上式（Ａ２），（Ａ４），（Ａ５）より次式の条
件を満たす必要がある。
【００５１】
Ｃd ＝Ｃoff ・Ｖbi／（Ｖh −Ｖbi） …（Ａ６）
このとき、ノードＰｒａとノードＰｒｘとの間の最大許
容信号振幅をＶrfm と表記すると次式が成り立つ。
容信号振幅をＶrfm と表記すると次式が成り立つ。
【００５２】Ｖrfm ＝Ｖrf1m＋Ｖrf2m …（Ａ７）
さらに、上式（Ａ２），（Ａ４）より上式（Ａ７）は次
式のようになる。
式のようになる。
【００５３】Ｖrfm ＝２Ｖh −Ｖbi …（Ａ８）
ここで、端子ＴＸには抵抗値Ｒの内部抵抗を有する電源
が接続され、端子ＡＮＴには抵抗値Ｒの負荷抵抗が接続
されるものとする。この場合、内部抵抗および負荷抵抗
で消費される電力Ｐは次式で与えられる。
が接続され、端子ＡＮＴには抵抗値Ｒの負荷抵抗が接続
されるものとする。この場合、内部抵抗および負荷抵抗
で消費される電力Ｐは次式で与えられる。
【００５４】
Ｐ＝ｎ2 （Ｖrf）2 ／（２Ｒ） …（Ａ９）
ここで、Ｖrf＝Ｖrf1 ＋Ｖrf2 である。また、ｎはＦＥ
Ｔ１０，２０の接続段数であり、図１および図２の例で
はｎ＝１である。
Ｔ１０，２０の接続段数であり、図１および図２の例で
はｎ＝１である。
【００５５】このとき、ＦＥＴ２０のオフ状態を維持で
きるオン側のＦＥＴ１０の最大電力（耐電力）Ｐh は、
上式（Ａ８），（Ａ９）より、ｎ＝１、Ｖrf＝Ｖrfm と
して次式で与えられる。
きるオン側のＦＥＴ１０の最大電力（耐電力）Ｐh は、
上式（Ａ８），（Ａ９）より、ｎ＝１、Ｖrf＝Ｖrfm と
して次式で与えられる。
【００５６】
上式（Ａ１０）を式（Ｃ４）と比較すると、耐電力Ｐh
が向上していることが分かる。
が向上していることが分かる。
【００５７】ここで、Ｖhigh＝３［Ｖ］、Ｖlow ＝０、
Ｖp ＝−１［Ｖ］、Ｒ＝５０［Ω］、Ｃd ＝０．２［ｐ
Ｆ］、Ｃoff ＝０．６［ｐＦ］とする。また、ＦＥＴ１
０，２０のゲート金属としてＰｔ（白金）を用いた場
合、Ｖbi＝０．５［Ｖ］となる。したがって、端子ＡＮ
Ｔの電位は２．５Ｖになる。
Ｖp ＝−１［Ｖ］、Ｒ＝５０［Ω］、Ｃd ＝０．２［ｐ
Ｆ］、Ｃoff ＝０．６［ｐＦ］とする。また、ＦＥＴ１
０，２０のゲート金属としてＰｔ（白金）を用いた場
合、Ｖbi＝０．５［Ｖ］となる。したがって、端子ＡＮ
Ｔの電位は２．５Ｖになる。
【００５８】この場合、耐電力Ｐh は図１０に示した従
来のスイッチ回路装置２００では、式（Ｃ４）から９０
ｍＷとなる。一方、本実施例のスイッチ回路装置１００
では、オフ状態のＦＥＴ２０に接続される端子ＲＸの電
位が高レベルの電圧Ｖhighにプルアップされるため、耐
電力Ｐh は式（Ａ１０）から約１２０ｍＷとなる。その
結果、スイッチ回路装置における入出力特性の線形領域
が拡大する。
来のスイッチ回路装置２００では、式（Ｃ４）から９０
ｍＷとなる。一方、本実施例のスイッチ回路装置１００
では、オフ状態のＦＥＴ２０に接続される端子ＲＸの電
位が高レベルの電圧Ｖhighにプルアップされるため、耐
電力Ｐh は式（Ａ１０）から約１２０ｍＷとなる。その
結果、スイッチ回路装置における入出力特性の線形領域
が拡大する。
【００５９】（２）第２の実施例
図３は本発明の第２の実施例におけるスイッチ回路装置
の構成を示す回路図である。
の構成を示す回路図である。
【００６０】図３のスイッチ回路装置１０１が図１のス
イッチ回路装置１００と異なるのは次の点である。ノー
ドＰｔｘは、高抵抗５０およびＦＥＴ３０を介しバイア
ス端子ＢＴに接続されている。ノードＰｒｘは、高抵抗
６０およびＦＥＴ４０を介してバイアス端子ＢＲに接続
されている。ＦＥＴ３０のゲートには抵抗を介して制御
信号Ｖｃ２が与えられ、ＦＥＴ４０のゲートには抵抗を
介して制御信号Ｖｃ１が与えられる。バイアス端子Ｂ
Ｔ，ＢＲには、バイアス電圧としてそれぞれ高レベルの
電圧Ｖhighが与えられる。
イッチ回路装置１００と異なるのは次の点である。ノー
ドＰｔｘは、高抵抗５０およびＦＥＴ３０を介しバイア
ス端子ＢＴに接続されている。ノードＰｒｘは、高抵抗
６０およびＦＥＴ４０を介してバイアス端子ＢＲに接続
されている。ＦＥＴ３０のゲートには抵抗を介して制御
信号Ｖｃ２が与えられ、ＦＥＴ４０のゲートには抵抗を
介して制御信号Ｖｃ１が与えられる。バイアス端子Ｂ
Ｔ，ＢＲには、バイアス電圧としてそれぞれ高レベルの
電圧Ｖhighが与えられる。
【００６１】高抵抗５０およびＦＥＴ３０がバイアス回
路１３０を構成し、高抵抗６０およびＦＥＴ４０がバイ
アス回路１４０を構成する。図３のスイッチ回路装置１
０１の他の部分の構成は、図１のスイッチ回路装置１０
０の構成と同様である。
路１３０を構成し、高抵抗６０およびＦＥＴ４０がバイ
アス回路１４０を構成する。図３のスイッチ回路装置１
０１の他の部分の構成は、図１のスイッチ回路装置１０
０の構成と同様である。
【００６２】例えば、制御信号Ｖｃ１が高レベルの電圧
Ｖhighになり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。同時に、ＦＥＴ３０がオフし、ＦＥＴ４０がオンす
る。それにより、バイアス回路１４０によりノードＰｒ
ｘに高レベルの電圧Ｖhighが与えられる。
Ｖhighになり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
になると、ＦＥＴ１０がオンし、ＦＥＴ２０がオフす
る。同時に、ＦＥＴ３０がオフし、ＦＥＴ４０がオンす
る。それにより、バイアス回路１４０によりノードＰｒ
ｘに高レベルの電圧Ｖhighが与えられる。
【００６３】この場合、オン状態のＦＥＴ１０のノード
Ｐｔｘにはバイアス回路１３０によるバイアス電圧が印
加されない。また、高抵抗５０が設けられているので、
高周波信号がバイアス回路１３０に侵入して制御信号Ｖ
ｃ２に雑音が発生することが防止される。それにより、
スイッチ回路装置１０１の誤動作が防止される。
Ｐｔｘにはバイアス回路１３０によるバイアス電圧が印
加されない。また、高抵抗５０が設けられているので、
高周波信号がバイアス回路１３０に侵入して制御信号Ｖ
ｃ２に雑音が発生することが防止される。それにより、
スイッチ回路装置１０１の誤動作が防止される。
【００６４】また、制御信号Ｖｃ２が低レベルの電圧Ｖ
low になり、制御信号Ｖｃ１が高レベルの電圧Ｖhighに
なると、ＦＥＴ１０がオフし、ＦＥＴ２０がオンする。
同時に、ＦＥＴ３０がオンし、ＦＥＴ４０がオフする。
それにより、バイアス回路１３０によりノードＰｔｘに
高レベルの電圧Ｖhighが与えられる。
low になり、制御信号Ｖｃ１が高レベルの電圧Ｖhighに
なると、ＦＥＴ１０がオフし、ＦＥＴ２０がオンする。
同時に、ＦＥＴ３０がオンし、ＦＥＴ４０がオフする。
それにより、バイアス回路１３０によりノードＰｔｘに
高レベルの電圧Ｖhighが与えられる。
【００６５】この場合、オン状態のＦＥＴ２０のノード
Ｐｒｘにはバイアス回路１４０によるバイアス電圧が印
加されない。また、バイアス回路１４０に高抵抗６０が
設けられているので、高周波信号がバイアス回路１４０
に侵入して制御信号Ｖｃ１に雑音が発生することが防止
される。それにより、スイッチ回路装置１０１の誤動作
が生じない。
Ｐｒｘにはバイアス回路１４０によるバイアス電圧が印
加されない。また、バイアス回路１４０に高抵抗６０が
設けられているので、高周波信号がバイアス回路１４０
に侵入して制御信号Ｖｃ１に雑音が発生することが防止
される。それにより、スイッチ回路装置１０１の誤動作
が生じない。
【００６６】本実施例のスイッチ回路装置１０１におい
ても、耐電力Ｐh が向上し、入出力特性の線形領域が拡
大する。
ても、耐電力Ｐh が向上し、入出力特性の線形領域が拡
大する。
【００６７】（３）第３の実施例
図４は本発明の第３の実施例におけるスイッチ回路装置
の構成を示す回路図である。
の構成を示す回路図である。
【００６８】図４のスイッチ回路装置１０２において
は、ノードＰｔａとノードＰｔｂとの間にＦＥＴ１１が
接続され、ノードＰｔｂとノードＰｔｘとの間にＦＥＴ
１２が接続されている。また、ノードＰｒａとノードＰ
ｒｂとの間にＦＥＴ２１が接続され、ノードＰｒｂとノ
ードＰｒｘとの間にＦＥＴ２２が接続されている。この
ように、ＦＥＴの接続段数を２段にすることにより高出
力化が図られる。
は、ノードＰｔａとノードＰｔｂとの間にＦＥＴ１１が
接続され、ノードＰｔｂとノードＰｔｘとの間にＦＥＴ
１２が接続されている。また、ノードＰｒａとノードＰ
ｒｂとの間にＦＥＴ２１が接続され、ノードＰｒｂとノ
ードＰｒｘとの間にＦＥＴ２２が接続されている。この
ように、ＦＥＴの接続段数を２段にすることにより高出
力化が図られる。
【００６９】ＦＥＴ１１のゲートＰｔｇ１およびＦＥＴ
１２のゲートＰｔｇ２にはそれぞれ抵抗を介して制御信
号Ｖｃ１が与えられる。ＦＥＴ２１のゲートＰｒｇ１お
よびＦＥＴ２２のゲートＰｒｇ２にはそれぞれ抵抗を介
して制御信号Ｖｃ２が与えられる。ＦＥＴ１１のゲート
Ｐｔｇ１とノードＰｔａとの間に付加容量７０が接続さ
れ、ＦＥＴ２１のゲートＰｒｇ１とノードＰｒａとの間
に付加容量８０が接続されている。
１２のゲートＰｔｇ２にはそれぞれ抵抗を介して制御信
号Ｖｃ１が与えられる。ＦＥＴ２１のゲートＰｒｇ１お
よびＦＥＴ２２のゲートＰｒｇ２にはそれぞれ抵抗を介
して制御信号Ｖｃ２が与えられる。ＦＥＴ１１のゲート
Ｐｔｇ１とノードＰｔａとの間に付加容量７０が接続さ
れ、ＦＥＴ２１のゲートＰｒｇ１とノードＰｒａとの間
に付加容量８０が接続されている。
【００７０】ノードＰｔｂおよびノードＰｔｘは、それ
ぞれ高抵抗５０および共通のＦＥＴ３０を介してバイア
ス端子ＢＴに接続されている。また、ノードＰｒｂおよ
びノードＰｒｘは、それぞれ高抵抗６０および共通のＦ
ＥＴ４０を介してバイアス端子ＢＲに接続されている。
ＦＥＴ３０のゲートには制御信号Ｖｃ２が与えられ、Ｆ
ＥＴ４０のゲートには制御信号Ｖｃ１が与えられる。バ
イアス端子ＢＴ，ＢＲには、バイアス電圧としてそれぞ
れ高レベルの電圧Ｖhighが与えられる。
ぞれ高抵抗５０および共通のＦＥＴ３０を介してバイア
ス端子ＢＴに接続されている。また、ノードＰｒｂおよ
びノードＰｒｘは、それぞれ高抵抗６０および共通のＦ
ＥＴ４０を介してバイアス端子ＢＲに接続されている。
ＦＥＴ３０のゲートには制御信号Ｖｃ２が与えられ、Ｆ
ＥＴ４０のゲートには制御信号Ｖｃ１が与えられる。バ
イアス端子ＢＴ，ＢＲには、バイアス電圧としてそれぞ
れ高レベルの電圧Ｖhighが与えられる。
【００７１】２つの高抵抗５０およびＦＥＴ３０がバイ
アス回路１５０を構成し、２つの高抵抗６０およびＦＥ
Ｔ４０がバイアス回路１６０を構成する。
アス回路１５０を構成し、２つの高抵抗６０およびＦＥ
Ｔ４０がバイアス回路１６０を構成する。
【００７２】例えば、制御信号Ｖｃ１が高レベルの電圧
Ｖhighになり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
になると、ＦＥＴ１１，１２がオンし、ＦＥＴ２１，２
２がオフする。同時に、ＦＥＴ３０がオフし、ＦＥＴ４
０がオンする。それにより、ノードＰｒｂ，Ｐｒｘにバ
イアス回路１６０により高レベルの電圧Ｖhighが与えら
れる。
Ｖhighになり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
になると、ＦＥＴ１１，１２がオンし、ＦＥＴ２１，２
２がオフする。同時に、ＦＥＴ３０がオフし、ＦＥＴ４
０がオンする。それにより、ノードＰｒｂ，Ｐｒｘにバ
イアス回路１６０により高レベルの電圧Ｖhighが与えら
れる。
【００７３】また、制御信号Ｖｃ１が低レベルの電圧Ｖ
low となり、制御信号Ｖｃ２が高レベルの電圧Ｖhighに
なると、ＦＥＴ１１，１２がオフし、ＦＥＴ２１，２２
がオンする。また、ＦＥＴ３０がオンし、ＦＥＴ４０が
オフする。それにより、ノードＰｔｂ，Ｐｔｘにバイア
ス回路１５０により高レベルの電圧Ｖhighが与えられ
る。
low となり、制御信号Ｖｃ２が高レベルの電圧Ｖhighに
なると、ＦＥＴ１１，１２がオフし、ＦＥＴ２１，２２
がオンする。また、ＦＥＴ３０がオンし、ＦＥＴ４０が
オフする。それにより、ノードＰｔｂ，Ｐｔｘにバイア
ス回路１５０により高レベルの電圧Ｖhighが与えられ
る。
【００７４】図５は図４のスイッチ回路装置１０２の等
価回路図である。図５の等価回路図では、ＦＥＴ１１，
１２がオンし、ＦＥＴ２１，２２がオフしている場合が
示される。すなわち、制御信号Ｖｃ１が高レベルの電圧
Ｖhighとなり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
となっている。
価回路図である。図５の等価回路図では、ＦＥＴ１１，
１２がオンし、ＦＥＴ２１，２２がオフしている場合が
示される。すなわち、制御信号Ｖｃ１が高レベルの電圧
Ｖhighとなり、制御信号Ｖｃ２が低レベルの電圧Ｖlow
となっている。
【００７５】この場合、ノードＰｒａとゲートＰｒｇ１
との間のオフ状態を保つ条件は次式で与えられる。
との間のオフ状態を保つ条件は次式で与えられる。
【００７６】
Ｖhigh−Ｖlow ＋Ｖp −Ｖbi≧Ｖrf1 …（Ｂ１）
Ｖrf1 はノードＰｒａとゲートＰｒｇ１との間に加わる
信号振幅（≧０）である。また、ゲートＰｒｇ１とノー
ドＰｒｂとの間のオフ状態を保つ条件は次式で与えられ
る。
信号振幅（≧０）である。また、ゲートＰｒｇ１とノー
ドＰｒｂとの間のオフ状態を保つ条件は次式で与えられ
る。
【００７７】
Ｖhigh−Ｖlow ＋Ｖp ≧Ｖrf2 …（Ｂ２）
Ｖrf2 はゲートＰｒｇ１とノードＰｒｂとの間に加わる
信号振幅（≧０）である。さらに、ノードＰｒｂとゲー
トＰｒｇ２との間のオフ状態を保つ条件は次式で与えら
れる。
信号振幅（≧０）である。さらに、ノードＰｒｂとゲー
トＰｒｇ２との間のオフ状態を保つ条件は次式で与えら
れる。
【００７８】
Ｖhigh−Ｖlow ＋Ｖp ≧Ｖrf3 …（Ｂ３）
Ｖrf3 はノードＰｒｂとゲートＰｒｇ２との間に加わる
信号振幅（≧０）である。また、ゲートＰｒｇ２とノー
ドＰｒｘとの間のオフ状態を保つ条件が次式で与えられ
る。
信号振幅（≧０）である。また、ゲートＰｒｇ２とノー
ドＰｒｘとの間のオフ状態を保つ条件が次式で与えられ
る。
【００７９】
Ｖhigh−Ｖlow ＋Ｖp ≧Ｖrf4 …（Ｂ４）
Ｖrf4 はゲートＰｒｇ２とノードＰｒｘとの間に加わる
信号振幅（≧０）である。
信号振幅（≧０）である。
【００８０】ノードＰｒａとゲートＰｒｇ１との間の最
大許容信号振幅をＶrf1mと表記し、ゲートＰｒｇ１とノ
ードＰｒｂとの間の最大許容信号振幅をＶrf2mと表記
し、ノードＰｒｂとゲートＰｒｇ２との間の最大許容信
号振幅をＶrf3mと表記し、ゲートＰｒｇ２とノードＰｒ
ｘとの間の最大許容信号振幅をＶrf4mと表記すると、上
式（Ｂ１），（Ｂ２），（Ｂ３），（Ｂ４）は次式のよ
うになる。
大許容信号振幅をＶrf1mと表記し、ゲートＰｒｇ１とノ
ードＰｒｂとの間の最大許容信号振幅をＶrf2mと表記
し、ノードＰｒｂとゲートＰｒｇ２との間の最大許容信
号振幅をＶrf3mと表記し、ゲートＰｒｇ２とノードＰｒ
ｘとの間の最大許容信号振幅をＶrf4mと表記すると、上
式（Ｂ１），（Ｂ２），（Ｂ３），（Ｂ４）は次式のよ
うになる。
【００８１】
Ｖrf1m＝Ｖhigh−Ｖlow ＋Ｖp −Ｖbi＝Ｖh −Ｖbi …（Ｂ５）
Ｖrf2m＝Ｖhigh−Ｖlow ＋Ｖp ＝Ｖh …（Ｂ６）
Ｖrf3m＝Ｖhigh−Ｖlow ＋Ｖp ＝Ｖh …（Ｂ７）
Ｖrf4m＝Ｖhigh−Ｖlow ＋Ｖp ＝Ｖh …（Ｂ８）
また、容量による電圧分配は次式で表される。
【００８２】
（Ｃoff ＋Ｃd ）・Ｖrf1m＝Ｃoff ・Ｖrf2m
＝Ｃoff ・Ｖrf3m＝Ｃoff ・Ｖrf4m …（Ｂ９）
最大許容信号振幅Ｖrf1m，Ｖrf2m，Ｖrf3m，Ｖrf4mを同
時に実現するためには、上式（Ｂ５）〜（Ｂ９）より次
式の条件を満たす必要がある。
時に実現するためには、上式（Ｂ５）〜（Ｂ９）より次
式の条件を満たす必要がある。
【００８３】
Ｃd ＝Ｃoff ・Ｖbi／（Ｖh −Ｖbi） …（Ｂ１０）
このとき、ノードＰｒａとノードＰｒｘとの間の最大許
容信号振幅Ｖrfm は次式で表される。
容信号振幅Ｖrfm は次式で表される。
【００８４】
Ｖrfm ＝Ｖrf1m＋Ｖrf2m＋Ｖrf3m＋Ｖrf4m …（Ｂ１１）
さらに、上式（Ｂ５）〜（Ｂ８）より上式（Ｂ１１）は
次式のようになる。
次式のようになる。
【００８５】Ｖrfm ＝４Ｖh −Ｖbi …（Ｂ１２）
このとき、式（Ａ１０）より耐電力Ｐh は次式で表され
る。
る。
【００８６】
Ｐh ＝（Ｖrfm ）2 ／（２Ｒ）＝（２Ｖh −Ｖbi）2 ／（２Ｒ） …（Ｂ１３
）
上式（Ｂ１３）をさらに一般化すればＦＥＴの接続段数
がｎの場合の耐電力Ｐ h は次式のようになる。
がｎの場合の耐電力Ｐ h は次式のようになる。
【００８７】
Ｐh ＝（２ｎＶh −Ｖbi）2 ／（２Ｒ） …（Ｂ１４）
従来のスイッチ回路装置の耐電力Ｐh は上記のように次
式のようになる。
式のようになる。
【００８８】
Ｐh ＝（２ｎ）2 ・（Ｖh −Ｖbi）2 ／（２Ｒ） …（Ｃ４）
上式（Ｂ１４），（Ｃ４）より、本実施例のスイッチ回
路装置と従来のスイッチ回路装置とにおける耐電力の差
ΔＰh は次式で与えられる。
路装置と従来のスイッチ回路装置とにおける耐電力の差
ΔＰh は次式で与えられる。
【００８９】
ΔＰh ＝｛４ｎＶh −（２ｎ＋１）Ｖbi｝｛（２ｎ−１）Ｖbi｝／（２Ｒ）
…（Ｂ１５）
ここで、Ｖhigh＝３［Ｖ］、Ｖlow ＝０、Ｖp ＝−１
［Ｖ］、ｎ＝２、Ｒ＝５０［Ω］、Ｃd ＝０．２［ｐ
Ｆ］、Ｃoff ＝０．６［ｐＦ］、とする。また、ＦＥＴ
１１，１２，２１，２２のゲート金属としてＰｔを用い
た場合、Ｖbi＝０．５［Ｖ］程度となる。
［Ｖ］、ｎ＝２、Ｒ＝５０［Ω］、Ｃd ＝０．２［ｐ
Ｆ］、Ｃoff ＝０．６［ｐＦ］、とする。また、ＦＥＴ
１１，１２，２１，２２のゲート金属としてＰｔを用い
た場合、Ｖbi＝０．５［Ｖ］程度となる。
【００９０】この場合、従来のスイッチ回路装置におけ
る耐電力Ｐh は、式（Ｃ４）より３６０ｍＷとなる。こ
れに対して、本実施例のスイッチ回路装置１０２におけ
る耐電力Ｐh は、式（Ｂ１４）より約５６０ｍＷにな
る。その結果、スイッチ回路装置１０２の出力信号の線
形領域が拡大する。
る耐電力Ｐh は、式（Ｃ４）より３６０ｍＷとなる。こ
れに対して、本実施例のスイッチ回路装置１０２におけ
る耐電力Ｐh は、式（Ｂ１４）より約５６０ｍＷにな
る。その結果、スイッチ回路装置１０２の出力信号の線
形領域が拡大する。
【００９１】また、Ｖhigh＝２［Ｖ］、Ｖlow ＝０、Ｖ
p ＝−１［Ｖ］、Ｖbi＝０．５［Ｖ］、ｎ＝２、Ｒ＝５
０［Ω］、Ｃd ＝０．２［ｐＦ］、Ｃoff ＝０．６［ｐ
Ｆ］とする。
p ＝−１［Ｖ］、Ｖbi＝０．５［Ｖ］、ｎ＝２、Ｒ＝５
０［Ω］、Ｃd ＝０．２［ｐＦ］、Ｃoff ＝０．６［ｐ
Ｆ］とする。
【００９２】この場合、従来のスイッチ回路装置におけ
る耐電力Ｐh は、式（Ｃ４）より４０ｍＷとなる。これ
に対して、本実施例のスイッチ回路装置１０２における
耐電力Ｐh は、式（Ｂ１４）より１２２．５ｍＷとな
る。このように、本実施例のスイッチ回路装置１０２に
よれば、従来のスイッチ回路装置の３倍以上の耐電力が
得られる。その結果、制御信号Ｖｃ１，Ｖｃ２の電圧が
低くても耐電力の低下を抑制することができる。
る耐電力Ｐh は、式（Ｃ４）より４０ｍＷとなる。これ
に対して、本実施例のスイッチ回路装置１０２における
耐電力Ｐh は、式（Ｂ１４）より１２２．５ｍＷとな
る。このように、本実施例のスイッチ回路装置１０２に
よれば、従来のスイッチ回路装置の３倍以上の耐電力が
得られる。その結果、制御信号Ｖｃ１，Ｖｃ２の電圧が
低くても耐電力の低下を抑制することができる。
【００９３】また、本実施例のスイッチ回路装置１０２
は、ビルトイン電圧Ｖbiの大きなＦＥＴを用いた場合に
おいても高出力化が可能となる。
は、ビルトイン電圧Ｖbiの大きなＦＥＴを用いた場合に
おいても高出力化が可能となる。
【００９４】（４）第４の実施例
図６は本発明の第４の実施例におけるスイッチ回路装置
の構成を示す回路図である。
の構成を示す回路図である。
【００９５】図６のスイッチ回路装置１０３において
は、マルチゲート型ＦＥＴとしてデュアルゲート型ＦＥ
Ｔ１０ａ，２０ａが用いられている。ノードＰｔａとノ
ードＰｔｘとの間に２つのゲートＰｔｇ１，Ｐｔｇ２を
有するデュアルゲート型ＦＥＴ１０ａが接続されてい
る。また、ノードＰｒａとノードＰｒｘとの間に２つの
ゲートＰｒｇ１，Ｐｒｇ２を有するデュアルゲート型Ｆ
ＥＴ２０ａが接続されている。このように、デュアルゲ
ート型ＦＥＴ１０ａ，２０ａを用いることにより小型化
および高出力化が図られる。
は、マルチゲート型ＦＥＴとしてデュアルゲート型ＦＥ
Ｔ１０ａ，２０ａが用いられている。ノードＰｔａとノ
ードＰｔｘとの間に２つのゲートＰｔｇ１，Ｐｔｇ２を
有するデュアルゲート型ＦＥＴ１０ａが接続されてい
る。また、ノードＰｒａとノードＰｒｘとの間に２つの
ゲートＰｒｇ１，Ｐｒｇ２を有するデュアルゲート型Ｆ
ＥＴ２０ａが接続されている。このように、デュアルゲ
ート型ＦＥＴ１０ａ，２０ａを用いることにより小型化
および高出力化が図られる。
【００９６】ＦＥＴ１０ａのゲートＰｔｇ１，Ｐｔｇ２
にはそれぞれ抵抗を介して制御信号Ｖｃ１が与えられ
る。ＦＥＴ２０ａのゲートＴｒｇ１，Ｔｒｇ２にはそれ
ぞれ抵抗を介して制御信号Ｖｃ２が与えられる。ＦＥＴ
１０ａのゲートＰｔｇ１とノードＰｔａとの間に付加容
量７０が接続され、ＦＥＴ２０ａのゲートＰｒｇ１とノ
ードＰｒａとの間に付加容量８０が接続されている。
にはそれぞれ抵抗を介して制御信号Ｖｃ１が与えられ
る。ＦＥＴ２０ａのゲートＴｒｇ１，Ｔｒｇ２にはそれ
ぞれ抵抗を介して制御信号Ｖｃ２が与えられる。ＦＥＴ
１０ａのゲートＰｔｇ１とノードＰｔａとの間に付加容
量７０が接続され、ＦＥＴ２０ａのゲートＰｒｇ１とノ
ードＰｒａとの間に付加容量８０が接続されている。
【００９７】ＦＥＴ１０ａのゲートＰｔｇ１，Ｐｔｇ２
間には低抵抗領域ＲＮ＋が設けられている。この低抵抗
領域ＲＮ＋およびノードＰｔｘは、それぞれ高抵抗５０
および共通のＦＥＴ３０を介してバイアス端子ＢＴに接
続されている。また、ＦＥＴ２０ａのゲートＰｒｇ１，
Ｐｒｇ２間には低抵抗領域ＲＮ＋が設けられている。こ
の低抵抗領域ＲＮ＋およびノードＰｒｘは、それぞれ高
抵抗６０および共通のＦＥＴ４０を介してバイアス端子
ＢＲに接続されている。本実施例のスイッチ回路装置１
０３の他の部分の構成は、図４のスイッチ回路装置１０
２の構成と同様である。
間には低抵抗領域ＲＮ＋が設けられている。この低抵抗
領域ＲＮ＋およびノードＰｔｘは、それぞれ高抵抗５０
および共通のＦＥＴ３０を介してバイアス端子ＢＴに接
続されている。また、ＦＥＴ２０ａのゲートＰｒｇ１，
Ｐｒｇ２間には低抵抗領域ＲＮ＋が設けられている。こ
の低抵抗領域ＲＮ＋およびノードＰｒｘは、それぞれ高
抵抗６０および共通のＦＥＴ４０を介してバイアス端子
ＢＲに接続されている。本実施例のスイッチ回路装置１
０３の他の部分の構成は、図４のスイッチ回路装置１０
２の構成と同様である。
【００９８】図７は図６のスイッチ回路装置１０３に用
いられるデュアルゲート型ＦＥＴの模式的断面図であ
る。
いられるデュアルゲート型ＦＥＴの模式的断面図であ
る。
【００９９】図７に示すように、ＧａＡｓからなる基板
５００に、所定間隔を隔てて１対のＮ+ イオン注入層５
０１，５０２が形成されている。Ｎ+ イオン注入層５０
１，５０２上にはそれぞれオーミック電極ＯＭ１，ＯＭ
２が形成されている。１対のＮ+ イオン注入層５０１，
５０２間の基板５００にはＮ型の動作層５０３が形成さ
れている。
５００に、所定間隔を隔てて１対のＮ+ イオン注入層５
０１，５０２が形成されている。Ｎ+ イオン注入層５０
１，５０２上にはそれぞれオーミック電極ＯＭ１，ＯＭ
２が形成されている。１対のＮ+ イオン注入層５０１，
５０２間の基板５００にはＮ型の動作層５０３が形成さ
れている。
【０１００】オーミック電極ＯＭ１，ＯＭ２間の動作層
５０３上には所定間隔を隔てて２つのゲート電極Ｇ１，
Ｇ２が形成されている。ゲート電極Ｇ１，Ｇ２間におけ
る基板５００にはＮ+ イオン注入層からなる低抵抗領域
ＲＮ＋が形成されている。
５０３上には所定間隔を隔てて２つのゲート電極Ｇ１，
Ｇ２が形成されている。ゲート電極Ｇ１，Ｇ２間におけ
る基板５００にはＮ+ イオン注入層からなる低抵抗領域
ＲＮ＋が形成されている。
【０１０１】これらのゲート電極Ｇ１，Ｇ２が図６のＦ
ＥＴ１０ａのゲートＰｔｇ１，Ｐｔｇ２およびＦＥＴ２
０ａのゲートＰｒｇ１，Ｐｒｇ２に相当する。また、オ
ーミック電極ＯＭ１，ＯＭ２が図６のＦＥＴ１０ａのノ
ードＰｔａ，ＰｔｘおよびＦＥＴ２０ａのノードＰｒ
ａ，Ｐｒｘに相当する。
ＥＴ１０ａのゲートＰｔｇ１，Ｐｔｇ２およびＦＥＴ２
０ａのゲートＰｒｇ１，Ｐｒｇ２に相当する。また、オ
ーミック電極ＯＭ１，ＯＭ２が図６のＦＥＴ１０ａのノ
ードＰｔａ，ＰｔｘおよびＦＥＴ２０ａのノードＰｒ
ａ，Ｐｒｘに相当する。
【０１０２】特に、本実施例のスイッチ回路装置１０３
においては、低抵抗領域ＲＮ＋および高抵抗５０，６０
を微細化が容易なイオン注入プロセスにより形成するこ
とにより、小型化を図ることができる。
においては、低抵抗領域ＲＮ＋および高抵抗５０，６０
を微細化が容易なイオン注入プロセスにより形成するこ
とにより、小型化を図ることができる。
【０１０３】したがって、本実施例のスイッチ回路装置
１０３においては、耐電力Ｐh が向上するとともに、小
型化が可能となる。
１０３においては、耐電力Ｐh が向上するとともに、小
型化が可能となる。
【０１０４】（５）第５の実施例
図８は本発明の第５の実施例におけるスイッチ回路装置
の構成を示す回路図である。
の構成を示す回路図である。
【０１０５】図８のスイッチ回路装置１０４が図１のス
イッチ回路装置１００と異なるのは次の点である。端子
ＡＮＴは高抵抗９０を介してバイアス端子ＢＡに接続さ
れている。バイアス端子ＢＡにはバイアス電圧Ｖbiasが
与えられる。高抵抗９０およびバイアス端子ＢＡがバイ
アス回路１８０を構成する。
イッチ回路装置１００と異なるのは次の点である。端子
ＡＮＴは高抵抗９０を介してバイアス端子ＢＡに接続さ
れている。バイアス端子ＢＡにはバイアス電圧Ｖbiasが
与えられる。高抵抗９０およびバイアス端子ＢＡがバイ
アス回路１８０を構成する。
【０１０６】このバイアス電圧Ｖbiasは、Ｖhighよりも
低く、Ｖlow よりも高く、かつバイアス端子ＢＴ，ＢＲ
に与えられるバイアス電圧よりも低い。図８のスイッチ
回路装置１０４の他の部分の構成は、図１のスイッチ回
路装置１００の構成と同様である。
低く、Ｖlow よりも高く、かつバイアス端子ＢＴ，ＢＲ
に与えられるバイアス電圧よりも低い。図８のスイッチ
回路装置１０４の他の部分の構成は、図１のスイッチ回
路装置１００の構成と同様である。
【０１０７】バイアス電圧ＶbiasがＶhigh−Ｖbiよりも
低く、かつバイアス端子ＢＴ，ＢＲに印加されるバイア
ス電圧がバイアス電圧Ｖbiasよりも高い場合には、バイ
アス電圧Ｖbiasを印加しない場合（図１のスイッチ回路
装置１００）に比べて、オン状態のＦＥＴ１または２の
オン抵抗が低くなり、スイッチ回路装置１０４の挿入損
失が低減される。ただし、スイッチ回路装置１０４の耐
電力は図１のスイッチ回路装置１００の耐電力に比べて
低下する。
低く、かつバイアス端子ＢＴ，ＢＲに印加されるバイア
ス電圧がバイアス電圧Ｖbiasよりも高い場合には、バイ
アス電圧Ｖbiasを印加しない場合（図１のスイッチ回路
装置１００）に比べて、オン状態のＦＥＴ１または２の
オン抵抗が低くなり、スイッチ回路装置１０４の挿入損
失が低減される。ただし、スイッチ回路装置１０４の耐
電力は図１のスイッチ回路装置１００の耐電力に比べて
低下する。
【０１０８】また、バイアス電圧ＶbiasがＶhigh−Ｖbi
よりも高く、かつバイアス端子ＢＴ，ＢＲに印加される
バイアス電圧がバイアス電圧Ｖbiasよりも高い場合に
は、バイアス電圧Ｖbiasを印加しない場合（図１のスイ
ッチ回路装置１００）に比べて、耐電力が向上する。た
だし、オン状態のＦＥＴ１または２のオン抵抗が高くな
るため、スイッチ回路装置１０４の挿入損失は図１のス
イッチ回路装置１００の挿入損失に比べて増加する。
よりも高く、かつバイアス端子ＢＴ，ＢＲに印加される
バイアス電圧がバイアス電圧Ｖbiasよりも高い場合に
は、バイアス電圧Ｖbiasを印加しない場合（図１のスイ
ッチ回路装置１００）に比べて、耐電力が向上する。た
だし、オン状態のＦＥＴ１または２のオン抵抗が高くな
るため、スイッチ回路装置１０４の挿入損失は図１のス
イッチ回路装置１００の挿入損失に比べて増加する。
【０１０９】本実施例のスイッチ回路装置１０４におけ
る耐電圧Ｐh は、上式（Ａ１０）と同様にして次式で表
される。
る耐電圧Ｐh は、上式（Ａ１０）と同様にして次式で表
される。
【０１１０】
Ｐh ＝（Ｖbias＋Ｖhigh−２Ｖlow ＋２Ｖp ）2 ／（２Ｒ） …（Ｄ１）
また、図１０の従来のスイッチ回路装置２００において
ノードＰｔａ，Ｐｒａに上記のバイアス電圧Ｖbiasを印
加した場合には、式（Ｃ４）のＶhigh−ＶbiをＶbiasで
置き換えることにより、耐電圧Ｐh は、次式（Ｄ２）で
表される。ただし、ｎ＝１である。
ノードＰｔａ，Ｐｒａに上記のバイアス電圧Ｖbiasを印
加した場合には、式（Ｃ４）のＶhigh−ＶbiをＶbiasで
置き換えることにより、耐電圧Ｐh は、次式（Ｄ２）で
表される。ただし、ｎ＝１である。
【０１１１】
Ｐh ＝（２Ｖbias−２Ｖlow ＋２Ｖp ）2 ／（２Ｒ） …（Ｄ２）
Ｖhigh＞Ｖbiasであるので、上式（Ｄ１）において耐電
力Ｐh が向上していることがわかる。したがって、本実
施例のスイッチ回路装置１０４においても、第１の実施
例のスイッチ回路装置１００と同様に、耐電力Ｐh が向
上し、入出力特性の線形領域が拡大する。
力Ｐh が向上していることがわかる。したがって、本実
施例のスイッチ回路装置１０４においても、第１の実施
例のスイッチ回路装置１００と同様に、耐電力Ｐh が向
上し、入出力特性の線形領域が拡大する。
【０１１２】なお、第１〜第５の実施例のスイッチ回路
装置１００，１０１，１０２，１０３，１０４内で高レ
ベルの電圧Ｖhighよりも高い電源電圧を使用可能な場合
には、バイアス端子ＢＴ，ＢＲに高レベルの電圧Ｖhigh
よりも高いバイアス電圧を印加してもよい。その場合に
も、耐電力Ｐh の向上が図られる。
装置１００，１０１，１０２，１０３，１０４内で高レ
ベルの電圧Ｖhighよりも高い電源電圧を使用可能な場合
には、バイアス端子ＢＴ，ＢＲに高レベルの電圧Ｖhigh
よりも高いバイアス電圧を印加してもよい。その場合に
も、耐電力Ｐh の向上が図られる。
【図１】本発明の第１の実施例におけるスイッチ回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図２】図１のスイッチ回路装置の等価回路図である。
【図３】本発明の第２の実施例におけるスイッチ回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図４】本発明の第３の実施例におけるスイッチ回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図５】図４のスイッチ回路装置の等価回路図である。
【図６】本発明の第４の実施例におけるスイッチ回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図７】図６のスイッチ回路装置に用いられるデュアル
ゲート型ＦＥＴの模式的断面図である。
ゲート型ＦＥＴの模式的断面図である。
【図８】本発明の第５の実施例におけるスイッチ回路装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図９】従来のスイッチ回路装置を用いた送受信装置の
一例を示す図である。
一例を示す図である。
【図１０】従来のスイッチ回路装置の構成を示す回路図
である。
である。
１０，１０ａ，１１，１２，２０，２０ａ，２１，２
２，３０，４０ ＦＥＴ ５０，６０，９０ 高抵抗 ７０，８０ 付加容量 １１０，１２０，１３０，１４０，１５０，１６０，１
８０ バイアス回路 ＢＴ，ＢＲ，ＢＡ バイアス端子 ＡＮＴ，ＴＸ，ＲＸ 端子
２，３０，４０ ＦＥＴ ５０，６０，９０ 高抵抗 ７０，８０ 付加容量 １１０，１２０，１３０，１４０，１５０，１６０，１
８０ バイアス回路 ＢＴ，ＢＲ，ＢＡ バイアス端子 ＡＮＴ，ＴＸ，ＲＸ 端子
フロントページの続き
(56)参考文献 特開 平８−195667（ＪＰ，Ａ)
特開 平10−93472（ＪＰ，Ａ)
特開 平８−307232（ＪＰ，Ａ)
特開 平９−153781（ＪＰ，Ａ)
特開 平８−70245（ＪＰ，Ａ)
特開 平８−293776（ＪＰ，Ａ)
特開 昭55−75348（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01P 1/15
H03K 17/693
H04B 1/18
H04B 1/44
Claims (4)
- 【請求項１】 共通端子と第１の端子との間に接続さ
れ、第１の制御信号を受けるゲート電極を有する少なく
とも１つの第１のトランジスタと、 前記共通端子と第２の端子との間に接続され、前記第１
の制御信号と相補的に変化する第２の制御信号を受ける
ゲート電極を有する少なくとも１つの第２のトランジス
タと、 前記第１の端子および前記第２の端子に前記共通端子の
電圧よりも高いバイアス電圧を印加するバイアス回路と
を備え、 前記バイアス電圧は、オン状態の前記第１または第２の
トランジスタのゲート電極に与えられる前記第１または
第２の制御信号の電圧をＶhighとし、前記第１および第
２のトランジスタのビルトイン電圧をＶbiとした場合
に、Ｖhigh−Ｖbiよりも高いことを特徴とするスイッチ
回路装置。 - 【請求項２】 前記バイアス電圧は、オン状態の前記第
１または第２のトランジスタのゲート電極に与えられる
前記第１または第２の制御信号の電圧に等しいことを特
徴とする請求項１に記載のスイッチ回路装置。 - 【請求項３】 前記バイアス回路は、 前記バイアス電圧を受けるバイアスノードと前記第１の
端子との間に接続された第１の抵抗と、 前記バイアス電圧を受けるバイアスノードと前記第２の
端子との間に接続された第２の抵抗とを含むことを特徴
とする請求項１または２のいずれかに記載のスイッチ回
路装置。 - 【請求項４】 共通端子と第１の端子との間に接続さ
れ、第１の制御信号を受けるゲート電極を有する少なく
とも１つの第１のトランジスタと、 前記共通端子と第２の端子との間に接続され、前記第１
の制御信号と相補的に変化する第２の制御信号を受ける
ゲート電極を有する少なくとも１つの第２のトランジス
タと、 前記第１の端子および前記第２の端子に第１のバイアス
電圧を印加する第１のバイアス回路と、 前記共通端子に第２のバイアス電圧を印加する第２のバ
イアス回路とを備え、 オン状態の前記第１または第２のトランジスタのゲート
電極に与えられる前記第１または第２の制御信号の電圧
をＶhighとし、オフ状態の前記第１または第２のトラン
ジスタのゲート電極に与えられる前記第１または第２の
制御信号の電圧をＶlow とし、前記第１および第２のト
ランジスタのビルトイン電圧をＶbiとした場合に、前記
第１のバイアス電圧はＶhigh−Ｖbiよりも高くかつ前記
第２のバイアス電圧よりも高く、前記第２のバイアス電
圧はＶhighよりも低くかつＶlowよりも高いことを特徴
とするスイッチ回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02665099A JP3426993B2 (ja) | 1999-02-03 | 1999-02-03 | スイッチ回路装置 |
| US09/350,924 US6218890B1 (en) | 1998-07-14 | 1999-07-12 | Switching circuit device and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02665099A JP3426993B2 (ja) | 1999-02-03 | 1999-02-03 | スイッチ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000223902A JP2000223902A (ja) | 2000-08-11 |
| JP3426993B2 true JP3426993B2 (ja) | 2003-07-14 |
Family
ID=12199326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02665099A Expired - Fee Related JP3426993B2 (ja) | 1998-07-14 | 1999-02-03 | スイッチ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3426993B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11664795B2 (en) | 2021-09-24 | 2023-05-30 | Kabushiki Kaisha Toshiba | Switch circuit |
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| JP2002246942A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | スイッチ装置および携帯通信端末装置 |
| JP3813869B2 (ja) | 2001-12-20 | 2006-08-23 | 松下電器産業株式会社 | 電界効果トランジスタスイッチ回路 |
| JP2004096441A (ja) | 2002-08-30 | 2004-03-25 | Fujitsu Quantum Devices Ltd | スイッチング回路、スイッチングモジュール及びその制御方法 |
| JP3902111B2 (ja) * | 2002-10-21 | 2007-04-04 | 新日本無線株式会社 | スイッチ半導体集積回路 |
| JP2005006072A (ja) | 2003-06-12 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
| JP4538016B2 (ja) * | 2007-03-23 | 2010-09-08 | パナソニック株式会社 | 高周波スイッチ装置および半導体装置 |
| WO2009022654A1 (ja) | 2007-08-16 | 2009-02-19 | Nec Corporation | スイッチ回路及び半導体装置 |
| US9570974B2 (en) | 2010-02-12 | 2017-02-14 | Infineon Technologies Ag | High-frequency switching circuit |
| US9231578B2 (en) | 2012-01-06 | 2016-01-05 | Richwave Technology Corp. | Apparatus and method for obtaining auxiliary voltage from control signals |
| US9543929B2 (en) | 2012-01-06 | 2017-01-10 | Richwave Technology Corp. | Apparatus and method for obtaining power voltage from control signals |
| TWI676366B (zh) | 2018-08-10 | 2019-11-01 | 立積電子股份有限公司 | 射頻裝置及其電壓產生電路 |
| TWI734221B (zh) | 2019-10-16 | 2021-07-21 | 立積電子股份有限公司 | 射頻裝置及其電壓產生裝置 |
| CN115085759A (zh) | 2019-10-17 | 2022-09-20 | 立积电子股份有限公司 | 射频装置 |
| TWI819264B (zh) | 2020-12-25 | 2023-10-21 | 立積電子股份有限公司 | 射頻裝置及其電壓產生與諧波抑制器 |
-
1999
- 1999-02-03 JP JP02665099A patent/JP3426993B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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