JP3902111B2 - スイッチ半導体集積回路 - Google Patents

スイッチ半導体集積回路 Download PDF

Info

Publication number
JP3902111B2
JP3902111B2 JP2002306046A JP2002306046A JP3902111B2 JP 3902111 B2 JP3902111 B2 JP 3902111B2 JP 2002306046 A JP2002306046 A JP 2002306046A JP 2002306046 A JP2002306046 A JP 2002306046A JP 3902111 B2 JP3902111 B2 JP 3902111B2
Authority
JP
Japan
Prior art keywords
switch
fet
gate
voltage
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002306046A
Other languages
English (en)
Other versions
JP2004146862A (ja
Inventor
裕之 登坂
Original Assignee
新日本無線株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新日本無線株式会社 filed Critical 新日本無線株式会社
Priority to JP2002306046A priority Critical patent/JP3902111B2/ja
Publication of JP2004146862A publication Critical patent/JP2004146862A/ja
Application granted granted Critical
Publication of JP3902111B2 publication Critical patent/JP3902111B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Description

【0001】
【発明の属する技術分野】
本発明は、高周波信号の切り替えを行うスイッチ半導体回路に係り、特に、動作特性の改善を図ったものに関する。
【0002】
【従来の技術】
高周波信号を扱う携帯電話機や移動体無線通信装置などにおいては、高周波信号の切替を行うためにGaAs化合物半導体による電界効果トランジスタであるMES FET(Metal Semiconductor Field Effect Transistor)やHEMT(High Electron Mobility Transistor)等を用いたスイッチ半導体集積回路が用いられている。
このような移動体無線の携帯端末機器は電池で駆動されるものとなっているため、特に低電圧で高周波信号を切り替えることが可能であるスイッチ半導体集積回路が必要とされている。このようなスイッチ半導体集積回路としては、例えば、インバータ回路が設けられ、1つの制御信号によってスイッチの切り替えが行われるよう構成されてなるSPDT(Single Pole Dual Throw)スイッチ回路が公知・周知となっている(例えば、特許文献1参照)。
図7には、かかる従来のSPDTスイッチ回路の一例が示されており、以下、同図を参照しつつこの従来回路について説明することとする。
【0003】
図7において、P1,P2,P3は、信号端子であり、Q1,Q2,Q3,Q4,Q5はFET、S1は制御バイアス印加端子、R1,R2,R3,R4,R5,R6は抵抗器、C1,C2,C3は直流電流遮断のためのコンデンサ、V1は駆動電圧を供給する電源である。
この図7の回路例におけるインバータ回路は、一般的に良く知られているDCFL(Direct Coupling FET Logic)であり、インバータ回路を構成するQ3,Q4,Q5には、エンハンスメントタイプのFETが用いられ、また、スイッチ用のQ1,Q2は、オン状態になる際の通過損失低減のために通常はディプレッションタイプのFETが用いられる。
かかる構成において、例えば、制御バイアス印加端子S1にHighレベルの電圧を印加した場合に、FETQ3がオン状態になり、スイッチFETQ1のゲートはGND電位に設定される。また、制御バイアス印加端子S1に接続されているもう一つのFETQ4もオン状態になるため、FETQ5のゲートもGND電位に設定されることとなる。その結果、エンハンスメントタイプのFETQ5はオフ状態となり、スイッチFETQ2のゲートには、負荷抵抗器R6を介して電源V1から電源電圧Vddが印加されることとなる。また、スイッチFETQ1,Q2のドレイン、ソースは、抵抗器R3を介して電源電圧Vddに設定される。
【0004】
このような電圧がスイッチ回路に供給されることにより、スイッチFETQ2のゲート・トレイン間及びゲート・ソース間は同電位となり、スイッチFETQ2のドレイン・ソース間は、導通状態となる。一方、スイッチFETQ1のゲート・ドレイン間及びゲート・ソース間には電源電圧Vddがショットキー接合における逆方向に印加される状態となり、スイッチFETQ1のドレイン・ソース間は遮断状態となる。その結果、信号端子P1と信号端子P3は電気的に接続されて高周波信号を通すことが可能となる一方、信号端子P1と信号端子P2間は電気的に分離された状態となる。
【0005】
一方、制御バイアス印加端子S1にLowレベルの電圧を印加した場合には、スイッチFETQ1のゲート電位はVddに設定され、スイッチFETQ2のゲート電位はGND電位に設定されるため、上述した制御バイアス印加端子S1にHighレベルの電圧が印加された場合とは逆に、信号端子P1と信号端子P2間が電気的に接続されて高周波信号を通すことが可能となる一方、信号端子P1と信号端子P3は電気的に分離されることとなる。
このようなスイッチ半導体集積回路において、通常は、オフ状態のFETによってスイッチ半導体集積回路が扱うことのできる最大電力が決定されることとなる。例えば、高周波信号の最大電力Pmaxは一般に下記する式によって与えられることが公知・周知となっている(例えば、非特許文献1参照)。
【0006】
Pmax=2{n(Vbias−Vp)}/Z0
【0007】
ここで、nは直列に接続されたスイッチFETの数、VpはスイッチFETのピンチオフ電圧、Vbiasはオフ状態のスッチFETのゲート端子に印加されるバイアス電圧、Z0は系の特性インピーダンスである。この式によれば、スッチ半導体集積回路において、最大電力Pmaxを増加させるには、直列に接続されるスイッチFETの数を増やすか、または、スイッチFETのピンチオフ電圧を浅くするか、さらには、バイアス電圧を高くすれば良いことが理解できる。
【0008】
【特許文献1】
特開2002−164772号公報(第4頁、図1)
【非特許文献1】
相川正義、他4名、「モノリシックマイクロ波集積回路(MMIC)」、社団法人電子情報通信学会、平成9年1月25日
【0009】
【発明が解決しようとする課題】
しかしながら、携帯端末機器に使用される上述のような従来のスイッチ半導体集積回路においては、スイッチFETの数を増加させることは、いわゆるチップ面積の増加を招き、コスト高となるという問題がある。また、スイッチFETのピンチオフ電圧を浅くすると、スイッチFETのオン抵抗の増加を招き、スイッチFETをオン状態にしたときに最も重要な特性の一つである通過損失が悪化してしまうという問題がある。さらに、スイッチFETのバイアス電圧は、携帯端末機器に用いられるスイッチ半導体集積回路においては、既に述べたように低電圧駆動の要求があり、単純に高くすることはできないという問題がある。
そこで、例えば、FETのバイアス電圧を増加させる手段としては、特開平11−112314号公報に開示されたような技術が提案されている。すなわち、この方法は、ダイオードと抵抗器とコンデンサとから構成された直流電圧生成回路を用いて高周波信号から直流電圧を生成し、高周波信号のスイッチングタイミングに基づいて、駆動電圧と直流電圧のいずれか高い方からスイッチ制御電圧を生成してバイアス電圧を上昇させるようにしたものである。
しかしながら、この手法では、回路構成が複雑なため、部品点数の増加によるチップ面積の増加や高価格化を招くという問題がある。
【0010】
本発明は、上記実状に鑑みてなされたもので、低電圧駆動で、しかも、従来に比してより大電力の高周波信号の切り替えを行うことができるスイッチ半導体集積回路を提供するものである。
本発明の他の目的は、高周波特性や歪み特性の改善を図ることのできるスイッチ半導体集積回路を提供することにある。
【0011】
【課題を解決するための手段】
上記本発明の目的を達成するため、本発明に係るスイッチ半導体集積回路は、高周波信号の通過を制御するスイッチFETを有し、当該スイッチFETがそのゲートに印加されるスイッチ切替信号によりオン・オフ動作の切り替えがなされるよう構成されてなるスイッチ半導体集積回路であって、
前記スイッチ切替信号を外部から印加される制御信号に応じて生成するインバータ回路を用いてなる論理制御部が設けられ、
当該インバータ回路は、電源に接続された抵抗負荷が接続されてなる接合型FETを用いてなり、
前記スイッチFETのゲートはゲート抵抗器を介して前記インバータ回路の出力端に接続され、当該出力端には高周波信号の一部をカップリングするカップリングコンデンサが接続されて、
前記接合型FETのゲート・ドレイン間の等価的なダイオードにより前記カップリングされた高周波信号が整流されて、前記スイッチFETのゲートに印加される直流電圧に重畳されるよう構成されてなるものである。
【0012】
かかる構成においては、インバータ回路の接合型FETがオフ状態となることで、スッチFETがオン状態とされ、その際、オフ状態にある接合型FETのゲート・ドレイン間に等価的に存在するダイオードにより、カップリングコンデンサによってカップリングされた高周波信号の一部が整流されて、スイッチFETのゲートに印加される直流電圧に重畳されることとなり、低駆動電圧でありながら従来に比してより大電力の高周波信号の切り替えが可能となるものである。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について、図1乃至図6を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における第1の回路構成例について、図1を参照しつつ説明する。
この第1の回路構成例におけるスイッチ半導体集積回路SC1は、スイッチ部101と論理制御部102とに大別されて構成されたものとなっている。
スイッチ部101は、第1及び第2のスイッチFET(図1においては、それぞれ「Q1」、「Q2」と表記)1,2を用いてなり、後述するように論理制御部102からのスイッチ切替電圧によって第1及び第2のスイッチFET1,2の動作が切り替えられて第1乃至第3の信号端子(図1においては、それぞれ「P1」,「P2」,「P3」と表記)41,42,43相互間の接続状態を変えるようになっているものである(詳細は後述)。
論理制御部102は、制御信号入力端子(図1においては「S1」と表記)45に外部から印加される制御信号に応じて、スイッチ部101の第1及び第2のスイッチFET1,2の動作を制御するためのスイッチ制御信号を出力するようになっているものである(詳細は後述)。
【0014】
以下、具体的な回路構成について説明することとする。
まず、スイッチ部101は、第1及び第2のスイッチFET1,2を主た構成要素としてなるもので、本発明の実施の形態においては、共にディプレッションタイプ電界効果トランジスタが用いられている。
第1のスイッチFET1のドレイン(又はソース)は、第1のコンデンサ(図1においては「C1」と表記)11を介して第2の信号端子42に接続される一方、ソース(又はドレイン)は、第2のスイッチFET2のドレイン(又はソース)と共に第3のコンデンサ(図1においては「C3」と表記)13を介して第1の信号端子41に接続されている。また、第1のスイッチFET1のソース(又はドレイン)と第2のスイッチFET2のドレイン(又はソース)は、共に第3の抵抗器(図1においては「R3」と表記)23を介して電源(図1においては「V1」と表記)51に接続されたものとなっている。
そして、第2のスイッチFET2のソース(又はドレイン)は、第2のコンデンサ(図1においては「C2」と表記)12を介して第3の信号端子43に接続されたものとなっている。
【0015】
また、第1のスイッチFET1のゲートは、第1の抵抗器(図1においては「R1」と表記)21を介して後述する論理制御部102の一つの構成要素である第3のFET(図1においては「Q3」と表記)3のドレイン(又はソース)に接続されたものとなっている一方、第2のスイッチFET2のゲートは、第2の抵抗器(図1においては「R3」と表記)22を介して同じく後述する論理制御部102の一つの構成要素である第5のFET(図1においては「Q5」と表記)5のドレイン(又はソース)に接続されたものとなっている。
さらに、第1のスイッチFET1のドレインは、第4のコンデンサ(図1においては「C4」と表記)14を介して第3のFET3のドレインに、また、第2のスイッチFET2は、第5のコンデンサ(図1においては「C5」と表記)15を介して第5のFET5のドレインに、それぞれ接続されたものとなっている。
【0016】
一方、論理制御部102は、第3乃至第5のFET3〜5を主たる構成要素としてなるもので、本発明の実施の形態においては、エンハンスメントタイプ電界効果トランジスタが用いられ、それぞれ抵抗負荷インバータ回路を構成するものとなっている。
具体的には、まず、制御信号入力端子45に第3及び第4のFET3,4のゲートが接続されたものとなっている。そして、第3及び第4のFET3,4のソース(又はドレイン)は共にグランドに接続される一方、第3のFET3のドレイン(又はソース)、換言すれば、インバータ回路の出力端は、第4の抵抗器(図1においては「R4」と表記)24を介して電源51に接続されたものとなっている。さらに、第4のFET(図1においては「Q4」と表記)4のドレイン(又はソース)は、第5の抵抗器(図1においては「R5」と表記)25を介して電源51に接続されたものとなっている。
【0017】
また、第5のFET5のゲートは、第4のFET4のドレイン(又はソース)に接続されたものとなっている。そして、第5のFET5のドレイン(又はソース)、換言すれば、インバータ回路の出力端は、第6の抵抗器(図1においては「R6」と表記)26を介して電源51に接続される一方、ソース(又はドレイン)はグランドに接続されたものとなっている。
なお、本発明の実施の形態においては、上述のような構成において、第3のFET3のドレインから第1の抵抗器21と第4のコンデンサ14の接続点に至るライン及び第5のFET5のドレインから第2の抵抗器2と第5のコンデンサ15の接続点に至るラインを、便宜的に共に「スイッチ切替信号ライン」と称することとする。
【0018】
次に、上記構成における動作について説明する。
最初に、制御信号入力端子45に論理値Highに対応するレベルの電圧を印加した場合の動作について説明すれば、この場合、この電圧印加により、第3及び第4のFET3,4がオン状態(導通状態)となる。
第3のFET3がオンとなることにより、第1のスイッチFET1のゲートは、ほぼグランド電位となり、そのため、第1のスイッチFET1はオフ状態(非導通状態)となる。
一方、第4のFET4のオン状態により第5のFET5は、オフ状態(非導通状態)となるために、第2のスイッチFET2のゲートには、第6の抵抗器26及び第2の抵抗器22を介してほぼ電源電圧Vddが印加されることとなり、そのため、第2のスイッチFET2はオン状態となる。
【0019】
その結果、第1の信号端子41と第3の信号端子43との間で高周波信号の通過が可能となる一方、第1の信号端子41と第2の信号端子42との間は第1のスイッチFET1のオフ状態により高周波信号の通過は遮断されることとなる。なお、第1の信号端子41又は第3の信号端子43に印加された高周波信号の一部は、カップリング用である第5のコンデンサ15を介してスイッチ切替信号ラインへ漏洩することとなる。
ここで、インバータの負荷抵抗である第4乃至第6の抵抗器24〜26は、通常、消費電流低減のために10KΩ〜数10KΩの抵抗値が選択されるため、スイッチ切替信号ラインのインピーダンスは高くなり、そのため、第5のコンデンサ15を介してスイッチ切替信号ラインへ漏洩してきた高周波信号は、直流電圧である電源電圧Vddに重畳されることとなる。
【0020】
そして、第5のFET5は、接合型のゲート構造であるために、そのゲート・ドレイン間は、第5のコンデンサ15を介して漏洩してきた高周波信号により等価的に逆バイアス状態とされたダイオードが存在すると等価な状態となる。そのため、高周波信号が正の周期の場合には、上述の仮想ダイオードの逆方向耐圧が保たれる範囲でスイッチ切替信号ラインの電圧は上昇してゆくこととなる。
一方、高周波信号の負の周期においては、電源電圧Vddとこの電源電圧Vddに重畳される高周波信号の和の電圧値が仮想ダイオードのビルトイン電圧Vbiを超えると、ダイオードはオン状態、すなわち、第5のFET5のゲート・ドレイン間は導通状態となる。そして、第5のFET5のゲートに接続されている第4のFET4はオン状態にあるため、第5のFET5のゲートはグランド電位にほぼ等しくなり、スイッチ切替信号ラインの電圧は−Vbiに固定されることとなる。その結果、オン状態にある第2のスイッチFET2のゲートが接続されるスイッチ切替信号ラインには、図4に示されるような整流電圧波形が現れることとなる。この整流電圧の直流電圧成分は、当然に図4からも理解できるように、電源電圧Vddよりも高い状態となる。したがって、オン状態にあるスイッチFET、すなわち、この場合には、第2のスイッチFET2のゲートには、電源電圧Vddよりも高い直流電圧が印加されることとなる。
【0021】
このため、オン状態の第2のスイッチFET2のゲート電圧がドレイン・ソース電位であるVddよりも高くなり、このVddとの電位差が、オン状態のスイッチFETのゲート・ドレイン間及びゲート・ソース間にそれぞれ等価的に存在するダイオードのビルトイン電圧Vbiを越えた場合にはその等価的なダイオードがオン状態となる。したがって、オン状態の第2のスイッチFET2のゲートに印加される電圧からビルトイン電圧Vbiを差し引いた電圧が第2のスイッチFET2のドレイン及びソースに現れることとなる。
一方、この時、オフ状態にある第1のスイッチFET1のドレイン電圧、ソース電圧は、オン状態にある第2のスイッチFET2と同電位となるために、オフ状態の第1のスイッチFET1のドレイン電圧、ソース電圧も電源電圧Vddから上昇することとなる。
【0022】
また、オフ状態にある第1のスイッチFET1のゲート電圧は、先に述べたようにグランド電位に固定されている。そのため、オフ状態にある第1のスイッチFET1のゲート・ドレイン間、ゲート・ソース間に印加される逆方向のバイアス電圧は、通常は電源電圧Vddであるが、本発明の実施の形態におけるスイッチ半導体集積回路の場合、上述したような動作故にVddよりも高いバイアス電圧を印加することが可能となる。その結果、オフ状態にあるFET、すなわち、この場合、第1のスイッチFET1が扱うことのできる最大電力が増加し、スイッチ半導体集積回路全体として、より大信号の切り替えが可能となるものである。
これは、入力電力が大きいほど顕著になり、電源電圧を増加させることなく大信号入力時には電源電圧を上昇させたと等価な状態となるため、低電圧駆動においても大電力の高周波信号を切り替えることが可能なスイッチ半導体集積回路が提供されることとなるものである。
【0023】
図5には、本発明に係るスイッチ半導体集積回路におけるオフ状態のスイッチFETのドレイン、ソース端子電圧の測定例が示されており、以下、同図について説明すれば、まず、同図において横軸は入力電力を、縦軸はドレイン(又はソース)端子電圧を、それぞれ表すものとなっている。
まず、従来回路においては、入力電力の変化に関わらずドレイン端子電圧はVddで一定である。一方、本発明に係るスイッチ半導体集積回路においては、入力電力が小さい範囲においては、ドレイン端子に現れる電圧は、電源電圧Vddであるが、入力電力がさらに増加してゆくと大凡30dBm付近からドレイン端子に現れる直流電圧は上昇し始め、更に入力電力を増加させてゆくと、入力電力の増加に従いドレイン端子電圧も上昇してゆくようになることが図5から確認できるものとなっている。
【0024】
次に、図6には、本発明に係るスイッチ半導体集積回路における入力電力に対する通過損失の測定例が示されており、以下、同図について説明すれば、まず、同図において横軸は入力電力を、縦軸は通過損失を、それぞれ表すものとなっている。また、図6において、点線は従来回路の測定例を、実線は本発明に係るスイッチ半導体集積回路の測定例を、それぞれ表している。
なお、従来回路は、図1の構成例における第4及び第5のコンデンサ14,15に相当するコンデンサが無いことを除けば、使用されているFETの接続数、FETのピンチオフ電圧、電源電圧は同一条件のものである。
この測定例によれば、従来回路の場合、入力電力が大凡33dBm付近から通過損失の劣化が始まり、以後、入力電力の増加に伴い指数関数的に通過損失が増大してゆくものとなっていることが確認できる(図6の点線の特性線参照)。
これに対して、本発明に係るスイッチ半導体集積回路の場合、従来回路と同一の動作電圧にも関わらず入力電力が増加しても通過損失の劣化は生じないことが確認できるものとなっている(図6の実線の特性線参照)。
【0025】
このように、本発明に係るスイッチ半導体集積回路の場合、電源電圧を大きくすることなく動作特性の中の重要な一つである電力切り替え能力の大幅な改善が可能なものとなっている。また、図1に示された第4及び第5のコンデンサ14,15に相当する高周波信号をカップリングさせるに用いられるコンデンサは、通常、1pF以下の微少容量で十分であるため、集積回路の規模やチップサイズを大きくすること無しに上述したような動作特性を得ることができるものである。
なお、ゲート電圧の上昇が始まる入力電力は、高周波信号ラインとカップリングさせるための第4及び第5のコンデンサ14,15の値により調整することが可能である。さらに、図1に示された構成例においては、第4のコンデンサ14の一端は、第2の信号端子42側に、第5のコンデンサ15の一端は、第3の信号端子43側に、それぞれ接続されたものとなっているが、第1の信号端子41側に接続しても同様の機能、動作を得ることができる。
【0026】
次に、第2の構成例について、図2を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の構成例におけるスイッチ半導体集積回路SC2は、論理制御部102Aにおいて、第1の構成例に示された構成に加えて、さらに、第6及び第7のコンデンサ16,17が増設された構成を有するものとなっている。
すなわち、補助コンデンサとしての第6のコンデンサ(図2においては「C6」と表記)16は、第3のFET3のドレイン(又はソース)とグランド間に接続されて設けられたものとなっている一方、補助コンデンサとしての第7のコンデンサ(図2においては「C7」と表記)17は、第5のFET5のドレイン(又はソース)とグランド間に接続されて設けられたものとなっている。
【0027】
かかる構成においては、第6及び第7のコンデンサ16,17により、スイッチ切替信号ラインに生ずる不必要な高周波信号の除去がなされると共に、このスッチ半導体集積回路SC2に入力された高周波信号をカップリングさせるための第4及び第5のコンデンサ14,15と、第6及び第7のコンデンサ16,17との容量比を適宜設定することによって、スイッチ切替信号ラインに重畳させる高周波信号電圧成分の大きさを設定することが可能なものとなっている。
上述のいずれの構成例においても、インバータ回路を有する構成のものを例に示したが、スイッチFET(上述の構成例においては、第1及び第2のスイッチFET1,2に相当するもの)のゲート接続されているスイッチ切替信号ラインが高インピーダンスである場合には、インバータ回路を有する構成以外であっても本発明の原理を適用することが可能であり、同様な効果を得ることができるものである。
【0028】
次に、第3の構成例について、図3を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の構成例におけるスイッチ半導体集積回路SC3は、第1及び第2の構成例と異なり、インバータ回路による論理制御部を有しない構成の例である。すなわち、スイッチ部101の第1及び第2のスイッチFET1,2のゲートへのスイッチ切替信号の供給のための回路構成が図1に示された構成例と異なる点を除けば、図1に示された構成例と基本的に同一である。
具体的には、まず、第1の抵抗器21と第4のコンデンサC4との接続点と第1の制御信号入力端子45との間には、第7の抵抗器(図3においては「R7」と表記)27が接続されたものとなっており、外部の論理回路(図示せず)からの第1の制御信号入力端子45に印加されるスイッチ切替信号が第7の抵抗器27及び第1の抵抗器21を介して第1のスイッチFET1のゲートへ印加されるようになっている。また、第1の抵抗器21と第4のコンデンサ14の接続点とグランドとの間には、第1のダイオード(図3においては「D1」と表記)31が、そのアノードがグランドに、カソードが第1の抵抗器21と第4のコンデンサ14の接続点に、それぞれ接続されるようにして設けられたものとなっている。なお、第7の抵抗器27は、10KΩ〜数10KΩ程度のものが好適である。
【0029】
一方、第2の抵抗器22と第5のコンデンサ15の接続点と第2の制御信号入力端子46との間には、第8の抵抗器(図3においては「R8」と表記)28が接続されたものとなっており、外部の論理回路からの第2の制御信号入力端子46に印加されるスイッチ切替信号が第8の抵抗器28及び第2の抵抗器22を介して第2のスイッチFET2のゲートへ印加されるようになっている。また、第2の抵抗器22と第5のコンデンサ15の接続点とグランドとの間には、第2のダイオード(図3においては「D2」と表記)32が、そのアノードがグランドに、カソードが第2の抵抗器22と第5のコンデンサ15の接続点に、それぞれ接続されるようにして設けられたものとなっている。なお、第8の抵抗器28は、10KΩ〜数10KΩ程度のものが好適である。
さらに、第3の抵抗器23の一端は、図1の構成例と同様に第1のスイッチFET1のソース(又はドレイン)と第2のスイッチFET2のドレイン(又はソース)の接続点に接続される一方、他端は、電源51に接続されたものとなっている。
【0030】
かかる構成においては、第1の制御信号入力端子45と第2の制御信号入力端子46には、外部の図示されない論理回路から、それぞれ逆の論理信号が印加されることとなる。
すなわち、例えば、第1の制御信号入力端子45に電源51から供給される電源電圧Vddと同電位を印加し、第2の制御信号入力端子46をグランド電位とした場合、第1のスイッチFET1は、ゲート・ドレイン間、ゲート・ソース間が同電位となり、そのため、オン状態となって、高周波信号をドレイン・ソース間に通過させることが可能となる。一方、第2のスイッチFET2は、ドレイン・ソース間の電位はVddであるが、ゲートはグランド電位であるためオフ状態となる。
この状態において、第1の信号端子41又は第2の信号端子42から高周波信号を入力した場合、カップリング用の第4のコンデンサ14によって高周波信号の一部が第1の抵抗器21と第7の抵抗器27の間(接続点)へ漏れる。第7の抵抗器27は高抵抗であるため、漏れてきた高周波信号の一部と第1の制御信号入力端子45を介して外部から印加されたスイッチ切替信号としての直流電圧は互いに重畳されることとなるが、高周波信号の負の周期の部分は、第1のダイオード31によりダイオードのビルトイン電圧−Vbiに固定されることとなる。その結果、図1の構成例を参照しつつ説明したと同様な原理により、このスイッチ半導体集積回路SC2に大信号を印加した際には、オフ状態のスイッチFET(第1又は第2のスイッチFET1,2)の切り替え電圧を上昇させることができ、低駆動電圧で大信号の切り替えが可能となるものである。
【0031】
本発明の実施の形態においては、SPDT(Single Pole Dual Throw)スイッチを例に採り説明したが、DPDT(Dual Pole Dual Throw)スイッチなどのスイッチ回路内にオン状態のスイッチFETとオフ状態のスイッチFETがあるような一般的なスイッチ半導体集積回路においても同様に本発明を適用することができるものである。
【0032】
【発明の効果】
以上、述べたように、本発明によれば、入力された高周波信号の一部を整流して、オン状態となる高周波信号通過用のスイッチFETのゲート電圧に重畳できるような構成とすることにより、駆動電圧を大きくすること無く、従来に比してより大電力の高周波信号の切り替えができるという効果を奏するものである。
また、従来に比してより大きな電力の高周波信号の切り替えが可能となるため、高周波特性や歪み特性が改善されたスイッチ半導体集積回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図1】本発明の実施の形態におけるスイッチ半導体集積回路の第1の回路構成例を示す回路図である。
【図2】本発明の実施の形態におけるスイッチ半導体集積回路の第2の回路構成例を示す回路図である。
【図3】本発明の実施の形態におけるスイッチ半導体集積回路の第3の回路構成例を示す回路図である。
【図4】本発明の実施の形態におけるスイッチ半導体集積回路のオン状態にあるスイッチFETのゲート電圧の変化を示す特性線図である。
【図5】本発明の実施の形態におけるスイッチ半導体集積回路のオフ状態にあるスイッチFETの入力電力の変化に対するドレイン電圧の変化を示す特性線図である。
【図6】本発明の実施の形態におけるスイッチ半導体集積回路及び従来回路の入力電力に対する通過損失の変化を示す特性線図である。
【図7】従来回路の一回路構成例を示す回路図である。
【符号の説明】
1…第1のスイッチFET
2…第2のスイッチFET
3…第3のFET
4…第4のFET
5…第5のFET
14…第4のコンデンサ(カップリングコンデンサ)
15…第5のコンデンサ(カップリングコンデンサ)
16…第6のコンデンサ(補助コンデンサ)
17…第7のコンデンサ(補助コンデンサ)
41…第1の信号端子
42…第2の信号端子
43…第3の信号端子
45…第1の切替制御信号端子
46…第2の切替制御信号端子

Claims (3)

  1. 高周波信号の通過を制御するスイッチFETを有し、当該スイッチFETがそのゲートに印加されるスイッチ切替信号によりオン・オフ動作の切り替えがなされるよう構成されてなるスイッチ半導体集積回路であって、
    前記スイッチ切替信号を外部から印加される制御信号に応じて生成するインバータ回路を用いてなる論理制御部が設けられ、
    当該インバータ回路は、電源に接続された抵抗負荷が接続されてなる接合型FETを用いてなり、
    前記スイッチFETのゲートはゲート抵抗器を介して前記インバータ回路の出力端に接続され、当該出力端には高周波信号の一部をカップリングするカップリングコンデンサが接続されて、
    前記接合型FETのゲート・ドレイン間に当該接合型FETがオフ状態の際に生ずる等価的なダイオードにより前記カップリングされた高周波信号が整流されて、前記スイッチFETのゲートに印加される直流電圧に重畳されるよう構成されてなることを特徴とするスイッチ半導体集積回路。
  2. 前記インバータ回路の出力端とグランドとの間に補助コンデンサが設けられ、当該補助コンデンサと前記カップリングコンデンサとの容量比により、前記直流電圧に重畳される高周波信号の整流電圧の大きさを調整可能にしてなることを特徴とする請求項1記載のスイッチ半導体集積回路。
  3. 高周波信号の通過を制御するスイッチFETを有し、当該スイッチFETがそのゲートに印加されるスイッチ切替信号によりオン・オフ動作の切り替えがなされるよう構成されてなるスイッチ半導体集積回路であって、
    前記スイッチ切替信号が印加される信号端子と前記スイッチFETのゲートとの間に、2つの抵抗器が直列接続され、
    前記2つの抵抗器の相互の接続点には、前記高周波信号の一部をカップリングするカップリングコンデンサが接続される一方、当該接続点とグランドとの間にダイオードが、当該ダイオードのカソードが前記接続点に、アノードがグランドに、それぞれ接続されて設けられ、
    前記ダイオードにより前記カップリングされた高周波信号が整流されて、前記スイッチFETのゲートに印加される直流電圧に重畳されるよう構成されてなることを特徴とするスイッチ半導体集積回路。
JP2002306046A 2002-10-21 2002-10-21 スイッチ半導体集積回路 Expired - Fee Related JP3902111B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002306046A JP3902111B2 (ja) 2002-10-21 2002-10-21 スイッチ半導体集積回路

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002306046A JP3902111B2 (ja) 2002-10-21 2002-10-21 スイッチ半導体集積回路
DE10309330A DE10309330A1 (de) 2002-10-21 2003-03-04 Integrierter Halbleiter-Schalter
US10/390,777 US7026858B2 (en) 2002-10-21 2003-03-19 Switch semiconductor integrated circuit
CNB031074200A CN1309164C (zh) 2002-10-21 2003-03-20 开关半导体集成电路

Publications (2)

Publication Number Publication Date
JP2004146862A JP2004146862A (ja) 2004-05-20
JP3902111B2 true JP3902111B2 (ja) 2007-04-04

Family

ID=32064288

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002306046A Expired - Fee Related JP3902111B2 (ja) 2002-10-21 2002-10-21 スイッチ半導体集積回路

Country Status (4)

Country Link
US (1) US7026858B2 (ja)
JP (1) JP3902111B2 (ja)
CN (1) CN1309164C (ja)
DE (1) DE10309330A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2391810A (en) 2002-08-14 2004-02-18 Reckitt Benckiser Inc Disinfectant with residual antimicrobial activity
KR100685359B1 (ko) 2002-09-09 2007-02-22 산요덴키가부시키가이샤 보호 소자
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
JP4029169B2 (ja) * 2003-07-07 2008-01-09 株式会社村田製作所 高周波スイッチ回路
JP2005136948A (ja) * 2003-10-08 2005-05-26 Renesas Technology Corp アンテナスイッチ回路
KR100603298B1 (ko) * 2003-10-17 2006-07-20 삼성에스디아이 주식회사 패널 구동 장치
JP4939749B2 (ja) 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
US7177619B2 (en) * 2005-01-25 2007-02-13 International Business Machines Corporation Dual gate FinFET radio frequency switch and mixer
JP4810904B2 (ja) * 2005-07-20 2011-11-09 ソニー株式会社 高周波スイッチ回路を有する高周波装置
US20090108911A1 (en) 2007-10-30 2009-04-30 Rohm Co., Ltd. Analog switch
JP5192900B2 (ja) * 2008-05-15 2013-05-08 新日本無線株式会社 スイッチ半導体集積回路
CN101615708B (zh) * 2008-06-25 2013-06-19 中国科学院微电子研究所 GaAs基E/D PHEMT单片集成微波开关及其制作方法
JP2010239466A (ja) * 2009-03-31 2010-10-21 New Japan Radio Co Ltd 半導体集積回路
US8604862B2 (en) * 2009-11-16 2013-12-10 Analog Devices, Inc. Four-quadrant bootstrapped switch circuit
JP4893819B2 (ja) * 2009-12-28 2012-03-07 サンケン電気株式会社 双方向スイッチ
WO2011123640A2 (en) * 2010-03-31 2011-10-06 Auriga Measurement Systems, LLC High power radio frequency (rf) switch
US10056895B2 (en) 2010-04-27 2018-08-21 Qorvo Us, Inc. High power FET switch
US9209784B2 (en) 2010-04-27 2015-12-08 Rf Micro Devices, Inc. Switchable capacitive elements for programmable capacitor arrays
JP5344005B2 (ja) * 2011-06-07 2013-11-20 株式会社豊田自動織機 スイッチング回路
WO2014091088A1 (fr) * 2012-12-11 2014-06-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit de comparaison d'une tension a un seuil et conversion d'energie electrique
TWI514761B (zh) * 2013-06-17 2015-12-21 Realtek Semiconductor Corp 半導體開關
CN104242881A (zh) * 2013-06-24 2014-12-24 瑞昱半导体股份有限公司 半导体开关
JP6276302B2 (ja) * 2015-02-15 2018-02-07 スカイワークス ソリューションズ,インコーポレイテッドSkyworks Solutions,Inc. スイッチングモジュールと無線デバイス
US9548730B1 (en) * 2016-01-29 2017-01-17 Raytheon Company Circuit for improved FET switching speed

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625307A (en) * 1992-03-03 1997-04-29 Anadigics, Inc. Low cost monolithic gallium arsenide upconverter chip
KR100323775B1 (ko) * 1993-01-08 2002-06-20 이데이 노부유끼 모놀리식마이크로웨이브반도체집적회로및화합물반도체로이루어지는전계효과형트랜지스터의바이어스안정화회로
JP3243892B2 (ja) * 1993-05-21 2002-01-07 ソニー株式会社 信号切り替え用スイッチ
JP3441236B2 (ja) * 1995-04-24 2003-08-25 ソニー株式会社 半導体集積回路装置
US5767721A (en) * 1996-06-06 1998-06-16 Itt Industries, Inc. Switch circuit for FET devices having negative threshold voltages which utilize a positive voltage only
JPH10242829A (ja) * 1997-02-24 1998-09-11 Sanyo Electric Co Ltd スイッチ回路装置
JPH11239048A (ja) * 1998-02-20 1999-08-31 Sony Corp アンテナスイッチ回路
US5990580A (en) * 1998-03-05 1999-11-23 The Whitaker Corporation Single pole double throw switch
US6229370B1 (en) * 1998-04-24 2001-05-08 Matsushita Electric Industrial Co., Ltd. Amplifier
JP3426993B2 (ja) * 1999-02-03 2003-07-14 三洋電機株式会社 スイッチ回路装置
AU4342601A (en) * 2000-03-03 2001-09-17 Alpha Ind Inc Electronic switch

Also Published As

Publication number Publication date
US20040077150A1 (en) 2004-04-22
JP2004146862A (ja) 2004-05-20
CN1309164C (zh) 2007-04-04
CN1492585A (zh) 2004-04-28
DE10309330A1 (de) 2004-04-29
US7026858B2 (en) 2006-04-11

Similar Documents

Publication Publication Date Title
US10622993B2 (en) Switch circuit and method of switching radio frequency signals
JP6209205B2 (ja) GaNFETのゲートの保護のためのドライバ回路のためのシステム及び装置
US6094088A (en) Radio frequency switch circuit having resistors connected to back gates of transistors
US7782099B2 (en) Switching circuit having low threshold voltage
US6496684B2 (en) SPST switch, SPDT switch, and communication apparatus using the SPDT switch
JP4342569B2 (ja) 高周波スイッチ回路
US6225846B1 (en) Body voltage controlled semiconductor integrated circuit
US7345521B2 (en) High frequency switch circuit
US6496074B1 (en) Cascode bootstrapped analog power amplifier circuit
EP0606094B1 (en) Monolithic microwave integrated circuit
US5004936A (en) Non-loading output driver circuit
US9007117B2 (en) Solid-state switching device having a high-voltage switching transistor and a low-voltage driver transistor
JP2815838B2 (ja) 高圧側スイッチに対する改善されたチャージポンプ回路
KR100366681B1 (ko) 저왜곡스위치
US7796969B2 (en) Symmetrically and asymmetrically stacked transistor group RF switch
US7436237B2 (en) Distortion reducing semiconductor switch
US8487667B2 (en) Hybrid power device
US4622482A (en) Slew rate limited driver circuit which minimizes crossover distortion
US7173471B2 (en) High frequency switching circuit and semiconductor device
CN1309164C (zh) 开关半导体集成电路
JP4760832B2 (ja) 高周波スイッチ回路
US6693498B1 (en) SPDT switch and communication unit using the same
US7061217B2 (en) Integrated power switching circuit
US7224204B2 (en) Method and circuit for driving a gate of a MOS transistor negative
US7161197B2 (en) RF switching circuit for use in mobile communication systems

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061227

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100112

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130112

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150112

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees