JP4811155B2 - 半導体スイッチ回路並びに通信機器 - Google Patents

Description

本発明は、高周波信号の切替を行う半導体スイッチ回路に係り、特に、高周波信号の遮断特性を維持しつつ、高周波信号の歪みの発生を抑制する半導体スイッチ回路に関する。

一部の携帯電話等の通信機器には、複数の異なるキャリアに対応するために、高周波信号の導通及び遮断の制御を行う半導体スイッチ回路が用いられている。

この半導体スイッチ回路として、信号経路に対して直列に挿入して信号の導通及び遮断を制御するスルー電界効果型トランジスタ（以降スルーＦＥＴと記載する。）と、信号経路に対して並列に挿入して、信号経路の短絡及び開放を制御することにより信号の導通及び遮断を制御するシャント電界効果型トランジスタ（以降シャントＦＥＴと記載する。）とを組み合わせて使用しているものが存在する。

この信号の導通及び遮断の制御を行う半導体スイッチ回路には、弱い信号を効率よく受信するために低いオン抵抗が要求されるとともに、受信した信号を効率よくデータ化するために低歪の特性が要求されている。

従来、半導体スイッチ回路の挿入損失及び歪を小さくするために、信号通路に直列に接続される第１の電界効果トランジスタ段のピンチオフ電圧を、信号通路及び接地電位間に接続される第２の電界効果トランジスタ段のピンチオフ電圧に対して低い電位に設定する発明が知られている（例えば、特許文献１参照。）。

特許文献１に記載の半導体スイッチ回路では、第１及び第２の電界効果トランジスタが同一動作特性で動作しないようにすることによって、信号通路と接地電位間に接続された第２の電界効果トランジスタのドレイン−ソース間に漏れ電力を発生させることなく、信号通路に直列に接続された第１の電界効果トランジスタのみをオン動作させることを可能としている。

また、多段に構成した電界効果型トランジスタ（以降ＦＥＴと記載する。）の動作を均等にするために、直列接続した複数のＦＥＴのドレイン・ソース間に抵抗器を接続して、全てのＦＥＴのドレイン、ソースのバイアス点を外部から任意に決定できるように構成したスイッチ半導体集積回路が知られている（例えば特許文献２参照。）。

特許文献２に記載のスイッチ半導体集積回路によれば、各々のＦＥＴの動作を均等にすることにより歪みの改善がなされるので、中電力から大電力の高周波信号における歪みを少なくすることが可能とされている。
特開平７−１０６９３７号公報 特開２００５−３２３０３０号公報

特許文献１に記載の半導体スイッチ回路は、シャントＦＥＴがハイインピーダンス状態のときに、ドレイン−ソース間に印加されている高周波信号がシャントＦＥＴのピンチオフ電圧を超過することにより発生する歪みを改善する発明である。

一方の特許文献２に記載のスイッチ半導体集積回路は、多段に構成したシャントＦＥＴの中間点の電圧の変動により生ずるＦＥＴの動作不均衡を防止して、歪みの減少を図る発明である。

ところが、ハイインピーダンス状態に設定したシャントＦＥＴに起因して発生する高周波信号の歪みには、上記以外にも、シャントＦＥＴのゲート−ドレイン及びゲート−ソース間に存在する寄生容量に起因して発生する歪みが存在する。このＦＥＴの寄生容量に起因する高周波信号の歪みについて、図９を用いて説明する。

図９は、一般的なＦＥＴの回路図と、そのＦＥＴの動作状態における等価回路を示す図である。

図９に示すように、ＦＥＴのゲートＧに閾値以上の電圧を印加して、ドレインＤ−ソースＳ間をローインピーダンス状態にした場合には、ドレインＤ−ソースＳ間の等価回路は、数Ωのオン抵抗Ｒｏｎで表現することができる。

一方、ＦＥＴのゲートＧに閾値よりも十分に低い電圧を印加した場合には、ドレインＤ−ソースＳ間はハイインピーダンス状態に設定され、数百ｆＦの遮断容量の等価回路で表現することができる。

このように、ゲートに高抵抗素子Ｒｇを接続したＦＥＴは、ローインピーダンス状態で抵抗性を示し、ハイインピーダンス状態で容量性を示すことから、準マイクロ波帯用スイッチ回路の基本単位として優れた特性を備えている。

しかし、図９に示すように、ＦＥＴのゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ間には、電圧依存性を有する寄生容量Ｃｇが存在する。また、ドレインＤ−ソースＳ間には、一定の静電容量Ｃｄｓが存在する。

寄生容量Ｃｇは、ＦＥＴのゲート電極近傍に存在する空乏層の厚さに応じて変化するために、電圧が上昇すると寄生容量も上昇するという電圧依存性を有する。したがって、ドレインＤ−ソースＳ間に交流の高周波信号を印加した場合には、その交流の電圧に応じて寄生容量Ｃｇが変化して、信号波形に歪みが生じ、高調波が発生する。更に、複数の周波数の高周波信号が半導体スイッチ回路の両端に印加された場合には、ＩＭＤ（Ｉｎｔｅｒ Ｍｏｄｕｌａｔｉｏｎ Ｄｉｓｔｏｒｔｉｏｎ）が発生して、受信回路における誤動作の要因となる。

そこで本発明は、受信回路における誤動作を減少させるために、高周波信号の歪みの発生が少ない半導体スイッチ回路並びに誤動作が少ない通信機器を提供することを課題としている。

上記課題を解決するために本発明の半導体スイッチ回路は、直列に接続された複数段のＦＥＴから構成され、複数段のＦＥＴのうち一部のＦＥＴのゲート幅を他のＦＥＴのゲート幅よりも狭く設定するとともに、ゲート幅を狭く設定したＦＥＴのゲート−ドレイン間及びゲート−ソース間に、固定容量のコンデンサを接続した。

また、本発明の半導体スイッチ回路は、前記コンデンサの容量を、前記ゲート幅を狭く設定したＦＥＴのゲート−ソース間又はゲート−ドレイン間の容量と、前記他のＦＥＴのゲート−ソース間又はゲート−ドレイン間の容量との差の容量とした。

また、上記課題を解決するために本発明の通信機器は、信号の送信又は受信を行う通信手段と、他の通信機器に対して信号の送信又は受信を行う通信ポートと、通信手段と前記通信ポートとの間に半導体スイッチ回路とを備え、前記半導体スイッチ回路は、直列に接続された複数段のＦＥＴから構成され、複数段のＦＥＴのうち一部のＦＥＴのゲート幅を他のＦＥＴのゲート幅よりも狭く設定するとともに、ゲート幅を狭く設定したＦＥＴのゲート−ドレイン間及びゲート−ソース間に、固定容量のコンデンサを接続する構成とした。

本発明によれば、ＦＥＴが数個直列接続されている半導体スイッチ回路において、一部のＦＥＴのサイズを他のＦＥＴよりも小さく設定し、且つ、サイズの小さいＦＥＴのゲート−ドレイン間、及び、ゲート−ソース間に、固定容量のコンデンサを接続したので、ハイインピーダンス状態に設定したときに、ＦＥＴの電圧依存性のある寄生容量に起因して発生する高調波歪みやＩＭＤを低減することができる。

また、上記の半導体スイッチ回路を通信機器に用いることによって、歪みの少ない高周波の信号を送信することが可能となる。また、半導体スイッチ回路に起因する信号の歪みの発生を減少させることにより、受信回路における誤動作を減少させることができる。

本発明の実施形態に係る半導体スイッチ回路は、直列に接続された複数段のＦＥＴから構成され、複数段のＦＥＴのうち一部のＦＥＴのゲート幅を他のＦＥＴのゲート幅よりも狭く設定するとともに、ゲート幅を狭く設定したＦＥＴのゲート−ドレイン間及びゲート−ソース間に、固定容量のコンデンサを接続している。このように構成した半導体スイッチ回路を、携帯電話等の通信機器の信号経路に用いて高周波信号の導通及び遮断の制御を行うことによって、信号伝達のロスを抑えつつ、電圧依存性のあるＦＥＴの寄生容量に起因して発生する高調波歪みやＩＭＤを低減することができる。したがって、複数の異なるキャリアに対応した通信機器の受信感度を向上させることができる。

また、本発明の実施形態に係る半導体スイッチ回路は、前記コンデンサの容量を、前記ゲート幅を狭く設定したＦＥＴのゲート−ソース間又はゲート−ドレイン間の容量と、前記他のＦＥＴのゲート−ソース間又はゲート−ドレイン間の容量との差の容量とした。このように構成することによって、ゲート幅を狭く設定したことにより生ずるＦＥＴのインピーダンスの増加を相殺して、各ＦＥＴ間に分圧される電圧振幅を均一にすることが可能となり、電圧依存性のある寄生容量に起因して発生する高調波歪みや、ＩＭＤを低減することができる。

また、本発明の実施形態に係る通信機器は、信号の送信又は受信を行う通信手段と、他の通信機器に対して信号の送信又は受信を行う通信ポートと、通信手段と前記通信ポートとの間に半導体スイッチ回路とを備え、前記半導体スイッチ回路は、直列に接続された複数段のＦＥＴから構成され、複数段のＦＥＴのうち一部のＦＥＴのゲート幅を他のＦＥＴのゲート幅よりも狭く設定するとともに、ゲート幅を狭く設定したＦＥＴのゲート−ドレイン間及びゲート−ソース間に、固定容量のコンデンサを接続した構成とした。更に、前記コンデンサの容量を、前記ゲート幅を狭く設定したＦＥＴのゲート−ソース間又はゲート−ドレイン間の容量と、前記他のＦＥＴのゲート−ソース間又はゲート−ドレイン間の容量との差の容量としてもよい。

このように通信機器を構成して高周波信号の導通及び遮断の制御を行うことによって、信号伝達のロスを抑えつつ、電圧依存性のある寄生容量に起因して発生する高調波歪みや、ＩＭＤを低減することができる。したがって、送信する信号の歪みの発生を低減し、信号の受信感度を向上させることができる。

高周波信号の導通及び遮断を行うための半導体スイッチ回路の使用例について、図１を用いて説明する。

図１は、通信に使用する複数の電波のバンドを切り換えることが可能な携帯電話機（通信機器の一形態）の送受信部分のブロック図である。

図１に示す携帯電話機には、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）で使用する電波のバンドと、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）の電波のバンドとを切り換える部分に、半導体スイッチ回路ＳＷ１〜３を備えている。半導体スイッチ回路ＳＷ１〜３は、電波の送受信を行うアンテナ２０（通信ポートの一形態）と、デュプレクサ２２との間に設けてある。

図１に示す携帯電話機において、ＷＣＤＭＡの周波数バンドを利用して情報の送受信を行う場合には、半導体スイッチ回路ＳＷ１を導通状態に設定し、アンテナ２０とデュプレクサ２２とを導通させる。

半導体スイッチ回路ＳＷ１を導通状態に設定する場合には、例えば半導体スイッチ回路１０１のゲート電圧（Ｖｇ１０）をＬｏに設定して、半導体スイッチ回路１０１のＦＥＴ１のドレインＤとＦＥＴ４のソースＳ間をハイインピーダンス状態にするとともに、半導体スイッチ回路１１１のゲート電圧（Ｖｇ１１）をＨｉに設定して半導体スイッチ回路１１１のドレインＤ−ソースＳ間をローインピーダンス状態にして、アンテナ２０とデュプレクサ２２との間を導通させる。

一方、使用しないＧＳＭの周波数バンドの半導体スイッチ回路ＳＷ２及びＳＷ３は、遮断状態に設定する。例えば半導体スイッチ回路ＳＷ２を遮断状態に設定する場合には、半導体スイッチ回路１０２のゲート電圧（Ｖｇ２０）をＨｉに設定して、半導体スイッチ回路１０２のドレインＤ−ソースＳ間をローインピーダンス状態にするとともに、半導体スイッチ回路１１２のゲート電圧（Ｖｇ２１）をＬｏに設定して半導体スイッチ回路１１２のドレインＤ−ソースＳ間をハイインピーダンス状態にし、ＧＳＭ用の回路をアンテナ２０から遮断するとともに、ＧＳＭ用のデュプレクサ（図示せず）の入力端子をアースに短絡させることによって入力信号を遮断する。また、半導体スイッチ回路ＳＷ３も同様に遮断状態に設定しておく。

デュプレクサ２２は、パワーアンプ２６（送信用の通信手段の一形態）が出力する周波数１．９５ＧＨｚのＷＣＤＭＡの送信信号Ｔｘをアンテナ２０に伝達し、アンテナ２０から受信した２．１４ＧＨｚのＷＣＤＭＡの受信信号Ｒｘをローノイズアンプ２４（受信用の通信手段の一形態）に伝達する機能を有するものであり、例えばトラップフィルタを用いて周波数毎に信号を分岐させる。なお、図１に示した実施形態では、信号の送受信を行う通信ポートとしてアンテナ２０を用いているが、通信ポートはアンテナ２０に限定するものではなく、有線の通信を行う場合には、有線の通信ポートを用いることができる。

図２に、本発明の実施の形態に係る半導体スイッチ回路ＳＷ１の構成例を示す。

図２に示す半導体スイッチ回路ＳＷ１のＲＦ０端子は、図１に示したようにアンテナ２０に接続する。また、ＲＦ１端子は、デュプレクサ２２に接続する。

図２に示す例では、振幅の大きな信号を遮断し、ドレインＤ−ソースＳ間に存在する静電容量を少なくするために、スルーＦＥＴとして機能する半導体スイッチ回路１１１、及びシャントＦＥＴとして機能する半導体スイッチ回路１０１を複数段（４段）直列に接続したＦＥＴで構成している。また、半導体スイッチ回路１１１を構成するＦＥＴ５〜ＦＥＴ８のゲートＧは、抵抗Ｒｇを介して共通に接続され、半導体スイッチ回路１１１のゲートを構成している。また、半導体スイッチ回路１０１を構成するＦＥＴ１〜ＦＥＴ４のゲートＧは、抵抗Ｒｇを介して共通に接続され、半導体スイッチ回路１０１のゲートを構成している。

図２に示す実施形態では、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）の信号経路に並列に挿入している複数段のＦＥＴのうち、１つのＦＥＴ１のゲート幅Ｗｇを２ｍｍとし、他のＦＥＴ２〜３のゲート幅Ｗｇ（４ｍｍ）よりも狭く構成している。また、ゲート幅Ｗｇの狭いＦＥＴ１のゲートＧ−ドレインＤ間、及びゲートＧ−ソースＳ間に、固定容量のコンデンサＣｐを接続している。

このようにＦＥＴ１を構成する理由について、図３〜図５を用いて説明する。なお、この固定容量のコンデンサＣｐは、ＭＩＭキャパシタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ Ｃａｐａｃｉｔｏｒ）等で構成するとよい。

図３は、半導体スイッチ回路１０１をハイインピーダンス状態にしたときに発生するＩＭＤのパワーを表す図である。図３は、半導体スイッチ回路を構成する全ＦＥＴ１〜４のゲート幅Ｗｇ（ｍｍ）と、半導体スイッチ回路１０１の存在により発生するＩＭＤのパワーとの関係を示している。

図３に示すように、全てのＦＥＴ１〜４のゲート幅Ｗｇを狭くすると、高調波歪みやＩＭＤの発生量は減少する傾向があるので、ＲＦ信号を受信した受信回路における誤動作は減少傾向となる。しかし、ＦＥＴ１〜４の全てについてゲート幅Ｗｇを狭くすると、半導体スイッチ回路１０１のオン抵抗が増加してしまうために、ＲＦ信号の遮断が甘くなり、他の受信回路との間におけるアイソレーションが悪化するという不具合を生ずる。次に、半導体スイッチ回路１０１を構成する全ＦＥＴ１〜４のゲート幅Ｗｇ（ｍｍ）と、半導体スイッチ回路１０１のオン抵抗Ｒｏｎ（Ω）との関係を、図４を用いて説明する。

図４は、横軸に半導体スイッチ回路１０１を構成する全ＦＥＴ１〜４のゲート幅Ｗｇ（ｍｍ）を表し、縦軸に半導体スイッチ回路１０１のオン抵抗Ｒｏｎを表して、ゲート幅Ｗｇ（ｍｍ）と半導体スイッチ回路１０１のオン抵抗Ｒｏｎ（Ω）との関係を示す図である。

図４に示すように、半導体スイッチ回路１０１のオン抵抗Ｒｏｎは、全ＦＥＴ１〜４のゲート幅Ｗｇ（ｍｍ）に略反比例して増大する。したがって、半導体スイッチ回路１０１をハイインピーダンス状態にした際に発生する高調波歪みやＩＭＤを減少させる目的でゲート幅を狭く設定すると、オン抵抗が増大し、半導体スイッチ回路１０１をローインピーダンス状態にしたときのアイソレーションが悪化するなどの不具合を生ずる。

そこで本発明の実施形態に係る半導体スイッチ回路では、直列に接続した複数段のＦＥＴ１〜４のうちの一部のＦＥＴのゲート幅Ｗｇを、他のＦＥＴのゲート幅Ｗｇよりも狭く設定することによって、オン抵抗Ｒｏｎの増大を低く抑えている。また、ゲート幅Ｗｇを狭く設定したＦＥＴのゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ間に、固定容量のコンデンサＣｐを接続することによって、高調波歪み又はＩＭＤの発生を低減させるようにしている。

ここで、直列に接続した複数段のＦＥＴ１〜４の一部のＦＥＴのゲート幅Ｗｇを、他のＦＥＴのゲート幅Ｗｇよりも狭く設定した半導体スイッチ回路の等価回路について、図５を用いて説明する。

図５は、図２に示した半導体スイッチ回路１０１において、ＦＥＴ１のゲート幅Ｗｇを２ｍｍとし、他のＦＥＴ２〜４のゲート幅を４ｍｍに設定した場合の、ハイインピーダンス状態における等価回路を示す図である。

図５に示すように、ハイインピーダンス状態に設定したＦＥＴ１のドレインＤ−ソースＳ間には、電圧依存性の無い容量ｔ×Ｃｄｓが存在し、ＦＥＴ２〜４のドレインＤ−ソースＳ間には電圧依存性の無い容量Ｃｄｓが存在する。なお、ｔは、ＦＥＴ１のゲート幅Ｗｇを、ＦＥＴ２〜３のゲート幅Ｗｇで除算した定数である。例えば、ＦＥＴ１のゲート幅Ｗｇを２ｍｍとし、ＦＥＴ２〜３のゲート幅Ｗｇを４ｍｍとすると、ｔの値は、ｔ＝０．５となる。

また、ＦＥＴ１のゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ間には、電圧依存性のある寄生容量ｔ×Ｃｇが存在している。同様に、ＦＥＴ２〜４のゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ間にも、電圧依存性のある寄生容量Ｃｇが存在している。

図５に示すように、各ＦＥＴをハイインピーダンス状態に設定した際の遮断容量は、ゲートＧ−ソースＳ間、又はゲートＧ−ドレインＤ間の電圧依存性を有する寄生容量Ｃｇと、ドレインＤ−ソースＳ間の電圧依存性の無い容量Ｃdsとを並列に接続した合成容量となる。

図５に示すように、ＦＥＴ１とＦＥＴ２〜４との間で合成容量が異なる場合には、半導体スイッチ回路１０１の両端に高周波のＲＦ信号が印加されると寄生容量ｔ×Ｃｇの両端にはｖｃｇ１の電圧が発生し、寄生容量Ｃｇの両端にはｖｃｇ２の電圧が発生する。ここで、ｔ＜１の関係から、ｖｃｇ１及びｖｃｇ２は、ｖｃｇ１＞ｖｃｇ２の関係となる。

ここで、半導体スイッチ回路１０１のＦＥＴ１のドレインＤ−とＦＥＴ４のソースＳ間に印加される電圧振幅をＶｒｆ（Ｖ）とし、ＦＥＴ１の寄生容量ｔ×Ｃｇに分圧される電圧振幅をｖｃｇ１（Ｖ）、ＦＥＴ２〜４の寄生容量Ｃｇに分圧される電圧振幅をｖｃｇ２（Ｖ）とすると、ｖｃｇ１及びｖｃｇ２は以下の式で表すことができる。

但し、ｔ＝（ＦＥＴ１のゲート幅Ｗｇ）／（ＦＥＴ２〜４のゲート幅Ｗｇ）
なお、上記の各式におけるＣｇ（Ｖ）は、寄生容量Ｃｇの両端に印加される電圧によって静電容量が変化すること（電圧依存性）を表している。

高調波歪みやＩＭＤを低減させる目的で、半導体スイッチ回路１０１のゲート幅を狭くすれば（すなわちｔを１より小さくすれば）、電圧振幅に対するＦＥＴ１の寄生容量Ｃｇの容量変化量ΔＣｇを少なくすることができ、高調波歪やＩＭＤを低減させることが期待できる。しかし、ＦＥＴ１の寄生容量ｔ×Ｃｇの容量が減少することによって寄生容量ｔ×Ｃｇのインピーダンスが増加し、寄生容量ｔ×Ｃｇの両端に分圧される電圧振幅ｖｃｇ１も増加してしまう。

ＦＥＴのゲート幅Ｗｇと、寄生容量Ｃｇの容量変化量ΔＣｇとの関係について、図６を用いて説明する。

図６は、寄生容量Ｃｇ（縦軸）の両端に分圧される電圧振幅ｖｃｇ（横軸）と、容量変化量ΔＣｇとの関係を示す図である。

図６に示す例では、ゲート幅Ｗｇ＝４ｍｍの場合の寄生容量Ｃｇと、ゲート幅Ｗｇ＝２ｍｍの場合の寄生容量ｔ×Ｃｇの変化の様子を表している。

図６に示すように、ゲート幅Ｗｇ＝２ｍｍの場合の寄生容量ｔ×Ｃｇは、ゲート幅Ｗｇのスケーリング則に従って、ゲート幅Ｗｇ＝４ｍｍの場合の寄生容量Ｃｇの半分の値となる。したがって、もし寄生容量の両端に分圧される電圧振幅が同一であるならば、ゲート幅Ｗｇ＝２ｍｍの場合の容量変化量ΔＣｇは、ゲート幅Ｗｇ＝４ｍｍの場合の容量変化量ΔＣｇの約半分となる。

ところが、寄生容量Ｃｇの両端に分圧される電圧振幅は、前述のとおりｖｃｇ１＞ｖｃｇ２の関係があるので、ゲート幅Ｗｇ＝２ｍｍの場合の容量変化量ΔＣｇはさほど減少せず、高調波歪みやＩＭＤの低減が見込めないことになってしまう。

そこで本発明の実施の形態では、図５に示したように、半導体スイッチ回路１０１を構成する複数段のＦＥＴのうち一部のＦＥＴ１のゲート幅Ｗｇを、他のＦＥＴ２〜４のゲート幅Ｗｇよりも狭く設定して寄生容量Ｃｇを減少させるとともに、ゲート幅Ｗｇを狭く設定したＦＥＴ１のゲートＧ−ドレインＤ間、及びゲートＧ−ソースＳ間に、固定容量のコンデンサＣｐを接続することにした。このコンデンサＣｐを接続することによってインピーダンスが低下するので、寄生容量Ｃｇの両端に分圧される電圧振幅ｖｃｇ１は減少する。

ゲート幅を狭く設定したＦＥＴ１のゲートＧ−ドレインＤ間、及びゲートＧ−ソースＳ間に、固定容量のコンデンサＣｐを接続した際の容量変化量ΔＣｇについて、図７を用いて説明する。

図７は、寄生容量Ｃｇ（縦軸）の両端に分圧される電圧振幅ｖｃｇ（横軸）と、容量変化量ΔＣｇとの関係を示す図である。

図７に示すように、ゲート幅Ｗｇ＝２ｍｍのＦＥＴ１の寄生容量ｔ×Ｃｇに対して固定容量のコンデンサＣｐを接続すると、合成容量ｔ×Ｃｇ＋Ｃｐのインピーダンスが減少し、合成容量ｔ×Ｃｇ＋Ｃｐの両端に分圧される電圧振幅ｖｃｇ１も減少する。ここで、ｖｃｇ１とｖｃｇ２とが略等しくなるようにコンデンサＣｐの容量を調節すると、ＦＥＴ１における合成容量ｔ×Ｃｇ＋Ｃｐの容量変化量ΔＣｇは減少する。したがって、半導体スイッチ回路１０１をローインピーダンス状態に設定した際のオン抵抗Ｒｏｎの増大を抑えつつ、ハイインピーダンス状態に設定した際に発生する高調波歪みやＩＭＤを減少させることが可能となる。

ここでコンデンサＣｐの容量を、ゲート幅を狭く設定したＦＥＴのゲート−ソース間又はゲート−ドレイン間の容量ｔ×Ｃｇと、前記他のＦＥＴのゲート−ソース間又はゲート−ドレイン間の容量との差の容量とするとよい。また、コンデンサＣｐの容量として、Ｃｇ×（１−ｔ）に比例する値を用いることもできる。前述の（式１）及び（式２）に示したように、ｔ＝（狭いゲート幅Ｗｇ）／（広いゲート幅Ｗｇ）であるので、ゲート幅の差を用いて表すとコンデンサＣｐの容量として、Ｃｇ×（（広いゲート幅Ｗｇ）−（狭いゲート幅Ｗｇ））に比例する値を用いることができる。

上記の説明では、複数段のＦＥＴのうち一部のＦＥＴのゲート幅Ｗｇを他のＦＥＴのゲート幅Ｗｇよりも狭く設定するとともに、ゲート幅Ｗｇを狭く設定したＦＥＴのゲートＧ−ドレインＤ間、及びゲートＧ−ソースＳ間に、固定容量のコンデンサＣｐを接続した半導体スイッチ回路を、信号経路に並列に挿入して信号経路の短絡及び開放の制御を行うシャントＦＥＴに適用した実施形態で説明したが、本発明に係る半導体スイッチ回路を、スルーＦＥＴ（例えば図２に示す半導体スイッチ回路１１１）に適用することも可能である。本発明に係る半導体スイッチ回路をスルーＦＥＴに用いることによって、ローインピーダンス状態におけるオン抵抗Ｒｏｎの増大を抑えつつ、ハイインピーダンス状態において発生する高調波歪みやＩＭＤを減少させることが可能となる。

また、半導体スイッチ回路に用いるＦＥＴのうち、ゲート幅Ｗｇを狭くするＦＥＴの数量は、一つに限定するものではない。また、ＦＥＴとして、接合型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、高電子移動度トランジスタのＨＥＭＴ（Ｈｉ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等を用いることができる。

次に、本発明に係る半導体スイッチ回路の他の実施形態を図８に示す。

図８は、直列に接続した複数段のＦＥＴのうち一部のＦＥＴのゲート幅Ｗｇを他のＦＥＴのゲート幅Ｗｇよりも狭く設定するとともに、ゲート幅Ｗｇを狭く設定したＦＥＴのゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ間に、固定容量のコンデンサＣｐを接続し、各ＦＥＴのドレインＤ−ソースＳ間に抵抗Ｒａを並列に接続した実施形態を示す図である。

ＦＥＴを複数段直列に接続した半導体スイッチ回路において、各ＦＥＴのドレインＤ−ソースＳ間に抵抗Ｒａを並列に接続すると、半導体スイッチ回路をハイインピーダンス状態に設定した際に、半導体スイッチ回路のドレインＤ−ソースＳ間に発生する歪が減少することが知られている。

図８に示すように、各ＦＥＴのドレインＤ−ソースＳ間に、抵抗Ｒａを並列に接続した半導体スイッチ回路２０１についても、半導体スイッチ回路２０１を構成する一部のＦＥＴ１のゲート幅Ｗｇを他のＦＥＴ２〜４のゲート幅Ｗｇよりも狭く設定するとともに、ゲート幅Ｗｇを狭く設定したＦＥＴ１のゲートＧ−ドレインＤ間、及びゲートＧ−ソースＳ間に、固定容量のコンデンサＣｐを接続することによって、半導体スイッチ回路２０１のドレインＤ−ソースＳ間に発生する歪を、減少させることができる。

複数の電波のバンドを切り換えることが可能な携帯電話機の送受信部分のブロック図である。 本発明の実施の形態に係る半導体スイッチ回路の構成例を示す図である。 半導体スイッチ回路をハイインピーダンス状態にしたときに発生するＩＭＤのパワーを表す図である。 半導体スイッチ回路をローインピーダンス状態にしたときのオン抵抗Ｒｏｎの値を表す図である。 ＦＥＴ１のゲート幅Ｗｇを２ｍｍとし、他のＦＥＴ２〜４のゲート幅を４ｍｍに設定した場合の、ハイインピーダンス状態における等価回路を示す図である。 寄生容量Ｃｇの両端に分圧される電圧振幅ｖｃｇと、容量変化量ΔＣｇとの関係を示す図である。 寄生容量Ｃｇの両端に分圧される電圧振幅ｖｃｇと、容量変化量ΔＣｇとの関係を示す図である。 半導体スイッチ回路を構成する各ＦＥＴのドレインＤ−ソースＳ間に抵抗Ｒａを並列に接続した実施形態を示す図である。 一般的なＦＥＴの回路図と、そのＦＥＴの動作状態における等価回路を示す図である。

符号の説明

２０ アンテナ
２２ デュプレクサ
２４ ローノイズアンプ
２６ パワーアンプ
１０１、１０２、１０３、１０４ 半導体スイッチ回路
１１１、１１２、１１３、１１４ 半導体スイッチ回路
２０１ 半導体スイッチ回路
２１１ 半導体スイッチ回路
Ｃｐ コンデンサ
Ｃds 容量
Ｃｇ 寄生容量
ΔＣｇ 容量変化量
Ｔｘ 送信信号
Ｒｘ 受信信号
Ｒｏｎ オン抵抗
ＳＷ１、ＳＷ２、ＳＷ３ 半導体スイッチ回路
Ｗｇ ゲート幅

Claims (5)

1. 信号の導通及び遮断の制御を行う半導体スイッチ回路において、
   前記半導体スイッチ回路は、直列に接続された複数段の電界効果型トランジスタから構成され、
   前記複数段の電界効果型トランジスタのうち一部の電界効果型トランジスタのゲート幅を他の電界効果型トランジスタのゲート幅よりも狭く設定するとともに、ゲート幅を狭く設定した電界効果型トランジスタのゲート−ドレイン間及びゲート−ソース間に、固定容量のコンデンサを接続した半導体スイッチ回路。
2. 前記コンデンサの容量は、前記ゲート幅を狭く設定した電界効果型トランジスタのゲート−ソース間又はゲート−ドレイン間の容量と、前記他の電界効果型トランジスタのゲート−ソース間又はゲート−ドレイン間の容量との差の容量とした請求項１に記載の半導体スイッチ回路。
3. 他の通信機器と信号の送信又は受信を行う通信機器であって、
   前記信号の送信又は受信を行う通信手段と、
   前記他の通信機器に対して前記信号の送信又は受信を行う通信ポートと、
   前記通信手段と前記通信ポートとの間に配置され、前記信号の通過及び遮断を制御する半導体スイッチ回路とを備え、
   前記半導体スイッチ回路として、直列に接続された複数段の電界効果型トランジスタから構成され、前記複数段の電界効果型トランジスタのうち一部の電界効果型トランジスタのゲート幅を他の電界効果型トランジスタのゲート幅よりも狭く設定するとともに、ゲート幅を狭く設定した電界効果型トランジスタのゲート−ドレイン間及びゲート−ソース間に、固定容量のコンデンサを接続した半導体スイッチ回路を用いた通信機器。
4. 信号経路に対して直列に挿入して信号の導通及び遮断を制御するスルー電界効果型トランジスタと、信号経路に対して並列に挿入して信号経路の短絡及び開放を制御することにより信号の導通及び遮断を制御するシャント電界効果型トランジスタを備えた半導体スイッチ回路において、
   前記半導体スイッチ回路は、直列に接続された複数段のシャント電界効果型トランジスタから構成され、
   前記複数段のシャント電界効果型トランジスタのうち
   一部のシャント電界効果型トランジスタのゲート幅を他のシャント電界効果型トランジスタのゲート幅よりも狭く設定するとともに、ゲート幅を狭く設定したシャント電界効果型トランジスタのゲート−ドレイン間及びゲート−ソース間に、固定容量のコンデンサを接続した半導体スイッチ回路。
5. 前記コンデンサの容量は、前記ゲート幅を狭く設定したシャント電界効果型トランジスタのゲート−ソース間又はゲート−ドレイン間の容量と、前記他のシャント電界効果型トランジスタのゲート−ソース間又はゲート−ドレイン間の容量との差の容量とした請求項４に記載の半導体スイッチ回路。

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