JP2770846B2 - Fetスイッチ回路 - Google Patents
Fetスイッチ回路Info
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関し、特に、高周波、大電力用のFETスイッチ回路に
関する。
すように、入力端子61と出力端子62との間で直列接
続され信号経路を形成する複数(ここでは3個)のFE
T(電界効果トランジスタ)63a、63b、及び63
cと、出力端子62と接地との間に直列接続された複数
(ここでは3個)のFET64a、64b、及び64c
とを有している。各FETのゲートには、それぞれ保護
抵抗器65a、65b、65c、65d、65e、及び
65fが接続され、制御端子66及び67に接続されて
いる。なお、上記FETは全て同一特性で、また保護抵
抗器も同一抵抗値を有するものとする。
加される制御電圧をVc1としたとき、制御端子67に
は、数式1で表わされる制御電圧Vc2が印加される。
63a、63b、及び63cがオンしたとき)に、FE
T64a、64b、及び64cはオフし、逆にこのスイ
ッチ回路がオフしたときに、FET64a、64b、及
び64cはオンする。この結果、スイッチ回路がオン状
態にあるとき、入力端子に入力された高周波信号(例え
ば、1〜2GHz)は出力端子へ供給される。また、ス
イッチ回路がオフ状態にあるときは、入力端子に入力さ
れる高周波信号が、FET63a、63b、及び63c
を通り出力端子側にリークしても、その高周波成分はF
ET64a、64b、及び64cを介して接地される。
従って、スイッチ回路がオフ状態にあるとき、入力端子
に入力される高周波信号は出力端子に供給されることが
無い。このように、FET64a、64b、及び64c
を設けることにより、このスイッチ回路のアイソレーシ
ョン特性は改善される。
を直列に接続すると、その直列接続されたFETがオフ
状態のときのドレイン−ソース間の高周波信号に対する
耐圧を改善することができる。以下、詳述する。
72が直列接続され、かつ入力端子73(出力端子7
4)と接地との間に接続されているものとする。また、
これらのFET71、72は、同一の特性を有し、ゲー
ト・ソース間容量とゲート・ドレイン間容量とが等しい
(=Cg )ものとする。更に、各ゲートは、高抵抗を介
してバイアスされており、バイアス回路は高周波に対し
て高インピーダンスと見なすことができるものとする。
フとなる様なゲート電圧VG を印加し、入力端子に振幅
vinの高周波信号入力すると、ゲート・ソース間容量及
びゲート・ドレイン間容量の働きにより、点A、B、
C、及びDにおける電位変動は図8(a)、(b)、
(c)、及び(d)に示すようになる。このとき、各F
ET71、72のゲート・ソース間電圧VGS(ゲート・
ドレイン間電圧VGD)の最大値は、直列接続されたFE
Tの数をnとすると、(VG +vin/2n)となる。こ
の最大値が各FETのしきい値電圧VP を越えると、F
ETはオン状態に変化し、点Aにおいて入力信号がクリ
ッピングされ、出力端子74の出力信号波形に歪みが発
生する。すなわち、出力信号の最大振幅vmax は、ゲー
ト・ソース間電圧VGSの最大値が、しきい値電圧VP に
等しいときと同じで、vmax =2n(VP −VG )で表
わされる。このように最大振幅vmax は、FETの数n
に比例し、FETの数を増やせば最大振幅vmax は大き
くなる。すなわち、FETの数nを増やせば、耐圧(歪
みを発生させるなく信号を伝送できる入力信号電圧)を
高めることができる。
は、上述したように、複数のFETを直列接続して耐圧
改善(耐入力レベルの向上)を行うが、このように複数
のFETを直列接続すると、FETの数に比例してオン
抵抗が大きくなるという問題点がある。この問題を解決
するには、各FETのゲート幅を大きくすればよいが
(直列接続されるFETがn個ならばn倍)、レイアウ
ト面積はn2 に比例して大きくなるという新たな問題を
引き起こす。
ETのしきい値電圧VP に依存するため、製造プロセス
において、Vp のばらつきを抑える必要がある。ところ
が、近年のゲート電圧VG の低電圧化(VG がVp に近
付く)に伴って、Vp に対する依存性が更に高まり(非
常に敏感となり)、プロセスにおける制御が困難で歩留
まりが低下するという問題点がある。
増やすことなく耐入力レベルの向上を図り、以てレイア
ウト面積が小さく、歩留まりの良いスイッチ回路を提供
することを目的とする。
して図9に示す様な回路が特開昭57−75030号公
報に開示されているが、この回路では、寄生容量が無視
され、また、FET91がソース接地インバーターとし
て用いられているため、ドレイン・ソース間電圧が反転
する場合は考慮されていない。したがって、この回路
は、高周波信号用の切り替えスイッチとして使用するこ
とはできない。
入出力端子の間に複数の第1の電界効果トランジスタを
直列に接続したFETスイッチ回路において、前記2つ
の入出力端子と該2つの入出力端子にそれぞれ接続され
た電界効果トランジスタのゲートとの間に、それぞれキ
ャパシタを接続したことを特徴とするFETスイッチ回
路が得られる。
する。図1に本発明の第1の実施例を示す。本実施例の
スイッチ回路は、入力端子11と出力端子12との間に
直列に接続された2つのFET13a、13bと、出力
端子12と接地との間に直列に接続された2つのFET
14a、14bと、FET13a、13bの各ゲートと
制御端子15との間にそれぞれ接続された高抵抗16
a、16bと、FET14a、14bの各ゲートと制御
端子17との間にそれぞれ接続された高抵抗18a、1
8bとを有している。また、直列接続された両端のFE
T(本実施例の場合、直列接続された2個のFETが2
組なので全てのFET)のゲートと入力端子、出力端
子、あるいは、接地との間にはキャパシタが接続されて
いる。具体的には、FET13aのゲートと入力端子1
1との間にキャパシタ19aが、FET13bのゲート
と出力端子12との間にキャパシタ19bが、FET1
4aのゲートと出力端子12との間にキャパシタ19c
が、FET14bのゲートと接地との間にキャパシタ1
9dが、それぞれ接続されている。なお、FET、高抵
抗、キャパシタは、それぞれ同一特性を有するものとす
る。
スイッチ回路でも、制御端子15に印加される制御電圧
をVc1としたとき、制御端子17には、数式2で表わさ
れる制御電圧Vc2が印加される。
T14a、14bはオフとなり、入力端子11に入力さ
れた高周波信号は出力端子12へ供給される。また、F
ET13a、13bがオフのとき、FET14a、14
bはオンとなり、例え、入力端子に入力された高周波信
号が出力端子側へとリークしても、リークした高周波信
号は、FET14a、14bにより接地される。
を参照して詳述する。ここでは、FET13a、13b
がオン状態の場合(入力端子11と出力端子12とが直
接接続されていると想定した場合)に付いて説明する。
即ち、FET13a、13bのゲートに、これらFET
をオフさせるゲート電圧VG が与えられている場合に付
いて説明する。なお、各キャパシタ19c、19dの静
電容量C0 は、FET14a、14bのオフ時のゲート
・ソース(ドレイン)容量Cg よりも大きいものとす
る。
が入力されたとすると、点Aにおける電位変動は、従来
同様、図3(a)に示すようになる。このとき、点Bに
おける電位変動は、キャパシタ19cの働きにより、図
3(b)に示す通り、振幅vinで変動する。また、点D
における電位変動は、キャパシタ19dの働きによりほ
とんど無くなる。つまり、点Dの電位はVG で一定と考
えられる。
電位差がしきい値VP 以上になると、FET14aはオ
ン状態に変化する。このとき、FET14bはオフのま
まである。逆に点Aおける電位が負に振れ、点DC間の
電位差がしきい値VP 以上になると、FET14bはオ
ン状態に変化する。このとき、FET14aはオフのま
まである。このとき、C点の電位変動は、図3(c)に
示すように、点Aでの電位が正の時は、ほぼ点Aの電位
と等しく、点A出の電位が負の時は、ほぼ接地電位(0
V)になる。ここで、C0 =∞、と仮定すると、本実施
例のスイッチ回路では、入力振幅vinに無関係に、FE
T14a及び14bのうち少なくとも一方は常にオフ状
態にある。つまり、FET14a及び14bがオフ状態
にある場合、どの様な信号が入力されようとも、オン状
態に反転して信号をリークさせることがない。したがっ
て、本実施例のスイッチ回路では、理論上、最大入力振
幅vmax は無限大である。実際のスイッチ回路では、ゲ
ート耐圧BVGDが有限なので、vmax は、ほぼBVGDに
等しい。
よるスイッチ回路との特性を測定した結果を示す。ここ
で、使用したFETは、VP =−2.0V,BVGD=2
0Vである。また、図4において、◎は、従来のFET
を2段接続したスイッチ回路、□は従来のFETを3段
接続したスイッチ回路(図6参照)、△は、C0 =2p
Fとした図1のスイッチ回路、○は、C0 =10pFと
した図1のスイッチ回路の耐入力レベルの測定結果を表
わす。なお、ここでいう耐入力レベルとは、入力信号に
対する出力信号の歪みが−1dBの時の最大入力振幅を
表わします。
イッチ回路(C0 =10pF)では、従来のFET3段
の回路をVG =−5Vで使用したときと同程度の耐入力
レベルを得ることができる。また、本実施例によるスイ
ッチ回路(C0 =10pF)では、VG =−2.5〜−
5Vの広範囲に渡り、BVGDできまる一定の耐入力レベ
ルが得られる。これは、VP のばらつきに影響されず、
ほぼ一定の耐入力レベルが得られることを意味する。
数を増やすことなく、つまり、レイアウト面積を拡大す
ることなく、耐入力レベルの改善を実現できる。また、
各FETのVP のばらつきによる影響を抑制することが
できる。
実施例では、FET51a、51b、及び51cと、F
ET52a、52b、及び52cとがそれぞれ直列接続
されており、両端のFETのゲート51a、51c、5
2a、及び52cにはキャパシタ53a、53b、53
c、及び53dが接続されている。本実施例のスイッチ
回路の動作も、ほぼ第1の実施例と同じであるが、FE
Tの接続段数を増やしたことにより、第1の実施例より
も、BVGDへの依存性が若干抑えられるため、耐入力レ
ベルは、第1の実施例よりも更に改善される。また、V
P のばらつきによる影響についても同様に第1の実施例
よりも改善される。
続し、その両端の端子とその端子に接続されているFE
Tのゲートとの間にキャパシタを接続したことで、FE
Tの段数を増やすことなく、耐入力レベルを改善するこ
とができる。また、FETの段数を増やす必要がないの
で、レイアウト面積を小さくすることもできる。
入力レベルが、ゲート耐圧BVGDによって決まり、制御
電圧VG やしきい値電圧VP に依存しなくなるため、使
用可能な制御電圧の範囲が広がると共に、製造プロセス
において、しきい値電圧VPのばらつきの許容範囲が広
がり、歩留まりが向上するという効果もある。
路図である。
ぞれ図2の回路の点A、B、C、及びDにおける電位変
動を示すグラフである。
ッチ回路の、ゲート電圧に対すする耐入力レベルを示す
グラフである。
である。
である。
ぞれ図7の回路の点A、B、C、及びDにおける電位変
動を示すグラフである。
保護抵抗器 66,67 制御端子 71,72 FET 73 入力端子 74 出力端子
Claims (3)
- 【請求項1】 2つの入出力端子の間に複数の第1の電
界効果トランジスタを直列に接続したFETスイッチ回
路において、前記2つの入出力端子と該2つの入出力端
子にそれぞれ接続された電界効果トランジスタのゲート
との間に、それぞれキャパシタを接続したことを特徴と
するFETスイッチ回路。 - 【請求項2】 前記2つの入出力端子の一方と接地との
間に、前記第1の電界効果トランジスタと同数の第2の
電界効果トランジスタを直列接続し、前記2つの入出力
端子の一方と該2つの入出力端子の一方に接続された前
記第2の電界効果トランジスタのゲートとの間と、前記
接地と該接地に接続された前記第2の電界効果トランジ
スタのゲートとの間とに、それぞれキャパシタを接続し
たことを特徴とする請求項1のFETスイッチ回路。 - 【請求項3】 前記キャパシタが、当該キャパシタが接
続された電界効果トランジスタのオフ状態における端子
・ゲート間の寄生容量よりも、大きい容量を有すること
を特徴とする請求項1または2のFETスイッチ回路。
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