JP5045754B2 - スイッチ回路及び半導体装置 - Google Patents

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Description

本発明は、高周波信号を通過させる、または遮断するためのスイッチ回路及びそれを備えた半導体装置に関する。
従来から高周波信号を通過させる、または遮断するためのスイッチ回路として、ダイオードを用いた回路や電界効果トランジスタ（ＦＥＴ：field effect transistor）を用いた回路が知られている。
図１は、ＦＥＴを用いた背景技術のスイッチ回路を示す図であり、ＳＰＤＴ（単極双投：single pole double through）型のスイッチ回路の構成を示す回路図である。
図１に示すＳＰＤＴ型のスイッチ回路は、高周波信号を通過させる、または遮断するＳＰＳＴ（単極単投：single pole single through）型の第１のスイッチ部２１及び第２のスイッチ部２２を備えている。
第１のスイッチ部２１は高周波信号が入出力される第１の高周波端子１と第２の高周波端子２間に接続され、第２のスイッチ部２２は高周波信号が入出力される第１の高周波端子１と第３の高周波端子３間に接続されている。第１の高周波端子１は第１のスイッチ部２１及び第２のスイッチ部２２で共有される。
第１のスイッチ部２１は、直列に接続された複数のＦＥＴ（図１では３つのＦＥＴ３１〜３３）を備え、その両端が２つの高周波端子１、２と接続された構成である。ＦＥＴ３１〜３３は、そのドレインまたはソースを隣接するＦＥＴのソースまたはドレインと共有することで直列に接続されている。ＦＥＴ３１〜３３のゲート電極は、抵抗素子４１〜４３を介して制御端子１１と接続される。
同様に、第２のスイッチ部２２は、直列に接続された複数のＦＥＴ（図１では３つのＦＥＴ３４〜３６）を備え、その両端が２つの高周波端子１、３と接続された構成である。ＦＥＴ３４〜３６は、そのドレインまたはソースを隣接するＦＥＴのソースまたはドレインと共有することで直列に接続されている。ＦＥＴ３４〜３６のゲート電極は、抵抗素子４４〜４６を介して制御端子１２と接続される。
スイッチ回路で用いるＦＥＴ３１〜３６のゲート電極は、一般に大きなゲート幅で形成され、ゲート電極に接続される抵抗素子４１〜４６には数ｋΩ〜数百ｋΩの高抵抗値が用いられる。
図２は図１に示したスイッチ回路が備えるＦＥＴの構造を示す平面図である。
図２に示すように、ＦＥＴは、導電性チャネル１４１上に形成される、ドレイン１６１、ソース１６２及びゲート電極１５１を備えた構成である。ゲート電極１５１にはスルーホール１８１を介して抵抗素子１７１が接続される。
図２に示すＦＥＴを図１に示した回路のように直列に接続する場合、ソース１６２と隣接するＦＥＴのドレインとを共有し、ドレイン１６１と隣接するＦＥＴのソースとを共有すればよい。また、各ＦＥＴのゲート電極と制御端子（図１に示す制御端子１１、１２）間にそれぞれ抵抗素子１７１を接続すればよい。
上述したように、ＳＰＤＴ型のスイッチ回路では、各ＦＥＴのゲート幅が大きく形成されるため、寄生容量が増大してスイッチ特性が劣化する。そのため、図２に示す構成では、ゲート電極を周知のミアンダ形状に配置することで特性劣化を抑制している。
次に、図１に示した背景技術のスイッチ回路の動作について説明する。
図１に示したスイッチ回路では、第１のスイッチ部２１が備える制御端子１１及び第２のスイッチ部２２が備える制御端子１２にハイレベルまたはロウレベルの制御信号を入力することで、第１のスイッチ部２１及び第２のスイッチ部２２のオン・オフを制御する。このとき、制御端子１１及び制御端子１２にハイレベルとロウレベルの２値の制御信号を相補入力すれば、第１の高周波端子１から入力された高周波信号を第２の高周波端子２または第３の高周波端子３から出力させることが可能であり、第２の高周波端子２と第３の高周波端子３から入力された高周波信号のいずれか一方を第１の高周波端子１から出力させることが可能である。
ところで、図１に示すようなスイッチ回路に要求される性能としては、高周波信号の通過損失が少ないことや高周波端子間のアイソレーションが大きいことが挙げられる。また、それらに加えて非線形歪が少ないことが重要である。
スイッチ回路で発生する非線形歪は、スイッチ回路の各種素子が備える非線形特性に依存する。特に１入力ｎ（ｎは正の整数）出力のＳＰｎＴスイッチ回路やｎ入力ｍ（ｍは正の整数）出力のｎＰｍＴスイッチ回路のような多ポートスイッチ回路では、オン状態の信号パスに比べてオフ状態の信号パスが多くなるため、オフ状態の信号パスが非線形歪の主な発生源となる。この非線形歪は、オフ状態におけるＦＥＴの容量が、該ＦＥＴに印加される高周波信号の電位によって大きく変化することで発生する。特に、非線形歪のうち、２次高調波歪（２ｆ０歪）や２次相互変調歪（ＩＭＤ２歪）のような偶数次歪は、オフ状態のＦＥＴに正電位が印加されたときのインピーダンスと負電位が印加されたときのインピーダンスが非対称に変化するために生じる。なお、ここで言う正電位とは所定の直流電位を基準にして正方向の電位を指し、負電位とは該直流電位を基準にして負方向の電位を指す。この直流電位は接地電位であるとは限らない。
オフ状態のＦＥＴでは、図３に示すように印加電位の変化に対してゲート・ソース間容量（Ｃｇｓ）及びゲート・ドレイン間容量（Ｃｇｄ）がそれぞれ変動する。これは高周波端子から入力された高周波信号がその直流電位を基準に正方向及び負方向に変化するとＣｇｓ及びＣｇｄの値も変動することを示している。ここで、ＦＥＴの製造時における露光の目あわせズレ等によって、Ｃｇｄ及びＣｇｓが高周波信号の直流電位上で交差しない特性となった場合、高周波信号が入力されると、ＦＥＴのインピーダンスが直流電位を基準に非対称に変化し、ゲート・ドレイン間とゲート・ソース間とに異なる電圧振幅が分配される。そのため、偶数次歪が発生する。さらに、ＦＥＴに抵抗素子等が接続されている場合、それらの素子のインピーダンスも直流電位を基準に非対称に変化する。
オフ状態のＦＥＴは、容量素子と等価と考えることができるため、上述した「インピーダンスの非対称な変化」は、主としてＦＥＴの容量の非対称な変化と考えることができる。しかしながら、図１に示した背景技術のスイッチ回路では、ゲート電極から制御端子へ信号が漏洩するのを防止するため、各ＦＥＴ３１〜３６のゲート電極に抵抗素子４１〜４６が接続されている。したがって、これら抵抗素子４１〜４６のインピーダンスの影響も無視することはできない。
但し、背景技術のスイッチ回路では、ＦＥＴのゲート電極に接続する各抵抗素子４１〜４６の値を大きくすることで、これらのインピーダンスの影響を無視することが可能である。
なお、特開２００５−３４１４８５号公報（以下、特許文献１と称す）には、並列な２つの信号パスを備え、一方の信号パスの歪成分の位相を反転した後、２つの信号パスの歪成分を加算することで歪成分をキャンセルする構成が記載されている。また、特開２００６−０４２１３８号公報（以下、特許文献２と称す）には、信号線路の長さを最適に設定することで、所望の周波数の歪成分の強度を低下させる構成が記載され、特開２００５−３２３０３０号公報（以下、特許文献３と称す）にはＦＥＴのドレイン・ソース間に印加する電圧を安定化することで歪の発生を抑制する構成が提案されている。
また、特開２０００−２２３９０２号公報（以下、特許文献４と称す）、特開２００５−０６５０６０号公報（以下、特許文献５と称す）、特開２００５−０７２９９３号公報（以下、特許文献６と称す）、特開２００５−０８６４２０号公報（以下、特許文献７と称す）、特開２００６−２１１２６５号公報（以下、特許文献８と称す）、特開２００７−０７３８１５号公報（以下、特許文献９と称す）及び特開２００７−２５８７６６号公報（以下、特許文献１０と称す）には、ＦＥＴのゲート・ドレイン間やゲート・ソース間に容量素子あるいは抵抗素子を接続することでスイッチ回路の損失や歪を低減する構成が記載されている。
特開２００６−２１１２６５号公報（以下、特許文献１１と称す）には、歪を低減するにはＦＥＴのＶｇｓの変動を抑制する必要があるとの論拠に基づき、ＦＥＴ、抵抗素子及び容量素子から成る回路を、ＦＥＴのゲート電極と高周波端子間に接続した構成が記載されている。
特開平０８−３０７２３２号公報（以下、特許文献１２と称す）及び特開平０９−０１８３１５号公報（以下、特許文献１３と称す）には、飽和しない通常動作する高周波信号の電力範囲を広げるための構成が記載され、特許第００３８１３８６９号公報（以下、特許文献１４と称す）には容量の非対称性を補正して歪を低減することが記載されている。
また、特開２００８−０１７４１６号公報（以下、特許文献１５と称す）には、ＦＥＴのゲート電極と制御端子間に挿入する抵抗素子の接続をオン・オフし、その抵抗値を変化させることで、高周波信号の通過損失の低減、高周波端子間のアイソレーション性能の向上及び歪の低減を実現する構成が記載されている。
上述した背景技術のスイッチ回路のうち、特許文献１に記載された構成では、複数の信号線路（配線）を設ける必要があるため、レイアウト面積が大きくなるという問題がある。また、特許文献１に記載された構成では入力信号に近い周波数の歪成分を除去できない問題もある。
特許文献２に記載された構成では、所望の周波数の歪を低減することは可能であるが、歪成分は１つの周波数のみで発生するものではないため、複数の周波数で発生する歪成分の低減には適用できない。
特許文献３に記載された構成は、ＦＥＴのドレイン・ソース間に印加する電圧を安定化することでスイッチ動作が安定する。しかしながら、特許文献３に記載された構成では偶数次歪を抑制する効果は得られない。
特許文献４，５，６，７，８，９及び１０に記載された構成は、飽和しない通常動作する高周波信号の電力範囲を広げるためのものであり、高電力の高周波信号が入力されたときに発生する歪を低減することはできる。すなわち、特許文献４から特許文献１０に記載された構成は、飽和しない通常の動作範囲内の電力で高周波信号が入力されているときに発生する歪を低減するためのものではない。また、特許文献４から特許文献１０に記載された構成では、高周波端子から見たインピーダンスを、高周波信号の直流電位を基準に非対称に変化させる方向に容量素子や抵抗素子等を追加しているため、歪がさらに大きくなることがあった。
なお、上述した特許文献１から１０に記載された構成は、歪の発生要因そのものを無くしているわけではないため、歪の低減量が僅かであったり、他の特性が悪化する等の問題が発生していた。
特許文献１１に記載された構成は、バイアス電圧が変化することによるＦＥＴの容量の変化を抑制するためにＶｇｓの変動を抑制しているが、ＦＥＴの容量の変化を抑制するには、ＶｇｓだけでなくＶｇｄの変動も抑制しなければならないため、歪の低減効果が不十分である。
特許文献１２及び１３に記載された構成は、特許文献４から１０と同様に、飽和しない通常動作する高周波信号の電力範囲を広げるためのものであり、飽和しない通常の動作範囲内の電力で高周波信号が入力されているときに発生する歪を低減するためのものではない。
特許文献１４は、容量の非対称性を補正して歪を低減することが記載されているが、歪の発生要因については何も記載されておらず、どのようにすれば容量を対称化できるのか十分に記載されていない。また、特許文献１４に記載された構成では、抵抗素子を介して制御端子間に電流が流れるため、消費電力が増大する問題がある。
さらに、特許文献１５に記載された構成では、可変抵抗を実現するために非線形素子であるＦＥＴを使用しているため、歪がさらに大きくなる問題があった。
そこで、本発明は、オフ状態のスイッチ部で発生する偶数次歪を低減できるスイッチ回路及びそれを備えた半導体装置を提供することを目的とする。
上記目的を達成するため本発明のスイッチ回路は、高周波信号を通過させる、または遮断するためのスイッチ回路であって、
前記高周波信号の直流電位を基準とする正負の変化に対して、いずれかの高周波端子から見たインピーダンスが前記直流電位を基準に対称に変化するように、スイッチ回路に存在する、前記直流電位を基準に非対称に変化する該スイッチ回路の任意の端子と前記直流電位もしくは対地電位との間のインピーダンスを補正するための補正回路を有し、
前記直流電位を基準に非対称に変化するインピーダンスは、対地寄生容量のインピーダンスであり、
前記補正回路が前記対地寄生容量のインピーダンスとインピーダンスを平衡させる補正用容量素子を含む構成である。
または、高周波信号を通過させる、または遮断するためのスイッチ回路であって、
前記高周波信号の直流電位を基準とする正負の変化に対して、いずれかの高周波端子から見たインピーダンスが前記直流電位を基準に対称に変化するように、スイッチ回路に存在する、前記直流電位を基準に非対称に変化する該スイッチ回路の任意の端子と前記直流電位もしくは対地電位との間のインピーダンスを補正するための補正回路と、
前記高周波信号が入出力される第１の高周波端子及び第２の高周波端子、前記第１の高周波端子と前記第２の高周波端子間に直列に接続された複数の電界効果トランジスタ、並びに前記電界効果トランジスタのゲート電極と制御端子間に接続された抵抗素子を備えたスイッチ部と、
を有し、
前記直流電位を基準に非対称に変化するインピーダンスは、前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスであり、
前記補正回路が該抵抗素子のインピーダンスとインピーダンスを平衡させる補正用抵抗素子を含む構成である。
または、高周波信号を通過させる、または遮断するためのスイッチ回路であって、
前記高周波信号の直流電位を基準とする正負の変化に対して、いずれかの高周波端子から見たインピーダンスが前記直流電位を基準に対称に変化するように、スイッチ回路に存在する、前記直流電位を基準に非対称に変化する該スイッチ回路の任意の端子と前記直流電位もしくは対地電位との間のインピーダンスを補正するための補正回路と、
前記高周波信号が入出力される第１の高周波端子及び第２の高周波端子、前記第１の高周波端子と前記第２の高周波端子間に直列に接続された複数の電界効果トランジスタ、並びに前記電界効果トランジスタのゲート電極と制御端子間に接続された抵抗素子を備えたスイッチ部と、
を有し、
前記直流電位を基準に非対称に変化するインピーダンスは、前記電界効果トランジスタのゲート電極と接地電位間の対地寄生容量のインピーダンス及び前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスであり、
前記補正回路は、
前記電界効果トランジスタのゲート電極と接地電位間の前記対地寄生容量のインピーダンスとインピーダンスを平衡させる補正用容量素子と、
前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスとインピーダンスを平衡させる補正用抵抗素子と、
を有し、
前記補正回路が、
直列に接続された少なくとも１つの電界効果トランジスタのゲート電極と前記第１の高周波端子間に接続された構成である。
または、高周波信号を通過させる、または遮断するためのスイッチ回路であって、
前記高周波信号の直流電位を基準とする正負の変化に対して、いずれかの高周波端子から見たインピーダンスが前記直流電位を基準に対称に変化するように、スイッチ回路に存在する、前記直流電位を基準に非対称に変化する該スイッチ回路の任意の端子と前記直流電位もしくは対地電位との間のインピーダンスを補正するための補正回路と、
前記高周波信号が入出力される第１の高周波端子及び第２の高周波端子、前記第１の高周波端子と前記第２の高周波端子間に直列に接続された複数の電界効果トランジスタ、並びに前記電界効果トランジスタのゲート電極と制御端子間に接続された抵抗素子を備えたスイッチ部と、
を有し、
前記直流電位を基準に非対称に変化するインピーダンスは、前記電界効果トランジスタのゲート電極と接地電位間の対地寄生容量のインピーダンス及び前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスであり、
前記補正回路は、
前記電界効果トランジスタのゲート電極と接地電位間の前記対地寄生容量のインピーダンスとインピーダンスを平衡させる補正用容量素子と、
前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスとインピーダンスを平衡させる補正用抵抗素子と、
を有し、
前記補正回路が、
直列に接続された少なくとも１つの電界効果トランジスタのゲート電極と該電界効果トランジスタのドレイン間に接続された構成である。
また、本発明の半導体装置は、上記スイッチ回路を備えた構成である。
本発明では、非対称なインピーダンス成分として、スイッチ回路が備える電界効果トランジスタのゲート電極と接地電位間に存在する対地寄生容量及び電界効果トランジスタのゲート電極と制御端子間に接続される抵抗素子を考慮する。
図１は、ＦＥＴを用いた背景技術のスイッチ回路を示す図であり、ＳＰＤＴ型のスイッチ回路の構成を示す回路図である。 図２は、図１に示したスイッチ回路が備えるＦＥＴの構造を示す平面図である。 図３は、図１に示したＦＥＴのオフ状態における印加電位に対するゲート・ソース間容量及びゲート・ドレイン間容量の変化を示すグラフである。 図４は、第１の実施の形態のスイッチ回路の構成を示す回路図である。 図５は、図１に示した第１のスイッチ部が備える対地寄生容量を明示した回路図である。 図６は、図５に示した第１のスイッチ部が備える各ＦＥＴがオフ状態のときの等価回路を示す回路図である。 図７は、図４に示した第１スイッチ部が備える各ＦＥＴがオフ状態のときの等価回路を示す回路図である。 図８は、第２の実施の形態のスイッチ回路の構成を示す回路図である。 図９は、図８に示した第１のスイッチ部が備える各ＦＥＴがオフ状態のときの等価回路を示す回路図である。 図１０は、第３の実施の形態のスイッチ回路の構成を示す回路図である。 図１１は、第４の実施の形態のスイッチ回路の構成を示す回路図である。 図１２は、第１の実施の形態〜第４の実施の形態で示したスイッチ回路の変形例を示す回路図である。 図１３は、第１の実施の形態〜第４の実施の形態で示したスイッチ回路の変形例を示す回路図である。 図１４は、第１の実施の形態〜第４の実施の形態で示したスイッチ回路の変形例を示す回路図である。 図１５は、第５の実施の形態のスイッチ回路の第１の構成例を示す回路図である。 図１６は、第５の実施の形態のスイッチ回路の第２の構成例を示す回路図である。 図１７は、第５の実施の形態のスイッチ回路の第３の構成例を示す回路図である。 図１８は、図１に示した第１のスイッチ部の各ＦＥＴがオフ状態のときの等価回路図である。 図１９は、図１５に示した第１のスイッチ部の各ＦＥＴがオフ状態のときの等価回路図である。 図２０は、第５の実施の形態及び第６の実施の形態のスイッチ回路の抵抗素子の値に対する２次相互変調歪のシミュレーション結果を示すグラフである。 図２１は、第６の実施の形態のスイッチ回路の第１の構成例を示す回路図である。 図２２は、第６の実施の形態のスイッチ回路の第２の構成例を示す回路図である。 図２３は、図２１に示した第１のスイッチ部の各ＦＥＴがオフ状態のときの等価回路図である。 図２４は、第７の実施の形態のスイッチ回路の第１の構成例を示す回路図である。 図２５は、第７の実施の形態のスイッチ回路の第２の構成例を示す回路図である。 図２６は、第７の実施の形態のスイッチ回路の第３の構成例を示す回路図である。 図２７は、第８の実施の形態のスイッチ回路の第１の構成例を示す回路図である。 図２８は、第８の実施の形態のスイッチ回路の第２の構成例を示す回路図である。 図２９は、本発明のスイッチ回路の第２の実施の形態の評価結果を示すグラフである。 図３０は、第１実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。 図３１は、第２実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。 図３２は、第３実施例のスイッチ回路が備えるＦＥＴの別の構造を示す平面図である。 図３３は、第４実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。 図３４は、第５実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。 図３５は、第６実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。 図３６は、第６実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。
次に本発明について図面を参照して説明する。
通常、スイッチ回路で用いるＦＥＴは、ドレインとソースが同じ構造であるため、これらを区別しない場合が多い。しかしながら、以下では、スイッチ回路が備える各素子の接続関係を明確にするため、ＦＥＴのドレインとソースを便宜上区別して記載する。
例えば、図１に示したＳＰＤＴ型のスイッチ回路では、第１の高周波端子１側のＦＥＴの電極をドレインとし、第２の高周波端子２または第３の高周波端子３側のＦＥＴの電極をソースと定義する。同様に、ＳＰＳＴ型のスイッチ回路（図１に示した第１のスイッチ部２１及び第２のスイッチ部２２）では、第１の高周波端子１側のＦＥＴの電極をドレインとし、第２の高周波端子２側のＦＥＴの電極をソースと定義する。
（第１の実施の形態）
図４は第１の実施の形態のスイッチ回路の構成を示す回路図である。なお、図４はＳＰＤＴ型のスイッチ回路に本実施形態の構成を適用した例である。
図４に示すように、第１の実施の形態のスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に容量素子（補正用容量素子）５１〜５３を追加し、第２のスイッチ部２２に容量素子（補正用容量素子）５４〜５６を追加した構成である。
容量素子５１はＦＥＴ３１のゲート電極と第１の高周波端子１間に接続され、容量素子５２はＦＥＴ３２のゲート電極と第１の高周波端子１間に接続され、容量素子５３はＦＥＴ３３のゲート電極と第１の高周波端子１間に接続されている。
また、容量素子５４はＦＥＴ３４のゲート電極と第１の高周波端子１間に接続され、容量素子５５はＦＥＴ３５のゲート電極と第１の高周波端子１間に接続され、容量素子５６はＦＥＴ３６のゲート電極と第１の高周波端子１間に接続されている。
上述したように、ＦＥＴ３１〜３６のゲート電極は、大きなゲート幅で形成され、ゲート電極に接続される抵抗素子４１〜４６には数ｋΩ〜数百ｋΩの高抵抗値が用いられる。このように大きなゲート幅のＦＥＴや抵抗値が大きい抵抗素子は、レイアウト面積が大きくなるために寄生容量も大きくなる。特に、接地電位に対する寄生容量（以下、対地寄生容量と称す）が増大する。
図５は、図１に示した背景技術のスイッチ回路が備える第１のスイッチ部２１の対地寄生容量８１〜８３を明示すると共に、スイッチ回路の使用時に接続される容量素子９１及び終端抵抗９２を追加した回路図である。容量素子９１は、高周波信号を通過させると共に直流電圧を遮断するために設けられている。終端抵抗９２は、高周波端子２に接続される信号線路とインピーダンスを整合するために設けられている。
図５に示すように、ＦＥＴ３１〜３３には、ゲート電極と接地電位間に対地寄生容量８１〜８３が存在している。従来、これら対地寄生容量８１〜８３によるスイッチ特性への影響について検討されたことはなかった。
図６は図５に示した第１のスイッチ部２１が備える各ＦＥＴがオフ状態のときの等価回路を示している。
図６に示すように、オフ状態のＦＥＴ３１は、ドレイン／ソース・ゲート容量（Ｃｇｄ／Ｃｇｓ）１０１、１０２と、ドレイン・ソース間容量（Ｃｄｓ）１１１とに置き換えることが可能である。
同様に、オフ状態のＦＥＴ３２は、Ｃｇｄ／Ｃｇｓ１０３、１０４と、Ｃｄｓ１１２とに置き換えることが可能であり、オフ状態のＦＥＴ３３は、Ｃｇｄ／Ｃｇｓ１０５、１０６と、Ｃｄｓ１１３とに置き換えることが可能である。
図６に示す等価回路から分かるように、背景技術のスイッチ回路では、各ＦＥＴのゲート電極に存在する対地寄生容量８１〜８３が、いずれかの高周波端子から見たスイッチ部のインピーダンスを高周波信号の直流電位に対して非対称に変化させる要因となる。すなわち、オフ時に印加される高周波信号の電位変化に対して、スイッチ部のインピーダンスが、高周波信号の直流電位を基準に非対称に変化するために偶数次歪が増大する。本実施形態では、この非対称なインピーダンスの変化を補正するために図４に示した容量素子５１〜５６を追加する。
図７は、図４に示した第１のスイッチ部２１が備える各ＦＥＴがオフ状態のときの等価回路を示している。
図７に示すように、本実施形態のスイッチ回路では、ＦＥＴ３１〜３３のゲート電極と第１の高周波端子１間に容量素子５１〜５３を接続することで、ＦＥＴ３１〜３３のゲート電極に存在する対地寄生容量８１〜８３のインピーダンスと容量素子５１〜５３のインピーダンスとを平衡させる。したがって、オフ時に印加される高周波信号の電位変化に対して、スイッチ部のインピーダンスを高周波信号の直流電位を基準にほぼ対称に変化させることができるため、偶数次歪の発生を抑制できる。
なお、容量素子９１は、上述したように高周波信号を通過させると共に直流電圧を遮断するためのものであるため、容量素子５１〜５３、対地寄生容量８１〜８３、ドレイン／ソース・ゲート容量１０１〜１０６及びドレイン・ソース間容量１１１〜１１３に比べて十分に大きな値となる。一方、終端抵抗９２は、容量素子５１〜５３、対地寄生容量８１〜８３、ドレイン／ソース・ゲート容量１０１〜１０６及びドレイン・ソース間容量１１１〜１１３に比べてインピーダンスが十分に小さな値となる。したがって、容量素子９１及び終端抵抗９２は、スイッチ回路のインピーダンスの対称性を検討する際には無視できる。
第１の実施の形態のスイッチ回路によれば、ＦＥＴ３１〜３３のゲート電極と第１の高周波端子１間に容量素子５１〜５３を接続することで、ゲート電極の対地寄生容量に起因するスイッチ部のインピーダンスの非対称性が補正されるため、オフ状態のスイッチ部に高周波信号が印加されることで発生する偶数次歪を低減できる。
なお、第１の実施の形態では、ＳＰＤＴ型のスイッチ回路を例にして説明しているが、本実施形態の構成はＳＰＤＴ型のスイッチ回路に限定されるものではなく、ｎポート入力及びｍポート出力を備えるｎＰｍＴスイッチにも適用可能である。また、第１の実施の形態では、第１のスイッチ部２１及び第２のスイッチ部２２が直列に接続された３つのＦＥＴ３１〜３６を備える構成を例にして説明したが、第１のスイッチ部２１及び第２のスイッチ部２２は、直列に接続された２つ以下のＦＥＴ、あるいは直列に接続された４つ以上のＦＥＴを備えた構成であってもよい。
（第２の実施の形態）
図８は第２の実施の形態のスイッチ回路の構成を示す回路図である。なお、図８はＳＰＤＴ型のスイッチ回路に本実施形態の構成を適用した例である。
図８に示すように、第２の実施の形態のスイッチ回路は、容量素子（補正用容量素子）５１がＦＥＴ３１のゲート電極とドレイン間に接続され、容量素子（補正用容量素子）５２がＦＥＴ３２のゲート電極とドレイン間に接続され、容量素子（補正用容量素子）５３がＦＥＴ３３のゲート電極とドレイン間に接続された構成である。また、容量素子（補正用容量素子）５４がＦＥＴ３４のゲート電極とドレイン間に接続され、容量素子（補正用容量素子）５５がＦＥＴ３５のゲート電極とドレイン間に接続され、容量素子（補正用容量素子）５６がＦＥＴ３３のゲート電極とドレイン間に接続された構成である。その他の構成は第１の実施の形態のスイッチ回路と同様であるため、その説明は省略する。
図９は図８に示した第１のスイッチ部２１が備える各ＦＥＴがオフ状態のときの等価回路を示している。
第１の実施の形態のスイッチ回路は、各ＦＥＴのゲート電極と第１の高周波端子１間に容量素子５１〜５３を接続しているが、図９に示すように第２の実施の形態では、各ＦＥＴのゲート電極とドレイン間に容量素子５１〜５３を接続する。
例えば、ガリウムヒ素等から成る半絶縁性基板やＳＯＩ（Silicon on Insulator）基板上に形成されたＦＥＴでは、ゲート電極の対地寄生容量８１〜８３の値が、Ｃｇｄ／Ｃｇｓ１０１〜１０６やＣｄｓ１１１〜１１３の値に対して十分に小さいため、スイッチ回路のインピーダンスの対称性を検討する際には無視できる。
したがって、図８に示したように、容量素子５１〜５６を各ＦＥＴ３１〜３６のゲート電極とドレイン間に接続しても、第１の実施の形態のスイッチ回路と同様に動作するため、第２の実施の形態のスイッチ回路も第１の実施の形態と同様の効果を得ることができる。
なお、第２の実施の形態においてもＳＰＤＴ型のスイッチ回路を例にして説明しているが、本実施形態の構成はＳＰＤＴ型のスイッチ回路に限定されるものではなく、ｎポート入力及びｍポート出力を備えるｎＰｍＴスイッチにも適用可能である。また、第２の実施の形態では、第１のスイッチ部２１及び第２のスイッチ部２２が直列に接続された３つのＦＥＴ３１〜３６を備える構成を例にして説明したが、第１のスイッチ部２１及び第２のスイッチ部２２は、直列に接続された２つ以下のＦＥＴ、あるいは直列に接続された４つ以上のＦＥＴを備えた構成であってもよい。
（第３の実施の形態）
図１０は第３の実施の形態のスイッチ回路の構成を示す回路図である。なお、図１０はＳＰＤＴ型のスイッチ回路に本実施形態の構成を適用した例である。
図１０に示すように、第３の実施の形態のスイッチ回路は、容量素子（補正用容量素子）５１がＦＥＴ３１のゲート電極と第１の高周波端子１間に接続され、容量素子（補正用容量素子）５２がＦＥＴ３２のゲート電極とドレイン間に接続され、容量素子（補正用容量素子）５３がＦＥＴ３３のゲート電極と第１の高周波端子１間に接続された構成である。また、容量素子（補正用容量素子）５４がＦＥＴ３４のゲート電極と第１の高周波端子１間に接続され、容量素子（補正用容量素子）５５がＦＥＴ３５のゲート電極と第１の高周波端子１間に接続され、容量素子（補正用容量素子）５６がＦＥＴ３３のゲート電極とドレイン間に接続された構成である。
第１の実施の形態及び第２の実施の形態で説明したように、ゲート電極の対地寄生容量８１〜８３を補正する容量素子５１〜５３は、各ＦＥＴ５１〜５６のゲート電極と第１の高周波端子１間に接続してもよく、各ＦＥＴ５１〜５６のゲート電極とドレイン間に接続してもよい。
第３の実施の形態のスイッチ回路は、第１の実施の形態で示した容量素子５１〜５６の接続方法と第２の実施の形態で示した容量素子５１〜５６の接続方法とが混在する構成である。したがって、第３の実施の形態のスイッチ回路は、各スイッチ部が備える、直列に接続されたＦＥＴの数が多いほど、多様な構成が考えられる。図１０に示した第１のスイッチ部２１や第２のスイッチ部２２は容量素子５１〜５６の代表的な接続例を示したものであり、第３の実施の形態のスイッチ回路は図１０に示す構成に限定されるものではない。
第３の実施の形態のスイッチ回路においても第１の実施の形態及び第２の実施の形態のスイッチ回路と同様に動作するため、第１の実施の形態及び第２の実施の形態のスイッチ回路と同様の効果を得ることができる。
なお、第３の実施の形態においてもＳＰＤＴ型のスイッチ回路を例にして説明しているが、本実施形態の構成はＳＰＤＴ型のスイッチ回路に限定されるものではなく、ｎポート入力及びｍポート出力を備えるｎＰｍＴスイッチにも適用可能である。また、第３の実施の形態では、第１のスイッチ部２１及び第２のスイッチ部２２が直列に接続された３つのＦＥＴ３１〜３６を備える構成を例にして説明したが、第１のスイッチ部２１及び第２のスイッチ部２２は、直列に接続された２つ以下のＦＥＴ、あるいは直列に接続された４つ以上のＦＥＴを備えた構成であってもよい。
（第４の実施の形態）
図１１は第４の実施の形態のスイッチ回路の構成を示す回路図である。なお、図１１はＳＰＤＴ型のスイッチ回路に本実施形態の構成を適用した例である。
図１１に示すように、第４の実施の形態のスイッチ回路は、容量素子５１がＦＥＴ３１のゲート電極とドレイン間に接続され、容量素子５３がＦＥＴ３３のゲート電極とドレイン間に接続された構成である。また、容量素子５４がＦＥＴ３４のゲート電極と第１の高周波端子１間に接続され、容量素子５５がＦＥＴ３５のゲート電極と第１の高周波端子１間に接続された構成である。
第４の実施の形態のスイッチ回路は、第３の実施の形態の変形例であり、スイッチ回路が備える全てのＦＥＴのゲート電極の対地寄生容量を補正するのではなく、一部のＦＥＴのゲート電極の対地寄生容量を補正しない構成である。すなわち、第４の実施の形態のスイッチ回路は、第３の実施の形態のスイッチ回路が備える各ＦＥＴに接続する容量素子５１〜５６の一部を削除した構成である。したがって、第４の実施の形態のスイッチ回路は、各スイッチ部が備える、直列に接続されたＦＥＴの数が多いほど、多様な構成が考えられる。図１１に示した第１のスイッチ部２１や第２のスイッチ部２２は、代表的な容量素子５１〜５６の接続例を示したものであり、第４の実施の形態のスイッチ回路は図１１に示す構成に限定されるものではない。
第４の実施の形態のスイッチ回路では、スイッチ回路が備える全てのＦＥＴのゲート電極の対地寄生容量を補正しないため、第１の実施の形態〜第３の実施の形態のスイッチ回路よりも歪の改善効果が小さくなる。しかしながら、図１に示した背景技術のスイッチ回路に比べて、ゲート電極の対地寄生容量に起因するスイッチ部のインピーダンスの非対称性が補正されるため、偶数次歪の発生を抑制できる。
なお、第４の実施の形態においてもＳＰＤＴ型のスイッチ回路を例にして説明しているが、本実施形態の構成はＳＰＤＴ型のスイッチ回路に限定されるものではなく、ｎポート入力及びｍポート出力を備えるｎＰｍＴスイッチにも適用可能である。また、第４の実施の形態では、第１のスイッチ部２１及び第２のスイッチ部２２が直列に接続された３つのＦＥＴ３１〜３６を備える構成を例にして説明したが、第１のスイッチ部２１及び第２のスイッチ部２２は、直列に接続された２つ以下のＦＥＴ、あるいは直列に接続された４つ以上のＦＥＴを備えた構成であってもよい。
また、スイッチ回路が２つ以上のスイッチ部を備え、各スイッチ部に異なる仕様が要求されている場合は、全てのスイッチ部に上述した第１の実施の形態から第４の実施の形態で示した構成を適用する必要はない。
例えば、図１２に示すように、第１の実施の形態で示したスイッチ部と第２の実施の形態で示したスイッチ部とを併用した構成でもよく、図１３に示すように第２の実施の形態で示したスイッチ部と背景技術のスイッチ部とを併用した構成でもよく、図１４に示すように第１の実施の形態で示したスイッチ部と背景技術のスイッチ部とを併用した構成でもよい。
本発明のスイッチ回路は、図１３や図１４に示すように背景技術のスイッチ部を備える構成であっても、例えば送信回路または受信回路とアンテナとの接続を切り替えるスイッチ回路として利用できる。
具体的には、図１３に示したスイッチ回路の第３の高周波端子３に送信回路を接続し、第２の高周波端子２に受信回路を接続し、第１の高周波端子１にアンテナを接続すればよい。そして、送信時は、受信回路と接続された第１のスイッチ部２１をオフし、送信回路と接続された第２のスイッチ部２２をオンすれば、送信回路から出力された高周波信号をアンテナに供給できる。このとき、第１のスイッチ部２１は第２の実施の形態で示した容量素子５１〜５３を備えた構成であるため、第１のスイッチ部２１がオフ状態であることに起因して発生する偶数次歪を低減できる。
一方、受信時は、受信回路と接続された第１のスイッチ部２１をオンし、送信回路と接続された第２のスイッチ部２２をオフすれば、アンテナで受信した高周波信号を受信回路に供給できる。このとき、第２のスイッチ部２２は背景技術と同様の構成であるため、第１の実施の形態〜第４の実施の形態で示した、第２のスイッチ部２２がオフ状態であることに起因して発生する偶数次歪の低減効果は期待できない。
しかしながら、受信信号は送信信号に比べて強度が非常に小さいため、スイッチ回路で発生する偶数次歪も小さく、該歪成分が問題となることはない。
すなわち、本発明は、高電力の高周波信号が入出力される、いずれかの高周波端子から見たインピーダンスが、高周波信号の直流電位を基準とする正負の変化に対して、高周波信号の直流電位を基準に対称に変化するように、第１の実施の形態から第４の実施の形態で示した構成を適用すればよい。
第１の実施の形態〜第４の実施の形態では、第１の高周波端子１から高電力の高周波信号が入力されるものとして、各ＦＥＴのゲート電極と第１の高周波端子１間、または各ＦＥＴのゲート電極とドレイン間に容量素子を接続する構成例を示した。しかしながら、本発明の効果は、高周波信号の入力方向と関係があるため、第２の高周波端子２や第３の高周波端子３から見たインピーダンスの対称性を改善する場合は、容量素子５１〜５６を、各ＦＥＴのゲート電極と第２の高周波端子２あるいは第３の高周波端子３間に接続してもよく、各ＦＥＴのゲート電極とソース間に接続してもよい。但し、本発明のスイッチ回路では、各ＦＥＴのゲート電極とドレイン間に容量素子を接続したスイッチ部と各ＦＥＴのゲート電極とソース間に容量素子を接続したスイッチ部とを混在させてはならない。同様に、各ＦＥＴのゲート電極と第１の高周波端子間に容量素子を接続したスイッチ部と各ＦＥＴのゲート電極と第２の高周波端子２間または第３の高周波端子３間に容量素子を接続したスイッチ部とを混在させてはならない。
（第５の実施の形態）
図１５、図１６及び図１７は第５の実施の形態のスイッチ回路の構成例を示す回路図である。なお、図１５〜図１７はＳＰＤＴ型のスイッチ回路に本実施形態の構成を適用した例である。
図１５は、第５の実施の形態のスイッチ回路の第１の構成例を示している。図１５に示すスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に抵抗素子（補正用抵抗素子）６１〜６３を追加し、第２のスイッチ部２２に抵抗素子（補正用抵抗素子）６４〜６６を追加した構成である。
抵抗素子６１はＦＥＴ３１のゲート電極と第１の高周波端子１間に接続され、抵抗素子６２はＦＥＴ３２のゲート電極と第１の高周波端子１間に接続され、抵抗素子６３はＦＥＴ３３のゲート電極と第１の高周波端子１間に接続されている。
また、抵抗素子６４はＦＥＴ３４のゲート電極と第１の高周波端子１間に接続され、抵抗素子６５はＦＥＴ３５のゲート電極と第１の高周波端子１間に接続され、抵抗素子６６はＦＥＴ３６のゲート電極と第１の高周波端子１間に接続されている。
図１６は、第５の実施の形態のスイッチ回路の第２の構成例を示している。
図１６に示すスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に、直列に接続された容量素子７１及び抵抗素子６１、直列に接続された容量素子７２及び抵抗素子６２、直列に接続された容量素子７３及び抵抗素子６３を追加し、第２のスイッチ部２２に、直列に接続された容量素子７４及び抵抗素子６４、直列に接続された容量素子７５及び抵抗素子６５、直列に接続された容量素子７６及び抵抗素子６６を追加した構成である。
容量素子７１及び抵抗素子６１はＦＥＴ３１のゲート電極と第１の高周波端子１間に接続され、容量素子７２及び抵抗素子６２はＦＥＴ３２のゲート電極と第１の高周波端子１間に接続され、容量素子７３及び抵抗素子６３はＦＥＴ３３のゲート電極と第１の高周波端子１間に接続されている。
また、容量素子７４及び抵抗素子６４はＦＥＴ３４のゲート電極と第１の高周波端子１間に接続され、容量素子７５及び抵抗素子６５はＦＥＴ３５のゲート電極と第１の高周波端子１間に接続され、容量素子７６及び抵抗素子６６はＦＥＴ３６のゲート電極と第１の高周波端子１間に接続されている。
図１７は、第５の実施の形態のスイッチ回路の第３の構成例を示している。
図１７に示すスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に、抵抗素子６１〜６３及び容量素子７１を追加し、第２のスイッチ部２２に抵抗素子６４〜６６及び容量素子７４を追加した構成である。
抵抗素子６１の一端はＦＥＴ３１のゲート電極と接続され、抵抗素子６２の一端はＦＥＴ３２のゲート電極と接続され、抵抗素子６３の一端はＦＥＴ３３のゲート電極と接続されている。抵抗素子６１〜６３の他端は容量素子６１を介して第１の高周波端子１と接続されている。
また、抵抗素子６４の一端はＦＥＴ３４のゲート電極と接続され、抵抗素子６５の一端はＦＥＴ３５のゲート電極と接続され、抵抗素子６６の一端はＦＥＴ３６のゲート電極と接続されている。抵抗素子６４〜６６の他端は容量素子６４を介して第１の高周波端子１と接続されている。
図１７に示す第３の構成例は、図１６に示した第２の構成例が備える容量素子７１〜７３を共通にし、容量素子７４〜７６を共通にした構成である。
上述したように、背景技術のスイッチ回路では、第１のスイッチ部２１が備えるＦＥＴ３１〜３６のゲート電極に抵抗素子４１〜４６が接続されている。抵抗素子４１〜４６は、第１のスイッチ部２１に入力された高周波信号がゲート電極からゲート容量を介して制御端子１１へ流れることで、高周波信号の通過損失が増大したり高周波端子間のアイソレーション性能が劣化するのを抑制するために設けられている。一方、スイッチ回路で発生する歪に着目した場合、これらの抵抗素子４１〜４６は、上述したように「インピーダンスの非対称性」の要因となる。
図１８は図１に示した背景技術のスイッチ回路の第１のスイッチ部２１が備えるＦＥＴ３１〜３６がオフ状態のときの等価回路を示し、図１９は図１５に示した第５の実施の形態のスイッチ回路の第１のスイッチ部２１が備えるＦＥＴ３１〜３６がオフ状態のときの等価回路を示している。
図１８及び図１９に示す容量素子９１は、高周波信号を通過させると共に直流電圧を遮断するために設けられている。終端抵抗９２は、高周波端子２に接続される信号線路とインピーダンスを整合するために設けられている。
また、図１８及び図１９に示す等価回路では、図５で示したＦＥＴ３１〜３３のゲート電極と接地電位間に存在する対地寄生容量８１〜８３を省略した様子を示している。
図１８において、制御端子１１には高周波信号と比べて十分に低い周波数の制御信号が入力されるため、該制御信号は直流信号と見做すことができる。その場合、抵抗素子４１〜４３は、高周波信号に対して接地電位と接続される経路と見做せるため、オフ状態のスイッチ回路のインピーダンスが非対称になる要因となる。
上述したように、偶数次歪の発生原因は、ＦＥＴの容量及び該ＦＥＴに接続された素子のインピーダンスが直流電位を基準に非対称に変化し、ドレイン・ソース間とドレイン・ゲート間とに異なる電圧振幅が分配されることにある。したがって、抵抗素子４１〜４６も偶数次歪の発生要因となる。
図１に示した背景技術のスイッチ回路では、高周波信号に対して抵抗素子４１〜４６が開放状態と見做すことができるように、抵抗素子４１〜４３の値を大きくしていた。しかしながら、高い値の抵抗素子を用いると、抵抗素子に電流が流れることによる電圧降下、オン・オフの切り替え時間の増大及びレイアウト面積の増大等の様々な問題を引き起こしていた。
本実施形態のスイッチ回路では、図１９に示すように、ＦＥＴ３１〜３３のゲート電極と第１の高周波端子１間に抵抗素子６１〜６３を接続することで、ＦＥＴ３１〜３３のゲート電極に接続された抵抗素子４１〜４３のインピーダンスと抵抗素子６１〜６３のインピーダンスとを平衡させる。
したがって、オフ時に印加される高周波信号の電位変化に対して、スイッチ部のインピーダンスを高周波信号の直流電位を基準にほぼ対称に変化させることができるため、偶数次歪の発生を抑制できる。
なお、容量素子９１は、上述したように高周波信号を通過させると共に直流電圧を遮断するためのものであるため、容量素子６１〜６３、抵抗素子４１〜４３、ドレイン／ソース・ゲート容量１０１〜１０６及びドレイン・ソース間容量１１１〜１１３に比べて十分に大きな値となる。一方、終端抵抗９２は、容量素子６１〜６３、抵抗素子４１〜４３、ドレイン／ソース・ゲート容量１０１〜１０６及びドレイン・ソース間容量１１１〜１１３に比べてインピーダンスが十分に小さな値となる。したがって、容量素子９１及び終端抵抗９２は、スイッチ回路のインピーダンスの対称性を検討する際には無視できる。
第５の実施の形態の第１の構成例では、抵抗素子６１〜６３をＦＥＴ３１〜３３のゲート電極と第１の高周波端子１間に接続することで、ＦＥＴ３１〜３３のゲート電極と制御端子１１間に接続された抵抗素子４１〜４３に起因するスイッチ部のインピーダンスの非対称性が補正される。そのため、オフ状態のスイッチ部に高周波信号が印加されることで発生する偶数次歪を低減できる。
但し、第１の構成例では、ハイレベルが入力された制御端子とロウレベルが入力された制御端子間に直流電流が流れ、消費電力が増大する新たな問題が発生するため、使用用途が限定されてしまう。
第２の構成例は、この問題を回避するために直流電流を遮断する容量素子７１〜７３を抵抗素子６１〜６３と直列に接続した構成である。第３の構成例は、第２の構成例で示した容量素子７１〜７３を共通にすることで、容量素子数を減らしてレイアウト面積を低減した構成である。
図１６に示した第５の実施の形態のスイッチ回路の抵抗素子（抵抗素子４１〜４６）の値に対する２次相互変調歪（ＩＭＤ２）の値をシミュレーションした結果を図２０に示す。なお、図２０は図１に示した背景技術のスイッチ回路及び後述する第６の実施の形態のスイッチ回路の抵抗素子の値に対する２次相互変調歪の特性のシミュレーション結果も示している。
図２０に示すように、背景技術のスイッチ回路ではＦＥＴのゲート電極と制御端子間に接続された抵抗素子４１〜４６の値を大きくすることで２次相互変調歪（ＩＭＤ２）が低減している。それに対して、第５の実施の形態のスイッチ回路では、ＦＥＴのゲート電極と制御端子間に接続された抵抗素子４１〜４６の値が小さくても２次相互変調歪を低減できる。
第５の実施の形態では、ＳＰＤＴ型のスイッチ回路を例にして説明したが、第５の実施の形態の構成はＳＰＤＴ型のスイッチ回路に限定されるものではなく、ｎポート入力及びｍポート出力を備えるｎＰｍＴスイッチにも適用可能である。また、第５の実施の形態では、第１のスイッチ部２１及び第２のスイッチ部２２が直列に接続された３つのＦＥＴ３１〜３６を備える構成を例にして説明したが、第１のスイッチ部２１及び第２のスイッチ部２２は、直列に接続された２つ以下のＦＥＴ、あるいは直列に接続された４つ以上のＦＥＴを備えた構成であってもよい。
第５の実施の形態では、図１５〜図１７に示した抵抗素子６１〜６６の値と抵抗素子４１〜４６の値が等しいとき、偶数次歪を最も低減できる。しかしながら、抵抗素子６１〜６６及び抵抗素子４１〜４６の値は、本実施形態のスイッチ回路を備える装置で許容できる偶数次歪の値に応じて適宜設定する設計パラメータの１つと考えてよく、抵抗素子６１〜６６の値と抵抗素子４１〜４６の値とを必ずしも等しくする必要はない。
また、図１６で示した容量素子７１〜７６や図１７で示した容量素子７１、７４の値も、高周波信号に対する抵抗素子４１〜４６のインピーダンスと比べて十分に小さければよいため、容量素子７１〜７６の値も設計パラメータの１つと考えてよい。また、直流電流を遮断できれば、容量素子７１〜７６に代えてダイオードやＦＥＴ等の他の素子を用いてもよい。
（第６の実施の形態）
図２１及び図２２は第６の実施の形態のスイッチ回路の構成例を示す回路図である。なお、図２１及び図２２はＳＰＤＴ型のスイッチ回路に本実施形態の構成を適用した例である。
図２１は、第６の実施の形態のスイッチ回路の第１の構成例を示している。
図２１に示すスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に抵抗素子（補正用抵抗素子）６１〜６３を追加し、第２のスイッチ部２２に抵抗素子（補正用抵抗素子）６４〜６６を追加した構成である。
抵抗素子６１はＦＥＴ３１のゲート電極とドレイン電極間に接続され、抵抗素子６２はＦＥＴ３２のゲート電極とドレイン電極間に接続され、抵抗素子６３はＦＥＴ３３のゲート電極とドレイン電極間に接続されている。
また、抵抗素子６４はＦＥＴ３４のゲート電極とドレイン電極間に接続され、抵抗素子６５はＦＥＴ３５のゲート電極とドレイン電極間に接続され、抵抗素子６６はＦＥＴ３６のゲート電極とドレイン電極間に接続されている。
図２２は、第６の実施の形態のスイッチ回路の第２の構成例を示している。
図２２に示すスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に直列に接続された容量素子７１及び抵抗素子６１、直列に接続された容量素子７２及び抵抗素子６２並びに直列に接続された容量素子７３及び抵抗素子６３を追加し、第２のスイッチ部２２に直列に接続された容量素子７４及び抵抗素子６４、直列に接続された容量素子７５及び抵抗素子６５並びに直列に接続された容量素子７６及び抵抗素子６６を追加した構成である。
容量素子７１及び抵抗素子６１はＦＥＴ３１のゲート電極とドレイン電極間に接続され、容量素子７２及び抵抗素子６２はＦＥＴ３２のゲート電極とドレイン電極間に接続され、容量素子７３及び抵抗素子６３はＦＥＴ３３のゲート電極とドレイン電極間に接続されている。
また、容量素子７４及び抵抗素子６４はＦＥＴ３４のゲート電極とドレイン電極間に接続され、容量素子７５及び抵抗素子６５はＦＥＴ３５のゲート電極とドレイン電極間に接続され、容量素子７６及び抵抗素子６６はＦＥＴ３６のゲート電極とドレイン電極間に接続されている。
図２３は図２１に示した第１のスイッチ部２１が備える各ＦＥＴがオフ状態のときの、第１のスイッチ部２１の等価回路を示している。
上述した第５の実施の形態のスイッチ回路では、各ＦＥＴのゲート電極と第１の高周波端子１間に抵抗素子６１〜６３を接続しているが、第６の実施の形態では、各ＦＥＴのゲート電極とドレイン間に抵抗素子６１〜６３を接続する。
本実施形態のスイッチ回路では、ＦＥＴ３１〜３３のゲート電極とドレイン間に抵抗素子６１〜６３を接続することで、ＦＥＴ３１〜３３のゲート電極と制御端子１１間に接続された抵抗素子４１〜４３のインピーダンスと、抵抗素子６１〜６３のインピーダンスとを平衡させる。
したがって、第５の実施の形態と同様に、オフ時に印加される高周波信号の電位変化に対して、スイッチ部のインピーダンスを高周波信号の直流電位を基準にほぼ対称に変化させることができるため、偶数次歪の発生を抑制できる。
容量素子９１は、上述したように高周波信号を通過させると共に直流電圧を遮断するためのものであるため、容量素子６１〜６３、抵抗素子４１〜４３、ドレイン／ソース・ゲート容量１０１〜１０６及びドレイン・ソース間容量１１１〜１１３に比べて十分に大きな値となる。一方、終端抵抗９２は、容量素子６１〜６３、抵抗素子４１〜４３、ドレイン／ソース・ゲート容量１０１〜１０６及びドレイン・ソース間容量１１１〜１１３に比べてインピーダンスが十分に小さな値となる。したがって、容量素子９１及び終端抵抗９２は、スイッチ回路のインピーダンスの対称性を検討する際には無視できる。
なお、第６の実施の形態では、ＳＰＤＴ型のスイッチ回路を例にして説明しているが、本実施形態の構成はＳＰＤＴ型のスイッチ回路に限定されるものではなく、ｎポート入力及びｍポート出力を備えるｎＰｍＴスイッチにも適用可能である。
第６の実施の形態では、第１のスイッチ部２１及び第２のスイッチ部２２が直列に接続された３つのＦＥＴ３１〜３６を備える構成を例にして説明したが、第１のスイッチ部２１及び第２のスイッチ部２２は、直列に接続された２つ以下のＦＥＴ、あるいは直列に接続された４つ以上のＦＥＴを備えた構成であってもよい。
第６の実施の形態では、第５の実施の形態と同様に、図２１及び図２２に示した抵抗素子６１〜６６の値と抵抗素子４１〜４６の値が等しいとき、偶数次歪を最も低減できる。しかしながら、抵抗素子６１〜６６及び抵抗素子４１〜４６の値は、本実施形態のスイッチ回路を備える装置で許容できる偶数次歪の値に応じて適宜設定する設計パラメータの１つと考えてよく、抵抗素子６１〜６６の値と抵抗素子４１〜４６の値とを必ずしも等しくする必要はない。
また、図２２で示した容量素子７１〜７６の値も、高周波信号に対する抵抗素子４１〜４６のインピーダンスと比べて十分に小さければよいため、容量素子７１〜７６の値も設計パラメータの１つと考えてよい。また、直流電流を遮断できれば、容量素子７１〜７６に代えてダイオードやＦＥＴ等の他の素子を用いてもよい。
（第７の実施の形態）
図２４、図２５及び図２６は第７の実施の形態のスイッチ回路の構成例を示す回路図である。なお、図２４〜図２６はＳＰＤＴ型のスイッチ回路に本実施形態の構成を適用した例である。
図２４は、第７の実施の形態のスイッチ回路の第１の構成例を示している。
図２４に示すスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に抵抗素子（補正用抵抗素子）６１、６３を追加し、第２のスイッチ部２２に抵抗素子（補正用抵抗素子）６５、６６を追加した構成である。
抵抗素子６１はＦＥＴ３１のゲート電極とドレイン電極間に接続され、抵抗素子６３はＦＥＴ３３のゲート電極とドレイン電極間に接続されている。
また、抵抗素子６５はＦＥＴ３５のゲート電極と第１の高周波端子１間に接続され、抵抗素子６６はＦＥＴ３６のゲート電極と第１の高周波端子１間に接続されている。
図２５は、第７の実施の形態のスイッチ回路の第２の構成例を示している。
図２５に示すスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に抵抗素子６１〜６３を追加し、第２のスイッチ部２２に抵抗素子６５、６６を追加した構成である。
抵抗素子６１はＦＥＴ３１のゲート電極と第１の高周波端子１間に接続され、抵抗素子６２はＦＥＴ３２のゲート電極と第１の高周波端子１間に接続され、抵抗素子６３はＦＥＴ３３のゲート電極とドレイン電極間に接続されている。
また、抵抗素子６５はＦＥＴ３５のゲート電極と第１の高周波端子１間に接続され、抵抗素子６６はＦＥＴ３６のゲート電極とドレイン電極間に接続されている。
図２６は、第７の実施の形態のスイッチ回路の第３の構成例を示している。
図２６に示すスイッチ回路は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１に抵抗素子６１〜６３及び容量素子７１を追加し、第２のスイッチ部２２に抵抗素子６５、６６及び容量素子７５を追加した構成である。
直列に接続された容量素子７１及び抵抗素子６１はＦＥＴ３１のゲート電極と第１の高周波端子１間に接続され、抵抗素子６２はＦＥＴ３２のゲート電極とドレイン電極間に接続され、抵抗素子６３はＦＥＴ３３のゲート電極とドレイン電極間に接続されている。
また、直列に接続された容量素子７５及び抵抗素子６５はＦＥＴ３５のゲート電極と第１の高周波端子１間に接続され、抵抗素子６６はＦＥＴ３６のゲート電極とドレイン電極間に接続されている。
第７の実施の形態の第１の構成例は、第６の実施の形態の第１の構成例で示した第１のスイッチ部２１から抵抗素子６２を削除し、第５の実施の形態の第１の構成例で示した第２のスイッチ部２２から抵抗素子６４を削除した構成である。
スイッチ回路が備える抵抗素子４１〜４６に起因する偶数次歪を低減するには、上述した第５の実施の形態や第６の実施の形態のスイッチ回路を使用するのが最も有効である。
しかしながら、偶数次歪の低減要求が大きくない用途では、図２４に示すように、第５の実施の形態や第６の実施の形態のスイッチ回路から一部の素子を削除した構成でも、背景技術のスイッチ回路と比べて偶数次歪を低減できる。
図２５に示す第２の構成例は、第１のスイッチ部が第５の実施の形態の第１の構成例と第６の実施の形態の第１の構成例とが混在する構成であり、第２のスイッチ部が第５の実施の形態の第１の構成例と第６の実施の形態の第１の構成例とが混在する構成から抵抗素子６４を削除した構成である。
図２５に示した第７の実施の形態の第２の構成例においても、第１の構成例と同様に、偶数次歪の低減要求が大きくない用途に採用することが可能であり、背景技術のスイッチ回路と比べて偶数次歪を低減できる。
図２６に示す第７の実施の形態の第３の構成例は、第１のスイッチ部が第６の実施の形態の第１の構成例と第２の構成例とが混在する構成であり、第２のスイッチ部が第５の実施の形態の第２の構成例と第６の実施の形態の第１の構成例とが混在する構成から抵抗素子６４を削除した構成である。
図２４に示した第７の実施の形態の第３の構成例は、図２４に示した第１の構成例や図２５に示した第２の構成例の抵抗素子６１〜６６のうち、抵抗素子６１に容量素子７１を直列に接続し、抵抗素子６５に容量素子７５を直列に接続した構成である。このような構成でも、背景技術のスイッチ回路と比べて偶数次歪を低減することが可能であり、第５の実施の形態や第６の実施の形態のスイッチ回路と同様に、制御端子１１、１２間に流れる直流電流を遮断できる。
以上説明したように、第５の実施の形態の第１の構成例、第２の構成例及び第３の構成例、並びに第６の実施の形態の第１の構成例及び第２の構成例は、混在して使用することが可能である。
なお、第７の実施の形態は、図２４〜図２６に示した各構成例に限定されるものではない。すなわち、第７の実施の形態には、第５の実施の形態で示した構成例と第６の実施の形態で示した構成例の組み合わせ、あるいはそれらの構成例が備える素子の一部を削除した構成も含まれる。
また、第７の実施の形態では、ＳＰＤＴ型のスイッチ回路を例にして説明しているが、本実施形態の構成はＳＰＤＴ型のスイッチ回路に限定されるものではなく、ｎポート入力及びｍポート出力を備えるｎＰｍＴスイッチにも適用可能である。また、第７の実施の形態では、第１のスイッチ部２１及び第２のスイッチ部２２が直列に接続された３つのＦＥＴ３１〜３６を備える構成を例にして説明したが、第１のスイッチ部２１及び第２のスイッチ部２２は、直列に接続された２つ以下のＦＥＴ、あるいは直列に接続された４つ以上のＦＥＴを備えた構成であってもよい。
また、第７の実施の形態では、第１のスイッチ部と第２のスイッチ部とが異なる構成例を示しているが、第１のスイッチ部と第２のスイッチ部とは同一の構成であってもよく、異なっていてもよい。
第７の実施の形態では、第５の実施の形態や第６の実施の形態と同様に、図２４〜図２６に示した抵抗素子６１〜６６の値と抵抗素子４１〜４６の値が等しいとき、偶数次歪を最も低減できる。しかしながら、抵抗素子６１〜６６及び抵抗素子４１〜４６の値は、本実施形態のスイッチ回路を備える装置で許容できる偶数次歪の値に応じて適宜設定する設計パラメータの１つと考えてよく、抵抗素子６１〜６６の値と抵抗素子４１〜４６の値とを必ずしも等しくする必要はない。
また、図２６で示した容量素子７１、７５の値も、高周波信号に対する抵抗素子４１〜４６のインピーダンスと比べて十分に小さければよいため、容量素子７１、７５の値も設計パラメータの１つと考えてよい。また、直流電流を遮断できれば、容量素子７１、７５に代えてダイオードやＦＥＴ等の他の素子を用いてもよい。
（第８の実施の形態）
図２７及び図２８は第８の実施の形態のスイッチ回路の構成例を示す回路図である。なお、図２７及び図２８はＳＰＤＴ型のスイッチ回路に本実施形態の構成を適用した例である。
図２７は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１と第２のスイッチ部２２に、第１の実施の形態と第５の実施の形態の第１の構成例とを組み合わせた例である。
また、図２８は、図１に示した背景技術のＳＰＤＴ型のスイッチ回路が備える第１のスイッチ部２１と第２のスイッチ部２２に、第２の実施の形態と第５の実施の形態の第３の構成例とを組み合わせた例である。
上述した第１の実施の形態〜第４の実施の形態は、ＦＥＴのゲート電極と接地電位間に存在する対地寄生容量によるインピーダンスの非対称性を容量素子５１〜５６で補正する構成であり、第５の実施の形態〜第７の実施の形態はＦＥＴのゲート電極と制御端子間に接続された抵抗素子４１〜４６によるインピーダンスの非対称性を抵抗素子（補正用抵抗素子）６１〜６６で補正する構成である。
これらスイッチ回路が備えるインピーダンスの非対称性は、容量素子５１〜５６または抵抗素子６１〜６６のいずれか一方のみで補正しても偶数次歪を低減する効果は得られるが、容量素子５１〜５６及び抵抗素子６１〜６６を共に用いる方がより偶数次歪を低減できる。
第８の実施の形態のスイッチ回路は、上述した第１の実施の形態〜第４の実施の形態と第５の実施の形態〜第７の実施の形態とを組み合わせた構成である。
第８の実施の形態では、図２７及び図２８で示す構成のみ例示しているが、第８の実施の形態のスイッチ回路は、第１の実施の形態〜第４の実施の形態で示した構成例と第５の実施の形態〜第７の実施の形態で示した構成例の全ての組み合わせを含むものとする。さらに、第８の実施の形態のスイッチ回路は、第１の実施の形態〜第４の実施の形態と同様に、第１のスイッチ部２１または第２のスイッチ部２２のいずれか一方に、図１に示した背景技術のスイッチ部を用いてもよい。
次に、上述した第２の実施の形態のスイッチ回路の評価結果を図２９に示す。
図２９の特性２０６は図１に示した背景技術のスイッチ回路の制御電圧に対する２ｆ０歪の変化を示し、図２９の特性２０７は図４に示したスイッチ回路の制御電圧に対する２ｆ０歪の変化を示している。制御電圧は、スイッチ回路の制御端子１１、１２から入力する第１のスイッチ部２１及び第２のスイッチ部２２をオンまたはオフさせるための信号である。なお、図２９に示す特性２０６及び特性２０７は、それぞれ第１のスイッチ部２１及び第２のスイッチ部２２で発生する偶数次歪である２ｆ０の制御電圧に対する変化を示している。すなわち、図２９では、第１のスイッチ部２１の特性を測定している場合は第２のスイッチ部２２をオフし、第２のスイッチ部２２の特性を測定している場合は第１のスイッチ部２１をオフしているため、特性２０６及び特性２０７共に２本ずつ記載している。
図２９に示すように、第２の実施の形態のスイッチ回路は、背景技術のスイッチ回路に比べて２ｆ０歪が約１５ｄＢ程度改善しているため、第１の実施の形態〜第４の実施の形態で提案した構成は、偶数次歪の低減に有効であることが分かる。
次に、上述した第１の実施の形態〜第８の実施の形態のスイッチ回路の実施例ついて図面を用いて説明する。
上述したように、スイッチ回路が備えるＦＥＴは、ドレインとソースとが同じ構造であるため、これらを区別しない場合が多い。しかしながら、以下では、スイッチ回路が備える各素子の接続関係を明確にするため、ＦＥＴのドレインとソースを便宜上区別して記載する。具体的には、図の左側に配置する端子をソースとし、図の右側に配置する端子をドレインとする。以下の各実施例で示すスイッチ回路は、ドレインとソースの関係を入れ替えて使用することも可能である。
（第１実施例）
図３０は第１実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。
図３０に示すように、ＦＥＴは、導電性チャネル１４１上に、ドレイン１６１、ソース１６２及びゲート電極１５１が形成された構成である。ゲート電極１５１にはスルーホール１８１を介して抵抗素子１７１が接続されている。
第１実施例のスイッチ回路は、ゲート電極１５１が延伸して形成され、その延長部１５９がドレイン１６１の上端と並行に（近接して）配置されている。延長部１５９の下層に形成される導電性チャネル１４１の有無は本実施例のスイッチ回路の特性に影響しないため、延長部１５９の下層には導電性チャネル１４１が有ってもよく、無くてもよい。
第１実施例のスイッチ回路では、延長部１５９がドレイン１６１の上端と並行に配置されているが、延長部１５９を挟んで対向する位置にはソース１６２が無い。そのため、延長部１５９はＦＥＴのゲート幅を増やすことに寄与せず、ドレイン・ソース間に流れる直流電流等を変化させるものではない。しかしながら、延長部１５９をドレイン１６１と並行に（近接して）配置することで、延長部１５９とドレイン１６１間の寄生容量によりドレイン・ゲート間容量Ｃｇｄが増大するため、図３０に示す構造により、第１〜第４の実施の形態で示した容量素子５１〜５６を実現できる。また、寄生容量により容量素子５１〜５６を実現することで、容量素子５１〜５６のレイアウト面積を抑制できる。
（第２実施例）
図３１は第２実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。
第２実施例のスイッチ回路は第１実施例のスイッチ回路の変形例である。
第２実施例のスイッチ回路は、ゲート電極１５１が延伸して形成され、その延長部１５９がソース１６２の下端と並行に（近接して）配置されている。延長部１５９の下層に形成される導電性チャネル１４１の有無は本実施例のスイッチ回路の特性に影響しないため、延長部１５９の下層には導電性チャネル１４１が有ってもよく、無くてもよい。
第２実施例のスイッチ回路では、延長部１５９がソース１６２の下端と並行に配置されているが、延長部１５９を挟んで対向する位置にはドレイン１６１が無い。そのため、延長部１５９はＦＥＴのゲート幅を増やすことに寄与せず、ドレイン・ソース間に流れる直流電流等を変化させるものではない。しかしながら、延長部１５９をソース１６２と並行に配置することで、延長部１５９とソース１６２間の寄生容量によりソース・ゲート間容量Ｃｇｓが増大するため、図３１に示す構造により、第１〜第４の実施の形態で示した容量素子５１〜５６を実現できる。また、寄生容量により容量素子５１〜５６を実現することで、容量素子５１〜５６のレイアウト面積を抑制できる。
（第３実施例）
図３２は第３実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。
第３実施例のスイッチ回路は第２実施例のスイッチ回路の変形例である。
第３実施例のスイッチ回路は、ゲート電極１５１が延伸して形成され、その延長部１５８、１５９がソース１６２の下端と並行に（近接して）配置された構成である。延長部１５８、１５９の下層に形成される導電性チャネル１４１の有無は本実施例のスイッチ回路の特性に影響しないため、延長部１５８、１５９の下層には導電性チャネル１４１が有ってもよく、無くてもよい。
第３実施例のスイッチ回路では、延長部１５８が２つのソース１６２に挟まれるように配置され、延長部１５９がソース１６２の下端と並行に配置されているが、延長部１５８、１５９を挟んで対向する位置にドレイン１６１が無いため、延長部１５９はＦＥＴのゲート幅を増やすことには寄与せず、ドレイン・ソース間に流れる直流電流等を変化させるものではない。
しかしながら、延長部１５８、１５９をソース１６２と並行に配置することで、延長部１５８、１５９とソース１６２間の寄生容量によりソース・ゲート間容量Ｃｇｓが増大するため、図２９に示す構造により、第１〜第４の実施の形態で示した容量素子５１〜５６を実現できる。また、寄生容量により容量素子５１〜５６を実現することで、容量素子５１〜５６のレイアウト面積を抑制できる。
容量素子５１〜５６として必要な容量が１つの延長部で不足する場合、本実施例のように２つ以上の延長部を配置すればよい。また、延長部１５８、１５９の下層に導電性チャネル１４１が有る場合、導電性チャネル１４１と延長部１５８及び１５９とがソース・ゲート間容量Ｃｇｓを形成するため、必要な容量が確保できていれば、延長部１５８と延長部１５９間にソース１６２を配置しなくてもよい。
本実施例の構造は、第１実施例のスイッチ回路に適用しても同様の効果が得られる。
（第４実施例）
図３３は第４実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。
図３３に示すように、第４実施例のスイッチ回路は、ゲート電極１５１にスルーホール１８２を通して配線１９１が接続された構成である。
第４実施例のスイッチ回路では、配線１９１がソース１６２と並行に（近接して）配置されているため、配線１９１とソース１６２間の寄生容量により、ゲート・ソース間に容量素子を接続した構成と等価になる。
図３３では配線１９１をソース１６２と並行に配置しているが、第１の高周波端子１と接続される配線と並行に配置すれば、図３３と同様の構造により、第１〜第４の実施の形態で示した容量素子５１〜５６を実現できる。また、寄生容量により容量素子５１〜５６を実現することで、容量素子５１〜５６のレイアウト面積を抑制できる。
(第５実施例)
図３４は第５実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。
第５実施例のスイッチ回路は第４実施例のスイッチ回路の変形例である。
図３４に示すように、第５実施例のスイッチ回路は、第４実施例のスイッチ回路と同様に、ゲート電極１５１にスルーホール１８２を通して配線１９１が接続された構成である。
第５実施例のスイッチ回路では、配線１９１がドレイン１６１と並行に（近接して）配置されているため、配線１９１とドレイン１６１間の寄生容量により、ドレイン・ゲート間に容量素子を接続した構成と等価になる。
図３４では配線１９１をドレイン１６１と並行に配置しているが、第１の高周波端子１と接続される配線と並行に配置すれば、図３４と同様の構造により、第１〜第４の実施の形態で示した容量素子５１〜５６を実現できる。また、寄生容量により容量素子５１〜５６を実現することで、容量素子５１〜５６のレイアウト面積を抑制できる。
(第６実施例)
図３５及び図３６は第６実施例のスイッチ回路が備えるＦＥＴの構造を示す平面図である。なお、図３６は図１に示した第１の実施の形態のスイッチ回路の構造例を示している。
図３５に示すように、第６実施例のスイッチ回路は、ゲート電極１５１に接続された抵抗素子１７１上に絶縁膜を介してソース１６２が形成された構成である。
図３６は図３５に示したＦＥＴを直列に接続した構成例を示している。すなわち、第１のＦＥＴは、導電性チャネル１４１上に、ドレイン１６１、ソース１６２及びゲート電極１５１が形成された構成であり、ゲート電極１５１にはスルーホール１８１を介して抵抗素子１７１が接続されている。
第２のＦＥＴは、導電性チャネル１４２上に、ドレイン１６２、ソース１６３及びゲート電極１５２が形成された構成であり、ゲート電極１５２にはスルーホール１８２を介して抵抗素子１７２が接続されている。
第３のＦＥＴは、導電性チャネル１４１３に、ドレイン１６３、ソース１６４及びゲート電極１５３が形成された構成であり、ゲート電極１５３にはスルーホール１８３を介して抵抗素子１７３が接続されている。
第１のＦＥＴのソースと第２のＦＥＴのドレインは共有され、第２のＦＥＴのソースと第３のＦＥＴのドレインは共有されている。抵抗素子１７１、１７２、１７３上には絶縁膜を介して第１のＦＥＴのソースが配置されている。
このような構成では、抵抗素子の上層にＦＥＴのソースを配置することで、抵抗素子とソース間の寄生容量により、ゲート・ソース間に容量素子を接続した構成と等価になる。
したがって、図３５に示す構造により、第１〜第４の実施の形態で示した容量素子５１〜５６を実現できる。また、寄生容量により容量素子５１〜５６を実現することで、容量素子５１〜５６のレイアウト面積を抑制できる。
なお、第１実施例〜第６実施例では、ＦＥＴが１つまたは３つのＦＥＴが直列に接続された構成例を示しているが、ＦＥＴの数はこれらの数に限定されるものではなく、いくつであってもよい。第１実施例〜第６実施例で示したＦＥＴは、ｎポート入力及びｍポート出力を備えたｎＰｍＴスイッチで用いることも可能である。
また、第１実施例〜第６実施例では、ゲート電極の折り返し部位でソース・ドレイン間に電流が流れる影響を防止するため、この折り返し部位の下部に導電性のチャネル１４１を配置しない構造例を示している。しかしながら、このような構造は本発明の効果に関係しないため、ゲート電極の折り返し部位の下部に導電性チャネル１４１が配置された構造でも本発明は利用可能である。
また、第１実施例〜第６実施例では、容量素子５１〜５６を線路間の寄生容量を利用して実現する例を示しているが、他の構造により実現された容量素子５１〜５６を接続した構成であっても第１の実施の形態〜第４の実施の形態と同様の効果を得ることができる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細は本願発明のスコープ内で当業者が理解し得る様々な変更が可能である。
この出願は、２００７年８月１６日に出願された特願２００７−２１２２６２号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (16)

  1. 高周波信号を通過させる、または遮断するためのスイッチ回路であって、
    前記高周波信号の直流電位を基準とする正負の変化に対して、いずれかの高周波端子から見たインピーダンスが前記直流電位を基準に対称に変化するように、スイッチ回路に存在する、前記直流電位を基準に非対称に変化する該スイッチ回路の任意の端子と前記直流電位もしくは対地電位との間のインピーダンスを補正するための補正回路を有し、
    前記直流電位を基準に非対称に変化するインピーダンスは、対地寄生容量のインピーダンスであり、
    前記補正回路が前記対地寄生容量のインピーダンスとインピーダンスを平衡させる補正用容量素子を含むスイッチ回路。
  2. 前記高周波信号が入出力される第１の高周波端子及び第２の高周波端子、並びに前記第１の高周波端子と前記第２の高周波端子間に直列に接続された複数の電界効果トランジスタを備えたスイッチ部を有し、
    前記対地寄生容量は、前記電界効果トランジスタのゲート電極と接地電位間の寄生容量である請求項１記載のスイッチ回路。
  3. 前記補正回路が、
    直列に接続された少なくとも１つの電界効果トランジスタのゲート電極と前記第１の高周波端子間に接続された請求項２記載のスイッチ回路。
  4. 前記補正回路が、
    直列に接続された少なくとも１つの電界効果トランジスタのゲート電極と該電界効果トランジスタのドレイン間に接続された請求項２記載のスイッチ回路。
  5. 高周波信号を通過させる、または遮断するためのスイッチ回路であって、
    前記高周波信号の直流電位を基準とする正負の変化に対して、いずれかの高周波端子から見たインピーダンスが前記直流電位を基準に対称に変化するように、スイッチ回路に存在する、前記直流電位を基準に非対称に変化する該スイッチ回路の任意の端子と前記直流電位もしくは対地電位との間のインピーダンスを補正するための補正回路と、
    前記高周波信号が入出力される第１の高周波端子及び第２の高周波端子、前記第１の高周波端子と前記第２の高周波端子間に直列に接続された複数の電界効果トランジスタ、並びに前記電界効果トランジスタのゲート電極と制御端子間に接続された抵抗素子を備えたスイッチ部と、
    を有し、
    前記直流電位を基準に非対称に変化するインピーダンスは、前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスであり、
    前記補正回路が該抵抗素子のインピーダンスとインピーダンスを平衡させる補正用抵抗素子を含むスイッチ回路。
  6. 前記補正回路は、
    直列に接続された補正用抵抗素子及び容量素子である請求項５記載のスイッチ回路。
  7. 前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子の値と、前記補正用抵抗素子の値とが等しい請求項５または６記載のスイッチ回路。
  8. 前記補正回路が、
    直列に接続された少なくとも１つの電界効果トランジスタのゲート電極と前記第１の高周波端子間に接続された請求項５から７のいずれか１項記載のスイッチ回路。
  9. 前記補正回路が、
    直列に接続された少なくとも１つの電界効果トランジスタのゲート電極と該電界効果トランジスタのドレイン間に接続された請求項５から７のいずれか１項記載のスイッチ回路。
  10. 高周波信号を通過させる、または遮断するためのスイッチ回路であって、
    前記高周波信号の直流電位を基準とする正負の変化に対して、いずれかの高周波端子から見たインピーダンスが前記直流電位を基準に対称に変化するように、スイッチ回路に存在する、前記直流電位を基準に非対称に変化する該スイッチ回路の任意の端子と前記直流電位もしくは対地電位との間のインピーダンスを補正するための補正回路と、
    前記高周波信号が入出力される第１の高周波端子及び第２の高周波端子、前記第１の高周波端子と前記第２の高周波端子間に直列に接続された複数の電界効果トランジスタ、並びに前記電界効果トランジスタのゲート電極と制御端子間に接続された抵抗素子を備えたスイッチ部と、
    を有し、
    前記直流電位を基準に非対称に変化するインピーダンスは、前記電界効果トランジスタのゲート電極と接地電位間の対地寄生容量のインピーダンス及び前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスであり、
    前記補正回路は、
    前記電界効果トランジスタのゲート電極と接地電位間の前記対地寄生容量のインピーダンスとインピーダンスを平衡させる補正用容量素子と、
    前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスとインピーダンスを平衡させる補正用抵抗素子と、
    を有し、
    前記補正回路が、
    直列に接続された少なくとも１つの電界効果トランジスタのゲート電極と前記第１の高周波端子間に接続されたスイッチ回路。
  11. 高周波信号を通過させる、または遮断するためのスイッチ回路であって、
    前記高周波信号の直流電位を基準とする正負の変化に対して、いずれかの高周波端子から見たインピーダンスが前記直流電位を基準に対称に変化するように、スイッチ回路に存在する、前記直流電位を基準に非対称に変化する該スイッチ回路の任意の端子と前記直流電位もしくは対地電位との間のインピーダンスを補正するための補正回路と、
    前記高周波信号が入出力される第１の高周波端子及び第２の高周波端子、前記第１の高周波端子と前記第２の高周波端子間に直列に接続された複数の電界効果トランジスタ、並びに前記電界効果トランジスタのゲート電極と制御端子間に接続された抵抗素子を備えたスイッチ部と、
    を有し、
    前記直流電位を基準に非対称に変化するインピーダンスは、前記電界効果トランジスタのゲート電極と接地電位間の対地寄生容量のインピーダンス及び前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスであり、
    前記補正回路は、
    前記電界効果トランジスタのゲート電極と接地電位間の前記対地寄生容量のインピーダンスとインピーダンスを平衡させる補正用容量素子と、
    前記電界効果トランジスタのゲート電極と前記制御端子間に接続された抵抗素子のインピーダンスとインピーダンスを平衡させる補正用抵抗素子と、
    を有し、
    前記補正回路が、
    直列に接続された少なくとも１つの電界効果トランジスタのゲート電極と該電界効果トランジスタのドレイン間に接続されたスイッチ回路。
  12. 前記第１の高周波端子を共有する複数のスイッチ部を有する請求項３、４、８、９、１０または１１のいずれか１項記載のスイッチ回路。
  13. 前記容量素子は、
    電界効果トランジスタのドレインの端部またはソースの端部と並行に配置される、ゲート電極を延伸した延長部と、前記ドレインまたはソース間の寄生容量である請求項２、３、４、１０、１１または１２のいずれか１項記載のスイッチ回路。
  14. 前記容量素子は、
    電界効果トランジスタのゲート電極に接続される、ドレインの端部またはソースの端部と並行に配置された配線と、前記ドレインまたはソース間の寄生容量である請求項２、３、４、１０、１１または１２のいずれか１項記載のスイッチ回路。
  15. 前記容量素子は、
    電界効果トランジスタのゲート電極に接続される抵抗素子と、前記抵抗素子と絶縁膜を挟んで形成されたソース間の寄生容量である請求項２、３、４、１０、１１または１２のいずれか１項記載のスイッチ回路。
  16. 請求項１から１５のいずれか１項記載のスイッチ回路を備えた半導体装置。
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