CN102291108A - 高频开关电路 - Google Patents

Abstract

本发明提供一种高频开关电路。根据本发明的高频开关电路至少包括被连接在公共端子和第一端子之间的第一开关，和被连接在公共端子和第二端子之间的第二开关。第一和第二开关中的每一个包括串联连接的多个场效应晶体管并且每个场效应晶体管具有体区、源极、漏极、以及栅极。补偿当第一开关处于截止状态时产生的寄生电容的补偿电容形成在第一开关的FET中的漏极和体区之间或者源极和体区之间。补偿当第二开关处于截止状态时产生的寄生电容的补偿电容形成在第二开关的FET中的漏极和体区之间或者源极和体区之间。

Description

高频开关电路

相关申请的交叉引用

本申请基于并且要求2010年4月19日提交的日本专利申请No.2010-096015的优先权，其全部内容通过引用整体合并在此。

技术领域

本发明涉及一种高频开关电路，并且更加具体地，涉及一种具有场效应晶体管的高频开关电路。

背景技术

已知多端口高频开关电路，用于切换在诸如用于移动通信(GSM)或者通用移动通讯系统(UMTS)的多模式/多频带无线通信设备的多端口端子与天线端子之间的连接。要求这样的高频开关电路即使当提供大信号时也具有低插入损耗并且保持输出信号的线性。通常，作为满足这些性能要求的高频开关电路，已经使用了具有通过使用GaAs形成的场效应晶体管(在下文中，FET)的高频开关电路。

同时，近年来，已经提出通过使用Si形成的金属氧化物半导体场效应晶体管(在下文中，MOSFET)(参考日本未经审查的专利申请公开No.2009-194891)。通过绝缘体上硅(SOI)技术的引入，MOSFET的使用很大地减少了器件的寄生电容并且改进了开关的插入损耗性质。在此方法中，多个MOSFET被串联并且多级连接，从而防止当提供大信号时的故障并且提高耐受电压。然而，其中多个MOSFET被串联并且多级连接的构造产生二次谐波和三次谐波。

图9是单刀双掷(SPDT)开关的电路图。注意的是，为多端口切换设计实际多端口高频开关电路，诸如单刀4掷(SP4T)和SP10T。然而，描述SPDT开关以简化本说明书中的解释。在图9中所示的SPDT开关中，多个FET(T111至T114)被串联地连接在天线端子(ANT端子)和端口1端子之间。此外，多个FET(T121至T124)被串联地连接在ANT端子和端口2端子之间。连接在ANT端子和端口1端子之间的FET(T111至T114)的栅极经由电阻器元件相互连接并且被提供有公共控制信号131。类似地，连接在ANT端子和端口2端子之间的FET(T121至T124)的栅极经由电阻器元件相互连接并且被提供有公共控制信号132。

通常，选择器开关选择多个端口中的一个的导通。因此，例如，当连接在ANT端子和端口1端子之间的FET(T111至T114)变成导通状态时，连接在ANT端子和端口2端子之间的FET(T121至T124)变成截止状态。另一方面，当连接在ANT端子和端口2端子之间的FET(T121至T124)变成导通状态时，连接在ANT端子和端口1端子之间的FET(T111至T114)变成截止状态。

图10是示出用于这样的开关的FET的结构的横截面图(参考日本未经审查的专利申请公开No.2009-194891)。通过使用SOI技术形成图10中所示的FET。图10中所示的FET包括Si基板112、形成在Si基板112上的掩埋的氧化物膜层113、形成在掩埋的氧化物膜层113上的体区域(SOI层)116、源极区121、漏极区122、形成在体区域116上的栅极氧化物膜115、以及形成在栅极氧化物膜115上的栅电极123。通过元件隔离层114来分离FET。通常，高频开关电路被设计为相对于输入和输出对称。因此，图10中所示的FET具有其中源极区121和漏极区122相对于栅电极123和体区域116的中心对称的结构。

在高频开关电路中，如图10中所示，FET通常被构造为具有大的栅极宽度以减少导通的端口的导通电阻。因此，广泛地使用其中如图11中所示地布置栅电极123、漏极区122、以及源极区121的多指型FET。图11中所示的多指型FET通过并行地连接多个单元器件来形成FET。

另外，日本未经审查的专利申请公开No.2007-073815公开了能够改进失真特性的半导体器件。在此文献中公开的半导体器件被用于高频开关电路，其中经由另一电极输入或者输出经由多栅极FET中的源电极或者漏电极的高频信号，并且通过被连接到多栅电极的控制端子的电势来控制高频信号的通过或者阻止。在此技术中，离源电极最近的第一栅极中的源极侧斜顶(pent roof)的长度和离漏电极最近的第三栅极中的漏极侧斜顶的长度比栅电极中的另一斜顶的长度长并且它们组成额外的电容。

另外，日本未经审查的专利申请公开No.2008-263523公开一种技术，其中减少了经由高频开关传输的高频信号的二次谐波失真。在本文献中公开的高频开关电路中，组成接收侧传输电路的FET组成为奇数编号的级的串行结构。每个FET级由其中源电极和漏电极的位置交换的MOSFET的平行体构成，并且与组成一行MOSFET的接收侧传输电路的情况相比较，MOSFET中的每一个的栅极宽度减少到一半。

另外，日本未经审查的专利申请公开No.2008-181911公开一种半导体器件，其中当导通半导体器件时确保了线性，并且当截止半导体器件时抑制了遮断特性的劣化。在此文献中公开的半导体器件具有多个端子和连接在多个端子之间的具有多个FET的开关。连接到多个FET的多个端子中的至少一个的第一FET的栅极宽度比连接到多个FET的第一FET的后级的第二FET的栅极宽度大。在垂直于第一FET的栅极宽度的方向上的第一FET的漏电极和源电极的长度之和比在垂直于第二FET的栅极宽度的方向上的第二FET的源电极和漏电极的长度之和小。

发明内容

在图9中所示的SPDT开关中，例如，当被连接在ANT端子和端口1端子之间的FET(T111至T114)变成导通状态时，被连接在ANT端子和端口2端子之间的FET(T121至T124)变成截止状态。在这样的情况下，由于处于截止状态的FET(T121至T124)使得在ANT端子和端口2端子之间产生寄生电容。本发明人已经发现在高频开关电路中产生二次谐波失真的问题。在被连接在ANT端子和端口1端子之间的FET(T111至T114)处于截止状态并且被连接在ANT端子和端口2端子之间的FET(T121至T124)处于导通状态的情况下，此问题类似地出现。

在下文中，详细地描述本发明要解决的问题。图12是当处于截止状态的FET(T121至T124)被连接在ANT端子和端口2端子之间的等效电路图。在这样的情况下，端口2经由功率放大器的输入/输出电路连接至接地(GND)。在这里，功率放大器的输入/输出电路的阻抗低于处于截止状态并且连接在ANT端子和端口2端子之间的FET(T121至T124)的寄生电容。因此，假定端口2直接地接地。此外，图12示出图9中所示的FET(T121)的等效电路图，同时多级连接的FET(T122至T124)具有与FET(T121)相同的构造。

通常，被用于开关的FET的漏极区和源极区被布置为相对于栅电极和体区域的中心对称。因此，如图12中所示，漏极D121和栅极G121之间的重叠电容Cgd121等于源极S121和栅极G121之间的重叠电容Cgs121。此外，漏极D121和体区B121之间的结电容Cdb121等于源极S121和体区B121之间的结电容Csb121。

为此，只要考虑这四个寄生电容，当栅极电阻Rg121和体区电阻Rb121足够高时，如图13中所示，漏-源电容Cds被表达为关于漏-源电压Vds的偶函数。当漏-源电容Cds被表达为关于漏-源电压Vds的函数时，函数被表达如下。

Cds＝a₀+a₂Vds²+a₄Vds⁴+     …公式1

这时，漏-源电压Vds与处于截止状态的FET的漏-源电流I之间的关系被表达如下。

$I=\frac{\mathrm{dQ}}{\mathrm{dt}}=\frac{d(\mathrm{Cds}\·\mathrm{Vds})}{\mathrm{dt}}\·\·\·$ 公式2

假定V₀是输入信号的电压幅度并且f是频率，处于截止状态的FET的漏-源电压Vds被表达如下。

Vds＝V₀e^j(2πf)t      …公式3

通过将此公式3代入公式2，处于截止状态的漏-源电流I被表达如下。

I＝j×2πfV₀×(a₀·e^j2π(f)t+3a₂·e^j2π(3f)t+5a₄·e^j2π(5f)t+…)公式4

如公式4中所示，处于截止状态的FET没有使具有是输入信号频率的偶数倍的频率分量的电流通过。因此，二次谐波功率变成零。即，当漏-源电容Cds被表达为关于漏-源电压Vds的偶函数时没有产生二次谐波失真。

同时，在实际的FET器件中，如图10和图12中所示，由于掩埋的氧化物膜113使得在体区域116(B121)和接地之间出现寄生电容Cbg121。因此，除了上述四个寄生电容(Cgd121、Cgs121、Cdb121以及Csb121)之外，还必须考虑体区域116(B121)和接地之间的寄生电容Cbg121。在这样的情况下，如图14中所示，漏-源电容Cds被表达为不仅具有关于漏-源电压Vds的偶函数而且具有关于漏-源电压Vds的奇函数的公式。为此，在高频开关电路中产生二次谐波失真。

本发明的第一方面是一种高频开关电路，包括：第一开关，该第一开关连接在公共端子和第一端子之间；和第二开关，该第二开关连接在公共端子和第二端子之间。第一和第二开关中的每一个包括串联地连接的多个场效应晶体管并且每一个场效应晶体管具有体区、源极、漏极以及栅极。补偿当第一开关处于截止状态时产生的寄生电容的补偿电容形成在第一开关的多个场效应晶体管中的至少一个中的漏极和体区之间或者源极和体区之间。补偿当第二开关处于截止状态时产生的寄生电容的补偿电容形成在第二开关的多个场效应晶体管中的至少一个中的漏极和体区之间或者源极和体区之间。

因此，在根据本发明的第一方面的高频开关电路中，补偿当第一开关处于截止状态时产生的寄生电容的补偿电容形成在漏极和体区之间或者源极和体区之间。此外，补偿当第二开关处于截止状态时产生的寄生电容的补偿电容形成在漏极和体区之间或者源极和体区之间。因此，能够使得漏-源电容相对于漏-源电压的符号反转是几乎对称的。这使其能够最小化漏-源电容的奇函数分量，并且抑制二次谐波失真的产生。

根据本发明，能够提供能够抑制二次谐波失真的产生的高频开关电路。

附图说明

结合附图，根据某些实施例的以下描述，以上和其它方面、优点以及特征将更加明显，其中：

图1是根据第一实施例的高频开关电路的电路图；

图2是构造根据第一实施例的高频开关电路的FET的等效电路图；

图3A是示出构造根据第一实施例的高频开关电路的FET的结构的顶视图；

图3B是图3A中所示的FET的等效电路图；

图4是示出图3A中所示的FET的结构的截面图；

图5是示出与根据第一实施例的高频开关电路的二次谐波失真和输入功率之间的关系相对应的模拟结果的图；

图6是示出根据第一实施例的高频开关电路的另一方面的电路图；

图7A是示出构造根据第二实施例的高频开关电路的FET的结构的顶视图；

图7B是图7A中所示的FET的等效电路图；

图8是示出图7A中所示的FET的结构的截面图；

图9是根据现有技术的高频开关电路的电路图；

图10是示出构造根据现有技术的高频开关电路的FET的结构的截面图；

图11是示出构造根据现有技术的高频开关电路的多指型FET的结构的顶视图；

图12是当处于截止状态的FET(T121至T124)连接在ANT端子和端口2端子之间时的等效电路图；

图13是示出在其中没有考虑寄生电容Cbg的FET中的漏-源电容Cbs与漏-源电压Vds之间的关系的图；以及

图14是示出在具有寄生电容Cbg的FET中的漏-源电容Cds与漏-源电压Vds之间的关系的图。

具体实施方式

第一实施例

下面将会参考附图描述本发明的实施例。

图1是根据本发明的第一实施例的高频开关电路的电路图。根据本实施例的高频开关电路至少包括第一开关和第二开关。第一开关被连接在公共端子(ANT端子)和第一端子(端口1端子)之间。第二开关被连接在公共端子和第二端子(端口2端子)之间。在本实施例中，例如，描述单刀双掷(SPDT)开关。然而，本发明能够类似地应用于诸如单刀4掷(SP4T)开关和SP10T的其它高频开关电路。即，根据本实施例的高频开关电路能够被应用于切换连接在N(N是整数)个输入端子和M(M是整数)个输出端子之间的开关当中的任何开关的导通状态和截止状态的高频开关电路。

第一开关包括串联连接的多个FET(T11至T14)。第二开关包括串联连接的多个FET(T21至T24)。连接在ANT端子和端口1端子之间的FET(T11至T14)的栅极经由电阻器元件相互连接并且被提供有公共控制信号31。类似地，连接在ANT端子和端口2端子之间的FET(T21至T24)的栅极经由电阻器元件相互连接并且被提供有公共控制信号32。

图1中所示的高频开关电路选择多个端口(端口1，端口2)中的一个的导通。因此，例如，当连接在ANT端子和端口1端子之间的FET(T11至T14)变成导通状态时连接在ANT端子和端口2端子之间的FET(T21至T24)变成截止状态。另一方面，当被连接在ANT端子和端口2端子之间的FET(T21至T24)变成导通状态时被连接在ANT端子和端口1端子之间的TFT(T11至T14)变成截止状态。

在根据本实施例的高频开关电路中，第一开关的FET(T11至T14)中的每一个具有形成在漏极和体区之间或者源极和体区之间的补偿电容(Cdb11至Cdb14)。补偿电容(Cdb11至Cdb14)中的每一个补偿当第一开关处于截止状态时在FET(T11至T14)中的每一个的接地和体区之间产生的寄生电容。此外，第二开关的FET(T21至T24)中的每一个具有形成在漏极和体区之间或者源极和体区之间的补偿电容(Cdb21至Cdb24)。补偿电容(Cdb21至Cdb24)中的每一个补偿当第二开关是处于截止状态时在FET(T21至T24)中的每一个的接地和体区之间产生的寄生电容。

在本实施例中，例如，描述其中补偿电容形成在漏极和体区之间的情况。然而，对于其中补偿电容形成在源极和体区之间的情况同样适用。此外，在根据本实施例的高频开关电路中，补偿电容仅需要分别形成在构造第一开关的FET(T11至T14)中的至少一个中和构造第二开关的FET(T21至T24)中的至少一个中。具体地，如图6中所示，补偿电容可以分别形成在构造第一开关的FET(T11)中和构造第二开关的FET(T21)中。在图6中所示的构造中，与形成在图1中所示的FET中的每一个中的补偿电容相对应的补偿电容能够仅形成在一个FET中。这使得能够简化电路构造。

图2是构造根据本实施例的高频开关电路的FET的等效电路图。更加具体地，图2是当处于截止状态的FET(T11至T14)被多级地连接在ANT端子和端口1端子之间时的等效电路图。在这样的情况下，端口1经由功率放大器的输入/输出电路连接到接地(GND)。在此，功率放大器的输入/输出电路的阻抗低于处于截止状态并且连接在ANT端子和端口1端子之间的FET(T11至T14)的寄生电容的阻抗。因此，假定端口1被直接地连接到接地。

此外，图2示出代表FET(T11至T14)的FET(T11)的等效电路图，同时多级连接的其它的FET(T12至T14)具有与FET(T11)相同的构造。例如，图2示出其中构造第一开关的FET(T11至T14)处于截止状态并且构造第二开关的FET(T21至T24)处于导通状态的情况。然而，对于其中构造第一开关的FET(T11至T14)处于导通状态并且构造第二开关的FET(T21至T24)处于截止状态的情况同样适用。

如图2中所示，由于掩埋的氧化物膜使得在FET(T11)的体区B11和接地之间出现寄生电容Cbg11。Rg11表示栅极电阻并且Rb11表示体区电阻。同时，如上所述，能够假定在开关的实际使用条件下，处于截止状态并且连接为多级的FET(T11至T14)的端口1端子被直接连接到接地。在这样的情况下，由于归因于掩埋的氧化物膜的寄生电容(例如，Cbg11)使得相对于施加在ANT端子和接地之间的电压的处于截止状态并且连接在ANT端子和接地之间的FET(T11至T14)的电容的对称性破坏。因此，处于截止状态并且连接为多级的FET(T11至T14)ANT端子至接地电容不仅具有相对于施加在ANT端子和接地之间的电压的偶函数分量而且具有相对于施加在ANT端子和接地之间的电压的奇函数分量。

在根据本实施例的高频开关电路中，补偿电容Cdb11形成在漏极D11和体区B11之间。注意，以与FET(T11)的补偿电容相同的方式形成其它的FET(T12至T14)的补偿电容。补偿电容(例如，Cdb11)平均地补偿对称性破坏，其中由于寄生电容(例如，Cbg11)使得相对于施加在ANT端子和接地之间的电压的处于截止状态的FET(T11至T14)的电容的对称性破坏。

即，每个形成在FET(T11至T14)的体区和漏极之间的补偿电容使得能够均匀地吸收由于寄生电容导致的对称性破坏。换言之，能够最小化相对于在ANT端子和接地之间施加的电压的处于截止状态并且多级地连接在ANT端子和接地之间的FET(T11至T14)的奇函数分量。这使得能够最小化二次谐波失真的产生。注意，补偿电容可以形成在FET(T11至T14)中的至少一个中。

图5是示出与根据本实施例的高频开关电路的二次谐波失真和输入功率之间的关系相对应的模拟结果的图。图5示出当补偿电容形成在FET(T11至T14和T21至T24)中时的高频开关电路的模拟结果。在图5中，纵向轴表示二次谐波失真[dBc](即，二次谐波功率[dBm]-输入功率[dBm])。水平轴表示输入功率[dBm]。在图5中，实线表示根据本实施例的高频开关电路的模拟结果，并且虚线表示根据现有技术的高频开关电路的模拟结果。

在根据现有技术的高频开关电路的模拟结果中，当输入功率是35dB时，产生大约-83dBc的二次谐波失真。同时，在根据本实施例的高频开关电路的模拟结果中，当输入功率是35dB时产生大约-105dBc的二次谐波失真。因此，通过在每个FET的体区和漏极之间添加补偿电容能够最小化由于体区和接地之间的寄生电容导致的奇函数分量。这使得能够最小化二次谐波失真的产生。

接下来，将会描述用于在根据本实施例的高频开关电路中形成补偿电容的技术。在下文中，例如，描述FET(T11)代表FET(T11至T14)。图3A是示出构造根据本实施例的高频开关电路的FET的结构的顶视图。图3B是图3A中所示的FET的等效电路图。图4是示出沿着线IV-IV截取的图3A中所示的FET的结构的截面图。如图4中所示，例如，通过使用SOI技术形成构造根据本实施例的高频开关电路的FET。

图3和图4中所示的FET包括Si衬底12；掩埋的氧化物膜层13，该掩埋的氧化物膜层13形成在Si衬底12上；以及体区域(SOI层)16a、16b，该体区域(SOI层)16a、16b形成在掩埋的氧化物膜层13上。源电极21和漏电极22形成在体区域16a的两侧上。漏电极22形成在体区域16b的两侧上。此外，图4中所示的FET包括形成在体区域16a、16b上的栅极氧化物膜15和形成在栅极氧化物膜15上的栅电极23a、23b。以栅电极23a、23b和栅极氧化物膜15的每端覆盖源电极21和漏电极22中的每一个的一部分的方式形成栅极氧化物膜15和栅电极23a、23b。此外，通过元件隔离层14分离FET(即，FET(T11至T14)中的每一个)。

如图3A中所示，构造根据本实施例的高频开关电路的FET(诸如FET(T11)的单元器件)是多指型场效应晶体管，其中多个FET被并行地连接并且均包括体区域16a、16b、源电极21、漏电极22、以及栅电极23a、23b。具体地，如图3A中所示，源电极21、漏电极22、以及栅电极23a、23b被布置为梳子形状。

在构造根据本实施例的高频开关电路的FET中，如图3A中所示，通过将漏电极22布置在栅电极23b的两侧上来形成补偿电容Cdb11。换言之，通过如图4中所示在体区域16b的两侧上形成漏电极22能够在漏极D11和体区B11之间形成补偿电容Cdb11，如图3B的等效电路图中所示。即，通过增加漏电极22和体区域16b之间的接触面积在体区域16b处产生耗尽层。这使得能够形成补偿电容Cdb11。

如上所述，在根据本实施例的高频开关电路中，在漏极D11和体区B11之间形成补偿由于掩埋的氧化物膜导致的寄生电容Cbg11的补偿电容Cdb11。此构造使得能够均匀地吸收对称性破坏，其中由于寄生电容Cbg11使得相对于在ANT端子和接地之间施加的电压的处于截止状态并且连接在ANT端子和接地之间的FET(T11至T14)的电容的对称性破坏。换言之，能够最小化相对于在ANT端子和接地之间施加的电压的处于截止状态并且多级地连接在ANT端子和接地之间的FET(T11至T14)的奇函数分量。这使得能够最小化二次谐波失真的产生。

第二实施例

接下来，将会描述本发明的第二实施例。除了用于形成补偿电容的方法不同于第一实施例的方法之外，根据本实施例的高频开关电路与第一实施例的高频开关电路相类似。因此，将会省略重复的描述。

图7A是示出构造根据本实施例的高频开关电路的FET的结构的顶视图。图7B是图7A中所示的FET的等效电路图。图8是示出沿着线VIII-VIII截取的图7A中所示的FET的结构的截面图。如图8中所示，也通过使用SOI技术形成构造根据本实施例的高频开关电路的FET。

图7和图8中所示的FET包括Si衬底12；掩埋的氧化物膜层13，该掩埋的氧化物膜层13形成在Si衬底12上；以及体区域(SOI层)16，该体区域(SOI层)16形成在掩埋的氧化物膜层13上。源电极21和漏电极22形成在体区域16上以及体区域16的两侧上。具体地，在本实施例中，FET的体区域16形成在形成源电极21的区域和形成漏电极22的区域上放。此外，图8中所示的FET包括形成在体区域16上的栅极氧化物膜15和形成在栅极氧化物膜15上的栅电极23。以栅电极23和栅极氧化物膜15的每端覆盖源电极21和漏电极22中的每一个的一部分的方式形成栅极氧化物膜15和栅电极23。此外，通过元件隔离层14分离FET(即，FET(T11至T14)中的每一个)。

如图7A中所示，构造根据本实施例的高频开关电路的FET(诸如FET(T11)的单元器件)是多指型场效应晶体管，其中多个FET被并行地连接并且均包括体区域16、源电极21、漏电极22、以及栅电极23。即，如图7A中所示，源电极21、漏电极22、以及栅电极23被布置为梳子形状。

在构造根据本实施例的高频开关电路的FET中，如图7A中所示，通过将漏电极22的宽度设置为宽于源电极21的宽度来形成补偿电容Cdb11中的每一个。换言之，如图7A和图8中所示，通过将漏电极22的宽度(x)设置为宽于源电极21的宽度能够增加漏电极22和体区域16之间的接触面积。因此，能够增加通过使漏电极22与体区域16接触而在体区域16处产生的耗尽层。因此，能够如图7B的等效电路图中所示地形成补偿电容Cdb11。

而且在根据本实施例的高频开关电路中，在漏极D11和体区B11之间形成补偿由于体区和接地之间的掩埋的氧化物膜导致的寄生电容Cbg11的补偿电容Cdb11。此构造使得能够均匀地吸收对称性破坏，其中由于寄生电容Cbg11使得相对于在ANT端子和接地之间施加的电压的处于截止状态并且被连接在ANT端子和接地之间的FET(T11至T14)的电容的对称性破坏。换言之，能够最小化相对于在ANT端子和接地之间施加的电压的处于截止状态并且多级地连接在ANT端子和接地之间的FET(T11至T14)的奇函数分量。这使得能够最小化二次谐波失真的产生。

本领域的技术人员能够根据需要组合第一和第二实施例。例如，在根据本发明的高频开关电路中，漏电极22能够如第一实施例中描述地形成在图4中所示的FET的体区域16b的两侧上，同时入第二实施例中所描述地将漏电极22的宽度设置为宽于图8中所示的FET的源电极21的宽度。此构造使得能够进一步增加漏电极和体区域之间的接触面积。因此，能够进一步增加补偿电容Cdb11的值。

虽然已经按照若干实施例描述了本发明，但是本领域的技术人员将理解本发明可以在权利要求的精神和范围内以各种修改来实践，并且本发明并不限于上述的示例。

此外，权利要求的范围不受到上述的实施例的限制。

此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。

Claims (9)

1.一种高频开关电路，包括：

第一开关，所述第一开关连接在公共端子和第一端子之间；和

第二开关，所述第二开关连接在所述公共端子和第二端子之间，

其中所述第一和第二开关中的每一个包括串联连接的多个场效应晶体管并且每一个场效应晶体管具有体区、源极、漏极、以及栅极，

补偿当所述第一开关处于截止状态时产生的寄生电容的补偿电容形成在所述第一开关的所述多个场效应晶体管中的至少一个中的漏极和体区之间或者源极和体区之间，以及

补偿当所述第二开关处于截止状态时产生的寄生电容的补偿电容形成在所述第二开关的所述多个场效应晶体管中的至少一个中的漏极和体区之间或者源极和体区之间。

2.根据权利要求1所述的高频开关电路，其中所述场效应晶体管的单位器件是多指型场效应晶体管，所述多指型场效应晶体管包括：多个体区域；多个源和漏电极，其中所述多个源和漏电极被布置在所述多个体区域的两侧上；多个栅绝缘体，所述多个栅绝缘体分别被布置在所述多个体区域上；以及多个栅电极，所述多个栅电极分别被布置在所述多个栅绝缘体上。

3.根据权利要求2所述的高频开关电路，其中通过增加所述体区域和所述漏电极之间的接触面积或者通过增加所述体区域和所述源电极之间的接触面积来形成所述补偿电容。

4.根据权利要求2所述的高频开关电路，其中在所述多指型场效应晶体管中的至少一个中通过形成具有形成在两侧上的漏电极的体区域或者通过形成具有形成在的两侧上的源电极的体区域来形成所述补偿电容。

5.根据权利要求1所述的高频开关电路，其中所述场效应晶体管形成在掩埋的氧化物膜上。

6.根据权利要求2所述的高频开关电路，其中

所述场效应晶体管形成在掩埋的氧化物膜上，

所述体区域被布置在所述掩埋的氧化物膜和所述漏电极之间以及所述掩埋的氧化物膜和所述源电极之间，并且

在所述多指型场效应晶体管中，通过将所述漏电极的宽度设置为宽于所述源电极的宽度或者通过使所述源电极的宽度宽于所述漏电极的宽度来形成所述补偿电容。

7.根据权利要求1所述的高频开关电路，其中，通过补偿当所述场效应晶体管处于截止状态时在所述体区和接地之间产生的寄生电容，所述补偿电容减少当漏-源电容被表达为关于漏-源电压的函数时产生的奇函数分量。

8.根据权利要求1所述的高频开关电路，其中所述补偿电容形成在所述第一和第二开关的场效应晶体管的每一个中。

9.根据权利要求1所述的高频开关电路，其中所述高频开关电路切换被连接在N个输入端子和M个输出端子之间的开关当中的任何开关的导通状态和截止状态，其中N是整数，M是整数。

Images