JP2007299948A - 高周波半導体スイッチ - Google Patents
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Abstract
【課題】 挿入損失の抑制が可能な高周波半導体スイッチを提供する。
【解決手段】 ドレインD、ソースS、ゲートG、及びバックゲートBGを有するSi−MOSFET6、一端がドレインDに、他端がバックゲートBGに接続された第1のインダクタ28、及び、一端がソースSに、他端がバックゲートBGに接続された第2のインダクタ29とを備えている。
【選択図】 図1
【解決手段】 ドレインD、ソースS、ゲートG、及びバックゲートBGを有するSi−MOSFET6、一端がドレインDに、他端がバックゲートBGに接続された第1のインダクタ28、及び、一端がソースSに、他端がバックゲートBGに接続された第2のインダクタ29とを備えている。
【選択図】 図1
Description
本発明は、高周波信号等を切り替える高周波半導体スイッチに関する。
高周波信号等の切り替え(スイッチ)用に、GaAs MESFET(Metal Semiconductor Field Effect Transistor)が用いられている。一方、Siを用いたMOSFET(Metal oxide Semiconductor Field Effect Transistor)またはJFET(Junction Field Effect Transistor)は、微細化が進み、高周波特性が向上して、GaAs MESFETの代替のみならず、集積回路に組み込んだ高機能化が検討されている。
GaAs MESFETは、半絶縁性の基板の上に、ソース、ドレイン、及びゲートの3端子の素子として形成される。一方、SiのFETは、Si基板が導体であるために、Si基板上のFETウェル電位を固定するためのバックゲート電極が加わり、4端子の素子として形成される。p型基板(または、ウェル)電位は、通常、回路中の最も低いソース電位に固定されて使用される。SiのFETは、等価回路的には、それぞれ、ドレイン−ゲート間及びソース−ゲート間が容量で結合され、ドレイン−バックゲート間及びソース−バックゲート間が容量で結合されている。
これらの容量の内、ドレイン−バックゲート間及びソース−バックゲート間の容量結合は、高周波信号を基板に対して漏らしてしまうため、いわゆる挿入損失が悪化するという問題が起こる。この挿入損失を改善するために、バックゲートと基板、すなわち接地との間に、十分インピーダンスの高い抵抗器を接続する回路が開示されている(例えば、特許文献1参照。)。
開示された回路は、ドレイン−バックゲート間またはソース−バックゲート間で漏れる高周波信号を、バックゲートと接地の間で食い止めようとするものであり、挿入損失を低減できる可能性はあるものの、高周波信号が漏れる経路は残っている。そのため、例えば、スイッチの他に別の回路を同じSi基板に集積する場合、各回路間の分離を行うためにSi基板を接地することが必要になり、抵抗器を介して接地に接続されたバックゲートは、Si基板を介した経路により接地に接続されてしまい、挿入損失を改善することが難しいという問題が発生する。
特開平10−242826号公報
本発明は、挿入損失の抑制が可能な高周波半導体スイッチを提供することを目的とする。
上記目的を達成するために、本発明の一態様の高周波半導体スイッチは、ドレイン、ソース、ゲート、及びバックゲートを有するFETと、一端が前記ドレインに、他端が前記バックゲートに接続された第1のインダクタと、一端が前記ソースに、他端が前記バックゲートに接続された第2のインダクタとを備えたことを特徴とする。
また、本発明の別の態様の高周波半導体スイッチは、ドレイン、ソース、ゲート、及びバックゲートを有するFETと、一端が前記ドレインに接続された第1のインダクタと、一端が前記ソースに接続された第2のインダクタと、前記第1及び第2のインダクタのそれぞれの他端が、直流電源及びキャパシタの一端に接続され、前記直流電源及び前記キャパシタの他端が前記バックゲートに接続されたバイアス回路とを備えたことを特徴とする。
また、本発明の別の態様の高周波半導体スイッチは、ドレイン、ソース、ゲート、及びバックゲートを有するFETと、一端が前記ドレインおよび前記ソースのいずれか一方に接続され、他端が前記バックゲートに接続されたインダクタとを備えたことを特徴とする。
本発明によれば、挿入損失の抑制が可能な高周波半導体スイッチを提供することができる。
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
本発明の実施例1に係る高周波半導体スイッチについて、図1乃至図4を参照しながら説明する。図1はSPST(Single Pole Single Throw、単極単投)型の高周波半導体スイッチの回路構成を示す図である。図2は高周波半導体スイッチの主要構成要素のMOSFETの構造を模式的に示す断面図である。図3は図1示す高周波半導体スイッチの等価回路図である。図4は図1示す高周波半導体スイッチのレイアウトを模式的に示す平面図である。
図1に示すように、高周波半導体スイッチ1は、入力端子21にドレインDが接続され、出力端子22にソースSが接続され、制御端子23に第1の抵抗25を介してゲートGが接続されたSi−MOSFET6と、一端をドレインDに、他端をバックゲートBGに接続された第1のインダクタ28と、一端をソースSに、他端をバックゲートBGに接続された第2のインダクタ29と、一端を出力端子22に、他端を接地に接続された第2の抵抗26とを備えている。入力端子21及び出力端子22間を通過(または、遮断)する高周波信号は、数100MHzからGHzオーダーである。
Si−MOSFET6は、nチャネルMOSFETであり、図2に示すように、p型基板11の表面に形成されたp型ウェル12と、p型ウェル12の中に表面を露出して、互いに離間して形成されたn型ドレイン領域13a及びn型ソース領域13bと、n型ドレイン領域13a、p型ウェル12及びn型ソース領域13bの表面に接触して形成された、例えば、Si酸化膜からなるゲート絶縁膜14とを有する断面構造をなしている。ゲート絶縁膜14上には端子としてゲートGが配設されている。n型ドレイン領域13a及びn型ソース領域13b上には、それぞれ、端子としてドレインD及びソースSが配設されている。また、p型ウェル12上には端子としてバックゲートBGが配設されている。
Si−MOSFET6は、n型ドレイン領域13aとp型ウェル12間、すなわち、ドレインDとバックゲートBG間に、寄生容量として、D−BG容量16を有している。このD−BG容量16を通して、高周波信号は、信号リーク18に示すように、p型ウェル12に漏れ、更に、p型基板11を通過して、接地側に流れる。同様に、n型ソース領域13bとp型ウェル12間、すなわち、ソースSとバックゲートBG間に、寄生容量として、S−BG容量17を有している。このS−BG容量17を通して、高周波信号は、信号のリーク19に示すように、p型ウェル12に漏れ、更に、p型基板11を通過して、接地側に流れる。
Si−MOSFET6及びそれを構成要素とする高周波半導体スイッチ1の等価回路を説明する。図3に示すように、ゲートGにバイアスを印加して、Si−MOSFET6がオン状態のとき、Si−MOSFET6は、ドレインDとソースS間にチャネル抵抗33を有する。ドレインD及びソースSとゲートG間に、ゲート絶縁膜14を介して、それぞれ、D−G容量34a及びS−G容量34bを有する。上述したように、ドレインDとp型ウェル12間にD−BG容量16、ソースSとp型ウェル12間にS−BG容量17を有し、p型ウェル12内のD−BG容量16端とS−BG容量17端の間にはウェル抵抗32aを有し、D−BG容量16端及びS−BG容量17端とバックゲートBG間に、それぞれ、ウェル抵抗32b及びウェル抵抗32cを有する。p型ウェル12内のD−BG容量16端及びS−BG容量17端は、p型基板11中の基板抵抗31a及び基板抵抗31bを通って接地される。
そして、図1及び図3に示すように、第1の抵抗25は、例えば、10kΩの抵抗値を有し、ゲートGから制御端子23側へ高周波信号等が漏れるのを防止している。第2の抵抗26は、例えば、10kΩの抵抗値を有し、ソースSから接地側へ高周波信号等が漏れるのを防止している。
第1のインダクタ28は、ドレインDとバックゲートBG間のD−BG容量16(C)と所望の使用周波数(f)で並列共振(f=1/(2π√(LC))を満足)するようなインダクタンス(L)を有する構成となっている。第2のインダクタ29は、同様に、ソースSと後述のバックゲートBG間のS−BG容量17と所望の周波数で並列共振するようなインダクタンスを有する構成となっている。所望の使用周波数は、携帯電話の場合、例えば、800MHz帯〜2.0GHz帯等である。
高周波半導体スイッチ1のレイアウトを説明する。図4に示すように、高周波半導体スイッチ1は、p型基板上に周知の方法で作製されたSi−MOSFET6を有している。Si−MOSFET6は、2本のドレインDが形成され、このドレインDに平面的に挟まれた内側に、2本のゲートG、及び、2本のゲートGの内側に1本ソースSが、それぞれ、離間して配置され、ドレインDのゲートGとは反対の片側に、並行して、バックゲートBGが配置されたレイアウトを有している。
更に、ドレインDは図面左上の入力端子21に、ソースSは図面右上の出力端子22に、ゲートGは第1の抵抗25を介して入力端子21と出力端子22の中間にある制御端子23に、ソースSは第2の抵抗26を介して図面右下の接地端子27に接続されている。入力端子21、出力端子22、制御端子23、及び接地端子27は、高周波半導体スイッチ1との接続方法によって、適する大きさに設定が可能である。
第1のインダクタ28は、図面左下に、p型基板上にSi絶縁膜(図示略)を介して配線材、例えば、Alがスパイラル状に形成されている。第1のインダクタ28の一端はバックゲートBGに接続され、他端はドレインDに接続されている。第2のインダクタ29は、第1のインダクタ28と接地端子27との間に、第1のインダクタ28と同様に形成されている。第2のインダクタ28の一端はバックゲートBGに接続され、他端はソースSに接続されている。なお、第1のインダクタ28及び第2のインダクタ29は、共振の条件を満足するインダクタンスを有する大きさに形成される。Si絶縁膜は、例えば、Si酸化膜等である。配線材は、Cu等であっても差し支えない。
次に、高周波半導体スイッチ1の動作を説明する。D−BG容量16と第1のインダクタ28とで構成された並列共振回路は、所望の使用周波数において、高インピーダンスを形成している。S−BG容量17と第2のインダクタ29とで構成された並列共振回路は、所望の使用周波数において、高インピーダンスを形成している。
その結果、制御端子23からゲートGにバイアスを印加して、Si−MOSFET6をオン状態にして、高周波信号を入力端子21から出力端子22に通過させるとき、ドレインDからD−BG容量16を介して、また、ソースSからS−BG容量17を介してp型ウェル12に漏れる電流を抑制することが可能となる。一方、Si−MOSFET6がオフ状態でも、D−BG容量16と第1のインダクタ28とで構成された並列共振回路及びS−BG容量17と第2のインダクタ29とで構成された並列共振回路は、高インピーダンスとなり、p型ウェル12を通して入力端子21から出力端子22に漏れる電流を抑制することが可能となる。
上述したように、本実施例の高周波半導体スイッチ1は、入力端子21にドレインDが接続され、出力端子22にソースSが接続され、制御端子23に第1の抵抗25を介してゲートGが接続されたFETであるSi−MOSFET6と、ドレインDとバックゲートBG間に接続された第1のインダクタ28と、ソースSとバックゲートBG間に接続された第2のインダクタ29と、出力端子22と接地間に接続された第2の抵抗26とを備え、高周波信号の周波数に対して、第1のインダクタ28及び第2のインダクタ29は、D−BG容量16及びS−BG容量17とそれぞれ並列共振するインダクタンスを有している。
その結果、高周波半導体スイッチ1は、Si−MOSFET6がオンしているとき、D−BG容量16及びS−BG容量17を介する高周波信号の通路が、それぞれ、高インピーダンスとなり、入力端子21から出力端子22に通過する高周波信号がドレインDまたはソースSからp型基板11側に漏れるのを抑制、すなわち、挿入損失の抑制が可能となる。また、高周波半導体スイッチ1は、Si−MOSFET6がオフしているとき、入力端子21から出力端子22に漏れる電流を抑制できるので、別のアイソレーション特性の改善を図ることも可能となる。
また、高周波半導体スイッチ1の第1のインダクタ28及び第2のインダクタ29は、Si−MOSFET6等と同じp型基板11にモノリシックに形成されている。これらの部品を外付けする場合と比較して、外付け部品の削減、実装工程の簡略化、及び実装面積削減等が可能である。
本発明の実施例2に係る高周波半導体スイッチについて、図5を参照しながら説明する。図5はSPST型の高周波半導体スイッチの回路構成を示す図である。実施例1の高周波半導体スイッチ1とは、インダクタがドレインとバックゲート間に配設され、ドレインとソース間に抵抗が配設されている点が異なる。なお、実施例1と同一構成部分には同一の符号を付して、その説明は省略する。
図5に示すように、高周波半導体スイッチ2は、実施例1と同様のSi−MOSFET6と、一端をドレインに、他端をバックゲートに接続されたインダクタ48と、一端をゲートに、他端を制御端子23に接続された第1の抵抗25と、一端を出力端子22に、他端を接地に接続された第2の抵抗26と、一端をドレインに、他端ソースに接続された第3の抵抗41とを備えている。第3の抵抗41は、例えば、10kΩの抵抗値を有し、ドレインとソースを直流的に同電位に保つ。
高周波半導体スイッチ2の構成を、図3と対比させながら説明する。Si−MOSFET6は、図3に示す等価回路を有している。インダクタ48は、実施例1の高周波半導体スイッチ1の第1のインダクタ28に相当するが、Si−MOSFET6がオンしているときのドレインDとバックゲートBG間の容量と所望の使用周波数で並列共振するようなインダクタンスを有する構成となっている。そして、p型ウェル12内のD−BG容量16端とS−BG容量17端との間にはウェル抵抗32aが存在している。
高周波半導体スイッチ2のレイアウトを、図4に示す実施例1の高周波半導体スイッチ1と対比させながら説明する。高周波半導体スイッチ2のレイアウトは、Si−MOSFET6を同様に有し、高周波半導体スイッチ1の第1のインダクタ28を、幾分小さくなったインダクタ48に置き換え、第2のインダクタ29は除去し、ドレインDとソースS間に第3の抵抗41を追加してある。第3の抵抗41は小さい領域の増加で済むので、図4に示す実施例1の高周波半導体スイッチ1から、第2のインダクタ29を削除した分が大きく寄与し、高周波半導体スイッチ1に比較して、高周波半導体スイッチ2の占有面積は減少する。
次に、高周波半導体スイッチ2の動作を説明する。インダクタ48と、D−BG容量16及びS−BG容量17の2つを並列接続した容量とで構成された並列共振回路は、所望の使用周波数において、高インピーダンスを形成している。
その結果、制御端子23からゲートGにバイアスを印加して、Si−MOSFET6をオン状態にして、高周波信号を入力端子21から出力端子22に通過させるとき、ドレインDからD−BG容量16を介して、また、ソースSからS−BG容量17を介してp型ウェル12に漏れる電流を抑制することが可能となる。一方、Si−MOSFET6がオフ状態でも、インダクタ48と、D−BG容量16及びS−BG容量17の2つを並列接続した容量とで構成された並列共振回路は、高インピーダンスとなり、入力端子21から出力端子22に漏れる電流を抑制することが可能となる。しかしながら、D−BG容量16とS−BG容量17は、ウェル抵抗32aを介して接続されているので、共振回路の特性であるQ値(Quality Factor)は低下する。
高周波半導体スイッチ2は、Si−MOSFET6がオンしているとき、入力端子21から出力端子22に通過する高周波信号がp型ウェル12からp型基板11側に漏れるのを抑制、すなわち、挿入損失の抑制が可能となる。ただし、Q値が低下する分、実施例1の高周波半導体スイッチ1に比較して、挿入損失の抑制の度合いは小さくなるが、高周波半導体スイッチ2のp型基板上の占有面積は、高周波半導体スイッチ1に比較して、小さくすることが可能である。高周波半導体スイッチ2は、高周波半導体スイッチ1の有する実装上の効果を同様に有している。
次に、本発明の実施例2の変形例を図6を参照しながら説明する。図6はSPST型の高周波半導体スイッチの回路構成を示す図である。実施例2の高周波半導体スイッチ2とは、インダクタがソースとバックゲート間に配設されている点が異なる。なお、実施例1及び2と同一構成部分には同一の符号を付して、その説明は省略する。
図6に示すように、高周波半導体スイッチ3は、実施例1及び2と同様のSi−MOSFET6と、一端をソースに、他端をバックゲートに接続されたインダクタ49と、一端をゲートに、他端を制御端子23に接続された第1の抵抗25と、一端を出力端子22に、他端を接地に接続された第2の抵抗26と、一端をドレインに、他端をソースに接続された第3の抵抗41とを備えている。
高周波半導体スイッチ3の構成を、図3と対比させながら説明する。Si−MOSFET6は、図3に示す等価回路を有している。インダクタ49は、実施例2と同様に、Si−MOSFET6がオンしているときのソースSとバックゲートBG間の容量と所望の使用周波数で並列共振するようなインダクタンスを有する構成となっている。そして、p型ウェル12内のD−BG容量16端とS−BG容量17端との間のウェル抵抗32aが見えている。
高周波半導体スイッチ3のレイアウトを、図4に示す実施例1の高周波半導体スイッチ1と対比させながら説明する。高周波半導体スイッチ3のレイアウトは、Si−MOSFET6を同様に有し、高周波半導体スイッチ1の第2のインダクタ29をインダクタ49に置き換え、第1のインダクタ28は除去し、ドレインDとソースS間に第3の抵抗41を追加してある。第3の抵抗41は小さい領域の増加で済むので、図4に示す実施例1の高周波半導体スイッチ1から、第1のインダクタ28を削除した分が大きく寄与し、高周波半導体スイッチ2と同様に、高周波半導体スイッチ3の占有面積は減少する。
次に、高周波半導体スイッチ2の動作を説明する。インダクタ49と、D−BG容量16及びS−BG容量17の2つを並列接続した容量とで主に構成された並列共振回路は、所望の使用周波数において、高インピーダンスを形成している。
その結果、制御端子23からゲートGにバイアスを印加して、Si−MOSFET6をオン状態にして、高周波信号を入力端子21から出力端子22に通過させるとき、ドレインDからD−BG容量16を介して、また、ソースSからS−BG容量17を介してp型ウェル12に漏れる電流を抑制することが可能となる。しかしながら、D−BG容量16とS−BG容量17は、ウェル抵抗32aを介して接続されているので、共振回路の特性であるQ値(Quality Factor)は低下する。
高周波半導体スイッチ3は、上述の高周波半導体スイッチ2と同様な効果を有している。
本発明の実施例3に係る高周波半導体スイッチについて、図7を参照しながら説明する。図7はSPST型の高周波半導体スイッチの回路構成を示す図である。実施例1の高周波半導体スイッチ1とは、第1及び第2のインダクタとバックゲートとの間に、直列電源及び直列電源をバイパスするキャパシタが接続されている点が異なる。なお、実施例1と同一構成部分には同一の符号を付して、その説明は省略する。
図7に示すように、高周波半導体スイッチ4は、実施例1と同様のSi−MOSFET6と、一端をソースに接続された第1のインダクタ28と、一端をドレインに接続された第2のインダクタ29と、第1及び第2のインダクタ28、29のそれぞれの他端を、直流電源51のプラス側端子及びキャパシタ52の一端に接続し、直流電源51のマイナス側端子及びキャパシタ52の他端をバックゲートに接続したバイアス回路と、一端をゲートに、他端を制御端子23に接続された第1の抵抗25と、一端を出力端子22に、他端を接地に接続された第2の抵抗26とを備えている。
高周波半導体スイッチ4の構成を、図3と対比させながら説明する。Si−MOSFET6は、図3に示す等価回路を有している。直流電源51をバイパスするキャパシタ52は、使用する高周波信号の周波数に対して十分低いインピーダンスを有している。従って、ドレインDとバックゲートBG間のD−BG容量16と使用する周波数で並列共振させる場合、キャパシタ52はほとんど無視することが可能となり、第1のインダクタ28は、実施例1の高周波半導体スイッチ1と同様である。一方、第2のインダクタ29に対しても同様な構成となっているので、第2のインダクタ29は、実施例1の高周波半導体スイッチ1と同様である。また、n型ドレイン領域13aとp型ウェル12との間、及び、n型ソース領域13bとp型ウェル12との間には、寄生ダイオードが形成されている。
高周波半導体スイッチ4のレイアウトを、図4に示す実施例1の高周波半導体スイッチ1と対比させながら説明する。高周波半導体スイッチ4は、Si−MOSFET6を高周波半導体スイッチ1と同様に有し、例えば、高周波半導体スイッチ1の第1のインダクタ28と第2のインダクタ29の一端の入力端子21及び出力端子22との接続を、それぞれ、維持したまま、高周波半導体スイッチ1の第1のインダクタ28と第2のインダクタ29の間隔を広げたレイアウトを有する。広げられた隙間に、直流電源51を高周波半導体スイッチ4の外部の電源ラインから供給するための配線及びキャパシタ52を配設して、高周波半導体スイッチ1の第1のインダクタ28と第2のインダクタ29の他端と、バックゲートBGとを、それぞれ、接続すればよい。高周波半導体スイッチ4は、実施例1の高周波半導体スイッチ1より、大きい占有面積が必要となる。
次に、高周波半導体スイッチ4の動作を説明する。直流電源51がバイアスを与えないときは、高周波半導体スイッチ4は、実施例1の高周波半導体スイッチ1と同様に動作する。つまり、比較的小電力の高周波信号を処理する場合、高周波半導体スイッチ4は、入力端子21から出力端子22に通過する高周波信号がp型ウェル12からp型基板11側に漏れるのを、高周波半導体スイッチ1と同じように、抑制することができる。
一方、処理する高周波信号が大きな振幅を有する(大電力)場合、n型ドレイン領域13aとp型ウェル12との間、及び、n型ソース領域13bとp型ウェル12との間にある寄生ダイオードがオン状態になる可能性がある。寄生ダイオードがオン状態になると、高周波信号が寄生ダイオードを介して、p型ウェル12側に漏れることになる。そこで、直流電源51は、これらの寄生ダイオードに逆バイアスを与えて、寄生ダイオードがオン状態になることを防止する。つまり、高周波半導体スイッチ4は、直流電源51の逆バイアスを与える機能によって、寄生ダイオードを介して漏れる電力も抑制できるので、大電力の高周波信号を処理することが可能となる。
その結果、高周波半導体スイッチ4は、高周波半導体スイッチ1の有する効果を同様に有している。その上、大電力の高周波信号であっても、挿入損失の抑制及び高アイソレーションの確保が可能となる。
なお、本実施例では、実施例1の高周波半導体スイッチ1を基に、第1及び第2のインダクタ28、29とバックゲートとの間に、直列電源51及び直列電源51をバイパスするキャパシタ52が接続される例を説明したが、上述の実施例2の高周波半導体スイッチ2、3を基に、直列電源51及び直列電源51をバイパスするキャパシタ52が接続されても差し支えない。この場合も、大電力の高周波信号の挿入損失の抑制が可能となる。
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
例えば、実施例の高周波半導体スイッチは、高周波信号の回路に直列に挿入されたシリーズ型の例を説明したが、高周波信号の回路と接地との間に挿入されるシャント型としても適用可能である。更に、シリーズ型、シャント型を組み合わせて、挿入損失の一層の抑制及びアイソレーションの一層の改善等を図ることが可能でなる。
また、実施例の高周波半導体スイッチは、基本単位となるSPSTである例を示したが、SPSTを組み合わせた、例えば、単数/複数極を複数方向に切り替えるタイプの高周波半導体スイッチ等に適応可能である。
また、実施例ではインダクタをSi−MOSFET等と同一の基板上にモノリシックに配設する例を示したが、インダクタは、外付け部品として、実装されてもよい。この場合、別途、インダクタ部品、実装工程等が必要となるが、Si−MOSFETに寄生する容量と外付けインダクタンスが並列共振回路を形成して、挿入損失の抑制及びアイソレーションの改善が可能となる。
本発明は、以下の付記に記載されるような構成が考えられる。
(付記1) ドレイン、ソース、ゲート、及びバックゲートを有するFETと、一端が前記ドレインに、他端が前記バックゲートに接続された第1のインダクタと、一端が前記ソースに、他端が前記バックゲートに接続された第2のインダクタと、を備えた高周波半導体スイッチ。
(付記1) ドレイン、ソース、ゲート、及びバックゲートを有するFETと、一端が前記ドレインに、他端が前記バックゲートに接続された第1のインダクタと、一端が前記ソースに、他端が前記バックゲートに接続された第2のインダクタと、を備えた高周波半導体スイッチ。
(付記2) ドレイン、ソース、ゲート、及びバックゲートを有するFETと、一端が前記ドレインに接続された第1のインダクタと、一端が前記ソースに接続された第2のインダクタと、前記第1及び第2のインダクタのそれぞれの他端が、直流電源及びキャパシタの一端に接続され、前記直流電源及び前記キャパシタの他端が前記バックゲートに接続されたバイアス回路とを備えた高周波半導体スイッチ。
(付記3) 前記FETは、前記ソース及びドレインのどちらか一方が入力端子に接続され、前記ソース及びドレインの他方が出力端子に接続されている付記1または2の高周波半導体スイッチ。
(付記4) 前記FETは、nチャネルMOSFETである付記1乃至3のいずれかに記載の高周波半導体スイッチ。
(付記5) 前記直流電源は、マイナス側端子を前記バックゲートに接続している付記1乃至4のいずれかに記載の高周波半導体スイッチ。
(付記6) 前記第1のインダクタ、前記第2のインダクタ、または、前記インダクタは、前記FETが形成された基板上に、モノリシックに形成されている付記1乃至5のいずれかに記載の高周波半導体スイッチ。
1、2、3、4 高周波半導体スイッチ
6 Si−MOSFET
11 p型基板
12 p型ウェル
13a n型ドレイン領域
13b n型ソース領域
14 ゲート絶縁膜
15 チャネル領域
16 D−BG容量
17 S−BG容量
18、19 信号リーク
21 入力端子
22 出力端子
23 制御端子
25 第1の抵抗
26 第2の抵抗
27 接地端子
28 第1のインダクタ
29 第2のインダクタ
31a、31b 基板抵抗
32a、32b、32c ウェル抵抗
33 チャネル抵抗
34a D−G容量
34b S−G容量
41 第3の抵抗
48、49 インダクタ
51 直流電源
52 キャパシタ
D ドレイン
G ゲート
S ソース
BG バックゲート
6 Si−MOSFET
11 p型基板
12 p型ウェル
13a n型ドレイン領域
13b n型ソース領域
14 ゲート絶縁膜
15 チャネル領域
16 D−BG容量
17 S−BG容量
18、19 信号リーク
21 入力端子
22 出力端子
23 制御端子
25 第1の抵抗
26 第2の抵抗
27 接地端子
28 第1のインダクタ
29 第2のインダクタ
31a、31b 基板抵抗
32a、32b、32c ウェル抵抗
33 チャネル抵抗
34a D−G容量
34b S−G容量
41 第3の抵抗
48、49 インダクタ
51 直流電源
52 キャパシタ
D ドレイン
G ゲート
S ソース
BG バックゲート
Claims (5)
- ドレイン、ソース、ゲート、及びバックゲートを有するFETと、
一端が前記ドレインに、他端が前記バックゲートに接続された第1のインダクタと、
一端が前記ソースに、他端が前記バックゲートに接続された第2のインダクタと、
を備えたことを特徴とする高周波半導体スイッチ。 - ドレイン、ソース、ゲート、及びバックゲートを有するFETと、
一端が前記ドレインに接続された第1のインダクタと、
一端が前記ソースに接続された第2のインダクタと、
前記第1及び第2のインダクタのそれぞれの他端が、直流電源及びキャパシタの一端に接続され、前記直流電源及び前記キャパシタの他端が前記バックゲートに接続されたバイアス回路と、
を備えたことを特徴とする高周波半導体スイッチ。 - 前記第1のインダクタは、前記ドレインと前記バックゲート間の寄生容量と共振し、前記第2のインダクタは、前記ソースと前記バックゲート間の寄生容量と共振することを特徴とする請求項1または2に記載の高周波半導体スイッチ。
- ドレイン、ソース、ゲート、及びバックゲートを有するFETと、
一端が前記ドレインおよび前記ソースのいずれか一方に接続され、他端が前記バックゲートに接続されたインダクタと、
を備えたことを特徴とする高周波半導体スイッチ。 - 前記インダクタは、前記FETがオンしているときの前記ドレインまたは前記ソースと前記バックゲート間の寄生容量と共振することを特徴とする請求項4に記載の高周波半導体スイッチ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006126962A JP2007299948A (ja) | 2006-04-28 | 2006-04-28 | 高周波半導体スイッチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006126962A JP2007299948A (ja) | 2006-04-28 | 2006-04-28 | 高周波半導体スイッチ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007299948A true JP2007299948A (ja) | 2007-11-15 |
Family
ID=38769196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006126962A Pending JP2007299948A (ja) | 2006-04-28 | 2006-04-28 | 高周波半導体スイッチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007299948A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011228894A (ja) * | 2010-04-19 | 2011-11-10 | Renesas Electronics Corp | 高周波スイッチ回路 |
KR20160115002A (ko) * | 2015-03-25 | 2016-10-06 | 삼성전기주식회사 | 고주파 스위치 회로 |
KR101901699B1 (ko) | 2016-10-05 | 2018-09-28 | 삼성전기 주식회사 | 고조파 억제특성을 개선한 안테나 스위치 회로 |
-
2006
- 2006-04-28 JP JP2006126962A patent/JP2007299948A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011228894A (ja) * | 2010-04-19 | 2011-11-10 | Renesas Electronics Corp | 高周波スイッチ回路 |
KR20160115002A (ko) * | 2015-03-25 | 2016-10-06 | 삼성전기주식회사 | 고주파 스위치 회로 |
KR101670167B1 (ko) | 2015-03-25 | 2016-10-27 | 삼성전기주식회사 | 고주파 스위치 회로 |
KR101901699B1 (ko) | 2016-10-05 | 2018-09-28 | 삼성전기 주식회사 | 고조파 억제특성을 개선한 안테나 스위치 회로 |
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