JP2010220200A - 導通切替回路、導通切替回路ブロック、及び導通切替回路の動作方法 - Google Patents

Abstract

【課題】リアクタンスによる挿入損失を生じさせずに、高周波信号の漏洩を防止できる、導通切替回路、導通切替回路の動作方法、及び導通切替回路ブロックを提供する。
【解決手段】第１ＭＯＳＦＥＴと、第１ノードを介して前記第１ＭＯＳＦＥＴと接続された第２ＭＯＳＦＥＴと、前記第１ノードに接続された第１制御端子とを具備する。前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとは、オン時に前記第１ノードを介して電気的に直列に接続されるように設けられる。前記第１制御端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳＦＥＴとがオフ状態であるときに、前記第１ノードに対して、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴに生じる容量が少なくなるような電圧を印加する。
【選択図】図８Ａ

Description

本発明は、導通切替回路、導通切替回路ブロック、及び導通切替回路の動作方法に関する。

近年、携帯電話端末等の移動体通信機器では、ＧＨｚ帯の高周波の電磁波が搬送波として使用されている。このような移動体通信機器には、半導体スイッチ（導通切替回路）が用いられる。半導体スイッチとしては、ＧａＡｓ電界効果トランジスタが一般的に用いられていたが、近年の微細化技術の進展に伴い、ＭＯＳＦＥＴも徐々に使用され始めている。

図１は、ＭＯＳＦＥＴの一例を示す回路図である。このＭＯＳＦＥＴ１００は、オン時に第１端子１０１と第２端子１０２とを導通させるように配置されている。ＭＯＳＦＥＴ１００は、ドレインが第１端子１０１に接続され、ソースが第２端子１０２に接続されている。また、ＭＯＳＦＥＴ１００のゲートは、第１抵抗１０４を介して、ゲート電位を制御する制御端子１０３に接続されている。ＭＯＳＦＥＴ１００のバックゲートは、第２抵抗１０５を介して接地されている。

図２は、ＭＯＳＦＥＴのオン時における等価回路を示している。オン時には、第１端子１０１と第２端子１０２とが導通する。このとき、ＭＯＳＦＥＴは、抵抗とみなすことができる。

一方、図３は、オフ時におけるＭＯＳＦＥＴの等価回路を示している。ＭＯＳＦＥＴでは、バックゲート−ソース間と、バックゲート−ドレイン間とに、それぞれ、ＰＮ接合ダイオードが内包されている。従って、オフ時には、ドレイン−バックゲート間の接合容量Ｃ３と、ソース−バックゲート間の接合容量Ｃ４とが生じる。また、ドレイン−ゲート間には、ゲート絶縁膜を介した重なり容量Ｃ１が生じ、ソース−ゲート間にも重なり容量Ｃ２が生じる。オフ時には、これらの容量Ｃ１〜Ｃ４を介して、高周波信号が漏洩してしまうことがある。

図３において、第１抵抗１０４及び第２抵抗１０５が十分大きい場合には、ゲート端及びバックゲート端が開放されていると考えることができる。その結果、図４に示されるように、容量Ｃ１〜Ｃ４を一つの容量として表すことができる。この一つの容量（等価遮断容量）は、オフ時の高周波漏洩特性を表現する性能指標と考えることができる。

等価遮断容量を低減する為の技術が、特許文献１（特開２００６−３３２４１６）に記載されている。特許文献１には、第１導電型のウェルに形成される第２導電型のソース及びドレインを有する半導体装置において、ゲートオフ時に、前記ソース及びドレインに対し、前記ウェルとの間で逆方向となる電圧を印加する半導体装置が記載されている。

その他、発明者が知りえた技術として、特許文献２（特許第２９６４９７５号）、特許文献３（特開２００７−２１４８２５）、及び特許文献４（特開２００６−１２１２１７）がある。

特開２００６−３３２４１６号公報 特許第２９６４９７５号公報 特開２００７−２１４８２５号公報 特開２００６−１２１２１７号公報

図５は、特許文献１（特開２００６−３３２４１６）に記載された半導体装置の回路図である。図５に示されるように、ＭＯＳＦＥＴ１００のソース及びドレインの一方が、抵抗１０６を介して、制御端子１１０に接続されている。また、ソース及びドレインの他方が、抵抗１０７を介して、制御端子１１０に接続されている。

図６は、特許文献１に記載された半導体装置のオフ時における等価回路を示している。図６に示されるように、オフ時には、ＭＯＳＦＥＴ１００が、等価遮断容量として表現される。オフ時には、制御端子１１０から、ＭＯＳＦＥＴ１００のソース及びドレインに対して、ソース−ウェル間及びドレイン−ウエル間に含まれるＰＮ接合を逆バイアスとするような電圧が印加される。その結果、等価遮断容量が少なくなり、高周波信号の漏洩が防止される。ここで、ソース及びドレインに対して電圧を印加するためには、ソース及びドレインが外部端子（第１端子１０１及び第２端子１０２）から直流的に遮断されていなければならない。そのため、図５に示されるように、外部端子１０１とＭＯＳＦＥＴ１００の間に容量素子１０８が挿入され、外部端子１０２とＭＯＳＦＥＴ１００との間に容量素子１０９が挿入されている。

一方、図７は、図５に記載された半導体装置のオン時の等価回路を示している。図７に示されるように、オン時には、直流カットの為に用いた容量素子（１０８、１０９）が存在する。このため、容量素子（１０８、１０９）のリアクタンスによる挿入損失が生じてしまう。

このリアクタンスを小さくする為には、容量素子の容量値を大きくしなければならず、半導体装置を微細化することが困難になる。例えば、ＭＯＳＦＥＴ１００のオン抵抗が１０Ωであるとする。このとき、容量素子１０８及び１０９のそれぞれに要求されるリアクタンスが、５Ω以下であるとする。ここで、第１端子１０１から第２端子１０２へ流れる高周波信号が、ＩＳＭバンドに従う２．４ＧＨｚである場合、各容量素子１０８、１０９に必要となる容量値は１３ｐＦになる。この程度の容量値であれば、半導体装置の面積が増大するものの、容量素子を半導体装置の内部に作りこむことは可能である。しかし、高周波信号が８００ＭＨｚであれば、各容量素子に要求される容量値が４０ｐＦとなる。また、高周波信号がＦＭ信号に基づく７０ＭＨｚであった場合には、要求される容量値が４５０ｐＦになる。また、例えば、ＳＰＤＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−Ｄｏｕｂｌｅ−Ｔｈｒｏｕｇｈ）スイッチとして用いる場合には、１チップ内に８個の容量素子が必要となる。このように、高周波信号の周波数や、必要な容量素子の数によっては、チップ内部に容量素子を作りこむことが困難となってしまう。容量素子をチップ外に作成する場合には、部品点数の増加、実装基板の複雑化、及び実装基板面積の増大が引き起こされる。

すなわち、上述のように、直流カットのために容量素子を用いた場合には、リアクタンスによる挿入損失が生じてしまう、という問題点があった。

本発明に係る導通切替回路は、第１ＭＯＳＦＥＴと、第１ノードを介して前記第１ＭＯＳＦＥＴと接続された第２ＭＯＳＦＥＴと、前記第１ノードに接続された第１制御端子とを具備する。前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとは、オン時に電気的に直列となるように接続されている。前記第１ＭＯＳトランジスタと前記第２ＭＯＳＦＥＴとがオフ状態のときに、前記第１制御端子は、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴに生じる容量が少なくなるように、前記第１ノードに電圧を印加する。

この発明によれば、オフ時には、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの等価遮断容量が、外部端子との間で直流遮断機能を果たす。そのため、第１ノードに電圧を印加して、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴに生じる容量を小さくすることができる。これにより、高周波信号の漏洩を防止することができる。一方、オン時には、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴは抵抗として働く。そのため、直流カットに用いた容量素子のリアクタンスによる挿入損失は生じない。

本発明に係る導通切替回路ブロックは、第１端と第２端との間に設けられ、オン時に第１端と第２端とを導通させる第１導通切替回路と、接地と前記第２端との間に設けられ、オン時に前記接地と前記第２端とを導通させる第２導通切替回路とを具備する。前記第１導通切替回路及び前記第２導通切替回路のそれぞれは、上記の導通切替回路である。

本発明に係る導通切替回路の動作方法は、第１ＭＯＳＦＥＴと、第１ノードを介して前記第１ＭＯＳＦＥＴと接続された第２ＭＯＳＦＥＴと、前記第１ノードに接続された第１制御端子とを具備し、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとは、オン時に電気的に直列となるように接続されている導通切替回路の動作方法である。この動作方法は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳＦＥＴとをオフ状態にするステップと、前記第１ＭＯＳトランジスタと前記第２ＭＯＳＦＥＴとがオフ状態であるときに、前記第１ノードに対して、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴに生じる寄生容量が少なくなるような電圧を印加するステップとを具備する。

本発明によれば、直流カットに用いた容量素子のリアクタンスによる挿入損失が生じない、導通切替回路、導通切替回路ブロック、及び導通切替回路の動作方法が提供される。

ＭＯＳＦＥＴの一例を示す回路図である。 ＭＯＳＦＥＴのオン時における等価回路である。 オフ時におけるＭＯＳＦＥＴの等価回路である。 オフ時におけるＭＯＳＦＥＴの等価回路である。 半導体装置の一例を示す回路図である。 半導体装置のオフ時における等価回路である。 半導体装置のオン時の等価回路である。 第１の実施形態に係る導通切替回路を示す回路図である。 第１の実施形態の変形例に係る導通切替回路を示す回路図である。 第１の実施形態に係る導通切替回路のオフ時における等価回路図である。 第１の実施形態に係る導通切替回路のオン時の等価回路である。 第２の実施形態に係る導通切替回路を示す回路図である。 第２の実施形態の変形例に係る導通切替回路を示す回路図である。 第２の実施形態の他の変形例に係る導通切替回路を示す回路図である。 第２の実施形態の導通切替回路のオフ時の等価回路である。 第２の実施形態に係る導通切替回路のオン時の等価回路を示している。 第３の実施形態に係る導通切替回路を示す回路図である。 第４の実施形態に係る導通切替回路ブロックを示す回路図である。 第６の実施形態に係る導通切替回路を示す回路図である。

（第１の実施形態）
以下に、図面を参照しつつ、本発明の第１の実施形態について説明する。図８Ａは、本実施形態に係る導通切替回路２０を示す回路図である。

図８Ａに示されるように、導通切替回路２０は、第１端子３と、第２端子４と、第１ＭＯＳＦＥＴ１と、第２ＭＯＳＦＥＴ２と、第１制御端子５と、第２制御端子６とを備えている。この導通切替回路２０においては、オン時には、高周波信号が第１端子３から入力され、第２端子４から出力されるものとする。

第１ＭＯＳＦＥＴ１と第２ＭＯＳＦＥＴ２とは、第１ノード１７を介して接続されている。第１ＭＯＳＦＥＴ１及び第２ＭＯＳＦＥＴ２は、オン時に第１端子３と第２端子４とを導通させ、オフ時に第１端子３と第２端子４とを電気的に遮断するように設けられている。具体的には、第１ＭＯＳＦＥＴ１は、ソース及びドレインの一方で第１端子３に接続され、他方で第１ノード１７に接続されている。また、第２ＭＯＳＦＥＴ２は、ソース及びドレインの一方で第１ノード１７に接続され、他方で第２端子４に接続されている。すなわち、第１ＭＯＳＦＥＴ１と第２ＭＯＳＦＥＴ２とは、オン時に電気的に直列となるように、接続されている。

本実施形態では、第１ＭＯＳＦＥＴ１及び第２ＭＯＳＦＥＴ２は、それぞれ、エンハンスメント型のＮチャネルＭＯＳＦＥＴであるものとする。また、第１ＭＯＳＦＥＴ１及び第２ＭＯＳＦＥＴ２は、それぞれ、バックゲートが、抵抗（２１、２２）を介して、接地されている。

第１制御端子５は、オフ時に、第１ＭＯＳＦＥＴ１及び第２ＭＯＳＦＥＴ２に生じる容量を低下させるための端子である。第１制御端子５は、抵抗７を介して、第１ノード１７に接続されている。抵抗７の抵抗値は、オン時に第１端子３と第２端子４との間を流れる信号が第１制御端子５側に漏洩しないような大きさ（例えば１０ｋΩ以上）に設定されている。

第２制御端子６は、この導通切替回路２０のオン／オフを切替えるための端子である。第２端子６は、抵抗８を介して、第１ＭＯＳＦＥＴ１のゲートに接続されている。また、抵抗９を介して、第２ＭＯＳＦＥＴ２のゲートに接続されている。抵抗８及び抵抗９の大きさは、通過信号の漏洩が防止される程度の大きさ（例えば１０ｋΩ以上）に設定されている。

導通切替回路２０のオフ時の動作について説明する。

第１ＭＯＳＦＥＴ１及び第２ＭＯＳＦＥＴ２は、それぞれ、しきい値電圧Ｖｔｈが、０．７Ｖであるものとする。ここで、第２制御端子６から各ＭＯＳＦＥＴのゲートに０Ｖが印加され、第１制御端子５から第１ノード１７に＋３Ｖが印加されたとする。このとき、第１ＭＯＳＦＥＴ１及び第２ＭＯＳＦＥＴ２は、それぞれ、第１端子３側及び第２端子４側をソースとして認識する。そのため、「ゲート−ソース間電圧Ｖｇｓ−しきい値電圧Ｖｔｈ」は、「０−０．７＝−０．７Ｖ」となり、チャネルが遮断される。これにより、導通切替回路２０は、オフ状態になる。

図９は、オフ時における導通切替回路２０の等価回路図である。図９に示されるように、第１ＭＯＳＦＥＴ１及び第２ＭＯＳＦＥＴ２は、容量として表される。この容量により、第１ノード１７は、第１端子３及び第２端子４から直流的に遮断される。このため、第１ノード１７に印加される電圧により、各ＭＯＳＦＥＴ（１、２）のドレイン−バックゲート間に含まれるＰＮ接合が逆バイアスになる。これにより、ドレイン−バックゲート間に含まれるＰＮ接合の空乏層が広がり、ドレイン−バックゲート間の容量が少なくなる。その結果、各ＭＯＳＦＥＴ（１、２）の等価遮断容量が少なくなり、高周波信号の漏洩が防止される。

続いて、導通切替回路２０のオン時の動作について説明する。

第２制御端子６から各ＭＯＳＦＥＴ（１、２）のゲートに＋３Ｖが、第１制御端子６によって第１ノード１７に０Ｖが、それぞれ印加されたとする。このとき、「Ｖｇｓ−Ｖｔｈ＝＋３−０．７＝２．３Ｖ」となり、各ＭＯＳＦＥＴ（１、２）のチャネルは、導通状態となる。

図１０は、導通切替回路２０のオン時の等価回路を示している。図１０に示されるように、各ＭＯＳＦＥＴ（１、２）は、抵抗とみなされる。ここで、第１制御端子５からは０Ｖが第１ノード１７に印加されており、抵抗７は十分に大きいため、第１端子３から第２端子４へ流れる信号が第１制御端子５側へ漏洩することは無い。また、第１端子３と第２端子４との間には、容量は存在しなくなるため、リアクタンスの挿入による損失は生じない。すなわち、本実施形態によれば、オフ時にはＭＯＳＦＥＴ自身が容量として直流ブロック機能を果たし、オン時にはＭＯＳＦＥＴが抵抗として振舞う。従って、オン時にリアクタンスの挿入による損失を生じさせることなく、オフ時の高周波信号の漏洩を抑制できる。

また、本実施形態によれば、最大許容入力電力を増大することができる。この点について、以下に説明する。

ＭＯＳＦＥＴでは、一般に、オン時のチャネル抵抗値を低く抑えるため、しきい値電圧が低く設定されている。例えば、３Ｖ動作のエンハンスメント型ＮＭＯＳＦＥＴでは、しきい値電圧ＶｔｈＮが０．７Ｖ程度に設定される。ここで、既述の図１に示したＭＯＳＦＥＴを例に挙げて、ＭＯＳＦＥＴの最大許容入力電力について説明する。図１に示されるＭＯＳＦＥＴにおいて、第２端子１０２が接地されているとする。このとき、制御端子１０３からゲートに０Ｖを印加すれば、ＭＯＳＦＥＴ１００のチャネルは遮断され、オフ状態になる。このとき、第１端子１０１に、１．４Ｖの振幅を有する交流電圧が印加されたとする。すると、図３に示した容量Ｃ１及びＣ２による電圧降下により、ＭＯＳＦＥＴ１００のゲート−ソース間及びゲート−ドレイン間には、振幅が０．７Ｖの交流電圧が印加されることになる。ゲート−ソース間に印加される信号電圧が最大のとき（０．７Ｖのとき）、ゲートーソース間には、ＭＯＳＦＥＴ１００のしきい値電圧に等しい電圧が印加されることになる。従って、オフ状態が維持されない。すなわち、このＭＯＳＦＥＴ１００では、振幅が１．４Ｖ以上の交流電圧が入力信号として与えられた場合には、オフ状態が維持されない。図１に示したＭＯＳＦＥＴでは、最大許容入力電圧が、１．４Ｖであるということになる。

一方、本実施形態に係る導通切替回路２０では、オフ時には、図９に示したように、第第１ＭＯＳＦＥＴ１と第２ＭＯＳＦＥＴ２とが、容量として表される。第１ＭＯＳＦＥＴ１と第２ＭＯＳＦＥＴ２とが等価である場合、第１端子３に高周波信号による交流電圧が印加されると、印加された交流電圧は二つのＭＯＳＦＥＴ（１、２）によって等しく分圧される。各ＭＯＳＦＥＴ（１、２）が遮断状態を維持できる電圧振幅が、先に述べたように１．４Ｖであるものとすると、この導通切替回路２０の最大許容入力電圧は、その２倍の２．８Ｖになることがわかる。すなわち、本実施形態によれば、図１に示したＭＯＳＦＥＴよりも、最大許容入力電圧を大きくすることが可能である。

また、図１に示したＭＯＳＦＥＴのゲート幅をＷｇとし、チャネル抵抗をＲｃｈとしたとする。このとき、図１に示したＭＯＳＦＥＴにおけるオン抵抗Ｒｏｎ１は、図２より、Ｒｏｎ１＝Ｒｃｈと表現できる。

これに対して、本実施形態の導通切替回路２０においては、各ＭＯＳＦＥＴ（１、２）のゲート幅を２×Ｗｇとすることにより、オン抵抗を増加させずに、最大許容入力電圧だけを増加させることができる。すなわち、ゲート幅を２×Ｗｇとすれば、オン抵抗は、「Ｒｃｈ／２＋Ｒｃｈ／２＝Ｒｃｈ＝Ｒｏｎ１となる。したがって、オン抵抗を変化させずに、最大許容入力電圧だけを大きくすることが可能である。

以上説明したように、本実施形態によれば、直流カットのために、容量素子ではなくオフ状態にあるＭＯＳＦＥＴを用いているため、オン時に挿入損失を生じることなく、オフ時の高周波信号の漏洩を防止することができる。オン時の挿入損失を少なくするために、大容量の容量素子を用いる必要がなく、導通切替回路２０を小面積化することができる。また、オン抵抗を変化させずに、最大許容入力電圧を増加させることができる。

尚、本実施形態では、各ＭＯＳＦＥＴのバックゲートが抵抗を介して接地されている例について説明した。但し、各ＭＯＳＦＥＴのバックゲートは、必ずしも接地されている必要はない。図８Ｂは、本実施形態の変形例に係る導通切替回路２０を示している。この導通切替回路２０では、各ＭＯＳＦＥＴのバックゲートが、抵抗（２１、２２）を介して、共通電位端子２３に接続されている。オフ時には、この共通電位端子２３によって、各ＭＯＳＦＥＴのバックゲートに、各ＭＯＳＦＥＴに生じる容量が少なくなるような電圧が印加される。すなわち、第１ノード１７に印加される電圧とは極性が逆の電圧（例えば、−３Ｖ）が、各ＭＯＳＦＥＴのバックゲートに印加される。これにより、各ＭＯＳＦＥＴにおいて、ドレイン−バックゲート間のＰＮ接合容量が更に小さくなり、各ＭＯＳＦＥＴに生じる等価遮断容量を更に小さくすることができる。また、基板バイアス効果により、各ＭＯＳＦＥＴの閾値電圧を更に高めることができる。例えば、各ＭＯＳＦＥＴのバックゲートに（−３Ｖ）を印加した場合には、各ＭＯＳＦＥＴの実質的な閾値電圧を、０．７Ｖから１．０Ｖに高めることができる。その結果、一つのＭＯＳＦＥＴにおいて遮断状態を維持することのできる電圧を、１．４Ｖから２．０Ｖに高めることができる。

（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。図１１Ａは、本実施形態に係る導通切替回路２０を示す回路図である。この導通切替回路２０は、既述の実施形態に対して、第３ＭＯＳＦＥＴ１８が追加されている。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。

図１１Ａに示されるように、第３ＭＯＳＦＥＴ１８は、第２ＭＯＳＦＥＴ２と、第２端子４との間に設けられている。第３ＭＯＳＦＥＴ１８は、ソース及びドレインの一方で、第２ノード１９に接続され、他方で第２端子４に接続されている。第２ＭＯＳＦＥＴ２のソース及びドレインは、第１ノード１７の反対側で第２ノード１９に接続されている。また、第３ＭＯＳＦＥＴ１８のゲートは、抵抗１１を介して、第２制御端子６に接続されている。第２ノード１９は、抵抗１０を介して、第１制御端子５に接続されている。抵抗１１及び抵抗１０の抵抗値は、オン時に高周波信号が漏洩しないような大きさ（例えば、１０ｋΩ以上）に設定されている。

この導通切替回路２０のオフ時の動作について説明する。既述の実施形態と同様に、各ＭＯＳＦＥＴ（１、２、１８）のしきい値電圧Ｖｔｈが０．７Ｖであるものとする。このとき、第２制御端子６によって、各ＭＯＳＦＥＴ（１、２、１８）のゲートに０Ｖが印加されたとする。また、第１制御端子５によって、第１ノード１７及び第２ノード１９に＋３Ｖが印加されたとする。このとき、第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８は、それぞれ、第１端子３側及び第２端子４側をソースとして認識する。第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８のチャネルは、「Ｖｇｓ−Ｖｔｈ＝０−０．７＝−０．７Ｖ」により、遮断される。一方、第２ＭＯＳＦＥＴ２のソース及びドレインは、それぞれ、第１制御端子５によって＋３Ｖにバイアスされている。「Ｖｇｓ−Ｖｔｈ＝−３．０−０．７＝−３．７Ｖ」により、第２ＭＯＳＦＥＴ２のチャネルは遮断される。

図１２は、本実施形態の導通切替回路２０のオフ時の等価回路を示している。図１２に示されるように、各ＭＯＳＦＥＴ（１、２、１８）は、容量として表現される。第１ノード１７及び第２ノード１９に印加された電圧により、第２ＭＯＳＦＥＴ２では、ソース−バックゲート間の容量とドレイン−バックゲート間の容量とが低減される。また、第１ＭＯＳＦＥＴ１及び第３のＭＯＳＦＥＴ１８に対しては、第１ノード１７及び第２ノード１９に印加された電圧によって、ソース−バックゲート間容量又はドレイン−バックゲート間容量が低減される。これによって、既述の実施形態と同様に、オフ時にＭＯＳＦＥＴに生じる容量を少なくすることができ、高周波信号の漏洩を防止することができる。

また、第２ＭＯＳＦＥＴ２では、「Ｖｇｓ−Ｖｔｈ＝−３．０−０．７＝−３．７Ｖ」である。従って、第２ＭＯＳＦＥＴ２は、７．４Ｖまでの振幅を持つ交流電圧信号に対してオフ状態を維持できる。ここで、例えば、第１、第２、第３ＭＯＳＦＥＴのゲート幅比を、５：１：５に設定したとする。このとき、第１、第２、第３ＭＯＳＦＥＴのオフ状態の等価遮断容量の比は、５：１：５になる。ここで、第２端子４を接地し、第１端子３に交流電圧信号を印加する場合について考える。このとき、第１、第２、第３のＭＯＳＦＥＴのオフ状態等価遮断容量による電圧降下の比は、１：５：１になる。すなわち、第２ＭＯＳＦＥＴ２に電圧降下の大部分を割り当てることが可能になる。第１端子３から、電圧振幅が９．８Ｖである交流電圧信号が入力されたとする。このとき、第１、第２、第３のＭＯＳＦＥＴでの電圧降下は、それぞれ、１．４Ｖ、７．０Ｖ、１．４Ｖになる。各ＭＯＳＦＥＴ（１、２、１８）は、いずれも遮断状態を維持することができる。すなわち、この導通切替回路２０の最大許容入力電圧は、９．８Ｖであることになる。

特開２００６−１２１２１７号公報には、最大許容入力電圧を向上させることを目的とした技術が記載されている。特開２００６−１２１２１７号公報には、しきい値電圧が０．７Ｖであるエンハンスメント型ｎチャネルＭＯＳＦＥＴにおいて、最大許容入力電圧を７．４Ｖにすることのできる技術が記載されている。本実施形態に係る導通切替回路２０では、上述のように、９．８Ｖの最大許容入力電圧を得ることができ、特開２００６−１２１２１７号公報に記載された技術よりも、更に最大許容入力電圧が向上されている。

続いて、この導通切替回路２０のオン時の動作について説明する。第２制御端子６によって各ＭＯＳＦＥＴ（１、２、１８）のゲートに＋３Ｖが印加されたとする。また、第１制御端子５によって第１ノード１７及び第２ノード１９に０Ｖが印加されたとする。このとき、各ＭＯＳＦＥＴ（１、２、１８）のチャネルは、「Ｖｇｓ−Ｖｔｈ＝＋３−０．７＝２．３Ｖ」により、オン状態になる。図１３は、導通切替回路２０のオン時の等価回路を示している。図１３に示されるように、各ＭＯＳＦＥＴ（１、２、１８）は、通常のチャネル抵抗による導通状態となる。第１端子３と第２端子４との間に容量は存在しない為ため、リアクタンスによる挿入損失は生じない。

以上説明したように、本実施形態によれば、オン時の容量素子のリアクタンスによる挿入損失を発生させることなく、オフ時の高周波信号の漏洩を防止できる。また、最大許容入力電圧を著しく向上できる。

尚、図１１Ｂは、本実施形態の変形例に係る導通切替回路２０を示す回路図である。この変形例に示されるように、各ＭＯＳＦＥＴ（１、２、８）のバックゲートは、抵抗（２１、２２、２４）を介して、共通電位端子２３に接続されていてもよい。共通電位端子２３からは、第１の実施形態の変形例と同様に、第１ノード１７とは極性が逆の電圧が印加される。これにより、各ＭＯＳＦＥＴに生じる容量を更に少なくすることができる。

また、ＭＯＳＦＥＴの中には、バックゲート引き出し端子を有さないものがある。本実施形態では、そのようなバックゲートを有さないＭＯＳＦＥＴに対しても、最大許容入力電圧を改善することができる。図１１Ｃは、本実施形態の別の変形例に係る導通切替回路２０を示す回路図である。本変形例では、各ＭＯＳＦＥＴ（１、２、１８）が、フルディプリーション型ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ＭＯＳＦＥＴであるものとする。フルディプリーション型ＳＯＩＭＯＳＦＥＴは、ＳＯＩ技術によって製造されたＭＯＳＦＥＴであり、バックゲート端子を有さない。その他の点は、本実施形態と同じである。この導通切替回路２０においても、第２ＭＯＳＦＥＴ２のしきい値電圧が、第１ノード１７及び第２ノード１９に印加される電圧によって決定される。そのため、例えば、各ノード（１７、１９）に＋３Ｖが印加された場合には、第２ＭＯＳＦＥＴ２において、「Ｖｇｓ−Ｖｔｈ＝３．０−０．７＝−３．７Ｖ」が成立する。その結果、本実施形態と同様に、最大許容入力電圧を９．８Ｖにまで改善することができる。

（第３の実施形態）
続いて、本発明の第３の実施形態について説明する。図１４は、本実施形態に係る導通切替回路２０を示す回路図である。図１４に示されるように、本実施形態に係る導通切替回路２０には、インバータ回路１５が追加されている。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。

インバータ回路１５は、その入力端が第２制御端子６に接続されている。また、インバータ回路１５の出力端は、抵抗７を介して第１ノード１７に接続されている。インバータ回路１５の出力端を第１制御端子５とすれば、第１制御端子５と第２制御端子６とは、インバータ回路１５を介して接続されていることになる。これにより、各ＭＯＳＦＥＴ（１、２）のゲートには、第１ノード１７と論理レベルが逆の電圧が印加される。

本実施形態によれば、既述の実施形態と同様の作用効果を奏することができる。また、インバータ回路１５を用いることにより、実質的な制御端子を一つにすることができ、構成を単純化できる。

（第４の実施形態）
続いて、本発明の第４の実施形態について説明する。本実施形態では、第１の実施形態で説明した導通切替回路を二つ備える導通切替回路ブロックについて説明する。図１５は、本実施形態に係る導通切替回路ブロックを示す回路図である。

図１５に示されるように、本実施形態に係る導通切替回路ブロックは、第１導通切替回路ブロック２０−１と、第２導通切替回路ブロック２０−２とを備えている。

第１導通切替回路ブロック２０−１は、第１端子３と第２端子４との間のオン／オフを切替えるように形成されている。一方、第２導通切替回路ブロック２０−２は、接地と第２端子４との間のオン／オフを切替えるように設けられている。

また、第１導通切替回路ブロック２０−１における第２制御端子６−１は、第２導通切替回路ブロック２０−２における第１制御端子５−２として機能する。すなわち、第２制御端子６−１は、第１導通切替回路ブロック２０−１における各ＭＯＳＦＥＴ（１−１、２−１）のゲートに接続されると共に、第２導通切替回路ブロック２０−２における第１ノード１７−２に接続されている。

また、第２制御端子６−１は、インバータ回路１６を介して、第１制御端子５−１に接続されている。第１制御端子５−１は、第２導通切替回路ブロック２０−２における第２制御端子６−２としても機能する。すなわち、第１制御端子５−１は、抵抗７−１を介して第１導通切替回路２０−１の第１ノード１７−１に接続されると共に、第２導通切替回路２０−２の各ＭＯＳＦＥＴ（１−２、２−２）のゲートにも接続されている。

本実施形態に係る導通切替回路ブロックにおいては、第１導通切替回路２０−１がオン状態のとき、第２導通切替回路２０−２がオフ状態になる。一方、第２導通切替回路２０−２がオフ状態のとき、第２導通切替回路２０−２がオン状態となり、第２端子４が接地される。このように、本実施形態に係る導通切替回路ブロックは、いわゆるシャント機能を有する１入力１出力切替回路ブロックである。二つの導通切替回路（２０−１、２０−２）においては、既述の実施形態と同様に、容量素子のリアクタンスによる挿入損失を生じずに、オフ時の高周波信号の漏洩を防止でき、最大許容入力電圧を向上できる。また、インバータ回路１６を用いることによって、この機能ブロックのオン／オフの制御を、一つの制御信号により行うことが可能となっている。

また、本実施形態に係る導通切替回路ブロックを複数用意し、デコーダロジック回路ブロックを組合わせれば、あらゆるｎ入力ｍ出力高周波切替回路群を構成することが可能となる。

（第５の実施形態）
続いて、第５の実施形態について説明する。本実施形態では、第２の実施形態（図１１Ａ参照）に対して、第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８におけるしきい値電圧Ｖｔｈが変更されている。その他の点については、第２の実施形態と同様であるものとする。

第２の実施形態においては、オフ時において、第１ＭＯＳＦＥＴ１および第３ＭＯＳＦＥＴ１８のチャネルが、「Ｖｇｓ−Ｖｔｈ＝０−０．７＝−０．７Ｖ」により、遮断される。一方、第２ＭＯＳＦＥＴ２のチャネルは、「Ｖｇｓ−Ｖｔｈ＝−３．０−０．７＝−３．７Ｖ」により、遮断される。そのため、第１ＭＯＳＦＥＴ１、第２ＭＯＳＦＥＴ２、及び第３ＭＯＳＦＥＴ１８の最大許容電圧は、それぞれ、１．４Ｖ、７．４Ｖ、及び１．４Ｖになる。

ここで、例えば、第１ＭＯＳＦＥＴ１、第２ＭＯＳＦＥＴ２、及び第３ＭＯＳＦＥＴ１８のゲート幅の比が、５：１：５に設定されているものとする。

また、オン時には、第２制御端子６から各ＭＯＳＦＥＴ（１、２、１８）のゲートに＋３Ｖが印加され、第１制御端子５から第１ノード１７及び第２ノード１９に０Ｖが印加されるものとする。これにより、各ＭＯＳＦＥＴにおいては、「Ｖｇｓ−Ｖｔｈ＝＋３−０．７＝２．３Ｖ」により、導通状態になる。ここで、オン時における各ＭＯＳＦＥＴ（１、２、１８）のチャネル抵抗が、ゲート幅ＷｇのＭＯＳＦＥＴのオン抵抗Ｒｏｎ１＝Ｒｃｈに等しくなるように、各ＭＯＳＦＥＴ（１、２、１８）のゲート幅を決定したとする。この場合、第１ＭＯＳＦＥＴ１、第２ＭＯＳＦＥＴ２、及び第３ＭＯＳＦＥＴ１８のゲート幅は、それぞれ、７×Ｗｇ、１．４×Ｗｇ、及び７×Ｗｇになる。この時、オフ時において、第１ＭＯＳＦＥＴ１、第２ＭＯＳＦＥＴ２、及び第３ＭＯＳＦＥＴ１８における電圧降下の比は、１．４：７．０：１．４になる。第１ＭＯＳＦＥＴ１、第２ＭＯＳＦＥＴ２、及び第３ＭＯＳＦＥＴ１８における最大許容電圧が、それぞれ、１．４Ｖ、７．４Ｖ、１．４Ｖであることを考慮すると、第２の実施形態においては、最大許容電圧が、「１．４Ｖ＋７．０Ｖ＋１．４Ｖ＝９．８Ｖ」により、９．８Ｖにまで大きく向上する。一方、トータルのゲート幅は、「７×Ｗｇ＋１．４×Ｗｇ＋７×Ｗｇ＝１５．４×Ｗｇ」により、１５．４×Ｗｇにまで大きくなってしまう。

すなわち、第２の実施形態においては、第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８の最大許容電圧（１．４Ｖ）と、第２ＭＯＳＦＥＴ２の最大許容電圧（７．４Ｖ）との比が大きい。従って、オフ時において各ＭＯＳＦＥＴの最大許容電圧に応じた電圧が各ＭＯＳＦＥＴに分配されるように、各ＭＯＳＦＥＴのゲート幅を決定すると、第１、第３ＭＯＳＦＥＴのゲート幅として、第２ＭＯＳＦＥＴのゲート幅の５．３倍（７．４／１．４＝５．３）程度の幅が必要になる。その結果、回路全体の面積が大きくなってしまう。

これに対して、本実施形態では、第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８のしきい値が、１．０Ｖに設定される。また、第２ＭＯＳＦＥＴ２のしきい値が０．７Ｖに設定される。

本実施形態では、オフ時には、第１ＭＯＳＦＥＴ１および第３ＭＯＳＦＥＴ１８のチャネルは、「Ｖｇｓ−Ｖｔｈ＝０−１．０＝−１．０Ｖ」により、遮断される。また、第２ＭＯＳＦＥＴ２のチャネルは、「Ｖｇｓ−Ｖｔｈ＝−３．０−０．７＝−３．７Ｖ」により、遮断される。すなわち、第１ＭＯＳＦＥＴ１、第２ＭＯＳＦＥＴ２、及び第３ＭＯＳＦＥＴ１８の最大許容電圧は、それぞれ、２．０Ｖ、７．４Ｖ、及び２．０Ｖになる。第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８は、しきい値が上昇したため、最大許容電圧が大きくなる。しかし、第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８は、オン時におけるチャネル抵抗も大きくなる。この第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８におけるチャネル抵抗上昇の割合は、オン時における（Ｖｇｓ−Ｖｔｈ）に反比例し、「（３．０−０．７）／（３．０−１．０）＝２．０／２．３＝１．１５」により、第２の実施形態におけるそれの１．１５倍になる。

ここで、オフ時において、各ＭＯＳＦＥＴの最大許容電圧に応じた電圧が各ＭＯＳＦＥＴに分配されるように、各ＭＯＳＦＥＴのゲート幅が設定されたとする。また、オン時には、第２制御端子６から各ＭＯＳＦＥＴ（１、２、１８）のゲートに＋３Ｖが印加され、第１制御端子５から第１ノード１７及び第２ノード１９に０Ｖが印加されるものとする。このとき、第１ＭＯＳＦＥＴ１および第３ＭＯＳＦＥＴ１８は、「Ｖｇｓ−Ｖｔｈ＝＋３−１．０＝２．０Ｖ」により、導通する。また、第２ＭＯＳＦＥＴ２のチャネルは、「Ｖｇｓ−Ｖｔｈ＝＋３−０．７＝２．３Ｖ」により、導通する。各ＭＯＳＦＥＴのオン時におけるチャネル抵抗が、ゲート幅がＷｇであるＭＯＳＦＥＴのオン時におけるチャネル抵抗（Ｒｏｎ１＝Ｒｃｈ）と等しくなるように、各ＭＯＳＦＥＴのゲート幅が設定されたとする。すなわち、第１ＭＯＳＦＥＴ１、第２ＭＯＳＦＥＴ２、及び第３ＭＯＳＦＥＴ１８のゲート幅は、それぞれ、５．８×Ｗｇ、１．６６×Ｗｇ、及び５．８×Ｗｇに設定されたとする。このとき、遮断状態にある第１ＭＯＳＦＥＴ１、第２ＭＯＳＦＥＴ２、及び第３ＭＯＳＦＥＴ１８における電圧降下は、それぞれ、２．０Ｖ、７．０Ｖ、２．０Ｖになる。回路全体の最大許容入力電圧は、１１．０Ｖになり、第２の実施形態と比較して、向上する。また、トータルのゲート幅は、「５．８×Ｗｇ＋１．６６×Ｗｇ＋５．８×Ｗｇ＝１３．２×Ｗｇ」により、１３．２×Ｗｇになり、第２の実施形態と比較して小さくすることができる。

以上説明したように、本実施形態によれば、第１ＭＯＳＦＥＴ１、及び第３ＭＯＳＦＥＴ１８のしきい値が、０．７Ｖから１．０Ｖに変更される。これにより、第１ＭＯＳＦＥＴ１、及び第３ＭＯＳＦＥＴ１８の最大許容電圧が、１．４Ｖから２．０Ｖに増加する。第２ＭＯＳＦＥＴ２の最大許容電圧（７．４Ｖ）と第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８のそれとの比が、「７．４／１．４＝５．３倍」から「７．４Ｖ／２．０Ｖ＝３．７倍」に減少する。その結果、３つのＭＯＳＦＥＴにそれぞれの最大許容電圧に応じた電圧を分配する場合に、第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８のゲート幅は、第２ＭＯＳＦＥＴ２のゲート幅の３．７倍（７．４Ｖ／２．０Ｖ＝３．７）程度の大きさで十分になる。従って、第２の実施形態よりも、回路全体の面積を小さくすることができる。

上述のように、本実施形態によれば、第１ＭＯＳＦＥＴ１及び第３ＭＯＳＦＥＴ１８のしきい値を、第２ＭＯＳＦＥＴ２のしきい値とは別にすることで、オン抵抗を上昇させること無く、最大許容入力電圧をさらに上昇させ、回路面積を削減させることが可能となる。

（第６の実施形態）
続いて、第６の実施形態について説明する。図１６は、本実施形態に係る導通切替回路２０を示す回路図である。本実施形態に係る導通切替回路２０は、第１端３と第２端４との間にｎ個（ｎは３以上の整数）のＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）を備えている。ｎ個のＭＯＳＦＥＴは、直列に接続されている。各ＭＯＳＦＥＴのゲートは、抵抗素子Ｒを介して、第２制御端６に接続されている。また、隣接する２つのＭＯＳＦＥＴ間のノードは、抵抗Ｒを介して、第２制御端５に接続されている。各ＭＯＳＦＥＴのバックゲートは、抵抗Ｒを介して、接地されている。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。

本実施形態の構成を採用することによっても、既述の実施形態と同様の作用効果を奏することができる。すなわち、オフ時には、第１制御端子５から、複数のＭＯＳＦＥＴ間の複数のノードに対して、各ＭＯＳＦＥＴに生じる容量が少なくなるような電圧を印加される。これにより、挿入損失を発生させることなく、オフ時の高周波信号の漏洩を防止できる。また、最大許容入力電圧を著しく向上できる。

以下に、最大許容入力電圧について、具体的に説明する。尚、ｎ個のＭＯＳＦＥＴのうち、最も第１端３側に配置されたＭＯＳＦＥＴ（Ｍ１）が、第１ＭＯＳＦＥＴ（Ｍ１）と記載される。また、ｎ個のＭＯＳＦＥＴのうち、最も第２端４側に配置されたＭＯＳＦＥＴ（Ｍｎ）が、第３ＭＯＳＦＥＴ（Ｍｎ）と記載される。第１ＭＯＳＦＥＴ（Ｍ１）と第３ＭＯＳＦＥＴ（Ｍｎ）との間に配置された複数のＭＯＳＦＥＴ（Ｍ２〜Ｍ（ｎー１））は、それぞれ、第２ＭＯＳＦＥＴと記載される。

第２制御端６に０Ｖが印加され、第１制御端子５に＋３Ｖが印加されたとする。このとき、第１ＭＯＳＦＥＴ（Ｍ１）および第３ＭＯＳＦＥＴ（Ｍｎ）のチャネルは、「Ｖｇｓ−Ｖｔｈ＝０−０．７＝−０．７Ｖ」により、遮断される。また、各第２ＭＯＳＦＥＴチャネルは、「Ｖｇｓ−Ｖｔｈ＝−３．０−０．７＝−３．７Ｖ」により、遮断される。第１ＭＯＳＦＥＴ（Ｍ１）、各第２ＭＯＳＦＥＴ、及び第３ＭＯＳＦＥＴ（Ｍｎ）の最大許容電圧は、それぞれ１．４Ｖ、７．４Ｖ、及び１．４Ｖになる。ここで、例えば、第１ＭＯＳＦＥＴ（Ｍ１）、各第２ＭＯＳＦＥＴ、及び第３ＭＯＳＦＥＴ（Ｍｎ）のゲート幅比が、５：１：５に設定されたとする。また、オン時には、第２制御端子６から各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のゲートに＋３Ｖが印加され、第１制御端子５から各ノードに０Ｖが印加されたとする。この場合、各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）は、「Ｖｇｓ−Ｖｔｈ＝＋３−０．７＝２．３Ｖ」により、導通状態になる。ここで、各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のオン時における抵抗が、ゲート幅ＷｇのＭＯＳＦＥＴのオン抵抗Ｒｏｎ１＝Ｒｃｈに等しくなるように、各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のゲート幅が設定されたとする。このとき、第１ＭＯＳＦＥＴ（Ｍ１）、各第２ＭＯＳＦＥＴ、及び第３ＭＯＳＦＥＴ（Ｍｎ）のゲート幅は、それぞれ、（５ｎ−８）Ｗｇ、（ｎ−１．６）Ｗｇ、及び（５ｎ−８）Ｗｇになる。このとき、この導通切替回路２０の最大許容入力電圧は、（１．４×２＋７．４×（ｎ−２））Ｖになる。第１制御端５にバイアスを印加せずに、各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のゲート幅を同じに設定した場合には、最大許容入力電圧は、（１．４×ｎ）Ｖになる。この場合と比較して、本実施形態に係る導通切替回路２０では、最大許容入力電圧が大きくなることがわかる。

（第７の実施形態）
続いて、第７の実施形態について説明する。本実施形態では、第６の実施形態に対して、各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のしきい値が変更されている。その他の点については、第６の実施形態と同様の構成を採用することができるので、詳細な説明は省略する。

本実施形態では、第１ＭＯＳＦＥＴ（Ｍ１）、第３ＭＯＳＦＥＴ（Ｍｎ）のしきい値が、１．０Ｖに設定され、各第２ＭＯＳＦＥＴのしきい値が０．７Ｖに設定される。この場合、オフ時には、第１ＭＯＳＦＥＴ（Ｍ１）および第３ＭＯＳＦＥＴ（Ｍｎ）のチャネルが、「Ｖｇｓ−Ｖｔｈ＝０−１．０＝−１．０Ｖ」により遮断される。また、各第２ＭＯＳＦＥＴのチャネルは、「Ｖｇｓ−Ｖｔｈ＝−３．０−０．７＝−３．７Ｖ」により、遮断される。

すなわち、第１ＭＯＳＦＥＴ（Ｍ１）、各第２ＭＯＳＦＥＴ、及び第３ＭＯＳＦＥＴ（Ｍｎ）の最大許容電圧は、それぞれ２．０Ｖ、７．４Ｖ、２．０Ｖになる。各ＭＯＳＦＥＴ（Ｍ１、Ｍｎ）では、しきい値を上昇させたために、最大許容電圧は大きくなる。しかし、第１ＭＯＳＦＥＴ（Ｍ１）及び第３ＭＯＳＦＥＴ（Ｍｎ）のオン時におけるチャネル抵抗も大きくなる。第１ＭＯＳＦＥＴ（Ｍ１）及び第３ＭＯＳＦＥＴ（Ｍｎ）における導通時のチャネル抵抗上昇の割合は、導通時の（Ｖｇｓ−Ｖｔｈ）に反比例し、「（３．０−０．７）／（３．０−１．０）＝２．０／２．３＝１．１５倍」により、１．１５倍になる。

ここで、オフ時において、各ＭＯＳＦＥＴに、各ＭＯＳＦＥＴの最大許容電圧に応じた電圧が分配されるように、各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のゲート幅が設定されたとする。また、オン時において、第２制御端５から各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のゲートに＋３Ｖが印加され、第１制御端子５によって各ノードに０Ｖが印加されるものとする。このとき、第１ＭＯＳＦＥＴ（Ｍ１）および第３ＭＯＳＦＥＴ（Ｍｎ）は、「Ｖｇｓ−Ｖｔｈ＝＋３−１．０＝２．０Ｖ」により、導通状態になる。また、各第２ＭＯＳＦＥＴは、「Ｖｇｓ−Ｖｔｈ＝＋３−０．７＝２．３Ｖ」により、導通状態になる。このときの各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のオン抵抗が、ゲート幅がＷｇであるＭＯＳＦＥＴのオン抵抗Ｒｏｎ１＝Ｒｃｈと等しくなるように、各ＭＯＳＦＥＴ（Ｍ１〜Ｍｎ）のゲート幅が、設定されたとする。この場合、第１ＭＯＳＦＥＴ（Ｍ１）、各第２ＭＯＳＦＥＴ、及び第３ＭＯＳＦＥＴ（Ｍｎ）のゲート幅は、それぞれ、（３．５ｎ−４．７）Ｗｇ、（ｎ−１．３４）Ｗｇ、（３．５ｎ−４．７）Ｗｇになる。第６の実施形態と比較すると、トータルのゲート幅は小さくなることがわかる。また、導通切替回路２０の最大許容入力電圧は、（２．０×２＋７．４×（ｎ−２））Ｖになる。第６の実施形態における最大許容入力電圧（１．４×２＋７．４×（ｎ−２））Ｖと比較して、本実施形態における最大許容入力電圧は、大きくなることがわかる。

以上、第１〜第７の実施形態について説明した。尚、これらの実施形態は互いに独立するものではなく、矛盾の無い範囲内で組み合わせて用いることも可能である。例えば、第２の実施形態において、第１制御端子と第２制御端子とをインバータ回路を介して接続してもよい。また、第４の実施形態における各同通切替回路２０として、第２の実施形態に係る導通切替回路を用いても良い。

１ 第１ＭＯＳＦＥＴ
２ 第２ＭＯＳＦＥＴ
３ 第１端
４ 第２端
５ 第１制御端
６ 第２制御端
７ 抵抗
８ 抵抗
９ 抵抗
１０ 抵抗
１１ 抵抗
１５ インバータ回路
１６ インバータ回路
１７ 第１ノード
１８ 第３ＭＯＳＦＥＴ
１９ 第２ノード
２０ 導通切替回路
２０−１ 第１導通切替回路
２０−２ 第２導通切替回路
２１ 抵抗
２２ 抵抗
２３ 共通電位端子
２４ 抵抗
１００ ＭＯＳＦＥＴ
１０１ 第１端子
１０２ 第２端子
１０３ 制御端子
１０４ 第１抵抗
１０５ 第２抵抗
１０６ 抵抗
１０７ 抵抗
１０８ 容量素子
１０９ 容量素子
１１０ 制御端子

Claims (15)

1. 第１ＭＯＳＦＥＴと、
   第１ノードを介して前記第１ＭＯＳＦＥＴと接続された第２ＭＯＳＦＥＴと、
   前記第１ノードに接続された第１制御端子と、
   を具備し、
   前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとは、オン時に前記第１ノードを介して電気的に直列に接続されるように設けられ、
   前記第１制御端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳＦＥＴとがオフ状態であるときに、前記第１ノードに対して、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴに生じる容量が少なくなるような電圧を印加する
   導通切替回路。
2. 請求項１に記載された導通切替回路であって、
   更に、
   第２ノードを介して前記第２ＭＯＳＦＥＴに接続された第３ＭＯＳＦＥＴ、
   を具備し、
   前記第２ＭＯＳＦＥＴと前記第３ＭＯＳＦＥＴとは、オン時に電気的に直列となるように接続されており、
   前記第１制御端子は、前記第２ノードに接続され、前記第１ＭＯＳＦＥＴ、前記第２ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴがオフ状態であるときに、前記第２ノードに対して、前記第２ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴに生じる寄生容量が少なくなるような電圧を印加する
   導通切替回路。
3. 請求項１又は２に記載された導通切替回路であって、
   前記第１制御端子は、オン時に前記第１ノードを通過する信号が前記第１制御端子側に漏洩しないような大きさの第１抵抗を介して、前記第１ノードに接続されている
   導通切替回路。
4. 請求項１乃至３のいずれかに記載された導通切替回路であって、
   前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴのバックゲートは、それぞれ、１０ＫΩ以上の抵抗値を有する抵抗体を介して、接地されている
   導通切替回路。
5. 請求項１乃至３のいずれかに記載された導通切替回路であって、
   前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴのバックゲートは、それぞれ、１０ＫΩ以上の抵抗値を有する抵抗体を介して、接地と異なる共通電位端子に接続されている
   導通切替回路。
6. 請求項５に記載された導通切替回路であって、
   前記共通電位端子は、オフ時に、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴのバックゲートに対して、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴに生じる容量が少なくなるような電圧を印加する
   導通切替回路。
7. 請求項１乃至３のいずれかに記載された導通切替回路であって、
   前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴは、それぞれ、ソース、ドレイン、及びゲートの３端子を有し、バックゲート引出端子を有していない
   導通切替回路。
8. 請求項１乃至７のいずれかに記載された導通切替回路であって、
   更に、
   前記第１ＭＯＳＦＥＴのゲート及び前記第２ＭＯＳＦＥＴのゲートに接続され、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴのオン／オフを制御するように、前記第１ＭＯＳＦＥＴのゲート及び前記第２ＭＯＳＦＥＴのゲートに電圧を供給する、第２制御端子、
   を具備する
   導通切替回路。
9. 請求項８に記載された導通切替回路であって、
   前記第１制御端子と前記第２制御端子とは、インバータ回路を介して接続されている
   導通切替回路。
10. 第１端と第２端との間に設けられ、オン時に第１端と第２端とを導通させる第１導通切替回路と、
    接地と前記第２端との間に設けられ、オン時に前記接地と前記第２端とを導通させる第２導通切替回路と、
    を具備し、
    前記第１導通切替回路及び前記第２導通切替回路のそれぞれは、請求項１乃至８のいずれかに記載された導通切替回路である
    導通切替回路ブロック。
11. 請求項１０に記載された導通切替回路ブロックであって、
    前記第１導通切替回路の前記第１制御端子は、前記第２導通切替回路の前記第１制御端子と、インバータ回路を介して接続されている
    導通切替回路ブロック。
12. 第１ＭＯＳＦＥＴと、第１ノードを介して前記第１ＭＯＳＦＥＴと接続された第２ＭＯＳＦＥＴと、前記第１ノードに接続された第１制御端子とを具備し、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとは、オン時に電気的に直列となるように接続されている導通
    切替回路の動作方法であって、
    前記第１ＭＯＳトランジスタと前記第２ＭＯＳＦＥＴとをオフ状態にするステップと、
    前記第１ＭＯＳトランジスタと前記第２ＭＯＳＦＥＴとがオフ状態であるときに、前記第１ノードに対して、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴに生じる寄生容量が少なくなるような電圧を印加するステップと、
    を具備する
    導通切替回路の動作方法。
13. 請求項２に記載された導通切替回路であって、
    前記第１ＭＯＳＦＥＴ及び前記３ＭＯＳＦＥＴのゲート幅は、それぞれ、前記第２ＭＯＳＦＥＴのゲート幅よりも、大きい
    導通切替回路。
14. 第１端と第２端との間に、オン時に電気的に直列に接続されるように設けられた、複数のＭＯＳＦＥＴと、
    前記複数のＭＯＳＦＥＴ間に存在する複数のノードに接続された、第１制御端子と、
    を具備し、
    前記第１制御端子は、オフ時に、前記複数のノードの各々に、前記複数のＭＯＳＦＥＴの各々に生じる容量が少なくなるような電圧を印加し、
    前記複数のＭＯＳＦＥＴは、
    前記第１端に接続された第１ＭＯＳＦＥＴと、
    前記第２端に接続された第３ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴと前記第３ＭＯＳＦＥＴとの間に設けられた、複数の第２ＭＯＳＦＥＴとを含み、
    前記第１ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴのゲート幅は、前記複数の第２ＭＯＳＦＥＴの各々のゲート幅よりも、大きい
    導通切替回路。
15. 第１端と第２端との間に、オン時に電気的に直列に接続されるように設けられた、複数のＭＯＳＦＥＴと、
    前記複数のＭＯＳＦＥＴ間に存在する複数のノードに接続された、第１制御端子と、
    を具備し、
    前記第１制御端子は、オフ時に、前記複数のノードの各々に、前記複数のＭＯＳＦＥＴの各々に生じる容量が少なくなるような電圧を印加し、
    前記複数のＭＯＳＦＥＴは、
    前記第１端に接続された第１ＭＯＳＦＥＴと、
    前記第２端に接続された第３ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴと前記第３ＭＯＳＦＥＴとの間に設けられた、複数の第２ＭＯＳＦＥＴとを含み、
    前記第１ＭＯＳＦＥＴ及び前記第３ＭＯＳＦＥＴのしきい値電圧は、前記複数の第２ＭＯＳＦＥＴの各々のしきい値電圧とは異なる値に設定されている
    導通切替回路。

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