JP2007305956A - 半導体集積回路 - Google Patents

Abstract

【課題】 特別に接地するための手段を設けることなく、ＥＳＤ耐圧を向上させることができる半導体集積回路を提供する。
【解決手段】 少なくとも２つの入出力端子と、この入出力端子間に配置したスイッチング素子と、スイッチング素子を動作状態あるいは非動作状態とする信号が入力する制御端子とを備えた半導体集積回路において、入出力端子と制御端子との間に、ＥＳＤ保護素子を接続する。
【選択図】 図２

Description

本発明は、静電破壊を防止するためＥＳＤ保護素子を備えた半導体集積回路に係り、特に、集積回路を構成する回路素子がいずれも接地端子に接続していない半導体集積回路に関する。

携帯電話、無線ＬＡＮなどの通信機器において、高速で高周波信号の入出力を切り替えるため、電界効果トランジスタ（以下、ＦＥＴという）を用いた半導体集積回路が用いられる（例えば、特許文献１、図７参照）。図６にＦＥＴを用いた半導体集積回路６をスイッチ回路として用いた場合の一例を示す。

図６に示すように半導体集積回路６は、共通入出力端子７と第１の個別入出力端子８との間に接続された第１のＦＥＴ１２と、共通入出力端子７と第２の個別入出力端子９との間に接続された第２のＦＥＴ１３と、第１のＦＥＴ１２のゲート電極と第１の制御端子１０との間に接続された第１の抵抗１４と、第２のＦＥＴ１３のゲート電極と第２の制御端子１１との間に接続された第２の抵抗１５を備えた構成となっている。この半導体集積回路６を用いてスイッチ回路を構成する場合には、図６に示すように共通入出力端子７、第１、第２の個別入出力端子８、９それぞれに、外付けの直流阻止用キャパシタ１８、１９、２０の一端を接続し、直流阻止用キャパシタの他端に接続された接地との間に高周波信号が入力あるいは出力する構成とする。

このように用いられる半導体集積回路６は、第１の制御端子１０に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子１１に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで、第１のＦＥＴ１２を導通状態とする一方、第２のＦＥＴ１３を非導通状態とする。その結果、共通入出力端子７と第１の個別入出力端子８が導通状態となり、共通入力端子７と第２の個別入出力端子９が非導通状態となる。また、第１および第２の制御端子１０、１１に印加する論理値を逆にすることによって導通状態、非導通状態を切り替え、スイッチ動作を行う。なお、第１、第２の制御端子１０、１１に電圧を印加すると、共通入出力端子７、第１の個別入出力端子８、第２の個別入出力端子９には直流電圧が発生するが、それぞれの端子には直流阻止用キャパシタ１８、１９、２０が接続しているため、このスイッチ回路に接続する他の回路に影響を及ぼすことはない。このような半導体集積回路６は、第１、第２の制御端子１０、１１間に電圧を与えれば動作し、半導体集積回路６を構成する回路素子はいずれも接地端子に接続していない。
特開２００２−２５２３３５号公報

従来の半導体集積回路は、回路素子を接地端子に接続する必要がないので、半導体集積回路６は接地端子を備える必要がない。しかしながら、半導体集積回路６をパッケージに組み込んで半導体装置を形成する場合、第１の個別入出力端子８と第２の個別入出力端子間９のアイソレーションを向上させるため、図６に示すように、半導体集積回路６には、回路素子と接続しない接地端子３を設け、接地電位に接続していた。

半導体集積回路に接地端子３がある場合でも、内部の回路素子自体は、接地端子に接続していないので、信号端子（例えば第１の制御端子１０）と接地端子３間にＥＳＤ（静電気放電）電圧を印加（通常のＥＳＤ試験）しても、静電破壊に対して十分な耐性を有すると考えられる。しかし、実際には比較的低いＥＳＤ電圧の印加で、半導体集積回路６が破壊する場合があった。

例えば、第１の制御端子１０と接地端子３間にＥＳＤ電圧を印加する場合を考えてみる。初期状態で半導体集積回路６は帯電していないものと仮定すると、半導体集積回路６内の各端子７〜１１の電位は接地電位となる。このような状態で、第１の制御端子１０に正のＥＳＤ電圧を印加すると、第１の制御端子１０の電位は急激に上昇する。同時に、第１の制御端子１０から第１の抵抗１４を経由して、共通入出力端子７および第１の個別入出力端子８の電位も上昇する。このとき、第１の抵抗１４に流れるＥＳＤ電流と抵抗値の積で決まる電圧降下が発生する。第１、第２のＦＥＴ１２、１３は、通常デプレッション型ＦＥＴが用いられ、これはノーマリーオン型とも呼ばれるように、ゲートを深く負電位にバイアスしない限り導通状態であるので、第２の個別入出力端子９は、共通入出力端子７および第１の個別入出力端子８と同様に電位が上昇する。第２の制御端子１１は、第２の抵抗１５を経由するため、遅れて電位が上昇する。このため、第１の制御端子１０と第２の制御端子１１の間には電位差が生じ、静電破壊が発生してしまう。

図７は、第１の制御端子１０と第２の制御端子１１との間の電圧波形シミュレーション結果である。印加するＥＳＤ電圧は、ＨＢＭ１ｋＶとした。第１の制御端子１０にＥＳＤ電圧が印加すると、瞬間的に第２の制御端子１１との間に１ｋＶの電位差が生じることがわかる。この電位差によって、静電破壊が生じると考えられる。

以上の説明は正電圧を印加したときの半導体集積回路６内の挙動であるが、負電圧を印加する場合でも、同様に第１の制御端子１０と第２の制御端子１１の間には大きな電位差が生じることが確認されている。また、半導体集積回路の他の端子にＥＳＤ電圧が印加した場合でも、同様に第１の制御端子１０および第２の制御端子１１と他の端子間には大きな電位差が生じ、静電破壊が生じる場合があることは容易に予測できる。

このような大きな電位差の発生による静電破壊を防止するための一つの方法として、半導体集積回路上に接地電位に接続する接地端子を設けて、第１の制御端子１０等と接地端子間に新たにＥＳＤ保護素子を設ける方法が考えられる。しかし、半導体集積回路上に新たな接地端子を設けるためには、接地のための配線やボンディングパッドを形成する必要があり、チップ面積の増大、それに伴う半導体集積回路の価格の増大を招くことになる。そのため、新たに接地端子を設けることなく、半導体集積回路のＥＳＤ耐性を向上させる方法が望まれていた。

本発明は、接地端子に接続しない半導体回路素子を備える半導体集積回路であっても、特別に接地するための手段を設けることなく、ＥＳＤ耐圧を向上させることができる半導体集積回路を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、少なくとも２つの端子と、該端子間に接続し、接地端子に接続していない半導体回路素子とを備えた半導体集積回路において、前記端子間に、ＥＳＤ保護素子を接続したことを特徴とする。

本願請求項２に係る発明は、少なくとも２つの入出力端子と、該入出力端子間に配置したスイッチング素子と、該スイッチング素子を動作状態あるいは非動作状態とする信号が入力する制御端子とを備えた半導体集積回路において、前記入出力端子と前記制御端子との間に、ＥＳＤ保護素子を接続したことを特徴とする。

本願請求項３に係る発明は、１つの共通入出力端子と、２以上の個別入出力端子と、前記共通入出力端子と前記個別入出力端子それぞれとの間にソース電極およびドレイン電極を接続した電界効果トランジスタと、該電界効果トランジスタのゲート電極に該電界効果トランジスタを動作状態あるいは非動作状態とする信号を入力する制御端子とを備えた半導体集積回路において、前記共通入出力端子あるいは前記個別入力端子のいずれかと前記制御端子との間に、ＥＳＤ保護素子を接続したことを特徴とする。

本願請求項４に係る発明は、請求項３記載の半導体集積回路において、前記共通入出力端子と前記ゲート電極との間に、前記ＥＳＤ保護素子を接続したことを特徴とする。

本願請求項５に係る発明は、請求項４記載の半導体集積回路において、前記ＥＳＤ保護素子が容量性であることを特徴とする。

本発明の半導体集積回路は、接地のための配線やボンディングパッドを設けることなくＥＳＤ耐圧を向上させることができる。また、接地端子に接続するＥＳＤ保護素子にくらべて、ＥＳＤ保護素子のサイズを小さくすることが可能であり、チップ面積の増大や、それに伴う半導体集積回路の価格の増大を招くことはない。

本発明の半導体集積回路を用いてスイッチ回路を構成した場合、高周波特性は従来通りで、ＥＳＤ耐圧が向上したスイッチ回路を実現することができる。

更に本願請求項４記載の半導体集積回路において、ＥＳＤ保護素子が容量性である場合には、ＥＳＤ耐圧が向上すると同時に、入出力特性の線形性が向上したスイッチ回路を実現することができる。

本発明の半導体集積回路６Ａは、図１に示すように、半導体回路素子４に接続し、かつ接地端子に接続しない２つの端子（入出力端子１、２）間に、ＥＳＤ保護素子５を接続する構成となっている。なお図１において、３は半導体回路素子４と接続せず、他の特性を改善するために設けられた接地端子であり、本発明の構成に必須のものではない。

図１に示す半導体集積回路６Ａにおいて、入出力端子１と接地端子３との間にＥＳＤ電圧が印加する場合を考えてみる。初期状態で半導体集積回路６Ａは帯電していないものと仮定すると、入出力端子１、２の電位は接地電位となる。このような状態で、入出力端子１に正のＥＳＤ電圧を印加すると、入出力端子１の電位は急激に上昇する。同時に、入出力端子１と入出力端子２との間に高抵抗素子が接続されている場合、高抵抗素子に電流が流れ、入出力端子１と入出力端子２との間に大きな電位差が生じてしまう。しかし本発明では、入出力端子１と入出力端子２との間に、ＥＳＤ保護素子５を接続しているので、発生する電位差が所定の電圧以上になると、ＥＳＤ保護素子５に電流が流れるため、入出力端子１と入出力端子２との間の電位差は、半導体回路素子４を破壊するまでには大きくならず、静電破壊を防ぐことができることになる。また、半導体回路素子４は、接地端子３と接続していないため、入出力端子１に印加された電荷を全て放電するわけではないので、ＥＳＤ保護素子５のサイズは、通常の接地端子に接続するＥＳＤ保護素子の場合と比較して小さくすることが可能である。

このように本発明の半導体集積回路６Ａは、接地のための手段を備えなくても、ＥＳＤ耐圧を向上させることができる。また、本発明のＥＳＤ保護素子５は通常のＥＳＤ保護素子に比べ、素子サイズを小さくすることが可能であり、チップサイズの増大や、それに伴う半導体集積回路の価格の増大を招くことはない。以下、本発明の実施例を説明する。

まず、第１の実施例について説明する。図２は本実施例の半導体集積回路６Ｂである。図６で説明した従来例の半導体集積回路６同様、共通入出力端子７と第１の個別入出力端子８との間に接続された第１のＦＥＴ１２と、共通入出力端子７と第２の個別入出力端子９との間に接続された第２のＦＥＴ１３と、第１のＦＥＴ１２のゲートと第１の制御端子１０との間に接続された第１の抵抗１４と、第２のＦＥＴ１３のゲートと第２の制御端子１１との間に接続された第２の抵抗１５とを備えた構成となっている。本実施例では、さらに、共通入出力端子７と第１の制御端子１０および第２の制御端子１１の間に、それぞれ第１のＥＳＤ保護素子１６ｂ、第２のＥＳＤ保護素子１７ｂが接続している。本実施例の第１および第２のＥＳＤ保護素子１６ｂ、１７ｂは、それぞれ２つのダイオードを逆方向に直列に接続した構成となっている。

この半導体集積回路６Ｂを用いてスイッチ回路を構成する場合には、図６に示す従来例同様、共通入出力端子７、第１、第２の個別入出力端子８、９それぞれに、外付けの直流阻止用キャパシタ１８、１９、２０の一端を接続し、直流阻止用キャパシタの他端に接続された接地との間に高周波信号が入力あるいは出力する構成とする。

この半導体集積回路６Ｂは、第１の制御端子１０に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子１１に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで第１のＦＥＴ１２を導通状態とする一方、第２のＦＥＴ１３を非導通状態とする。その結果、共通入出力端子７と第１の個別入出力端子８が導通状態となり、共通入力端子７と第２の個別入出力端子９が非導通状態となる。また、第１および第２の制御端子１０、１１に印加する論理値を逆にすることによって、導通状態、非導通状態を切り替え、スイッチ動作を行う。第１、第２の制御端子１０、１１に電圧を印加すると、共通入出力端子７、第１の個別入出力端子８、第２の個別入出力端子９には直流電圧が発生するが、それぞれの端子には直流阻止用キャパシタ１８、１９、２０が接続しているため、このスイッチ回路に接続する他の回路に影響を及ぼすことはない。

例えば第１の制御端子１０と接地端子３間にＥＳＤ電圧を印加する場合を考えてみる。初期状態では半導体集積回路６Ｂは帯電していないものと仮定すると、半導体集積回路６Ｂ内の各端子の電位は接地電位となる。このような状態で、第１の制御端子１０に正のＥＳＤ電圧が印加すると、第１のＥＳＤ保護素子１６ｂにより共通入出力端子７に電流が流れ、共通入出力端子７の電位が第１の制御端子１０の電位に近づく。また、第２のＥＳＤ保護素子１７ｂにより第２の制御端子１１の電位も第１の制御端子１０の電位に近づいていく。第１の個別入出力端子８と第２の個別入出力端子９はノーマリーオン型のＦＥＴで接続されているため、共通入出力端子７とほぼ同じ電位変化である。したがって、静電破壊が生じることはない。

図３は、第１の制御端子１０と第２の制御端子１１との間の電圧波形シミュレーション結果である。印加するＥＳＤ電圧は、ＨＢＭ１ｋＶとした。前述の図７の場合と比較して大幅に電位差が小さくなっていることが確認できる。このようにして各端子間に大きな電圧がかかることがないため、静電破壊を防止することができる。

なお本実施例では、共通入出力端子７と第１、第２の制御端子１０、１１との間にＥＳＤ保護素子を備える場合について説明したが、本発明はこれに限定されるものでない。例えば、第１の制御端子１０と第１の個別入出力端子８との間に第１のＥＳＤ保護素子１６ｂを、第２の制御端子１１と第２の個別入出力端子９との間に第２のＥＳＤ保護素子１７ｂを接続する構成とすることも可能である。

次に第２の実施例について説明する。図４は本発明の半導体集積回路６Ｃである。図６で説明した従来例の半導体集積回路６同様、共通入出力端子７と第１の個別入出力端子８との間に接続された第１のＦＥＴ１２と、共通入出力端子７と第２の個別入出力端子９との間に接続された第２のＦＥＴ１３と、第１のＦＥＴ１２のゲートと第１の制御端子１０との間に接続された第１の抵抗１４と、第２のＦＥＴ１３のゲートと第２の制御端子１１との間に接続されて第２の抵抗１５とを備えた構成となっている。本実施例では、さらに、共通入出力端子７と第１のＦＥＴ１２のゲート電極および第２のＦＥＴ１３のゲート電極との間に、それぞれ第１のＥＳＤ保護素子１６ｃ、第２のＥＳＤ保護素子１７ｃが接続している。本実施例の第１および第２のＥＳＤ保護素子１６ｃ、１７ｃは、それぞれダイオードで構成されている。

この半導体集積回路１６Ｃを用いてスイッチ回路を構成する場合も、図６に示す従来例同様、共通入出力端子７、第１、第２の個別入出力端子８、９それぞれに、外付けの直流素子用キャパシタ１８、１９、２０の一端を接続し、直流素子用キャパシタの他端に接続された接地との間に高周波信号が入力あるいは出力する構成とする。

この半導体集積回路６Ｃでも、第１の制御端子１０に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子１１に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで第１のＦＥＴ１２を導通状態とする一方、第２のＦＥＴ１３を非導通状態とする。その結果、共通入出力端子７と第１の個別入出力端子８が導通状態となり、共通入力端子７と第２の個別入出力端子９が非導通状態となる。また、第１および第２の制御端子１０、１１に印加する論理値を逆にすることによって、導通状態、非導通状態を切り替え、スイッチ動作を行う。第１、第２の制御端子１０、１１に電圧を印加すると、共通入出力端子７、第１の個別入出力端子８、第２の個別入出力端子９には直流電圧が発生するが、それぞれの端子には直流阻止用キャパシタ１８、１９、２０が接続しているため、このスイッチ回路に接続する他の回路に影響を及ぼすことはない。

例えば第１の制御端子１０と接地端子３間にＥＳＤ電圧を印加する場合を考えてみる。初期状態では半導体集積回路６Ｃは帯電していないものと仮定すると、半導体集積回路６Ｂ内の各端子の電位は接地電位となる。このような状態で、第１の制御端子１０に正のＥＳＤ電圧が印加すると、第１の抵抗１４を介して第１のＦＥＴ１２のゲート電極にその電圧が印加する。第１のＥＳＤ保護素子１６ｃの立ち上がり電圧を所定の電圧に設定すると、第１のＦＥＴ１２のゲート電極からドレイン電極間、ゲート電極からソース電極間よりも第１のＥＳＤ保護素子１６ｃへ電流が流れるので、第１のＦＥＴ１２に印加する電圧、流れる電流が低減される。したがって、静電破壊が生じることはない。

また第１の制御端子１０に負のＥＳＤ電圧が印加すると、第１のＦＥＴ１２のドレイン電極からゲート電極間、ソース電極からゲート電極間よりも第１のＥＳＤ保護素子１６ｃへ電流が流れ、第１のＦＥＴ１２に印加する電圧、流れる電流が低減される、したがって、静電破壊が生じることはない。

また本実施例では、例えば共通入出力端子７の入出力信号の電圧Ｖｉｎ、非導通状態のＦＥＴのゲートと共通入出力端子７との電圧をＶｇｓ、そのＦＥＴのピンチオフ電圧をＶｐとしたとき、
｜Ｖｉｎ｜＞｜Ｖｇｓ｜−｜Ｖｐ｜
となる場合に、非導通状態のＦＥＴが導通状態となり、入出力特性の線形特性が低下する。これを防止するため、キャパシタを接続する方法も知られているが、本実施例では、ＥＳＤ保護素子を容量性とすることで、ＥＳＤ保護素子としての機能と同時に、非導通状態のＦＥＴのゲートの高周波電圧振幅が大きくなり、その結果、Ｖｇｓが小さくなり、ダイオードが無い場合より線形性が維持される入力電圧範囲が広くできるという利点もある。

次に第３の実施例について説明する。図５は本発明の半導体集積回路６Ｄである。本実施例においても、図６で説明した従来例の半導体集積回路６同様、共通入出力端子７と第１の個別入出力端子８との間に接続された第１のＦＥＴ１２と、共通入出力端子７と第２の個別入出力端子９との間に接続された第２のＦＥＴ１３と、第１のＦＥＴ１２のゲートと第１の制御端子１０との間に接続された第１の抵抗１４と、第２のＦＥＴ１３のゲートと第２の制御端子１１との間に接続されて第２の抵抗１５とを備えた構成となっている。本実施例では、さらに、共通入出力端子７と第１のＦＥＴ１２のゲート電極および第２のＦＥＴ１３のゲート電極との間に、それぞれ第１のＥＳＤ保護素子１６ｄ、第２のＥＳＤ保護素子１６ｄが接続している。本実施例の第１および第２のＥＳＤ保護素子１６ｄ、１７ｄは、それぞれ２つのダイオードを逆方向に直列に接続した構成となっている。

この半導体集積回路１６Ｄを用いてスイッチ回路を構成する場合も、図６に示す従来例同様、共通入出力端子７、第１、第２の個別入出力端子８、９それぞれに、外付けの直流素子用キャパシタ１８、１９、２０の一端を接続し、直流素子用キャパシタの他端に接続された接地との間に高周波信号が入力あるいは出力する構成とする。

この半導体集積回路６Ｄでも、第１の制御端子１０に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子１１に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで第１のＦＥＴ１２を導通状態とする一方、第２のＦＥＴ１３を非導通状態とする。その結果、共通入出力端子７と第１の個別入出力端子８が導通状態となり、共通入力端子７と第２の個別入出力端子９が非導通状態となる。また、第１および第２の制御端子１０、１１に印加する論理値を逆にすることによって、導通状態、非導通状態を切り替え、スイッチ動作を行う。第１、第２の制御端子１０、１１に電圧を印加すると、共通入出力端子７、第１の個別入出力端子８、第２の個別入出力端子９には直流電圧が発生するが、それぞれの端子には直流阻止用キャパシタ１８、１９、２０が接続しているため、このスイッチ回路に接続する他の回路に影響を及ぼすことはない。

例えば第１の制御端子１０と接地端子３間にＥＳＤ電圧を印加する場合を考えてみる。初期状態では半導体集積回路６Ｃは帯電していないものと仮定すると、半導体集積回路６Ｂ内の各端子の電位は接地電位となる。このような状態で、第１の制御端子１０に正のＥＳＤ電圧が印加すると、第１の抵抗１４を介して第１のＦＥＴ１２のゲート電極にその電圧が印加する。第１のＥＳＤ保護素子１６ｃの立ち上がり電圧を所定の電圧に設定すると、第１のＦＥＴ１２のゲート電極からドレイン電極間、ゲート電極からソース電極間よりも第１のＥＳＤ保護素子１６ｄへ電流が流れるので、第１のＦＥＴ１２に印加する電圧、流れる電流が低減される。したがって、静電破壊が生じることはない。

また第１の制御端子１０に負のＥＳＤ電圧が印加すると、第１のＦＥＴ１２のドレイン電極からゲート電極間、ソース電極からゲート電極間よりも第１のＥＳＤ保護素子１６ｄへ電流が流れ、第１のＦＥＴ１２に印加する電圧、流れる電流が低減される、したがって、静電破壊が生じることはない。

また本実施例でも、例えば共通入出力端子７の入出力信号の電圧Ｖｉｎ、非導通状態のＦＥＴのゲートと共通入出力端子７との電圧をＶｇｓ、そのＦＥＴのピンチオフ電圧をＶｐとしたとき、
｜Ｖｉｎ｜＞｜Ｖｇｓ｜−｜Ｖｐ｜
となる場合に、非導通状態のＦＥＴが導通状態となり、入出力特性の線形特性が低下する。これを防止するため、キャパシタを接続する方法も知られているが、本実施例では、ＥＳＤ保護素子を容量性とすることで、ＥＳＤ保護素子としての機能と同時に、非導通状態のＦＥＴのゲートの高周波電圧振幅が大きくなり、その結果、Ｖｇｓが小さくなり、ダイオードが無い場合より線形性が維持される入力電圧範囲が広くできるという利点もある。

なお本発明では、ＥＳＤ保護素子として、上述の実施例で説明したように、ダイオードあるいは２つのダイオードを逆方向にお直列に接続した構成とする他、周知のＥＳＤ保護素子を用いることができる。

本発明の説明図である。 本発明の第１の実施例の半導体集積回路の説明図である。 本発明の半導体集積回路にＥＳＤ電圧を印加した場合のシミュレーション結果である。 本発明の第２の実施例の半導体集積回路の説明図である。 本発明の第３の実施例の半導体集積回路の説明図である。 従来の半導体集積回路を用いたスイッチ回路の説明図である。 従来例の半導体集積回路にＥＳＤ電圧を印加した場合のシミュレーション結果である。

符号の説明

１、２；入出力端子、３；接地端子、 ４；半導体回路素子、５；ＥＳＤ保護素子、６、６Ａ、６Ｂ、６Ｃ、６Ｄ；半導体集積回路、７；共通入出力端子、８；第１の個別入出力端子、９；第２の個別入出力端子、１０；第１の制御端子、１１；第２の制御端子、１２；第１のＦＥＴ、１３；第２のＦＥＴ、１４；第１の抵抗、１５；第２の抵抗、１６ｂ、１６ｃ、１６ｄ；第１のＥＳＤ保護素子、１７ｂ、１７ｃ、１７ｄ；第２のＥＳＤ保護素子

Claims (5)

1. 少なくとも２つの端子と、該端子間に接続し、接地端子に接続していない半導体回路素子とを備えた半導体集積回路において、
   前記端子間に、ＥＳＤ保護素子を接続したことを特徴とする半導体集積回路。
2. 少なくとも２つの入出力端子と、該入出力端子間に配置したスイッチング素子と、該スイッチング素子を動作状態あるいは非動作状態とする信号が入力する制御端子とを備えた半導体集積回路において、
   前記入出力端子と前記制御端子との間に、ＥＳＤ保護素子を接続したことを特徴とする半導体集積回路。
3. １つの共通入出力端子と、２以上の個別入出力端子と、前記共通入出力端子と前記個別入出力端子それぞれとの間にソース電極およびドレイン電極を接続した電界効果トランジスタと、該電界効果トランジスタのゲート電極に該電界効果トランジスタを動作状態あるいは非動作状態とする信号を入力する制御端子とを備えた半導体集積回路において、
   前記共通入出力端子あるいは前記個別入力端子のいずれかと前記制御端子との間に、ＥＳＤ保護素子を接続したことを特徴とする半導体集積回路。
4. 請求項３記載の半導体集積回路において、前記共通入出力端子と前記ゲート電極との間に、前記ＥＳＤ保護素子を接続したことを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、前記ＥＳＤ保護素子が容量性であることを特徴とする半導体集積回路。

Images