JP2013526129A - Ｊｆｅｔの直列配置を有するスイッチング装置 - Google Patents

Abstract

本発明は第１の接続（１）と第２の接続（２）との間の電流をスイッチングするためのスイッチング装置に関し、スイッチング装置は、最下位ＪＦＥＴ（Ｊ1）と、その最下位ＪＦＥＴ（Ｊ1）に直列に接続されるさらなるＪＦＥＴ（Ｊ2−Ｊn）とを有する少なくとも２つのＪＦＥＴ（Ｊ₁−Ｊ_n）の直列回路を備え、ＪＦＥＴ（Ｊ1−Ｊn）のゲート電圧を安定化させるための配線回路網が第２の接続（２）と第１の端子（１）との間に接続される。１つの追加回路（５）がさらなるＪＦＥＴ（Ｊ₂−Ｊ_n）のゲート接続（ＧJ2，ＧJ3・・・ＧjN）の各々と配線回路網の関連するダイオードＤAVのカソード接続との間に接続される。スイッチオンの間およびスイッチオン状態において、前記追加回路は、それぞれのゲート接続の電位を、関連するソース接続の電位よりも高く維持する。

Description

本発明は、電子スイッチ技術の分野に関し、特に、請求項１および請求項９のそれぞれの前提部に従う、直列配置されたＪＦＥＴ（接合電界効果トランジスタ）を有するスイッチング装置に関する。

現在の技術
高い動作電圧でのスイッチングのための電力スイッチまたはスイッチング装置は、カスケードまたは直列に配置されたトランジスタによって、電力電子回路において実現可能である。それにより、ＵＳ ６，８２２，８４２またはＤＥ １９９ ２６ １０９ Ａ１によれば、そのようなスイッチング装置は、たとえばカスコード回路として示されており、図１に示されるように、１つのＭＯＳＦＥＴ Ｍと少なくとも１つのＪＦＥＴ Ｊ₁の特殊な配置に基づく。スイッチは、第１の端子１と第２の端子２との間に配置されて、ＭＯＳＦＥＴ Ｍの制御接続３によって制御される。カスコードトポロジに基づく、高い動作電圧のためのこの既知のスイッチング装置は、複数のＪＦＥＴ Ｊ_{2 ・・・}Ｊ_nの直列の接続、および、それにしたがう、高いブロック電圧の達成を予期するものである。直列に配置されたトランジスタで構築された電力スイッチの動的なブロック電圧分布の受動的な制御のために、回路網４が第１の端子１と第２の端子２との間に接続される。回路網４のアバランシェダイオードＤ_AV,1−Ｄ_AV,nがＪＦＥＴのゲート端子の間に接続される。ＪＦＥＴの対称的なブロック電圧分布のために回路網４を機能させる方式が、「ＳｉＣ−ＪＦＥＴスーパーカスコードに基づく５ｋＶ／５０ｎｓパルスドパワースイッチのためのバランス回路（“Balancing Circuit for a 5kV/50ns Pulsed Power Switch Based on SiC-JFET Super Cascode”）」（J. Biela, D. Aggeler, J.W. Kolar, Proceedings of the 17^th IEEE Pulsed Power Conference （PPCV'09））において記述される。

スイッチオンの条件下では、直列配置された個々の半導体スイッチＭ，Ｊ_1・・・Ｊ_nの順抵抗によって、各々の素子の間での電圧降下が生じる。それにより、図１の特に最上位ＪＦＥＴ Ｊ_nにおける、すべての電圧降下の和は、最下位のＪＦＥＴとは異なるゲート−ソース電圧をもたらす。このゲート−ソース電圧の違いは、最上位トランジスタのスイッチングオフをもたらし、それによって、スイッチオン状態において高い順電圧およびハイインピーダンスをもたらし、そのことは最悪の場合にはトランジスタの破壊をもたらす。

発明の説明
したがって、本発明の目的は、最初に述べた種類の直列配置されたＪＦＥＴを有するスイッチング装置を提供することであり、上記の不利な点を克服することである。

この目的は、請求項１の特徴により、直列配置されたＪＦＥＴを有するスイッチング装置によって達成される。

第１の端子と第２の端子との間の電流をスイッチングするためのスイッチング装置は、したがって、直列配置された少なくとも２つのＪＦＥＴを備え、それらのうちの最下位ＪＦＥＴは、第１の端子に接続されるか、または直列に接続された制御スイッチを介して第１の端子に接続される。少なくとも１つのさらなるＪＦＥＴが存在し、それは最下位ＪＦＥＴに直列に接続され、その最下位ＪＦＥＴと最も遠く離れたＪＦＥＴは最上位ＪＦＥＴとして示されるとともに、最上位ＪＦＥＴのドレイン端子は第２の端子に接続される。最下位ＪＦＥＴすなわち第１のＪＦＥＴとは異なるＪＦＥＴは、上位ＪＦＥＴとも一般的に呼ばれる。動的ブロック電圧分布およびＪＦＥＴのゲート電圧の安定化のための回路網が第１の端子と第２の端子との間に接続される。たとえば各々の場合における回路網は、２つの連続するＪＦＥＴのゲートの間において阻止方向に動作するダイオードを備える。それにより、追加回路が、各々の場合において上位ＪＦＥＴのゲート端子とそれぞれのダイオードのカソードとの間に接続され、追加回路は、この回路のスイッチオン状態において上位ＪＦＥＴのゲート端子を高電位に維持し、上位ＪＦＥＴの望ましくないスイッチオフを防ぐ。

この方法により、スイッチオンした上位ＪＦＥＴにより、負荷電流に依存して、上位ゲートにおける電圧が、それぞれのソース端子における電圧よりも僅かに高く、しかしながら、好ましくはソース端子における電圧に等しいか、または僅かに低いように保たれる。好ましくは、ゲート−ソース電圧は、追加回路がない場合に対して少なくとも１／２となり、好ましくは１／５または１／１０となる。スイッチオンすると、上位ＪＦＥＴは、この理由により、追加回路がない場合よりもいっそう多くスイッチオンされたままとなる。これにより、第１の端子と第２の端子との間の最上位ＪＦＥＴにおいて特に、ハイインピーダンスとなるとともに完全な電圧が得られる。

追加回路は、スイッチオンしたときに回路網の寄生容量が各々の場合において追加回路のダイオードを介して放電可能となり、同時にＪＦＥＴのそれぞれのゲートの電圧が追加回路のダイオードと並列な容量を介してハイに保たれるという効果を有する。これにより、直列に配置されたトランジスタによって構築されたパワースイッチの動的スイッチオンが、完全な追加回路網により、バランスされるだけでなく同期される。

それ自体が見られる、一般的に呼ばれるとともに各々のＪＦＥＴのための追加回路は、そのゲート端子とソース端子との間に設定可能な電圧を印加することができる。この追加回路は、直列接続されたＪＦＥＴのゲート−ソース端子の対称的な電圧印加という効果をもたらす。

発明のさらに好ましい実施の形態において、追加回路は上位ＪＦＥＴの各々に接続されるのではなく、１以上のみの、好ましくは、さらに上位のＦＥＴに接続される。

発明のさらなる実施の形態において、さらなるダイオードが、追加回路の少なくとも１つにおいて、すでに存在するダイオードと逆並列に、かつ追加回路の容量に直列に接続される。この結果的な起動回路は、追加回路の容量が動的スイッチングオンおよび静的スイッチングオン条件の間に放電せずに、したがって上位ＪＦＥＴのゲート電位が規定の電位に保たれるという効果を有する。

発明のさらなる実施の形態において、直列配置されたダイオードおよび追加回路の並びは、逆である：追加回路はゲート端子とカソード端子との間に接続されるのではなく、それぞれの下位ＪＦＥＴのゲート端子とそれぞれのダイオードのアノード端子との間に接続される。

基本的には、この文脈における回路は、ここで示されるｎチャネルＪＦＥＴに代わりｐチャネルＪＦＥＴの変更された方式にも適用可能である。それにより、相補的に、ドレイン端子はソース端子に対応するとともに、ソース端子はドレイン端子に対応する。

さらなる好ましい実施の形態が、従属の請求項から導き出される。
図面の簡単な説明
発明の主題は、以後、好ましい実施の形態の例によってより詳細に説明され、それらは添付の図面に表現される。各々の場合が概念的に図において示される。

現在の技術に従う直列配置されたＪＦＥＴを示す図である。 発明の第１の実施の形態を示す図である。 発明の第２の実施の形態を示す図である。

基本的に図において同じ部分には同じ参照符号が与えられる。
発明を実施するための方法
高い動作電圧のスイッチング装置のための発明が図１に示される。スイッチは、カスコード配置されたＭＯＳＦＥＴ Ｍと第１の、すなわち最下位のＪＦＥＴ Ｊ₁と、この第１のＪＦＥＴ Ｊ₁に直列に接続される少なくとも１つのさらなる、すなわち、上位ＪＦＥＴ Ｊ₂−Ｊ_nを備える。したがって、最下位すなわち第１のＪＦＥＴは、制御スイッチとして機能するＭＯＳＦＥＴによってカスコード回路において起動される。直列に接続されたＪＦＥＴのうちの最後のＪＦＥＴであり、第１のＪＦＥＴから最も遠く離れたＪＦＥＴはまた、最上位ＪＦＥＴ Ｊ_nとして示される。回路網４は、ＪＦＥＴのゲート電圧を安定化させるため、および、ＪＦＥＴの電圧印加を平滑化するために配置される。２つの連続するＪＦＥＴのゲートの間にある、各々の場合のこの回路網は、並列配置されたダイオードＤ_AV,1，Ｄ_AV,2，・・・Ｄ_AV,nを備え、それらは阻止方向に動作する。回路網は、さらにＲＣ回路Ｒ_D,1，Ｃ_T,1，Ｒ_D,2，Ｃ_T,2，・・・Ｒ_D,n，Ｃ_T,nを備える。

各々の場合において、抵抗（図１においてはＲ_GS,2−Ｒ_GS,n）は、上位ＪＦＥＴ Ｊ₂−Ｊ_n（すなわち第１のＪＦＥＴではない）のゲートとソースとの間に接続される。抵抗の代わりにツェナーダイオードを用いることも可能である。

追加回路５が各々の場合においてゲート（Ｇ_J2，Ｇ_J3・・・Ｇ_Jn）と回路網のダイオードのカソード端子（Ｋ₁，Ｋ₂ ... Ｋ_n-1）との間に接続され、ゲート電圧の動的および静的制御に用いられる。図２に従う各々の追加回路５は、並列に配置されたツェナーダイオードＤ_Z,1，Ｄ_Z,2・・・Ｄ_Z,n-1および容量Ｃ_CL,1，Ｃ_CL,2・・・Ｃ_CL,n-1を備える。これらの効果は、上位ＪＦＥＴのゲート端子の電位がハイに保たれ、したがって一方ではダイオードの順方向電圧、他方では順抵抗による電圧降下が補償されて、ゲート端子とソース端子との間で支配的な電圧が好ましくは０に等しくなる、あるいは僅かに正に保たれる。

追加回路のキャパシタンス（capacitance）または容量（capacitor）は、阻止方向に動作するダイオードの接合容量およびそれぞれのＪＦＥＴのドレイン−ソース容量と比較すると数倍大きく、これにより、スイッチオンしたときに蓄積されたエネルギが完全に吸引されることができず、追加回路の容量の両端の間での結果的な電圧が保たれ、その電圧は、それぞれのゲートの電圧をハイに保つ。

回路網は、ＪＦＥＴ（Ｊ₁−Ｊ_n）のゲート端子からの電流をそれぞれに割当てられた蓄電素子（追加回路を有する回路網の阻止方向に動作するダイオードの接合容量およびＲＣ素子の容量）に充電し、したがって直列に接続されたＪＦＥＴの動的な安定性をもたらす。

同じ効果を有する他のスイッチ素子、たとえば１つのツェナーダイオードまたは直列に接続された２以上のツェナーダイオード、あるいは１つの容量または並列に接続された２以上の容量が、ツェナーダイオードおよび容量に代わり追加回路に存在可能である。

発明の好ましい実施の形態において、追加回路は上位ＪＦＥＴの各々に接続されず、１以上の、好ましくはより上位に配置されたＪＦＥＴにのみ接続される。

図３は、本発明の代替的な好ましい実施の形態を示し、図３においてさらなるダイオードＤ_ZR,1，Ｄ_ZR,2・・・・Ｄ_ZR,n-1が、容量に直列に接続されるとともに追加回路のダイオードに逆並列に接続される。

基本的には、全体として、この発明の場合、回路はまた、本明細書で示されたｎチャネルＪＦＥＴに代わりｐチャネルＪＦＥＴに対する変更された方式にも適用可能である。

Claims (10)

1. 第１の端子（１）と第２の端子（２）との間の電流をスイッチングするためのスイッチング装置であって、直列配置された少なくとも２つのＪＦＥＴ（Ｊ₁−Ｊ_n）を備え、
   前記少なくとも２つのＪＦＥＴのうちの最下位ＪＦＥＴ（Ｊ₁）は、前記第１の端子（１）に接続されるか、または、前記最下位ＪＦＥＴ（Ｊ₁）は、カスコード配置において制御スイッチ（Ｍ）を介して前記第１の端子（１）に接続され、
   前記少なくとも２つのＪＦＥＴのうちの、１以上のさらなる上位ＪＦＥＴ（Ｊ₂−Ｊ₅）は、前記最下位ＪＦＥＴ（Ｊ₁）に直列に接続され、前記最下位ＪＦＥＴ（Ｊ₁）から最も遠く離れたＪＦＥＴ（Ｊ_n）は、最上位ＪＦＥＴ（Ｊ_n）として示されるとともに、前記最上位ＪＦＥＴのドレイン端子は前記第２の端子（２）に接続され、
   前記ＪＦＥＴ（Ｊ₁−Ｊ_n）のゲート電圧の動的な起動のための受動回路網（４）は、前記ＪＦＥＴ（Ｊ₁−Ｊ_n）のゲート端子と前記第１の端子（１）との間に接続され、
   各々の場合において２つの連続するＪＦＥＴのゲートの間にある前記回路網（４）は、阻止方向に動作するダイオード（Ｄ_AV,1，Ｄ_AV,2，・・・Ｄ_AV,n）を備え、
   追加回路（５）が、各々の場合において、前記上位ＪＦＥＴ（Ｊ₂，Ｊ₃，・・・，Ｊ_n）のゲート端子（Ｇ_J2，Ｇ_J3・・・Ｇ_Jn）と、前記回路網（４）の前記ダイオードのカソード端子（Ｋ_DAV,2，Ｋ_DAV,3・・・Ｋ_DAV,n-1）との間、または、前記回路網（４）の前記ダイオードのアノード端子と、割当てられたＪＦＥＴ（Ｊ₁，Ｊ₃，...，Ｊ_n-1）のゲート端子（Ｇ_J2，Ｇ_J3・・・Ｇ_Jn）との間に接続され、この追加回路は、静的スイッチオン状態と同様に前記動的スイッチングオンの間に、関連するソース端子（Ｓ_J2，Ｓ_J3，・・・，Ｓ_Jn）に関するそれぞれのゲート端子の電位をハイに保つことを特徴とする、スイッチング装置。
2. 前記追加回路（５）を有する前記回路網（４）は、前記追加回路（５）によって、前記ＪＦＥＴ（Ｊ₁−Ｊ_ｎ）の前記ゲート端子からの充電電流を、前記回路網（４）のそれぞれに割当てられた蓄電素子へと導き、それによって、直列に接続された前記ＪＦＥＴの動的安定性をもたらす、請求項１に記載のスイッチング装置。
3. 前記追加回路（５）は、前記回路網（４）とともに、前記ＪＦＥＴ（Ｊ₁−Ｊ_ｎ）の前記ゲート端子の対称的な電圧印加をもたらし、さらに、スイッチオン時およびスイッチオン状態において、前記追加回路により、追加回路がない場合よりも高い電位に保たれたそれぞれのゲート端子によって、前記上位ＪＦＥＴ（Ｊ₂−Ｊ_n）の完全なスイッチオン挙動をもたらす、請求項１または２に記載のスイッチング装置。
4. 前記追加回路（５）は、１以上のダイオード（Ｄ_Z,1，Ｄ_Z,2・・・Ｄ_Z,n-1）を備え、前記１以上のダイオードは直列に動作するとともに、前記ゲート端子（Ｇ_J2，Ｇ_J3・・・Ｇ_Jn）と前記カソード端子（Ｋ₁，Ｋ₂，・・・Ｋ_n-1）との間の前記阻止方向に動作する、請求項１から３のいずれか１項に記載のスイッチング装置。
5. 前記追加回路（５）は、１以上の容量（Ｃ_CL,1，Ｃ_CL,2・・・Ｃ_CL,n-1）を備え、前記１以上の容量は、各々の場合において前記阻止方向に動作する前記ダイオード（Ｄ_Z,1，Ｄ_Z,2・・・Ｄ_Z,n-1）に並列である、請求項１から４のいずれか１項に記載のスイッチング装置。
6. 少なくとも１つの起動回路（６）をさらに備え、前記起動回路（６）は、追加回路を備え、その追加回路のうちに、さらなるダイオード（Ｄ_ZR,1，Ｄ_ZR,2 ... Ｄ_ZR,n-1）が存在する、請求項１から５のいずれか１項に記載のスイッチング装置。
7. 前記追加回路（６）のうちの少なくとも１つにおいて、さらなるダイオード（Ｄ_ZR,1，Ｄ_ZR,2・・・Ｄ_ZR,n-1）が前記追加回路の前記容量に直列に接続されるとともに、前記追加回路の前記ダイオード（Ｄ_Z,1，Ｄ_Z,2・・・Ｄ_Z,n-1）に逆並列に接続される、請求項６に記載のスイッチング装置。
8. スイッチオン手順および前記スイッチオン状態で、前記上位ＪＦＥＴで生じる電圧降下および前記阻止方向に動作する前記回路網（４）の前記ダイオードの順方向電圧が減少し、追加回路（５）または起動回路（６）のない前記スイッチング装置と比較して、ゲート−ソース電圧が、少なくとも１／２、好ましくは１／５または１／１０に小さくなり、または電圧降下が生じず、または前記ゲート−ソース電圧が僅かに正となるように、前記追加回路（５）および前記起動回路（６）が設計される、請求項１から７のいずれか１項に記載のスイッチング装置。
9. 第１の端子と第２の端子との間の電流をスイッチングするためのスイッチング装置であって、直列配置された少なくとも２つのｐチャネルＪＦＥＴを備え、
   前記少なくとも２つのｐチャネルＪＦＥＴのうちの最下位ＪＦＥＴは、前記第１の端子に接続されるか、または、前記最下位ＪＦＥＴは、カスコード配置において制御スイッチを介して前記第１の端子に接続され、
   前記少なくとも２つのｐチャネルＪＦＥＴのうちの、１以上のさらなる上位ＪＦＥＴは、前記最下位ＪＦＥＴに直列に接続され、前記最下位ＪＦＥＴから最も遠く離れたＪＦＥＴは、最上位ＪＦＥＴとして示されるとともに、前記最上位ＪＦＥＴのソース端子は前記第２の端子に接続され、
   前記ＪＦＥＴのゲート電圧の動的な起動のための受動回路網は、前記ＪＦＥＴのゲート端子と前記第１の端子との間に接続され、
   各々の場合において２つの連続するＪＦＥＴのゲートの間にある前記回路網は、阻止方向に動作するダイオードを備え、
   追加回路が、各々の場合において、前記上位ＪＦＥＴのゲート端子と、前記回路網の前記ダイオードのカソード端子との間、または、前記回路網の前記ダイオードのアノード端子と、割当てられたＪＦＥＴのゲート端子との間に接続され、この追加回路は、静的スイッチオン状態と同様に前記動的スイッチングオンの間に、関連するドレイン端子に関するそれぞれのゲート端子の電位をハイに保つことを特徴とする、スイッチング装置。
10. 前記追加回路を有する前記回路網は、前記追加回路によって、前記ＪＦＥＴの前記ゲート端子からの充電電流を、前記回路網のそれぞれに割当てられた蓄電素子へと導き、それによって、直列に接続された前記ｐチャネルＪＦＥＴの動的安定性をもたらす、請求項９に記載のスイッチング装置。

Images